KR100362187B1 - 박막트랜지스터제조방법 - Google Patents

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Abstract

본 발명은 게이트 및 소오스/드레인용 전도막을 형성하는 단계; 리소그라피 공정을 통해 상기 전도막을 패터닝하여 게이트가 될 전도막 제1패턴을 가운데 형성되고 양쪽으로 격리되어 소오스와 드레인이 형성되도록 전도막 제2패턴 및 제3패턴을 형성하는 단계; 상기 전도막 제1패턴의 표면에 게이트 절연막을 형성하는 단계; 전체구조 상부에 채널용 비정질 실리콘막을 형성하고 저농도 불순물을 이온주입하는 단계; 소오스/드레인 이온주입 마스크를 사용하여 상기 비정질실리콘막의 소정부위에 고농도 이온주입을 실시하여 최종적으로 소오스와 드레인 지역을 정의하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법에 관한 것으로, 채널은 얇게 형성하고 쏘오스/드레인은 두껍게 형성할 수 있어, 소오스/드레인간의 시리즈 저항을 낮춤으로써 박막트랜지스터의 온/오프전류 비를 향상시켜 소자의 전기적 특성을 향상시키는 효과가 있다.

Description

박막트랜지스터 제조 방법
본 발명은 턴-온(turn on) 및 턴-오프(turn off) 전류 특성이 개선된 박막트랜지스터(TFT: Thin Film Transistor) 제조 방법에 관한 것이다.
박막트랜지스터는 메모리 소자 SRAM의 로드 소자로서 주로 이용되고 있는바, 제 1 도를 통해 종래의 박막트랜지스터 구조를 살펴본다.
제 1 도는 종래의 바텀(bottom) 게이트형 박막트랜지스터 단면도로서, 도면에 도시된 바와 같이 절연막(11)상에 게이트용 폴리실리콘막(12) 패턴을 형성하고 게이트 산화막(13)을 형성한 다음, 채널용 폴리실리콘막을 증착한 후, 소오스/드레인 이온주입을 실시하여 소오스(14a) 및 드레인(14d) 영역을 형성한다.
여기서, 박막트랜지스터의 오프 전류를 감소시키기 위해서 드레인 지역에 오프-셋(Off-Set) 영역(14c)을 형성하고 있다. 도면부호 14b는 채널 영역이다.
그러나, 상기와 같이 동일한 박막으로 채널 및 소오스/드레인을 형성하는 종래의 방법은 이러한 구조를 갖는 박막트랜지스터의 경우 오프 전류의 감소를 위해 채널이 얇은 층으로 형성되어야 하기 때문에 소오스/드레인도 얇은 두께를 가질 수밖에 없어 소오스/드레인간의 시리즈(series) 저항도 적어질 수밖에 없다. 그러므로, 박막트랜지스터의 특성을 크게 좌우하는 온/오프 전류 비가 작아짐으로써 박막트랜지스터의 전기적 특성을 전체적으로 저하시킨다.
따라서, 본 발명은 온/오프 전류 비를 향상시키기 위한 박막트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 박막트랜지스터 제조 방법에 있어서, 게이트 및 소오스/드레인용 전도막을 형성하는 단계; 리소그라피 공정을 통해 상기 전도막을 패터닝하여 게이트용 전도막 제1패턴, 소오스용 전도막 제2패턴 및 드레인용 전도막 제3패턴을 형성하되, 상기 제1패턴을 가운데 두고 양 측면에 격리되어 상기 제2패턴 및 상기 제3패턴을 형성하는 단계; 상기 제1패턴의 표면에 게이트 절연막을 형성하는 단계; 전체구조 상부에 채널용 비정질실리콘막을 형성하고 저농도 불순물을 이온주입하는 단계; 및 소오스/드레인 이온주입 마스크를 사용하여, 상기 제2패턴 및 제3패턴 상부의 상기 비정질실리콘막과 상기 제2패턴 및 제1패턴의 사이의 영역상에 형성된 상기 비정질실리콘막 상에 고농도 이온주입을 실시하여 소오스와 드레인을 형성하는 단계를 포함하는 것을 특징으로 한다.
제 2A 도 내지 제 2D 도는 본 발명의 바람직한 실시예에 따른 박막트랜지스터 제조 공정도이다.
먼저, 제 2A 도는 하부절연막(21) 상에 게이트 및 소오스/드레인용 도핑된 폴리실리콘막(22)을 증착한 상태이다.
이어서, 제 2B 도와 같이 리소그라피 공정을 통해 소오스(22a) 및 게이트 (22b)가 분리되고 게이트(22b) 및 드레인(22c)이 분리되도록, 즉 게이트(22b)를 가운데 형성하고 양쪽으로 격리되어 소오스(22a)와 드레인(22c)이 형성되도록 폴리실리콘막(22)을 페터닝 한다.
이어서, 제 2C 도와 같이 전체구조 상부에 게이트 산화막(23)을 형성한 후 상기 폴리실리콘막 패턴중 게이트(22b) 표면에만 게이트산화막이 형성되도록 패터닝하고, 전체구조 상부에 채널용 비정질실리콘막(24)을 얇게 형성한 다음, 채널 이온주입(저농도 불순물 이온주입)을 실시한다.
이어서, 제 2D 도와 같이 소오스/드레인 이온주입 마스크를 사용하여 소오스 /드레인 이온주입(고농도 이온주입)을 실시하여, 게이트(22b)와 분리되었던 소오스 (22a)는 고농도 이온주입된 부위의 비정질실리콘막에 의해 게이트(23b)와 오버랩을 가지며, 드레인(22c)은 게이트(22b)와의 간격을 그대로 유지하여 오프-셋 영역을 가지도록 한다.
상술한 바와 같이 이루어지는 본 발명은 채널은 얇게 형성하고 소오스/드레인은 두껍게 형성할 수 있어, 소오스/드레인간의 시리즈 저항을 낮춤으로써 박막트랜지스터의 온/오프 전류 비를 향상시켜 소자의 전기적 특성을 향상시키는 효과가 있다.
제 1 도는 종래의 바텀 게이트형 박막트랜지스터 단면도,
제 2A 도 내지 제 2D 도는 본 발명의 바람직한 실시예에 따른 박막트랜지스터 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
21 : 하부절연막 22 : 도핑된 폴리실리콘막
22a : 소오스 22b : 게이트
22c : 드레인 23 : 게이트 산화막
24 : 비정질실리콘막

Claims (1)

  1. 박막트랜지스터 제조 방법에 있어서,
    게이트 및 소오스/드레인용 전도막을 형성하는 단계;
    리소그라피 공정을 통해 상기 전도막을 패터닝하여 게이트용 전도막 제1패턴, 소오스용 전도막 제2패턴 및 드레인용 전도막 제3패턴을 형성하되, 상기 제1패턴을 가운데 두고 양 측면에 격리되어 상기 제2패턴 및 상기 제3패턴을 형성하는 단계;
    상기 제1패턴의 표면에 게이트 절연막을 형성하는 단계;
    전체구조 상부에 채널용 비정질실리콘막을 형성하고 저농도 불순물을 이온주입하는 단계; 및
    소오스/드레인 이온주입 마스크를 사용하여, 상기 제2패턴 및 제3패턴 상부의 상기 비정질실리콘막과 상기 제2패턴 및 제1패턴의 사이의 영역상에 형성된 상기 비정질실리콘막 상에 고농도 이온주입을 실시하여 소오스와 드레인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
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