JPH0621097A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
- Publication number
- JPH0621097A JPH0621097A JP17705092A JP17705092A JPH0621097A JP H0621097 A JPH0621097 A JP H0621097A JP 17705092 A JP17705092 A JP 17705092A JP 17705092 A JP17705092 A JP 17705092A JP H0621097 A JPH0621097 A JP H0621097A
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- thin film
- carrier concentration
- low carrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】オフリーク電流を低く抑えたままで、トランジ
スタの駆動能力を高くした薄膜トランジスタ及びその製
造方法を提供する。 【構成】基板１上に、絶縁膜２を介してゲート電極４を
形成し、前記絶縁膜２及びゲート電極４上に、ゲート絶
縁膜を介して、ソース領域５、チャネル領域８、低キャ
リア濃度領域７、ドレイン領域６を形成された薄膜トラ
ンジスタにおいて、前記低キャリア濃度領域７の、当該
低キャリア濃度領域７を通過する電流に対して垂直方向
の膜厚の一部を、チャネル領域８の膜厚より厚く形成し
た。
スタの駆動能力を高くした薄膜トランジスタ及びその製
造方法を提供する。 【構成】基板１上に、絶縁膜２を介してゲート電極４を
形成し、前記絶縁膜２及びゲート電極４上に、ゲート絶
縁膜を介して、ソース領域５、チャネル領域８、低キャ
リア濃度領域７、ドレイン領域６を形成された薄膜トラ
ンジスタにおいて、前記低キャリア濃度領域７の、当該
低キャリア濃度領域７を通過する電流に対して垂直方向
の膜厚の一部を、チャネル領域８の膜厚より厚く形成し
た。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ及び
その製造方法に係り、特に、オフリーク電流を低く抑え
たままで、駆動能力を高めた薄膜トランジスタ及びその
製造方法に関する。
その製造方法に係り、特に、オフリーク電流を低く抑え
たままで、駆動能力を高めた薄膜トランジスタ及びその
製造方法に関する。
【０００２】
【従来の技術】従来、薄膜トランジスタ（Thin Film Tr
ansistor：以下、『ＴＦＴ』という）は、一般的に、液
晶ディスプレイのスイッチング素子やＳＲＡＭ（Static
Random Access Memory ）メモリセルのｐ−ＭＯＳ（P-
Channel Metal Oxide Semiconductor Transistor）負荷
として用いられており、半導体装置の微細化、高集積化
に貢献している。このＴＦＴは、例えば、絶縁膜やガラ
ス等の基板上に、ゲート電極、ゲート絶縁膜を形成し、
その上に、多結晶シリコン膜又は非晶質シリコン膜（ア
モルファスシリコン膜）からなるチャネル領域やソース
・ドレイン領域が形成された構造をしている。
ansistor：以下、『ＴＦＴ』という）は、一般的に、液
晶ディスプレイのスイッチング素子やＳＲＡＭ（Static
Random Access Memory ）メモリセルのｐ−ＭＯＳ（P-
Channel Metal Oxide Semiconductor Transistor）負荷
として用いられており、半導体装置の微細化、高集積化
に貢献している。このＴＦＴは、例えば、絶縁膜やガラ
ス等の基板上に、ゲート電極、ゲート絶縁膜を形成し、
その上に、多結晶シリコン膜又は非晶質シリコン膜（ア
モルファスシリコン膜）からなるチャネル領域やソース
・ドレイン領域が形成された構造をしている。
【０００３】また、近年では、「ＩＥＤＭ（Internatio
nal Electron Devices Meeting）９０’、４６９〜４７
２頁」に紹介されているように、ＴＦＴのソース・ドレ
イン領域の近傍に、低キャリア濃度領域（オフセット領
域）を設け、当該ドレイン端の電界を緩和し、リーク電
流を低減するＴＦＴが紹介されている。
nal Electron Devices Meeting）９０’、４６９〜４７
２頁」に紹介されているように、ＴＦＴのソース・ドレ
イン領域の近傍に、低キャリア濃度領域（オフセット領
域）を設け、当該ドレイン端の電界を緩和し、リーク電
流を低減するＴＦＴが紹介されている。
【０００４】
【発明が解決しようとする課題】しかしながら、前記の
ように、ソース・ドレイン領域の近傍に、低キャリア濃
度領域を設けたＴＦＴは、オフリーク電流を低減できる
反面、低キャリア濃度領域の寄生抵抗により、トランジ
スタのスイッチングスピードを遅延させる等、トランジ
スタの駆動能力を低下させるという問題があった。
ように、ソース・ドレイン領域の近傍に、低キャリア濃
度領域を設けたＴＦＴは、オフリーク電流を低減できる
反面、低キャリア濃度領域の寄生抵抗により、トランジ
スタのスイッチングスピードを遅延させる等、トランジ
スタの駆動能力を低下させるという問題があった。
【０００５】この一例として、例えば、ＳＲＡＭ用のＴ
ＦＴでは、低キャリア濃度領域の長さ（オフセット長）
の増加と共に、オフ電流は、飽和する傾向を示すが、オ
ン電流は、単調に減少してしまうことが報告されてい
る。従って、メモリセルノードの電圧低下を補償すると
いうＴＦＴの長所が半減するという問題があった。本発
明は、このような問題を解決することを課題とするもの
であり、オフリーク電流を低く抑えたままでトランジス
タの駆動能力を高めた薄膜トランジスタ及びその製造方
法を提供することを目的とする。
ＦＴでは、低キャリア濃度領域の長さ（オフセット長）
の増加と共に、オフ電流は、飽和する傾向を示すが、オ
ン電流は、単調に減少してしまうことが報告されてい
る。従って、メモリセルノードの電圧低下を補償すると
いうＴＦＴの長所が半減するという問題があった。本発
明は、このような問題を解決することを課題とするもの
であり、オフリーク電流を低く抑えたままでトランジス
タの駆動能力を高めた薄膜トランジスタ及びその製造方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、本発明は、基板上に、チャネル領域及びソース・ド
レイン領域を有し、当該ソース・ドレイン領域の近傍
に、低キャリア濃度領域を形成した薄膜トランジスタに
おいて、前記低キャリア濃度領域は、少なくとも当該低
キャリア濃度領域を通過する電流に対して垂直方向の膜
厚の一部が、前記チャネル領域の膜厚より厚いことを特
徴とする薄膜トランジスタを提供するものである。
に、本発明は、基板上に、チャネル領域及びソース・ド
レイン領域を有し、当該ソース・ドレイン領域の近傍
に、低キャリア濃度領域を形成した薄膜トランジスタに
おいて、前記低キャリア濃度領域は、少なくとも当該低
キャリア濃度領域を通過する電流に対して垂直方向の膜
厚の一部が、前記チャネル領域の膜厚より厚いことを特
徴とする薄膜トランジスタを提供するものである。
【０００７】そして、基板上に、チャネル領域及びソー
ス・ドレイン領域を有し、当該ソース・ドレイン領域の
近傍に、低キャリア濃度領域を形成した薄膜トランジス
タの製造方法において、前記基板上に、絶縁膜を介して
ゲート電極を形成した後、前記基板及びゲート電極上に
ゲート絶縁膜を形成する第１工程と、前記ゲート絶縁膜
上に、前記チャネル領域の膜厚より厚い膜厚で、多結晶
シリコン膜又は非晶質シリコン膜を形成する第２工程
と、前記多結晶シリコン膜又は非晶質シリコン膜に異方
性エッチングを行う第３工程と、を含むことを特徴とす
る薄膜トランジスタの製造方法を提供するものである。
ス・ドレイン領域を有し、当該ソース・ドレイン領域の
近傍に、低キャリア濃度領域を形成した薄膜トランジス
タの製造方法において、前記基板上に、絶縁膜を介して
ゲート電極を形成した後、前記基板及びゲート電極上に
ゲート絶縁膜を形成する第１工程と、前記ゲート絶縁膜
上に、前記チャネル領域の膜厚より厚い膜厚で、多結晶
シリコン膜又は非晶質シリコン膜を形成する第２工程
と、前記多結晶シリコン膜又は非晶質シリコン膜に異方
性エッチングを行う第３工程と、を含むことを特徴とす
る薄膜トランジスタの製造方法を提供するものである。
【０００８】さらにまた、基板上に、チャネル領域及び
ソース・ドレイン領域を有し、当該ソース・ドレイン領
域の近傍に、低キャリア濃度領域を形成した薄膜トラン
ジスタの製造方法において、前記基板上に、絶縁膜を介
してゲート電極を形成した後、前記基板及びゲート電極
上にゲート絶縁膜を形成する第１工程と、前記ゲート電
極の側面に前記ゲート絶縁膜を介して、多結晶シリコン
膜又は非晶質シリコン膜からなるサイドウォールを形成
する第２工程と、前記ゲート絶縁膜及びサイドウォール
上に、多結晶シリコン膜又は非晶質シリコン膜を形成す
る第３工程と、を含むことを特徴とする薄膜トランジス
タの製造方法を提供するものである。
ソース・ドレイン領域を有し、当該ソース・ドレイン領
域の近傍に、低キャリア濃度領域を形成した薄膜トラン
ジスタの製造方法において、前記基板上に、絶縁膜を介
してゲート電極を形成した後、前記基板及びゲート電極
上にゲート絶縁膜を形成する第１工程と、前記ゲート電
極の側面に前記ゲート絶縁膜を介して、多結晶シリコン
膜又は非晶質シリコン膜からなるサイドウォールを形成
する第２工程と、前記ゲート絶縁膜及びサイドウォール
上に、多結晶シリコン膜又は非晶質シリコン膜を形成す
る第３工程と、を含むことを特徴とする薄膜トランジス
タの製造方法を提供するものである。
【０００９】
【作用】請求項１記載の発明によれば、前記低キャリア
濃度領域の、当該低キャリア濃度領域を通過する電流に
対して垂直方向の膜厚の少なくとも一部を、前記チャネ
ル領域の膜厚より厚くしたことで、前記低キャリア濃度
領域の断面積を増加することができるため、この部分の
寄生抵抗を低下することができる。従って、前記低キャ
リア領域を通過するオン電流値を増加することができ、
また、オフセット長の増加に伴うオン電流の減少を緩和
することができる。
濃度領域の、当該低キャリア濃度領域を通過する電流に
対して垂直方向の膜厚の少なくとも一部を、前記チャネ
ル領域の膜厚より厚くしたことで、前記低キャリア濃度
領域の断面積を増加することができるため、この部分の
寄生抵抗を低下することができる。従って、前記低キャ
リア領域を通過するオン電流値を増加することができ、
また、オフセット長の増加に伴うオン電流の減少を緩和
することができる。
【００１０】そして、請求項２記載の発明によれば、前
記ゲート絶縁膜上に、前記チャネル領域の膜厚より厚い
膜厚で、多結晶シリコン膜又は非晶質シリコン膜を形成
し、これに異方性エッチングを行うことで、当該多結晶
シリコン膜又は非晶質シリコン膜のうち、前記ゲート電
極の側面部分、即ち、低キャリア濃度領域となる部分の
膜厚をチャネル領域となる部分の膜厚より厚くすること
ができる。従って、前記低キャリア濃度領域の断面積を
増加することができるため、この部分の寄生抵抗を低下
することができ、オン電流の減少を緩和することができ
る。
記ゲート絶縁膜上に、前記チャネル領域の膜厚より厚い
膜厚で、多結晶シリコン膜又は非晶質シリコン膜を形成
し、これに異方性エッチングを行うことで、当該多結晶
シリコン膜又は非晶質シリコン膜のうち、前記ゲート電
極の側面部分、即ち、低キャリア濃度領域となる部分の
膜厚をチャネル領域となる部分の膜厚より厚くすること
ができる。従って、前記低キャリア濃度領域の断面積を
増加することができるため、この部分の寄生抵抗を低下
することができ、オン電流の減少を緩和することができ
る。
【００１１】さらにまた、請求項３記載の発明によれ
ば、前記ゲート電極の側面に前記ゲート絶縁膜を介し
て、多結晶シリコン膜又は非晶質シリコン膜からなるサ
イドウォールを形成し、その上に、多結晶シリコン膜又
は非晶質シリコン膜を形成することで、当該多結晶シリ
コン膜又は非晶質シリコン膜のうち、前記ゲート電極の
側面部分、即ち、低キャリア濃度領域となる部分の膜厚
をチャネル領域となる部分の膜厚より厚くすることがで
きる。従って、前記低キャリア濃度領域の断面積を増加
することができるため、この部分の寄生抵抗を低下する
ことができ、オン電流の減少を緩和することができる。
さらに、この方法は、前記サイドウォールを形成する際
に行うエッチングの制御性が良いと共に、膜厚精度を向
上することができる。
ば、前記ゲート電極の側面に前記ゲート絶縁膜を介し
て、多結晶シリコン膜又は非晶質シリコン膜からなるサ
イドウォールを形成し、その上に、多結晶シリコン膜又
は非晶質シリコン膜を形成することで、当該多結晶シリ
コン膜又は非晶質シリコン膜のうち、前記ゲート電極の
側面部分、即ち、低キャリア濃度領域となる部分の膜厚
をチャネル領域となる部分の膜厚より厚くすることがで
きる。従って、前記低キャリア濃度領域の断面積を増加
することができるため、この部分の寄生抵抗を低下する
ことができ、オン電流の減少を緩和することができる。
さらに、この方法は、前記サイドウォールを形成する際
に行うエッチングの制御性が良いと共に、膜厚精度を向
上することができる。
【００１２】
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。図１は、本発明の実施例に係る薄膜
トランジスタの一部を示す断面図、図２〜図５は、図１
に示す薄膜トランジスタの製造工程の一部を示す断面図
である。図１に示す薄膜トランジスタは、基板１上に、
絶縁膜２を介してゲート電極４を形成し、前記絶縁膜２
及びゲート電極４上に、ゲート絶縁膜を介して、ソース
領域５、チャネル領域８、低キャリア濃度領域（オフセ
ット領域）７、ドレイン領域６が形成されている。そし
て、低キャリア濃度領域７は、当該低キャリア濃度領域
７を通過する電流に対して垂直方向の膜厚の一部が、チ
ャネル領域８の膜厚より厚く形成されている。
参照して説明する。図１は、本発明の実施例に係る薄膜
トランジスタの一部を示す断面図、図２〜図５は、図１
に示す薄膜トランジスタの製造工程の一部を示す断面図
である。図１に示す薄膜トランジスタは、基板１上に、
絶縁膜２を介してゲート電極４を形成し、前記絶縁膜２
及びゲート電極４上に、ゲート絶縁膜を介して、ソース
領域５、チャネル領域８、低キャリア濃度領域（オフセ
ット領域）７、ドレイン領域６が形成されている。そし
て、低キャリア濃度領域７は、当該低キャリア濃度領域
７を通過する電流に対して垂直方向の膜厚の一部が、チ
ャネル領域８の膜厚より厚く形成されている。
【００１３】次に、この薄膜トランジスタの製造方法に
ついて、各工程毎に図面を参照して説明する。図２に示
す工程では、基板１上に形成した絶縁膜２上に、多結晶
シリコン膜からなるゲート電極４を形成する。次に、図
３に示す工程では、図１に示す工程で得た、絶縁膜２及
びゲート電極４上に、熱酸化膜からなるゲート絶縁膜３
を形成する。次に、ゲート絶縁膜３上に、低圧ＣＶＤ
（Chemical Vapor Deposition ）により、膜厚が、例え
ば、１００〜５００ｎｍ程度の多結晶シリコン膜９を形
成する。ここで、前記多結晶シリコン膜９は、後に形成
するチャネル領域８の膜厚より厚い膜厚で形成する。即
ち、後の工程で、前記多結晶シリコン膜９をエッチング
した際に、所望の膜厚を有するチャネル領域８及び所望
の膜厚を有する低キャリア濃度領域７が得られる膜厚で
形成する。その後、前記多結晶シリコン膜９の導電性を
高めるために、当該多結晶シリコン膜９に、所望の不純
物を注入し、ｎ+ 型の多結晶シリコン膜９とする。
ついて、各工程毎に図面を参照して説明する。図２に示
す工程では、基板１上に形成した絶縁膜２上に、多結晶
シリコン膜からなるゲート電極４を形成する。次に、図
３に示す工程では、図１に示す工程で得た、絶縁膜２及
びゲート電極４上に、熱酸化膜からなるゲート絶縁膜３
を形成する。次に、ゲート絶縁膜３上に、低圧ＣＶＤ
（Chemical Vapor Deposition ）により、膜厚が、例え
ば、１００〜５００ｎｍ程度の多結晶シリコン膜９を形
成する。ここで、前記多結晶シリコン膜９は、後に形成
するチャネル領域８の膜厚より厚い膜厚で形成する。即
ち、後の工程で、前記多結晶シリコン膜９をエッチング
した際に、所望の膜厚を有するチャネル領域８及び所望
の膜厚を有する低キャリア濃度領域７が得られる膜厚で
形成する。その後、前記多結晶シリコン膜９の導電性を
高めるために、当該多結晶シリコン膜９に、所望の不純
物を注入し、ｎ+ 型の多結晶シリコン膜９とする。
【００１４】次いで、図４に示す工程では、図３に示す
工程で得た多結晶シリコン膜９に、ドライ雰囲気で、ゲ
ート電極４上の多結晶シリコン膜９の膜厚が４０ｎｍ程
度（チャネル領域８の膜厚に相当する）になるまで異方
性エッチングを行う。このようにすることで、後の工程
で低キャリア濃度領域７となる部分の、当該低キャリア
濃度領域７を通過する電流に対して垂直方向の膜厚の少
なくとも一部を、後の工程でチャネル領域８となる部分
の膜厚より厚くすることができる。
工程で得た多結晶シリコン膜９に、ドライ雰囲気で、ゲ
ート電極４上の多結晶シリコン膜９の膜厚が４０ｎｍ程
度（チャネル領域８の膜厚に相当する）になるまで異方
性エッチングを行う。このようにすることで、後の工程
で低キャリア濃度領域７となる部分の、当該低キャリア
濃度領域７を通過する電流に対して垂直方向の膜厚の少
なくとも一部を、後の工程でチャネル領域８となる部分
の膜厚より厚くすることができる。
【００１５】次に、図５に示す工程では、図４に示す工
程で得た多結晶シリコン膜９のチャネル領域８及び低キ
ャリア領域７となる領域上に、選択的にレジスト膜１０
を形成する。次いで、前記レジスト膜１０をマスクとし
て、前記多結晶シリコン膜９に、ｐ型の不純物として、
ＢＦ2 + を、例えば、ドーズ量＝１０14〜１０15ｃ
ｍ -2、エネルギー＝２０〜３０ＫｅＶ、でイオン注入
し、ソース領域５及びドレイン領域６を形成する。
程で得た多結晶シリコン膜９のチャネル領域８及び低キ
ャリア領域７となる領域上に、選択的にレジスト膜１０
を形成する。次いで、前記レジスト膜１０をマスクとし
て、前記多結晶シリコン膜９に、ｐ型の不純物として、
ＢＦ2 + を、例えば、ドーズ量＝１０14〜１０15ｃ
ｍ -2、エネルギー＝２０〜３０ＫｅＶ、でイオン注入
し、ソース領域５及びドレイン領域６を形成する。
【００１６】このようにして、図１に示す薄膜トランジ
スタを形成した。次に、図１に示す薄膜トランジスタの
他の製造方法について、各工程毎に図面を参照して説明
する。先ず、前記図２及び図３に示す工程を行った後、
図６に示す工程に進む。ここで、図３に示す工程で形成
する多結晶シリコン膜９の膜厚は、後の工程で形成する
サイドウォール１１の幅に対応するため、必要なサイド
ウォール１１の幅に応じた膜厚とする。
スタを形成した。次に、図１に示す薄膜トランジスタの
他の製造方法について、各工程毎に図面を参照して説明
する。先ず、前記図２及び図３に示す工程を行った後、
図６に示す工程に進む。ここで、図３に示す工程で形成
する多結晶シリコン膜９の膜厚は、後の工程で形成する
サイドウォール１１の幅に対応するため、必要なサイド
ウォール１１の幅に応じた膜厚とする。
【００１７】図６に示す工程では、図３に示す工程で得
た多結晶シリコン膜９を、ゲート絶縁膜３が露出するま
でエッチバックし、ゲート電極４の側面に、ゲート絶縁
膜３を介して、多結晶シリコン膜９からなるサイドウォ
ール１１を形成する。次に、図７に示す工程では、図６
に示す工程で得たサイドウォール１１及び、ゲート絶縁
膜３上に、膜厚が４０ｎｍ程度の多結晶シリコン膜９を
形成する。このようにすることで、後の工程で低キャリ
ア濃度領域７となる部分は、サイドウォール１１とこの
工程で形成した多結晶シリコン膜９とで形成され、後の
工程でチャネル領域８となる部分は、この工程で形成し
た多結晶シリコン膜９により形成されることになる。従
って、前記低キャリア濃度領域７となる部分の、当該低
キャリア濃度領域７を通過する電流に対して垂直方向の
膜厚の少なくとも一部を、前記チャネル領域８となる部
分の膜厚より厚くすることができる。
た多結晶シリコン膜９を、ゲート絶縁膜３が露出するま
でエッチバックし、ゲート電極４の側面に、ゲート絶縁
膜３を介して、多結晶シリコン膜９からなるサイドウォ
ール１１を形成する。次に、図７に示す工程では、図６
に示す工程で得たサイドウォール１１及び、ゲート絶縁
膜３上に、膜厚が４０ｎｍ程度の多結晶シリコン膜９を
形成する。このようにすることで、後の工程で低キャリ
ア濃度領域７となる部分は、サイドウォール１１とこの
工程で形成した多結晶シリコン膜９とで形成され、後の
工程でチャネル領域８となる部分は、この工程で形成し
た多結晶シリコン膜９により形成されることになる。従
って、前記低キャリア濃度領域７となる部分の、当該低
キャリア濃度領域７を通過する電流に対して垂直方向の
膜厚の少なくとも一部を、前記チャネル領域８となる部
分の膜厚より厚くすることができる。
【００１８】その後、図７で示す工程で得た多結晶シリ
コン膜９に、前記図５に示す工程を行い、図１に示す薄
膜トランジスタを形成した。次に、本実施例で得た薄膜
トランジスタと、従来の薄膜トランジスタとのオフセッ
ト長（μｍ）に対するオン・オフ電流（Ａ）の変化を調
査した。この結果を図８に示す。
コン膜９に、前記図５に示す工程を行い、図１に示す薄
膜トランジスタを形成した。次に、本実施例で得た薄膜
トランジスタと、従来の薄膜トランジスタとのオフセッ
ト長（μｍ）に対するオン・オフ電流（Ａ）の変化を調
査した。この結果を図８に示す。
【００１９】図８から、本実施例の薄膜トランジスタ
は、オフセット長の変化に対するオン電流の減少が少な
いが、従来の薄膜トランジスタは、オフセット長が長く
なるとこれに対応して、オン電流が単調に減少してしま
うことが確認された。これより、本実施例の薄膜トラン
ジスタは、低キャリア濃度領域の寄生抵抗を低下するこ
とができ、オン電流の減少を緩和することができること
が立証された。
は、オフセット長の変化に対するオン電流の減少が少な
いが、従来の薄膜トランジスタは、オフセット長が長く
なるとこれに対応して、オン電流が単調に減少してしま
うことが確認された。これより、本実施例の薄膜トラン
ジスタは、低キャリア濃度領域の寄生抵抗を低下するこ
とができ、オン電流の減少を緩和することができること
が立証された。
【００２０】尚、本実施例では、図３に示す工程及び図
７に示す工程で、後に、ソース領域５、チャネル領域
８、低キャリア濃度領域７、ドレイン領域６となる膜と
して、多結晶シリコン膜９を形成したが、これに限ら
ず、非晶質シリコン膜を形成してもよい。また、図５に
示す工程では、多結晶シリコン膜９がｎ型のため、ソー
ス領域５及びドレイン領域６を形成するために、ＢＦ2
+ をイオン注入したが、これに限らず、他のｐ型不純物
を用いてもよい。また、多結晶シリコン膜９がｐ型の場
合は、所望のｎ型不純物を用いればよい。
７に示す工程で、後に、ソース領域５、チャネル領域
８、低キャリア濃度領域７、ドレイン領域６となる膜と
して、多結晶シリコン膜９を形成したが、これに限ら
ず、非晶質シリコン膜を形成してもよい。また、図５に
示す工程では、多結晶シリコン膜９がｎ型のため、ソー
ス領域５及びドレイン領域６を形成するために、ＢＦ2
+ をイオン注入したが、これに限らず、他のｐ型不純物
を用いてもよい。また、多結晶シリコン膜９がｐ型の場
合は、所望のｎ型不純物を用いればよい。
【００２１】さらに、本発明は、前記実施例で紹介した
構造のみならず、例えば、ＬＤＤ（Lightly Doped Drai
n Structure ）構造を有する薄膜トランジスタ等にも応
用できることは、勿論である。
構造のみならず、例えば、ＬＤＤ（Lightly Doped Drai
n Structure ）構造を有する薄膜トランジスタ等にも応
用できることは、勿論である。
【００２２】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、前記低キャリア濃度領域の、当該低キャリ
ア濃度領域を通過する電流に対して垂直方向の膜厚の少
なくとも一部を、前記チャネル領域の膜厚より厚くした
ことで、前記低キャリア濃度領域の断面積を増加するこ
とができる。従って、この部分の寄生抵抗を低下するこ
とができ、オン電流を増加することができる。この結
果、オフリーク電流を低く抑えたままで、駆動能力を高
くした薄膜トランジスタを提供することができる。
明によれば、前記低キャリア濃度領域の、当該低キャリ
ア濃度領域を通過する電流に対して垂直方向の膜厚の少
なくとも一部を、前記チャネル領域の膜厚より厚くした
ことで、前記低キャリア濃度領域の断面積を増加するこ
とができる。従って、この部分の寄生抵抗を低下するこ
とができ、オン電流を増加することができる。この結
果、オフリーク電流を低く抑えたままで、駆動能力を高
くした薄膜トランジスタを提供することができる。
【００２３】そして、請求項２記載の発明によれば、前
記ゲート絶縁膜上に、前記チャネル領域の膜厚より厚い
膜厚で、多結晶シリコン膜又は非晶質シリコン膜を形成
し、これに異方性エッチングを行うことで、当該多結晶
シリコン膜又は非晶質シリコン膜のうち、前記ゲート電
極の側面部分、即ち、低キャリア濃度領域となる部分の
膜厚をチャネル領域となる部分の膜厚より厚くすること
ができる。従って、前記低キャリア濃度領域の寄生抵抗
を低下することができ、オン電流を増加することができ
る。この結果、オフリーク電流を低く抑えたままで、駆
動能力を高くした薄膜トランジスタを提供することがで
きる。
記ゲート絶縁膜上に、前記チャネル領域の膜厚より厚い
膜厚で、多結晶シリコン膜又は非晶質シリコン膜を形成
し、これに異方性エッチングを行うことで、当該多結晶
シリコン膜又は非晶質シリコン膜のうち、前記ゲート電
極の側面部分、即ち、低キャリア濃度領域となる部分の
膜厚をチャネル領域となる部分の膜厚より厚くすること
ができる。従って、前記低キャリア濃度領域の寄生抵抗
を低下することができ、オン電流を増加することができ
る。この結果、オフリーク電流を低く抑えたままで、駆
動能力を高くした薄膜トランジスタを提供することがで
きる。
【００２４】さらにまた、請求項３記載の発明によれ
ば、前記ゲート電極の側面に前記ゲート絶縁膜を介し
て、多結晶シリコン膜又は非晶質シリコン膜からなるサ
イドウォールを形成し、その上に、多結晶シリコン膜又
は非晶質シリコン膜を形成することで、当該多結晶シリ
コン膜又は非晶質シリコン膜のうち、前記ゲート電極の
側面部分、即ち、低キャリア濃度領域となる部分の膜厚
をチャネル領域となる部分の膜厚より厚くすることがで
きる。従って、前記低キャリア濃度領域の寄生抵抗を低
下することができ、オン電流を増加することができる。
この結果、オフリーク電流を低く抑えたままで、駆動能
力を高くした薄膜トランジスタを提供することができ
る。さらに、この方法は、前記サイドウォールを形成す
る際に行うエッチングの制御性が良いと共に、膜厚精度
を向上することができる。
ば、前記ゲート電極の側面に前記ゲート絶縁膜を介し
て、多結晶シリコン膜又は非晶質シリコン膜からなるサ
イドウォールを形成し、その上に、多結晶シリコン膜又
は非晶質シリコン膜を形成することで、当該多結晶シリ
コン膜又は非晶質シリコン膜のうち、前記ゲート電極の
側面部分、即ち、低キャリア濃度領域となる部分の膜厚
をチャネル領域となる部分の膜厚より厚くすることがで
きる。従って、前記低キャリア濃度領域の寄生抵抗を低
下することができ、オン電流を増加することができる。
この結果、オフリーク電流を低く抑えたままで、駆動能
力を高くした薄膜トランジスタを提供することができ
る。さらに、この方法は、前記サイドウォールを形成す
る際に行うエッチングの制御性が良いと共に、膜厚精度
を向上することができる。
【図１】本発明の実施例に係る薄膜トランジスタの一部
を示す断面図である。
を示す断面図である。
【図２】図１に示す薄膜トランジスタの製造工程の一部
を示す断面図である。
を示す断面図である。
【図３】図１に示す薄膜トランジスタの製造工程の一部
を示す断面図である。
を示す断面図である。
【図４】図１に示す薄膜トランジスタの製造工程の一部
を示す断面図である。
を示す断面図である。
【図５】図１に示す薄膜トランジスタの製造工程の一部
を示す断面図である。
を示す断面図である。
【図６】図１に示す薄膜トランジスタの製造工程の一部
を示す断面図である。
を示す断面図である。
【図７】図１に示す薄膜トランジスタの製造工程の一部
を示す断面図である。
を示す断面図である。
【図８】本実施例で得た薄膜トランジスタと、従来の薄
膜トランジスタとのオフセット長（μｍ）に対するオン
・オフ電流（Ａ）の変化を示す図である。
膜トランジスタとのオフセット長（μｍ）に対するオン
・オフ電流（Ａ）の変化を示す図である。
１ 基板 ２ 絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ 低キャリア濃度領域 ８ チャネル領域 ９ 多結晶シリコン膜 １０ レジスト膜 １１ サイドウォール
Claims (3)
- 【請求項１】 基板上に、チャネル領域及びソース・ド
レイン領域を有し、当該ソース・ドレイン領域の近傍
に、低キャリア濃度領域を形成した薄膜トランジスタに
おいて、 前記低キャリア濃度領域は、少なくとも当該低キャリア
濃度領域を通過する電流に対して垂直方向の膜厚の一部
が、前記チャネル領域の膜厚より厚いことを特徴とする
薄膜トランジスタ。 - 【請求項２】 基板上に、チャネル領域及びソース・ド
レイン領域を有し、当該ソース・ドレイン領域の近傍
に、低キャリア濃度領域を形成した薄膜トランジスタの
製造方法において、 前記基板上に、絶縁膜を介してゲート電極を形成した
後、前記基板及びゲート電極上にゲート絶縁膜を形成す
る第１工程と、前記ゲート絶縁膜上に、前記チャネル領
域の膜厚より厚い膜厚で、多結晶シリコン膜又は非晶質
シリコン膜を形成する第２工程と、前記多結晶シリコン
膜又は非晶質シリコン膜に異方性エッチングを行う第３
工程と、を含むことを特徴とする薄膜トランジスタの製
造方法。 - 【請求項３】 基板上に、チャネル領域及びソース・ド
レイン領域を有し、当該ソース・ドレイン領域の近傍
に、低キャリア濃度領域を形成した薄膜トランジスタの
製造方法において、 前記基板上に、絶縁膜を介してゲート電極を形成した
後、前記基板及びゲート電極上にゲート絶縁膜を形成す
る第１工程と、前記ゲート電極の側面に前記ゲート絶縁
膜を介して、多結晶シリコン膜又は非晶質シリコン膜か
らなるサイドウォールを形成する第２工程と、前記ゲー
ト絶縁膜及びサイドウォール上に、多結晶シリコン膜又
は非晶質シリコン膜を形成する第３工程と、を含むこと
を特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17705092A JPH0621097A (ja) | 1992-07-03 | 1992-07-03 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17705092A JPH0621097A (ja) | 1992-07-03 | 1992-07-03 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621097A true JPH0621097A (ja) | 1994-01-28 |
Family
ID=16024264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17705092A Pending JPH0621097A (ja) | 1992-07-03 | 1992-07-03 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621097A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362187B1 (ko) * | 1995-12-28 | 2003-03-06 | 주식회사 하이닉스반도체 | 박막트랜지스터제조방법 |
-
1992
- 1992-07-03 JP JP17705092A patent/JPH0621097A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362187B1 (ko) * | 1995-12-28 | 2003-03-06 | 주식회사 하이닉스반도체 | 박막트랜지스터제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2940880B2 (ja) | 半導体装置およびその製造方法 | |
| US5320974A (en) | Method for making semiconductor transistor device by implanting punch through stoppers | |
| US5262655A (en) | Thin film field effect device having an LDD structure and a method of manufacturing such a device | |
| JP2791760B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH07321341A (ja) | 薄膜トランジスタの構造及びその製造方法 | |
| JPH08181328A (ja) | 半導体装置及びその製造方法 | |
| JP2739642B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2612825B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| US5723879A (en) | Thin film transistor with vertical channel adjacent sidewall of gate electrode and method of making | |
| US5607865A (en) | Structure and fabrication method for a thin film transistor | |
| JPS6344770A (ja) | 電界効果型トランジスタの製造方法 | |
| JPH06268215A (ja) | Ｍｉｓ型半導体装置 | |
| JPH0712058B2 (ja) | 半導体装置およびその製造方法 | |
| JPH06349856A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0621097A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR0170311B1 (ko) | 스태틱 랜덤 억세스 메모리 및 그 제조방법 | |
| JP3438395B2 (ja) | 半導体装置の製造方法 | |
| JP2000332255A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2629601B2 (ja) | 半導体装置 | |
| JPH07135313A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2754184B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH05243261A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JP2931568B2 (ja) | 半導体装置およびその製造方法 | |
| KR0151194B1 (ko) | 박막트랜지스터의 구조 및 제조방법 | |
| JPH0897430A (ja) | 半導体装置 |