JPH07321341A - 薄膜トランジスタの構造及びその製造方法 - Google Patents

薄膜トランジスタの構造及びその製造方法

Info

Publication number
JPH07321341A
JPH07321341A JP6296000A JP29600094A JPH07321341A JP H07321341 A JPH07321341 A JP H07321341A JP 6296000 A JP6296000 A JP 6296000A JP 29600094 A JP29600094 A JP 29600094A JP H07321341 A JPH07321341 A JP H07321341A
Authority
JP
Japan
Prior art keywords
gate electrode
thin film
film transistor
semiconductor layer
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6296000A
Other languages
English (en)
Other versions
JP2582347B2 (ja
Inventor
Seok W Cho
ソク・オン・ゾ
Jong Moon Choi
ゾン・ムン・チョイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Goldstar Electron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd, Goldstar Electron Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH07321341A publication Critical patent/JPH07321341A/ja
Application granted granted Critical
Publication of JP2582347B2 publication Critical patent/JP2582347B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 自己整合法を利用して工程を単純化しセルサ
イズを最小化する。 【構成】 絶縁基板１１と、一側がネガテイブ傾斜面を
有するように絶縁基板上に形成されるゲート電極１２
と、前記ゲート電極の他の側の側壁に形成される絶縁膜
サイドウォール１５と、前記絶縁基板と、前記ゲート電
極及びサイドウォールにかけて形成されるゲート絶縁膜
１３と、前記ゲート絶縁膜上に形成される半導体層１４
と、前記ゲート電極及びサイドウォールの上側とゲート
電極の他の側の絶縁基板上側の半導体層に選択的に形成
される不純物拡散領域と、前記ゲート電極の側面の半導
体層に形成されるチャネル領域とを含んでなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体素子である薄膜
トランジスタに係り、特にＳＲＡＭのメモリセルに適切
な薄膜トランジスタの構造及び製造方法に関するもので
ある。
【０００２】
【従来の技術】一般に薄膜トランジスタは、１Ｍ級以上
のＳＲＡＭ素子で負荷抵抗の代わりに使用されたり、液
晶表示素子で各画素領域の画像データ信号をスイッチン
グするスイッチング素子として広く使用されている。
【０００３】このように広く使用されている高品質のＳ
ＲＡＭを作るためには、薄膜トランジスタのオフ電流を
減少しオン電流を増加させなければならないし、ＳＲＡ
Ｍセルの消費電力を減少し記憶特性を向上させなければ
ならない。前記原理によって最近オン／オフ電流比を向
上させるための研究が活発に進行している。
【０００４】このようにオン／オフ電流比を向上させる
ための従来の薄膜トランジスタの製造方法を添付図面を
参照して説明すると、次のようである。図１は、従来の
薄膜トランジスタの工程断面図である。従来のＭＯＳ薄
膜トランジスタの製造方法は、ボトムゲート（Ｂｏｔｔ
ｏｍ Ｇａｔｅ）を基本にしたボデイポリシリコン（Ｂ
ｏｄｙ Ｐｏｌｉｓｉｌｉｃｏｎ）の固相成長によって
結晶粒径を大きくして製造する。この時の固相成長方法
は６００℃付近で２４時間位の長時間熱処理を行う。
【０００５】図１ａのように絶縁基板１または絶縁膜上
にポリシリコンを蒸着し、ゲートマスクを用いたフォト
エッチング工程でポリシリコンをパターニングして、ゲ
ート電極２を形成する。そして、図１ｂのように全面に
ＣＶＤ法によってゲート絶縁膜３とボデイポリシリコン
４を順次に蒸着する。その後、６００℃付近で２４時間
位の長時間熱処理を行う固相成長法を通じてボデイポリ
シリコンの結晶粒径を大きくする。図１ｃのように前記
ボデイポリシリコン４上に感光膜５を蒸着し、露光及び
現像工程でチャネル領域をマスキングする。この時、ソ
ース領域６ａはゲート電極２にオーバラップし、ドレー
ン領域６ｂはゲート電極２とオフセットするようにチャ
ネル領域をマスキングする。そして、図１ｄのように露
出されたボデイポリシリコン４にｐ型不純物ＢＦ2 イオ
ン注入してソース及びドレーン領域６ａ，６ｂを形成す
ることで、従来のｐ型ＭＯＳ薄膜トランジスタを完成す
る。図においてａ：ソース領域，ｂ：チャネル領域，
ｃ：オフセット領域，ｄ：ドレーン領域。
【０００６】
【発明が解決しようとする課題】しかし、このような従
来の薄膜トランジスタの製造方法においては、次のよう
な問題点がある。 一、フォトマスク工程でチャネル領域を限定すると同時
にオフセット領域を限定するために、工程が複雑で再現
性が難しく、アラインの程度によってオフ電流の変化が
激しいので、薄膜トランジスタの信頼性が低下する。 二、薄膜トランジスタのチャネルが平面的に構成される
のでセルサイズが小さくなると、チャネルの長さも小さ
くなって、薄膜トランジスタのリーフ電流の増加をもた
らし、セルサイズに影響がおよぶので、セルサイズを小
さくできず集積度を高めるのが困難だった。
【０００７】本発明は前記問題点を解決するためのもの
であり、本発明の目的は、自己整合法を利用して工程を
単純化しセルサイズを最小化することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明の薄膜トランジスタの構造は、絶縁基板と、
一側壁がネガテイブ傾斜面を有するように絶縁基板上に
形成されるゲート電極と、前記ゲート電極の他の側の側
壁に形成される絶縁膜サイドウォールと、前記絶縁基板
と前記ゲート電極サイドウォールに形成されるゲート絶
縁膜と、前記ゲート絶縁膜上に形成される半導体層と、
前記ゲート電極及びサイドウォールの上側と絶縁基板上
側の半導体層に形成される不純物拡散領域と、前記ゲー
ト電極のネガテイブ傾斜面とした側壁に沿う半導体層に
形成されるチャネル領域とを有する。また上記本発明の
薄膜トランジスタの製造方法は、絶縁基板上にゲート電
極の一方の側壁を形成する工程と、前記ゲート電極のそ
の側壁にサイドウォールを形成する工程と、前記ゲート
電極の他方の側壁とネガテイブ傾斜面を有するように選
択的にエッチングする工程と、その全面にゲート絶縁膜
と半導体層を順次に形成する工程と、前記半導体層に垂
直にイオン注入してソース及びドレーン領域を形成する
工程とを有する。
【０００９】
【実施例】前記のような本発明は、添付図面を参照して
詳細に説明すると、次のようである。図２は、本発明の
薄膜トランジスタの工程断面図であり、図３は本発明の
薄膜トランジスタの斜視図であり、図４は本発明による
イオン注入濃度の説明図である。本発明の薄膜トランジ
スタの構造は、絶縁基板１１上に一方側壁がネガテイブ
傾斜面を有するようにゲート電極１２が形成され、ネガ
テイブ傾斜面を有するゲート電極１２の他の側の側壁に
絶縁膜サイドウォール１５を形成し、前記絶縁膜基板１
１とゲート電極１２と絶縁膜サイドウォール１５とにゲ
ート絶縁膜１３と半導体層１４を順次に形成し、ゲート
電極１２及び絶縁膜サイドウォールの上と絶縁基板１１
上の半導体層１４にソース及びドレーン用の不純物拡散
層が形成され、前記ゲート電極１２のネガテイブ傾斜面
を有する側壁に沿う半導体層１４にチャネル領域が形成
された構造を有する。本明細書においてネガテイブ傾斜
面とはゲート電極の基板から離れた先端が基板へ向かっ
てゲート電極の内側に傾斜した面を意味する。
【００１０】このように構成される本発明の薄膜トラン
ジスタの製造方法は、次のようである。図２ａのように
絶縁基板１１または絶縁膜上にゲート電極用のポリシリ
コン１２ａと第１感光膜９を順次に蒸着し、露光及び現
像工程でゲート電極の一方の側壁を決めるため、第１感
光膜９で覆われていない露出されたゲート電極用のポリ
シリコン１２ａを異方性ドライエッチングする。
【００１１】そして、前記第１感光膜９を除去した後、
前記全面に絶縁膜を蒸着してエッチバック（Ｅｔｃｈ
Ｂａｃｋ）し図２ｂのように前記ポリシリコン１２ａの
一方の側壁に絶縁膜サイドウォール１５を形成する。
【００１２】第２感光膜１０を蒸着し、露光及び現像工
程で図２ｃのようにゲート電極領域を限定した後、図２
ｄのように、前記ゲート電極を限定した第２感光膜１０
をマスクとして用いたエッチング工程により露出された
ポリシリコン１２ａを除去する。
【００１３】この時、ポリシリコン１２ａのエッチング
時にネガテイブ傾斜面（Ｎｅｇａｔｉｖｅ Ｓｌｏｐ
ｅ）が形成されるようにＳＦ6＋Ｆ123の化合物でドライ
エッチングして、ネガテイブ傾斜面を有するゲート電極
１２を形成する。
【００１４】即ち、ＳＦ6：Ｆ123の比率が１：１を越え
ないようにＳＦ6 の含有量を増加してドライエッチング
すると、ポリシリコン１２ａの下側にＳＦ6 が多量に分
布されてポリシリコン１２ａの側面をエッチングするに
つれて、ネガテイブ傾斜面が形成される。即ち、ＳＦ6
が感光膜と反応しないから、重合体がポリシリコン１２
ａの側面に成長しない。したがって、ネガテイブ傾斜面
を有するようにポリシリコン１２ａがエッチングされ
る。次いで、前記第２感光膜１０を除去して、全面にＣ
ＶＤ法によってゲート絶縁膜１３と２００〜５００Å程
度の半導体層（ボデイポリシリコン）１４を順次に蒸着
する。
【００１５】そして、図２ｅのようにマスキング工程な
しに前記半導体層（ボデイポリシリコン）１４に垂直方
向へ不純物イオンを注入してソース及びドレーン領域を
形成することで、本発明の薄膜トランジスタを完成す
る。
【００１６】この時、ｐ型薄膜トランジスタを形成する
場合は、１×１０14〜１×１０16atoms／cm2濃度程度の
ｐ型不純物（Ｂｏｒｏｎ）を５ｋｅｖ〜８０ｋｅｖのイ
オン注入エネルギーでイオン注入する。そしてｎ型薄膜
トランジスタを形成する場合は、１×１０14〜１×１０
16atoms／cm2濃度程度のｎ型不純物（Ａｓ）を１０ｋｅ
ｖ〜５０ｋｅｖのイオン注入エネルギーでイオン注入す
る。
【００１７】ここで、図４は本発明によるイオン注入濃
度の説明図であり、前記のように不純物をイオン注入す
ると、ソース領域とゲート電極１２の間にオフセットが
形成され、ネガテイブ傾斜面を有するゲート電極１２の
一側壁に沿う半導体層１４にチャネル領域が形成され、
そのチャネル領域の上側の部分にＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成した構造となる。
【００１８】即ち、イオン注入の深さによってイオン注
入の濃度差が発生するので、前記のような条件でイオン
注入をすると、ゲート電極１２の傾斜した側面に沿う半
導体層１４に深さによって自己整合的にＬＤＤ構造を形
成し、ゲート電極１２のネガテイブ傾斜角度１２によっ
て自己整合的にソース領域とゲート電極の間にオフセッ
トが形成される。
【００１９】このように、ゲート電極１２のネガテイブ
傾斜角度を大きく形成すればオフセットの長さが増加
し、ゲート電極１２のネガテイブ傾斜角度を小さく形成
すればオフセットの長さが減少するので、マスク工程な
しにゲート電極１２のネガテイブ傾斜角度によって所望
するオフセット長さが得られる。従ってオフ電流は減少
することになる。
【００２０】一方、図５は本発明による２実施例の薄膜
トランジスタの工程断面図であり、本発明の２実施例の
薄膜トランジスタは、本発明による１実施例の薄膜トラ
ンジスタの構造において、絶縁基板１１上に両側にネガ
テイブ傾斜面を有するようにゲート電極１２を形成し、
前記絶縁基板１１及びゲート電極１２上にゲート絶縁膜
１３及び半導体層１４を順次に形成し、ゲート電極１２
の一側壁に沿う半導体層１４にチャネル領域が形成さ
れ、チャネル領域の両側の半導体層１４にソース及びド
レーン用の不純物拡散層が形成された構造を有する。
【００２１】このような構造を有する本発明による２実
施例の薄膜トランジスタの製造方法は、次のようであ
る。絶縁基板１１または絶縁膜上にゲート用のポリシリ
コンと感光膜（図面には示さない）を全面に蒸着し、ゲ
ートマスクを用いた露光及び現像工程でゲート電極領域
を限定する。
【００２２】本発明の１実施例と同様のＳＦ6＋Ｆ123の
化合物でポリシリコンをドライエッチングして、両側が
ネガテイブ傾斜面を有するゲート電極１２を形成する。
次いで、前記ゲート電極１２及び絶縁基板１１の上側の
全面にゲート絶縁膜１３と半導体層１４を順次に形成す
る。前記半導体層１４に傾斜するように不純物イオン注
入してソース及びドレーン領域を形成することで、本発
明の２実施例の薄膜トランジスタを完成する。この時不
純物イオン注入は、本発明の１実施例と同じ不純物を１
実施例と同様の濃度にイオン注入する。
【００２３】そして、前記のような条件で不純物イオン
注入すると、ソース領域とゲート電極１２の間にオフセ
ットが形成され、ゲート電極１２のネガテイブ傾斜面を
有する一方側壁に沿う半導体層にチャネル領域が形成さ
れる。
【００２４】そして、図６は本発明の３実施例の薄膜ト
ランジスタの工程断面図であり、本発明の２実施例の薄
膜トランジスタの製造方法において、前記半導体層４に
垂直に不純物イオンを注入して、ソース領域及びドレー
ン領域が電極との間にオフセットが形成され、ゲート電
極２のネガテイブ傾斜面を有する両側の半導体層１４に
各々チャネル領域が形成されるようにすることで、本発
明の３実施例の薄膜トランジスタを完成する。
【００２５】
【発明の効果】上述した本発明の薄膜トランジスタの構
造及び製造方法においては、次のような効果がある。 一、薄膜トランジスタのゲート電極の一方側壁にサイド
ウォール（ＳｉｄｅＷａｌｌ）を形成するためにソース
側のオフセット領域が自動的になくなり、これによりオ
ン電流をさらに改善することができる。 二、マスク工程なしに自己整合的にソース及びドレーン
が形成され、ＬＤＤ構造が形成されるので素子特性が向
上するばかりではなく安定し、かつ工程が単純化されて
歩留まりが向上する。
【００２６】三、薄膜トランジスタのチャネル長さがゲ
ート電極のネガテイブ傾斜角度によって決められるの
で、ゲート電極の線幅によってチャネル長さが決められ
ないので、セルサイズを小さくすることができ、オフセ
ットの長さもゲート電極のネガテイブ傾斜角度によって
決められるので、セルサイズを減少させ集積度を向上さ
せることができる。 四、ゲート電極のネガテイブ傾斜角度によってオフセッ
トの長さ及びチャネル長さを調節できるので、マスク工
程を省略して、使用される目的に適した薄膜トランジス
タを形成することができる。
【図面の簡単な説明】
【図１】 従来の薄膜トランジスタの工程断面図であ
る。
【図２】 本発明による１実施例の薄膜トランジスタの
工程断面図である。
【図３】 本発明による１実施例の薄膜トランジスタの
斜視図である。
【図４】 本発明の１実施例によるイオン注入濃度の説
明図である。
【図５】 本発明による２実施例の工程断面図である。
【図６】 本発明による３実施例の工程断面図である。
【符号の説明】
８…ゲート電極用のポリシリコン、９，１０…感光膜、
１１…絶縁基板、１２…ゲート電極、１３…ゲート絶縁
膜、１４…半導体層（ボデイポリシリコン）、１５…サ
イドウォール。

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 絶縁基板と、 一側壁がネガテイブ傾斜面を有するように絶縁基板上に
    形成されたゲート電極と、 前記ゲート電極のネガテイブ傾斜面の反対側の側壁に形
    成された絶縁膜サイドウォールと、 前記絶縁基板とゲート電極及びサイドウォール上に形成
    されるゲート絶縁膜と、 前記ゲート絶縁膜上に形成される半導体層と、 前記ゲート電極のネガテイブ傾斜面を有する側壁に沿う
    半導体層に形成されたチャネル領域と、 前記チャネル領域を除いた半導体層に形成された不純物
    拡散領域と、を有することを特徴とする薄膜トランジス
    タの構造。
  2. 【請求項２】 前記チャネル領域の長さは、ゲート電極
    のネガテイブ傾斜角度によって決められることを特徴と
    する請求項１記載の薄膜トランジスタの構造。
  3. 【請求項３】 前記ゲート電極のネガテイブ傾斜角度に
    対応してチャネル領域で不純物拡散領域とゲート電極が
    オフセットになることを特徴とする請求項１記載の薄膜
    トランジスタの構造。
  4. 【請求項４】 絶縁基板と、 両側壁がネガテイブ傾斜面を有するように絶縁基板上に
    形成されたゲート電極と、 前記絶縁基板及びゲート電極に形成されるゲート絶縁膜
    と、 前記ゲート絶縁膜上に形成される半導体層と、 前記ゲート電極の一方側壁に沿う半導体層に形成された
    チャネル領域と、 前記チャネル領域を除いた半導体層に形成された不純物
    拡散領域とを有することを特徴とする薄膜トランジスタ
    の構造。
  5. 【請求項５】 前記チャネル領域の長さは、ゲート電極
    の傾斜角度によって決められることを特徴とする請求項
    ４記載の薄膜トランジスタの構造。
  6. 【請求項６】 前記ゲート電極のネガテイブ傾斜角度に
    対応するようにチャネル領域で不純物拡散領域とゲート
    電極がオフセットになることを特徴とする請求項４記載
    の薄膜トランジスタの構造。
  7. 【請求項７】 絶縁基板と、 両側壁がネガテイブ傾斜角度を有するように絶縁基板上
    に形成されるゲート電極と、 前記絶縁基板及びゲート電極に形成されるゲート絶縁膜
    と、 前記ゲート絶縁膜上に形成される半導体層と、 前記ゲート電極の上側と絶縁基板の上側の半導体層に不
    連続に形成された不純物拡散領域と、 前記ネガテイブ傾斜面を有するゲート電極の両側壁に沿
    う半導体層に形成されたチャネル領域と、を有すること
    を特徴とする薄膜トランジスタの構造。
  8. 【請求項８】 前記チャネル領域は、ゲート電極のネガ
    テイブ傾斜面によって決められることを特徴とする請求
    項７記載の薄膜トランジスタの構造。
  9. 【請求項９】 前記ゲート電極のネガテイブ傾斜面角に
    相応するようにチャネル領域で不純物拡散領域とゲート
    電極がオフセットになることを特徴とする請求項７記載
    の薄膜トランジスタ。
  10. 【請求項１０】 絶縁基板上にゲート電極となる導電層
    を蒸着し、その導電層をゲート電極となる部分の一方の
    側壁部までを覆ってその他の露出された導電層を異方性
    ドライエッチングする工程と、 前記ドライエッチングで形成された前記導電層の側壁に
    絶縁膜サイドウォールを形成する工程と、 前記絶縁膜サイドウォールが形成された部分からゲート
    電極となったときに他方の側壁となる部分へかけて覆っ
    て導電層をネガテイブ傾斜面を有するようにエッチング
    してゲート電極を形成する工程と、 全面にゲート絶縁膜と半導体層を順次に蒸着し半導体層
    に垂直方向に不純物イオンを注入して、ソース及びドレ
    ーン領域を形成する工程と、を有することを特徴とする
    薄膜トランジスタの製造方法。
  11. 【請求項１１】 前記ネガテイブ傾斜面を有するように
    エッチングする工程は、ＳＦ6＋Ｆ123の化合物でドライ
    エッチングすることを特徴とする請求項１０記載の薄膜
    トランジスタの製造方法。
  12. 【請求項１２】 前記不純物イオン注入は、ｐチャネル
    トランジスタの場合、１×１０14〜１×１０16atoms／c
    m2の濃度のｐ型不純物イオンを５ｋｅｖ〜２０ｋｅｖの
    エネルギーでイオン注入することを特徴とする請求項１
    ０記載の薄膜トランジスタの製造方法。
  13. 【請求項１３】 前記不純物イオン注入は、ｎチャネル
    トランジスタの場合、１×１０14〜１×１０16atoms／c
    m2の濃度のｎ型不純物イオンを１０ｋｅｖ〜５０ｋｅｖ
    のエネルギーでイオン注入することを特徴とする請求項
    １０記載の薄膜トランジスタの製造方法。
  14. 【請求項１４】 前記半導体層は、ポリシリコンを使用
    することを特徴とする請求項１０記載の薄膜トランジス
    タの製造方法。
  15. 【請求項１５】 前記半導体層は、２００〜５００Å厚
    に形成することを特徴とする請求項１０または請求項１
    ４記載の薄膜トランジスタの製造方法。
  16. 【請求項１６】 絶縁基板上に導電層を蒸着し、ゲート
    電極領域を限定して、その両側がネガテイブ傾斜面を有
    するように導電層をエッチングしてゲート電極を形成す
    る工程と、 その全面にゲート絶縁膜と半導体層を順次に形成する工
    程と、 前記半導体層に傾斜するように不純物イオンを注入して
    ソース及びドレーン領域を形成する工程と、を含んでな
    ることを特徴とする薄膜トランジスタの製造方法。
  17. 【請求項１７】 前記両側のネガテイブ傾斜面を有する
    ゲート電極は、ＳＦ6＋Ｆ123の化合物でドライエッチン
    グで形成することを特徴とする請求項１６記載の薄膜ト
    ランジスタ。
  18. 【請求項１８】 前記不純物イオン注入は、ｐチャネル
    トランジスタの場合、１×１０14〜１×１０16atoms／c
    m2位の濃度の不純物イオンを５ｋｅｖ〜２０ｋｅｖのエ
    ネルギーでイオン注入することを特徴とする請求項１６
    記載の薄膜トランジスタの製造方法。
  19. 【請求項１９】 前記不純物イオン注入は、ｎチャネル
    トランジスタの場合、１×１０14〜１×１０16atoms／c
    m2位の濃度ｎ型不純物イオンを１０ｋｅｖ〜５０ｋｅｖ
    のエネルギーでイオン注入することを特徴とする請求項
    １６記載の薄膜トランジスタの製造方法。
  20. 【請求項２０】 前記半導体層は、ボデイポリシリコン
    を使用することを特徴とする請求項１６記載の薄膜トラ
    ンジスタの製造方法。
  21. 【請求項２１】 絶縁基板上に導電層を形成しゲート電
    極領域を限定した後、その両側がネガテイブ傾斜面を有
    するようにエッチングしてゲート電極を形成する工程
    と、 前記全面にゲート絶縁膜と半導体層を順次に形成する工
    程と、 前記半導体層に垂直に不純物イオン注入して不純物拡散
    領域を形成する工程と、を有することを特徴とする薄膜
    トランジスタの製造方法。
  22. 【請求項２２】 前記両側のネガテイブ傾斜面を有する
    ゲート電極は、ＳＦ6＋Ｆ123の化合物でドライエッチン
    グで形成することを特徴とする請求項２１記載の薄膜ト
    ランジスタの製造方法。
  23. 【請求項２３】 前記半導体層は、２００〜５００Å厚
    に形成することを特徴とする請求項２１記載の薄膜トラ
    ンジスタの製造方法。
  24. 【請求項２４】 前記半導体層は、ポリシリコンを使用
    することを特徴とする請求項２１記載の薄膜トランジス
    タの製造方法。
JP6296000A 1994-05-12 1994-11-07 薄膜トランジスタの構造及びその製造方法 Expired - Lifetime JP2582347B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10410/1994 1994-05-12
KR94010410A KR970007965B1 (en) 1994-05-12 1994-05-12 Structure and fabrication method of tft

Publications (2)

Publication Number Publication Date
JPH07321341A true JPH07321341A (ja) 1995-12-08
JP2582347B2 JP2582347B2 (ja) 1997-02-19

Family

ID=19382955

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6296000A Expired - Lifetime JP2582347B2 (ja) 1994-05-12 1994-11-07 薄膜トランジスタの構造及びその製造方法

Country Status (4)

Country Link
US (2) US5578838A (ja)
JP (1) JP2582347B2 (ja)
KR (1) KR970007965B1 (ja)
DE (1) DE4437068C2 (ja)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3173760B2 (ja) * 1994-11-11 2001-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5780911A (en) * 1995-11-29 1998-07-14 Lg Semicon Co., Ltd. Thin film transistor and method for fabricating the same
KR100205306B1 (ko) 1995-12-26 1999-07-01 구본준 박막트랜지스터의 제조방법
US5753543A (en) * 1996-03-25 1998-05-19 Micron Technology, Inc. Method of forming a thin film transistor
KR100460704B1 (ko) * 1996-12-30 2005-01-27 주식회사 하이닉스반도체 에스램의바텀게이트형박막트랜지스터제조방법
US6197645B1 (en) * 1997-04-21 2001-03-06 Advanced Micro Devices, Inc. Method of making an IGFET with elevated source/drain regions in close proximity to gate with sloped sidewalls
US5937299A (en) * 1997-04-21 1999-08-10 Advanced Micro Devices, Inc. Method for forming an IGFET with silicide source/drain contacts in close proximity to a gate with sloped sidewalls
KR100307986B1 (ko) * 1997-08-28 2002-05-09 가네꼬 히사시 반도체장치의제조방법
US6747313B1 (en) 1997-12-17 2004-06-08 Hyundai Electronics Industries Co., Ltd. Thin film transistor
KR100295636B1 (ko) * 1997-12-17 2001-08-07 김영환 박막트랜지스터및그제조방법
KR100273250B1 (ko) 1997-12-17 2001-01-15 김영환 박막트랜지스터 및 그 제조방법
KR100331845B1 (ko) 1998-01-10 2002-05-10 박종섭 박막트랜지스터제조방법
KR100298438B1 (ko) * 1998-01-26 2001-08-07 김영환 박막트랜지스터및이의제조방법
KR100290899B1 (ko) * 1998-02-06 2001-06-01 김영환 반도체소자및이의제조방법
US6114723A (en) * 1998-09-18 2000-09-05 Windbond Electronic Corp Flash memory cell using poly to poly tunneling for erase
US6380030B1 (en) * 1999-04-23 2002-04-30 Taiwan Semiconductor Manufacturing Company Implant method for forming Si3N4 spacer
US6165845A (en) * 1999-04-26 2000-12-26 Taiwan Semiconductor Manufacturing Company Method to fabricate poly tip in split-gate flash
US6200860B1 (en) 1999-05-03 2001-03-13 Taiwan Semiconductor Manufacturing Company Process for preventing the reverse tunneling during programming in split gate flash
US6355567B1 (en) * 1999-06-30 2002-03-12 International Business Machines Corporation Retrograde openings in thin films
US6515648B1 (en) * 1999-08-31 2003-02-04 Semiconductor Energy Laboratory Co., Ltd. Shift register circuit, driving circuit of display device, and display device using the driving circuit
US6646326B1 (en) * 2000-11-15 2003-11-11 Advanced Micro Devices, Inc. Method and system for providing source/drain-gate spatial overlap engineering for low-power devices
US6455383B1 (en) * 2001-10-25 2002-09-24 Silicon-Based Technology Corp. Methods of fabricating scaled MOSFETs
US8803203B2 (en) * 2010-02-26 2014-08-12 Eastman Kodak Company Transistor including reentrant profile
US7923313B1 (en) * 2010-02-26 2011-04-12 Eastman Kodak Company Method of making transistor including reentrant profile
US8847226B2 (en) * 2011-01-07 2014-09-30 Eastman Kodak Company Transistor including multiple reentrant profiles
WO2012094357A2 (en) * 2011-01-07 2012-07-12 Eastman Kodak Company Transistor including multiple reentrant profiles
US8592909B2 (en) * 2011-08-26 2013-11-26 Eastman Kodak Company Transistor including single layer reentrant profile
US8865576B2 (en) 2011-09-29 2014-10-21 Eastman Kodak Company Producing vertical transistor having reduced parasitic capacitance
US8803227B2 (en) * 2011-09-29 2014-08-12 Eastman Kodak Company Vertical transistor having reduced parasitic capacitance
US9153445B2 (en) 2014-03-06 2015-10-06 Eastman Kodak Company Forming a VTFT with aligned gate
US9153698B2 (en) 2014-03-06 2015-10-06 Eastman Kodak Company VTFT with gate aligned to vertical structure
US9178029B2 (en) 2014-03-06 2015-11-03 Eastman Kodak Company Forming a VTFT gate using printing
US9331205B2 (en) 2014-03-06 2016-05-03 Eastman Kodak Company VTFT with post, cap, and aligned gate

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4343078A (en) * 1979-03-05 1982-08-10 Nippon Electric Co., Ltd. IGFET Forming method
JPS61150375A (ja) * 1984-12-25 1986-07-09 Toshiba Corp 半導体装置の製造方法
JPS6370571A (ja) * 1986-09-12 1988-03-30 Fujitsu Ltd 半導体装置の製造方法
JPH0245935A (ja) * 1988-08-06 1990-02-15 Fujitsu Ltd 電界効果トランジスタの製造方法
JPH0265128A (ja) * 1988-08-30 1990-03-05 Sony Corp 半導体装置の製造方法
JPH03278466A (ja) * 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
JPH04215441A (ja) * 1990-12-13 1992-08-06 Nec Corp 半導体装置及びその製造方法
JP2589877B2 (ja) * 1990-12-20 1997-03-12 シャープ株式会社 薄膜トランジスタ
JP3223514B2 (ja) * 1991-02-22 2001-10-29 ソニー株式会社 半導体装置
JPH06132299A (ja) * 1992-10-22 1994-05-13 Toshiba Corp 絶縁ゲート型トランジスタ及びその製造方法
JP3537854B2 (ja) * 1992-12-29 2004-06-14 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタの製造方法
JPH08204184A (ja) * 1995-01-27 1996-08-09 Sony Corp Ｍｏｓトランジスタ及びｍｏｓトランジスタの形成方法

Also Published As

Publication number Publication date
US5578838A (en) 1996-11-26
DE4437068A1 (de) 1995-11-23
JP2582347B2 (ja) 1997-02-19
KR970007965B1 (en) 1997-05-19
US5766988A (en) 1998-06-16
DE4437068C2 (de) 1999-09-09
KR950034460A (ko) 1995-12-28

Similar Documents

Publication Publication Date Title
JP2582347B2 (ja) 薄膜トランジスタの構造及びその製造方法
JP2791760B2 (ja) 薄膜トランジスタ及びその製造方法
JP2739642B2 (ja) 薄膜トランジスタ及びその製造方法
US20070102702A1 (en) Semiconductor device including active matrix circuit
JP3108752B2 (ja) 薄膜トランジスタ及びその製造方法
JP3087031B2 (ja) 薄膜トランジスタの構造及びその製造方法
KR100257070B1 (ko) 박막트랜지스터 및 이의 제조방법
US5607865A (en) Structure and fabrication method for a thin film transistor
US6184070B1 (en) Thin film transistor and method of manufacturing the same
JP3485983B2 (ja) 薄膜トランジスタの構造及びその製造方法
US6200839B1 (en) Methods of forming thin film transistors
EP0704910B1 (en) A thin-film transistor and method for forming the same
US5674770A (en) Method of fabricating an SRAM device with a self-aligned thin film transistor structure
JP2896365B2 (ja) 薄膜トランジスタ及びその製造方法
JP3049496B2 (ja) Ｍｏｓｆｅｔの製造方法
JP2754184B2 (ja) 薄膜トランジスタ及びその製造方法
JPH08162643A (ja) 薄膜トランジスタの構造及びその製造方法
JPH098238A (ja) 半導体メモリ装置及びその製造方法
JPH08167721A (ja) 薄膜トランジスタの構造及びその製造方法
KR100268891B1 (ko) 박막트랜지스터 및 그의 제조방법
KR100198630B1 (ko) 박막트랜지스터의 구조 및 제조방법
KR0166782B1 (ko) 박막 트랜지스터의 제조방법
JP3044004U (ja) 薄膜トランジスタの構造
JPH0621097A (ja) 薄膜トランジスタ及びその製造方法
JPH07226519A (ja) 半導体装置およびその作製方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071121

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081121

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091121

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091121

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101121

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101121

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111121

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111121

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121121

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121121

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131121

Year of fee payment: 17

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term