KR100205306B1 - 박막트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 SRAM의 메모리 셀(Memory Cell)에 적당하도록 한 박막트랜지스터의 제조방법에 관한 것으로, 기판상에 도전층을 형성하고 이를 패터닝하여 게이트 전극을 형성하는 스텝; 상기 게이트 전극의 양측에지 부분들과 그들 사이의 중앙부분으로 정의하는 스텝; 게이트 전극과 기판의 표면상에 게이트 절연층을 형성하고 게이트 절연층상에 절연층을 형성하는 스텝; 상기 절연층을 패터닝하여 상기 전극의 양측에지 부분들중 일측에지 부분상에 위치된 부분만을 남기고 제거하는 공정; 상기 절연층의 남겨 진 부분과 게이트 절연층의 전면상에 액티브 영역으로서의 반도체층을 형성하는 공정; 그리고 액트브 영역중 상기 게이트 전극의 중앙 부분과 일측에지 부분에 해당하는 부분을 마스킹한후 불순물 이온을 주입하여 게이트 전극의 양측 소오스와 드레인을 각각 형성하는 공정을 구비됨을 특징으로 하는 박막트랜지스터의 제조 방법으로 이루어진다.
Description
제1a도 내지 1e도는 종래의 박막트랜지스터의 제조공정 단면도.
제2a도는 본 발명의 제1실시예에 따른 박막트랜지스터로서 절연기판을 사용한 경우를 예시한 구조단면도.
제2b도는 본 발명의 제1실시예에 따른 박막트랜지스터로서 반도체 기판을 사용한 경우를 예시한 구조단면도.
제3a내지 3e도는 본 발명의 제1실시예에 따른 박막트랜지스터의 제조공정을 보여주는 단면도.
제4a도는 본 발명의 제2실시예에 따른 박막트랜지스터로서 절연기판을 사용한 경우를 예시한 구조단면도.
제4b도는 본 발명의 제2실시예에 따른 박막트랜지스터로서 반도체 기판을 사용한 경우를 예시한 구조단면도.
제5a도 내지 5e도는 본 발명의 제2실시예에 따른 박막트랜지스터의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
10a, 50a, 30, 70 : 반도체 기판 11, 32a, 51, 72a : 게이트 전극
74a : 측벽 스페이서
12, 18, 21, 31, 33, 34, 40, 52, 58, 61, 71, 73, 74, 83 : 절연층
17, 39, 57, 77 : 반도체층 78 : 불순물함유 절연층
14, 15, 36, 37, 54, 55, 79, 80 : 소오스영역 및 드레인영역
19, 20, 42, 43, 59, 60, 85, 86 : 소오스 전극 및 드레인 전극
본 발명은 박막 트랜지스터에 관한 것으로, 특히 SRAM(Static Random Access Memory)에 적당하도록한 박막트랜지스터의 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터는 1M급 이상의 SRAM 소자에서 로드 레지스터(Load Resistor)대신 사용하기도 하고, 액정 표시 소자(Liquid Crystal Display)에서 각 화소 영역의 화상 데이터 신호를 스위칭하는 스위칭 소자로 널리 사용되고 있다.
이에 고품질의 SRAM을 만들기 위해서는 박막트랜지스터의 오프 전류(Off Current)는 감소하고 온 전류(On Current)는 증가시켜야만 SRAM셀의 소비전력을 감소시킬 수 있고, 기억 특성을 향상시킬 수 있다.
이와 같은 원리에 의해 최근 온/오프 전류비를 향상시키기 위한 연구가 활발히 진행되고 있다.
이와 같은 온/오프 전류비(On/Off Current Ratio)를 향상시키기 위한 종래의 박막트랜지스터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1a도 내지 제1e도는 종래의 박막트랜지스터 제조공정 단면도를 나타낸 것으로서, 바텀 게이트(Bottom Gate)형 박막트랜지스터의 제조공정에 관한 것이다.
또한, 제1a도 내지 1e도의 공정에 따른 종래 박막 트랜지스터는 단지 기판이 반도체 기판인 경우만을 고려하였다.
제1a도에 도시된 바와 같이, 반도체 기판(1)상에 제1절연막(2)을 형성하고 상기 제1절연막(2)에 폴리실리콘층(3)을 증착한 다음 게이트 마스크를 이용한 사진 및 식각 공정을 이용하여 폴리 실리콘(3)을 패터닝하여 게이트 전극(3a)을 형성한다.
그 다음 제1b도에 도시된 바와 같이, 게이트 전극(3a)과 제1절연막(2)의 노출된 전표면상에 CVD(Chemical Vapour Deposition)법으로 게이트 절연막(4)과 바디(Body)폴리 실리콘층(5)을 차례로 증착한다.
이어서, 600℃부근에서 24시간 정도의 열처리를 수행하는 고상성장법을 통해 보디폴리 실리콘층(5)의 그레인 사이즈(Grain Size)를 크게 한다.
그리고 제1c도에 도시된 바와 같이, 상기 바디폴리 실리콘층(5)상에 감광막을 코팅(Coating)하고 노광 및 현상 공정을 통해 채널 영역 마스킹(Masking)용 감광막 패턴(PR1)을 형성한다.
이때 감광막 패턴(PR1)은 소오스 영역이 게이트 전극(3)과 부분적으로 오버랩(Overlap)되고, 드레인 영역과 게이트 전극(3)의 사이에 오프 셋(Off-set)영역을 갖도록 폴리 실리콘층(5)을 마스킹한다.
그다음 제1d도에 도시된 바와 같이, 감광막 패턴(PR1)을 이온주입 마스크로 사용하여 노출된 바디폴리 실리콘(5)에 불순물 이온을 주입하는 것에 의해 소오스 영역(6a) 및 드레인 영역(6b)을 형성한다.
이때 불순물 이온이 주입되지 않은 바디폴리 실리콘층(5)중 게이트 전극(3)상에 위치된 영역은 채널영역(A)으로서의 기능을 하고 게이트 전극(3)과 드레인(6b)사이의 영역은 오프-셋 영역(B)으로서의 기능을 한다.
그다음 제1e도에 도시된 바와 같이, 상기 감광막 패턴(PR1)을 제거하고 채널영역(A)과 오프셋 영역(B), 소오스 영역(6a) 및 드레인 영역(6b)의 전표면상에 제2절연막(7)을 형성한다.
상기와 같은 종래의 박막 트랜지스터의 동작 원리를 설명하면 다음과 같다.
먼저, 제1e도에 나타낸 트랜지스터가 P형 MOS박막트랜지스터인 경우라고 하면, 채널영역(A)은 N도전형이고 소오스 영역(6a)과 드레인 영역(6b)은 P도전형인 것이다.
따라서, 게이트 전극(3)으로 소오스 영역(6a)에 대하여 (-)전압을 가하면 채널영역(A)에 정공(Hole)이 축적되어 채널을 형성하고, 드레인 영역(6b)으로 소오스 영역(6a)에 대하여 (-)전압을 가하면 전위차에 의하여 소오스 영역(6a)과 드레인 영역(6b) 사이에 전류가 흐른다.
그러나 게이트 전극(3)에 OV의 전압을 인가하면 채널이 소멸되어 전류의 흐름이 차단된다.
제1a도 내지 1e도에 나타낸 바와 같이, 종래 박막트랜지스터의 제조 방법을 참조하면, 감광막 패턴(PR1)을 이용하여 채널영역(A)을 정의하고 동시에 오프셋 영역(B)을 정의한다.
그러나 이때, 감광막 패턴(PR1)의 미스얼라인된(Misaligned) 정도에 따라 오프 전류의 변화가 심하기 때문에 박막트랜지스터의 신뢰성이 저하된다.
또한, 오프 전류를 감소시키기 위해 형성된 오프셋(Offset)영역(B)의 전도도는 게이트 전극(3)에 의해 영향을 거의 받지 않으므로 직렬 저항이 증가된다.
더우기, 증가된 직렬 저항으로 인해 드레인 전류의 구동 능력이 저하된다.
본 발명은 상기와 같은 문제를 해결하기 위한 것으로, 자기정렬법을 이용하여 일정한 오프셋 영역의 길이를 갖으므로써 박막트랜지스터의 신뢰도를 향상시킬 수 있는 박막트랜지스터의 제조 방법을 제공하는데 목적이 있다.
또한 본 발명은 오프셋 영역의 전위가 게이트 전극에 의해 조절되어 온전류를 향상시킬 수 있는 박막트랜지스터의 제조 방법을 제공하는데 또 다른 목적이 있다.
위 목적을 달성하기 위한 본 발명의 일형태에 따르면, 기판상에 도전층을 형성하고 이를 패터닝하여 게이트 전극을 형성하는 스텝; 상기 게이트 전극의 양측에지 부분들과 그들 사이의 중앙 부분으로 정의하는 스텝; 게이트 전극과 기판의 표면상에 게이트 절연층을 형성하고 게이트 절연층상에 절연층을 형성하는 스텝; 상기 절연층을 패터닝하여 상기 전극의 양측에지 부분들중 일측에지 부분상에 위치된 부분만을 남기고 제거하는 공정; 상기 절연층의 남겨진 부분과 게이트 절연층의 전면상에 액티브 영역으로서의 반도체층을 형성하는 공정; 그리고 액트브 영역중 상기 게이트 전극의 중앙 부분과 일측에지 부분에 해당하는 부분을 마스킹한후 불순물 이온을 주입하여 게이트 전극의 양측 소오스와 드레인을 각각 형성하는 공정을 구비한 박막트랜지스터 제조 방법이 제공된다.
본 발명의 다른 형태에 따르면, 기판의 표면상에 도전체층과 제1절연층과 차례로 형성하는 스텝; 도전체층과 제1절연층 패턴의 표면상에 제2절연층을 형성하고 이를 에칭하여 제1절연층 패턴의 양측벽들에 측벽 스페이서들을 형성하는 단계; 제1절연층 패턴과 측벽 스페이서들을 에치 마스크로 상기 도전체층을 에치하여 게이트 전극으로서의 도전체 패턴을 형성하는 스텝; 측벽 스페이서들을 제거하고 노출된 게이트 전극의 양측 표면들에서 절연막들을 성장시키는 스텝; 양측 절연막들중 일측 절연막을 제거하고 게이트 전극과 잔존하는 타측 절연막의 표면상에 제3절연층을 형성하는 스텝; 기판과 제3절연층의 표면상에 액티브 영역을 형성하는 스텝; 액티브 영역상에 불순물 함유층을 형성하고, 타측 절연막과 양측 절연막들 사이에 위치된 액티브 영역의 표면이 노출될때까지 불순물 함유층을 에치백하는 스텝; 그리고 어닐링을 수행하는 것에 의해 불순물 함유층으로부터 액티브 영역으로 불순물을 확산시켜 소오스와 드레인을 각각 형성하는 스텝을 구비한 박막트랜지스터 제조 방법이 제공된다.
이하에서 본 발명의 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
[실시예 1]
제2a도는 본 발명의 실시예 1에 따른 박막트랜지스터의 구조를 보여주는 단면도로서, 기판이 절연기판인 경우를 예시한 것이다.
제2b도 또한 본 발명의 실시예 1에 따른 박막트랜지스터의 구조를 보여주는 단면도로서, 기판이 반도체 기판인 경우를 예시한 것이다.
제2a도에 따르면, 박막 트랜지스터는 절연기판(1)과; 절연기판(10)상에 형성되고, 양측 에지 부분들(E1)(E2)과 중앙 부분(Mid Part)으로 구분되는 게이트 전극(11); 게이트 전극(11)의 표면상에 형성되고, 게이트 전극(11)의 양측 에지 부분들(E1)(E2)중 일측 에지 부분(E1)상에서 중앙부분 및 타측에지 부분(E2)보다 더 두꺼운 두께를 갖는 절연막(12); 그리고 절연막(12) 및 노출된 절연기판(10)의 표면상에 형성되고, 채널 영역(13), 소오스 영역(14), 드레인 영역(15) 및 게이트 전극(11)의 타측에지 부분(E1)에 대응되게 위치된 오프셋 영역(16)을 포함하는 액티브 영역(Active Rejion)(17)으로 구성된다.
또한, 제2a도에 따르면, 채널영역(13)은 게이트전극(11)의 중앙부분(M)에 해당하는 절연막(12)의 표면상에 형성되고, 소오스 영역(14)은 게이트 전극(11)의 타측에지 부분(E2)에 대응되게 절연기판(10)의 표면상에 형성된다.
그리고 드레인 영역(15)은 게이트 전극(11)의 일측에 해당하는 절연기판(10)의 표면상에 게이트 전극(11)과 중첩되지 않고 형성된다.
또한, 제2a도에 따르면, 박막트랜지스터는 액티브 영역(17)상에 형성되고 소오스영역(14)과 드레인영역(15)상에서 각각 소오스 콘택홀 및 드레인 콘택홀을 갖는 절연막(18); 소오스 콘택홀내에 형성된 소오스 전극(19); 그리고 드레인 콘택홀내에 형성된 드레인 전극(20)를 더 구비한다.
제2b도는 앞서 설명한바와 같이, 제2a도와 거의 동일하며, 제2a도에서의 절연기판(10)대신 폴리실리콘과 같은 반도체기판(10a)이 사용된것만이 다르다.
또한, 제2b도는 반도체 기판(10a)의 사용으로 인해 전기적 절연이 요구되기 때문에 반도체 기판(10a)과 게이트 전극(11), 소오스 영역(14) 및 드레인 영역(15) 사이에 절연층(21)이 더 구비된다.
이하에서, 제3a도내지 제3e도를 참조하여, 기판이 폴리실리콘과 같은 반도체 기판인 경우에 있어서, 실시예 1에 따른 박막트랜지스터의 제조공정을 설명하기로 한다.
여기서, 기판이 절연기판인 경우는 실질적으로 기판의 표면상에 절연층이 추가로 구비되지 않는 것을 제외하는 반도체 기판인 경우의 제조 공정과 동일하므로 그 설명을 생략하기로 한다.
제3a도에 나타낸 바와 같이, 반도체 기판(30)상에 절연기판(31)과 도전층(32)을 차례로 형성하고 도전층(32)을 감광막 패턴(PR2)를 이용하여 패터닝 하여 게이트 전극(32a)을 형성한다.
이어, 제3b도에 나타낸 바와 같이, 게이트 전극(32a)의 상부 표면은 양측에지 부분들(E1)(E2)과 중앙 부분(M)으로 정의(Define)한다.
그리고 게이트 전극(32a)과 반도체 기판(30)의 노출된 표면상에 게이트 절연층(33)과 절연층(34)이 차례로 형성되고 게이트 전극(32a)의 양측에지 부분들(E1)(E2)중 일측에지 부분(E1)상에 해당하는 절연층(34)상에 감광막 패턴(PR3)이 씌워진다(Coated).
이어서, 감광막 패턴(PR3)을 에치 마스크로하여 절연층(34)이 패터닝된다.
따라서, 제3c도에 나타낸바와 같이, 게이트 전극(32a)의 일측에지 부분(E1)상에만 절연층 패턴(34a)이 남게되고, 절연층(34)의 다른 부분은 제거된다.
이어서, 절연층 패턴(34a)과 노출된 게이트 절연층(33)의 표면상에 액티브영역(39)으로서 폴리실리콘과 같은 반도체층이 형성된다.
그리고 감광막 패턴(PR4)을 이용하여 액티브 영역(39)중 게이트 전극(32a)의 중앙 부분(M)과 일측에지 부분(E1)에 해당하는 부분을 마스킹 한후 불순물 이온을 주입하여 게이트 전극(32a)의 양측에 각각 소오스 영역(36)과 드레인 영역(37)을 형성한다.
이때, 게이트 전극(32a) 중앙 부분(M)에 해당하는 액티브 영역은 채널영역(35)으로서 게이트 전극(32a)의 일측에지 부분(E1)에 해당하는 액티브 영역은 오프셋 영역(38)으로서의 기능을 한다.
여기서, 위의 게이트 절연층(33)과 절연층(34)으로서는 CVD(Chemical Vapour Deposition)실리콘 산화막(SiO2)과 CVD 실리콘 질화막(Si3N4)이 각각 사용될 수 있으며, 이와 반대로 사용될 수도 있다.
또한, 절연층(34)의 두께는 게이트 절연층(33)의 두께보다 훨씬 더 두껍게 형성된다.
이미 설명된바와 같이, 제2b도에 따른 박막트랜지스터 대신 제2a도에 따른 박막트랜지스터를 제조하기 위해서는 두가지 공정만을 다르게 수행하면된다.
첫째는 반도체 기판 대신 절연기판을 마련하는 것이고, 두번째는 제3a도에서의 절연층(31)을 생략하는 것이다.
이어서, 제3d도에 나타낸 바와 같이, 액티브 영역(39)의 전표면상에 평탄화용 절연층(40)을 형성한 다음, 이를 패터닝하여 소오스 영역(38)과 드레인 영역(37)상에 각각 소오스 콘택홀(40a) 및 드레인 콘택홀(40b)을 형성한다.
마지막으로, 제3e도에 나타낸 바와 같이, 콘택홀들(40a)(40b) 및 평탄화용 절연층(4)상에서 콘택홀들(40a)(40b)이 완전히 채워지도록 도전체층(41)을 형성한 후, 이 도전체층(41)을 패터닝하여 소오스 콘택홀(40a) 및 드레인 콘택홀(40b)상에 각각 배선용 소오스 전극(42) 및 드레인 전극(43)을 형성한다.
[실시예 2]
이하에서, 본 발명의 실시예 2에 따른 박막트랜지스터 및 그 제조 공정을 첨부된 제4도 내지 제5도를 참조하여 설명하기로 한다.
제4a도는 실시예 2에 따른 박막트랜지스터의 구조를 보여주는 단면도로서, 기판이 절연기판인 경우를 예시한 것이다.
제4b도는 제4a도와 거의 동일하며, 단지 절연기판 대신 반도체 기판이 사용된것만 다르다.
제4a도에 따르면, 제2a도와 유사하게, 박막트랜지스터는 절연기판(50)상에 형성되고, 양측에지 부분(E1)(E2)과 중앙부분(M)을 포함하는 게이트 전극(51); 게이트 전극(51)의 표면상에 형성되고, 게이트 전극(51)의 양측에지 부분들(E1)(E2)중 일측에서 부분(E1)상에서 중앙부분 및 타측에지 부분(E2)보다 더 두꺼운 두께를 갖는 절연막; 그리고 절연막(52) 및 노출된 절연기판(50)의 표면상에 형성되고, 채널영역(53), 소오스 영역(54), 드레인 영역(55) 및 게이트 전극(51)의 일측에지 부분에 대응되게 위치된 오프셋 영역(56)을 포함하는 액티브 영역(57)으로 구성된다.
위의 구성은 실질적으로 제2a도에 나타낸 실시예 1와 동일하다.
그러나 실시예 2에 따른 박막트랜지스터의 구조상 특이점은 게이트 전극(51)의 양측에지 부분들(E1)(E2)은 중앙부분(M)으로부터 하측으로 기울어지는 경사표면을 갖는다는 것이다.
또한, 제2a도와 동일하게, 채널영역(53)은 중앙부분(M)에 해당하는 절연막(53)상에 형성되고, 소오스 영역(54)은 타측에지 부분(E2)에 해당하는 절연막(52)의 표면과 게이트 전극(51)의 타측에 해당하는 절연기판(50)의 표면상에 형성된다.
드레인 영역(55)은 게이트 전극(51)의 일측에 해당하는 절연기판(50)의 표면상에 형성된다.
또한, 제4a도에 따르면, 실시예 2에 따른 박막트랜지스터는 액티브 영역(57)상에 형성되고, 소오스 영역(54)과 드레인 영역(55)상에서 각각 소오스 콘택홀 및 드레인 콘택홀을 갖는 절연막(58); 소오스 콘택홀내에 형성되는 소오스 전극(59); 그리고 드레인 콘택홀내에 형성되는 드레인 전극(60)이 더 구비된다.
제4b도는 제4a도와 거의 동일하며, 제4a도에서의 절연기판(50) 대신 폴리실리콘과 같은 반도체 기판(50a)이 사용된다.
또한, 제4b도에서는 반도체 기판(50a)이 사용되기 때문에 전기적 절연을 위해 반도체 기판(50a)과 게이트 전극(51), 소오스 영역(53), 드레인 영역(55) 사이에 절연층(61)이 더 구비된다.
이하에서, 제5a도내지 제5e도를 참조하여 실시예 2에 따른 박막트랜지스터의 제조 공정을 설명하기로 한다.
제5a도내지 제5e도의 공정은 기판이 폴리실리콘과 같은 반도체 기판인 경우를 예시한 것이다.
기판이 절연기판인 경우는 실시예 1에서 설명했듯이 기판상에 부가적으로 형성되는 절연층이 불필요한 것을 제외하곤 반도체 기판의 경우와 거의 동일하다.
따라서, 그 설명은 생략하기로 한다.
제5a도에 도시된바와 같이, 반도체 기판(70) 전표면상에 기판 절연층(71), 폴리 실리콘과 같은 도전체층(72), 제1절연층(73)을 차례로 형성하고, 제1절연층(73)을 게이트 정의용 마스크를 이용하여 패터닝하여 제1절연층 패턴(73a)을 형성한다.
이때 제1절연층(73)으로는 CVD 실리콘 질화막이 사용된다.
이어서, 제5b도에 도시된바와 같이, 제1절연층 패턴(73a)과 도전체층(72)의 노출된 표면상에 제2절연층(74)을 형성하고 이를 RIE(Reactive Ion Etching)법으로 에치하여 제1절연층 패턴(73a)의 측벽들에 측벽 스페이서들(74a)을 형성한다.
이때, 제2절연층(74)으로는 CVD 실리콘 산화막이 사용된다.
그리고 상기 제1절연층 패턴(73a) 및 측벽 스페이서들(74a)을 에치 마스크로 사용하여 도전체층(72)을 에치하여 게이트 전극(72a)으로서의 도전체층 패턴을 형성한다.
그다음 제5c도에 도시된바와 같이, 측벽 스페이서들(74a)을 제거한후 측벽 스페이서들의 제거로 인해 노출된 게이트 전극(72a)의 양측에지 부분들상에 국부산화법(Local Oxidation Method)을 수행하여 양측에지 부분들(E1)(E2)상에 각각 열산화막인 절연막(75a)(75b)들을 형성한다.
또한 국부산화법에 의한 절연막(75a)(75b)들에 의해 게이트 전극(72a)은 메사(Mesa)구조를 갖는다.
즉, 게이트 전극(72a)의 양측에지 부분들(E1)(E2)은 중앙부분(M)으로부터 하측방향으로 기울어진 경사면을 갖는다.
이어, 게이트 전극(72a)의 양측에지 부분들중 일측에지 부분에 위치된 절연막(75a)만을 감광막 패턴(PR5)같은 마스크를 이용하여 선택적으로 마스킹한다.
그리고 제5d도에 도시된바와 같이, 감광막 패턴(PR5)으로 마스킹되지 않은 게이트 전극(72a)의 타측에지 부분(E2)에 위치된 절연막(75b)을 제거한후 상기 감광막 패턴(PR5)을 제거한다.
여기서, 게이트 전극(72a) 일측에지 부분(E1)에 남겨진 절연막(75a)은 이후에 오프셋 영역의 형성을 위해 사용된다.
그다음 기판 절연층(71), 게이트 전그(72a) 그리고 남겨진 절연막(75a) 노출된 전표면상에 게이트 절연층으로서의 제3절연층(76), 액티브 영역(77)으로서의 반도체층(예로서, 폴리 실리콘), 불순물함유 절연층(78)을 차례로 형성하고 난후 게이트 전극(72a)의 중앙 부분(M)의 표면과 남겨진 절연막(75a)에 대응하는 액티브 영역(77)의 표면이 노출될때까지 불순물함유 절연층(78)을 에치백(Etch-back)한다.
다시 설명하면, 액티브 영역(77)중 채널 영역과 오프셋 영역으로 사용될 부분은 노출시키고, 액티브 영역(77)중 소오스 영역과 드레인 영역으로 사용될 부분들을 잔존하는 불순물함유 절연층(78a)과 접촉시킨다.
여기서, 절연막(75a)(75b)은 게이트 절연층으로서의 제3절연층(76) 보다 훨씬 더 두껍게 형성되며, 불순물함유 절연층(78)으로서는 BSG(Boron Silicate Glass) 또는 BPSG(Boron Phosphorous Silicate Glass)가 사용된다.
그다음 제5e도에 도시된 바와 같이, 잔존하는 불순물함유 절연층(78a) 상에 어닐링(Annealing)을 실시하면 불순물함유 절연층(78)에 함유된 P형 불순물 이온인 보론(Boron)이 액티브 영역(77)으로 확산되어 소오스 영역(79) 및 드레인 영역(80)이 형성된다.
이때 불순물 보론(Boron)이 확산되지 않는 액티브 영역(77)중 게이트 전극(72a)의 중앙 부분(M)에 위치된 부분은 채널 영역(81)으로서 기능을 하고 잔존하는 절연막(75a)상측에 위치된 액티브 영역(77)은 오프셋 영역(82)으로서의 기능을 한다.
그리고 잔존하는 불순물함유 절연층(78)과 노출된 액티브 영역(77)상에는 평탄된 표면을 갖는 제4절연층(83)이 형성되고, 잔존하는 불순물함유 절연층(78a) 및 제4절연층(83)을 함께 패터닝하는 것에 의해 소오스 영역(79)과 드레인 영역(80)상에는 각각 소오스 콘택홀과 드레인 콘택홀이 형성된다.
이어, 소오스 콘택홀과 드레인 콘택홀이 완전히 채워지도록 이 콘택홀들과 제4절연층(83)상에 도전체층(84)을 형성하고, 이를 패터닝하여 소오스영역(79) 및 드레인 영역(80)과 접속되는 소오스전극(85) 드레인전극(86)을 형성한다.
본 발명의 박막트랜지스터의 동작은 종래 박막트랜지스터와 동일하므로 그 설명은 생략한다.
이상에서 설명한바와 같이 본 발명의 실시예 1과 실시예 2에 따른 박막트랜지스터들은 다음과 같은 장점들이 있다.
첫째, 오프셋(Off-set)영역의 전위가 게이트 전극에 의해 조절되므로 "On" 상태에서는 온 전류를 향상시키고, "Off"시에는 오프셋 영역 아래에 위치된 열산화막에 의해 수평전계(Electric Field)가 감쇄되어 오프전류를 감소시키므로 온/오프 전류비(On/Off Current Ratio)가 향상되고 나아가 박막트랜지스터의 성능을 향상시킨다.
둘째, 실시예 2에서 설명된 바와 같이, 잔존하는 절연막에 의해 오프셋영역을 정의하는 자기정렬법이 이용되므로 채널 누설전류(Channel Leakage Current) 및 문턱 전류의 변화를 감소시킬 수 있다.
따라서, 박막트랜지스터의 신뢰도가 개선된다.
Claims (17)
- 기판상에 도전층을 형성하고 이를 패터닝하여 게이트 전극을 형성하는 스텝; 상기 게이트 전극의 양측에지 부분들과 그들 사이에 중앙부분으로 정의하는 스텝; 게이트 전극과 기판의 표면상에 게이트 절연층을 형성하고 게이트 절연층상에 절연층을 형성하는 스텝; 상기 절연층을 패터닝하여 상기 전극의 양측에지 부분들중 일측에지 부분상에 위치된 부분만을 남기고 제거하는 공정; 상기 절연층의 남겨진 부분과 게이트 절연층의 전면상에 액티브 영역으로서의 반도체층을 형성하는 공정; 그리고 액티브 영역중 상기 게이트 전극의 중앙 부분과 일측에지 부분에 해당하는 부분을 마스킹한후 불순물 이온을 주입하여 게이트 전극의 양측 소오스와 드레인을 각각 형성하는 공정을 구비됨을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제1항에 있어서, 기판은 절연기판 또는 반도체 기판임을 특징으로 하는 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 전극과 기판의 표면사이에 또 다른 절연층을 형성하는 스텝이 더 구비됨을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제1항에 있어서, 절연층의 두께는 게이트 절연층의 두께보다 더 두꺼운 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제1항에 있어서, 액티브 영역의 표면상에 평탄화용 절연층을 형성하는 스텝; 상기 평탄화용 절연층을 패터닝하여 상기 소오스와 드레인상에 각각 소오스 콘택홀 및 드레인 콘택홀을 형성하는 스텝; 그리고 상기 콘택홀들 및 평탄화 절연층상에 도전체층을 형성한후 이를 패터닝하여 소오스 콘택홀 및 드레인 콘택홀상에 각각 소오스 전극 및 드레인 전극을 형성하는 스텝이 더 구비됨을 특징으로 하는 박막트랜지스터의 제조 방법.
- 기판의 표면상에 도전체층과 제1절연층과 차례로 형성하는 스텝; 도전체층과 제1절연층 패턴의 표면상에 제2절연층을 형성하고 이를 에칭하여 제1절연층 패턴의 양측벽들에 측벽 스페이서들을 형성하는 단계; 제1절연층 패턴과 측벽 스페이서들을 에치 마스크로 상기 도전체층을 에치하여 게이트 전극으로서의 도전체 패턴을 형성하는 스텝; 측벽 스페이서들을 제거하고 노출된 게이트 전극의 양측 표면들에서 절연막들을 성장시키는 스텝; 양측 절연막들중 일측 절연막을 제거하고 게이트 전극과 잔존하는 타측 절연막의 표면상에 제3절연층을 형성하는 스텝; 기판과 제3절연층의 표면상에 액티브 영역을 형성하는 스텝; 액티브 영역상에 불순물 함유층을 형성하고, 타측 절연막과 양측 절연막들사이에 위치된 액티브 영역의 표면이 노출될때까지 불순물 함유층을 에치백하는 스텝; 그리고 어닐링을 수행하는 것에 의해 불순물 함유층으로부터 액티브 영역으로 불순물을 확산시켜 소오스와 드레인을 각각 형성하는 스텝을 구비함을 특징으로 하는 박막트랜지스터의 제조방법.
- 제6항에 있어서, 기판은 반도체 기판 또는 절연 기판임을 특징으로 하는 박막트랜지스터의 제조방법.
- 제6항에 있어서, 기판과 도전층 사이에 절연층을 형성하는 스텝이 더 구비됨을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제6항에 있어서, 액티브 영역의 노출된 표면과 잔존하는 불순물 함유층의 상측에 평탄화된 표면을 갖는 제4절연층을 형성하는 스텝; 제4절연층과 잔존하는 불순물 함유층을 패터닝을 하여 소오스 영역과 드레인 영역상에 각각 소오스 콘택홀과 드레인 콘택홀을 형성하는 스텝; 그리고 상기 콘택홀들내에 도전체를 채워서 소오스 전극과 드레인 전극을 형성하는 스텝이 더 구비됨을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제6항에 있어서, 상기 도전층은 폴리실리콘이고, 절연막들은 LOCOS(Local Oxidation of Silicon)공정에 의해 형성된 실리콘 산화막임을 특징으로 하는 박막트랜지스터의 제조방법.
- 제6항에 있어서, 측벽스페이서들은 RIE(Reactive Ion Etching)공정에 의해 형성됨을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제6항에 있어서, 상기 불순물 함유층은 BSG(Boron Silicate Glass) 또는 BPSG(Boron Phosporous Silicate Glass)임을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제6항에 있어서, 상기 절연막은 상기 도전체 패턴의 표면보다 더 높게 성장되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제6항에 있어서, 상기 절연막들 형성후 게이트 전극은 메사(Mesa)형상을 갖는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제6항에 있어서, 제3절연층은 열적산화벽에 의해 성장됨을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제6항에 있어서, 제1절연층은 실리콘 질화막(Si3N4)이고 제2절연층과 제3절연층은 실리콘 산화막(SiO2)임을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제6항에 있어서, 상기 잔존하는 절연막상에 위치된(Disposed) 액티브 영역은 오프셋(offset)영역으로 사용됨을 특징으로 하는 박막트랜지스터의 제조 방법.
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