KR20160055563A - 박막트랜지스터 제조방법, 박막트랜지스터 및 이를 구비한 디스플레이 장치 - Google Patents

박막트랜지스터 제조방법, 박막트랜지스터 및 이를 구비한 디스플레이 장치 Download PDF

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Abstract

본 발명은 균일한 문턱전압 등의 성능을 가진 박막트랜지스터 제조방법, 박막트랜지스터 및 이를 구비한 디스플레이 장치를 위하여, (i) 소스영역과, 드레인영역과, 소스영역과 드레인영역 사이의 채널영역을 갖는, 폴리실리콘층을 형성하는 단계와, (ii) 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들 외의 중앙영역을, 제1불순물로 도핑하는 단계와, (iii) 제1분순 물과 다른 도전형의 제2불순물로, 소스영역과 드레인영역을 도핑하는 단계를 포함하는, 박막트랜지스터 제조방법, 박막트랜지스터 및 이를 구비한 디스플레이 장치를 제공한다.

Description

박막트랜지스터 제조방법, 박막트랜지스터 및 이를 구비한 디스플레이 장치{Method for manufacturing thin film transistor, thin film transistor, and display apparatus comprising the same}
본 발명의 실시예들은 박막트랜지스터 제조방법, 박막트랜지스터 및 이를 구비한 디스플레이 장치에 관한 것으로서, 더 상세하게는 균일한 문턱전압 등의 성능을 가진 박막트랜지스터 제조방법, 박막트랜지스터 및 이를 구비한 디스플레이 장치에 관한 것이다.
일반적으로 박막트랜지스터는 실리콘층 및 게이트전극 들을 갖는 구조체를 의미한다. 이러한 박막트랜지스터의 실리콘층으로서 통상적으로 폴리실리콘층을 포함하며, 요구되는 전기적 특성을 위해 폴리실리콘층은 불순물로 도핑된다. 이때 폴리실리콘층의 형상이나 도핑방법 등에 따라서 박막트랜지스터의 특성이 결정된다.
그러나 이러한 종래의 박막트랜지스터에는 제조되는 박막트랜지스터들의 특성이 균일하지 못하다는 문제점이 있었다. 이는 이러한 박막트랜지스터들을 갖는 디스플레이 장치 등을 구현할 시, 복수개의 화소들에 동일한 전기적 신호가 인가되어도 균일하지 않은 휘도의 이미지가 디스플레이되는 등의 문제점을 야기할 수 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 균일한 문턱전압 등의 성능을 가진 박막트랜지스터 제조방법, 박막트랜지스터 및 이를 구비한 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, (i) 소스영역과, 드레인영역과, 소스영역과 드레인영역 사이의 채널영역을 갖는, 폴리실리콘층을 형성하는 단계와, (ii) 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들 외의 중앙영역을, 제1불순물로 도핑하는 단계와, (iii) 제1분순 물과 다른 도전형의 제2불순물로, 소스영역과 드레인영역을 도핑하는 단계를 포함하는, 박막트랜지스터 제조방법.
상기 제1불순물로 도핑하는 단계 이전에 제2불순물로 폴리실리콘층을 도핑하는 단계를 더 포함할 수 있다.
상기 제1불순물로 도핑하는 단계는, 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들 외의 중앙영역에 대응하는 개구를 갖는 도핑마스크를 이용하는 단계일 수 있다.
상기 제1불순물로 도핑하는 단계와 상기 소스영역과 드레인영역을 도핑하는 단계 사이에, 채널영역에 대응하는 게이트전극을 형성하는 단계를 더 포함하고, 상기 소스영역과 드레인영역을 도핑하는 단계는 게이트전극을 마스크로 이용하여 소스영역과 드레인영역을 도핑하는 단계일 수 있다.
상기 소스영역과 드레인영역을 도핑하는 단계는, 소스영역과 드레인영역에 있어서 폴리실리콘층의 가장자리로서 적어도 채널영역에 인접한 부분 외의 부분을, 제2불순물로 도핑하는 단계일 수 있다.
본 발명의 다른 일 관점에 따르면, (i) 소스영역과, 드레인영역과, 소스영역과 드레인영역 사이의 채널영역을 갖는, 폴리실리콘층을 형성하는 단계와, (ii) 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들 외의 중앙영역을, 제1도즈의 제1불순물로 도핑하는 단계와, (iii) 제2도즈의 제1불순물로, 소스영역과 드레인영역을 도핑하는 단계를 포함하는, 박막트랜지스터 제조방법이 제공된다.
제2도즈는 제1도즈보다 클 수 있다.
상기 제1불순물로 도핑하는 단계 이전에, 제1도즈보다 작은 제3도즈의 제1불순물로 폴리실리콘층을 도핑하는 단계를 더 포함할 수 있다.
상기 제1도즈의 제1불순물로 도핑하는 단계는, 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들 외의 중앙영역에 대응하는 개구를 갖는 도핑마스크를 이용하는 단계일 수 있다.
상기 제1도즈의 제1불순물로 도핑하는 단계와 상기 소스영역과 드레인영역을 도핑하는 단계 사이에, 채널영역에 대응하는 게이트전극을 형성하는 단계를 더 포함하고, 상기 소스영역과 드레인영역을 도핑하는 단계는 게이트전극을 마스크로 이용하여 소스영역과 드레인영역을 도핑하는 단계일 수 있다.
상기 소스영역과 드레인영역을 도핑하는 단계는, 소스영역과 드레인영역에 있어서 폴리실리콘층의 가장자리로서 적어도 채널영역에 인접한 부분 외의 부분을, 제2도즈의 제1불순물로 도핑하는 단계일 수 있다.
본 발명의 또 다른 일 관점에 따르면, (i) 소스영역과, 드레인영역과, 소스영역과 드레인영역 사이의 채널영역을 가지며, 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들 외의 중앙영역이 제1불순물로 도핑되고, 소스영역과 드레인영역은 제1불순물과 다른 도전형의 제2불순물로 도핑된, 폴리실리콘층과, (ii) 상기 폴리실리콘층의 채널영역에 대응하는 게이트전극을 구비하는, 박막트랜지스터가 제공된다.
상기 폴리실리콘층의 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들은 도핑되지 않을 수 있다.
상기 폴리실리콘층의 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들은 제2불순물로 도핑될 수 있다.
상기 폴리실리콘층의 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들의 도핑농도보다, 상기 폴리실리콘층의 소스영역과 드레인영역의 도핑농도가 더 높을 수 있다.
본 발명의 또 다른 일 관점에 따르면, (i) 소스영역과, 드레인영역과, 소스영역과 드레인영역 사이의 채널영역을 가지며, 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들 외의 중앙영역이 제1도핑농도의 제1불순물로 도핑되고, 소스영역과 드레인영역은 제1도핑농도와 상이한 제2도핑농도의 제1불순물로 도핑된, 폴리실리콘층과, (ii) 상기 폴리실리콘층의 채널영역에 대응하는 게이트전극을 구비하는, 박막트랜지스터가 제공된다.
제2도핑농도는 제1도핑농도보다 클 수 있다.
상기 폴리실리콘층의 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들은 도핑되지 않을 수 있다.
상기 폴리실리콘층의 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들은 제1도핑농도보다 작은 제3도핑농도의 제1불순물로 도핑될 수 있다.
본 발명의 또 다른 일 관점에 따르면, 상기와 같은 박막트랜지스터들 중 적어도 어느 하나와, 상기 박막트랜지스터에 전기적으로 연결된 디스플레이 소자를 구비하는, 디스플레이 장치가 제공된다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 균일한 문턱전압 등의 성능을 가진 박막트랜지스터 제조방법, 박막트랜지스터 및 이를 구비한 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 4는 본 발명의 여러 실시예들에 따른 박막트랜지스터 제조방법들의 공정들을 개략적으로 도시하는 평면 개념도들이다.
도 5는 본 발명의 다른 실시예들에 따른 박막트랜지스터 제조방법들의 일 공정을 개략적으로 도시하는 평면 개념도이다.
도 6은 본 발명의 또 다른 실시예들에 따른 박막트랜지스터 제조방법들의 일 공정을 개략적으로 도시하는 평면 개념도이다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1 내지 도 4는 본 발명의 여러 실시예들에 따른 박막트랜지스터 제조방법들의 공정들을 개략적으로 도시하는 평면 개념도들이다.
먼저 도 1에 도시된 것과 같이 기판(미도시) 상에 폴리실리콘층(10)을 형성한다. 여기서 기판은 글라스, 플라스틱 또는 금속을 포함할 수 있으며, 필요에 따라 기판 상에 실리콘옥사이드나 실리콘나이트라이드 등을 포함하는 버퍼층을 형성하고 이 버퍼층 상에 폴리실리콘층(10)을 형성할 수 있다. 물론 비정질실리콘층을 형성한 후 이를 결정화하여 폴리실리콘층(10)을 형성할 수 있다. 이러한 폴리실리콘층(10)은 다양한 형태를 가질 수 있는데, 도 1에 도시된 것과 같이 일 방향(x축 방향)으로 연장된 형상을 가질 수도 있고, 구불구불한 형상을 가질 수도 있다. 어떤 경우이든 폴리실리콘층(10)은 소스영역(10S)과, 드레인영역(10D)과, 소스영역(10S)과 드레인영역(10D) 사이의 채널영역(10C)을 갖는다.
이후, 도 2에 도시된 것과 같이 채널영역(10C)을 제1불순물로 도핑한다. 구체적으로, 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 (x축을 따라 연장된) 부분들(10C1, 10C2) 외의 중앙영역(10C3)을, 제1불순물로 도핑한다. 여기서 제1불순물은 예컨대 인(P), 비소(As) 또는 안티몬(Sb)일 수도 있고, 붕소(B), 알루미늄(Al), 인듐(In) 또는 갈륨(Ga)일 수도 있다. 전자의 경우 박막트랜지스터는 전자가 캐리어인 N형 TFT가 되고 후자의 경우 박막트랜지스터는 정공이 캐리어인 P형 TFT가 된다. 어떤 경우이든 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2)을 제외하고, 중앙영역(10C3)만을 제1불순물로 도핑한다. 이를 위해 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2) 외의 중앙영역(10C3)에 대응하는 개구를 갖는 도핑마스크를 이용할 수 있다.
이후, 도 3에 도시된 것과 같이 소스영역(10S)과 드레인영역(10D)을 도핑하는데, 제1분순 물과 다른 도전형의 제2불순물로 도핑한다. 예컨대 채널영역(10C)의 중앙영역(10C3)을 인(P), 비소(As) 또는 안티몬(Sb) 등으로 도핑하였을 경우, 소스영역(10S)과 드레인영역(10D)은 붕소(B), 알루미늄(Al), 인듐(In) 또는 갈륨(Ga) 등으로 도핑할 수 있다. 소스영역(10S)과 드레인영역(10D)은 별도의 소스전극 및 드레인전극과 컨택할 수도 있지만, 도핑된 소스영역(10S)과 드레인영역(10D) 자체가 소스전극과 드레인전극의 역할을 할 수도 있다. 또한, 이러한 소스영역(10S) 및/또는 드레인영역(10D)의 연장부도 동시에 도핑되어, 그러한 도핑된 연장부가 박막트랜지스터에 연결되는 배선의 역할을 할 수도 있다.
소스영역(10S)과 드레인영역(10D)을 도핑할 시 채널영역(10C)은 도핑되지 않도록 해야 하는데, 이를 위해 채널영역(10C)을 차폐하는 마스크를 이용하여 소스영역(10S)과 드레인영역(10D)을 도핑할 수 있다. 또는, 게이트전극이 폴리실리콘층(10) 상부에 위치하는 경우라면, 소스영역(10S)과 드레인영역(10D)의 도핑에 앞서 도 4에 도시된 것과 같이 게이트전극(20G)을 형성하는 단계를 먼저 거칠 수 있다. 이 경우 게이트전극(20G)은 폴리실리콘층(10) 상부에 위치하면서 채널영역(10C)에 대응하는 형상을 갖는바, 결과적으로 이 게이트전극(20G)에 의해 채널영역(10C)이 차폐되기에 이 게이트전극(20G)을 마스크로 활용하여 소스영역(10S)과 드레인영역(10D)을 도핑할 수 있다. 물론 게이트전극(20G) 형성 시 게이트전극(20G)에 연결되는 게이트배선(20) 역시 동일물질로 동시에 동일층에 형성할 수 있다.
이와 같은 본 실시예에 따른 박막트랜지스터 제조방법에 의해 제조된 박막트랜지스터의 경우, 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2) 외의 중앙영역(10C3)만 제1불순물로 도핑되어 있다. 이에 따라 복수개의 박막트랜지스터들을 제조할 시 박막트랜지스터의 문턱전압 등의 전기적 특성이 균일하게 유지되도록 할 수 있다.
구체적으로 설명하면, 도 1에 도시된 것과 같이 패터닝된 폴리실리콘층(10)을 형성할 시, 패터닝 과정에서 폴리실리콘층(10)의 가장자리의 형상이 일정하게 유지되지 않을 수도 있다. 예컨대 폴리실리콘층(10)의 가장자리가 도 1에 도시된 것과 같이 x축 방향으로 반듯한 형상을 갖지 못하고, 폴리실리콘층(10)의 가장자리의 일부가 깨져나가거나 움푹 파일 수도 있다. 또는 폴리실리콘층(10)의 가장자리 측면이 기판의 상면(결과적으로 폴리실리콘층(10)의 상면)과 이루는 각도가 균일하게 유지되지 않을 수 있다. 이러한 경우 만일 채널영역(10C)이 모두 제1불순물로 도핑된다면, 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리 근방을 지나는 캐리어는 폴리실리콘층(10)의 가장자리의 형상에 의해 영향을 받게 되고, 이는 결과적으로 박막트랜지스터들에 있어서 문턱전압 등의 전기적 특성이 균일하지 않게 되는 결과를 가져온다.
그러나 본 실시예에 따른 박막트랜지스터 제조방법의 경우, 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2) 외의 중앙영역(10C3)만 제1불순물로 도핑한다. 이에 따라 박막트랜지스터의 작동 시 채널영역(10C)에서 이동하는 캐리어는 채널영역(10C)의 도핑된 부분인 중앙영역(10C3)을 통해 이동하게 된다. 그 결과, 폴리실리콘층(10)의 가장자리에 예상치 못한 변형이 발생되었다 하더라도, 캐리어는 그러한 변형에 의해 영향을 받지 않거나 받는 영향이 최소화되도록 할 수 있다. 그 결과 균일한 전기적 특성을 갖는 박막트랜지스터를 제조할 수 있다.
한편, 도 1에 도시된 것과 같은 폴리실리콘층(10)을 형성한 후, 채널영역(10C)의 도핑에 앞서 제2불순물로 폴리실리콘층(10)을 도핑하는 단계를 거칠 수도 있다. 이 경우의 제2불순물의 도즈는 추후 이루어지는 소스영역(10S)과 드레인영역(10D)의 도핑 시의 제2불순물의 도즈보다 적도록 할 수 있다.
이러한 과정을 거쳐 박막트랜지스터를 제조하게 되면, 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2) 외의 중앙영역(10C3)만 제1불순물로 도핑되고, 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2)은 제1불순물과 상이한 도전형의 제2불순물로 도핑된다. 이에 따라 박막트랜지스터의 작동 시 제1불순물의 도전형으로부터 유래된 캐리어가 채널영역(10C)을 움직일 때, 채널영역(10C)에 있어서 제2불순물이 도핑된 부분인 가장자리 부분들(10C1, 10C2)이 아닌 제1불순물이 도핑된 부분인 중앙영역(10C3)에서만 움직이도록 하는 것을 더욱 확실하게 할 수 있다.
한편, 소스영역(10S)과 드레인영역(10D)을 도핑할 시, 도 3에 도시된 것과 같이 소스영역(10S)과 드레인영역(10D) 전체를 도핑하는 것이 아니라 도 5에 도시된 것과 같이 소스영역(10S)과 드레인영역(10D)의 일부만을 도핑하는 것을 고려할 수도 있다. 구체적으로, 소스영역(10S)에 있어서 폴리실리콘층(10)의 가장자리 부분들(10S1, 10S2) 외의 부분(10S3)과, 드레인영역(10D)에 있어서 폴리실리콘층(10)의 가장자리 부분들(10D1, 10D2) 외의 부분(10D3)만이 제2불순물로 도핑되도록 할 수 있다. 이를 통해 소스영역(10S)과 드레인영역(10D)에서도 폴리실리콘층의 가장자리의 변형으로 인한 전기적 특성에의 영향을 방지하거나 최소화할 수 있다.
또는, 소스영역(10S)과 드레인영역(10D)을 도핑할 시, 도 6에 도시된 것과 같이 소스영역(10S)과 드레인영역(10D)의 일부만을 도핑하는 것을 고려할 수도 있다. 구체적으로, 소스영역(10S)에 있어서 폴리실리콘층(10)의 가장자리 부분들로서 채널영역(10C)에 인접한 부분들(10S1, 10S2) 외의 부분(10S3)과, 드레인영역(10D)에 있어서 폴리실리콘층(10)의 가장자리 부분들로서 채널영역(10C)에 인접한 부분들(10D1, 10D2) 외의 부분(10D3)만이 제2불순물로 도핑되도록 할 수 있다. 박막트랜지스터의 전기적 특성을 결정하는 부분이 채널영역(10C)이기 때문에, 이 채널영역(10C)에 인접한 영역들에 있어서 폴리실리콘층의 가장자리의 변형으로 인한 전기적 특성에의 영향을 방지하거나 최소화하기 위함이다.
이하에서는 본 발명의 다른 일 실시예에 따른 박막트랜지스터 제조방법을, 역시 도 1 내지 도 4를 참조하여 설명한다.
마찬가지로 도 1에 도시된 것과 같이 소스영역(10S)과, 드레인영역(10D)과, 소스영역(10S)과 드레인영역(10D) 사이의 채널영역(10C)을 갖는, 폴리실리콘층(10)을 형성한다. 그리고 도 2에 도시된 것과 같이, 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2) 외의 중앙영역(10C3)을, 제1도즈의 제1불순물로 도핑한다. 이를 위해 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2) 외의 중앙영역(10C3)에 대응하는 개구를 갖는 도핑마스크를 이용할 수 있다.
그 후 도 3에 도시된 것과 같이 제2도즈의 제1불순물로 소스영역(10S)과 드레인영역(10D)을 도핑한다. 이때 제2도즈는 제1도즈보다 크다. 소스영역(10S)과 드레인영역(10D)의 연장부가 배선으로 작용하도록 하기 위해서는 소스영역(10S)과 드레인영역(10D)이 도전성을 갖도록 해야 하며, 이를 위해 그 도핑 시 도즈를 높일 필요가 있기 때문이다.
소스영역(10S)과 드레인영역(10D)을 도핑할 시 채널영역(10C)은 도핑되지 않도록 해야 하는데, 이를 위해 채널영역(10C)을 차폐하는 마스크를 이용하여 소스영역(10S)과 드레인영역(10D)을 도핑할 수 있다. 또는, 게이트전극이 폴리실리콘층(10) 상부에 위치하는 경우라면, 소스영역(10S)과 드레인영역(10D)의 도핑에 앞서 도 4에 도시된 것과 같이 게이트전극(20G)을 형성하는 단계를 먼저 거칠 수 있다. 이 경우 게이트전극(20G)은 폴리실리콘층(10) 상부에 위치하면서 채널영역(10C)에 대응하는 형상을 갖는바, 결과적으로 이 게이트전극(20G)에 의해 채널영역(10C)이 차폐되기에 이 게이트전극(20G)을 마스크로 활용하여 소스영역(10S)과 드레인영역(10D)을 도핑할 수 있다. 물론 게이트전극(20G) 형성 시 게이트전극(20G)에 연결되는 게이트배선(20) 역시 동일물질로 동시에 동일층에 형성할 수 있다.
이와 같은 본 실시예에 따른 박막트랜지스터 제조방법에 따라 제조된 박막트랜지스터의 경우, 제1불순물로부터 유래된 캐리어가 채널영역(10C)에서 이동할 시, 채널영역(10C)의 도핑된 부분인 중앙영역(10C3)을 통해서 이동하게 된다. 이에 따라 폴리실리콘층(10)의 가장자리에 예상치 못한 변형이 발생되었다 하더라도, 캐리어는 그러한 변형에 의해 영향을 받지 않거나 받는 영향이 최소화되도록 할 수 있다. 그 결과 균일한 전기적 특성을 갖는 박막트랜지스터를 제조할 수 있다.
한편, 도 1에 도시된 것과 같은 폴리실리콘층(10)을 형성한 후, 채널영역(10C)의 도핑에 앞서 제1도즈보다 작은 제3도즈의 제1불순물로 폴리실리콘층(10)을 도핑하는 단계를 거칠 수도 있다.
소스영역(10S)과 드레인영역(10D)을 도핑할 시, 도 3에 도시된 것과 같이 소스영역(10S)과 드레인영역(10D) 전체를 도핑하는 것이 아니라 도 5에 도시된 것과 같이 소스영역(10S)과 드레인영역(10D)의 일부만을 도핑하는 것을 고려할 수도 있다. 구체적으로, 소스영역(10S)에 있어서 폴리실리콘층(10)의 가장자리 부분들(10S1, 10S2) 외의 부분(10S3)과, 드레인영역(10D)에 있어서 폴리실리콘층(10)의 가장자리 부분들(10D1, 10D2) 외의 부분(10D3)만이 제1불순물로 도핑되도록 할 수 있다. 이를 통해 소스영역(10S)과 드레인영역(10D)에서도 폴리실리콘층의 가장자리의 변형으로 인한 전기적 특성에의 영향을 방지하거나 최소화할 수 있다.
또는, 소스영역(10S)과 드레인영역(10D)을 도핑할 시, 도 6에 도시된 것과 같이 소스영역(10S)과 드레인영역(10D)의 일부만을 도핑하는 것을 고려할 수도 있다. 구체적으로, 소스영역(10S)에 있어서 폴리실리콘층(10)의 가장자리 부분들로서 채널영역(10C)에 인접한 부분들(10S1, 10S2) 외의 부분(10S3)과, 드레인영역(10D)에 있어서 폴리실리콘층(10)의 가장자리 부분들로서 채널영역(10C)에 인접한 부분들(10D1, 10D2) 외의 부분(10D3)만이 제1불순물로 도핑되도록 할 수 있다. 박막트랜지스터의 전기적 특성을 결정하는 부분이 채널영역(10C)이기 때문에, 이 채널영역(10C)에 인접한 영역들에 있어서 폴리실리콘층의 가장자리의 변형으로 인한 전기적 특성에의 영향을 방지하거나 최소화하기 위함이다.
지금까지 박막트랜지스터 기판 제조방법에 대해 설명하였으나, 이를 이용한 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다. 상술한 방법을 이용하여 박막트랜지스터를 형성한 후, 박막트랜지스터에 전기적으로 연결되는 화소전극을 형성하는 단계를 거쳐, 디스플레이 장치를 제조할 수 있다.
물론 박막트랜지스터 역시 본 발명의 범위에 속한다. 이하에서는 박막트랜지스터에 대해 설명한다.
본 발명의 일 실시예에 따른 박막트랜지스터는, 폴리실리콘층(10)과 게이트전극(20G)을 갖는다. 폴리실리콘층(10)은 소스영역(10S)과, 드레인영역(10D)과, 소스영역(10S)과 드레인영역(10D) 사이의 채널영역(10C)을 갖는다. 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2) 외의 중앙영역(10C3)은 제1불순물로 도핑되어 있고, 소스영역(10S)과 드레인영역(10D)은 제1불순물과 다른 도전형의 제2불순물로 도핑되어 있다. 그리고 게이트전극(20G)은 폴리실리콘층(10)의 채널영역(10C)에 대응하도록 배치된다.
이와 같은 본 실시예에 따른 박막트랜지스터의 경우, 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2) 외의 중앙영역(10C3)만 제1불순물로 도핑되어 있고, 폴리실리콘층(10)의 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2)은 도핑되지 않은 상태가 된다. 이에 따라 박막트랜지스터의 작동 시 채널영역(10C)에서 이동하는 캐리어는 채널영역(10C)의 도핑된 부분인 중앙영역(10C3)을 통해 이동하게 된다. 그 결과, 폴리실리콘층(10)의 가장자리에 예상치 못한 변형이 발생되었다 하더라도, 캐리어는 그러한 변형에 의해 영향을 받지 않거나 받는 영향이 최소화되도록 할 수 있다. 그 결과 본 실시예에 따른 박막트랜지스터는 균일한 전기적 특성을 갖는다.
한편, 폴리실리콘층(10)의 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2)이 제2불순물로 도핑되도록 할 수도 있다. 이때 폴리실리콘층(10)의 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2)의 도핑농도는 폴리실리콘층(10)의 소스영역(10S)과 드레인영역(10D)의 도핑농도보다 낮도록 할 수 있다. 폴리실리콘층(10)의 소스영역(10S)과 드레인영역(10D) 및/또는 그 연장부는 배선의 일부로서 도전성을 가져야 하지만, 채널영역(10C)은 반도체 특성을 가져야 하기 때문이다.
이러한 박막트랜지스터의 경우, 박막트랜지스터의 작동 시 제1불순물의 도전형으로부터 유래된 캐리어가 채널영역(10C)을 움직일 때, 채널영역(10C)에 있어서 제2불순물이 도핑된 부분인 가장자리 부분들(10C1, 10C2)이 아닌 제1불순물이 도핑된 부분인 중앙영역(10C3)에서만 움직이도록 하는 것을 더욱 확실하게 할 수 있다.
한편, 본 발명의 다른 일 실시예에 따른 박막트랜지스터의 경우, 도 3에 도시된 것과 같이 소스영역(10S)과 드레인영역(10D) 전체가 도핑된 것이 아니라 도 5에 도시된 것과 같이 소스영역(10S)과 드레인영역(10D)의 일부만 도핑된 것일 수도 있다. 구체적으로, 소스영역(10S)에 있어서 폴리실리콘층(10)의 가장자리 부분들(10S1, 10S2) 외의 부분(10S3)과, 드레인영역(10D)에 있어서 폴리실리콘층(10)의 가장자리 부분들(10D1, 10D2) 외의 부분(10D3)만이 제2불순물로 도핑된 것일 수 있다. 이를 통해 소스영역(10S)과 드레인영역(10D)에서도 폴리실리콘층의 가장자리의 변형으로 인한 전기적 특성에의 영향을 방지하거나 최소화할 수 있다.
또는, 도 6에 도시된 것과 같이 소스영역(10S)과 드레인영역(10D)의 일부만 도핑된 것일 수도 있다. 구체적으로, 소스영역(10S)에 있어서 폴리실리콘층(10)의 가장자리 부분들로서 채널영역(10C)에 인접한 부분들(10S1, 10S2) 외의 부분(10S3)과, 드레인영역(10D)에 있어서 폴리실리콘층(10)의 가장자리 부분들로서 채널영역(10C)에 인접한 부분들(10D1, 10D2) 외의 부분(10D3)만이 제2불순물로 도핑될 수 있다. 박막트랜지스터의 전기적 특성을 결정하는 부분이 채널영역(10C)이기 때문에, 이 채널영역(10C)에 인접한 영역들에 있어서 폴리실리콘층의 가장자리의 변형으로 인한 전기적 특성에의 영향을 방지하거나 최소화하기 위함이다.
이하에서는 본 발명의 다른 일 실시예에 따른 박막트랜지스터를 설명한다. 본 실시예에 따른 박막트랜지스터도 폴리실리콘층(10)과 게이트전극(20G)을 갖는다. 폴리실리콘층(10)은 소스영역(10S)과, 드레인영역(10D)과, 소스영역(10S)과 드레인영역(10D) 사이의 채널영역(10C)을 갖는다. 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2) 외의 중앙영역(10C3)은 제1도핑농도의 제1불순물로 도핑되어 있고, 소스영역(10S)과 드레인영역(10D)은 제1도핑농도와 상이한 제2도핑농도의 제1불순물로 도핑되어 있다. 그리고 게이트전극(20G)은 폴리실리콘층(10)의 채널영역(10C)에 대응하도록 배치된다. 여기서 제2도핑농도는 제1도핑농도보다 크다.
이와 같은 본 실시예에 따른 박막트랜지스터의 경우, 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2) 외의 중앙영역(10C3)만 제1불순물로 도핑되어 있고, 폴리실리콘층(10)의 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2)은 도핑되지 않은 상태가 된다. 이에 따라 박막트랜지스터의 작동 시 채널영역(10C)에서 이동하는 캐리어는 채널영역(10C)의 도핑된 부분인 중앙영역(10C3)을 통해 이동하게 된다. 그 결과, 폴리실리콘층(10)의 가장자리에 예상치 못한 변형이 발생되었다 하더라도, 캐리어는 그러한 변형에 의해 영향을 받지 않거나 받는 영향이 최소화되도록 할 수 있다. 그 결과 본 실시예에 따른 박막트랜지스터는 균일한 전기적 특성을 갖는다.
한편, 폴리실리콘층(10)의 채널영역(10C)에 있어서 폴리실리콘층(10)의 가장자리를 따라 소스영역(10S)과 드레인영역(10D)을 연결하는 부분들(10C1, 10C2)이 제1도핑농도보다 작은 제3도핑농도의 제1불순물로 도핑되도록 할 수도 있다.
한편, 본 발명의 다른 일 실시예에 따른 박막트랜지스터의 경우, 도 3에 도시된 것과 같이 소스영역(10S)과 드레인영역(10D) 전체가 도핑된 것이 아니라 도 5에 도시된 것과 같이 소스영역(10S)과 드레인영역(10D)의 일부만 도핑된 것일 수도 있다. 구체적으로, 소스영역(10S)에 있어서 폴리실리콘층(10)의 가장자리 부분들(10S1, 10S2) 외의 부분(10S3)과, 드레인영역(10D)에 있어서 폴리실리콘층(10)의 가장자리 부분들(10D1, 10D2) 외의 부분(10D3)만이 제1불순물로 도핑된 것일 수 있다. 이를 통해 소스영역(10S)과 드레인영역(10D)에서도 폴리실리콘층의 가장자리의 변형으로 인한 전기적 특성에의 영향을 방지하거나 최소화할 수 있다.
또는, 도 6에 도시된 것과 같이 소스영역(10S)과 드레인영역(10D)의 일부만 도핑된 것일 수도 있다. 구체적으로, 소스영역(10S)에 있어서 폴리실리콘층(10)의 가장자리 부분들로서 채널영역(10C)에 인접한 부분들(10S1, 10S2) 외의 부분(10S3)과, 드레인영역(10D)에 있어서 폴리실리콘층(10)의 가장자리 부분들로서 채널영역(10C)에 인접한 부분들(10D1, 10D2) 외의 부분(10D3)만이 제1불순물로 도핑될 수 있다. 박막트랜지스터의 전기적 특성을 결정하는 부분이 채널영역(10C)이기 때문에, 이 채널영역(10C)에 인접한 영역들에 있어서 폴리실리콘층의 가장자리의 변형으로 인한 전기적 특성에의 영향을 방지하거나 최소화하기 위함이다.
지금까지는 박막트랜지스터에 대해 설명하였지만, 본 발명이 이에 한정되는 것은 아니다. 예컨대 디스플레이 장치의 일부를 개략적으로 도시하는 단면도인 도 7에 도시된 것과 같이, 전술한 실시예들에 따른 박막트랜지스터들 중 적어도 어느 하나와, 이에 전기적으로 연결된 디스플레이 소자를 갖는 디스플레이 장치 역시, 본 발명의 범위에 속한다.
도 7을 참조하면, 본 실시예에 따른 디스플레이 장치는, 전술한 실시예들에 따른 박막트랜지스터들에서 설명한 것과 같이 도핑된 폴리실리콘층(10)과 게이트전극(20G)을 갖는 박막트랜지스터, 그리고 이 박막트랜지스터의 소스영역(10S)과 드레인영역(10D) 중 어느 하나에 연결된 화소전극(30)을 가질 수 있다. 물론 기판(1)과 폴리실리콘층(10) 사이에는 버퍼층(3)이 개재될 수 있고, 폴리실리콘층(10)과 게이트전극(20G) 사이에는 게이트절연막(5)이 개재될 수 있으며, 게이트전극(20G)과 화소전극(30) 사이에는 절연층, 보호막 또는 평탄화막(7)이 개재될 수 있다.
화소전극(30) 상에는 액정물질이 위치할 수도 있고, 발광층을 포함하는 중간층이 위치할 수도 있다. 그리고 그 상부에는 대향전극이 위치할 수 있다. 화소전극(30) 상에 액정물질이 위치할 경우에는 액정 디스플레이 장치가 될 수 있고, 화소전극(30) 상에 발광층을 포함하는 중간층이 위치할 경우에는 유기발광 디스플레이 장치가 될 수 있다.
이러한 디스플레이 장치의 경우, 각 화소들의 작동을 제어하는 박막트랜지스터의 전기적 특성이 균일하도록 할 수 있기에, 이미지를 더욱 정확하게 재생할 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 기판 3: 버퍼층
5: 게이트절연막 7: 평탄화막
10: 폴리실리콘층 10D: 드레인영역
10S: 소스영역 10C: 채널영역
20G: 게이트전극 20: 게이트배선
30: 화소전극

Claims (20)

  1. 소스영역과, 드레인영역과, 소스영역과 드레인영역 사이의 채널영역을 갖는, 폴리실리콘층을 형성하는 단계;
    채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들 외의 중앙영역을, 제1불순물로 도핑하는 단계; 및
    제1분순 물과 다른 도전형의 제2불순물로, 소스영역과 드레인영역을 도핑하는 단계;
    를 포함하는, 박막트랜지스터 제조방법.
  2. 제1항에 있어서,
    상기 제1불순물로 도핑하는 단계 이전에 제2불순물로 폴리실리콘층을 도핑하는 단계를 더 포함하는, 박막트랜지스터 제조방법.
  3. 제1항에 있어서,
    상기 제1불순물로 도핑하는 단계는, 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들 외의 중앙영역에 대응하는 개구를 갖는 도핑마스크를 이용하는 단계인, 박막트랜지스터 제조방법.
  4. 제1항에 있어서,
    상기 제1불순물로 도핑하는 단계와 상기 소스영역과 드레인영역을 도핑하는 단계 사이에, 채널영역에 대응하는 게이트전극을 형성하는 단계를 더 포함하고, 상기 소스영역과 드레인영역을 도핑하는 단계는 게이트전극을 마스크로 이용하여 소스영역과 드레인영역을 도핑하는 단계인, 박막트랜지스터 제조방법.
  5. 제1항에 있어서,
    상기 소스영역과 드레인영역을 도핑하는 단계는, 소스영역과 드레인영역에 있어서 폴리실리콘층의 가장자리로서 적어도 채널영역에 인접한 부분 외의 부분을, 제2불순물로 도핑하는 단계인, 박막트랜지스터 제조방법.
  6. 소스영역과, 드레인영역과, 소스영역과 드레인영역 사이의 채널영역을 갖는, 폴리실리콘층을 형성하는 단계;
    채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들 외의 중앙영역을, 제1도즈의 제1불순물로 도핑하는 단계; 및
    제2도즈의 제1불순물로, 소스영역과 드레인영역을 도핑하는 단계;
    를 포함하는, 박막트랜지스터 제조방법.
  7. 제6항에 있어서,
    제2도즈는 제1도즈보다 큰, 박막트랜지스터 제조방법.
  8. 제6항에 있어서,
    상기 제1불순물로 도핑하는 단계 이전에, 제1도즈보다 작은 제3도즈의 제1불순물로 폴리실리콘층을 도핑하는 단계를 더 포함하는, 박막트랜지스터 제조방법.
  9. 제6항에 있어서,
    상기 제1도즈의 제1불순물로 도핑하는 단계는, 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들 외의 중앙영역에 대응하는 개구를 갖는 도핑마스크를 이용하는 단계인, 박막트랜지스터 제조방법.
  10. 제6항에 있어서,
    상기 제1도즈의 제1불순물로 도핑하는 단계와 상기 소스영역과 드레인영역을 도핑하는 단계 사이에, 채널영역에 대응하는 게이트전극을 형성하는 단계를 더 포함하고, 상기 소스영역과 드레인영역을 도핑하는 단계는 게이트전극을 마스크로 이용하여 소스영역과 드레인영역을 도핑하는 단계인, 박막트랜지스터 제조방법.
  11. 제6항에 있어서,
    상기 소스영역과 드레인영역을 도핑하는 단계는, 소스영역과 드레인영역에 있어서 폴리실리콘층의 가장자리로서 적어도 채널영역에 인접한 부분 외의 부분을, 제2도즈의 제1불순물로 도핑하는 단계인, 박막트랜지스터 제조방법.
  12. 소스영역과, 드레인영역과, 소스영역과 드레인영역 사이의 채널영역을 가지며, 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들 외의 중앙영역이 제1불순물로 도핑되고, 소스영역과 드레인영역은 제1불순물과 다른 도전형의 제2불순물로 도핑된, 폴리실리콘층; 및
    상기 폴리실리콘층의 채널영역에 대응하는 게이트전극;
    을 구비하는, 박막트랜지스터.
  13. 제12항에 있어서,
    상기 폴리실리콘층의 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들은 도핑되지 않은, 박막트랜지스터.
  14. 제12항에 있어서,
    상기 폴리실리콘층의 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들은 제2불순물로 도핑된, 박막트랜지스터.
  15. 제14항에 있어서,
    상기 폴리실리콘층의 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들의 도핑농도보다, 상기 폴리실리콘층의 소스영역과 드레인영역의 도핑농도가 더 높은, 박막트랜지스터.
  16. 소스영역과, 드레인영역과, 소스영역과 드레인영역 사이의 채널영역을 가지며, 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들 외의 중앙영역이 제1도핑농도의 제1불순물로 도핑되고, 소스영역과 드레인영역은 제1도핑농도와 상이한 제2도핑농도의 제1불순물로 도핑된, 폴리실리콘층; 및
    상기 폴리실리콘층의 채널영역에 대응하는 게이트전극;
    을 구비하는, 박막트랜지스터.
  17. 제16항에 있어서,
    제2도핑농도는 제1도핑농도보다 큰, 박막트랜지스터.
  18. 제16항에 있어서,
    상기 폴리실리콘층의 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들은 도핑되지 않은, 박막트랜지스터.
  19. 제16항에 있어서,
    상기 폴리실리콘층의 채널영역에 있어서 폴리실리콘층의 가장자리를 따라 소스영역과 드레인영역을 연결하는 부분들은 제1도핑농도보다 작은 제3도핑농도의 제1불순물로 도핑된, 박막트랜지스터.
  20. 제12항 내지 제19항 중 어느 한 항의 박막트랜지스터; 및
    상기 박막트랜지스터에 전기적으로 연결된 디스플레이 소자;
    를 구비하는, 디스플레이 장치.
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