JP2008153416A - 表示装置とその製造方法 - Google Patents
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Abstract
【課題】チャネルエッジ部の薄膜トランジスタの特性におけるハンプに起因する回路動作の不良やリーク不良を抑制して、高品質の画像表示を可能とする。
【解決手段】チャネル層となるポリシリコン層301のエッジ部302は、非結晶領域又は微結晶領域となる。チャネルエッジ部302のシリコン半導体膜が微結晶又は非結晶状態になっているため、電流が極端に少なく、あるいは電流は流れない。これにより、チャネル中央部とチャネルエッジ部とでしきい値電圧Vthが異なる特性であっても、薄膜トランジスタ全体の特性には殆ど影響がなく、ハンプに起因する表示不良が回避される。
【選択図】図26
【解決手段】チャネル層となるポリシリコン層301のエッジ部302は、非結晶領域又は微結晶領域となる。チャネルエッジ部302のシリコン半導体膜が微結晶又は非結晶状態になっているため、電流が極端に少なく、あるいは電流は流れない。これにより、チャネル中央部とチャネルエッジ部とでしきい値電圧Vthが異なる特性であっても、薄膜トランジスタ全体の特性には殆ど影響がなく、ハンプに起因する表示不良が回避される。
【選択図】図26
Description
本発明は、薄膜トランジスタを有する表示装置に係り、特に低温ポリシリコンの半導体膜でチャネルを形成した薄膜トランジスタを具備した基板を用いた表示装置とその製造方法に関する。
例えば、低温ポリシリコン半導体膜で形成した薄膜トランジスタ(LTPS−TFT)では、チャネルの中央部とそのエッジ部との電流が流れる場所の違いで、しきい値電圧Vthが異なるトランジスタ特性が存在する。これは、主にゲート絶縁膜の膜厚分布に起因している。LTPS−TFTでは、ゲート絶縁膜(主にSiO2系が用いられる)をCVDにより成膜するため、下地となるポリシリコン(p―Si)層の形状に大きく影響を受け、平坦な部分に比べそのエッジ部(段差部)では成膜のカバレッジ特性から膜厚が薄くなる。
これによって、膜厚の違いからチャネルにかかる電界に違いが生じ、しきい値電圧Vthに違いが発生する。チャネルエッジ部はチャネル中央部(平坦部)に比べ、しきい値電圧Vthが低くなる(ディプリート方向)になる。このため、ゲート電圧−ドレイン電流特性(Vg―Id特性)においてハンプとなる特異な特性を示す。チャネルエッジ部がディプリート特性を示すため、製品においてリーク等の不良が発生する。
また、チャネルエッジ部とチャネル中央部(平坦部)とでゲート絶縁膜には膜厚差があり、ゲート絶縁膜をインプランテーション工程(以下、インプラ工程と略称する)においてスルー膜として用いた場合、この膜厚差で実効ドーズ量に違いが発生する。よって、前述と同様にチャネルエッジ部とチャネル中央部(平坦部)でしきい値電圧Vthが異なり、特性不良となる。
この対策として、チャネルへのドーズ量を増加(エンハンス方向へなるように)する対策が考えられる。しかし、このような対策では、チャネル主要部分(平坦部、中央領域)のしきい値電圧Vthがさらにエンハンスするため、オン電流不足などの特性不良が発生する。
図28は、従来技術のプロセスフローで作製したLTPS−TFT(n-MOS)の説明図で、図28(a)は平面図、図28(b)は図28(a)のA−A’線に沿った断面図である。図29は、図28に示すLTPS−TFTを用いて測定したゲート電圧―ドレイン電流(Vg−Id)特性を示す図である。
図28において、チャネル層であるポリシリコン(p−Si)層201の上層にゲート絶縁膜205を介してゲート電極202が形成されている。ポリシリコン層201の上層で、ゲート電極202を挟んだ位置には、ソース・ドレイン電極となるアルミニウム(Al)配線203が配置され、コンタクトホール204でポリシリコン層201に接続している。
このような構成とした薄膜トランジスタにおいて、ソース・ドレイン電極となるアルミニウム配線203に電圧を印加する。図28においては、ゲート電極202に正電圧を印加した時、チャネルとなるポリシリコン層201を矢印の向きにドレイン電流206及びドレイン電流207が流れるものとする。
チャネル中央部を流れるドレイン電流206、チャネルエッジ部を流れるドレイン電流電流207ではゲート電極電位に対するトランジスタ特性が異なる。チャネルエッジ部を流れるドレイン電流207は、図28の(b)に示すゲート絶縁膜205の膜厚が中央部208に比べ薄い部分209を流れる。よって、このチャネルエッジ部のトランジスタ特性はチャネル中央部に比べ、チャネルに印加される電界が強くなる。
図29に示したトランジスタ特性から、チャネルエッジ部はゲート電圧Vgの低い値から電流が流れ出し、チャネルエッジ部にだけ流れる電流に限定されるためゲート電圧Vgに比例した電流増加は見られず、曲線211(チャネルエッジ部のトランジスタ特性)に示す特性となる。
一方、チャネル中央部はしきい値電圧Vth制御用のチャネルインプラの効果によってVg=0V以上で電流が流れ出し、ゲート電圧Vgに比例してドレイン電流が増加する曲線210(チャネル中央部のトランジスタ特性)に示す特性となる。
よって、トランジスタ全体では、そのVg−Id特性はチャネル中央部の曲線210とチャネルエッジ部の曲線211を合わせた曲線212(チャネル全体のトランジスタ特性)となる。図29に示されるトランジスタ全体のVg−Id特性である曲線212にはチャネルエッジ部のトランジスタ特性に起因したハンプ213が現れ、ディプリートしたトタンジスタと同様の特性を示す。このハンプ213の電流が回路動作不良やリーク不良の原因となる。
このハンプ対策として、特許文献1、特許文献2では、チャネルエッジ部に高濃度の不純物を注入し、エッジ部のトランジスタ特性を意識的にエンハンス方向にシフトさせる手法を開示する。特許文献1と特許文献2は、インプラ時のマスクをチャネル加工時のレジストを流用するか、あるいは独自にホト工程を追加するという点が異なるが、チャネルエッジ部へ不純物を注入して対策するという点では同じである。
特開2003−258262号公報
特開2003−273362号公報
チャネルインプラのドーズ量を増加させた場合、チャネルエッジ部のエンハンス方向シフトと同様にチャネル中央部の特性もシフトすることから、オン電流不足による不良などが発生する。その結果、この薄膜トランジスタを用いた表示装置では、表示領域の全域にわたって一様な輝度の画素表示を得ることが難しい。また、CMOS構成の薄膜トランジスタの場合、n型、p型それぞれに極性の違う不純物を注入するため、不純物の打ち分け、及び領域選択のためのホト工程追加など、プロセスが複雑になり、表示装置の製造コストの引き下げを阻害する要因の一つとなっている。
本発明の目的は、チャネルエッジ部のトランジスタ特性に起因したハンプによる薄膜トランジスタの回路動作不良やリーク不良を抑制して、高品質の画像表示を可能とした表示装置とその製造方法を提供することにある。
上記目的を達成するため、本発明の表示装置では、絶縁基板上に形成された薄膜トランジスタに、チャネルエッジ部とチャネル中央部とで結晶性の異なった、あるいはダメージが異なった能動層を有する薄膜トランジスタを用いる。本発明の表示装置の製造方法では、レジストをマスクとしたチャネル層の加工(エッチング)後、そのレジストを流用して能動層のチャネルエッジ部にアルゴン(Ar)等の不純物インプラを行う。Arインプラ等を行うことで、意図的に結晶にダメージを与え、チャネルエッジ部の結晶性を悪化させる。上記工程により、ポリシリコン(p-Si)を更なる微結晶シリコン膜、典型的にはアモルファスシリコン(a-Si)に変質させる。
チャネル中央部に比べ、チャネルエッジ部の結晶性を悪くすることで、あるいはアモルファス化することで、キャリア移動度が低下し、電流が流れ難くなる。これにより、チャネル中央部とチャネルエッジ部とでしきい値電圧Vthが異なっている場合でも、チャネルエッジ部には電流が流れないためディプリート及びリーク電流の発生等が抑制される。
チャネル用の能動層の加工に用いたレジストマスクをインプラ用マスクに流用するため、ホトリソ工程を追加することなく、結晶性を悪くするためのインプラ工程の追加だけで対応できる。また、不純物注入によって、チャネルエッジ部のしきい値電圧Vthを制御するものでないため、CMOS構成に応用する場合でもインプラ工程、及びホト工程の増加はなく、結晶性を悪化させるインプラ工程追加のみで対応が可能となる。
チャネルエッジ部に電流がながれないため、しきい値電圧Vth制御用のインプラ量はチャネル中央部の特性にのみ注目して決定することできる。そのため、従来のようにチャネルインプラのドーズ量をしきい値電圧Vthがディプリートするチャネルエッジ部にあわせる必要が無く、ドーズ量を減らすことが可能である。さらに、チャネル中央部のしきい値電圧Vthを最適化することができるため、オン電流低下不良を防止できる。
なお、本発明は、液晶表示装置や有機EL表示装置、その他の各種表示原理を用いた表示装置に適用できる。
以下、本発明の表示装置を製造プロセスの実施例を参照して説明する。この製造プロセスにより構造も明らかになる。
図1〜図25は、本発明によるn−MOSトップゲートTFTの製造プロセスのフローを順に説明する図で、トランジスタの配置を90℃回転させた2種類について断面構造(a)、及び一部の平面図(b)を示す。断面図は平面図中のA−A'線に沿った部分に相当する。
図1:ガラス基板101上にSiN(窒化シリコン)102、SiO2(酸化シリコン)103、及びアモルファスシリコン(a-Si)104をプラズマCVD法により成膜する。熱処理によりアモルファスシリコン(a-Si)104中の水素を脱離させる。SiN(窒化シリコン)102とSiO2(酸化シリコン)103は下地膜である。
図2:アモルファスシリコン(a-Si)104にエキシマレーザ105を照射して多結晶化させる。平均結晶粒径は2μm前後(1〜3μm)である。
図3:ポリシリコン(p‐Si)層106が形成される。
図4:ポリシリコン(p‐Si)層106にホト工程を施し、ホトレジスト107を配置する。
図5:ドライエッチングによりポリシリコン(p‐Si)層106を島状に加工する。
図6:ドライエッチング後、アッシング処理108等を行いホトレジスト107を縮小(後退)させ、ポロシリコン層のエッジ部を露出させる。
図7:レジスト後退後、露出したエッジ部110にアルゴンインプラ109を用いて結晶にダメージを与える。このダメージではポリシリコンが微結晶化乃至はアモルファス化される。微結晶化した場合の平均粒径は〜数100nmである。
図8:ホトレジストを除去後の加工されたポリシリコン層のパターンは、中央部分がポリシリコン(p‐Si)層106のままで、エッジ部110にはインプラダメージによる微結晶領域又は非結晶領域が形成される。微結晶領域又は非結晶領域の幅は、島状パターンの縁から内側に1μm程度である。
図9:島状加工を行った島状シリコン半導体膜(ポリシリコン(p‐Si)層106及びエッジ部110)上にゲート絶縁膜としてSiO2膜111膜をプラズマCVD法により成膜する。
図10:しきい値電圧Vth制御のためのチャネルインプラ(B+)112を行う。
図11:ゲート配線、容量線となるゲートメタル層113を成膜する。
図12:ホト工程によってホトレジスト114を形成する。
図13:エッチングによってゲートメタル層113を加工し、加工後のゲートメタル層115を形成する。このときサイドエッチングを行うことでホトレジスト114に比べ加工後のゲートメタル層115の寸法を小さくする。
図14:ソース・ドレイン領域作製用インプラ(P+)116を行う。
図15:ソース・ドレイン電極117を形成する。
図16:LDD(Lightly Doped Drain)領域を作製するため、加工後のゲートメタル層115をマスクにして低濃度のP+118を全面インプラする。
図17:LDD部分119を形成する。
図18:層間絶縁膜120を成膜する。インプラされた不純物の活性化のためアニール処理を行う。
図19:コンタクトホール121をホト・エッチング工程により加工する。
図20:ソース・ドレイン配線(バリア層122、Al層123、キャップ層124)を成膜する。
図21:ソース・ドレイン配線(バリア層122、Al層123、キャップ層124)をホト・エッチング工程により加工する。
図22:パッシベーション膜125をプラズマCVD法により成膜する。水素終端処理を行い薄膜トランジスタが完成する。
図23:表示特性改善のため平坦化膜126を塗布し、ホト・エッチング工程を用いてコンタクトホール127を形成する。
図24:平坦化膜によるコンタクトホール127の領域のパッシベーション膜125をドライエッチ加工し、ITOとのコンタクトホール128、及びPAD用開口部を形成する。
図25:画素電極となるITO129を成膜、加工する。
図26は、本発明のプロセスフローで作製したLTPS−TFT(n-MOS)の説明図で、図26(a)は平面図、図26(b)は図26(a)のA−A’線に沿った断面図である。図27は、図26に示すLTPS−TFTを用いて測定したゲート電圧―ドレイン電流(Vg−Id)特性を示す図である。
図26において、チャネル層であるポリシリコン(p‐Si)層301の上層にゲート絶縁膜306を介してゲート電極303が形成されている。ポリシリコン(p‐Si)層301の上層で、ゲート電極303を挟んだ位置には、ソース・ドレイン電極となるアルミニウム(Al)配線304が配置され、コンタクトホール305でポリシリコン(p‐Si)層301に接続している。
チャネル層となるポリシリコン(p‐Si)層301のエッジ部302は、前記の非結晶領域又は微結晶領域となる。チャネル中央部におけるゲート絶縁膜306の膜厚319に比べて、エッジ部302におけるゲート絶縁膜306の膜厚310は薄いため、しきい値電圧Vthが低い。
エッジ部302を流れるドレイン電流308はチャネル中央部を流れるドレイン電流307に比べ、ゲート絶縁膜306が薄いために電流が流れ出すゲート電圧(Vth)が低い。
しかし、エッジ部302のシリコン半導体膜が微結晶又は非結晶状態になっているため、チャネル中央部を流れるドレイン電流307に比べ、エッジ部302を流れるドレイン電流308は極端に少ない(あるいは流れない)。
図27において、曲線311はチャネル中央部のVg−Id特性であり、曲線312はチャネルエッジ部のVg−Id特性である。チャネルエッジ部の方が低いゲート電圧でドレイン電流が流れ出すが、流れる電流量が少ない。よって、チャネル中央部とチャネルエッジ部とでしきい値電圧Vthが異なる特性であっても、トランジスタ全体の特性である曲線313には殆ど影響がなく、図29に示されたようなハンプが無くなる。
これにより、前記したディプリートによる不具合は発生しなくなる。またしきい値電圧Vth制御のためのチャネルインプラ量が、チャネル中央部の特性にのみ注目して調整することができるため、チャネル中央部での薄膜トランジスタのしきい値電圧Vthシフトによる電流不足が発生しない。したがって、チャネルエッジ部のトランジスタ特性に起因したハンプに起因する回路動作の不良やリーク不良を抑制して、高品質の画像表示を可能とした表示装置とその製造方法を提供することができる。
101・・・ガラス基板、104・・・アモルファスシリコン、106・・・ポリシリコン層、107・・・ホトレジスト、111・・・SiO2膜、113・・・ゲートメタル層、117・・・ソース・ドレイン電極、120・・・層間絶縁膜、122・・・バリア層、123・・・Al層、124・・・キャップ層、125・・・パッシベーション膜、126・・・平坦化膜、129・・・ITO。
Claims (10)
- 絶縁基板上に形成された薄膜トランジスタを有する表示装置であって、
前記薄膜トランジスタは、チャネルを形成する能動層がシリコン半導体膜であり、
前記チャネルは、チャネル中央部と、前記チャネルの幅方向のエッジ部であるチャネルエッジ部とを有し、
前記チャネル中央部と前記チャネルエッジ部とで、前記シリコン半導体層の結晶性が相違することを特徴とする表示装置。 - 請求項1において、
前記チャネル中央部と前記チャネルエッジ部とでキャリア移動度が1桁以上異なることを特徴とする表示装置。 - 請求項1または請求項2において、
前記チャネル中央部が多結晶シリコン膜で、前記チャネルエッジ部が微結晶シリコン膜であることを特徴とする表示装置。 - 請求項3において、
前記多結晶シリコン膜の平均粒径は1μm乃至3μm程度であり、前記微結晶シリコン膜の平均粒径は数10nm乃至数100nm程度であることを特徴とする表示装置。 - 請求項1または請求項2において、
前記チャネル中央部が多結晶シリコン膜で、前記チャネルエッジ部がアモルファスシリコン膜であることを特徴とする表示装置。 - 請求項1または請求項2において、
前記チャネル中央部と前記チャネルエッジ部とで結晶欠陥性が相違することを特徴とする表示装置。 - 絶縁基板上に形成された薄膜トランジスタを有する表示装置の製造方法であって、
前記絶縁基板に多結晶シリコン膜を形成する工程と、
前記薄膜トランジスタのチャネルを形成する島状能動層を加工するための感光性レジスト膜を塗布し、露光・現像して島状能動層のパターンのレジスト膜を形成する工程と、
前記島状能動層のパターンのレジスト膜をマスクとして、前記多結晶シリコン膜をエッチングし、前記島状能動層に加工する工程と、
前記島状能動層の加工に用いた前記レジスト膜をアッシング処理して、その側縁を縮小させて側縁から後退させ、チャネルエッジ部の島状能動層を露出する工程と、
前記島状能動層の露出した部分に不純物のインプランテーションを行う工程と、
を含むことを特徴とする表示装置の製造方法。 - 請求項7において、
前記不純物がアルゴンであることを特徴とする表示装置の製造方法。 - 請求項7又は8において、
前記不純物のインプランテーションにより、前記島状能動層の露出した部分が微結晶化されることを特徴とする表示装置の製造方法。 - 請求項7又は8において、
前記不純物のインプランテーションにより、前記島状能動層の露出した部分がアモルファス化されることを特徴とする表示装置の製造方法。
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