JP3398665B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JP3398665B2 JP3398665B2 JP2001047724A JP2001047724A JP3398665B2 JP 3398665 B2 JP3398665 B2 JP 3398665B2 JP 2001047724 A JP2001047724 A JP 2001047724A JP 2001047724 A JP2001047724 A JP 2001047724A JP 3398665 B2 JP3398665 B2 JP 3398665B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- region
- forming
- thin film
- conductive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジタの
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】プラズマ、発光ダイオード、液晶等の表
示デバイスは、表示部の薄型化が可能であり、事務機器
やコンピュータ等の表示装置あるいは特殊な表示装置へ
の用途として要求が高まっている。
示デバイスは、表示部の薄型化が可能であり、事務機器
やコンピュータ等の表示装置あるいは特殊な表示装置へ
の用途として要求が高まっている。
【０００３】これらの中で、非晶質であるアモルファス
・シリコン（ａ−Ｓｉ）または結晶を持ったシリコン
（ポリシリコン：ｐｏｌｙ−Ｓｉ）を用いた薄膜トラン
ジスタ（ＴＦＴ）をスイッチング素子としてマトリック
ス上に配した液晶表示装置（ＴＦＴ−ＬＣＤ）は、表示
品位が高く、低消費電力であるため、その開発が盛んに
行われている。
・シリコン（ａ−Ｓｉ）または結晶を持ったシリコン
（ポリシリコン：ｐｏｌｙ−Ｓｉ）を用いた薄膜トラン
ジスタ（ＴＦＴ）をスイッチング素子としてマトリック
ス上に配した液晶表示装置（ＴＦＴ−ＬＣＤ）は、表示
品位が高く、低消費電力であるため、その開発が盛んに
行われている。
【０００４】特にｐｏｌｙ−Ｓｉを用いたＴＦＴは、ａ
−ＳｉＴＦＴよりも移動度が１０から１００倍程度高
く、その利点を利用して画素スイッチング素子して用い
るだけでなく、周辺駆動回路にｐｏｌｙ−ＳｉＴＦＴを
用いて、画素ＴＦＴと駆動回路ＴＦＴを同一基板上に同
時に形成する駆動回路一体型ＴＦＴ−ＬＣＤの研究開発
が盛んに行われている。
−ＳｉＴＦＴよりも移動度が１０から１００倍程度高
く、その利点を利用して画素スイッチング素子して用い
るだけでなく、周辺駆動回路にｐｏｌｙ−ＳｉＴＦＴを
用いて、画素ＴＦＴと駆動回路ＴＦＴを同一基板上に同
時に形成する駆動回路一体型ＴＦＴ−ＬＣＤの研究開発
が盛んに行われている。
【０００５】ｐｏｌｙ−ＳｉＴＦＴは、ａ−ＳｉＴＦＴ
に比べ移動度は高いが、他方リーク電流（ＴＦＴがＯＦ
Ｆのとき流れてしまうリーク電流）がａ−ＳｉＴＦＴに
比べ高いという難点がある。駆動回路を構成する場合に
は、特に問題にならないが画素スイッチングに用いた場
合は、画質劣化の原因となる。
に比べ移動度は高いが、他方リーク電流（ＴＦＴがＯＦ
Ｆのとき流れてしまうリーク電流）がａ−ＳｉＴＦＴに
比べ高いという難点がある。駆動回路を構成する場合に
は、特に問題にならないが画素スイッチングに用いた場
合は、画質劣化の原因となる。
【０００６】そのため、画素に用いるｐｏｌｙ−ＳｉＴ
ＦＴには、さまざまに構造上に工夫をこらしたものがあ
る。その一例として、オフセット構造を持ったＴＦＴを
製造する場合、ソースドレイン領域、オフセット領域を
形成するために、フォトリソグラフィー工程が２回必要
である。従って露光のために少くとも２つのマスクが必
要であり、それに共うＰＥＰ工程等の露光工程も夫々必
要となり、工程が煩雑化するという問題があった。
ＦＴには、さまざまに構造上に工夫をこらしたものがあ
る。その一例として、オフセット構造を持ったＴＦＴを
製造する場合、ソースドレイン領域、オフセット領域を
形成するために、フォトリソグラフィー工程が２回必要
である。従って露光のために少くとも２つのマスクが必
要であり、それに共うＰＥＰ工程等の露光工程も夫々必
要となり、工程が煩雑化するという問題があった。
【０００７】
【発明が解決しようとする課題】従来の薄膜トランジタ
の製造方法は、リーク電流の低減化に有利なオフセット
構造を有するものの、少くとも２つのマスクを必要とす
る２回の露光工程が必要で工程が煩雑化する問題があっ
た。
の製造方法は、リーク電流の低減化に有利なオフセット
構造を有するものの、少くとも２つのマスクを必要とす
る２回の露光工程が必要で工程が煩雑化する問題があっ
た。
【０００８】本発明は上記問題点に鑑みてなされたもの
で、１回の露光工程でオフセット構造、あるいはLDD構
造を形成でき製造工程数を簡略化した、特性変動の少な
い信頼性の高い薄膜トランジスタの製造方法の提供を目
的とする。
で、１回の露光工程でオフセット構造、あるいはLDD構
造を形成でき製造工程数を簡略化した、特性変動の少な
い信頼性の高い薄膜トランジスタの製造方法の提供を目
的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に基板上に半導体層を島状に形成する第１工程と、この
半導体層上に絶縁膜を形成する第２工程と、前記絶縁膜
上に導電膜を形成する第３工程と、前記導電膜上に所定
パターンのレジストマスクを形成する第４工程と、前記
レジストマスクを用いて、前記導電膜をそのエッジ部が
所定大きさの第１テーパ角をもち底面が広がったテーパ
ー加工する第５工程と、前記レジストマスクおよび前記
導電膜をマスクとして前記半導体層に不純物を導入する
第６工程と、前記レジストマスクを用いて前記導電膜の
側面をエッチングし、そのエッジ部が前記第１テーパ角
よりも大きい第２テーパ角をもつゲート電極を形成する
第７工程とを具備し、前記第６工程により前記半導体層
中に不純物濃度の高い高濃度領域および前記高濃度領域
よりも不純物濃度の低い低濃度領域を形成することを特
徴とする薄膜トランジスタの製造方法を提供するもので
ある。ここで、半導体は４族半導体や３−４族等の加工
物半導体であっても良いが、液晶表示装置に使用した際
の画質向上面からシリコンが好ましい。
に基板上に半導体層を島状に形成する第１工程と、この
半導体層上に絶縁膜を形成する第２工程と、前記絶縁膜
上に導電膜を形成する第３工程と、前記導電膜上に所定
パターンのレジストマスクを形成する第４工程と、前記
レジストマスクを用いて、前記導電膜をそのエッジ部が
所定大きさの第１テーパ角をもち底面が広がったテーパ
ー加工する第５工程と、前記レジストマスクおよび前記
導電膜をマスクとして前記半導体層に不純物を導入する
第６工程と、前記レジストマスクを用いて前記導電膜の
側面をエッチングし、そのエッジ部が前記第１テーパ角
よりも大きい第２テーパ角をもつゲート電極を形成する
第７工程とを具備し、前記第６工程により前記半導体層
中に不純物濃度の高い高濃度領域および前記高濃度領域
よりも不純物濃度の低い低濃度領域を形成することを特
徴とする薄膜トランジスタの製造方法を提供するもので
ある。ここで、半導体は４族半導体や３−４族等の加工
物半導体であっても良いが、液晶表示装置に使用した際
の画質向上面からシリコンが好ましい。
【００１０】透明絶縁性基板上に、薄膜トランジスタを
製造する際、ゲート電極のエッチング工程、不純物注入
工程、再エッチング工程を、同一のマスクで行うことに
より、サブミクロンあるいはミクロンオーダのオフセッ
ト領域の製造工程を簡略化することができる。しかも不
要な不純物がマスクを介してチャネルに注入されるのを
抑制し特性の変動が抑えられる。これらによりコストの
低下、歩留まりの向上が可能となる。
製造する際、ゲート電極のエッチング工程、不純物注入
工程、再エッチング工程を、同一のマスクで行うことに
より、サブミクロンあるいはミクロンオーダのオフセッ
ト領域の製造工程を簡略化することができる。しかも不
要な不純物がマスクを介してチャネルに注入されるのを
抑制し特性の変動が抑えられる。これらによりコストの
低下、歩留まりの向上が可能となる。
【００１１】
【発明の実施の形態】以下、本発明の詳細を図示の実施
例により説明する。 （実施例１）実施例１を図１に従い説明する。図１には
ｎチャネルコプラナ型ＴＦＴの製造工程を示している。
例により説明する。 （実施例１）実施例１を図１に従い説明する。図１には
ｎチャネルコプラナ型ＴＦＴの製造工程を示している。
【００１２】最初にガラス基板・石英基板等からなる透
光性絶縁基板１０１上にＣＶＤ法によりバッファ層とな
るＳｉＯｘ膜１０２を１００ｎｍ程度被着する。さらに
ＣＶＤ法によりａ−Ｓｉ：Ｈ膜を５０ｎｍ被着し、４５
０度で１時間炉アニールを行った後、例えばＸｅＣｌエ
キシマレーザアニールによりａ−Ｓｉ：Ｈ膜を溶融再結
晶化させｐｏｌｙ−Ｓｉ膜１０３を形成する。その後、
フォトリソグラフィ等によりｐｏｌｙ−Ｓｉ膜すなわち
半導体層１０３をパターニング、エッチングし、島状に
加工する（図１（ａ））。
光性絶縁基板１０１上にＣＶＤ法によりバッファ層とな
るＳｉＯｘ膜１０２を１００ｎｍ程度被着する。さらに
ＣＶＤ法によりａ−Ｓｉ：Ｈ膜を５０ｎｍ被着し、４５
０度で１時間炉アニールを行った後、例えばＸｅＣｌエ
キシマレーザアニールによりａ−Ｓｉ：Ｈ膜を溶融再結
晶化させｐｏｌｙ−Ｓｉ膜１０３を形成する。その後、
フォトリソグラフィ等によりｐｏｌｙ−Ｓｉ膜すなわち
半導体層１０３をパターニング、エッチングし、島状に
加工する（図１（ａ））。
【００１３】次に、ＣＶＤ法によりゲート絶縁膜として
ＳｉＯｘ膜１０４を１００ｎｍ被着した後、ゲート電極
として例えば燐ドープａ−Ｓｉの導電膜１０５を４００
ｎｍ被着する（図１（ｂ））。
ＳｉＯｘ膜１０４を１００ｎｍ被着した後、ゲート電極
として例えば燐ドープａ−Ｓｉの導電膜１０５を４００
ｎｍ被着する（図１（ｂ））。
【００１４】フォトリソグラフィによりレジスト、感光
性ポリイミド１０６等をパターニングした後に、ゲート
電極１０７ａを例えばＣＤＥ法等によりθ１＝２５°の
角度がつくようにエッチングを行う（図１（ｃ））。
性ポリイミド１０６等をパターニングした後に、ゲート
電極１０７ａを例えばＣＤＥ法等によりθ１＝２５°の
角度がつくようにエッチングを行う（図１（ｃ））。
【００１５】次にポリイミド等のレジスト１０６の剥離
を行わず、このレジスト１０６及びゲート電極１０７ａ
をマスクとしてイオン注入、イオンドーピング法により
燐を注入する。イオン注入法の場合、例えば加速電圧は
１００ｋｅＶ、ドーズ量は５×１０１５ｃｍ−２とす
る。燐イオンは上部にゲート電極が存在しないソース・
ドレイン領域１０８には燐イオンがヘビードープされ
る。この領域に電気的に隣接してゲートテーパ端部を通
過して燐イオンが注入される領域、つまりライトリィド
ープされた領域１０９、さらに隣接して膜厚が２１５ｎ
ｍ以上あるテーパ部直下の活性層領域、すなわちイント
リンシックＳｉのままである領域１１０が得られる（図
１（ｄ））。燐イオンのドーピングガスはＰＨ３／Ｈ２
のような化合物が通常用いられ、ゲート電極は燐イオン
のドーピングに対してマスク効果をもつ。しかし水素イ
オンはゲート電極を突き抜け易く直下の半導体層のチャ
ネルに入るため、レジスト膜がこの水素のような軽い元
素のドーピングに対してマスク作用を発揮する。実施例
ではゲート電極にａ−Ｓｉを用いたが、ＭｏＷ材などの
金属を用いても水素の突き抜けが起こるのでレジストマ
スクが有効に作用する。
を行わず、このレジスト１０６及びゲート電極１０７ａ
をマスクとしてイオン注入、イオンドーピング法により
燐を注入する。イオン注入法の場合、例えば加速電圧は
１００ｋｅＶ、ドーズ量は５×１０１５ｃｍ−２とす
る。燐イオンは上部にゲート電極が存在しないソース・
ドレイン領域１０８には燐イオンがヘビードープされ
る。この領域に電気的に隣接してゲートテーパ端部を通
過して燐イオンが注入される領域、つまりライトリィド
ープされた領域１０９、さらに隣接して膜厚が２１５ｎ
ｍ以上あるテーパ部直下の活性層領域、すなわちイント
リンシックＳｉのままである領域１１０が得られる（図
１（ｄ））。燐イオンのドーピングガスはＰＨ３／Ｈ２
のような化合物が通常用いられ、ゲート電極は燐イオン
のドーピングに対してマスク効果をもつ。しかし水素イ
オンはゲート電極を突き抜け易く直下の半導体層のチャ
ネルに入るため、レジスト膜がこの水素のような軽い元
素のドーピングに対してマスク作用を発揮する。実施例
ではゲート電極にａ−Ｓｉを用いたが、ＭｏＷ材などの
金属を用いても水素の突き抜けが起こるのでレジストマ
スクが有効に作用する。
【００１６】次にレジスト・ポリイミド等の剥離を行わ
ず、ＣＤＥ法によるエッチング時に用いたままの状態で
さらに、ＲＩＥ法の異方性エッチング時のマスクとして
使用する。ＲＩＥ法によりθ２＝８７度のテーパ角でゲ
ート電極を再エッチングすると約６００ｎｍのオフセッ
ト領域１１０と、約４６０ｎｍのＬＤＤ領域１０９が形
成できる。このときの活性層及びゲート電極の状態につ
いて記載する。ゲート電極の再エッチングによりゲート
電極１０７ｂ長は短くなり、それにともないチャネル領
域はやや短くなる。チャネルに隣接して前記ライトリィ
ドープ（ＬＤＤ）領域１０９、イントリンシックＳｉ領
域（オフセット領域）１１０がソース・ドレイン領域の
一部として加わる（図１（ｅ））。
ず、ＣＤＥ法によるエッチング時に用いたままの状態で
さらに、ＲＩＥ法の異方性エッチング時のマスクとして
使用する。ＲＩＥ法によりθ２＝８７度のテーパ角でゲ
ート電極を再エッチングすると約６００ｎｍのオフセッ
ト領域１１０と、約４６０ｎｍのＬＤＤ領域１０９が形
成できる。このときの活性層及びゲート電極の状態につ
いて記載する。ゲート電極の再エッチングによりゲート
電極１０７ｂ長は短くなり、それにともないチャネル領
域はやや短くなる。チャネルに隣接して前記ライトリィ
ドープ（ＬＤＤ）領域１０９、イントリンシックＳｉ領
域（オフセット領域）１１０がソース・ドレイン領域の
一部として加わる（図１（ｅ））。
【００１７】この後レジスト等の剥離を行った後、ＡＰ
ＣＶＤ法により層間絶縁膜１１１を４００ｎｍ程度被着
する（図１（ｆ））。次に、例えばＸｅＣｌエキシマレ
ーザアニールによりソース・ドレイン領域、ゲート電極
１０７ｂの活性化を行う。この時のレーザエネルギーは
約２００ｍＪ／ｃｍ２とすれば、十分に活性化ができ
る。レーザ活性化法を用いた場合不純物の拡散長は、た
かだか６０ｎｍ程度であるので約５４０ｎｍ（０．５μ
ｍ）のオフセット領域１１０が形成される。さらに、Ｌ
ＤＤ領域１０９とオフセット領域１１０を同時に溶融さ
せるために、良好なｎ／ｉ接合を形成できることも、リ
ーク電流低減に寄与している（図１（ｇ））。
ＣＶＤ法により層間絶縁膜１１１を４００ｎｍ程度被着
する（図１（ｆ））。次に、例えばＸｅＣｌエキシマレ
ーザアニールによりソース・ドレイン領域、ゲート電極
１０７ｂの活性化を行う。この時のレーザエネルギーは
約２００ｍＪ／ｃｍ２とすれば、十分に活性化ができ
る。レーザ活性化法を用いた場合不純物の拡散長は、た
かだか６０ｎｍ程度であるので約５４０ｎｍ（０．５μ
ｍ）のオフセット領域１１０が形成される。さらに、Ｌ
ＤＤ領域１０９とオフセット領域１１０を同時に溶融さ
せるために、良好なｎ／ｉ接合を形成できることも、リ
ーク電流低減に寄与している（図１（ｇ））。
【００１８】さらに、フォトリソグラフィによりコンタ
クトホールＨを開孔し（図１（ｈ））、ソース・ドレイ
ン電極として例えばＡｌ膜をスパッタリング法により成
膜する。フォトリソグラフィ等によりソース・ドレイン
電極１１２にパターニングして、ｎチャネルコプラナ型
ＴＦＴが完成する（図１（ｉ））。
クトホールＨを開孔し（図１（ｈ））、ソース・ドレイ
ン電極として例えばＡｌ膜をスパッタリング法により成
膜する。フォトリソグラフィ等によりソース・ドレイン
電極１１２にパターニングして、ｎチャネルコプラナ型
ＴＦＴが完成する（図１（ｉ））。
【００１９】ここでゲート電極１０７ａ、１０７ｂのテ
ーパー加工について説明を加える。ゲート電極をテーパ
エッチングする際、図２に示したようにゲート電極１０
７ａのテーパ角をθ１度とする。次に、レジスト等の剥
離を行わずそのままゲート電極１０７ａをマスクとして
不純物を注入する。さらに、前記ゲート電極１０７ａエ
ッチング時に用いたレジスト等をマスクとし、ゲート電
極１０７ａのエッヂ部が垂直あるいは垂直に近い角度
（θ２）になるように再エッチングを行ってゲート電極
１０７ｂを形成する。この時、θ２＞θ１なる条件でエ
ッチングすることは、言うまでもない。ゲート電極１０
７ａ、ゲート絶縁膜１０４を通過して不純物が注入され
る領域の長さ（Ｌ）と、チャネル領域に隣接したイント
リンシックポリシリコンのいわゆるオフセット領域の長
さ（Ｌ０）の制御は、ゲート電極１０７ａ、１０７ｂの
膜厚、イオン加速電圧、ゲート電極テーパ部の角度（θ
１、θ２）等によって制御する。この時の活性層１０３
中の平均不純物密度を図３に示す。このように、１度の
不純物注入工程で、ゲート電極端１０７ｂからの距離に
より、高不純物濃度領域１０８（＞Ｌ）、低不純物濃度
領域１０９（Ｌ＞Ｌ０）、オフセット領域１１０（Ｌ０
＞０）の３領域を形成することができる。
ーパー加工について説明を加える。ゲート電極をテーパ
エッチングする際、図２に示したようにゲート電極１０
７ａのテーパ角をθ１度とする。次に、レジスト等の剥
離を行わずそのままゲート電極１０７ａをマスクとして
不純物を注入する。さらに、前記ゲート電極１０７ａエ
ッチング時に用いたレジスト等をマスクとし、ゲート電
極１０７ａのエッヂ部が垂直あるいは垂直に近い角度
（θ２）になるように再エッチングを行ってゲート電極
１０７ｂを形成する。この時、θ２＞θ１なる条件でエ
ッチングすることは、言うまでもない。ゲート電極１０
７ａ、ゲート絶縁膜１０４を通過して不純物が注入され
る領域の長さ（Ｌ）と、チャネル領域に隣接したイント
リンシックポリシリコンのいわゆるオフセット領域の長
さ（Ｌ０）の制御は、ゲート電極１０７ａ、１０７ｂの
膜厚、イオン加速電圧、ゲート電極テーパ部の角度（θ
１、θ２）等によって制御する。この時の活性層１０３
中の平均不純物密度を図３に示す。このように、１度の
不純物注入工程で、ゲート電極端１０７ｂからの距離に
より、高不純物濃度領域１０８（＞Ｌ）、低不純物濃度
領域１０９（Ｌ＞Ｌ０）、オフセット領域１１０（Ｌ０
＞０）の３領域を形成することができる。
【００２０】また、ゲート電極を上記条件（θ２＞
θ１）で２回でエッチングした後、ゲート電極をマスク
として、さらに不純物を低濃度で注入するとＬＤＤ構造
をとることもできる。
θ１）で２回でエッチングした後、ゲート電極をマスク
として、さらに不純物を低濃度で注入するとＬＤＤ構造
をとることもできる。
【００２１】このとき、不純物を含まないｐｏｌｙ−Ｓ
ｉ領域（オフセット領域）１０４の長さ（Ｌ）と、低不
純物濃度領域１０５の長さ（Ｌ０）の比（Ｌ／Ｌ０）が
０．１以上であることが高い信頼性を得ることから好ま
しい。
ｉ領域（オフセット領域）１０４の長さ（Ｌ）と、低不
純物濃度領域１０５の長さ（Ｌ０）の比（Ｌ／Ｌ０）が
０．１以上であることが高い信頼性を得ることから好ま
しい。
【００２２】この製造方法によれば、オフセット領域を
形成するために新たなマスクを必要としない。従ってそ
の分の余分のＰＥＰ工程等がなくなり、大幅に工程を簡
略化することができる。
形成するために新たなマスクを必要としない。従ってそ
の分の余分のＰＥＰ工程等がなくなり、大幅に工程を簡
略化することができる。
【００２３】本発明のＴＦＴにおいては、容易にオフセ
ット構造を形成することができリーク電流を７×１０
-11Ａ程度に低減でき、ゲート電極にテーパがついてい
るにも関わらず、前記ゲート電極直下のゲート絶縁膜中
に燐イオンが注入されずＴＦＴの信頼性が向上する。 （実施例２）本実施例が、実施例１と異なる点は、半導
体がＳｉ以外の半導体である化合物半導体のＧａＡｓで
あり、ゲート電極がＷＮｘのショットキー電極になった
ことにある。この場合、実施例１の様なゲート絶縁膜は
必要ないので、Ｓｉ基板上にＧａＡｓ層を形成してお
き、このＧａＡｓ層上にさらに形成したテーパ形状（底
面が広がった台形）のゲート電極から不純物をイオン注
入してソース・ドレイン領域を形成し、この後、ゲート
電極の側面を実施例１と同様にエッチングする。エッチ
ングした下部のＧａＡｓ層がオフセット領域となる。こ
れによって実施例１とは材料系は異なるもののＧａＡｓ
を用いたコプラナ型ＴＦＴをオフセット領域を持った構
造で実施例１と同様に形成することができる。
ット構造を形成することができリーク電流を７×１０
-11Ａ程度に低減でき、ゲート電極にテーパがついてい
るにも関わらず、前記ゲート電極直下のゲート絶縁膜中
に燐イオンが注入されずＴＦＴの信頼性が向上する。 （実施例２）本実施例が、実施例１と異なる点は、半導
体がＳｉ以外の半導体である化合物半導体のＧａＡｓで
あり、ゲート電極がＷＮｘのショットキー電極になった
ことにある。この場合、実施例１の様なゲート絶縁膜は
必要ないので、Ｓｉ基板上にＧａＡｓ層を形成してお
き、このＧａＡｓ層上にさらに形成したテーパ形状（底
面が広がった台形）のゲート電極から不純物をイオン注
入してソース・ドレイン領域を形成し、この後、ゲート
電極の側面を実施例１と同様にエッチングする。エッチ
ングした下部のＧａＡｓ層がオフセット領域となる。こ
れによって実施例１とは材料系は異なるもののＧａＡｓ
を用いたコプラナ型ＴＦＴをオフセット領域を持った構
造で実施例１と同様に形成することができる。
【００２４】なお、本発明では、コプラナ型ＴＦＴにつ
いて説明したが、本発明の主旨を逸脱しない範囲におい
て、さまざまに変形することができる。例えばソース・
ドレイン領域、チャネル領域よりもゲート電極が上にく
るＴＦＴ、例えばスタガ型ＴＦＴについても同様に実施
することができる。また、ｎチャネルまたはｐチャネル
タイプのＴＦＴに適用することができるのは言うまでも
ない。ゲート電極材料については、高融点金属、その経
過物、窒化物などが使用でき、また、ゲート絶縁膜につ
いては、窒化シリコン、窒化酸化シリコン等が使用で
き、さらには、ソース・ドレイン領域、チャネル領域に
ついては、、多結晶、非晶質の各種半導体を使用するこ
とができる。
いて説明したが、本発明の主旨を逸脱しない範囲におい
て、さまざまに変形することができる。例えばソース・
ドレイン領域、チャネル領域よりもゲート電極が上にく
るＴＦＴ、例えばスタガ型ＴＦＴについても同様に実施
することができる。また、ｎチャネルまたはｐチャネル
タイプのＴＦＴに適用することができるのは言うまでも
ない。ゲート電極材料については、高融点金属、その経
過物、窒化物などが使用でき、また、ゲート絶縁膜につ
いては、窒化シリコン、窒化酸化シリコン等が使用で
き、さらには、ソース・ドレイン領域、チャネル領域に
ついては、、多結晶、非晶質の各種半導体を使用するこ
とができる。
【００２５】
【発明の効果】本発明により、オフセット領域を形成す
るためのフォトリソグラフィ工程を削除し、製造工程を
簡略化することができる。それによりコストの低下、歩
留まりの向上が可能となる。しかもレジストの上から
燐、ボロンなどの不純物を導入すると、ポリシリコンの
チャネル領域への水素のような軽い不純物のドーピング
を効果的に抑制することができる。そして、トランジス
タのしきい値電圧Ｖｔｈの変動を抑制することが可能と
なる。
るためのフォトリソグラフィ工程を削除し、製造工程を
簡略化することができる。それによりコストの低下、歩
留まりの向上が可能となる。しかもレジストの上から
燐、ボロンなどの不純物を導入すると、ポリシリコンの
チャネル領域への水素のような軽い不純物のドーピング
を効果的に抑制することができる。そして、トランジス
タのしきい値電圧Ｖｔｈの変動を抑制することが可能と
なる。
【図１】 本発明の実施例を工程順に示した断面図。
【図２】 本発明の実施例の要部拡大図。
【図３】 本発明の実施例を説明する図。
１０１ 基板
１０２ バッファ層
１０３ 多結晶シリコンチャネル（半導体層）
１０４ ゲート絶縁膜
１０５ 導電膜
１０７ａ、１０７ｂ ゲート電極
１０８ ソース・ドレイン領域
１０９ 低不純物濃度領域
１１０ オフセット領域
１１１ 層間絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−235680（ＪＰ，Ａ)
特開 昭58−204570（ＪＰ，Ａ)
特開 平４−323876（ＪＰ，Ａ)
特開 平７−131027（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/265
Claims (3)
- 【請求項１】 基板上に半導体層を島状に形成する第１
工程と、この半導体層上に絶縁膜を形成する第２工程
と、前記絶縁膜上に導電膜を形成する第３工程と、前記
導電膜上に所定パターンのレジストマスクを形成する第
４工程と、前記レジストマスクを用いて、前記導電膜を
そのエッジ部が所定大きさの第１テーパ角をもち底面が
広がったテーパー加工する第５工程と、前記レジストマ
スクおよび前記導電膜をマスクとして前記半導体層に不
純物を導入する第６工程と、前記レジストマスクを用い
て前記導電膜の側面をエッチングし、そのエッジ部が前
記第１テーパ角よりも大きい第２テーパ角をもつゲート
電極を形成する第７工程とを具備し、前記第６工程によ
り前記半導体層中に不純物濃度の高い高濃度領域および
前記高濃度領域よりも不純物濃度の低い低濃度領域を形
成することを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 第１工程の前に、前記基板上にバッファ
層を形成する工程を具備することを特徴とする請求項１
記載の薄膜トランジスタの製造方法。 - 【請求項３】 第７工程の後に、前記ゲート電極および
ソース・ドレイン領域をレーザ活性化する工程を具備す
ることを特徴とする請求項１記載の薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001047724A JP3398665B2 (ja) | 2001-02-23 | 2001-02-23 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001047724A JP3398665B2 (ja) | 2001-02-23 | 2001-02-23 | 薄膜トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02580094A Division JP3398453B2 (ja) | 1994-02-24 | 1994-02-24 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001274413A JP2001274413A (ja) | 2001-10-05 |
| JP3398665B2 true JP3398665B2 (ja) | 2003-04-21 |
Family
ID=18909093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001047724A Expired - Fee Related JP3398665B2 (ja) | 2001-02-23 | 2001-02-23 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3398665B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100491142B1 (ko) * | 2001-11-20 | 2005-05-24 | 삼성에스디아이 주식회사 | 박막 트랜지스터의 제조방법 |
| JP4604675B2 (ja) * | 2004-11-18 | 2011-01-05 | ソニー株式会社 | 表示装置 |
| US7638372B2 (en) | 2005-06-22 | 2009-12-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| CN106128961A (zh) * | 2016-08-30 | 2016-11-16 | 深圳市华星光电技术有限公司 | 一种ltps薄膜晶体管的制作方法 |
-
2001
- 2001-02-23 JP JP2001047724A patent/JP3398665B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001274413A (ja) | 2001-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3398453B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100287776B1 (ko) | 반도체장치및그제작방법 | |
| US7968886B2 (en) | Semiconductor integrated circuit and method of fabricating same | |
| US5913113A (en) | Method for fabricating a thin film transistor of a liquid crystal display device | |
| KR100402845B1 (ko) | 액정표시장치의제조방법 | |
| JPH07176750A (ja) | 薄膜トランジスターの製造方法 | |
| JP2949404B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH10256554A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100653298B1 (ko) | 박막 트랜지스터의 제조 방법 | |
| JP3398665B2 (ja) | 薄膜トランジスタの製造方法 | |
| US20050110090A1 (en) | Thin film transistor, method of fabricating the same, and flat panel display using the thin film transistor | |
| JP2002151700A (ja) | 薄膜トランジスタ | |
| JP3481902B2 (ja) | Ｔｆｔアレイの製造方法 | |
| JP3358284B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3345756B2 (ja) | 半導体装置の製造方法 | |
| KR20040058714A (ko) | 액정 표시 장치의 박막 트랜지스터 제조 방법 | |
| JP4160174B2 (ja) | 半導体装置 | |
| KR20040059158A (ko) | 액정 표시 장치의 박막 트랜지스터 제조 방법 | |
| JP3578424B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JP2001036097A (ja) | 半導体装置 | |
| JPH0992716A (ja) | 非単結晶半導体装置及びその製造方法 | |
| JPH0851212A (ja) | 薄膜トランジスタの製造方法 | |
| KR100252754B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| JP3362026B2 (ja) | 半導体装置 | |
| JP2007027198A (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080214 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090214 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100214 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100214 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |