KR100491142B1 - 박막 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터의 제조방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터의 제조방법은, 기판 상에 반도체층을 형성하는 단계; 상기 반도체층을 포함하는 상기 기판 상에 게이트절연막 및 도전막을 순차적으로 형성하는 단계; 상기 반도체층의 채널영역을 폐쇄하는 감광막 패턴 또는 보호막 패턴을 상기 도전막 상에 형성하는 단계; 상기 감광막 패턴 또는 보호막 패턴을 마스크로 사용하여 상기 도전막을 식각하여 게이트를 형성하는 단계; 및 상기 감광막 패턴 또는 보호막 패턴을 마스크로 사용하여 이온샤워방식으로 이온주입공정을 수행하여 상기 게이트 양측의 상기 반도체층에 소오스영역/드레인영역을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
따라서, 이온샤워방식에 의해서 불순물과 함께 발생된 수소(H)성분이 게이트, 게이트절연막, 반도체층 및 기판 내부로 주입됨으로써 게이트절연막 및 반도체층의 계면특성이 변화되고, 박막 트랜지스터의 문턱전압, 전자이동도 및 신뢰도 등의 박막 트랜지스터 특성이 열화되는 것을 방지할 수 있는 효과가 있다.
Description
본 발명은 박막 트랜지스터에 관한 것으로써, 보다 상세하게는 이온샤워(Ion shower)방식으로 불순물을 이온주입하는 과정에 수소(H) 성분이 채널영역에 도핑되는 것을 방지할 수 있는 박막 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 차세대 평판표시장치로 주목받고 있는 유기전계발광표시장치는 유기전계발광소자와 이를 구동시키는 박막 트랜지스터를 구비한다.
이와 같은 박막 트랜지스터는, 폴리실리콘 박막 트랜지스터의 오프상태에서의 누설전류를 방지하기 위하여 LDD(Lightly Doped Drain) 구조 또는 오프셋(off-set)구조를 채용하고 있으며, 상기 박막 트랜지스터의 채널층의 문턱전압, 전자이동도 등을 조절하여 소자의 동작특성을 향상시기키기 위한 노력이 진행되고 있다.
도1a 및 도1b는 종래의 CMOS 박막 트랜지스터의 제조공정을 설명하기 위한 공정 단면도들이다.
종래의 CMOS 박막 트랜지스터의 제조방법은, 도1a에 도시된 바와 같이 N형 박막 트랜지스터 영역(10a)과 P형 박막 트랜지스터 영역(10b)을 구비한 기판(10) 상에 폴리실리콘막을 증착한 후, 상기 폴리실리콘막을 패터닝하여 N형 박막 트랜지스터 영역(10a)과 P형 박막 트랜지스터 영역(10b)에 각각 반도체층패턴(11a, 11b)을 형성한다.
이어서, 상기 반도체층패턴(11a, 11b)이 형성된 기판(10) 전면에 게이트절연막(12)을 형성하고, 상기 게이트절연막(12) 상에 게이트 전극물질을 전면 증착하여 도전막(13)을 형성한다. 다음으로, 상기 도전막(13) 상에 N형 박막 트랜지스터 영역(10a)을 완전 폐쇄하고, P형 박막 트랜지스터 영역(10b)의 반도체층패턴(11b)의 채널영역을 폐쇄하는 소정의 제 1 포토레지스트 패턴을 형성한 후, 상기 제 1 포토레지스트 패턴을 마스크로 사용하여 식각공정을 진행하여 P형 박막 트랜지스터 영역(10b)의 게이트절연막(12) 상에 P형 박막 트랜지스터의 게이트(14b)를 형성한다. 그리고, 상기 제 1 포토레지스트 패턴을 제거한 후, 상기 게이트(14b)를 마스크로 사용하여 이온샤워(Ion shower)방식에 의해서 발생된 P+형 불순물을 이온주입하여 P형 박막 트랜지스터 영역(10b)의 게이트(14b) 양측의 반도체층패턴(11b)에 고농도 소오스영역/드레인영역(16)을 형성한다.
이때, 이온샤워(Ion shower)방식에 의해서 P+형 불순물을 생성함으로써 P+형 불순물 이외의 수소(H)성분이 게이트(14b), 게이트절연막(12) 및 반도체층패턴(11b)으로 이온주입된다.
그리고, 도1b에 도시된 바와 같이 상기 게이트(14b)를 포함하는 P형 박막 트랜지스터 영역(10b)을 완전 폐쇄하고, N형 박막 트랜지스터 영역(10a)의 반도체층패턴(11a)의 채널영역을 폐쇄하는 소정의 제 2 포토레지스트 패턴을 형성한 후, 상기 소정의 제 2 포토레지스트 패턴을 마스크로 사용하여 식각공정을 수행함으로써 N형 박막 트랜지스터의 게이트(14a)를 형성한다. 다음으로, 상기 제 2 포토레지스트 패턴을 마스크로 사용하여 N- 불순물을 이온주입하여 N형 박막 트랜지스터 영역(10a)의 게이트(14a) 양측의 반도체층패턴(11a) 내부에 LDD(18)을 형성한다. 이어서, 상기 제 2 포토레지스트 패턴을 제거한 후, P형 박막 트랜지스터 영역(10b)을 완전 폐쇄하고, N형 박막 트랜지스터 영역(10a)의 게이트(14a) 외곽 소정부를 폐쇄하는 소정의 제 3 포토레지스트 패턴을 형성한다. 마지막으로, 상기 소정의 포토레지스트 패턴을 마스크로 사용하여 N+ 불순물을 LDD영역(18)에 이온주입하여 고농도 소오스영역/드레인영역(20)을 형성한 후, 상기 소정의 제 3 포토레지스트 패턴을 제거함으로써 LDD구조의 CMOS 박막 트랜지스터를 형성한다.
그러나, 도2에 도시된 바와 같이 P형 박막 트랜지스터 영역의 게이트를 마스크로 사용하여 P+ 불순물을 이온주입하여 고농도 소오스영역/드레인영역을 형성하는 과정에 P+ 불순물 이외의 수소(H)성분이 게이트, 게이트절연막 및 반도체층패턴의 채널층에까지 주입되는 문제점이 있었다.
이는, 질량분석기를 구비함으로써 원하는 불순물 이외의 성분은 제거할 수 있는 이온주입장치와는 달리 이온샤워(Ion shower)방식으로 P+형 불순물을 생성함으로써 P+형 불순물과 수소(H)성분이 함께 생성되기 때문이다.
예를들어 상세히 설명하면, 이온샤워방식으로 보론(B)을 이온주입하기 위하여 B2H6가스를 이온샤워방식에 의해서 분해하면, BX
+, BXHY
+ 및 HX
+가 동시에 발생되며 상기 발생된 BX
+, BXHY
+ 및 HX
+ 중의 수소(H)성분을 포함한 BXHY
+ 및 HX
+는 질량분석기 등에 의해서 제거되지 않고 BX
+와 함께 반도체층에 주입된다.
따라서, 게이트절연막 및 반도체층의 막특성과 계면특성이 변화되고, 박막 트랜지스터의 문턱전압, 전자이동도 및 신뢰도 등의 박막 트랜지스터 특성이 열화되는 문제점이 발생하고 있다.
본 발명의 목적은, 이온샤워방식으로 불순물을 생성하여 게이트를 마스크로 사용하여 P형 박막 트랜지스터 영역 또는 N형 박막 트랜지스터 영역의 반도체층에 불순물을 주입하는 과정에 원하는 불순물 이외의 수소(H)성분이 채널층에 주입되어 박막 트랜지스터의 특성이 열화되는 것을 방지할 수 있는 박막 트랜지스터의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터의 제조방법은, 기판 상에 반도체층을 형성하는 단계; 상기 반도체층을 포함하는 상기 기판 상에 게이트절연막 및 도전막을 순차적으로 형성하는 단계; 상기 도전막 상부에 상기 반도체층의 채널영역을 폐쇄하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 상기 도전막을 식각하여 게이트를 형성하는 단계; 및 상기 감광막 패턴을 마스크로 이온샤워방식으로 상기 게이트 양측의 상기 반도체층패턴에 소오스영역/드레인영역을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
여기서, 상기 감광막 패턴은 아크릴(Acryl), PI(Polyimide) 및 BCB(Benzocyclobutene) 중의 어느 하나의 재질로 형성할 수 있고, 상기 감광막 패턴을 마스크로 사용하여 이온주입공정을 진행하기 이전에 상기 감광막 패턴을 소정온도로 베이크(Bake)하는 공정이 더 수행될 수 있다.
또한, 상기 감광막 패턴은 5,000Å이상의 두께로 형성할 수 있다.
그리고, 본 발명에 따른 다른 박막 트랜지스터의 제조방법은, 기판 상에 반도체층패턴을 형성하는 단계; 상기 반도체층패턴을 포함하는 상기 기판 상에 게이트절연막을 형성하고, 상기 게이트절연막 상에 3.5g/㎤ 내지 4.5g/㎤의 밀도를 가진 도전성 물질로 3,500Å 내지 4,500Å 이하의 두께로 도전막을 형성하는 단계; 상기 도전막을 식각하여 게이트를 형성하는 단계; 및 상기 게이트를 마스크로 사용하여 이온샤워방식으로 이온주입공정을 수행하여 상기 게이트 양측의 상기 반도체층패턴에 소오스영역/드레인영역을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
여기서, 상기 도전막은 Mo, W 및 MoW 중의 어느 하나의 재질로 형성할 수 있다.
또한, 본 발명에 따른 또 다른 박막 트랜지스터의 제조방법은, 기판 상에 반도체층패턴을 형성하는 단계; 상기 반도체층패턴을 포함하는 상기 기판 상에 게이트절연막을 형성하고, 상기 게이트절연막 상에 1.5g/㎤ 내지 2.5g/㎤의 밀도를 가진 도전성 물질로 3,500Å 내지 4,500Å 이상의 두께로 도전막을 형성하는 단계; 상기 도전막을 식각하여 게이트를 형성하는 단계; 및 상기 게이트를 마스크로 사용하여 이온샤워방식으로 이온주입공정을 수행하여 상기 게이트 양측의 상기 반도체층패턴에 소오스영역/드레인영역을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
여기서, 상기 도전막은 Al 또는 AlNd 재질로 형성할 수 있다.
그리고, 본 발명에 따른 또 다른 박막 트랜지스터의 제조방법은, 기판 상에 반도체층패턴을 형성하는 단계; 상기 반도체층패턴을 포함하는 상기 기판 상에 게이트절연막 및 도전막을 순차적으로 형성하는 단계; 상기 도전막 상부에 상기 반도체층패턴의 채널영역을 폐쇄하는 보호막 패턴을 형성하는 단계; 상기 보호막 패턴을 마스크로 사용하여 상기 도전막을 식각하여 게이트를 형성하는 단계; 및 상기 보호막 패턴을 마스크로 사용하여 이온샤워방식으로 이온주입공정을 수행하여 상기 게이트 양측의 상기 반도체층패턴에 소오스영역/드레인영역을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
여기서, 상기 보호막 패턴은 산화막, 나이트라이드막 및 실리사이드막 등의 절연막으로 형성하거나 Mo, W, MoW, Al 및 AlNd 등의 금속막으로 형성할 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 구체적인 실시예를 설명하고자 한다.
도3a 내지 도3e는 본 발명의 제 1 실시예에 따른 CMOS 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
본 발명에 따른 CMOS 박막 트랜지스터의 제조방법은, 도3a에 도시된 바와 같이 N형 박막 트랜지스터 영역(30a)과 P형 박막 트랜지스터 영역(30b)을 구비한 기판(30)상에 폴리실리콘을 증착한 후, 패터닝하여 N형 및 P형 박막 트랜지스터 영역(30a, 30b)에 반도체층패턴(31a, 31b)을 각각 형성한다.
다음으로, 도3b에 도시된 바와 같이 상기 기판(30) 상에 산화막으로 이루어지는 게이트절연막(32)을 소정 두께로 형성하고, 상기 게이트절연막(32) 상에 게이트 전극물질을 소정두께로 증착하여 도전막(33)을 형성한다. 그리고, 상기 도전막(33) 상에 P형 박막 트랜지스터 영역(30b)의 반도체층패턴(31b) 중앙부, 즉 채녈영역과 N형 박막 트랜지스터 영역(30a) 전영역을 폐쇄하는 5,000Å이상의 두께의 제 1 감광막 패턴(34)을 형성한다.
여기서, 상기 제 1 감광막 패턴(34)은 아크릴(Acryl), PI(Polyimide) 및 BCB(Benzocyclobutene) 중의 어느 하나의 재질로 형성할 수 있다.
그리고, 상기 제 1 감광막 패턴(34)을 형성한 후, 소정 온도에서 베이크(Bake)공정을 더 수행함으로써 제 1 감광막 패턴(34)에 존재하는 수분 등을 조기에 제거하여 후속 이온주입공정 과정에 제 1 감광막 패턴(34)이 터지는 등과 같은 문제점이 발생하는 것을 방지한다.
이어서, 도3c에 도시된 바와 같이 상기 제 1 감광막 패턴(34)을 마스크로 사용하여 도전막(33)을 식각하여 P형 박막 트랜지스터 영역(30b)에 게이트(36b)를 형성하고, 다시 상기 제 1 감광막 패턴(34)을 마스크로 사용하여 이온샤워 방식으로 발생된 P+형 불순물을 이온주입하여 P형 박막 트랜지스터 영역(30b)의 게이트(36b) 양측의 반도체층패턴(31b)에 고농도 소오스영역/드레인영역(38)을 형성한다.
이때, 상기 제 1 감광막 패턴(34)을 마스크로 사용하여 P+형 불순물을 주입함으로써 이온샤워방식에 의해서 발생된 수소(H)성분은 제 1 감광막 패턴(34) 하부의 게이트(36b), 게이트절연막(32), 반도체층패턴(31b) 및 기판(30) 내부로 주입됨이 방지된다.
다음으로, 도3d에 도시된 바와 같이 상기 제 1 감광막 패턴(34)을 제거한 후, P형 박막 트랜지스터 영역(30b)의 전영역을 폐쇄하고, N형 박막 트랜지스터 영역(30a)의 반도체층패턴(31a)의 채널영역을 폐쇄하는 제 2 감광막 패턴(40)을 형성한다.
계속해서, 도3e에 도시된 바와 같이 상기 제 2 감광막 패턴(40)을 마스크로 사용하여 N형 박막 트랜지스터 영역(30a)의 도전막(33)을 식각하여 N형 박막 트랜지스터 영역(30a)에 N형 박막 트랜지스터의 게이트(36a)를 형성한다. 그리고, 상기 N형 박막 트랜지스터 영역(30a)의 반도체층패턴(31a)으로 소정의 도전형을 갖는, 예를 들어 N-형의 저농도 불순물을 소정의 가속전압으로 이온주입하여 게이트(36a)의 양측에 LDD영역(42)을 형성한다.
다음으로, 도3f에 도시된 바와 같이 상기 제 2 감광막 패턴(40)을 제거한 후, P형 박막 트랜지스터 영역(30b)의 전영역을 폐쇄하고, N형 박막 트랜지스터 영역(30a)의 게이트(36a) 측부를 폐쇄하는 제 3 감광막 패턴(44)을 형성한다. 그리고, N형 박막 트랜지스터 영역(30a)의 LDD영역(42)으로 소정의 도전형을 갖는, 예를 들어 N+형의 고농도 불순물을 소정의 가속전압으로 이온주입하여 게이트(36a) 양측에 고농도 소오스/드레인영역(46)을 형성한다.
마지막으로, 도3g에 도시된 바와 같이 상기 제 3 감광막 패턴(44)을 제거함으로써 LDD구조의 CMOS 박막 트랜지스터를 형성한다.
도4는 본 발명의 제 2 실시예에 따른 CMOS 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
본 발명의 제 2 실시예에 따른 CMOS 박박 트랜지스터의 제조방법은, 도4에 도시된 바와 같이 기판(30) 상에 산화막으로 이루어지는 게이트절연막(32)을 소정두께로 형성하고, 상기 게이트절연막(32) 상에 두께 및 밀도가 조절된 게이트 전극 물질로 도전막(50)을 형성한다.
이때, 상기 도전막(50)을 3,500Å 내지 4,500Å, 바람직하게는 4,000Å 이하의 두께로 형성할 경우에는 상기 도전막(50)을 이루는 게이트 전극물질이 3.5g/㎤ 내지 4.5g/㎤ , 바람직하게는 4.0g/㎤ 이상의 밀도를 가지는 Mo, W, MoW 등의 재질로 형성할 수 있다.
그리고, 상기 도전막(50)을 3,500Å 내지 4,500Å, 바람직하게는 4,000Å 이상의 두께로 형성할 경우에는 상기 도전막(50)을 이루는 게이트 전극물질이 1.5g/㎤ 내지 2.5g/㎤ , 바람직하게는 2.0g/㎤ 이상의 밀도를 가지는 Al, AlNd 등의 재질로 형성할 수 있다.
다음으로, 상기 도전막(50) 상에 P형 박막 트랜지스터 영역(30b)의 반도체층패턴(31b)의 채널영역과 N형 박막 트랜지스터 영역(30a) 전영역을 폐쇄하는 제 1 감광막 패턴(34)을 형성한다. 그리고, 상기 제 1 감광막 패턴(34)을 마스크로 사용하여 도전막(50)을 식각하여 P형 박막 트랜지스터 영역(30b)에 게이트(36b)를 형성하고, 상기 제 1 감광막 패턴(34)을 제거한다. 또한, 상기 게이트(36b)를 마스크로 사용하여 이온샤워방식에 의해서 발생된 P+형 불순물을 이온주입하여 P형 박막 트랜지스터 영역(30b)의 게이트(36b) 양측의 반도체층패턴(31b)에 고농도 소오스영역/드레인영역(38)을 형성한다.
이때, 상기 게이트(36b)의 두께 및 밀도가 조절되어 있으므로 이온샤워방식에 의해서 발생된 P+형 불순물을 이온주입하는 과정에 P+형 불순물과 함께 발생된 수소(H)성분이 게이트(36b) 하부의 게이트절연막(32), 반도체층패턴(31b) 및 기판(30) 내부로 주입됨이 방지된다.
이후, 전술한 제 1 실시예와 동일한 공정이 진행된다.
도5는 본 발명의 제 3 실시예에 따른 CMOS 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
본 발명의 제 3 실시예에 따른 CMOS 박박 트랜지스터의 제조방법은, 도5에 도시된 바와 같이 제 1 실시예의 제 1 감광막 패턴(34)을 대신하여 보호막 패턴(54)을 사용하여 P형 박막 트랜지스터 영역(30b)의 반도체층패턴(31b)의 채널영역과 N형 박막 트랜지스터 영역(30a) 전영역을 폐쇄하는 것에 특징이 있다.
이때, 상기 보호막 패턴(54)은, 산화막, 나이트라이드막 및 실리사이드막 등의 절연막을 사용하거나 Mo, W, MoW, Al 및 AlNd 등의 금속막을 사용할 수도 있다.
따라서, 상기 보호막 패턴(54)을 마스크로 사용하여 P+형 불순물을 주입함으로써 이온샤워방식에 의해서 발생된 수소(H)성분은 보호막 패턴(54) 하부의 게이트(36b), 게이트절연막(32), 반도체층패턴(31b) 및 기판(30) 내부로 주입됨이 방지된다.
도6은 본 발명에 따른 CMOS 박막 트랜지스터와 종래의 CMOS 박막 트랜지스터의 C-V곡선을 설명하기 위한 그래프이다.
도6을 참조하면, 본 발명에 따른 CMOS 박막 트랜지스터(실시예)는, 게이트에 인가된 전압에 따른 게이트절연막의 커패시턴스가 0V 근처에서 급격하게 수직 하강함으로써 0.2 내지 1 의 커패시턴스를 나타내는 것에 반하여 종래의 CMOS 박막 트랜지스터(비교예)는, 게이트에 인가된 전압에 따른 게이트절연막의 커패시턴스가 OV 근처에서 소정각도 경사져 하강함으로써 0.4 내지 1의 커패시턴스를 나타내었다.
이는, 종래의 CMOS 박막 트랜지스터는, 이온샤워방식에 의해서 발생된 수소(H)성분이 게이트절연막에 주입됨으로써 트랩사이트(Trap site)가 존재하기 때문이고, 본 발명에 따른 CMOS 박막 트랜지스터는 이온샤워방식에 의해서 발생된 수소(H)성분이 게이트절연막에 주입됨이 방지되어 트랩사이트가 존재하지 않기 때문이다.
또한, 전술한 실시예에서는 CMOS 박막 트랜지스터에 한정하여 설명하였으나, 본 발명의 기술사상을 NMOS 또는 PMOS 형성공정에 응용하여 사용할 수 있음은 당연하다할 것이다.
이상, 설명한 바와 같이 본 발명의 CMOS 박막 트랜지스터의 제조방법에 따르면, 이온샤워방식으로 불순물을 생성하여 게이트를 마스크로 사용하여 P형 박막 트랜지스터 영역 또는 N형 박막 트랜지스터 영역의 반도체층에 불순물을 주입하는 과정에 원하는 불순물 이외의 수소(H)성분이 게이트절연막 및 반도체층으로 주입되는 것을 방지할 수 있다.
따라서, 게이트절연막 및 반도체층의 계면특성이 변화되고, 박막 트랜지스터의 문턱전압, 전자이동도 및 신뢰도 등의 박막 트랜지스터 특성이 열화되는 것을 방지할 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1a 및 도1b는 종래의 CMOS 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도들이다.
도2는 종래의 CMOS 박막 트랜지스터의 제조방법의 문제점을 설명하기 위한 그래프이다.
도3a 내지 도3g는 본 발명의 제 1 실시예에 따른 CMOS 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도들이다.
도4는 본 발명의 제 2 실시예에 따른 CMOS 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도5는 본 발명의 제 3 실시예에 따른 CMOS 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도6은 본 발명에 따른 CMOS 박막 트랜지스터와 종래의 CMOS 박막 트랜지스터의 C-V곡선을 설명하기 위한 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 30 : 기판 10a, 30a : N형 박막 트랜지스터 영역
10b, 30b : P형 박막 트랜지스터 영역
11, 31 : 반도체층패턴 12, 32 : 게이트절연막
13, 33, 50 : 도전막 14, 36 : 게이트
16, 20, 38, 46 : 소오스/드레인영역 18, 42 : LDD영역
34, 40, 44 : 감광막 패턴 54 : 보호막 패턴
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Claims (13)
- 기판 상에 반도체층패턴을 형성하는 단계;상기 반도체층패턴을 포함하는 상기 기판 상에 게이트절연막 및 도전막을 순차적으로 형성하는 단계;상기 도전막 상부에 상기 반도체층패턴의 채널영역을 폐쇄하는 감광막 패턴을 5,000Å이상의 두께로 형성하는 단계;상기 감광막 패턴을 마스크로 사용하여 상기 도전막을 식각하여 게이트를 형성하는 단계; 및상기 감광막 패턴을 마스크로 사용하여 이온샤워방식으로 이온주입공정을 수행하여 상기 게이트 양측의 상기 반도체층패턴에 소오스영역/드레인영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 감광막 패턴은 아크릴(Acryl), PI(Polyimide) 및 BCB(Benzocyclobutene) 중의 어느 하나의 재질로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 감광막 패턴을 마스크로 사용하여 이온주입공정을 진행하기 이전에 상기 감광막 패턴을 소정온도로 베이크(Bake)하는 공정이 더 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 삭제
- 기판 상에 반도체층패턴을 형성하는 단계;상기 반도체층패턴을 포함하는 상기 기판 상에 게이트절연막을 형성하고, 상기 게이트절연막 상에 3.5g/㎤ 내지 4.5g/㎤의 밀도를 가진 도전성 물질로 3,500Å 내지 4,000Å 두께의 도전막을 형성하는 단계;상기 도전막을 식각하여 게이트를 형성하는 단계; 및상기 게이트를 마스크로 사용하여 이온샤워방식으로 이온주입공정을 수행하여 상기 게이트 양측의 상기 반도체층패턴에 소오스영역/드레인영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 5 항에 있어서, 상기 도전막은 Mo, W 및 MoW 중의 어느 하나의 재질로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 기판 상에 반도체층패턴을 형성하는 단계;상기 반도체층패턴을 포함하는 상기 기판 상에 게이트절연막을 형성하고, 상기 게이트절연막 상에 1.5g/㎤ 내지 2.5g/㎤의 밀도를 가진 도전성 물질로 4,000Å 내지 4,500Å 두께의 도전막을 형성하는 단계;상기 도전막을 식각하여 게이트를 형성하는 단계; 및상기 게이트를 마스크로 사용하여 이온샤워방식으로 이온주입공정을 수행하여 상기 게이트 양측의 상기 반도체층에 소오스영역/드레인영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 도전막은 Al 또는 AlNd 재질로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 기판 상에 반도체층패턴을 형성하는 단계;상기 반도체층패턴을 포함하는 상기 기판 상에 게이트절연막 및 도전막을 순차적으로 형성하는 단계;상기 도전막 상부에 상기 반도체층패턴의 채널영역을 폐쇄하는 금속막으로 이루어진 보호막 패턴을 형성하는 단계;상기 보호막 패턴을 마스크로 사용하여 상기 도전막을 식각하여 게이트를 형성하는 단계; 및상기 보호막 패턴을 마스크로 사용하여 이온샤워방식으로 이온주입공정을 수행하여 상기 게이트 양측의 상기 반도체층에 소오스영역/드레인영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 삭제
- 삭제
- 삭제
- 제 9 항에 있어서, 상기 금속막은 Mo, W, MoW, Al 및 AlNd 중의 어느 하나로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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