KR101343435B1 - 어레이 기판의 제조방법 및 이에 의해 제조된 어레이 기판 - Google Patents
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Abstract
마스크의 수를 감소시킨 어레이 기판의 제조방법 및 이에 의해 제조된 어레이 기판이 개시된다. 어레이 기판의 제조방법은 표시영역 및 표시영역의 외곽에 형성된 주변영역으로 구분된 베이스 기판 상에 실리콘 패턴을 형성하는 단계와, 실리콘 패턴의 화소 패턴부, 스토리지 패턴부 및 구동 패턴부 각각의 일부에 제1 불순물을 고농도로 주입하는 단계와, 실리콘 패턴의 상부에 게이트 금속패턴을 형성하는 단계와, 구동 패턴부의 다른 일부에 제2 불순물을 고농도로 주입하는 단계와, 화소 패턴부의 다른 일부에 제1 불순물을 저농도로 주입하는 단계와, 제1 불순물이 고농도로 주입된 화소 패턴부의 일부와 전기적으로 연결되는 화소전극을 형성하는 단계를 포함한다. 이와 같이, 제1 불순물이 화소 패턴부, 스토리지 패턴부 및 구동 패턴부에 동시에 고농도로 주입됨에 따라, 공정 상의 마스크 수를 줄일 수 있다.
화소 패턴부, 스토리지 패턴부 및 구동 패턴부
Description
도 1은 본 발명의 일 실시예에 따른 어레이 기판을 도시한 평면도이다.
도 2는 도 1의 어레이 기판 중 일부를 확대해서 도시한 평면도이다.
도 3a, 도 3b 및 도 3c는 도 2의 일부를 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 의한 어레이 기판의 제조방법 중 실리콘 패턴이 형성되는 과정을 설명한 평면도이다.
도 5a, 도 5b 및 도 5c는 도 4의 일부를 절단한 단면도들이다.
도 6은 본 발명의 일 실시예에 의한 어레이 기판의 제조방법 중 제1 불순물을 고농도로 주입하는 과정을 설명한 평면도이다.
도 7a, 도 7b 및 도 7c는 도 6의 일부를 절단한 단면도들이다.
도 8은 본 발명의 일 실시예에 의한 어레이 기판의 제조방법 중 제2 불순물을 고농도로 주입하고, 제1 불순물을 저농도로 주입하는 과정을 설명한 평면도이다.
도 9a, 도 9b 및 도 9c는 도 8의 일부를 절단한 것으로, 제2 불순불이 고농도로 주입되는 과정을 설명하기 위한 단면도들이다.
도 10a, 도 10b 및 도 10c는 도 8의 일부를 절단한 것으로, 제1 불순불이 저 농도로 주입되는 과정을 설명하기 위한 단면도들이다.
도 11은 본 발명의 일 실시예에 의한 어레이 기판의 제조방법 중 데이터 금속패턴이 형성되는 과정을 설명한 평면도이다.
도 12a, 도 12b 및 도 12c는 도 11의 일부를 절단한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 베이스 기판 AR1 : 표시영역
AR2 : 주변영역 200 : 실리콘 패턴
210 : 화소 패턴부 220 : 스토리지 패턴부
230 : 구동 패턴부 300 : 제1 절연층
400 : 게이트 금속 패턴 500 : 제2 절연층
600 : 데이터 금속패턴 700 : 제3 절연층
800 : 화소전극
본 발명은 어레이 기판의 제조방법 및 이에 의해 제조된 어레이 기판에 관한 것으로, 보다 상세하게는 마스크의 수를 감소시킨 어레이 기판의 제조방법 및 이에 의해 제조된 어레이 기판에 관한 것이다.
일반적으로, 액정 표시장치는 광을 이용하여 영상을 표시하는 액정 표시패널 및 상기 액정 표시패널로 광을 제공하는 백라이트 어셈블리를 포함한다. 상기 액정 표시패널은 박막 트랜지스터 및 화소전극이 형성된 어레이 기판, 컬러필터가 형성된 컬러필터 기판 및 상기 어레이 기판과 컬러필터 기판 사이에 개재된 액정층을 포함한다. 여기서, 상기 어레이 기판의 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 채널층을 포함한다.
최근에는 상기 채널층이 전기 전도도가 높은 폴리 실리콘층이 패터닝되어 형성된다. 이와 같이, 상기 채널층이 폴리 실리콘층으로 이루어짐에 따라, 상기 어레이 기판에 다수의 박막 트랜지스터들을 구성된 복잡한 구동회로를 형성할 수 있다. 이때, 상기 구동회로는 N형 박막 트랜지스터 및 P형 박막 트랜지스터를 갖는 CMOS 회로일 수 있다.
한편, 상기 어레이 기판에는 상기 화소전극의 일부와 중첩되어, 스토리지 커패시터를 정의하는 스토리지 전극이 형성된다. 이때, 상기 스토리지 전극의 하부에는 5족 원소의 이온이 고밀도로 주입된 고밀도 이온도핑 실리콘층이 형성된다. 이러한 고밀도 이온도핑 실리콘층은 상기 스토리지 전극과 소정거리 이격되어, 안정화 커패시터를 형성한다.
이와 같이, 상기 어레이 기판에는 상기 N형 박막 트랜지스터, 상기 P형 박막 트랜지스터 및 상기 고밀도 이온도핑 실리콘층이 형성된다. 상기 N형 박막 트랜지스터 및 상기 고밀도 이온도핑 실리콘층은 5족 원소 이온의 주입을 통해 형성되고, 상기 P형 박막 트랜지스터는 3족 원소 이온의 주입을 통해 형성된다.
일반적으로, 상기 N형과 P형의 박막 트랜지스터 및 상기 고밀도 이온도핑 실리콘층은 마스크를 통해 형성된 감광패턴에 의해 패터닝되어 형성된다. 특히, 상기 N형과 P형의 박막 트랜지스터 및 상기 고밀도 이온도핑 실리콘층을 형성하기 위해서는 여러 개의 마스크가 사용된다.
구체적으로 설명하면, 상기 5족 원소 이온을 주입하여 상기 N 타입의 박막 트랜지스터를 형성하기 위해 하나의 마스크가 사용되고, 상기 3족 원소 이온을 주입하여 상기 P 타입의 박막 트랜지스터를 형성하기 위해 다른 하나의 마스크가 사용되며, 상기 5족 원소 이온을 주입하여 상기 고밀도 이온도핑 실리콘층을 형성하기 위해 또 다른 하나의 마스크가 사용된다.
이와 같이, 상기 어레이 기판을 형성하는 데 사용되는 마스크 수가 증가함에 따라, 상기 어레이 기판의 제조비용이 증가하는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 이온 주입을 위해 사용되는 마스크의 수를 감소시켜 제조비용을 감소시킬 수 있는 어레이 기판의 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 제조방법에 의해 제조된 어레이 기판을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 일 실시예에 따른 어레이 기판의 제조방법으로, 우선, 표시영역 및 상기 표시영역의 외곽에 형성된 주변영역으로 구분된 베이스 기판 상에 실리콘 패턴을 형성한다. 이어서, 상기 실리콘 패턴이 상기 표시영역 상에 형성된 화소 패턴부 및 스토리지 패턴부와, 상기 주변영역 상에 형 성된 구동 패턴부를 포함한다고 할 때, 상기 화소 패턴부의 일부, 상기 스토리지 패턴부의 일부 및 상기 구동 패턴부의 일부에 제1 불순물을 고농도로 주입한다. 이어서, 상기 실리콘 패턴의 상부에 게이트 금속패턴을 형성한 후, 상기 구동 패턴부의 일부에 제2 불순물을 고농도로 주입한다. 이어서, 상기 화소 패턴부의 다른 일부에 상기 제1 불순물을 저농도로 주입한다. 마지막으로, 상기 제1 불순물이 고농도로 주입된 상기 화소 패턴부의 일부와 전기적으로 연결되는 화소전극을 형성한다. 이때, 상기 제1 불순물은 5족 원소의 이온이고, 상기 제2 불순물은 3족 원소의 이온인 것이 바람직하다.
상기한 본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 어레이 기판은 베이스 기판, 실리콘 패턴, 제1 절연층, 게이트 금속패턴, 제2 절연층, 데이터 금속패턴 및 화소전극을 포함한다.
상기 베이스 기판은 표시영역 및 상기 표시영역의 외곽에 형성된 주변영역으로 구분된다. 상기 실리콘 패턴은 상기 표시영역 상에 형성되고 제1 불순불이 고농도 및 저농도로 주입된 화소 패턴부, 상기 표시영역 상에 형성되고, 상기 제1 불순물이 고농도로 주입된 스토리지 패턴부, 및 상기 제1 불순불 및 제2 불순물이 고농도로 주입된 구동 패턴부를 포함한다. 상기 제1 절연층은 상기 실리콘 패턴을 덮도록 상기 베이스 기판 상에 형성된다. 상기 게이트 금속패턴은 상기 제1 절연층 상에 형성된다. 상기 제2 절연층은 상기 게이트 금속패턴을 덮도록 상기 제1 절연층에 형성된다. 상기 데이터 금속패턴은 상기 제2 절연층에 형성되어, 상기 제1 및 제2 절연층에 형성된 데이터 콘택홀을 통해 상기 실리콘 패턴의 일부와 전기적으로 연결된다. 상기 화소전극은 상기 데이터 금속패턴과 전기적으로 연결된다.
이러한 본 발명에 따르면, 화소 패턴부의 일부, 스토리지 패턴부의 일부 및 구동 패턴부의 일부에 제1 불순물을 고농도로 동시에 주입함으로써, 이온 주입을 위해 사용되는 마스크의 수를 감소시켜 제조비용을 보다 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하기로 한다.
<어레이 기판의 실시예>
도 1은 본 발명의 일 실시예에 따른 어레이 기판을 도시한 평면도이다.
우선, 본 실시예에 의한 어레이 기판(1000)은 표시패널의 구성요소이다. 즉, 상기 표시패널은 어레이 기판(1000), 상기 어레이 기판(1000)과 대향하도록 배치된 컬러필터 기판(미도시) 및 상기 어레이 기판과 상기 컬러필터 기판 사이에 개재된 액정층으로 구성되는 데, 어레이 기판(1000)은 이러한 표시패널의 구성요소이다.
도 1을 참조하면, 어레이 기판(1000)은 게이트 배선(GL), 데이터 배선(DL), 게이트 구동부(GD) 및 데이터 구동부(DD)를 포함한다.
게이트 배선(GL)은 제1 방향으로 형성되고, 제1 방향과 수직한 제2 방향을 따라 복수 개가 병렬로 형성된다. 데이터 배선(DL)은 제2 방향으로 형성되고, 제1 방향을 따라 복수 개가 병렬로 형성된다. 이와 같이, 게이트 배선(GL) 및 데이터 배선(DL)이 교차됨에 따라, 복수의 단위화소들이 형성된다.
게이트 구동부(GD)는 게이트 배선(GL)과 전기적으로 연결되어, 게이트 배선(GL)으로 게이트 신호를 인가한다. 데이터 구동부(DD)는 데이터 배선(DL)과 전기 적으로 연결되어, 데이터 배선(DL)으로 데이터 신호를 인가한다. 이때, 게이트 구동부(GD)는 게이트 배선(GL)의 양단과 전기적으로 연결되도록 한 쌍이 형성될 수 있고, 게이트 배선(GL)의 일단과 전기적으로 연결되도록 하나가 형성될 수 있다.
한편, 어레이 기판(1000)은 영상을 표시하기 위한 표시영역(AR1) 및 표시영역(AR1)의 외곽에 형성된 주변영역(AR2)으로 구분될 수 있다. 구체적으로, 표시영역(AR1)에는 상기 단위화소들이 형성되어 있고, 주변영역(AR2)에는 게이트 구동부(GD) 및 데이터 구동부(DD)가 형성되어 있다.
상기 각 단위화소에는 화소 박막 트랜지스터 및 상기 화소 박막 트랜지스터와 전기적으로 연결된 화소전극이 형성된다. 상기 화소 박막 트랜지스터은 화소 게이트 전극, 화소 소스 전극, 화소 드레인 전극 및 화소 패턴부를 포함한다. 이때, 상기 화소 박막 트랜지스터는 5족 원소가 이온으로 주입된 N형 박막 트랜지스터인 것이 바람직하다.
반면, 게이트 구동부(GD) 또는 데이터 구동부(DD)에는 구동회로가 형성되어 있고, 상기 구동회로는 복수의 구동 박막 트랜지스터를 포함하고 있다. 상기 구동 박막 트랜지스터는 구동 게이트 전극, 구동 소스 전극, 구동 드레인 전극 및 구동 패턴부를 포함한다. 이때, 상기 구동회로는 CMOS 회로로 구성되는 것이 바람직하기 때문에, 상기 구동 박막 트랜지스터는 5족 원소가 이온으로 주입된 N형 박막 트랜지스터 및 3족 원소가 이온으로 주입된 P형 박막 트랜지스터를 포함한다.
도 2는 도 1의 어레이 기판 중 일부를 확대해서 도시한 평면도이다. 도 3a, 도 3b 및 도 3c는 도 2의 일부를 절단한 단면도이다. 구체적으로, 도 3a는 도 2의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이고, 도 3b는 도 2의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이며, 도 3c는 도 2의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 1, 도 2, 도 3a, 도 3b 및 도 3c를 참조하면, 본 실시예에 의한 어레이 기판(1000)은 베이스 기판(100), 실리콘 패턴(200), 제1 절연층(300), 게이트 금속패턴(400), 제2 절연층(500), 데이터 금속패턴(600), 제3 절연층(700) 및 화소전극(800)을 포함한다.
베이스 기판(100)은 플레이트 형상을 갖고. 투명한 물질로 이루어진다. 일례로, 베이스 기판(100)은 유리, 석영 또는 합성수지로 이루어진다. 베이스 기판(100)은 영상을 표시하기 위한 표시영역(AR1) 및 표시영역(AR1)의 외곽에 형성된 주변영역(AR2)으로 구분된다.
실리콘 패턴(200)은 베이스 기판(100) 상에 형성되고, 바람직하게 전기전도도가 우수한 폴리 실리콘(poly-Si)으로 이루어진다. 실리콘 패턴(200)은 화소 패턴부(210), 스토리지 패턴부(220) 및 구동 패턴부(230)를 포함한다.
화소 패턴부(210)는 화소 박막 트랜지스터(TFT1)의 구성요소 중 하나이다. 베이스 기판(100)의 표시영역(AR1) 상에 형성되며, 제1 방향으로 소정의 길이로 형성된다. 화소 패턴부(210)는 화소 채널부(212), 화소 고밀도 도핑부(214) 및 화소 저밀도 도핑부(216)를 포함한다.
화소 채널부(212)는 제1 불순물이 주입되지 않은 폴리 실리콘으로 이루어진다. 화소 고밀도 도핑부(214)는 화소 채널부(212)의 양단에 형성되며, 상기 제1 불순물이 고농도로 주입된 폴리 실리콘으로 이루어진다. 화소 저밀도 도핑부(216)는 화소 채널부(212) 및 화소 고밀도 도핑부(214) 사이에 형성되며, 상기 제1 불순물이 저농도로 주입된 폴리 실리콘으로 이루어진다. 여기서, 상기 제1 불순물은 5족 원소의 이온인 것이 바람직하다.
한편, 화소 패턴부(210)는 일례로, 화소 채널부(212)가 두 개로 이루어진 구조를 갖는 것이 바람직하다. 구체적으로, 두 개의 화소 채널부(212)들이 서로 이격되어 형성되고, 각 화소 채널부(212)의 양단에 화소 저밀도 도핑부(216) 및 화소 고밀도 도핑부(214)가 형성된다. 이와 다르게, 화소 패턴부(210)는 화소 채널부(212)가 하나로 이루어진 구조를 가질 수도 있다.
스토리지 패턴부(220)는 베이스 기판(100)의 표시영역(AR1) 상에 형성되며, 화소 패턴부(210)와 이격되어 형성된다. 그러나 도면에서와 같이, 스토리지 패턴부(220)는 화소 패턴부(210)와 연결될 수도 있다.
스토리지 패턴부(220)는 스토리지 고밀도 도핑부(222)를 포함한다. 스토리지 고밀도 도핑부(222)는 상기 제1 불순물이 고농도로 주입된 폴리 실리콘으로 이루어진다.
구동 패턴부(230)는 구동 박막 트랜지스터(TFT2)의 구성요소 중 하나이다. 구동 패턴부(230)는 베이스 기판(100)의 주변영역(AR1) 상에 형성된다. 구동 패턴부(230)는 구동 채널부(232) 및 구동 고밀도 도핑부(234)를 포함한다.
구동 채널부(232)는 상기 제1 불순물 또는 상기 제1 불순물과 다른 제2 불순물이 주입되지 않은 폴리 실리콘으로 이루어진다. 이때, 상기 제2 불순물은 3족 원소의 이온인 것이 바람직하다.
구동 고밀도 도핑부(234)는 구동 채널부(232)의 양단에 형성되며, 상기 제1 불순물 또는 상기 제2 불순물이 고농도로 주입된 폴리 실리콘으로 이루어진다.
한편, 구동 박막 트랜지스터는 구동 고밀도 도핑부(234)가 5족 원소의 이온이 고밀도로 주입될 폴리 실리콘으로 이루어질 경우, N형 박막 트랜지스터가 되고, 구동 고밀도 도핑부(234)가 3족 원소의 이온이 고밀도로 주입될 폴리 실리콘으로 이루어질 경우, P형 박막 트랜지스터가 된다.
제1 절연층(300)은 실리콘 패턴(200)을 덮도록 베이스 기판(100) 상에 형성된다. 제1 절연층(300)은 일례로, 질화실리콘(SiNx) 및 산화실리콘(SiOx)을 포함한다.
게이트 금속패턴(400)은 제1 절연층(300) 상에 형성된다. 게이트 금속패턴(400)은 게이트 배선(GL), 스토리지 배선(SL), 화소 게이트 전극(410), 스토리지 전극(420) 및 구동 게이트 전극(430)을 포함한다.
게이트 배선(GL)은 제1 방향으로 길게 형성된다. 스토리지 배선(SL)은 게이트 배선(GL)과 이격되도록 제1 방향으로 길게 형성된다.
화소 게이트 전극(410)은 화소 박막 트랜지스터(TFT1)의 구성요소 중 하나이다. 화소 게이트 전극(410)은 게이트 배선(GL)으로부터 제2 방향으로 돌출되어 형성되며, 화소 채널부(212)와 대응되는 위치에 형성된다. 즉, 화소 게이트 전극(410)은 화소 채널부(212)와 동일한 개수로 형성된다. 일례로, 화소 채널부(212)가 두 개가 형성되므로, 화소 게이트 전극(410)은 두 개가 형성된다.
스토리지 전극(420)은 스토리지 배선(SL)과 전기적으로 연결되며, 스토리지 고밀도 도핑부(222)와 대응되는 위치에 형성된다. 이때, 스토리지 전극(420) 및 스토리지 고밀도 도핑부(222)는 제1 절연층을 사이로 이격되어, 안정화 커패시터가 정의된다.
구동 게이트 전극(430)은 구동 박막 트랜지스터의 구성요소 중 하나이다. 구동 게이트 전극(430)은 주변영역(AR2) 상에 형성된 구동 채널부(232)와 대응되는 위치에 형성된다.
제2 절연층(500)은 게이트 금속패턴(400)을 덮도록 제1 절연층(300)에 형성된다. 제2 절연층(500)은 일례로, 질화실리콘(SiNx) 및 산화실리콘(SiOx)을 포함한다.
한편, 제1 및 제2 절연층(300, 500)에는 제1 콘택홀(510), 제2 콘택홀(520), 제3 콘택홀(530) 및 제4 콘택홀(540)이 형성된다.
데이터 금속패턴(600)은 제2 절연층(500)에 형성된다. 데이터 금속패턴(600)은 데이터 배선(DL), 화소 소스 전극(610), 화소 드레인 전극(620), 구동 소스 전극(630) 및 구동 드레인 전극(640)을 포함한다. 이때, 화소 소스 전극(610) 및 화소 드레인 전극(620)은 화소 박막 트랜지스터(TFT1)의 구성요소들로, 표시영역(AR1) 상에 형성되고, 구동 소스 전극(630) 및 구동 드레인 전극(640)은 구동 박막 트랜지스터(TFT2)의 구성요소들로, 주변영역(AR2) 상에 형성된다.
데이터 배선(DL)은 게이트 배선(GL)과 교차되도록 제2 방향으로 형성된다. 이와 같이, 게이트 배선(GL)과 데이터 배선(DL)이 서로 교차됨에 따라, 복수의 단위화소들이 정의된다.
화소 소스 전극(610)은 데이터 배선(GL)으로부터 화소 고밀도 도핑부(214)의 일부분과 중첩되도록 제1 방향을 따라 돌출되어 형성된다. 화소 소스 전극(610)은 화소 고밀도 도핑부(214)의 일부분의 상부에 형성된 제1 콘택홀(510)을 통해 화소 고밀도 도핑부(214)의 일부분과 전기적으로 연결된다.
화소 드레인 전극(620)은 화소 소스 전극(610)과 소정거리 이격되어 형성된다. 화소 드레인 전극(620)은 화소 고밀도 도핑부(214)의 다른 부분과 중첩되며, 화소 고밀도 도핑부(214)의 다른 부분의 상부에 형성된 제2 콘택홀(520)을 통해 화소 고밀도 도핑부(214)의 다른 부분과 전기적으로 연결된다.
구동 소스 전극(630)은 구동 고밀도 도핑부(234)의 일부분과 중첩되도록 형성된다. 구동 소스 전극(630)은 구동 고밀도 도핑부(234)의 일부분의 상부에 형성된 제3 콘택홀(530)을 통해 구동 고밀도 도핑부(234)의 일부분과 전기적으로 연결된다.
구동 드레인 전극(640)은 구동 소스 전극(630)과 소정거리 이격되어 형성된다. 구동 드레인 전극(640)은 구동 고밀도 도핑부(234)의 다른 부분과 중첩되며, 구동 고밀도 도핑부(234)의 다른 부분의 상부에 형성된 제4 콘택홀(540)을 통해 구동 고밀도 도핑부(234)의 다른 부분과 전기적으로 연결된다.
제3 절연층(700)은 데이터 금속패턴(600)을 덮도록 제2 절연층(500) 상에 형성된다. 이때, 제3 절연층(700)은 유기 절연층인 것이 바람직하다. 한편, 제3 절연층(700)에는 화소 콘택홀(710)이 형성된다.
화소전극(800)은 제3 절연층(700) 상에 형성되고, 상기 각 단위화소 내에 형 성된다. 화소전극(800)은 화소 드레인 전극(620)의 상부에 형성된 화소 콘택홀(710)을 통해 화소 드레인 전극(620)과 전기적으로 연결된다.
화소전극(800)은 일례로, 산화주석인듐(Indium Tin Oxide, ITO), 산화아연인듐(Indium Zinc Oxide, IZO), 아몰퍼스 산화주석인듐(amorphous Indium Tin Oxide, a-ITO) 등으로 이루어진다.
<어레이 기판의 제조방법의 실시예>
이하, 별도의 도면들을 참조하여, 도 2, 도 3a, 도 3b 및 도 3c에 도시된 어레이 기판(1000)을 제조하는 방법을 설명하기로 한다.
도 4는 본 발명의 일 실시예에 의한 어레이 기판의 제조방법 중 실리콘 패턴이 형성되는 과정을 설명한 평면도이다. 도 5a, 도 5b 및 도 5c는 도 4의 일부를 절단한 단면도들이다. 구체적으로, 도 5a는 도 4의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이고, 도 5b는 도 4의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이며, 도 5c는 도 4의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 4, 도 5a, 도 5b 및 도 5c를 참조하면, 우선 베이스 기판(100) 상에 실리콘 패턴(200)을 형성한다.
구체적으로 설명하면, 베이스 기판(100)은 영상을 표시하기 위한 표시영역(AR1) 및 표시영역(AR1)의 외곽에 형성된 주변영역(AR2)으로 구분된다. 이러한 베이스 기판(100) 전면에 형성된 실리콘층이 형성된 후, 상기 실리콘층의 일부를 식각하여 실리콘 패턴(200)을 형성한다. 이때, 상기 실리콘층은 아몰퍼스 실리콘층이 레이저 빔 등에 의해 열처리되어 결정화된 폴리 실리콘(poly-Si)으로 이루어지 는 것이 바람직하다.
한편, 실리콘 패턴(200)은 표시영역(AR1) 상에 형성된 화소 패턴부(210) 및 스토리지 패턴부(220)와, 및 주변영역(AR2) 상에 형성된 구동 패턴부(230)를 포함한다.
화소 패턴부(210)는 제1 방향으로 소정의 길이로 형성된다. 스토리지 패턴부(220)는 화소 패턴부(210)와 이격되어 형성되지만, 도면에서와 같이 화소 패턴부(210)와 연결될 수도 있다.
이어서, 실리콘 패턴(200), 즉 화소 패턴부(210), 스토리지 패턴부(220) 및 구동 패턴부(230)를 덮도록 베이스 기판(100) 상에 제1 절연층(200)이 형성된다. 제1 절연층(300)은 일례로, 질화실리콘(SiNx) 및 산화실리콘(SiOx)을 포함한다.
도 6은 본 발명의 일 실시예에 의한 어레이 기판의 제조방법 중 제1 불순물을 고농도로 주입하는 과정을 설명한 평면도이다. 도 7a, 도 7b 및 도 7c는 도 6의 일부를 절단한 단면도들이다. 구체적으로, 도 7a는 도 6의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이고, 도 7b는 도 6의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이며, 도 7c는 도 6의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 6, 도 7a, 도 7b 및 도 7c를 참조하면, 제1 절연층(200)이 형성한 후, 제1 절연층(200) 상에 제1 감광패턴(10)을 형성한다. 제1 감광패턴(10)은 제1 절연층(200)의 전면에 형성된 제1 감광층을 마스크에 의해 노광 공정을 통해 형성된다.
구체적으로, 제1 감광패턴(10)은 화소 패턴부(210)의 상부에 부분적으로 개구되어 있고, 스토리지 패턴부(220)의 상부에도 부분적으로 개구되어 있다. 반면, 제1 감광패턴은 구동 패턴부(230)의 상부를 완전히 덥거나 부분적으로 노출시킬 수 있다. 이때, 도 7c에서는 구동 패턴부(230)의 상부가 제1 감광패턴(10)에 의해 덮여진 것만을 도시하였다.
이어서, 제1 감광패턴(10)을 이용하여 실리콘 패턴(200)으로 제1 불순물을 고농도로 주입한 후, 제1 감광패턴(10)을 제거한다. 상기 제1 불순물은 5족 원소의 이온인 것이 바람직하다.
구체적으로, 화소 패턴부(210)의 일부에 상기 제1 불순물을 고농도로 주입하여 화소 고밀도 도핑부(214)를 형성하고, 스토리지 패턴부(220)의 일부에 상기 제1 불순물을 고농도로 주입하여 스토리지 고밀도 도핑부(222)를 형성한다.
또한, 구동 패턴부(230)의 일부에 상기 제1 불순물을 고농도로 주입하여 구동 고밀도 도핑부(234)를 형성한다. 다른 구동 패턴부(230)에는 상기 제1 불순물을 고농도로 주입되지 않는다. 이때, 5족 원소의 이온인 상기 제1 불순물이 주입된 구동 고밀도 도핑부(234)는 N형 박막 트랜지스터의 구성요소 중 하나가 된다.
도 8은 본 발명의 일 실시예에 의한 어레이 기판의 제조방법 중 제2 불순물을 고농도로 주입하고, 제1 불순물을 저농도로 주입하는 과정을 설명한 평면도이다. 도 9a, 도 9b 및 도 9c는 도 8의 일부를 절단한 것으로, 제2 불순불이 고농도로 주입되는 과정을 설명하기 위한 단면도들이다. 도 10a, 도 10b 및 도 10c는 도 8의 일부를 절단한 것으로, 제1 불순불이 저농도로 주입되는 과정을 설명하기 위한 단면도들이다. 구체적으로, 도 9a 및 도 10a는 도 8의 Ⅰ-Ⅰ'선을 따라 절단한 단면도들이고, 도 9b 및 도 10b는 도 8의 Ⅱ-Ⅱ'선을 따라 절단한 단면도들이며, 도 9c 및 도 10c는 도 8의 Ⅲ-Ⅲ'선을 따라 절단한 단면도들이다.
도 8, 도 9a, 도 9b 및 도 9c를 참조하면, 제1 감광패턴(10)을 제거한 후, 게이트 금속층을 제1 절연층(300) 상에 형성한 후, 상기 게이트 금속층 상에 다시 제2 감광패턴(20)을 형성한다.
제2 감광패턴(20)은 제1 서브 감광층(22) 및 제2 서브 감광층(24)을 포함한다. 제1 서브 감광층(22)은 상기 게이트 금속층 상에 형성되고, 후술될 게이트 금속패턴(400)과 평면적으로 동일한 형상을 갖는다. 제2 서브 감광층(24)은 제1 서브 감광층(22) 상에 형성되고, 평면적으로 제1 서브 감광층(22)과 다른 형상을 갖는다.
이어서, 제2 감광패턴(20)을 통해 상기 게이트 금속층의 일부를 식각하여, 게이트 금속패턴(400)을 형성한다. 구체적으로, 제2 감광패턴(20)의 제1 서브 감광층(22)을 이용하여 게이트 금속패턴(400)을 형성한다. 구동 게이트 전극(430)은 구동 채널부(232)의 일부와 중첩되도록 주변영역(AR2) 상에 형성된다.
한편, 게이트 배선(GL)은 구동 패턴부(230)와 동시에 형성될 수도 있지만, 이와 다르게 구동 패턴부(230)를 형성하고 난 후 다른 공정단계에서 형성될 수도 있다.
게이트 금속패턴(400)을 형성한 후, 제1 서브 감광층(22)을 통해 제2 불순물을 구동 패턴부(230)의 일부에 고농도로 주입한다. 그 결과, 구동 패턴부(230)에 구동 고밀도 도핑부(234)가 형성된다. 이때, 상기 제2 불순물은 3족 원소의 이온인 것이 바람직하다. 한편, 3족 원소의 이온인 상기 제2 불순물이 주입된 구동 고밀도 도핑부(234)는 P형 박막 트랜지스터의 구성요소가 된다.
도 10a, 도 10b 및 도 10c를 참조하면, 상기 제2 불순물을 고농도로 주입한 후, 제2 감광패턴(20) 중 제1 서브 감광층(22)을 제거한다. 즉, 에치백 공정을 통해 제2 감광패턴(20) 중 제1 서브 감광층(22)을 제거하여, 제2 서브 감광층(24)만 남긴다.
이어서, 제2 서브 감광층(24)을 이용하여 게이트 금속패턴(400)의 일부를 다시 식각한다. 이때 형성되는 게이트 금속패턴(400)에는 게이트 배선(GL), 스토리지 배선(SL), 화소 게이트 전극(410), 스토리지 전극(420) 등이 있다.
구체적으로 설명하면, 게이트 배선(GL)은 제1 방향으로 길게 형성된다. 스토리지 배선(SL)은 게이트 배선(GL)과 이격되도록 제1 방향으로 길게 형성된다. 화소 게이트 전극(410)은 게이트 배선(GL)으로부터 제2 방향으로 돌출되어 화소 패턴부(210)의 일부와 중첩되고, 일례로, 두 개가 돌출된다. 스토리지 전극(420)은 스토리지 배선(SL)과 전기적으로 연결되며, 스토리지 고밀도 도핑부(222)와 대응되는 위치에 형성된다.
이어서, 제2 서브 감광층(24)을 이용하여, 화소 패턴부(210)에 상기 제1 불순물을 저농도로 주입한다. 그 결과, 화소 패턴부(210)에는 화소 저밀도 도핑부(216)가 형성되고, 그로 인해 화소 채널부(212)도 정의된다.
구체적으로 설명하면, 화소 게이트 전극(410)의 하부에는 상기 제1 불순물이 주입되지 않은 화소 채널부(212)가 형성된다. 화소 저밀도 도핑부(216)는 화소 채널부(212) 및 화소 고밀도 도핑부(214) 사이에 형성되며, 상기 제1 불순물이 저농 도로 주입된 폴리 실리콘으로 이루어진다.
상기 제1 불순물을 저농도로 주입한 후, 제2 서브 감광층(24)을 제거한다. 여기까지의 공정을 통해, 베이스 기판(100)의 표시영역(AR1)에는 화소 박막 트랜지스터(TFT1) 및 안정화 커패시터가 형성되고, 베이스 기판(100)의 주변영역(AR2)에는 구동 박막 트랜지스터(TFT2)가 형성된다. 이때, 화소 박막 트랜지스터(TFT1)는 N형 박막 트랜지스터이고, 구동 박막 트랜지스터(TFT2)는 N형 박막 트랜지스터 및 P형 박막 트랜지스터를 포함한다. 즉, 베이스 기판(100)의 주변영역(AR2)에서는 N형 박막 트랜지스터 및 P형 박막 트랜지스터로 구성된 CMOS회로가 구성된다.
도 11은 본 발명의 일 실시예에 의한 어레이 기판의 제조방법 중 데이터 금속패턴이 형성되는 과정을 설명한 평면도이다. 도 12a, 도 12b 및 도 12c는 도 11의 일부를 절단한 단면도들이다. 구체적으로, 도 12a는 도 11의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이고, 도 12b는 도 11의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이며, 도 12c는 도 11의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 11, 도 12a, 도 12b 및 도 12c를 참조하면, 제2 서브 감광층(24)을 제거한 후, 게이트 금속패턴(400)을 덮도록 제2 절연층(500)을 형성한다. 이때, 제2 절연층(400)은 일례로, 질화실리콘(SiNx) 및 산화실리콘(SiOx)을 포함한다.
이어서, 제1 및 제2 절연층(300, 400)의 일부를 동시에 식각하여 제1 콘택홀(510), 제2 콘택홀(520), 제3 콘택홀(530) 및 제4 콘택홀(540)이 형성된다. 이때, 제1 콘택홀(510)은 화소 고밀도 도핑부(214)의 일부분의 상부에 형성되고, 제2 콘택홀(520)은 화소 고밀도 도핑부(214)의 다른 부분의 상부에 형성되며, 제3 콘택 홀(530)은 구동 고밀도 도핑부(234)의 일부분의 상부에 형성되고, 제4 콘택홀(540)는 구동 고밀도 도핑부(214)의 다른 부분의 상부에 형성된다.
이어서, 제1 콘택홀(510), 제2 콘택홀(520), 제3 콘택홀(530) 및 제4 콘택홀(540)을 통해 실리콘 패턴(200)의 일부와 전기적으로 연결되는 데이터 금속패턴(600)을 제2 절연층(500) 상에 형성한다. 데이터 금속패턴(600)은 제2 절연층(500)의 전면에 형성된 데이트 금속층이 패터닝되어 형성된다.
데이터 금속패턴(600)은 데이터 배선(DL), 화소 소스 전극(610), 화소 드레인 전극(620), 구동 소스 전극(630) 및 구동 드레인 전극(640)을 포함한다. 이때, 화소 소스 전극(610) 및 화소 드레인 전극(620)은 화소 박막 트랜지스터(TFT1)의 구성요소들로, 표시영역(AR1) 상에 형성되고, 구동 소스 전극(630) 및 구동 드레인 전극(640)은 구동 박막 트랜지스터(TFT2)의 구성요소들로, 주변영역(AR2) 상에 형성된다.
데이터 배선(DL)은 게이트 배선(GL)과 교차되도록 제2 방향으로 형성된다. 화소 소스 전극(610)은 데이터 배선(GL)으로부터 화소 고밀도 도핑부(214)의 일부분과 중첩되도록 제1 방향을 따라 돌출되어, 제1 콘택홀(510)을 통해 화소 고밀도 도핑부(214)의 일부분과 전기적으로 연결된다. 화소 드레인 전극(620)은 화소 소스 전극(610)과 소정거리 이격되어 화소 고밀도 도핑부(214)의 다른 부분과 중첩되며, 제2 콘택홀(520)을 통해 화소 고밀도 도핑부(214)의 다른 부분과 전기적으로 연결된다.
구동 소스 전극(630)은 구동 고밀도 도핑부(234)의 일부분과 중첩되도록 형 성되어, 제3 콘택홀(530)을 통해 구동 고밀도 도핑부(234)의 일부분과 전기적으로 연결된다. 구동 드레인 전극(640)은 구동 소스 전극(630)과 소정거리 이격되어 구동 고밀도 도핑부(234)의 다른 부분과 중첩되며, 제4 콘택홀(540)을 통해 구동 고밀도 도핑부(234)의 다른 부분과 전기적으로 연결된다.
도 2, 도 3a, 도 3b 및 도 3c를 참조하면, 데이터 금속패턴(600)을 형성한 후, 데이터 금속패턴(600)을 덮도록 제2 절연층(600) 상에 제3 절연층(700)을 형성한다. 제3 절연층(700)은 유기 절연층인 것이 바람직하다.
이어서, 제3 절연층(700)에 화소 콘택홀(710)을 형성한다. 화소 콘택홀(710)은 데이터 금속패턴(600)의 일부, 즉 화소 드레인 전극(620)이 노출되도록 화소 드레인 전극(620)의 상부에 형성된다.
마지막으로, 화소 콘택홀(710)을 통해 화소 드레인 전극(620)과 전기적으로 연결되는 화소전극(800)을 제3 절연층(700) 상에 형성한다. 화소전극(800)은 제3 절연층(700)의 전면에 형성된 투명 금속층이 패터닝되어 형성된다.
한편, 위에서 기술된 단계 중에서 패터닝되거나 불순물을 주입하는 공정에서는 마스크가 사용되어 질 수 있다. 그 결과, 어레이 기판(1000)을 제조하기 위해서는 다수의 마스크들이 필요하게 된다. 이러한 마스크의 수는 어레이 기판(1000)의 제조단가를 높이는 결정적인 요인이 된다.
따라서, 본 실시예서와 같이, 화소 패턴부(210)의 일부, 스토리지 패턴부(220)의 일부 및 구동 패턴부(230)의 일부에 상기 제1 불순물을 고농도로 동시에 주입함으로써, 이온 주입을 위해 사용되는 마스크의 수를 감소시켜 제조비용을 보 다 감소시킬 수 있다.
즉, 종래에는 화소 패턴부(210)의 일부, 스토리지 패턴부(220)의 일부 및 구동 패턴부(230)의 일부 각각에 상기 제1 불순물을 주입하기 위해 서로 다른 마스크를 사용하였으나, 본 실시예와 같이 상기 제1 불순물을 고농도로 동시에 주입함으로써, 이온 주입을 위해 사용되는 마스크의 수를 감소시킬 수 있다.
이와 같은 본 발명에 의하면, 화소 패턴부의 일부, 스토리지 패턴부의 일부 및 구동 패턴부의 일부에 제1 불순물을 별도로 주입하는 것이 아니라 동시에 고농도로 주입함으로써, 이온 주입을 위해 사용되는 마스크의 수를 감소시켜 어레이 기판의 제조비용을 보다 감소시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (19)
- 표시영역 및 상기 표시영역의 외곽에 형성된 주변영역으로 구분된 베이스 기판 상에 실리콘 패턴을 형성하는 단계;상기 실리콘 패턴을 덮도록 상기 베이스 기판 상에 제1 절연층을 형성하는 단계;상기 실리콘 패턴이 상기 표시영역 상에 형성된 화소 패턴부 및 스토리지 패턴부와, 상기 주변영역 상에 형성된 구동 패턴부를 포함할 때, 상기 화소 패턴부의 일부, 상기 스토리지 패턴부의 일부 및 상기 구동 패턴부의 일부에 제1 불순물을 고농도로 주입하는 단계;상기 실리콘 패턴의 상부에 게이트 금속패턴을 형성하는 단계;상기 구동 패턴부의 일부에 제2 불순물을 고농도로 주입하는 단계;상기 화소 패턴부의 다른 일부에 상기 제1 불순물을 저농도로 주입하는 단계; 및상기 제1 불순물이 고농도로 주입된 상기 화소 패턴부의 일부와 전기적으로 연결되는 화소전극을 형성하는 단계를 포함하고,상기 게이트 금속패턴을 형성하는 단계는상기 제1 절연층 상에 게이트 금속층을 형성하는 단계;상기 게이트 금속층 상에 제2 감광패턴을 형성하는 단계; 및상기 제2 감광패턴을 통해 상기 게이트 금속층의 일부를 식각하여, 게이트 금속패턴을 형성하는 단계를 포함하고,상기 제2 감광패턴은상기 게이트 금속층 상에 형성되고, 평면적으로 상기 게이트 금속패턴과 동일한 형상을 갖는 제1 서브 감광층; 및상기 제1 서브 감광층 상에 형성되고, 평면적으로 상기 제1 서브 감광층과 다른 형상을 갖는 제2 서브 감광층을 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제1항에 있어서, 상기 제1 불순물은 5족 원소의 이온이고, 상기 제2 불순물은 3족 원소의 이온인 것을 특징으로 하는 어레이 기판의 제조방법.
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- 제1항에 있어서, 상기 제1 불순물을 고농도로 주입하는 단계는상기 제1 절연층 상에 제1 감광패턴을 형성하는 단계;상기 제1 감광패턴을 이용하여 상기 화소 패턴부의 일부, 상기 스토리지 패턴부의 일부 및 상기 구동 패턴부의 일부에 제1 불순물을 고밀도로 주입하는 단계; 및상기 제1 감광패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
- 삭제
- 삭제
- 제1항에 있어서, 상기 제2 불순물은 상기 제2 감광패턴 중 상기 제1 서브 감광층을 통해 상기 구동 패턴부의 다른 일부에 고농도로 주입하는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제7항에 있어서, 상기 제1 불순물을 저농도로 주입하는 단계는상기 제2 감광패턴 중 상기 제1 서브 감광층을 제거하는 단계;상기 제2 서브 감광층을 이용하여, 상기 게이트 금속패턴의 일부를 다시 식각하는 단계;상기 제2 서브 감광층을 이용하여, 상기 화소 패턴부의 다른 일부에 상기 제1 불순물을 저농도로 주입하는 단계; 및상기 제2 서브 감광층을 제거하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제1항에 있어서, 상기 제1 불순물을 저농도로 주입한 후에, 상기 제1 불순물이 고농도로 주입된 실리콘 패턴의 일부와 전기적으로 연결되는 데이터 금속패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제9항에 있어서, 상기 데이터 금속패턴을 형성하는 단계는상기 게이트 금속패턴을 덮도록 제2 절연층을 형성하는 단계;상기 제1 및 제2 절연층의 일부를 동시에 식각하여 데이터 콘택홀을 형성하는 단계; 및상기 데이터 콘택홀을 통해 상기 실리콘 패턴의 일부와 전기적으로 연결되는 데이터 금속패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제10항에 있어서, 상기 데이터 금속패턴은 상기 제1 불순물이 고농도로 주입된 상기 화소 채널부의 일부와 전기적으로 연결되는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제11항에 있어서, 상기 화소전극을 형성하는 단계는상기 데이터 금속패턴을 덮도록 상기 제2 절연층 상에 제3 절연층을 형성하는 단계;상기 제3 절연층에 화소 콘택홀을 형성하는 단계; 및상기 화소 콘택홀을 통해 상기 데이터 금속패턴과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제2항에 있어서, 상기 화소 패턴부는상기 제1 불순물이 주입되지 않은 화소 채널부;상기 화소 채널부의 양단에 형성되며, 상기 제1 불순물이 고농도로 주입된 화소 고밀도 도핑부; 및상기 화소 채널부 및 상기 화소 고밀도 도핑부 사이에 형성되며, 상기 제1 불순물이 저농도로 주입된 화소 저밀도 도핑부를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제13항에 있어서, 상기 스토리지 패턴부는 상기 제1 불순물이 고농도로 주입된 스토리지 고밀도 도핑부를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제14항에 있어서, 상기 구동 패턴부는상기 제1 불순물 및 상기 제2 불순물이 주입되지 않은 구동 채널부; 및상기 구동 채널부의 양단에 형성되며, 상기 제1 불순물 및 상기 제2 불순물 중 어느 하나가 주입된 구동 고밀도 도핑부를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제15항에 있어서, 상기 게이트 금속패턴은제1 방향으로 형성된 게이트 배선;상기 화소 채널부와 중첩되도록 상기 게이트 배선으로부터 연장된 화소 게이트 전극;상기 게이트 배선과 이격되어, 상기 제1 방향으로 형성된 스토리지 배선; 및상기 스토리지 배선과 전기적으로 연결되며, 상기 스토리지 고밀도 도핑부와 중첩되는 스토리지 전극을 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
- 제9항에 있어서, 상기 데이터 금속패턴은상기 제1 방향과 다른 제2 방향으로 형성된 데이터 배선;상기 데이터 배선으로부터 상기 화소 고밀도 도핑부과 중첩되도록 돌출되어, 상기 화소 고밀도 도핑부의 일부분과 전기적으로 연결되는 화소 소스 전극; 및상기 화소 소스 전극과 소정거리 이격되고, 상기 화소 고밀도 도핑부의 다른 부분과 전기적으로 연결되는 화소 드레인 전극을 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
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Citations (3)
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|---|---|---|---|---|
| KR20020013762A (ko) * | 2000-08-10 | 2002-02-21 | 이데이 노부유끼 | 박막 반도체 장치 |
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| US6902969B2 (en) * | 2003-07-31 | 2005-06-07 | Freescale Semiconductor, Inc. | Process for forming dual metal gate structures |
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|---|---|---|---|---|
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| KR20020013762A (ko) * | 2000-08-10 | 2002-02-21 | 이데이 노부유끼 | 박막 반도체 장치 |
| KR20030042052A (ko) * | 2001-11-20 | 2003-05-28 | 삼성에스디아이 주식회사 | 박막 트랜지스터의 제조방법 |
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