KR102456077B1 - 박막 트랜지스터 기판의 제조방법 - Google Patents

박막 트랜지스터 기판의 제조방법 Download PDF

Info

Publication number
KR102456077B1
KR102456077B1 KR1020150088716A KR20150088716A KR102456077B1 KR 102456077 B1 KR102456077 B1 KR 102456077B1 KR 1020150088716 A KR1020150088716 A KR 1020150088716A KR 20150088716 A KR20150088716 A KR 20150088716A KR 102456077 B1 KR102456077 B1 KR 102456077B1
Authority
KR
South Korea
Prior art keywords
region
pattern
gate electrode
impurity
layer
Prior art date
Application number
KR1020150088716A
Other languages
English (en)
Other versions
KR20170000064A (ko
Inventor
안기완
김정현
조승환
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020150088716A priority Critical patent/KR102456077B1/ko
Priority to US14/987,615 priority patent/US9941313B2/en
Publication of KR20170000064A publication Critical patent/KR20170000064A/ko
Application granted granted Critical
Publication of KR102456077B1 publication Critical patent/KR102456077B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H01L27/3262—
    • H01L27/3269—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L2227/32—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 일 실시예는 기판 상에 제1영역 및 상기 제1영역의 양측에 구비되는 제2영역과 제3영역을 포함하는 반도체 패턴을 형성하는 공정, 상기 반도체 패턴을 덮도록 상기 기판 상에 제1 절연층을 형성하는 공정, 제1감광패턴을 이용하여 상기 제1절연층 상에 금속패턴층을 형성하는 공정, 상기 제1감광패턴을 이용하여 상기 반도체 패턴을 제1불순물로 도핑하는 제1도핑 공정, 제2감광패턴을 이용하여 상기 금속패턴층을 패터닝하여 게이트전극을 형성하는 공정, 및 상기 반도체 패턴을 상기 제1불순물보다 저농도인 제2불순물로 도핑하는 제2도핑 공정을 포함하는, 박막트랜지스터 기판의 제조방법을 개시한다.

Description

박막 트랜지스터 기판의 제조방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR SUBSTRATE}
본 발명의 실시예들은 박막 트랜지스터 기판의 제조방법에 관한 것이다.
유기발광표시장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자와 다른 전극으로부터 주입된 정공이 유기 발광층에서 결합하여 여기자를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
이러한 유기발광표시장치는 자발광소자인 유기 발광 다이오드를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수개의 박막 트랜지스터 및 하나 이상의 커패시터가 형성되어 있다. 박막 트랜지스터는 구동전류를 발생시키지만, 누설전류도 발생하는 문제점이 있다.
본 발명의 실시예들은 박막 트랜지스터 기판의 제조방법을 제공한다.
본 발명의 일 실시예는 기판 상에 제1영역 및 상기 제1영역의 양측에 구비되는 제2영역과 제3영역을 포함하는 반도체 패턴을 형성하는 공정; 상기 반도체 패턴을 덮도록 상기 기판 상에 제1 절연층을 형성하는 공정; 제1감광패턴을 이용하여 상기 제1절연층 상에 금속패턴층을 형성하는 공정; 상기 제1감광패턴을 이용하여 상기 반도체 패턴을 제1불순물로 도핑하는 제1도핑 공정; 제2감광패턴을 이용하여 상기 금속패턴층을 패터닝하여 게이트전극을 형성하는 공정; 및 상기 반도체 패턴을 상기 제1불순물보다 저농도인 제2불순물로 도핑하는 제2도핑 공정;을 포함하는, 박막 트랜지스터 기판의 제조방법을 개시한다.
본 실시예에 있어서 상기 금속패턴층을 형성하는 공정에서, 상기 금속패턴층은 상기 반도체 패턴의 제1영역과 대응되는 위치에 형성될 수 있다.
본 실시예에 있어서 상기 제1도핑공정에서, 상기 반도체 패턴의 제2영역 및 제3영역은 상기 제1불순물로 도핑될 수 있다.
본 실시예에 있어서 상기 제1감광패턴은 슬릿마스크 및 하프톤 마스크 중 어느 하나로 형성될 수 있다.
본 실시예에 있어서 상기 제2감광패턴은 상기 제1감광패턴과 동일한 마스크 공정으로 형성될 수 있다.
본 실시예에 있어서 상기 제2감광패턴은 상기 제1감광패턴을 애싱(ashing)하여 형성될 수 있다.
본 실시예에 있어서 상기 반도체 패턴의 상기 제1영역은, 상기 제1영역의 중심영역에 해당하는 제4영역, 상기 제4영역의 양측에 구비되는 제5 영역 및 제6영역을 포함할 수 있다.
본 실시예에 있어서 상기 제1감광패턴은 상기 제4영역과 대응되는 부분의 두께가 상기 제5영역 및 상기 제6영역과 대응되는 부분의 두께 보다 작을 수 있다.
본 실시예에 있어서 상기 제2감광패턴은, 상기 제5영역 및 상기 제6영역과 대응되는 부분의 두께가 상기 제1감광패턴 중 상기 제5영역 및 상기 제6영역과 대응되는 부분의 두께 보다 작고, 상기 제4영역과 대응되는 개구를 포함할 수 있다.
본 실시예에 있어서 상기 게이트전극을 형성하는 공정에서, 상기 게이트전극은, 상기 제5영역 및 상기 제6영역 각각에 대응되며, 상호 이격된 제1 게이트전극부 및 제2게이트전극부를 포함할 수 있다.
본 실시예에 있어서 상기 제1 게이트전극부과 상기 제2게이트전극부 사이에 대응되는 상기 반도체 패턴의 상기 제4영역은 상기 제2불순물로만 도핑될 수 있다.
본 실시예에 있어서 상기 제1게이트전극부 및 상기 제2게이트전극부 각각의 폭은, 상기 제5영역 및 상기 제6영역 각각의 폭보다 작을 수 있다.
본 실시예에 있어서 상기 제2도핑 공정은, 상기 게이트전극을 마스크로 상기 반도체 패턴을 상기 제2불순물로 도핑할 수 있다.
본 실시예에 있어서 상기 반도체 패턴의 제4영역 및 상기 제5영역의 일부, 상기 제6영역의 일부가 상기 제2불순물로 도핑될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 유기 발광 표시 장치의 제조방법은 하나의 마스크 공정에서 저농도 도핑영역 및 고농도 도핑영역을 모두 형성할 수 있어, 포토마스크 공정의 추가가 없을 뿐만 아니라, 불순물 이온 주입을 위한 공정을 보다 간소화할 수 있다.
도 1 내지 도 3g는 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조 방법에 따른 단면도이다.
도 4는 도 3g의 박막 트랜지스터 기판을 포함하는 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1 내지 도 3g는 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조 방법에 따른 단면도이다. 도 1은 제1 마스크 공정에 따른 단면도이고, 도 2은 도 1의 기판 상에 제1 절연층이 형성된 단면도이며, 도 3a 내지 도 3g는 제2 마스크 공정에에 따른 단면도이다.
도 1을 참고하면, 기판(100) 상에 반도체패턴(110)을 형성한다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다. 반도체패턴(110)을 형성하기 전에 기판(100) 상에는 기판(100)의 평활성 및 기판(100)으로부터의 불순원소의 침투를 차단하기 위한 버퍼층(미도시)이 형성될 수 있다. 버퍼층(미도시)은 실리콘옥사이드, 실리콘나이트라이드와 같은 절연성을 갖는 물질로 단층 또는 다층으로 형성될 수 있다.
반도체패턴(110)은 기판(100) 상에 반도체물질(미도시)을 형성한 후 이를 패터닝하여 형성할 수 있다. 도면에는 도시되어 있지 않지만, 반도체물질(미도시) 상에 포토레지스터(미도시)가 도포된 후, 제1 포토마스크(미도시)를 이용한 포토리소그라피 공정에 의해 반도체층(미도시)을 패터닝하여 형성할 수 있다. 포토리소그라피에 의한 제1 공정은 제1 포토마스크(미도시)에 노광 장치(미도시)로 노광 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거쳐 진행된다.
반도체물질(미도시)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)으로 구비될 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
반도체패턴(110)은 기판(100) 상에 제1 영역(A1) 및 제1 영역(A1)의 양측에 구비되는 제2 영역(A2)과 제3 영역(A3)을 포함할 수 있다.
도 2를 참고하면, 반도체패턴(110)을 덮도록 기판(100) 상에 제1 절연층(120)을 형성한다. 제1절연층(120)은 실리콘옥사이드, 실리콘나이트라이드와 같은 절연성을 갖는 소재로 형성될 수 있다.
도 3a 및 도 3b를 참고하면, 제1 절연층(120) 상에 제1 금속층(130) 및 제1 감광층(140)을 순차적으로 적층한 후, 제2 포토마스크(M)을 이용하여 제1 감광패턴(141)을 형성한다. 제1 감광패턴(141)은 제2 포토마스크(M)을 이용하여 제1 감광층(140)에 노광 및 현상(developing) 공정을 통해 형성될 수 있다.
반도체패턴(110)의 제1 영역(A1)은 제1 영역의 중심영역에 해당하는 제4 영역(A4)과, 제4 영역(A4)의 양측에 구비되는 제5 영역(A5) 및 제6 영역(A6)을 포함할 수 있다. 제1 감광패턴(141)은 제4 영역(A4)과 대응되는 부분의 두께(d2)가 제5 영역(A5) 및 제6 영역(A6)과 대응되는 부분의 두께(d1)보다 작을 수 있다.
일 실시예로 제1 감광패턴(141) 광의 세기를 조절할 수 있는 제2 포토마스크(M2)를 이용하여 형성할 수 있다. 제2 포토마스크(M)는 슬릿 마스크 및 하프톤 마스크 중 어느 하나로 형성될 수 있다.
일 실시예로, 제2 포토마스크(M)가 슬릿 마스크인 경우, 슬릿마스크는 광을 차단하는 슬릿바를 적어도 하나 포함하는 슬릿부(M1), 광을 차단하는 광차단부(M2) 및 광을 투과하는 광투과부(M3)를 포함할 수 있다. 또 다른 실시예로, 제2 포토마스크(M)가 하프톤 마스크인 경우, 하프톤 마스크는 광의 세기를 조절하는 반투과부(M1), 광을 차단하는 광차단부(M2) 및 광을 투과하는 광투과부(M3)를 포함할 수 있다. 본 발명에는 광의 세기를 조절하는 제2 포토마스크(M)의 종류에 제한이 없으나, 설명의 편의를 위하여 제2 포토마스크(M)가 슬릿 마스크인 경우를 중심으로 설명하기로 한다.
제2 포토마스크(M)가 슬릿 마스크인 경우, 슬릿부(M1) 및 광차단부(M2)는 반도체패턴(110)의 제1 영역(A1)에 대응되도록 배치될 수 있다. 도 3a에 도시된 바와 같이, 슬릿부(M1)는 제1 영역(A1)의 중심영역인 제4 영역(A4)에 대응되도록 배치될 수 있다. 광차단부(M2)는 제5 영역(A5) 및 제6 영역(A6)에 대응되도록 슬릿부(M1)의 양측에 구비될 수 있다. 광투과부(M3)는 슬릿부(M1) 및 광차단부(M2)를 제외한 나머지 영역에 배치될 수 있다. 다만, 이는 제1 감광층(140)의 물질이 포지티브 포토레지스트(Positive PR)인 경우의 배치이며, 제1 감광층(140)의 물질이 네거티브 포토레지스트(negative PR)인 경우에는 광투과부와 광차단부의 배치가 바뀔 수 있다. 본 발명에서는 설명의 편의를 위하여 제1 감광층(140)의 물질이 포지티브 포토레지스트(Positive PR)인 경우를 중심으로 설명하기로 한다.
이후, 제1 감광패턴(141)을 이용하여 제1 절연층(120) 상에 금속패턴층(131)을 형성한다. 금속패턴층(131)은 제1 감광패턴(141)에 의해 커버되지 않은 제1 금속층(130)을 식각하여 형성될 수 있다(제1 식각 공정). 금속패턴층(131)은 제1 감광패턴(141)에 의해 반도체패턴(110)의 제1 영역(A1)과 대응되는 위치에 형성된다
제1 금속층(130)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
본 실시예에서는 제1 감광패턴(141)이 광의 세기를 제어할 수 있는 제2 포토마스크(M2)를 이용하여 형성된 경우를 설명하였으나, 본 발명은 이에 제한되지 않는다. 다른 실시예로서, 제5 영역(A5)과 제6영역(A6) 사이의 거리를 포토마스크 공정능력치 이하로 설계하는 방법을 이용할 수 있다. 제5 영역(A5)과 제6 영역(A6) 사이의 거리를 포토마스크 공정능력치 이하로 설계하는 경우, 제4 영역(A4)에 대응되는 제1 감광층(140)은 정확한 패터닝이 되지 않아 제5 영역(A5) 및 제6 영역(A6)에 대응되는 두께보다 낮은 두께를 갖게 될 수 있다. 다만, 본 발명에서는 설명의 편의를 위하여, 광의 세기를 조절할 수 있는 포토마스크를 이용하는 경우를 중심으로 설명하기로 한다.
도 3c를 참고하면, 제1 감광패턴(141)을 이용하여 반도체패턴(110)을 제1 불순물로 도핑한다. 제1 불순물은 B 또는 P 이온을 도핑할 수 있는데, 1×1012 내지 1×1016 atoms/㎠ 이상의 고농도로 도핑될 수 있다. 제1 감광패턴(141) 및 금속패턴층(131)을 마스크로 하여 제1 불순물을 도핑하므로, 반도체패턴(110)의 제1 영역(A1)을 제외한 제2 영역(A2) 및 제3 영역(A3)에 제1 불순물이 주입된다. 제1 불순물을 주입하는 제1 도핑공정은 후술하는 제2 불순물을 주입하는 공정에 비해 고농도로 주입될 수 있다. 제2 영역(A2) 및 제3 영역(A3)은 소스영역 또는 드레인영역에 해당하는 고농도 도핑영역(113)을 형성할 수 있다. 소스영역 및 드레인영역 각각은 소스전극 및 드레인전극으로의 기능을 수행한다.
도 3d를 참고하면, 제1 감광패턴(141)을 애싱(ashing)하여 제2 감광패턴(143)을 형성한다.
제1 감광패턴(141)은 애싱(ashing)을 통해 제4 영역(A4)에 해당하는 포토레지스트가 제거될 수 있다. 이때, 제1 감광패턴(141)은 제5 영역(A5) 및 제6 영역(A6)에 대응되는 부분의 두께도 함께 낮아질 수 있다. 따라서, 제2 감광패턴(143)은, 제5 영역(A5) 및 제6 영역(A6)과 대응되는 부분의 두께(d3)가 제1 감광패턴(141) 중 제5 영역(A5) 및 제6 영역(A6)과 대응되는 부분의 두께(d2)보다 작고, 제4 영역(A4)과 대응되는 개구(H)를 포함할 수 있다.
도 3e를 참고하면, 제2 감광패턴(143)을 이용하여 금속패턴층(131)을 패터닝(patterning)한다. 패터닝 결과, 게이트전극(133)을 형성할 수 있다. 게이트전극(133)은 제5 영역(A5) 및 제6 영역(A6) 각각에 대응되며 상호 이격된 제1 게이트전극부(133A) 및 제2 게이트전극부(133B)를 포함할 수 있다.
게이트전극(133)은 제2 감광패턴(143)에 의해 노출된 금속패턴층(131)의 일 부분을 식각함으로써 형성된다(제2 식각 공정). 전술한 제1 식각 공정 및 제2 식각 공정은 건식식각(dry etching)일 수 있다. 제2 감광패턴(143)이 마스크의 역할을 하므로, 개구(H)에 대응되는 금속패턴층(131)은 제거되고, 따라서 게이트전극(133)의 제1 게이트전극부(133A) 및 제2 게이트전극부(133B)은 제5 영역(A5) 및 제6 영역(A6) 각각에 대응되며 상호 이격되도록 패터닝된다.
제2 감광패턴(143)은 제2 식각 공정 중 식각액에 의해 폭이 줄어들 수 있다. 예컨대, 제2 식각 공정을 수행한 후의 제2 감광패턴(143)의 폭(w2)은 제2식각 공정을 수행하기 전의 제2 감광패턴(143)의 폭(w1, 도 3d 참조) 보다 작을 수 있다. 따라서, 제2감광패턴(143)에 의해 패터닝되는 제1 게이트전극부(133A) 및 제2 게이트전극부(133B) 각각의 폭은 제5 영역(A5) 및 제6 영역(A6) 각각의 폭보다 작게 형성될 수 있다.
도 3f를 참고하면, 제2감광패턴(143) 및/또는 게이트전극(133)을 마스크로 하여 반도체패턴(110)에 제2 불순물을 도핑한다. 제2 불순물은 제1 불순물보다 저농도일 수 있다. 제2 불순물은 제1 불순물과 동일하게 B 또는 P 이온일 수 있고, 제1 불순물보다 농도가 낮은 1×1010 내지 1×1013 atoms/㎠ 이상의 농도일 수 있다.
전술한 바와 같이 게이트전극부(133A) 및 제2 게이트전극부(133B) 각각의 폭은 제5 영역(A5) 및 제6 영역(A6) 각각의 폭보다 작게 형성될 수 있으므로, 제5 영역(A5)의 일부, 제6 영역(A6)의 일부는 제2 불순물로 도핑되는 저농도 도핑(Lightly Doped Drain; LDD) 영역(115)이 될 수 있다. 게이트전극(133)의 하부에는 제1 불순물 및 제2 불순물이 주입되지 않은 채널영역(111)이 형성될 수 있다. 순서대로, 반도체패턴(110)의 외곽부터 고농도 도핑영역(113), 저농도 도핑영역(115) 및 채널영역(111)이 형성되고, 반도체패턴(110)의 중심에는 저농도 도핑영역(115)이 형성될 수 있다. 한편, 제1 게이트전극부(133A)와 제2 게이트전극부(133B) 사이에 대응되는 반도체패턴(110)의 영역, 예컨대 제4 영역(A4), 제5영역(A5)의 일부, 및 제6영역(A6)의 일부는 제2 불순물로만 도핑될 수 있다.
도 3g를 참고하면, 제2 감광패턴(143)을 포토레지스트 스트립(PR strip) 공정을 통해 제거한다. 제1절연층(120) 상에는 제1 게이트전극부(133A) 및 제2 게이트전극부(133B)를 포함하는 듀얼 게이트 전극 구조를 갖는 게이트전극(133)이 남는다.
도 4는 도 3g의 박막 트랜지스터 기판을 포함하는 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.
도 4를 참고하면, 도 1 내지 도 3g를 참조하여 설명한 박막트랜지스터 기판 상에 제2 절연층(150)을 형성하고, 제2 절연층(150) 및 제1 절연층(120)에 소스 및 드레인영역(113)의 일부를 노출시키는 콘택홀을 형성한다. 이후, 제2 도전층(미도시)을 적층한 후, 제2 도전층을 패터닝한다. 패터닝 결과, 제2 절연층(150) 상에 소스 및 드레인배선(161, 163)이 형성되며, 소스 및 드레인배선(161, 163)은 콘택홀을 통해 고농도 도핑영역(113)인 소스 및 드레인영역, 즉 소스 및 드레인전극과 전기적으로 연결될 수 있다.
소스전극배선(161)과 드레인전극배선(163)은, 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
이후, 소스 및 드레인전극배선(161, 163) 상에는 평탄화층인 제3 절연층(170)이 형성되고, 제3 절연층(170) 상에는 화소전극(180)이 구비된다. 화소전극(180)은 제3 절연층(170)에 형성된 콘택홀을 통해 드레인전극배선(163)에 접속될 수 있다.
화소전극(180)은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zinc oxide: IZO), 징크옥사이드(zinc oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium gallium oxide: IGO), 및 알루미늄징크옥사이드(aluminum zinc oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다. 혹은, 화소 전극(180)은 투명 도전성 산화물층/반투과 금속층/투명 도전성 산화물층으로 구성된 3중 구조로 구비될 수 있다.
화소전극(180) 상에는 제4 절연층(190)이 형성되고, 제4 절연층(190) 상에는 유기발광소자가 구비된다. 화소전극(180)에 대응하는 위치에 형성되는 유기발광소자는 중간층(182) 및 대향전극(184)을 포함할 수 있다.
중간층(182)은 적색, 녹색 또는 청색 광을 방출하는 유기 발광층을 포함하며, 유기 발광층은 저분자 유기물 또는 고분자 유기물을 사용할 수 있다. 유기 발광층이 저분자 유기물로 형성된 저분자 유기층인 경우에는 유기 발광층을 중심으로 화소전극(180)의 방향으로 홀 수송층(hole transport layer: HTL) 및 홀 주입층(hole injection layer:HIL)등이 위치하고, 대향 전극(184)의 방향으로 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer:EIL) 등이 적층된다. 물론, 이들 홀 주입층, 홀 수송층, 전자 수송층, 전자 주입층 외에도 다양한 층들이 필요에 따라 적층되어 형성될 수 있다.
중간층(182) 상에는 화소 전극(180)과 대향하는 대향전극(184)이 구비된다. 대향전극(184)도 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 유기 발광막을 향하도록 얇게 증착한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3 등의 투명 도전성 산화물로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 전면 증착하여 형성한다. 그러나, 반드시 이에 한정되는 것은 아니며, 화소 전극(180) 및 대향전극(184)으로 전도성 폴리머 등 유기물을 사용할 수도 있다.
전술한 듀얼 게이트 전극 구조를 갖는 유기 발광 표시 장치(10)는 반도체패턴(110)에 저농도 도핑영역(115)을 개재하여 누설전류(off current)를 감소시킬 수 있다. 또한, 유기 발광 표시 장치(10)는 게이트전극(133) 사이에 저농도 도핑영역(115)으로만 이루어지므로, 게이트전극 사이에 저농도 도핑영역(N-)/고농도 도핑영역(N+)/저농도 도핑영역(N-)으로 이루어지는 본 발명의 비교예에 비해 게이트 전극 사이의 간격을 줄일 수 있다. 따라서, 본 발명에 따른 유기 발광 표시 장치(10)의 제조방법은 고해상도 모델에 적용이 가능하다는 장점을 갖는다.
한편, 본 발명의 일 실시예에 따른 유기 발광 표시 장치(10)의 제조방법은 하나의 마스크 공정에서 저농도 도핑영역(115) 및 고농도 도핑영역(113)을 모두 형성할 수 있어, 포토마스크 공정의 추가가 없을 뿐만 아니라, 불순물 이온 주입을 위한 공정을 보다 간소화할 수 있다. 또한, 본 발명의 제조방법에 따른 유기 발광 표시 장치(10)는 고농도 도핑영역(113)에 인접하는 저농도 도핑영역(115)을 포함하므로, LDD 구조의 성능을 강화할 수 있다.
전술한 실시예들에서 도 1 내지 도 3g에 도시된 박막트랜지스터 기판은 게이트전극(133)까지 형성된 경우를 나타내지만, 본 발명은 이에 한정되지 않는다. 본 명세서에서 박막트랜지스터 기판이라 함은 기판(100) 상에 박막트랜지스터가 형성된 상태를 의미하는 것으로, 도 3g에 도시된 바와 같이 기판(100) 상에 박막트랜지스터가 형성된 상태를 의미하는 것일 수 있고, 또는 도 4에 도시된 바와 같이 박막트랜지스터 상에 소스 및 드레인전극 배선(161, 163)까지 형성된 상태를 의미할 수 있고, 또는 제3절연층(170)까지 형성된 상태를 의미하는 것일 수 있고, 또는 화소 전극(180)까지 형성된 상태일 수도 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10 : 유기 발광 표시 장치
100 : 기판
110 : 반도체패턴
111 : 채널영역
113 : 고농도 도핑영역
115 : 저농도 도핑영역
120 : 제1 절연층
130 : 제1 금속층
131 : 금속패턴층
133 : 게이트전극
133A, B : 제1 및 제2 게이트전극부
140 : 제1 감광층
141, 143 : 제1 및 제2 감광패턴
150 : 제2 절연층
161, 163 : 소스 및 드레인전극
170 : 제3 절연층
180 : 화소전극
182 : 중간층
184 : 대향전극
190 : 제4 절연층

Claims (14)

  1. 기판 상에 제1영역 및 상기 제1영역의 양측에 구비되는 제2영역과 제3영역을 포함하는 반도체 패턴을 형성하는 공정;
    상기 반도체 패턴을 덮도록 상기 기판 상에 제1절연층을 형성하는 공정;
    상기 제1영역에 중첩하는 제1감광패턴을 이용하여 상기 제1절연층 상에 금속패턴층을 형성하는 공정;
    상기 제1감광패턴을 이용하여 상기 반도체 패턴을 제1불순물로 도핑하는 제1도핑 공정;
    상기 제1감광패턴을 애싱하여 형성된 제2감광패턴을 이용하여 상기 금속패턴층을 패터닝하여 듀얼 게이트전극을 형성하는 공정; 및
    상기 반도체 패턴을 상기 제1불순물보다 저농도인 제2불순물로 도핑하는 제2도핑 공정;을 포함하고,
    상기 반도체 패턴의 상기 제1영역은 상기 제1영역의 중심영역에 해당하는 제4영역, 상기 제4영역의 양측에 구비되는 제5영역 및 제6영역을 포함하고,
    상기 제1도핑 공정에서, 상기 제1감광패턴은 상기 제4영역과 대응되는 제1부분의 두께가 상기 제5영역 및 상기제6 영역과 대응되는 부분들의 두께 보다 작으며,
    상기 게이트전극을 형성하는 공정에서, 상기 게이트전극은 상기 제5영역 및 상기 제6영역 각각에 대응되며, 상호 이격된 제1게이트전극부 및 제2게이트전극부를 포함하고, 상기 제1게이트전극부과 상기 제2게이트전극부 사이에 대응되는 상기 반도체 패턴의 상기 제4영역은 상기 제2불순물로만 도핑된, 박막트랜지스터 기판의 제조방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1도핑 공정에서, 상기 반도체 패턴의 제2영역 및 제3영역은 상기 제1불순물로 도핑되는, 박막트랜지스터 기판의 제조방법.
  4. 제 1항에 있어서,
    상기 제1감광패턴은 슬릿마스크 및 하프톤 마스크 중 어느 하나로 형성된, 박막트랜지스터 기판의 제조방법.
  5. 제 1항에 있어서,
    상기 제2감광패턴은 상기 제1감광패턴과 동일한 마스크 공정으로 형성되는, 박막트랜지스터 기판의 제조방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제 1항에 있어서,
    상기 제2감광패턴은,
    상기 제5영역 및 상기 제6영역과 대응되는 부분의 두께가 상기 제1감광패턴 중 상기 제5영역 및 상기 제6영역과 대응되는 부분의 두께 보다 작고,
    상기 제4영역과 대응되는 개구를 포함하는, 박막트랜지스터 기판의 제조방법.
  10. 삭제
  11. 삭제
  12. 제 1항에 있어서,
    상기 제1게이트전극부 및 상기 제2게이트전극부 각각의 폭은, 상기 제5영역 및 상기 제6영역 각각의 폭보다 작은, 박막트랜지스터 기판의 제조방법.
  13. 제 12항에 있어서,
    상기 제2도핑 공정은, 상기 게이트전극을 마스크로 상기 반도체 패턴을 상기 제2불순물로 도핑하는, 박막트랜지스터 기판의 제조방법.
  14. 제 13항에 있어서,
    상기 반도체 패턴의 제4영역 및 상기 제5영역의 일부, 상기 제6영역의 일부가 상기 제2불순물로 도핑되는, 박막트랜지스터 기판의 제조방법.
KR1020150088716A 2015-06-22 2015-06-22 박막 트랜지스터 기판의 제조방법 KR102456077B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150088716A KR102456077B1 (ko) 2015-06-22 2015-06-22 박막 트랜지스터 기판의 제조방법
US14/987,615 US9941313B2 (en) 2015-06-22 2016-01-04 Method of manufacturing thin film transistor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150088716A KR102456077B1 (ko) 2015-06-22 2015-06-22 박막 트랜지스터 기판의 제조방법

Publications (2)

Publication Number Publication Date
KR20170000064A KR20170000064A (ko) 2017-01-02
KR102456077B1 true KR102456077B1 (ko) 2022-10-19

Family

ID=57587015

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150088716A KR102456077B1 (ko) 2015-06-22 2015-06-22 박막 트랜지스터 기판의 제조방법

Country Status (2)

Country Link
US (1) US9941313B2 (ko)
KR (1) KR102456077B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105576038A (zh) * 2016-01-12 2016-05-11 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板和显示装置
KR102510394B1 (ko) * 2016-01-27 2023-03-16 삼성디스플레이 주식회사 도전 패턴의 형성 방법 및 유기 발광 표시 장치의 제조 방법
CN105810573A (zh) * 2016-03-15 2016-07-27 深圳市华星光电技术有限公司 薄膜晶体管的制作方法
KR102486878B1 (ko) * 2017-09-06 2023-01-11 삼성디스플레이 주식회사 박막트랜지스터를 포함하는 표시 장치 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020182789A1 (en) 1996-06-21 2002-12-05 Lg Electronics, Inc. Thin film transistor and a method of forming the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777716B1 (en) 1999-02-12 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and method of manufacturing therefor
JP2001044421A (ja) * 1999-07-27 2001-02-16 Mitsubishi Electric Corp Ｍｉｓｆｅｔの製造方法
US6706544B2 (en) * 2000-04-19 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and fabricating method thereof
KR100485531B1 (ko) 2002-04-15 2005-04-27 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터와 그 제조방법
TWI231996B (en) 2003-03-28 2005-05-01 Au Optronics Corp Dual gate layout for thin film transistor
KR100534581B1 (ko) * 2003-05-16 2005-12-07 삼성에스디아이 주식회사 골드 구조를 갖는 박막 트랜지스터를 제조하는 방법
US8692740B2 (en) 2005-07-04 2014-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
KR101343435B1 (ko) * 2006-08-09 2013-12-20 삼성디스플레이 주식회사 어레이 기판의 제조방법 및 이에 의해 제조된 어레이 기판
US8084311B1 (en) * 2010-11-17 2011-12-27 International Business Machines Corporation Method of forming replacement metal gate with borderless contact and structure thereof
JP2012256649A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp 半導体装置、半導体ウエハ、及びこれらの製造方法
KR101843595B1 (ko) 2013-06-17 2018-03-30 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
KR102132187B1 (ko) * 2013-09-05 2020-08-06 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020182789A1 (en) 1996-06-21 2002-12-05 Lg Electronics, Inc. Thin film transistor and a method of forming the same

Also Published As

Publication number Publication date
US20160372498A1 (en) 2016-12-22
US9941313B2 (en) 2018-04-10
KR20170000064A (ko) 2017-01-02

Similar Documents

Publication Publication Date Title
EP2996147B1 (en) Thin-film transistor array substrate, method of manufacturing the same, and display device
CN104716143B (zh) 薄膜晶体管阵列基底及其制造方法、有机发光显示设备
KR101372852B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR101890799B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
US8525181B2 (en) Thin-film transistor array substrate, organic light-emitting display device comprising the thin-film transistor array substrate, and method of manufacturing the thin-film transistor array substrate
KR102369300B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102373434B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR101776044B1 (ko) 유기전계 발광소자용 기판 및 그 제조 방법
KR102417117B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
US8994027B2 (en) Thin film transistor array substrate, organic light-emitting display device including the same, and method of manufacturing the same
KR101799034B1 (ko) 유기전계 발광소자용 기판 및 그 제조 방법
KR101930845B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR102393371B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102173041B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102339284B1 (ko) 유기 발광 표시 장치의 제조 방법 및 상기 제조 방법에 의해 제조된 유기 발광 표시 장치
KR102349285B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102483959B1 (ko) 유기 발광 표시 장치의 제조 방법 및 상기 제조 방법에 의해 제조된 유기 발광 표시 장치
TW201320430A (zh) 薄膜電晶體陣列基板、包含其之有機發光顯示器以及其製造方法
KR102512718B1 (ko) 박막트랜지스터 기판 및 이를 구비한 유기 발광 표시 장치, 박막트랜지스터 기판의 제조방법
KR102442615B1 (ko) 박막트랜지스터 기판의 제조방법
KR102456077B1 (ko) 박막 트랜지스터 기판의 제조방법
KR20160009770A (ko) 유기 발광 표시 장치 및 그 제조 방법
KR20170000061A (ko) 박막 트랜지스터 기판 및 이를 포함하는 유기 발광 표시 장치
KR101397125B1 (ko) 유기전기발광소자용 어레이 기판 및 그의 제조 방법
KR102556027B1 (ko) 디스플레이장치 및 이의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant