KR101843595B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것이다. 본 발명에 따른 반도체 소자는 기판의 웰 영역에 구비되는 채널 영역의 중앙에 할로 영역이 형성되고, 그 할로 영역의 좌우 측면에 소오스/드레인 LDD 영역이 형성된다. 할로 영역은 채널 길이보다는 짧게 형성되면서 소오스/드레인 LDD 영역의 엣지(edge)부터 일정 간격 이격되고, 이격되는 거리는 서로 동일하다. 이와 같은 본 발명에 따르면, 쇼트 채널 효과를 억제하고, 소자 성능(IDsat)을 유지하면서 동시에 핫 캐리어의 신뢰성을 개선할 수 있고, 또한 웰 영역 형성 직후에 할로 영역을 형성하는 제조 공정의 순서 변경에 따라 할로 영역을 정확하게 형성할 수 있다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTRUING METHOD THEREOF}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 소자의 소오스 LDD 영역과 드레인 LDD 영역 사이에 존재하는 채널 영역의 중앙에 할로(Halo) 영역을 별도로 형성시킨 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 트랜지스터의 소오스(source)와 드레인(drain)의 간격이 좁아지게 되고, 채널 길이(channel length)도 그만큼 작아지게 되었다. 여기서 채널 길이는 게이트 길이와 같다. 이러한 이유로 인하여 야기되는 반도체 소자의 구조적인 한계 요인, 즉 쇼트 채널 효과(Short Channel Effect) 및 핫 캐리어 효과(Hot Carrier Effect) 등에 의한 소자의 열화와 같은 문제점이 발생하였다.
이를 해결하고 충분한 반도체 소자의 특성을 얻기 위해서 소자의 구조적 측면에서 여러 가지 방안들이 제시되어 왔다. 그 중에서도 LDD(Lightly Doped Drain) 구조가 상기와 같은 문제점을 가장 잘 해결할 수 있는 것으로 알려져 있어 현재 소자의 제조에 널리 이용되고 있다.
LDD 구조는 반도체 소자, 즉 트랜지스터에서 접합 영역(NMOS의 경우 N+, PMOS의 경우 P+)과 게이트 전극 하부의 채널 영역 사이에 저농도의 불순물 이온(NMOS의 경우 N-, PMOS의 경우 P-)이 주입되어 LDD 영역이 형성되는 것을 의미한다.
그러나 LDD는 과도하게 도핑된 드레인 때문에 강한 피크 필드(peak field)를 줄일 수 있지만, 연속적인 저항을 발생시켜서 결과적으로 반도체 소자의 성능을 저하시키는 다른 문제를 야기시켰다.
LDD 영역을 감싸는 할로(halo) 영역은 소오스/드레인 접합 영역 내의 불순물들이 열처리 될 때 게이트 전극 아래의 채널 영역으로 확산되는 것을 방지하기 위한 것이다. 할로 영역을 추가하면 채널 길이가 짧아짐에 따라서 나타나는 쇼트 채널 효과를 감소시킬 수 있는 반면에 MOSFET의 성능 즉 드레인 포화 전류(Drain saturation current) 감소가 나타난다.
그렇지만, 핫 캐리어(hot carrier) 신뢰성이 취약하다는 문제점이 있다.
반도체 소자는 집적도의 향상으로 MOSFET의 채널길이가 서브-마이크론(SUB-MICRON)까지 감소함에 따라 종래의 긴 채널 소자에서 볼 수 없었던 여러 쇼트 채널 효과가 발생하고 있음은 전술한 바 있다. 쇼트 채널 효과는 펀치스로우(punch-through)에 의한 낮은 항복 전압, 문턱 전압의 감소, 누설 전류의 증가, 핫-캐리어 효과 등의 원인이 된다.
그 중 쇼트 채널 효과 중 가장 문제가 되고 있는 것이 핫 캐리어에 의한 열화현상이다. NMOSFET의 경우 핫 캐리어 효과에 의해 기판전류(Substrate current)가 증가하고, 드레인 포화 전류의 변화(shift)가 나타나며, 트랜스 컨덕턴스(trans-conductance)가 감소한다. 또한 소자의 수명을 감소시킨다.
따라서 반도체 소자의 핫 캐리어 효과를 효과적으로 억제할 필요가 있고, 이를 위한 반도체 소자의 구조 개선이 요구된다.
다른 문제점으로 소자의 구조적인 측면에서 제조공정이 복잡하다.
미국등록특허 US 7,700,980 (Structure and fabrication of field-effect transistor for alleviating short-channel effects)
이에 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 반도체 소자의 쇼트 채널 효과를 감소시키면서 핫 캐리어의 신뢰성을 개선시켜 반도체 소자의 수명을 연장할 수 있도록 한 반도체 소자 및 그 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따르면, 기판 내의 웰 영역; 상기 기판 상에 형성된 게이트; 상기 게이트 하부의 채널 영역 중앙에 형성된 할로 영역; 및 상기 할로 영역의 양 측면에 형성된 소오스/드레인 LDD 영역을 포함하는 반도체 소자를 제공한다.
상기 할로 영역 및 상기 웰 영역은 동일한 도펀트로 도핑된 영역이고, 상기 소오스/드레인 LDD 영역은 다른 도펀트로 도핑된 영역이다.
상기 할로 영역은 상기 웰 영역보다 고농도 도핑된 영역이다.
상기 할로 영역은 상기 기판 표면에서의 깊이가 상기 LDD 영역보다 깊다.
상기 할로 영역은 상기 게이트의 길이보다 짧다.
상기 할로 영역의 양 측면과 상기 게이트의 양 측면과의 이격 거리는 서로 동일하다.
상기 이격 거리는 0.025㎛ 내지 0.155㎛ 이하인 것이 바람직하다.
상기 할로 영역의 길이가 길어지면, 상기 이격거리는 짧아진다.
상기 할로 영역의 길이가 짧아지면 문턱 전압은 감소하고 드레인 포화 전류는 증가한다.
상기 할로 영역을 포함한 채널 영역은 양 측면보다 중앙 영역의 도핑 농도가 더 높다.
상기 할로 영역은 기판의 표면에서 0 ~ 0.2 미크론(microns) 깊이까지 1017-18/㎤ 피크 농도를 갖는다.
상기 할로 영역은 상기 기판의 표면에서 0 ~ 0.1 미크론(microns) 깊이까지 두 개의 최대 피크 농도 영역을 갖는다. 그리고 상기 최대 피크 농도 영역에서 첫 번째 최대 피크 농도는 상기 기판의 표면 근처에서 형성되고, 상기 최대 피크 농도 영역에서 두 번째 최대 피크 농도는 상기 기판의 표면으로부터 수직 방향으로 0.05 ~ 0.1 미크론(microns) 사이에서 형성된다.
상기 소오스/드레인 LDD 영역과 인접되는 소오스/드레인 접합영역; 및 상기 소오스/드레인 접합영역에 인접되는 아이솔레이션을 더 포함하고, 상기 소오스/ 드레인 접합영역 및 아이솔레이션은 상기 웰 영역에 형성된다.
상기 게이트는, 상기 할로 영역과 상기 LDD 영역의 일부를 포함하는 기판 상면에 형성된 게이트 산화막 및 폴리 게이트; 상기 게이트 산화막과 폴리 게이트의 측면의 스페이서를 더 포함한다.
본 발명의 다른 특징에 따르면, 기판에 웰(well) 영역을 형성하는 단계; 상기 웰 영역에 할로 영역을 형성하는 단계; 상기 할로 영역을 포함한 기판 상면에 게이트를 형성하는 단계; 및 상기 할로 영역의 좌/우 측면에 소오스/드레인 LDD 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
상기 할로 영역은 상기 웰 영역의 채널 영역 중앙에 형성된다.
상기 할로 영역은 상기 기판의 상면에서 수직 방향으로 이온 주입하여 형성한다.
상기 할로 영역 형성시, 틸트(tilt) 각도는 0°이다.
상기 소오스/드레인 LDD 영역은 상기 게이트의 양 측면에서 틸트 제공된 상태로 이온 주입되어 형성된다.
상기 소오스/드레인 LDD 영역의 측면에 소오스/드레인 접합영역을 형성하는 단계를 더 포함한다.
상기 게이트는, 게이트 산화막을 형성하는 단계; 상기 게이트 산화막에 폴리 게이트를 형성하는 단계; 및 상기 게이트 산화막과 상기 폴리 케이트의 양 측면에 스페이서를 형성하는 단계를 포함한다.
이와 같은 본 발명의 반도체 소자 및 그 제조방법에 따르면 다음과 같은 효과가 있다.
본 실시 예에 따른 반도체 소자는 기존의 LDD 영역을 할로 영역이 감싸도록 하는 구조 대신 소오스 LDD 영역과 드레인 LDD 영역 사이 즉 채널 영역의 중앙에 할로 영역을 형성하고 있다.
이렇게 함으로써, 쇼트 채널 효과를 억제하면서 동시에 핫 캐리어의 신뢰성을 개선할 수 있는 효과가 기대된다.
아울러 구조 개선으로 인해 소오스 구동 어플리케이션이 목표하는 문턱 전압, 드레인 포화 전류, 기판 전류와 핫 캐리어 수명의 타켓(target)를 모두 만족할 수 있어, 반도체 소자의 성능 향상이 기대된다.
또한, 본 실시 예는 웰 영역을 형성한 직후에 채널 영역에 할로 영역을 형성하고 있다. 이러한 공정 순서 변경에 따라 채널 영역에 할로 영역을 정확하게 형성할 수 있는 효과도 제공한다. 예컨대 기존 기술에서는 할로 영역을 형성할 경우 게이트 패턴으로 인하여 게이트 전극의 측면에서 틸트(tilt)를 준 상태로 이온 주입이 이루어졌기 때문에 할로 영역의 형성이 복잡하였다.
도 1은 본 발명의 제1 실시 예에 따른 할로 도핑된 LDD(halo-doped LDD) NMOSFET 소자의 단면도
도 2는 본 발명의 제2 실시 예에 따른 NMOSFET 소자의 단면도
도 3은 본 실시 예에 따른 LDD NMOSFET 소자의 제조 공정을 보인 흐름도
도 4a 및 도 4b에는 제1 실시 예의 NMOSFET와 제2 실시 예의 LDD NMOSFET와의 2차원 도핑농도 시뮬레이션 도면
도 5는 제1 실시 예의 NMOSFET와 제2 실시 예의 LDD NMOSFET와의 1차원 넷 도핑(net doping)시 수직 방향 도핑 프로파일을 보인 그래프
도 6은 제1 실시 예의 NMOSFET와 제2 실시 예의 LDD NMOSFET의 1차원 넷 도핑(net doping)시 수평 방향 도핑 프로파일을 보인 그래프
도 7은 핫 캐리어 수명을 측정하기 위해 제2 실시 예의 LDD NMOSFET와 제1 실시 예의 NMOSFET의 스트레스 시간에 따른 포화전류 변화(shift)를 측정한 그래프
도 8은 본 발명의 제2 실시 예가 제안한 거리 a,b 값을 동일하게 변화한 경우 스트레스 시간 대비 포화전류 변화를 측정한 그래프
도 9는 본 발명의 제2 실시 예에 따라 a,b 거리와 문턱전압, 그리고 드레인 포화 전류 간의 상관 관계를 나타낸 그래프
본 실시 예는 쇼트 채널 반도체 소자의 쇼트 채널 효과를 감소시킴과 아울러 핫 캐리어 신뢰성을 향상시키기 위하여 할로 영역과 LDD 영역이 서로 중첩되지 않게 하면서 특히 할로 영역은 게이트 하부의 채널 영역 중심에 형성되게 그 구조를 개선한 반도체 소자를 제공함을 기술적 특징으로 한다.
그리고 본 실시 예를 설명하면서, 본 발명의 특징이 쉽게 이해될 수 있도록 제1 실시 예에서 언급한 NMOSFET와 본 발명의 제2 실시 예의 NMOSFET와의 각종 특성, 예컨대 기판 표면에서 수직 및 수평방향의 도핑농도 시뮬레이션, 드레인 포화 전류(IDsat), 문턱전압(threshold voltage, VT), 핫 캐리어 스트레스 등에 따른 특성 등을 비교하였다. 이를 위해 본 실시 예의 NMOSFET는 제1 실시 예의 NMOSFET와 같이 게이트의 폭(w)과 길이(l)는 20㎛, 0.35㎛, 그리고 게이트 산화막의 두께(t)는 6㎚인 0.18㎛ 3.3V MOSFET소자를 예를 들 것이다.
이하 본 발명에 의한 반도체 소자 및 그 제조방법의 실시 예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
도 1에는 본 발명의 제1 실시 예에 따른 할로 도핑된 LDD(halo-doped LDD) NMOSFET 소자의 단면도가 도시되어 있다. 도 1에는 반도체 소자로서 소오스 구동 어플리케이션(source driver application)에 사용되는 0.18㎛ 3.3V NMOSFET(이하, 'NMOSFET'라 함)가 제공된다.
도 1을 보면, NMOSFET(10)는 아이솔레이션(isolation)(20)이 형성된 기판(1)에 P 웰(P-Well)(30)을 형성하고 있다.
그리고 P 웰(30)을 포함한 기판(1) 상에 게이트 산화막(42) 및 폴리 게이트(poly gate)(44)가 적층 구조로 이루어진 게이트 전극(40)이 형성된다. 게이트 전극(40)의 폭(w)은 20㎛이고 길이(l)는 0.35㎛이고, 그리고 게이트 산화막(42)의 두께(t)는 6㎚이다. 게이트 산화막(42)과 폴리 게이트(44)의 좌,우 측면에는 절연막 재질의 스페이서(spacer)(46)가 형성된다.
게이트 전극(40)의 양측 저면 기판에는 LDD 이온 주입 및 할로 이온 주입이 순차적으로 실시되어 LDD 영역(50) 및 할로 영역(60)이 형성된다. 즉 할로 영역(60)이 LDD 영역(50)을 감싸고 있는 상태이다. LDD 영역(50)은 드레인 부근의 채널 전계를 감소시키는 역할을 하며, P 웰(30)과 다른 도펀트인 N 형(N-)으로 도핑된다. 할로 영역(60)은 쇼트 채널 효과를 감소시키기 위하여 사용된다. 이러한 할로 영역(60)은 P 웰(30)과 같은 도펀트인 P 형(P-)으로 도핑된다.
LDD 영역(50) 및 할로 영역(60)을 형성하기 위한 이온 주입공정은 기 형성된 게이트(40)에 의해 소정 각도만큼 틸트(Tilt)가 부여된 상태에서 이루어진다.
LDD 영역(50) 및 할로 영역(60)의 적층 구조와 아이솔레이션(20) 사이에 소오스 접합 영역(70) 및 드레인 접합 영역(80)이 형성된다. 소오스/드레인 접합영역(70)(80)은 스페이서(46)를 마스크(mask)로 하여 불순물 이온주입을 수행하고 열처리 공정을 통해 형성할 수 있다.
이렇게 함으로써, NMOSFET(10)의 쇼트 채널 효과를 제어할 수 있게 되어 전기적 특성 저하 문제를 방지할 수 있게 되었다. 즉, 상술한 바와 같이 반도체 소자의 고집적화에 따라 쇼트 채널 소자에서는 소오스와 드레인의 간격이 좁아지는데, MOSFET의 누설전류(leakage current) 증가 및 문턱 전압이 급격히 낮아지는 쇼트 채널 효과의 원인이 된다. 상기 쇼트 채널 효과를 감소시키기 위하여 P-well 이온 주입 도우즈(dose) 양을 증가시키면 드레인/소오스 접합 전기장 (Electron field) 증가에 따른 접합 누설전류가 증가한다. 그렇지만, 상기와 같이 할로 영역(60)을 형성하면, 쇼트 채널 효과를 효율적으로 억제할 수 있는 것이다.
그리고, 도 1에 도시된 소자를 형성하기 위해, 먼저 기판(1) 상에 게이트 전극(40)을 형성하고 LDD 영역(50)을 형성한다. 이 경우 게이트 전극(40)의 패턴으로 인하여 기판(1) 상부에서 수직되는 방향으로 이온 주입을 할 수 없고, 게이트 전극(40)을 중심으로 일정 각도만큼 틸트(Tilt)가 제공된 상태에서 이온 주입이 이루어져야 한다.
이처럼 MOSFET를 제조할 때 소정 각도만큼 경사진 상태에서 이온 주입이 이루어지기 때문에, LDD 영역(50) 및 할로 영역(60)을 원하는 영역에 정확하게 형성하기가 어렵다.
도 2는 쇼트 채널 효과 감소 및 핫 캐리어 신뢰성을 향상시키고 제조 공정을 더 단순화한 MOSFET 소자를 나타낸다. 즉 도 2에는 본 발명의 제2 실시 예에 NMOSFET 소자의 단면도이다. 제1 실시 예에서 언급한 NMOSFET와의 비교를 위해 제2 실시 예의 NMOSFET를 센터 할로 도핑된 LDD(centered-halo-doped LDD) NMOSFET라 하기로 하고, 이하에서는 LDD NMOSFET라 칭하여 설명할 것이다.
도 2에 도시된 바와 같이, LDD NMOSFET(100)는 아이솔레이션(isolation)(102)이 형성된 기판(104)에 P 웰(P-Well)(110)이 형성된다.
아이솔레이션(102) 측면에는 N+ 소오스 접합영역(120)과 N+ 드레인 접합영역(120')이 형성된다.
N+ 소오스 접합영역(120)과 N+ 드레인 접합영역(120')의 인접 영역에는 LDD 이온 주입이 수행되어 소오스 LDD 영역(130) 및 드레인 LDD 영역(130')이 형성된다. 소오스/드레인 LDD 영역(130)(130')은 상대적으로 N+ 소오스/드레인 접합영역(120)(120')에 비해 저농도로 도핑된다. 즉 N- 도핑 농도를 갖는다. 이는 N+ 소오스/드레인 접합영역(120)(120')이 추가 도핑되기 때문이다.
소오스/드레인 LDD 영역(130)(130')은 N+ 소오스/드레인 영역(120)(120')에 비해 그 도핑 영역은 상대적으로 작은 영역이 되고, 아울러 후술하는 게이트 전극(140) 하단의 채널 영역에 일부가 중첩되어 형성되고 있다. 여기서 채널 영역은 아래의 할로 영역(160)를 포함하면서 소오스/드레인 LDD 영역(130)(130') 사이의 영역이 해당된다.
소오스/드레인 LDD 영역(130)(130') 사이 즉, 게이트 전극(140) 하단의 채널 영역의 중앙에 할로 영역(160)이 도핑 형성된다. 할로 영역(160)은 P 웰(110)과 동일한 P 타입 도펀트로 이온 주입되어 형성되기 때문에 P 웰(110)보다 상대적으로 고농도 도핑 영역이 된다. 그리고 할로 영역(160)의 양 측면에서 게이트 전극(140)의 양 측면까지의 거리는 각각 동일하다. 이를 각각 'a' 및 'b'라 하기로 한다. 즉 a는 할로 영역(160)의 일 측면과 드레인 측의 게이트 측면까지의 거리이고, b는 할로 영역(160)의 타 측면과 소오스 측의 게이트 측면까지의 거리를 말한다. 실시 예에서 상기 a 및 b는 0㎛, 0.025㎛, 0.055㎛, 0.075㎛, 0.125㎛, 0.155㎛, 0.165㎛ 및 0.175㎛로 동일하게 형성하고 이들의 특성 비교를 하였다. 여기서, a 및 b가 0㎛ (a = b = 0㎛)인 경우는 할로 영역(160)의 일부와 소오스/드레인 LDD(130)(130') 영역의 일부가 서로 중첩될 수 있는 상태가 된다. 또한 할로 영역(160)은 기판(104) 표면으로부터 깊이(depth)가 소오스/드레인 LDD 영역(130)(130')의 깊이와 소오스/드레인 접합영역(120)(120')의 깊이 사이가 될 수 있다. 물론 소오스/드레인 LDD 영역(130)(130')과 동일하게 형성하거나 소오스/드레인 접합영역(120)(120')보다 더 깊게 형성하는 것도 가능할 것이다.
할로 영역(160)을 포함한 기판(104) 상에 게이트 산화막(142) 및 폴리 게이트(144)가 적층 구조로 이루어진 게이트 전극(140)이 형성된다. 게이트 전극(140)은 전술한 바와 같이 폭(w)은 20㎛, 길이(l)는 0.35㎛이다. 또한 게이트 산화막(142)의 두께(t)는 6㎚이다. 그리고 게이트 산화막(142)과 폴리 게이트(144)의 좌,우 측면에는 절연막 재질의 스페이서(146)가 형성된다.
이와 같이 제2 실시 예의 LDD NMOSFET(100)는 할로 영역(160)을 채널 영역의 중앙에 형성하고, 아울러 소오스/드레인 LDD 영역(130)(130')의 측면으로부터 동일한 거리만큼 이격시켜 형성하고 있다. 즉 할로 영역(160)의 양 측면과 게이트 전극(140)의 양 측면까지의 거리(a,b)가 동일한 것이다. 이렇게 구조를 개선하게 되면 제1 실시 예의 NMOSFET(10) 보다 쇼트 채널 효과를 감소시킴은 물론 핫 캐리어 신뢰성을 향상시킬 수 있고, 이러한 특성에 대해서는 후술하여 상세하게 설명하기로 한다.
이어서는 제2 실시 예의 LDD NMOSFET 소자의 제조방법을 설명할 것이다. LDD NMOSFET(100)는 이온 주입을 위해 틸트(tilt)를 주지 않고 기판(104)의 상부에서 수직되는 방향에서 이온 주입하여 할로 영역(160)을 형성할 수 있는 것에 특징이 있다.
도 3은 본 발명의 제2 실시 예에 따른 LDD NMOSFET 소자의 제조 공정을 보인 흐름도이다.
먼저, 기판(104)에 아이솔레이션(isolation)(102)을 형성한다(s100). 주지된 바와 같이 아이솔레이션(102)은 인접하는 소자와 서로 전기적으로 격리시키기 위한 소자 분리막으로서의 역할을 한다. 즉, 수평형 전력소자인 경우 다양한 소자가 하나의 기판상에 집적되는데, 이때 인접하는 소자들이 모두 동일한 타입의 웰(well)로 형성되기 때문이다. 아이솔레이션(102)을 하지 않으며 인접 소자의 동작에 영향을 미치게 된다.
아이솔레이션(102)이 형성된 기판에 P 웰(P-Well)(110)을 형성한다(s102).
그런 다음, 게이트 전극(140)이 형성될 위치의 하부에 할로 영역(160)을 형성한다(s104). 할로 영역(160)은 P 웰(110)과 동일한 타입의 도펀트로 이온 도핑하여 형성되기 때문에, P 웰(110) 보다 상대적으로 도핑 농도는 높게 된다. 할로 영역(160)의 길이 및 깊이는 LDD NMOSFET(100)의 용도에 따라 달라질 수 있으나, 대체적으로 게이트 전극(140)의 길이보다는 짧고, 또한 소오스/드레인 접합영역(120)(120') 깊이와 소오스/드레인 LDD 영역(130)(130') 깊이의 중간에 위치되게 이온 주입 조건을 셋팅하여 형성한다. 이처럼 본 실시 예는 할로 영역(160)을 P 웰(110)이 형성된 직후에 형성함을 알 수 있다. 따라서 원하는 깊이 및 길이로 할로 영역(160)을 정확하게 형성시킬 수 있을 것이다.
할로 영역(160)이 형성된 다음에는 게이트 전극(140)을 형성한다(s106). 게이트 전극(140)은 할로 영역(160)을 포함한 기판(104) 상에 게이트 산화막(142) 및 폴리 게이트(poly gate layer)(144)를 순서대로 형성하고, 게이트 산화막(142)과 폴리 게이트(144)의 좌,우 측면에 절연막 재질의 스페이서(146)를 형성하는 공정을 포함한다.
게이트 전극(140)이 형성된 다음에는 소오스/드레인 LDD 영역(130)(130')을 형성한다(s108). 소오스/드레인 LDD 영역(130)(130')은 게이트 전극(140)의 측면으로부터 소정 각도만큼 경사각을 제공한 상태로 이온 주입을 수행되어 형성된다.
이후에는 마스크 패턴을 이용하여 소오스/드레인 접합영역(120)(120')을 형성한다(s110)(s110). 소오스/드레인 접합영역(120)(120')은 소오스/드레인 LDD 영역(130)(130')보다 고농도 도핑 농도를 갖는다.
이와 같은 공정 순서에 따라 할로 영역(160)과 N- LDD 영역(130)(130')이 구비된 LDD NMOSFET(100)를 제조할 수 있게 된다.
한편, LDD NMOSFET(100) 제조시 소오스/드레인 접합영역(120)(120') 및 소오스/드레인 LDD 영역(130)(130')을 먼저 형성하고 게이트 전극(140)을 형성하는 것도 가능할 것이다. 예컨대 마스크 패턴을 이용하여 P 웰(110)과 다른 도펀트인 N 타입 도펀트를 이온 주입하여 소오스/드레인 LDD 영역(130)(130')을 형성한다. 그리고 소오스/드레인 접합영역(120)(120')에만 이온 주입되도록 마스크 패턴을 셋팅한 다음 다시 N 타입 도펀트를 추가로 이온 도핑하여 소오스/드레인 접합 영역(120)(120')을 형성한다. 이후, 할로 영역(160)을 포함하면서 소오스/드레인 LDD 영역(130)(130')의 일부를 포함한 기판(104) 상에 게이트 산화막(142) 및 폴리 게이트(144)가 적층 구조로 이루어진 게이트 전극(140)을 형성한다. 그런 다음 게이트 산화막(142)과 폴리 게이트(144)의 좌,우 측면에 절연막 재질의 스페이서(146)를 형성한다. 이러한 공정에 따라 LDD NMOSFET를 제조할 수도 있는 것이다.
다만 제2 실시 예에서는 할로 영역(160)이 형성된 다음에 게이트 전극(140)이 형성되고, 이후에 소오스/드레인 LDD 영역(130)(130')이 형성되는 공정을 적용하였다. 이때 소오스/드레인 LDD 영역(130)(130')을 형성할 경우 이온 주입을 위한 틸트 각은 30°이다.
이처럼 제2 실시 예는 LDD NMOSFET(100)의 전체 공정 중에서 P 웰(110)이 형성된 다음에 할로 영역(160)을 곧바로 형성한다는 점에서 제1 실시 예의 제조 공정과 차이가 있다.
이어서는 제1 실시 예와 제2 실시 예에 따른 NMOSFET의 각종 특성을 비교하기로 한다.
먼저, 도 4a 및 도 4b에는 제1 실시 예의 NMOSFET와 제2 실시 예의 LDD NMOSFET와의 2차원 넷(net) 도핑농도 시뮬레이션 도면이 도시되어 있다.
이때 P 웰(110)의 이온 도핑 조건과 소오스/드레인 LDD 영역(130)(130')의 이온 도핑 조건은 다음과 같이 동일한 조건에서 행해졌다. 즉, P 웰 이온 도핑 조건은 붕소(B) 및 불화 붕소(BF2)가 사용되었다. 그리고 붕소는 이온 주입공정에서 에너지가 350 KeV일때 도즈량이 1.5 ×1013cm-2이거나, 150 KeV일때 도즈량이 6.0 ×1012cm-2이고, 불화 붕소는 90 KeV일때 도즈량이 2.0 ×1012cm-2이거나, 50 KeV일때 도즈량이 4.0 ×1012cm-2이었다. 아울러 LDD 이온 도핑 조건은 인(P)이 사용되었고, 에너지는 30 KeV일때 도즈량이 3 ×1013cm-2이고 틸트 각은 30°이었다.
도핑농도 시뮬레이션을 보면 도 4a는 채널 영역의 좌우 측면에 해당하는 영역의 농도가 채널 영역의 중앙 영역보다 더 높게 나타나고 있다. 즉 채널 영역의 중앙에는 양 측면보다 도핑 농도가 낮다는 것이다.
반면, 제2 실시 예의 LDD NMOSFET(100)의 도핑 농도를 보인 도 4b을 보면 채널 영역의 중앙이 그 측면보다 더 높게 고농도로 도핑된 상태임을 알 수 있다. 이는 채널 영역의 중앙에 할로 영역(160)의 형성을 위하여 추가 도핑이 이루어진 결과이다.
이처럼 제2 실시 예는 제1 실시 예와 비교하면 도핑 농도 프로파일이 전혀 다르게 나타나고 있음을 알 수 있다. 이는 상술한 바와 같이 기판(104)에 P 웰(110)이 형성된 상태에서 P 웰(110)과 동일한 도펀트로 추가로 도핑하여 할로 영역(160)을 형성했기 때문이다.
도 5는 제1 실시 예의 NMOSFET와 제2 실시 예의 LDD NMOSFET와의 1차원 넷 도핑시 수직 방향 도핑 프로파일을 보인 그래프이다.
도 5에서 A는 제1 실시 예의 NMOSFET의 도핑 프로파일이고, B는 제2 실시 예의 LDD NMOSFET의 도핑 프로파일이다. 이때 P 웰 및 소오스/드레인 LDD 영역의 이온 주입 조건은 모두 동일한 상태이다. 또한 제1 실시 예의 NMOSFET는 붕소(B)를 25 KeV 에너지, 1 ×1013cm-2 도즈량, 30°틸트 각 상태의 도핑 프로파일이고, 제2 실시 예의 LDD NMOSFET는 붕소(B)를 20 KeV 에너지, 2.1 ×1012cm-2 도즈량, 그리고 틸트 각은 0°상태의 도핑 프로파일을 나타낸다. 특히 LDD NMOSFET는 게이트 전극(140)의 양 측면에서 할로 영역(160)의 양 측면까지의 거리 a, b는 모두 0.075㎛로 하였다.
이를 보면, 제1 실시 예의 NMOSFET(10)와 제2 실시 예의 LDD NMOSFET(100)의 도핑 농도는 모두 기판(104)의 표면에서 깊이가 깊어질 수록 점차 감소하고 있음을 알 수 있다. 그러나 전체적으로 LDD NMOSFET(100)의 도핑 농도가 더 높게 나타남을 확인할 수 있다. 물론 도핑 농도는 NMOSFET(10)나 LDD NMOSFET(100) 모두 대략 기판(104) 표면에서 약 0.200 미크론(microns) 지점까지 1017-18/㎤ 사이의 도핑 농도를 갖고 있다.
한편, 할로 영역(160) 내에는 두 개의 최대(maximum) 피트 농도가 존재한다. 즉, 기판(104)의 표면 근방에 첫 번째 최대 피크 농도가 존재하고, 약 0.050 ~ 0.100미크론 사이에 두 번째 최대 피크 농도가 존재한다. 다시 말해 표면으로부터 0.100 미크론 이내에 두 개의 최대 피크가 존재하는 것이다. 표면 근방의 첫 번째 최대 농도 영역은 동작 전압 조절뿐만 아니라 핫 캐리어에 따른 열화를 방지하여 반도체 소자의 수명을 연장할 수 있다. 그리고 두 번째 최대 농도 영역은 소오스/드레인 영역이 P-웰 영역으로의 확장을 막아 주어서 쇼트 채널 효과를 억제하는 역할을 할 수 있다. 그리고 첫 번째 최대 농도와 두 번째 최대 농도 사이의 낮은 영역은 소오스/드레인 사이의 채널 형성을 도와주는 역할을 한다. 그래도 도 5와 같은 농도 프로파일이 필요하다.
도 6은 제1 실시 예의 NMOSFET와 제2 실시 예의 LDD NMOSFET의 1차원 넷 도핑시 수평 방향 도핑 프로파일을 보인 그래프이다. 이때의 이온 주입 조건은 전술한 도 5의 이온 주입 조건과 동일하다.
도 6에서 A는 제1 실시 예의 NMOSFET의 도핑 프로파일이고, B는 제2 실시 예의 LDD NMOSFET의 도핑 프로파일이다. 이는 도 4에서 설명했던 도핑농도 시뮬레이션과 동일한 결과임을 알 수 있을 것이다.
즉, 제1 실시 예의 NMOSFET(10)의 도핑 프로파일인 A를 살펴보면, 채널 영역의 중심보다 양 측면의 도핑 농도가 더 높게 나타나고 있다. 반면 LDD NMOSFET(100)의 도핑 프로파일 B를 보면 채널 영역의 측면보다 중앙의 도핑 농도가 더 높게 나타나고 있다.
특히, 제1 실시 예의 NMOSFET(10)는 채널 영역의 중심이 가장 도핑 농도가 낮게 나타나고 있는데, 이는 제조 공정상 게이트 전극의 양 측면에서 이온 주입이 이루어지기 때문이라 할 수 있다. 그러나 LDD NMOSFET(100)는 기판(104) 상부에서 수직방향으로 이온 주입이 이루어지기 때문에 채널 영역의 양 측면을 제외한 나머지 영역은 도핑 농도가 거의 유사한 값을 갖게 된다. 이처럼 유사한 할로 도핑 농도를 갖는 구간이 약 0 ~ 0.2 미크론이 된다. 유사한 값을 갖는 도핑 농도 구간이 존재하므로 말미암아 소자의 신뢰도가 상승하면 소자 제어 능력이 증가한다고 볼 수 있다.
도 7은 핫 캐리어 수명을 측정하기 위해 제2 실시 예의 LDD NMOSFET와 제1 실시 예의 NMOSFET의 스트레스 시간에 따른 포화전류 변화(shift)를 측정한 그래프이다. 여기서 핫 캐리어 수명 τ는 드레인 포화 전류 변화가 10% 도달할 때까지 걸리는 핫 캐리어 스트레스 시간(hot-carrier stress time)으로 정의된다.
그래프에서 X축은 스트레스를 가하는 시간(sec)이고 Y축은 스트레스에 의해 변하는 Idsat의 특성 변화량을 표시한다. 또한 VGS는 1.5V VDS는 3.9V 전압 조건이다.
이를 보면, 소오스/드레인 LDD 영역(130)(130')가 비소(As) 또는 인(P)으로 도핑된 경우, 제2 실시 예의 LDD NMOSFET(100)가 제1 실시 예의 NMOSFET(10)보다 핫 캐리어 수명이 3.1배 더 개선되고 있음이 확인되었다. 즉 제2 실시 예의 LDD NMOSFET(100)가 스트레스를 더 적게 받고 있다는 것이다.
구체적으로 측정 결과를 살펴보면, 소오스/드레인 LDD 영역이 비소(As)로 도핑되었을 때 NMOSFET(10)는 τ=0.02[yrs]이고(A), LDD NMOSFET(100)는 τ=0.06[yrs](B)이다. 또한 소오스/드레인 LDD 영역이 인(P)으로 도핑되었을 때 NMOSFET(10)는 τ=1.24[yrs]이고(C), LDD NMOSFET(100)는 τ=3.81[yrs](D)로서, 핫 캐리어의 신뢰성이 개선되었음을 알 수 있다.
한편, 제2 실시 예는 게이트 전극(140)의 양 측면에서 할로 영역(160)의 양 측면까지의 거리 a 및 b가 동일한 거리를 가지면서 그 거리를 함께 변경했을 때 스트레스 시간에 따른 포화전류 변화(shift)를 측정하였다. 그 결과 a, b 거리가 동일한 경우에는 a,b의 값이 함께 변경되더라도 핫 캐리어 신뢰성이 개선되고 있음이 확인되었다.
이는 실시 예에 따라 a,b를 각각 0㎛, 0.025㎛, 0.055㎛, 0.075㎛, 0.125㎛, 0.155㎛, 0.165㎛ 및 0.175㎛로 한 경우의 스트레스 시간 대비 포화전류 변화를 측정한 그래프를 보인 도 8을 통해 확인할 수 있다.
즉, 도 8을 보면 a = b가 0㎛, 0.025㎛, 0.055㎛, 0.075㎛, 0.125㎛, 0.155㎛, 0.165㎛ 및 0.175㎛로 했을 때, 큰 변화가 없음을 알 수 있다. 이는 제2 실시 예처럼 소오스/드레인 LDD 영역(130)(130') 사이의 채널 영역에 할로 영역(160)이 형성되면 핫 캐리어 신뢰성이 개선되고 있음을 나타낸다.
다만, a,b 거리가 0.025㎛ 내지 0.155㎛로 된 경우가 쇼트 채널 효과를 효율적으로 제어할 수 있고 반도체 소자의 구동 속도가 가장 좋게 나타나고 있다.
이는 도 9를 통해 설명한다. 도 9는 본 발명의 제2 실시 예에 따라 a,b 거리와 문턱전압, 그리고 드레인 포화 전류 간의 상관 관계를 나타낸 그래프이다.
도 9를 보면, a, b 거리가 증가할수록, 즉 할로 영역(160)의 길이가 감소하면, 문턱 전압은 감소하고 드레인 포화 전류는 증가하고 있다. 이때 문턱 전압은 a,b 길이가 대략 0.155㎛인 지점까지 계속 감소하고 있기 때문에, 쇼트 채널효과를 제어하기 위해서는 a,b 거리는 0.155㎛ 이하가 되어야 할 것이다. 또한, 드레인 포화 전류는 a, b 거리가 0㎛부터 증가하고 있긴 하지만, LDD NMOSFET(100) 소자의 구동 속도가 유지되기 위해서는 대략 0.025㎛ 이상이 되어야 할 것이다.
이처럼, a, b가 0.025㎛ 이상, 0.155㎛ 이하 범위일 때 쇼트 채널 효과를 감소시킬 수 있고 아울러 반도체 소자의 성능이 최적으로 유지된다.
이상에서 설명한 바와 같이, 본 발명의 실시 예에서는 채널 영역 중앙에 할로 영역을 형성하고, 이때 할로 영역은 웰 영역이 형성된 다음에 곧바로 형성시키고 있다. 따라서 LDD 영역을 할로 영역이 감싸는 기술 대비 수평 방향의 도핑 프로파일이 전혀 다르게 나타나고 있음을 확인할 수 있고, 이와 같이 반도체 소자의 구조를 개선함으로써, 쇼트 채널 효과를 억제하면서 핫 캐리어에 따른 열화를 방지하여 반도체 소자의 수명을 연장할 수 있음을 알 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
즉, 본 실시 예는 할로 영역을 형성하면서 그 할로 영역의 측면과 소오스/드레인 LDD 영역의 측면까지의 거리를 동일하게 하고 있으나, 반드시 동일하게 거리를 형성하지 않아도 될 것이다. 예컨대, 할로 영역과 소오스 LDD 영역의 거리가 할로 영역과 드레인 LDD 영역의 거리보다 짧거나 길게 형성하는 것도 가능하다. 이러한 예도 본 발명에 적용 가능하다.
100 : LDD NMOSFET 102 : 아이솔레이션
104 : 기판 110 : P 웰(P-Well)
120 : N+ 소오스 접합영역 120' : N+ 드레인 접합영역
130 : 소오스 LDD 영역 130' : 드레인 LDD 영역
140 : 게이트 전극 142 : 게이트 산화막
144 : 폴리 게이트 146 : 스페이서
160 : 할로 영역

Claims (24)

  1. 기판 내의 웰 영역;
    상기 기판 상에 형성된 게이트;
    상기 게이트의 양 측면에 형성된 소오스/드레인 LDD 영역; 및
    상기 게이트 하부의 채널 영역 중앙에 형성되고, 상기 소오스/드레인 LDD 영역으로부터 이격되어 형성된 할로 영역;을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 할로 영역 및 상기 웰 영역은 동일한 도펀트로 도핑된 영역이고, 상기 소오스/드레인 LDD 영역은 상기 웰 영역과 다른 도펀트로 도핑된 영역인 반도체 소자.
  3. 제 2 항에 있어서,
    상기 할로 영역은 상기 웰 영역보다 고농도 도핑된 영역인 반도체 소자.
  4. 제 2 항에 있어서,
    상기 할로 영역은 상기 기판 표면에서의 깊이가 상기 LDD 영역보다 깊게 형성된 반도체 소자.
  5. 제 2 항에 있어서,
    상기 할로 영역은 상기 게이트의 길이보다 짧게 형성된 반도체 소자.
  6. 제 2 항에 있어서,
    상기 할로 영역의 양 측면과 상기 게이트의 양 측면과의 이격 거리는 서로 동일한 반도체 소자.
  7. 제 6 항에 있어서,
    상기 이격 거리는 0.025㎛ 내지 0.155㎛ 이하인 반도체 소자.
  8. 제 6 항에 있어서,
    상기 할로 영역의 길이가 길어지면, 상기 이격거리는 짧아지는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 할로 영역의 길이가 짧아지면 문턱 전압은 감소하고 드레인 포화 전류는 증가하는 반도체 소자.
  10. 기판 내의 웰 영역;
    상기 기판 상에 형성된 게이트;
    상기 게이트의 양 측면에 형성된 소오스/드레인 LDD 영역; 및
    상기 게이트 하부의 채널 영역 중앙에 형성된 할로 영역;을 포함하고,
    상기 할로 영역 및 상기 웰 영역은 동일한 도전형으로 도핑된 영역이고,
    상기 소오스/드레인 LDD 영역은 상기 웰 영역과 다른 도전형으로 도핑된 영역이고,
    상기 할로 영역을 포함한 채널 영역은 양 측면보다 중앙 영역의 도핑 농도가 더 높은 반도체 소자.
  11. 제 10 항에 있어서,
    상기 할로 영역은 기판의 표면에서 0 ~ 0.2 미크론(microns) 깊이까지 1017-18/㎤ 피크 농도를 갖는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 할로 영역은 상기 기판의 표면에서 0 ~ 0.1 미크론(microns) 깊이까지 두 개의 최대 피크 농도 영역을 갖는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 최대 피크 농도 영역에서 첫 번째 최대 피크 농도는 상기 기판의 표면 근처에서 형성되는 반도체 소자.
  14. 제 12 항에 있어서,
    상기 최대 피크 농도 영역에서 두 번째 최대 피크 농도는 상기 기판의 표면으로부터 수직 방향으로 0.05 ~ 0.1 미크론(microns) 사이에서 형성되는 반도체 소자.
  15. 제 1 항에 있어서,
    상기 소오스/드레인 LDD 영역과 인접되는 소오스/드레인 접합영역; 및
    상기 소오스/드레인 접합영역에 인접되는 아이솔레이션을 더 포함하고,
    상기 소오스/ 드레인 접합영역 및 아이솔레이션은 상기 웰 영역에 형성되는 반도체 소자.
  16. 제 1 항에 있어서,
    상기 게이트는,
    상기 할로 영역과 상기 LDD 영역의 일부를 포함하는 기판 상면에 형성된 게이트 산화막 및 폴리 게이트; 및
    상기 게이트 산화막과 폴리 게이트의 측면의 스페이서를 더 포함하는 반도체 소자.
  17. 기판에 웰(well) 영역을 형성하는 단계;
    상기 웰 영역에 할로 영역을 형성하는 단계;
    상기 할로 영역을 포함한 기판 상면에 게이트를 형성하는 단계; 및
    상기 게이트의 좌/우 측면에 소오스/드레인 LDD 영역을 형성하는 단계를 포함하고,
    상기 할로 영역은 상기 소오스/드레인 LDD 영역으로부터 이격되어 형성되고, 상기 게이트 하부의 채널 영역의 중앙에 형성되는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 할로 영역은 상기 웰 영역의 채널 영역 중앙에 형성되는 반도체 소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 할로 영역은 상기 기판의 상면에서 수직 방향으로 이온 주입하여 형성하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 할로 영역 형성시, 틸트(tilt) 각도는 0°인 반도체 소자의 제조방법.
  21. 제 17 항에 있어서,
    상기 소오스/드레인 LDD 영역은 상기 게이트의 양 측면에서 소정 각도만큼 틸트가 부여된 상태로 이온 주입되어 형성되는 반도체 소자의 제조방법.
  22. 제 17 항에 있어서,
    상기 소오스/드레인 LDD 영역의 측면에 소오스/드레인 접합영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  23. 제 17 항에 있어서,
    상기 게이트는,
    게이트 산화막을 형성하는 단계;
    상기 게이트 산화막에 폴리 게이트를 형성하는 단계; 및
    상기 게이트 산화막과 상기 폴리 게이트의 양 측면에 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  24. 제 17 항에 있어서,
    상기 할로 영역을 포함한 채널 영역은 양 측면보다 중앙 영역의 도핑 농도가 더 높은 반도체 소자의 제조방법.

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