KR101217988B1 - 적층 헤테로-도핑 림 및 점진적 드리프트 영역을 가진개선된 ｒｅｓｕｒｆ ｈｖｐｍｏｓ 장치 - Google Patents

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Abstract

제 2 극성형태의 에피택셜층(22)에서 형성된 제 1 극성형태의 HV 웰(26)을 가지는 기판(20) 상에 형성된 HV PMOS(12)는 기판 상에, 그리고 적어도 HV 웰 일부 위에 한 쌍의 전계산화물 영역(32, 34)을 포함한다. 절연된 게이트(40, 42)는 전계산화물 영역들 사이의 기판 상에 형성된다. 적층 헤테로-도핑 림(50, 52, 60, 62)은 HV 웰에서, 그리고 게이트의 외부 가장자리의 자체-정렬로 형성된다. 제 1 극성형태의 버퍼영역(66)은 HV 웰 사이에서, 그리고 게이트의 내부 가장자리의 자체-정렬로 형성된다. 제 2 극성형태의 드리프트 영역(68)은 버퍼영역 사이에서, 그리고 게이트의 내부 가장자리의 자체-정렬로 형성된다. 드리프트 영역은 점진적 도펀트 농도 변화(104)를 가지는 영역을 포함하고, 그리고 제 2 극성형태의 드레인 영역(110)을 포함한다.
Figure R1020077006006
HV PMOS, 에피택셜층, 제 1 극성형태, 제 2 극성형태, 드레인, 게이트, 버퍼, 전계산화물

Description

적층 헤테로-도핑 림 및 점진적 드리프트 영역을 가진 개선된 ＲＥＳＵＲＦ ＨＶＰＭＯＳ 장치{ENHANCED RESURF HVPMOS DEVICE WITH STACKED HETERO-DOPING RIM AND GRADUAL DRIFT REGION}
본 출원은, 2004년 9월 16일에 제출된 미국 특허출원 제 10/942,318 호의 이익을 청구한다.
본 발명은, 일반적으로 집적회로 장치 및 그 제조방법에 관한 것이다. 보다 상세하게, 본 발명은 고-전압 장치, 그리고 저-전압 회로 또는 장치가 동일 기판 상에 제조되는 집적회로에 관한 것이다.
고-전압 집적회로(IC)는, 고-전압 또는 전력 트랜지스터와 같은 적어도 고-전압 장치를, 논리장치와 같은 하나 이상의 저-전압 회로를 지닌 동일 칩 또는 기판 상에 가끔 집적화시킨 것이다. IC 등에서, 고-전압 트랜지스터는 수평형 이중-확산 금속산화물 반도체(LDMOS) 전계효과 트랜지스터(FET) 또는 고전압 금속산화물 반도체(HVMOS) 전계효과 트랜지스터(FET)로 종종 구성된다. 그러나, 동일 기판 상의 고전압 트랜지스터 및 논리회로를 제조하는 것은, 각 구조마다 경쟁 설계 객체들 사이에서 트레이드 오프를 일반적으로 포함한다.
보다 상세하게, 깊은 하부-마이크론 기술에서, 저전압 논리장치는 상대적으 로 작은 형성 및 얇은 접합을 제공하는 공정을 사용하여 제조된다. 반대로, 고전압 장치를 제조하기 위해 사용된 일반적 열확산은, 더 높은 동작 전압을 견뎌내기 위해 장치에 필요한 상대적으로 깊은 확산영역을 확보하도록, 더 높은 고온 및 더 긴 확산시간에서 일어난다. 그러한 깊은 확산 공정은 논리장치의 더 작은 형성 및 얇은 접합과는 호환되지 않는다. 고전압 장치를 제조하기 위해 사용된 긴 확산 공정동안의 고온은 노출된 논리회로의 얇은 접합을 파괴할 것이다. 저전압 장치 앞에 고전압 장치를 제조하는 것은, 저전압 장치가 노출되는 것을 고온 확산공정에서 피하기는 하지만, 그러나 예를 들면, 게이트 폴리실리콘을 지닌 LDMOS p-바디와 같은 고전압 장치의 주요 구조의 자체 정렬을 배제시킨다. 이로써, 그런 방식에 제조되는 LDMOS 장치는 비교적 긴 게이트 폴리 길이, 큰 채널 저항값, 및 증가된 장치 크기를 가진다.
논리 장치로서 동일 기판 상의 고전압 장치를 제조하는 하나의 접근법은 감소된 표면전계(RESURF) 기술에 관한 것이다. RESURF 기술은, 증가된 항복전압을 달성시키고, 이로 인해 생성된 고전압 장치에서 비교적 낮은 온-상태 저항을 유지시킨다는 점에서 바람직하다. RESURF 장치는, 드레인과 채널 영역 사이에서 형성된 드리프트 영역이라 종종 일컫는 저-도핑된 영역을 포함한다. 전계 형상층은, 장치의 항복전압 온-상태 저항에서 추가 개선점을 달성시키기 위해 때때로 사용되곤 한다. RESURF 장치는, 증가된 도펀트 농도를 가지는 감소된-두께 에피택셜층을 병합시킬수도 있다. 고전압 트랜지스터 내부에 전계밀도를 재분포시킴으로서, 낮은 온-상태 저장은 획득될 수 있다.
그러나, RESURF 기술을 사용하고 있거나, RESURF 특징들을 포함하고 있는 고전압 p-형 장치를 제조하는 것에서 문제점이 존재한다. 예를 들면, 고전압 PMOS 장치의 온-저항은 그러한 장치에서 전형적으로 비교적 높다. RESURF 장치는, 덮여있는 산화물층 형성동안에 또는 성장동안에 약하게-도핑된 드리프트 영역에서 일어나는 불순물 분리에 매우 민감하기도 하다. 특히, 불순물 분리에 대한 이 민감도는, 불순물 분리로 인한 수직형 얇은 접합이 손쉽게 형성되어, 이로 인해, 바라는 동작 특성을 가진 p-채널 HV PMOS 장치의 형성을 구현시키는 p-형 고전압장치의 p-형 드리프트 영역에서 분명히 나타난다.
그러므로, 해당 기술분야에서 필요한 것은, 동일 기판 상에 고전압 p-형 장치, 고전압 n-형 장치, 및 저전압 논리장치를 결합시키는 집적회로를 제조하는 개선된 방법이다.
또한, 해당 기술분야에서 필요한 것은, 불순물 분리에 덜 민감한 p-형 장치, 즉 향상되거나 또는 개선된 RESURF 고전압 p-형 장치, 및 그 제조방법이다.
또한, 해당 기술분야에서 필요한 것은, 개선된 항복 성능, 개선된/높은 안전 동작영역(SOA)을 가지는 p-형 장치, 즉 향상되거나 또는 개선된 RESURF 고전압 p-형 장치, 및 그 제조방법이다.
더욱이, 해당 기술분야에서 필요한 것은, 감소된 온-상태 저항을 가지는 p-형 장치, 즉 향상되거나 또는 개선된 RESURF 고전압 p-형 장치, 및 그 제조방법이다.
본 발명은, 적층 헤테로-도핑 림 및 점진적 도펀트 농도변화의 영역을 가지는 개선된 RESURF 고전압의 PMOS 장치를 제공하고, 그리고 개선된 항복전압, 감소된 온-상태 저항 및 높은 안전 동작영역(SOA)을 제공하는 것이다.
본 발명은, 한 형태로, 제 2 극성형태의 에피택셜층에서 형성된 제 1 극성형태의 HV 웰을 가지는 기판을 포함한다. 한 쌍의 전계산화물 영역은, 기판 및 적어도 HV 웰 부분 상에서 형성된다. 절연 게이트는 전계산화물 영역들 사이의 기판 상에서 형성된다. 적층 헤테로-도핑 림은 HV 웰에서, 그리고 게이트의 외부 가장자리를 지닌 자체-정렬로 형성된다. 제 1 극성형태의 버퍼영역은, HV 웰 사이에서, 그리고 게이트의 내부 가장자리를 지닌 자체-정렬로 형성된다. 제 2 극성형태의 드리프트 영역은 버퍼영역 사이에서, 그리고 게이트의 내부 가장자리를 지닌 자체-정렬로 형성된다. 드리프트 영역은, 점진적 도펀트 농도 변화를 갖는 영역을 포함하며, 그리고 제 2 극성형태의 드레인 영역을 포함한다.
몇몇 이점은 본 발명의 장치, 및 그러한 장치를 제조하기 위해 사용된 방법에 의해 획득된다. 우선, n-버퍼 및 p-드리프트 영역은 하나의 마스크 층으로 형성되고 헤테로-도펀트로 주입된다. 그 다음, NLDD 및 n-버퍼층은 장치의 임계전압 및 펀치-스루우 전압을 적어도 일부에서 각각 제어하기 위해 사용되어, 이로써, 장치 및 공정 설계내에 증가된 유연성을 제공한다. 또한, p-드리프트 층과 n-버퍼는 개선된 RESURF를 형성하기 위해 함께 적층되며, 이로 인해 온-상태 저항을 감소시키며, 그리고 본 발명의 HV PMOS 장치의 항복 성능을 개선시킨다.
이로써, n-버퍼 층은, 온-상태 저항을 낮추는 p-드리프트 영역 도핑농도를 증가시키도록 하기도 하며, 이로써, 불순물 분리에 대해 p-드리프트 영역의 민감도 또는 감응성(susceptibility)을 감소시키기도 한다. 게다가, p-드리프트 영역 주입을 공정시키기 위해 게이트 폴리실리콘을 에칭한 후에는, 고온 산화물 성장이 실행되지 않기 때문에 p-드리프트 영역에 미치는 불순물 분리가 실질적으로 감소된다.
본 발명에 대해 상술한 점 및 다른 특징과 이점, 그리고 그에 관한 방법은 첨부된 도면에 의해 본 발명의 제 1 실시예의 다음 설명으로 보다 더 명확해지고 더 잘 이해할 수 있다:
도 1은 본 발명인 집적회로 장치의 제 1 실시예의 단면도이다; 및
도 2-7은 도 1의 장치를 제조하기에 사용되는 선택 공정을 나타내는 도면이다;
상응하는 참조 특징은 몇몇 관점을 통하여 상응하는 부분을 나타낸다. 한 형성에서, 예시는 본 발명의 하나의 바람직한 실시예를 여기에서 설명하기 위함이고, 그리고 그러한 예시는 여러 방식에서 본 발명의 기술영역을 한정함으로서 구성되지는 않는다.
첨부된 도면중 도 1을 참조하여, 본 발명의 집적 회로(IC)의 제 1 실시예가 제시된다. 통상적으로, 이하에서 더 상세하게 설명된 바와 같이, IC(10)는 적층 헤테로-도핑 림을 가지는 HV PMOS 장치(12)와, 개선된 RESURF 영역의 역할을 하는 n-형 버퍼 층에서 형성된 계단형 드레인을 가진 p-형 드리프트층을 포함한다. p-형 드리프트층의 도펀트 농도는 드레인으로부터 게이트를 향해 점차적으로 감소한다. HV PMOS 장치(12)의 상술된 특징/구조는 임계전압 제어를 개선시키고, 항복 및 펀치 스루우 전압을 증가시키며, 안전 동작영역을 확보하고, 그리고 장치의 온-상태 저항을 감소시킨다.
보다 상세하게, IC(10)는, 예를 들면, p-또는 p+형 실리콘 기판과 같은, 반도체 단결정 기판(20) 상에서 형성된다. 에피택셜층(22)은, 예를 들면, 기판(20) 상에서 성장되거나 배치되면서 형성된다. 에피택셜층(22)은 상부 표면(24)을 가진다. HV n-웰(26)은 에피택셜층(22)내에서 형성되고, 그리고 HV PMOS 장치(12)가 이하에서 더 설명한 바와 같이, 형성된다. 통상적으로, 예를 들면, 저전압 논리장치와 같은, 30으로 지정된 저전압 회로는 에피택셜층(22)에 형성된다. 전계산화물(FOX) 영역(32 및 34)은 알려진 방식으로 에피택셜층(22) 상에 형성되고, 그리고 층(22)에 형성된 저전압 장치(30)로부터 HV PMOS 장치(12)를 분리시키는 수평형 절연 영역의 역할을 한다.
알려진 방식으로 HV PMOS 장치(12)는, 고-도핑된 패턴화로 인해 게이트 산화물(46) 층 상에 배치된 도전성 폴리실리콘(44)으로부터 형성된 게이트(40 및 42)를 포함한다. HV PMOS 장치(12)는 게이트(40)를 형성하는 폴리실리콘층(44)의 외부 가장자리부에 자체-정렬로 형성된 제 1 n-형 터브(tub)(50)(또는, 대안적으로, 적당한 도즈(dose) 및 주입에너지로 형성된 n-형 저도핑 드레인(NLDD))를 더 포함하고, 그리고 게이트(40)와 FOX 영역(32) 사이에서 배치된다(즉, 게이트(40)의 외부). 이와 같이, 제 2 n-형 터브 또는 NLDD 영역(52)은 게이트(42)를 형성하는 폴리실리콘 층(44)의 외부 가장자리에 자제-정렬로 형성되며, 그리고 게이트(42)와 FOX 영역(34) 사이에서 배치된다(즉, 게이트(42)의 외부). 제 1 및 제 2 NLDD 영역(50 및 52)내에서 p-형 저도핑 드레인(PLDD) 영역 또는 터브(60 및 62) 각각은 게이트(40 및 42)를 형성하는 폴리실리콘층(44)의 외부 가장자리부에 상응하여 자체-정렬로 형성된다. HV PMOS 장치(12)의 NLDD 영역(50 및 52)과 PLDD 영역(60 및 62)은 종래의 저전압 논리장치의 NLDD 및 PLDD 영역과 실질적으로 유사하다.
HV PMOS 장치(12)는, 게이트(40)와 게이트(42) 사이에서 자체 정렬로 형성된 n-버퍼영역(66)과, 게이트(40 및 42)에서 자체 정렬되고 n-버퍼영역(66)내에서 형성된 p-드리프트 영역(68)도 포함한다. 이하에서 보다 상세하게 설명한 바와 같이, 제 3 PLDD 영역 또는 터브는 p-드리프트 영역(68)에서 배치되고, 그리고 다른 PLDD 영역 또는 터브(60 및 62)로서 동시에 형성된다.
산화물 간격유지대(70 및 72)는 각 게이트(40 및 42)의 측벽 상에/측벽에 배치된다. P+소스 영역(80 및 82)은 외부 산화물 간격유지대(70 및 72)에 자체-정렬로 각각 형성된다. 소스 n+ 탭(90 및 92)은, 근접한 FOX 영역(32 및 34)에 각각 형성되고, 규화물층(94 및 96)에 의해 p+ 소스(80 및 82)에 각각 연결된다.
제 3 PLDD 영역(104)는, 예를 들면, p-드리프트 영역(68)의 중앙부와 같은 소정의 부분에서 형성된다. P+드레인 영역(110)은, 예를 들면, PLDD 영역(104)의 중앙부와 같은 소정의 부분에서 형성되며, 그리고 PLDD 영역(104)을 통하여 p-드리프트 영역(68)으로 연장된다. p-드리프트 영역(68), P+드레인 영역(110) 및 PLDD 영역(104)은 도펀트 농도를 점차적으로 감소시키는 영역(미참조), 즉, p-형 도펀트 농도가 p+드레인(134)으로부터 PLDD 영역(104)까지, 그리고 p-드리프트 영역(68)까지 감소되는 영역을 연결하여 형성한다.
IC(10)를 제조하는데 있어 사용되는 선택 공정을 도시한 도 2-7을 참조하여, 장치(10)의 추가 특징이 이하에서 설명된다. 도 2에서 도시된 바와 같이, FOX 영역(32 및 34)은 표면(24) 상에 형성된다. 도 3에서 도시된 바와 같이, 게이트(40 및 42)는, 게이트 산화물층(46) 상에서, 그리고 FOX 영역들(32 및 34) 사이에서, 또는 FOX 영역들 내부에서 형성된다. 게이트 산화물층(46)은 에피택셜층(22)의 노출된 표면(24)을 산화시킴으로써, 배치되거나 형성된다. 도전성 폴리실리콘층(44)(도시된 부분만)은 게이트 산화물층(46) 상에 배치된다. 폴리실리콘층(44)은 높게 도핑된 층으로서 배치될 수 있거나, 또는 차후 공정에서 도핑될 수 있다. 게이트 폴리실리콘층(44)은 불필요한 부분을 제거하기 위해 마스크되고 에칭되어, 이로써 절연 게이트 구조(40 및 42)를 형성한다.
도 4에서 도시된 바와 같이, 포토레지스터(120)의 패턴화된 층은 기판(20) 상에 배치된다. 미도시인 마스크는 적합한 건습에칭 공정을 통해 개구(124 및 126)를 형성하도록 포토레지스터층(120)의 불필요한 부분을 제거할 수 있다. 포토레지스터(120)에서 개구(124 및 126)는, 게이트(40 및 42)를 형성하는 폴리실리콘 물질(44)의 상부면 외부와 외부 가장자리, 및 게이트(40 및 42)의 외부에 근접한 HV n-웰(26) 표면의 소정 부분 상에서 배치되고 노출된다.
그 후, NLDD 터브 또는 영역(50 및 52)은 n-형 도펀트(128)가 HV n-웰(26)의 노출된 부분으로 주입되는 이온 주입장치로 기판(20)에 위치시킴으로써 형성된다. 예를 들면, 인과 같은 n-형 도펀트는 약 5E16 ~ 5E18 atoms/㎤의 도펀트 농도와, 약 0.06 ~ 0.7 마이크로미터(㎛)의 깊이를 각각 가지는 NLDD 터브 또는 영역(50 및 52)을 형성하기 위해 주입된다. NLDD 터브 또는 영역(50 및 52)는, 상응하는 게이트(40 및 42)를 가지는 폴리실리콘 물질(44) 외부 가장자리에서 각각 자체-정렬된다.
게이트(40 및 42)의 아래에서 확산된 NLDD 터브(50 및 52)의 부분은 장치(12)의 임계전압과 펀치-스루우 전압을 부분적으로 각각 제어한다. 장치(12)의 채널 길이는 게이트(40 및 42)의 길이(L)에 의해 판별된다. HV PMOS 장치(12)의 채널길이는 조정가능하여, 짧은 채널 길이를 제공하는 서브마이크론 또는 깊은-서브마이크론 길이를 줄어들게 할 수 있어, 이로 인해, 채널 저항을 낮출 수 있다. HV n-웰(26)은 일반적으로 약 1e16 atoms/㎤의 낮은 도펀트 농도를 가지며, 그리고 장치(10)는 NLDD 터브(50 및 52) 및 n-버퍼(66)없이 높은 드레인-대-소스 전압을 제공할 수 없다. 또한, NLDD 터브(50 및 52) 및 n-버퍼(66)가 없는 경우, 장치(12)는 높은 누설을 가질 수 있다. HV PMOS 장치(12)의 임계치 및 펀차-스루우 전압은 제 1 및 제 2 NLDD 영역(50 및 52), 및 n-버퍼(66)를 형성하는 주입에 의해 제어된다. 이것은 본 발명의 공정 및 장치에 실질적인 유연성을 가져다준다. 에피택셜층(22) 결정격자 구조에 대한 손상은, 이온의 주요확산을 주입영역으로부터 막기에 충분히 짧은 하나 이상의 급속 열처리(rapid thermal annealing) 동작으로 해결된다.
포토레지스트 마스크(120)는 제거되고, 도 5에 도시된 바와 같이, 제 2 포토레지스트 마스크(130)는 기판(20) 상에서 형성된다. 마스크(120)의 패턴화에 관해 서 상술된 실질적인 유사한 방식으로, 마스크(130)는, 게이트(40 및 42)의 폴리실리콘 물질(44) 상부면의 내부 가장자리와 내부 부분에 노출되고, 그리고 게이트(40 및 42)들 사이에서 배치된 HV n-웰(26)의 표면에 노출된 개구(134)를 형성하기 위해 패턴화된다. 기판(20)은 이온 주입장치내로 다시 삽입되고, 그리고 게이트(40 및 42)의 내부 가장자리로 자체-정렬되는 HV n-웰(26)내에서 버퍼(66) 및 드리프트(68) 영역을 형성하기 위해 헤테로 도핑동작을 하게 된다.
더 상세하게, 예를 들면, 인과 같은 N-형 도펀트 이온(138)은 약 5E15 ~ 5E17 atoms/㎤의 n-형 도펀트 농도와, 약 0.2 ~ 0.8 마이크로미터의 깊이를 갖는 N-형 버퍼영역(66)을 형성하기 위해 주입된다. 예를 들면, 붕소이온과 같은 P-형 도펀트 이온(148)은 약 5E16 ~ 5E18 atoms/㎤의 p-형 도펀트 농도와, 약 0.1 ~ 0.4 마이크로미터의 깊이를 갖는 P-형 드리프트 영역(68)을 형성하기 위해 주입된다.
도 6을 참조하여, 마스크(130)는 알려진 기술에 의해 제거되며, 그리고 제 3 포토레지스트 마스크(150)는 기판(20) 상에 형성된다. 마스크(120 및 130)의 패턴화에 관해서 상술된 실질적인 유사한 방식으로, 마스크(150)는 개구(154)를 형성하기 위해 패턴화된다. 개구(154)는 게이트(40 및 42)의 폴리실리콘 물질(44) 상부면의 외부 가장자리와 외부 부분에 노출되고, 그리고 이전에 형성된 NLDD 영역(50 및 52) 중 적어도 한 부분에 노출된다. 게다가, 개구들(154)(예를 들면, 중앙 개구)중 하나는, 이전-형성된 P-형 드리프트 영역(68)이 배치되는 HV n-웰(26)의 부분면에 노출된다. 기판(20)은 이온 주입장치내로 다시 삽입되고, 그리고 예를 들면, 불화 붕소(BF2)와 같은 P-형 이온(158)은, 약 1E17 ~ 9E18 atoms/㎤의 도펀트 농도와, 약 0.03 ~ 0.3 마이크로미터의 깊이를 각각 가지는 제 1, 제 2, 및 제 3 PLDD 영역(60, 62 및 104)을 형성하기 위해 주입된다. PLDD 영역(60 및 62)의 내부측은 게이트(40 및 42)의 외부가장자리에 각각 자체-정렬된다.
주목할 점은, 상술된 바와 같이, NLDD 터브 또는 영역(50 및 52)의 내부 가장자리가 상응하는 게이트(40 및 42)를 가지는 폴리실리콘 물질(44)의 외부 가장자리에서 각각 자체-정렬된다는 것이다. 이와 같이, PLDD 영역(60 및 62)의 내부 가장자리는 상응하는 게이트(40 및 42)를 가지는 폴리실리콘 물질(44) 외부 가장자리에서 각각 자체-정렬된다. 이로써, NLDD 터브 또는 영역(50) 및 PLDD 터브 또는 영역(60)은, 160(도 1)으로 지정된 적층 헤테로-도핑 림을 형성한다. 이와 같이, NLDD 터브 또는 영역(52) 및 PLDD 터브 또는 영역(62)은, 162(도 1)으로 지정된, 적층 헤테로-도핑 림을 형성한다.
도 7을 참조하여, 측벽 산화물 간격유지대(70 및 72)는 게이트(40 및 42)의 측 상에 각각 형성된다. 도 7에서 제시된 추가특징은 저전압 논리장치의 제조에서 사용된 종래의 제조단계를 사용하여 형성된다는 것이다. 보다 상세하게, 소스 n+ 탭영역(90 및 92), p+소스 영역(80 및 82) 및 드레인 영역(110)은 종래의 마스킹 및 주입단계를 사용하여 제조된다. p+소스 및 드레인 영역(80, 82 및 110)은 약 1E19 ~ 1E21 atoms/㎤의 p+도펀트 농도를 각각 가진다. 해당 기술분야에서 알려진 종래 기술단계를 사용하여, 도전성을 높이기 위해 규화물층(94 및 96)은, 게이트(40 및 42)의 상부 또는 최상부면인 외측 부분 상에, 소스 n+탭 영역(90 및 92)의 상부면 상에, 그리고 p+소스 영역(80 및 82)의 상부면 상에 각각 형성된다. 이 와같이, 규화물층(164)은 p+드레인 영역(110) 상에 형성된다.
제시된 실시예에서, HV PMOS 장치(12)는 2 개의 게이트 스트라이프(stripe)(40 및 42)만을 포함한다. 그러나, 본 발명의 HV PMOS 장치는 일반적으로, 복수의 게이트 스트라이프와 여기에서 개시된 상응구조(즉, n+탭, p+소스, 적층 헤테로-도핑 림, 게이트 스트라이프, 개선된 RESURF 드리프트 영역, 및 FOX 영역들(32 및 34) 사이에서 형성된 계단형 드레인 영역)를 포함한다. 게다가, FOX 영역(32, 34)은 다른 저전압장치로부터 HV PMOS 장치를 분리하기 위해 n-형 및 p-형 가드링(도면에서 미도시)을 지닌 수평형 절연 영역의 역할을 한다.
p-드리프트 영역(68)을 형성하기 위해 p-형 이온(148)을 주입 후, 고온 산화물 성장 공정이 일어나지 않는 것, 또는 획득되지 않는 것을 특히나 주목해야한다. 이로써, 덮인 산화물의 형성 또는 성장 동안에 종래의 RESURF 장치에서 일어나는 불순물 분리는 전제적으로 제거되지 않는 경우 실질적으로 감소된다.
장치(12)가, 게이트(42 및 46)를 가진 채, 자체-정렬의 림(160 및 162), n-버퍼영역(66), 및 p-드리프트 영역(68)으로 인해 상대적으로 짧은 채널 길이(L)를 가진다는 것도 특히나 주목해야한다. n-버퍼영역(66) 및 NLDD 영역(50 및 52)은 p-드리프트 영역(68)에서 p+소스 영역(80 및 82)으로 펀치-스루우를 막음으로, 이로 인해 장치(12)의 펀치-스루우 전압을 증가시킨다. HV PMOS 장치(12)의 임계전압도 NLDD 영역(50 및 52) 및 n-버퍼영역(66)을 형성하는 주입으로 제어된다. 이것은 본 발명의 공정 및 장치에 실질적인 유연성을 가져다준다.
상술된 바와 같이, p-드리프트 영역(68), P+드레인 영역(110) 및 PLDD 영 역(104)은 도펀트 농도를 점차적으로 감소시키는 영역(미참조), 즉, p-형 도펀트 농도가 p+드레인(134)으로부터 PLDD 영역(104)까지, 그리고 p-드리프트 영역(68)까지 감소되는 영역을 연결하여 형성한다. 보다 상세하게, 이 영역의 도펀트 농도는, 드레인 영역(134)의 농도에 근접한 약 1E19 ~ 1E21 atoms/㎤에서 게이트 영역(40 및 42)의 농도 근접한 약 5E16 ~ 5E18 atoms/㎤로 점차적으로 감소한다. p-드리프트 영역(68)내에서 점차적 도핑농도 변화/프로파일을 가지는 이 영역은 고르게 분포되어, 이로써 드레인 영역(134)에서 전계를 균일하게 개선시킨다. 또한, 점차적 도펀트 농도변화의 영역은 드레인 영역/범위에서 일어날 수 있는 항복 가능성을 감소시키고, 그리고 장치의 안전 동작영역을 증가시킨다.
n-버퍼영역(66)이 개선된 RESURF 장치에 대해 오프-상태에서 공핍영역에 의해 p-드리프트 영역(68)의 핀치오프를 용이하게 하는 것을 주목해야 한다. 이상적인 장치에서, 온 저항은 최소이고, 항복전압은 높다. 그러나 종래 기술에서, 높은 전압장치는 온저항이 낮으면 항복전압이 높은 트레이드 오프를 요구한다. 양측이 드리프트 영역의 도핑에 의해 적어도 일부에서 제어되기 때문에, 하나가 개선됨에 따라, 다른 것은 악화된다. p-드리프트 영역의 도핑이 증가함으로써, 온 저항이 감소된다는 것은 해당 기술분야의 당업자에 의해 알려져 있다. 그러나, p-드리프트 영역에서 증가된 도핑은, 접합 공핍영역을 감소시켜, 이로 인해 접합 순서의 도핑 농도에 반비례하는 공핍영역의 폭에 의해 결정되는 접합 산사태 항복전압을 더 낮춘다. p-드리프트 영역이 높게 도핑된 경우, 온 저항은 낮아지지만, 공핍영역은 작게되고, 산사태 항복전압은 감소된다. p-드리프트 영역이 약하게 도핑된 경우, 공 핍영역은 넓게 되고 항복전압은 증가하지만, 온 저항은 저도핑에 의해 더 높아진다. 종래 장치의 HV n-웰의 도펀트 농도가 p-드리프트 도핑농도보다 일반적으로 더 낮아지기 때문에, p-드리프트 영역에서 공핍영역은 상대적으로 작아진다. 반대로, 본 발명의 n-버퍼층(66)의 도핑은 HV n-웰층(26)의 도핑보다 더 큰 레벨로 증가된다. 이와 같이, 접합의 유사한 공핍전하를 가진 유사 전압바이어스에서, n-버퍼영역(66)에서 공핍영역 확장은 작아지게 되지만, 그러나 어떤 n-버퍼 층도 p-드리프트 영역 아래에 배치되지 않는 종래장치에 비해 p-드리프트 영역(68)에서 공핍영역이 더 크게 확장된다.
p-드리프트 영역(68)의 도핑과 접합 깊이 사이를 적합하게 트레이드-오프함으로서, p-드리프트 영역(68)에서 공핍영역은 개선되고 감소된 표면전계, 및 p-드리프트 영역(68)의 핀치-오프를 최상으로 가지면서, 장치 표면으로 확장된다. 공핍영역이 크게 증가되었기 때문에, 본 발명의 본 발명의 HV PMOS 장치(12)는 증가된 항복전압을 가진다. 즉, 종래장치와 같거나 또는 유사한 항복전압에 대해, HV PMOS 장치(12)의 p-드리프트 영역(68) 도핑농도는 증가되어, 그 결과 온-저항은 감소된다. 또한, 불순물 분리에 대한 p-드리프트 영역(68)의 민감도도 p-드리프트 영역(68)에서 더 높은 도핑으로 인해 더 감소된다.
본 발명은 바람직한 설계를 가짐으로 설명되는 반면에, 본 발명은 본 명세서의 기술요점 및 기술 범위내에서 추가 수정될 수 있다. 이로써, 이 출원은, 여기에 개시된 일반 원칙을 사용하여 변화, 용도, 또는 본 발명의 적용까지 이를 수 있다. 또한, 이 출원은, 본 발명이 속하고, 첨부된 청구항에 속한 해당기술분야의 알려진 방식 또는 통례 원칙내에 이르게 함으로서, 본 명세서로부터의 일탈을 다룰 수 있다.

Claims (37)

  1. 표면을 가지고 제 2 극성형태의 에피택셜층에 형성되는 제 1 극성형태의 HV 웰을 가지는 반도체 기판을 제공하는 단계;
    상기 HV 웰 위에 적어도 일부 배치되는 하나 이상의 쌍의 전계산화물 영역을 상기 기판 상에 형성하는 단계;
    서로 대면하는 내부 가장자리와, 상기 전계산화물 영역 중 상응하는 하나에 대면하는 외부 가장자리를 가지는 게이트로서, 각 쌍의 전계산화물 영역 사이에서 상기 HV 웰 위에 하나 이상의 쌍의 절연된 상기 게이트를 형성하는 단계;
    상기 게이트의 상기 외부 가장자리 및 그에 근접한 상기 HV 웰 표면의 소정의 부분을 노출시키기 위해 상기 기판을 마스킹하는 단계;
    상기 게이트의 상기 외부 가장자리에 자체-정렬되는 상기 제 1 극성형태의 제 1 및 제 2 터브영역을 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계;
    상기 게이트 사이의 상기 HV 웰 표면 및 상기 게이트의 소정의 내부 부분을 노출시키기 위해 상기 기판을 마스킹하는 단계;
    상기 게이트의 상기 내부 가장자리에 자체-정렬되는 상기 제 1 및 제 2 극성형태의 버퍼 및 드리프트 영역을 각각 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계;
    상기 게이트의 상기 외부 가장자리, 그에 근접한 상기 제 1 극성형태의 상기 제 1 및 제 2 터브영역의 소정의 부분, 및 상기 드리프트 영역의 소정의 부분을 노출시키기 위해 상기 기판을 마스킹하는 단계; 및
    상기 제 1 극성형태의 상기 제 1 및 제 2 터브영역내에 상기 게이트의 상기 외부 가장자리와 자체-정렬되는 상기 제 2 극성형태의 제 1 및 제 2 터브영역을 형성하고 상기 드리프트 영역내에 상기 제 2 극성형태의 제 3 터브영역을 형성하기 위해 상기 노출된 부분을 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 극성형태의 제 1 및 제 2 터브영역을 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계는 상기 제 1 극성형태의 도펀트로 5E16 ~ 5E18 atoms/㎤의 도펀트 농도로 상기 제 1 터브영역에 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 형성방법.
  3. 제 1 항에 있어서,
    상기 버퍼 및 드리프트 영역을 각각 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계는 제 1 극성 도펀트형으로 5E15 ~ 5E17 atoms/㎤의 도펀트 농도로 상기 버퍼영역에 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 형성방법.
  4. 제 1 항에 있어서,
    상기 버퍼 및 드리프트 영역을 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계는 제 2 극성 도펀트형으로 1E17 ~ 9E18 atoms/㎤의 도펀트 농도로 상기 드리프트 영역에 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 형성방법.
  5. 제 1 항에 있어서,
    상기 제 2 극성형태의 제 1 및 제 2 터브영역을 형성하고 상기 제 2 극성형태의 제 3 터브영역을 형성하기 위해 상기 노출된 부분을 주입하는 단계는 상기 제 2 극성형태의 도펀트로 1E17 ~ 9E18 atoms/㎤의 도펀트 농도로 상기 드리프트 영역과 상기 제 1 및 제 2 터브영역의 상기 노출된 부분에 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 형성방법.
  6. 제 1 항에 있어서,
    상기 게이트의 상기 외부 및 내부 가장자리 상에 측벽 간격유지대를 형성하는 단계;
    소스탭을 형성하기 위해 상기 전계산화물 영역과 상응하는 상기 게이트 사이에서 상기 HV 웰내로 상기 제 1 극성형태의 도펀트를 주입하는 단계; 및
    드레인 영역을 형성하기 위해 상기 게이트와 상기 소스탭 사이에서 상기 HV 웰내로 상기 제 2 극성형태의 도펀트를 주입하는 단계를 더 포함하는 것을 특징으로 하는 HV PMOS 장치의 형성방법.
  7. 제 6 항에 있어서,
    상기 드레인 영역, 상기 게이트의 상기 외부 가장자리 및 상기 소스탭 위에 규화물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 HV PMOS 장치의 형성방법.
  8. 표면을 가지고 제 2 극성형태의 에피택셜층에 형성되는 제 1 극성형태의 HV 웰을 가지는 반도체 기판을 제공하는 단계;
    상기 HV 웰 위에 적어도 일부 배치되는 하나 이상의 쌍의 전계산화물 영역을 상기 기판 상에 형성하는 단계;
    서로 대면하는 내부 가장자리와, 상기 전계산화물 영역 중 상응하는 하나에 대면하는 외부 가장자리를 가지는 게이트로서, 각 쌍의 전계산화물 영역 사이에서 상기 HV 웰 위에 하나 이상의 쌍의 절연된 상기 게이트를 형성하는 단계;
    상기 게이트 사이의 상기 HV 웰 표면 및 상기 게이트의 소정의 내부 부분을 노출시키기 위해 상기 기판을 마스킹하는 단계;
    상기 게이트의 상기 내부 가장자리에 자체-정렬되는 상기 제 1 및 제 2 극성형태의 버퍼 및 드리프트 영역을 각각 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계; 및
    상기 제 2 극성형태의 드레인 영역을 포함하고 상기 드레인 영역에서의 제 1 도펀트 농도로부터 상기 제 1 도펀트 농도보다 낮은 상기 게이트에서의 제 2 도펀트 농도로 감소하는 도펀트 농도를 가지는 영역으로서, 상기 드리프트 영역내에 점진적 도펀트 농도 프로파일의 상기 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 드리프트 영역내에 점진적 도펀트 농도 프로파일의 상기 영역을 형성하는 단계는:
    상기 드리프트 영역의 소정의 부분을 노출시키기 위해 상기 기판을 마스킹하는 단계;
    상기 제 2 극성형태의 제 3 터브영역을 형성하기 위해 상기 드리프트 영역의 노출된 상기 소정의 부분을 주입하는 단계; 및
    드레인 영역을 형성하기 위해 상기 제 3 터브영역의 소정의 부분에서 상기 제 2 극성형태의 도펀트를 더 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 버퍼 및 드리프트 영역을 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계는 상기 버퍼영역을 형성하기 위해 5E15 ~ 5E17 atoms/㎤의 도펀트 농도로 제 1 극성 도펀트형을 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 버퍼 및 드리프트 영역을 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계는 상기 드리프트 영역을 형성하기 위해 5E16 ~ 5E18 atoms/㎤의 도펀트 농도로 제 2 극성 도펀트형을 주입하는 단계를 더 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  12. 제 10 항에 있어서,
    상기 드레인 영역은 1E19 ~ 1E21 atoms/㎤의 도펀트 농도를 가지는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  13. 표면을 가지고 제 2 극성형태의 에피택셜층에 형성되는 제 1 극성형태의 HV 웰을 가지는 반도체 기판을 제공하는 단계;
    상기 HV 웰 위에 적어도 일부 배치되는 하나 이상의 쌍의 전계산화물 영역을 상기 기판 상에 형성하는 단계;
    서로 대면하는 내부 가장자리와, 상기 전계산화물 영역 중 상응하는 하나에 대면하는 외부 가장자리를 가지는 게이트로서, 각 쌍의 전계산화물 영역 사이에서 상기 HV 웰 위에 하나 이상의 쌍의 절연된 상기 게이트를 형성하는 단계; 및
    상기 HV 웰에서 상기 게이트의 상기 외부 가장자리와 자체-정렬로 적층 헤테로-도핑 림을 형성하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 적층 헤테로-도핑 림을 형성하는 단계는:
    상기 게이트의 상기 외부 가장자리 및 그에 근접한 상기 HV 웰 표면의 소정의 부분을 노출시키기 위해 상기 기판을 마스킹하는 단계;
    상기 게이트의 상기 외부 가장자리에 자체-정렬되는 상기 제 1 극성형태의 제 1 및 제 2 터브영역을 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계;
    상기 게이트의 상기 외부 가장자리, 그에 근접한 상기 제 1 극성형태의 상기 제 1 및 제 2 터브영역의 소정의 부분, 및 드리프트 영역의 소정의 부분을 노출시키기 위해 상기 기판을 마스킹하는 단계; 및
    상기 제 1 극성형태의 상기 제 1 및 제 2 터브영역내에 상기 게이트의 상기 외부 가장자리와 자체-정렬되는 상기 제 2 극성형태의 제 1 및 제 2 터브영역을 형성하고 상기 드리프트 영역내에 상기 제 2 극성형태의 제 3 터브영역을 형성하기 위해 상기 노출된 부분을 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 제 1 극성형태의 제 1 및 제 2 터브영역을 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계는 5E16 ~ 5E18 atoms/㎤의 도펀트 농도로 상기 제 1 극성형태의 도펀트를 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 제 2 극성형태의 제 1 및 제 2 터브영역을 형성하고 상기 제 2 극성형태의 제 3 터브영역을 형성하기 위해 상기 노출된 부분을 주입하는 단계는 1E17 ~ 9E18 atoms/㎤의 도펀트 농도로 제 2 극성 도펀트형을 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  17. 표면을 가지고 제 2 극성형태의 에피택셜층에 형성되는 제 1 극성형태의 HV 웰을 가지는 반도체 기판을 제공하는 단계;
    상기 HV 웰 위에 적어도 일부 배치되는 하나 이상의 쌍의 전계산화물 영역을 상기 기판 상에 형성하는 단계;
    서로 대면하는 내부 가장자리와, 상기 전계산화물 영역 중 상응하는 하나에 대면하는 외부 가장자리를 가지는 게이트로서, 각 쌍의 전계산화물 영역 사이에서 상기 HV 웰 위에 하나 이상의 쌍의 절연된 상기 게이트를 형성하는 단계;
    소스탭 영역을 형성하기 위해 상기 게이트와 상기 전계산화물 영역 사이에서 상기 HV 웰내로 상기 제 1 극성형태의 도펀트를 주입하는 단계; 및
    드레인 영역을 형성하기 위해 상기 게이트 사이에서 상기 HV 웰의 소정의 부분내로 상기 제 2 극성형태의 도펀트를 주입하는 단계; 및
    상기 게이트에 근접한 상기 HV 웰내에 개선된 RESURF 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 개선된 RESURF 영역을 형성하는 단계는:
    상기 게이트 사이의 상기 HV 웰 표면 및 상기 게이트의 소정의 내부 부분을 노출시키기 위해 상기 기판을 마스킹하는 단계;
    상기 게이트의 상기 내부 가장자리에 자체-정렬되는 상기 제 1 및 제 2 극성형태의 버퍼 및 드리프트 영역을 각각 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 버퍼 및 드리프트 영역을 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계는 상기 버퍼영역을 형성하기 위해 5E15 ~ 5E17 atoms/㎤의 도펀트 농도로 제 1 극성 도펀트형을 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 버퍼 및 드리프트 영역을 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계는 상기 드리프트 영역을 형성하기 위해 5E16 ~ 5E18 atoms/㎤의 도펀트 농도로 제 2 극성 도펀트형을 주입하는 단계를 더 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  21. 표면을 가지고 제 2 극성형태의 에피택셜층에 형성되는 제 1 극성형태의 HV 웰을 가지는 반도체 기판을 제공하는 단계;
    상기 HV 웰 위에 적어도 일부 배치되는 하나 이상의 쌍의 전계산화물 영역을 상기 기판 상에 형성하는 단계;
    서로 대면하는 내부 가장자리와, 상기 전계산화물 영역 중 상응하는 하나에 대면하는 외부 가장자리를 가지는 게이트로서, 각 쌍의 전계산화물 영역 사이에서 상기 HV 웰 위에 하나 이상의 쌍의 절연된 상기 게이트를 형성하는 단계;
    소스탭 영역을 형성하기 위해 상기 게이트와 상기 전계산화물 영역 사이에서 상기 HV 웰내로 상기 제 1 극성형태의 도펀트를 주입하는 단계;
    상기 제 2 극성형태의 드레인 영역을 포함하는 상기 제 2 극성형태의 드리프트 영역을 각 쌍의 게이트 사이에서 형성하는 단계;
    상기 드레인 영역에서의 제 1 도펀트 농도로부터 상기 제 1 도펀트 농도보다 낮은 상기 게이트에서의 제 2 도펀트 농도로 감소하는 도펀트 농도를 가지는 점진적 도펀트 농도 프로파일 영역을 상기 드리프트 영역내에 형성하는 단계;
    상기 HV 웰에서 상기 게이트의 상기 외부 가장자리에 자체-정렬로 적층 헤테로-도핑 림을 형성하는 단계; 및
    상기 게이트에 근접한 상기 HV 웰내에 개선된 RESURF 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 점진적 도펀트 농도 프로파일 영역을 상기 드리프트 영역내에 형성하는 단계는:
    상기 드리프트 영역의 소정의 부분을 노출시키기 위해 상기 기판을 마스킹하는 단계;
    상기 제 2 극성형태의 제 3 터브영역을 형성하기 위해 상기 드리프트 영역의 노출된 상기 소정의 부분을 주입하는 단계; 및
    드레인 영역을 형성하기 위해 상기 제 3 터브영역의 소정의 부분에서 상기 제 2 극성형태의 도펀트를 더 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 드리프트 영역내의 상기 제 3 터브영역은 1E17 ~ 9E18 atoms/㎤의 도펀트 농도로 도핑되는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  24. 제 23 항에 있어서,
    상기 드레인 영역은 1E19 ~ 1E21 atoms/㎤의 도펀트 농도로 도핑되는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  25. 제 21 항에 있어서,
    상기 적층 헤테로-도핑 림을 형성하는 단계는:
    상기 게이트의 상기 외부 가장자리 및 그에 근접한 상기 HV 웰 표면의 소정의 부분을 노출시키기 위해 상기 기판을 마스킹하는 단계;
    상기 게이트의 상기 외부 가장자리에 자체-정렬되는 상기 제 1 극성형태의 제 1 및 제 2 터브영역을 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계;
    상기 게이트의 상기 외부 가장자리, 그에 근접한 상기 제 1 극성형태의 상기 제 1 및 제 2 터브영역의 소정의 부분, 및 상기 드리프트 영역의 소정의 부분을 노출시키기 위해 상기 기판을 마스킹하는 단계; 및
    상기 제 1 극성형태의 상기 제 1 및 제 2 터브영역내에 상기 게이트의 상기 외부 가장자리와 자체-정렬되는 상기 제 2 극성형태의 제 1 및 제 2 터브영역을 형성하고 상기 드리프트 영역내에 상기 제 2 극성형태의 제 3 터브영역을 형성하기 위해 상기 노출된 부분을 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 제 1 극성형태의 상기 제 1 및 제 2 터브영역은 5E16 ~ 5E18 atoms/㎤의 도펀트 농도를 가지는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  27. 제 25 항에 있어서,
    상기 제 2 극성형태의 상기 제 1, 제 2 및 제 3 터브영역은 1E17 ~ 9E18 atoms/㎤의 도펀트 농도를 가지는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  28. 제 21 항에 있어서,
    상기 개선된 RESURF 영역을 형성하는 단계는:
    상기 게이트 사이의 상기 HV 웰 표면 및 상기 게이트의 소정의 내부 부분을 노출시키기 위해 상기 기판을 마스킹하는 단계;
    상기 게이트의 상기 내부 가장자리에 자체-정렬되는 상기 제 1 및 제 2 극성형태의 버퍼 및 드리프트 영역을 각각 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  29. 제 28 항에 있어서,
    상기 버퍼 및 드리프트 영역을 각각 형성하기 위해 상기 HV 웰의 상기 노출된 부분을 주입하는 단계는, 상기 버퍼영역을 형성하기 위해 5E15 ~ 5E17 atoms/㎤의 도펀트 농도로 제 1 극성 도펀트형을 주입하는 단계와, 그리고 상기 드리프트 영역을 형성하기 위해 5E16 ~ 5E18 atoms/㎤의 도펀트 농도로 제 2 극성 도펀트형을 주입하는 단계를 포함하는 것을 특징으로 하는 HV PMOS 장치의 제조방법.
  30. 제 1 극성형태와 반대인 제 2 극성형태의 에피택셜층에 형성된 상기 제 1 극성형태의 HV 웰을 가지는 기판;
    상기 기판의 표면 상과 상기 HV 웰 위에 적어도 일부 배치된 적어도 한 쌍의 전계산화물 영역;
    서로 대면하는 내부 가장자리와, 상기 전계산화물 영역 중 상응하는 하나에 대면하는 외부 가장자리를 가지는 게이트로서, 각 쌍의 전계산화물 영역 사이에서 상기 기판 상에 배치되는 적어도 한 쌍의 절연된 상기 게이트;
    상기 게이트의 상기 외부 가장자리와 자체-정렬로 상기 HV 웰에 배치된 적층 헤테로-도핑 림;
    상기 게이트의 상기 내부 가장자리와 자체-정렬로 그 사이에서 상기 HV 웰에 형성된 상기 제 1 극성형태의 버퍼영역;
    상기 게이트의 상기 내부 가장자리와 자체-정렬로 그 사이에서 상기 버퍼영역에 형성된 상기 제 2 극성형태의 드리프트 영역;
    상기 버퍼 및 드리프트 영역내에 형성된 상기 제 2 극성형태의 드레인 영역; 및
    상기 전계산화물 영역에 근접하게 형성된 소스탭 영역을 포함하는 것을 특징으로 하는 HV PMOS 장치.
  31. 제 30 항에 있어서,
    상기 적층 헤테로-도핑 림은, 상기 제 1 극성형태의 제 1 및 제 2 터브영역과, 상기 제 1 극성형태의 상기 제 1 및 제 2 터브영역내에 형성된 상기 제 2 극성형태의 제 1 및 제 2 터브영역을 포함하는 것을 특징으로 하는 HV PMOS 장치.
  32. 제 31 항에 있어서,
    상기 제 1 극성형태의 상기 제 1 및 제 2 터브영역은 5E16 ~ 5E18 atoms/㎤의 도펀트 농도를 가지는 것을 특징으로 하는 HV PMOS 장치.
  33. 제 32 항에 있어서,
    상기 제 2 극성형태의 상기 제 1 및 제 2 터브영역은 1E17 ~ 9E18 atoms/㎤의 도펀트 농도를 가지는 것을 특징으로 하는 HV PMOS 장치.
  34. 제 30 항에 있어서,
    상기 드리프트 영역은, 도펀트 농도가 상기 드레인 영역에서의 제 1 도펀트 농도로부터 상기 제 1 도펀트 농도보다 낮은 상기 게이트에서의 제 2 도펀트 농도로 감소하는 점진적 도펀트 농도변화 영역을 포함하는 것을 특징으로 하는 HV PMOS 장치.
  35. 제 34 항에 있어서,
    상기 점진적 도펀트 농도변화 영역은 상기 드리프트 영역내의 상기 제 2 극성형태의 제 3 터브영역을 포함하고, 상기 제 3 터브영역의 일부는 상기 드레인 영역을 형성하기 위해 상기 제 2 극성형태의 도펀트로 주입된 것을 특징으로 하는 HV PMOS 장치.
  36. 제 35 항에 있어서,
    상기 제 3 터브영역은 1E17 ~ 9E18 atoms/㎤의 도펀트 농도로 도핑된 것을 특징으로 하는 HV PMOS 장치.
  37. 제 35 항에 있어서,
    상기 드레인 영역은 1E19 ~ 1E21 atoms/㎤의 도펀트 농도로 도핑되는 것을 특징으로 하는 HV PMOS 장치.
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