KR101418398B1 - 필드 형성층을 구비하는 고전압 반도체소자 및 그 제조방법 - Google Patents

필드 형성층을 구비하는 고전압 반도체소자 및 그 제조방법 Download PDF

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Abstract

기판의 전 표면에 필드 형성층이 형성된 고전압 반도체소자 및 그 제조방법을 개시한다. 고전압 반도체 소자는 제1도전형의 반도체 기판을 구비한다. 상기 반도체 기판의 일면상에 제2도전형의 반도체층이 배열되고, 상기 반도체층내에 제1도전형의 바디 영역이 배열된다. 상기 바디 영역내에 제2도전형의 소오스 영역이 배열된다. 상기 바디 영역과 이격되어 상기 반도체층내에 드레인 영역이 배열된다. 상기 반도체층과 접하는 상기 반도체 기판의 상기 일면에 필드 형성층이 전면적으로 형성된다.

Description

필드 형성층을 구비하는 고전압 반도체소자 및 그 제조방법{High voltage semiconductor device having field shaping layer and method of fabricating the same}
본 발명은 고전압 반도체 소자에 관한 것으로서, 보다 구체적으로는 기판 전면에 필드 형성층이 형성된 수평 확산(lateral diffusion) MOS 트랜지스터 소자 및 그 제조방법에 관한 것이다.
하나이상의 고전압 트랜지스터들이 저전압 회로들과 함께 동일 칩상에 배치되는 고전압 집적회로들(high voltage integrated circuits, HVICs)이 예를 들어, 스위칭 파워 서플라이나 모터 드라이버와 같은 전력제어 시스템에 많이 사용되고 있다. 고전압 집적회로는 고전압부와 저전압부를 구비하며, 상기 고전압부와 상기 저전압부사이에는 접합 터미네이션부(junction termination)가 배열된다. 상기 접합 터미네이션부는 상기 고전압부와 상기 저전압부를 아이솔레이션시켜 주는 영역으로서, 상기 저전압부로부터 신호를 레벨 시프트시켜 상기 고전압부로 제공하기 위한 레벨 시프트 소자들이 배열된다.
이러한 레벨 시프트 소자들로 수평 확산 모스(LDMOS) 트랜지스터들이 사용된 다. LDMOS 트랜지스터는 높은 브레이크 다운 전압을 유지하면서 온 저항을 최소화시키는 것이 근본적으로 요구된다. LDMOS 트랜지스터의 온저항을 유지하면서 높은 브레이크 다운 전압을 얻을 수 있는 감소된 표면 전계(Reduced surface Field, RESURF) 구조가 사용되고 있다.
이러한, LDMOS 트랜지스터는 표면 전계 감소용 P형 탑 영역이 소오스 영역으로부터 드레인 영역까지 N형 에피택셜층을 완전히 공핍시켜 주므로, 높은 고전압 브레이크 다운 전압을 얻을 수 있다. 이 경우, P형 탑 영역은 N형 에피택셜층과 차아지 밸런스를 이루어야 한다. P형 탑영역과 N형 에피택셜층이 완전히 공핍되는 경우, 통상적으로 고전계가 에피택셜층의 표면에 걸린다. 상기 고전계가 에피택셜층의 표면에 집중되는 경우, 브레이크 다운이 발생된 후 리커버리(recovery)가 불가능하거나 또는 에피택셜층상에 배열되는 소자들이 버닝 아웃(burning out)되는 심각한 문제점이 발생된다. 또한, 반도체 소자들이 배열되는 상기 에피택셜층의 상기 표면에 집중되는 전계에 의해 상기 반도체 소자들이 열화되게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 에피택셜층 하부의 기판 전면에 필드 형성층이 배열되는 고전압 반도체 소자 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은 필드 형성층을 구비하는 고전압 반도체 소자를 제공한다. 상기 고전압 반도체 소자는 제1도전형의 반도체 기판을 구비한다. 상기 반도체 기판의 일면상에 제2도전형의 반도체층이 배열되고, 상기 반도체층내에 제1도전형의 바디 영역이 배열된다. 상기 바디영역내에 제2도전형의 소오스 영역이 배열된다. 상기 바디 영역과 이격되어 상기 반도체층내에 드레인 영역이 배열된다. 상기 반도체층과 접하는 상기 반도체 기판의 상기 일 면에 필드 형성층이 전면적으로 형성된다.
상기 필드 형성층은 상기 제1도전형의 불순물 영역을 포함할 수 있다. 상기 필드 형성층은 상기 기판 보다 높은 불순물 농도를 가질 수 있다. 상기 고전압 소자는 상기 바디 영역과 상기 드레인 영역사이의 상기 반도체층내에 배열되는 제1도전형의 탑 영역을 더 포함할 수 있다. 상기 탑 영역은 상기 필드 형성층보다 높은 불순물 농도를 가질 수 있다.
또한, 본 발명은 고전압 반도체 소자의 제조방법을 제공한다. 먼저, 제1도전형의 반도체 기판의 전표면에 필드 형성층을 형성한다. 상기 기판상에 제2도전형의 반도체층을 형성한다. 상기 반도체층상에 박막의 제1절연막을 형성한다. 상기 반도체층내에 제1도전형의 바디 영역을 형성한다. 상기 바디 영역들 및 상기 바디영역에 인접하는 상기 반도체층에 대응하는 제1절연막이 형성된 부분을 제외한, 상기 반도체층의 나머지 일부분상에 제2절연막을 형성한다. 상기 바디 영역 및 상기 반도체층의 일부분들과 오버랩되도록 제1 및 제2절연막의 일부분상에 게이트를 형성한다. 상기 바디 영역내에 제2도전형의 소오스 영역을 형성하며 상기 바디 영역과 이격되어 상기 반도체층내에 제2도전형의 드레인 영역을 형성한다.
상기 필드 형성층을 형성하는 것은 제1도전형의 불순물을 상기 반도체 기판으로 블랑켓 이온주입하여 형성하는 것을 포함할 수 있다. 상기 바디영역을 형성하는 공정시 상기 소오스 영역 및 상기 드레인 영역사이의 상기 반도체층에 탑 영역을 형성하는 것을 더 포함할 수 있다.
본 발명의 고전압 반도체 소자 및 그 제조방법은 에피텍셜층과 접하는 기판의 전표면에 필드 형성층을 형성하여 전계를 에피택셜층의 표면으로부터 벌크 기판쪽으로 분산시켜 에피택셜층의 표면에서 집중되는 현상을 방지할 수 있다. 또한, 브레이크 다운이 벌크 기판내에서 발생되므로 리커버리가 가능하고, 에피택셜층의 표면에서의 전계 집중이 방지되므로 에피택셜층상에 배열되는 소자들의 완전 파괴를 방지할 수 있다. 게다가, 필드 형성층을 에피택셜층을 형성하기 전에 기판 전면으로 블랑켓 이온주입하여 형성하므로, 필드 형성층을 형성하기 위한 별도의 마스크 공정이 필요없다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 실시예에 따른 고전압 반도체 소자(100)의 단면도이다. 도 1을 참조하면, 저농도의 제1도전형, 예를 들어 P--형 반도체 기판(110)의 상면에 제2도전형 예를 들어 N-형 에피택셜층(145)이 형성된다. 수평 확산 모스(LDMOS) 트랜지스터를 분리시켜 주는 소자 분리영역(130)이 형성된다. 상기 소자 분리막(130) 은 상기 반도체 기판(110)과 에피택셜층(145)의 계면에 배열되는 바텀 영역(131)과 상기 바텀 영역(131)상부로부터 상기 에피택셜층(145)의 상면까지 배열되는 웰 영역(135)을 구비할 수 있다. 상기 바텀 영역(131)과 상기 웰 영역(135)은 제1도전형의 저농도, 예를 들어 P 형 불순물 영역을 포함할 수 있다.
상기 바텀 영역(131)과 이격되어 상기 기판(110)과 상기 에피택셜층(145)의 계면에는 제2도전형, 예를 들어 N+형의 매립층(120)이 배열된다. 상기 에피택셜층(145)과 접하는 상기 기판(100)의 전표면에는 필드 형성층(140)이 형성된다. 상기 필드 형성층(140)은 상기 기판(110)보다는 높고 상기 소자 분리 영역(130)보다는 낮은 저농도 불순물 영역을 포함할 수 있다. 상기 필드 형성층(140)은 P-형 불순물 영역을 포함할 수 있다.
상기 웰 영역(135)상에 P형의 바디 영역(160)이 형성되고, 상기 바디 영역(160)내에는 제2도전형의 고농도, 예를 들어 N+형 소오스 영역(170)이 형성된다. 상기 바디 영역(160)내에 상기 소오스 영역(170)과 접하여 제1도전형의 고농도, 예를 들어 P+형 콘택 영역(171)이 형성된다. 상기 콘택 영역(171)은 소오스 콘택 영역을 포함할 수 있다. 상기 소오스 영역(170)과 이격되어 제2도전형의 고농도, 예를 들어 N+형 드레인 영역(175)이 상기 에피택셜층(145)에 형성된다. 상기 소오스 영역(170)과 상기 드레인 영역(175)사이의 상기 에피택셜층(145)의 표면에는 필드 형성을 위한 탑 영역(165)이 배열된다. 상기 탑 영역(165)은 제1도전형, 예를 들어 P형 불순물 영역을 포함할 수 있다. 상기 P형 탑 영역(165)은 상기 필드 형성층(140)보다 높은 불순물 농도를 가질 수 있다.
상기 바디 영역(160), 상기 바디 영역(160)과 상기 탑 영역(165)사이의 일부분 그리고 상기 드레인 영역(175)에 대응하는 상기 에피택셜층(145)의 일부분들상에 박막의 제1절연막(150)이 형성된다. 상기 제1절연막(150)을 제외한 상기 에피택셜층(145)상에 소자 분리용 후막의 제2절연막(180)이 형성된다. 상기 소오스 영역(170)과 상기 탑 영역(165)의 일부분들과 오버랩되도록 상기 제1절연막(150)과 상기 제2절연막(180)에 걸쳐 게이트(155)가 형성된다. 상기 게이트(155) 및 상기 에피택셜층(150)사이의 제1절연막(150)은 게이트 절연막으로 작용할 수 있다.
상기 기판 전면에 층간 절연막(183)이 형성된다. 상기 층간 절연막(183)은 상기 콘택 영역(171) 및 상기 소오스 영역(170)의 일부분들과 상기 드레인 영역(175)의 일부분을 노출시키는 콘택홀들(184)을 구비한다. 소오스 전극(190)은 상기 층간 절연막(183)상에 형성되어 상기 콘택홀(184)을 통해 상기 소오스 콘택영역(171) 및 상기 소오스 영역(170)과 전기적으로 연결되고, 상기 드레인 전극(195)은 상기 층간 절연막(183)상에 형성되어 상기 콘택홀(184)을 통해 상기 드레인 영역(175)과 전기적으로 연결된다.
도 2a 및 도 2b는 상기 고전압 반도체 소자(100)가 상기 필드 형성층(140)을 구비하는 경우, 도 1의 A-A 선과 B-B 선에 따른 농도 분포도를 각각 도시한 것이다. 도 3a 및 도 3b는 상기 고전압 반도체 소자(100)가 상기 필드 형성층(140)을 구비하지 않은 경우, 도 1의 A-A 선과 B-B 선에 따른 상기 고전압 반도체 소자의 농도 분포도를 각각 도시한 것이다. 도 2a 및 도 3a 를 참조하면, 상기 필드 형성층(140)이 없는 경우에는 상기 P형 탑 영역(165)에 의해 전계가 래터럴하 게(laterally) 분포된다. 상기 필드 형성층(140)이 있는 경우에는 상기 필드 형성층(140)과 상기 P형 탑 영역(165)에 의해 전계가 레터럴하게 배열된다.
한편, 도 2b 및 도 3b를 참조하면, 상기 매립층(120)이 고농도 N+형 불순물 영역이므로, 상기 저농도의 P-형 필드 형성층(140)을 기판(100)의 전 표면상에 형성하더라도, B-B 선에 따른 전위 분포는 상기 필드 형성층(140)의 유무에 무관하게 상기 매립층(120)과 상기 기판(100)사이에 버티컬하게(vertically) 배열된다.
도 4a 내지 도 4j는 도 1의 A-A 선에 따른 본 발명의 고전압 반도체 소자(100)의 제조방법을 설명하기 위한 단면도이다. 도 4a를 참조하면, 제1도전형의 저농도, 예를 들어 P--형 반도체 기판(110)을 준비한다. 상기 기판(110)상에 패드 절연막(115)을 형성한다. 상기 패드 절연막(115)은 열산화 공정에 의해 형성된 패드 산화막을 포함할 수 있다. 상기 패드 절연막(115)상에 제1감광막(미도시)을 형성한다. 상기 제1감광막은 매립층들이 형성될 부분들에 대응하는 상기 패드 절연막(115)이 노출되도록 형성될 수 있다. 상기 제1감광막을 이온주입 마스크로 하여 상기 기판(110)으로 제2도전형의 고농도 불순물을 이온 주입하여, N+형의 매립층(120)을 형성한다.
이어서, 상기 제1감광막을 제거한 다음 상기 패드 절연막(115)상에 제2감광막(미도시)을 형성한다. 상기 제2감광막은 소자 분리용 바텀 영역이 형성될 부분에 대응하는 상기 패드 절연막(115)이 노출되도록 형성될 수 있다. 상기 제2감광막을 이온주입 마스크로 하여 상기 기판(110)으로 제1도전형의 불순물, 예를 들어 P형 불순물을 이온 주입하여, P형 바텀 영역(131)을 형성한다.
도 4b를 참조하면, 상기 제2감광막을 제거한다. 상기 기판(110)으로제1도전형의 불순물(141)을 블랑켓 이온주입하여, 상기 기판(110)의 전 표면에 걸쳐 필드 형성층(140)을 형성한다. 상기 필드 형성층(140)은 상기 기판(110)보다 높은 불순물 농도를 가지며, 상기 바텀 영역(131)보다는 낮은 불순물 농도를 가질 수 있다. 상기 필드 형성층(140)은 P-형 불순물 영역을 포함할 수 있다.
도 4c를 참조하면, 상기 패드 절연막(115)을 제거한다. 상기 기판(110)상에 제2도전형의 저농도, 예를 들어 N-형 에피택셜층(145)을 형성한다. 상기 에피택셜층(145)상에 박막의 제1절연막(150)을 형성한다. 상기 제1절연막(150)은 열산화 공정을 통해 형성된 패드 산화막을 포함할 수 있다. 상기 제1절연막(150)상에 제3감광막(136)을 형성한다. 상기 제3감광막(136)은 상기 바텀 영역(131)에 대응하는 상기 제1절연막(150)의 일부분들을 노출시키는 개구부(137)를 구비할 수 있다. 이어서, 상기 제3감광막(136)을 이온주입 마스크로 하여 상기 에피택셜층(145)으로 제1도전형의 불순물(138)을 이온 주입하여, 상기 바텀 영역(131)상에 P형 웰 영역(135)을 형성한다. 따라서, 상기 바텀 영역(131)과 상기 웰 영역(135) 구비하는 소자 분리 영역(130)이 형성된다.
도 4d를 참조하면, 상기 제3감광막(136)을 제거하고, 상기 제4감광막(166)을 상기 제1절연막(150)상에 형성한다. 상기 제4감광막(166)은 바디 영역 및 탑 영역 이 형성될 부분들에 대응하는 상기 제1절연막(150)의 일부분을 노출시키는 개구부(167)를 구비할 수 있다. 상기 제4감광막(166)을 이온주입 마스크로 하여 상기 에피택셜층(145)으로 제1도전형의 불순물(168)을 이온 주입한다. 상기 웰 영역(135)상에 P형 바디 영역(160)이 형성되고, 상기 바디 영역(160)으로부터 이격되어 상기 에피택셜층(145)내에 P형 탑 영역(165)이 형성된다.
도 4e를 참조하면, 상기 제4감광막(166)을 제거한다. 상기 제1절연막(150)상에 산화 마스크용 질화막(156)을 형성한다. 상기 질화막(156)을 패터닝하여 소자 분리막이 형성될 부분의 상기 제1절연막(150)을 노출시켜 준다. 도 4f를 참조하면, 로코스(LOCOS) 공정을 진행하여 상기 에피택셜층(145)상에 후막의 제2절연막(180)을 형성한다. 상기 제2절연막(180)은 후속 공정에서 콘택홀이 형성될 부분과 게이트 절연막에 대응하는 부분을 제외한 상기 에피택셜층(145)상에 형성된다.
도 4g를 참조하면, 상기 질화막(156)을 제거하고, 상기 제1절연막(150)과 상기 제2절연막(180)상에 도전막을 증착한다. 상기 도전막을 패터닝하여, 상기 제1절연막(150)과 상기 제2절연막(180)상에 게이트(155)를 형성한다. 상기 게이트(155)는 상기 바디 영역(160) 및 상기 탑 영역(165)과 오버랩되도록 형성될 수 있다. 상기 도전막은 폴리 실리콘막을 포함할 수 있다.
이어서, 상기 기판(110) 전면상에 제5감광막(172)을 형성한다. 상기제5감광막(172)은 소오스 영역이 형성될 상기 바디영역(160)의 일부분과 드레인 영역이 형성될 상기 에피택셜층(145)의 일부분에 대응하는 상기 제2절연막(150)을 노출시켜 주는 개구부(173)을 구비할 수 있다. 상기 제5감광막(172)을 이온주입 마스크로 하 여, 상기 바디 영역(160)과 상기 에피택셜층(145)으로 제2도전형의 고농도 불순물(174)을 이온주입한다. 상기 바디 영역(160)내에 N+형 소오스 영역(170)이 형성되고, 상기 탑 영역(165)을 사이에 두고 상기 소오스 영역(170)과 이격되어 배열되는 N+형 드레인 영역(175)이 형성된다.
도 4h를 참조하면, 상기 제5감광막(172)을 제거하고, 상기 제1절연막(150)과 상기 제2절연막(180)상에 상기 제6감광막(176)을 형성한다. 상기 제6감광막(176)은 상기 소오스 영역(170)과 접하는 상기 바디 영역(160)의 일부분에 대응하는 상기 제1절연막(150)을 노출시켜 주는 개구부(177)를 구비할 수 있다. 상기 제6감광막(176)을 마스크로 하여 상기 바디 영역(160) 으로 제1도전형의 고농도 불순물(178)을 이온주입하여, 상기 바디 영역(170)내에 상기 소오스 영역(170)과 접하는 P+형 콘택 영역(171)을 형성한다.
도 4i를 참조하면, 상기 제6감광막(176)을 제거한다. 상기 기판(110) 전면상에 층간 절연막(183)을 형성한다. 상기 층간 절연막(183)과 상기 제1절연막(150)을 식각하여 콘택홀들(184)을 형성한다. 상기 콘택홀들(184)은 상기 소오스 영역(170) 및 콘택 영역(171)의 일부분들 그리고 상기 드레인 영역(175)의 일부분이 노출되도록 형성될 수 있다. 이후 금속 배선공정을 진행하여 도 1과 같이 상기 콘택홀들(184)을 통해, 상기 소오스 영역(170) 및 상기 콘택 영역(171)에 연결되는 소오스 전극(190)과 상기 드레인 영역(175)에 연결되는 드레인 전극(195)을 상기 층간 절연막(183)상에 형성한다.
도 5는 본 발명의 다른 실시예에 따른 고전압 반도체소자(100)의 단면도이 다. 도 5를 참조하면, 에피택셜층(145)과 접하는 기판(110)의 전 표면상에 필드 형성층(140)이 형성되고, 소오스 전극(190) 및 드레인 전극(195)이 다층구조를 갖는다. 상기 기판 전면에 제1층간 절연막(183)이 형성된다. 상기 제1층간 절연막(183)은 상기 콘택 영역(171) 및 상기 소오스 영역(170)의 일부분들과 상기 드레인 영역(175)의 일부분을 노출시키는 콘택홀들(184)을 구비한다. 소오스 전극(190)은 하부 소오스 전극(191)과 상부 드레인 전극(192)을 구비하고, 드레인 전극(195)은 하부 드레인 전극(196)과 상부 드레인 전극(197)을 구비한다.
상기 콘택홀들(184)를 통해 상기 콘택 영역(171) 및 상기 소오스 영역(170)과 전기적으로 연결되는 하부 소오스 전극(191)과 상기 드레인 영역(175)과 전기적으로 연결되는 하부 드레인 전극(196)이 상기 제1층간 절연막(183)상에 형성된다. 또한, 상기 드레인 전극(195)은 상기 제2절연막(180)상에 배열되는 도전막 패턴(157)을 더 구비한다. 상기 상부 드레인 전극(197)은 상기 도전막 패턴(157)과 제2콘택홀(186)을 통해 상기 도전막 패턴(157)과 전기적으로 연결된다. 상기 도전막 패턴은 게이트 전극물질을 포함할 수 있다.
상기 하부 소오스 전극(191) 및 상기 하부 드레인 전극(196) 그리고 상기 제1층간 절연막(183)상에 제2층간 절연막(185)이 형성된다. 상기 제2층간 절연막(185)은 상기 하부 소오스 전극(191)과 상기 하부 드레인 전극(196)의 일부분을 노출시키는 제2콘택홀들(186)을 구비한다. 상기 제2층간 절연막(186)상에 상기 제2콘택홀들(186)을 통해 상기 하부 소오스 전극(191)에 전기적으로 연결되는 상부 소오스 전극(192)과 상기 하부 드레인 전극(196)에 전기적으로 연결되는 상부 드레인 전극(197)이 형성된다.
도 5의 고전압 반도체 소자(100)와 같이 필드 형성용 탑 영역(도 1의 165)의 형성없이 필드 형성층(140)이 기판 전표면에 걸쳐 형성되는 경우에는, 상기 필드 형성층(140)과 에피택셜층(145)간의 차아지 밸런스를 위해 상기 필드 형성층(140)의 불순물 농도가 도 1의 필드 형성층(140)보다는 높을 수 있다. 한편, 도 1의 고전압 반도체 소자(100)와 같이, 필드 형성용 탑 영역(165)과 필드 형성층(140)이 모두 배열되는 경우에는, 상기 에피택셜층(145)과의 차이지 밸런스를 유지하는 범위내에서 상기 탑 영역(165)과 상기 필드 형성층(140)의 불순물 농도를 콘트롤할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 본 발명의 실시예에 따른 고전압 반도체 소자의 단면도이다.
도 2a는 도 1의 고전압 반도체 소자가 필드 형성층을 구비하는 경우, 도 1의 A-A'선에 따른 고전압 반도체 소자의 농도 분포도이다.
도 2b는 도 1의 고전압 반도체 소자가 필드 형성층을 구비하는 경우, 도 1의 B-B'선에 따른 고전압 반도체 소자의 농도 분포도이다.
도 3a는 도 1의 고전압 반도체 소자가 필드 형성층을 구비하지 않는 경우, 도 1의 A-A' 선에 따른 고전압 반도체 소자의 농도 분포도이다.
도 3b는 도 1의 고전압 반도체 소자가 필드 형성층을 구비하지 않는 경우, 도 1의 B-B'선에 따른 고전압 반도체 소자의 농도 분포도이다.
도 4a 내지 도 4i는 도 1의 고전압 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 고전압 반도체 소자의 단면도이다.

Claims (20)

  1. 제1도전형의 반도체 기판;
    상기 반도체 기판의 일면상에 배열되는 제2도전형의 반도체층;
    상기 반도체층내에 배열되는 제1도전형의 바디영역;
    상기 바디영역내에 배열되는 제2도전형의 소오스 영역;
    상기 바디 영역과 이격되어 상기 반도체층내에 배열되는 드레인 영역;
    상기 반도체층과 접하는 상기 반도체 기판의 상기 일면에 전면적으로형성되는 필드 형성층을 포함하는 필드 형성층을 구비하는 고전압 반도체 소자.
  2. 제 1 항에 있어서, 상기 필드 형성층은 상기 제1도전형의 불순물 영역을 포함하는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자.
  3. 제 2 항에 있어서, 상기 필드 형성층은 상기 기판 보다 높은 불순물 농도를 갖는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자.
  4. 제 1 항에 있어서, 상기 바디 영역하부의 상기 반도체층과 상기 반도체 기판에 배열되는 소자 분리 영역; 및
    상기 소자 분리 영역으로부터 이격되어 상기 반도체 기판과 상기 반도체층의 계면에 걸쳐 배열되는 제2도전형의 매립층을 더 포함하는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자.
  5. 제 4 항에 있어서, 상기 소자 분리 영역은 제1도전형의 불순물 영역을 포함하는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자.
  6. 제 5 항에 있어서, 상기 소자 분리 영역은 상기 기판과 상기 반도체층의 계면에 걸쳐 배열되는 바텀 영역; 및
    상기 바텀 영역 상부로부터 상기 바디 영역까지의 상기 반도체층내에 배열되는 웰 영역을 구비하는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자.
  7. 제 5 항에 있어서, 상기 필드 형성층은 상기 기판 보다는 높고 상기 소자 분리 영역보다는 낮은 불순물 농도를 구비하는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자.
  8. 제 1 항에 있어서, 상기 바디 영역과 상기 드레인 영역사이의 상기 반도체층내에 배열되는 제1도전형의 탑 영역을 더 포함하는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자.
  9. 제 8 항에 있어서, 상기 탑 영역은 상기 필드 형성층보다 높은 불순물 농도를 갖는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자.
  10. 제 8 항에 있어서, 상기 소오스 영역과 접하여 상기 바디 영역내에 배열되는 제1도전형의 소오스 콘택;
    상기 바디 영역 및 드레인 영역 그리고 상기 탑 영역과 상기 바디 영역사이의 상기 반도체층의 일부분상에 배열되는 제1절연막;
    상기 제1절연막이 배열되는 부분을 제외한 상기 반도체층상에 배열되는 제2절연막;
    상기 소오스 영역과 상기 탑 영역의 일부분들과 오버랩되도록 상기 제1절연막과 상기 제2절연막의 일부분들상에 배열되는 게이트 전극;
    상기 소오스 콘택 및 상기 소오스 영역에 전기적으로 연결되는 소오스 전극; 및
    상기 드레인 영역에 전기적으로 연결되는 드레인 전극을 더 포함하는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자.
  11. 제 10 항에 있어서, 상기 제1절연막 및 상기 제2절연막상에 배열되어제1콘택홀들을 구비하는 하부 층간 절연막; 및
    상기 하부 층간 절연막상에 배열되어 제2콘택홀들을 구비하는 상부 층간 절연막을 더 포함하는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자.
  12. 제 11 항에 있어서, 상기 소오스 전극은
    상기 하부 층간 절연막상에 배열되어, 상기 제1콘택홀을 통해 상기 소오스 콘택 및 상기 소오스 영역과 전기적으로 연결되는 하부 전극; 및
    상기 상부 층간 절연막상에 배열되어, 상기 제1콘택홀을 통해 상기 하부 전극과 전기적으로 연결되는 상부 전극을 구비하는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자.
  13. 제 12 항에 있어서, 상기 드레인 전극은
    상기 제2절연막상에 배열되는 도전막 패턴;
    상기 하부 층간 절연막상에 배열되어, 상기 드레인 영역과 전기적으로 연결되는 하부 전극; 및
    상기 상부 층간 절연막상에 배열되어, 상기 하부 전극 및 상기 도전막 패턴과 전기적으로 연결되는 상부 전극을 구비하는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자.
  14. 제1도전형의 반도체 기판의 전표면에 필드 형성층을 형성하고;
    상기 기판상에 제2도전형의 반도체층을 형성하며;
    상기 반도체층상에 박막의 제1절연막을 형성하고;
    상기 반도체층내에 제1도전형의 바디 영역을 형성하며;
    상기 바디 영역들 및 상기 바디영역에 인접하는 상기 반도체층에 대응하는 제1절연막이 형성된 부분을 제외한, 상기 반도체층의 나머지 일부분상에 제2절연막을 형성하고;
    상기 바디 영역 및 상기 반도체층의 일부분들과 오버랩되도록 제1 및 제2절연막의 일부분상에 게이트를 형성하며;
    상기 바디 영역내에 제2도전형의 소오스 영역을 형성하며 상기 바디 영역과 이격되어 상기 반도체층내에 제2도전형의 드레인 영역을 형성하는 것을 포함하는 필드 형성층을 구비하는 고전압 반도체 소자의 제조방법.
  15. 제 14 항에 있어서, 상기 필드 형성층을 형성하는 것은 제1도전형의 불순물을 상기 반도체 기판으로 블랑켓 이온주입하여 형성하는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자의 제조방법.
  16. 제 15항에 있어서, 상기 필드 형성층은 상기 기판보다는 높고 상기 바디 영역보다는 낮은 불순물 농도를 갖는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자의 제조방법.
  17. 제 14 항에 있어서, 상기 바디영역을 형성하는 공정시 상기 소오스 영역 및 상기 드레인 영역사이의 상기 반도체층에 탑 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자의 제조방법.
  18. 제 17 항에 있어서, 상기 탑 영역은 상기 필드 형성층과 동일 도전형을 가지며, 상기 필드 형성층보다는 높은 불순물 농도를 갖는 불순물 영역을 포함하는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자의 제조방법.
  19. 제 14 항에 있어서, 상기 필드 형성층을 형성하기 전에, 상기 기판내에 소자 분리용 제1도전형의 바텀 영역을 형성하고,
    상기 반도체층을 형성한 다음 바디 영역을 형성하기 전에, 상기 바텀영역과 상기 바디 영역사이의 상기 반도체층에 소자 분리용 제1웰 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 필드 형성층을 구비하는 고전압 반도체 소자의 제조방법.
  20. 제 14 항에 있어서, 상기 게이트 전극을 형성하는 공정에서 상기 제2절연막상에 도전막 패턴을 형성하고,
    상기 게이트 전극을 형성한 다음에,
    상기 소오스 영역 및 상기 드레인 영역의 일부분들 그리고 상기 도전막 패턴의 일부분을 노출시켜 주는 제1콘택홀들을 구비하는 제1층간 절연막을 형성하며;
    상기 층간 절연막상에 상기 제1콘택홀들을 통해 상기 소오스 영역 및상기 드레인 영역과 전기적으로 연결되는 하부 소오스 전극 및 하부 드레인 전극을 형성하고;
    상기 하부 소오스 전극 및 상기 하부 드레인 전극과 상기 제1층간 절연막상에, 상기 하부 소오스 전극 및 상기 하부 드레인 전극의 일부분 및 상기 도전막 패턴의 일부분을 노출시키는 제2콘택홀들을 구비하는 제2층간 절연막을 형성하며;
    상기 제2층간 절연막상에, 상기 제2콘택홀을 통해 상기 하부 소오스 전극에 전기적으로 연결되는 상부 소오스 전극과 상기 제1 및 제2콘택홀들을 통해 상기 도전막 패턴과 상기 하부 드레인 전극에 전기적으로 연결되는 상부 드레인 전극을 형성하는 것을 더 포함하는 필드 형성층을 구비하는 고전압 반도체 소자의 제조방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI500152B (zh) * 2010-03-24 2015-09-11 United Microelectronics Corp 橫向擴散金氧半導體元件及其製作方法
US8575691B2 (en) * 2010-03-24 2013-11-05 United Microelectronics Corp. Lateral-diffusion metal-oxide semiconductor device
CN102456578B (zh) * 2010-11-03 2013-09-04 凹凸电子（武汉）有限公司 高压晶体管及其制造方法
KR101800371B1 (ko) * 2011-05-27 2017-11-23 삼성전자주식회사 반도체 장치
CN103094341A (zh) * 2011-11-08 2013-05-08 上海华虹Nec电子有限公司 低导通电阻的超高压nldmos器件及其制备方法
CN104051499B (zh) * 2013-03-12 2017-09-15 旺宏电子股份有限公司 低导通电阻的半导体装置及其制造方法
US20140264588A1 (en) * 2013-03-14 2014-09-18 Taiwan Semiconductor Manufacturing Co. Ltd. Metal Oxide Semiconductor Field-Effect Transistor (MOSFET) with Step Oxide
JP6234715B2 (ja) 2013-06-26 2017-11-22 ローム株式会社 半導体装置
US9443958B2 (en) * 2014-10-06 2016-09-13 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and method of forming the same
JP2017045884A (ja) * 2015-08-27 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
TWI683437B (zh) * 2016-12-30 2020-01-21 新唐科技股份有限公司 高壓半導體裝置
US10014408B1 (en) * 2017-05-30 2018-07-03 Vanguard International Semiconductor Corporation Semiconductor devices and methods for forming the same
DE102017130223B4 (de) 2017-12-15 2020-06-04 Infineon Technologies Ag Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler
US11024712B2 (en) * 2018-06-27 2021-06-01 Intel IP Corporation Semiconductor devices and methods for forming semiconductor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040088127A (ko) * 2003-04-09 2004-10-16 페어차일드코리아반도체 주식회사 높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터
KR20060013397A (ko) * 2003-05-13 2006-02-09 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전계 형성 영역을 구비한 반도체 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600182B2 (en) * 2001-09-26 2003-07-29 Vladimir Rumennik High current field-effect transistor
US7180132B2 (en) * 2004-09-16 2007-02-20 Fairchild Semiconductor Corporation Enhanced RESURF HVPMOS device with stacked hetero-doping RIM and gradual drift region
US7632760B2 (en) * 2005-04-07 2009-12-15 Semiconductor Components Industries, Llc Semiconductor device having field stabilization film and method
US7804150B2 (en) * 2006-06-29 2010-09-28 Fairchild Semiconductor Corporation Lateral trench gate FET with direct source-drain current path
KR20090059754A (ko) * 2007-12-07 2009-06-11 삼성전자주식회사 표시 기판 및 표시 기판의 제조 방법
US7851857B2 (en) * 2008-07-30 2010-12-14 Freescale Semiconductor, Inc. Dual current path LDMOSFET with graded PBL for ultra high voltage smart power applications

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040088127A (ko) * 2003-04-09 2004-10-16 페어차일드코리아반도체 주식회사 높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터
KR20060013397A (ko) * 2003-05-13 2006-02-09 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전계 형성 영역을 구비한 반도체 장치

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