KR20090059754A - 표시 기판 및 표시 기판의 제조 방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 85
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 60
- 238000000034 method Methods 0.000 claims abstract description 44
- 238000005530 etching Methods 0.000 claims abstract description 14
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 238000004381 surface treatment Methods 0.000 claims description 22
- 238000009832 plasma treatment Methods 0.000 claims description 7
- 239000011521 glass Substances 0.000 claims description 3
- 206010034972 Photosensitivity reaction Diseases 0.000 claims description 2
- 230000036211 photosensitivity Effects 0.000 claims description 2
- 238000003825 pressing Methods 0.000 claims description 2
- 230000001678 irradiating effect Effects 0.000 claims 1
- 238000000206 photolithography Methods 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 139
- 239000010410 layer Substances 0.000 description 44
- 239000010409 thin film Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- SLIUAWYAILUBJU-UHFFFAOYSA-N pentacene Chemical compound C1=CC=CC2=CC3=CC4=CC5=CC=CC=C5C=C4C=C3C=C21 SLIUAWYAILUBJU-UHFFFAOYSA-N 0.000 description 3
- 239000011368 organic material Substances 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
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- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
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- H10K19/10—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00 comprising field-effect transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
- H10K71/10—Deposition of organic active material
- H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating
- H10K71/13—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing
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- Chemical & Material Sciences (AREA)
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- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
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Abstract
표시기판의 제조 방법에서, 기판 위에 영역별로 서로 다른 두께를 갖는 감광막 패턴을 식각 마스크로 이용하여 다수의 박막들이 패터닝된다. 감광막 패턴은 표시기판의 제조 공정 중에 적어도 두번 이상 에치백되고 서로 다른 형상을 갖는 패턴들을 형성하기 위한 식각 마스크로 사용된다. 따라서, 기판 위에 형성된 다수의 박막들을 패터닝하기 위하여 사진 식각 방법에 의해 형성되는 마스크 패턴들을 제조하는 공정의 횟수를 감소할 수 있다.
Description
본 발명은 표시 기판 및 이를 제조하는 방법에 관한 것이다.
일반적으로 영상을 표시하는 표시 장치는 표시기판을 포함한다. 상기 표시기판에는 영상을 표시하는 최소 단위를 나타내는 복수의 화소 영역들이 정의되고, 상기 복수의 화소 영역들 각각에는 박막 트랜지스터 및 상기 박막 트랜지스터와 전기적으로 연결되는 화소 전극이 구비된다.
상기 박막 트랜지스터는 반도체 패턴을 구비하여 게이트 전극에 인가되는 전압에 따라 화소 전압을 상기 화소 전극 측으로 선택적으로 제공한다. 상기 반도체 패턴은 아몰퍼스 실리콘, 또는 펜타센(pentacene)과 같은 유기물 반도체로 이루어질 수 있다.
상기 반도체 패턴이 상기 유기물 반도체로 이루어질 경우에, 상기 유기물 반도체는 잉크젯 방법에 의해 상기 표시 기판상에 형성된다. 상기 유기물 반도체를 잉크젯 방법으로 상기 표시 기판상에 형성할 때, 상기 유기물 반도체를 정밀하게 패터닝하기 어렵다. 따라서, 상기 표시 기판상에 상기 유기물 반도체를 형성하기 전에, 상기 표시 기판상에 뱅크 패턴을 형성하여 상기 유기물 반도체가 상기 뱅크 패턴의 개구된 부분으로 유입시키는 기술이 적용되고 있다.
하지만, 상기 뱅크 패턴을 이용하여 상기 유기물 반도체를 상기 표시 기판상에 형성할 경우에, 상기 뱅크 패턴을 형성하기 위한 공정이 추가되므로 상기 표시 기판을 제조하기 위한 단위 공정의 수가 증가하고, 이에 따라 상기 표시 기판의 제조 비용이 증가한다.
본 발명의 일 목적은 제조 공정을 단순화시키고, 제조 비용을 절감할 수 있는 표시 기판의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 구조가 단순화된 표시 기판을 제공하는 데 있다.
상기한 일 과제를 달성하기 위해서, 본 발명에 따른 표시기판의 제조 방법은, 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 커버하는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 제 1 도전막 및 제 2 도전막을 순차적으로 형성하여 소오스-드레인막을 형성하는 단계, 상기 소오스-드레인막 위에 제 1 절연막 패턴을 형성하는 단계, 상기 제 1 절연막 패턴 및 상기 제 1 절연막 패턴을 제 1 차 식각하여 형성된 제 2 절연막 패턴을 각각 식각 마스크로 이용하여 상기 소오스-드레인막을 패터닝하여 예비 소오스-드레인막을 형성하는 단계, 상기 제 2 절연막 패턴을 제 2 차 식각하여 제 3 절연막 패턴을 형성하는 단계, 상 기 기판을 표면처리하는 단계, 상기 예비 소오스-드레인막을 패터닝하여 상호 간에 이격되는 소오스 전극 및 드레인전극을 형성하는 단계, 상기 소오스 전극 및 상기 드레인 전극 위에 유기 반도체막을 형성하는 단계, 및 상기 기판 위에 상기 드레인 전극과 전기적으로 연결되는 화소전극을 형성하는 단계를 포함한다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 표시기판은, 화소영역이 정의된 기판, 상기 기판 위에 구비되는 게이트라인, 상기 게이트 라인 위에 구비되는 게이트 절연막, 제 1 도전막 패턴 및 제 2 도전막 패턴이 순차적으로 적층되어 상기 게이트라인과 절연되어 교차하여 상기 화소영역을 정의하는 데이터라인, 상기 게이트라인으로부터 분기된 게이트 전극, 상기 데이터라인으로부터 분기된 소오스 전극, 상기 소오스전극과 이격되어 위치하는 드레인 전극, 상기 소오스 전극 및 상기 드레인전극 위에 구비되는 유기 반도체막, 상기 데이터라인 위에 구비되어 상기 소오스 전극 및 상기 드레인 전극과 부분적으로 오버랩되는 절연막 패턴, 및 상기 화소영역에 구비되어 상기 드레인전극과 전기적으로 연결되는 화소전극을 포함한다. 또한, 상기 유기 반도체막이 형성된 영역에 대응하는 상기 게이트 절연막의 일부분은 상기 절연막 패턴의 표면에너지보다 큰 표면에너지를 갖는다.
본 발명에 따른 표시기판 및 이를 제조하는 방법에 따르면, 잉크젯 방법으로 유기 반도체막을 형성할 때, 유기 반도체막을 용이하게 형성하기 위한 뱅크 패턴을 생략할 수 있다. 따라서, 뱅크 패턴을 형성하기 위한 포토리소그래피 공정을 생략할 수 있어 표시기판의 제조 공정이 보다 단순화되고, 표시 기판의 제조 비용 을 절감할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 상기한 본 발명의 목적, 특징 및 효과는 첨부된 도면과 관련된 실시예들을 통해서 용이하게 이해될 것이다. 다만 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 한편, 하기 실시예와 함께 제시된 도면은 명확한 설명을 위해서 다소 간략화되거나 과장된 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 9a는 본 발명의 일 실시예에 따른 표시 기판의 제조 방법을 설명하는 평면도들이고, 도 1b 내지 도 9b는 각각 도 1a 내지 도 9의 I-I'라인을 따라 취해진 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(10) 위에 게이트라인(GL) 및 상기 게이트라인(GL)으로부터 분기되는 게이트전극(GE)을 형성한다. 또한, 상기 기판(10) 위에 상기 게이트라인(GL) 및 상기 게이트전극(GE)을 형성한 후, 상기 기판(10) 위에 상기 게이트라인(GL) 및 상기 게이트전극(GE)을 커버하는 게이트 절연막(20)을 형성한다. 상기 게이트라인(GL) 및 상기 게이트전극(GE)은 상기 기판(10) 위에 도전막 (미도시)을 형성하고, 상기 도전막을 패터닝하여 형성될 수 있다.
또한, 본 발명의 실시예에서는, 상기 기판(10)은 투명한 유리로 이루어지지만, 상기 기판(10)은 투명하고, 유연한 물질, 예컨대 플라스틱으로 이루어질 수도 있다.
도 2a 및 도 2b를 참조하면, 기판(10) 위에 제 1 도전막(31) 및 제 2 도전막(34)을 순차적으로 형성하여 소오스-드레인막(37)을 형성한다. 상기 소오스-드레인막(37)을 상기 제 1 도전막(31) 및 상기 제 2 도전막(34)을 순차적으로 적층하여 형성하는 이유는, 상기 제 1 도전막(31)을 패터닝하는 공정과 상기 제 2 도전막(34)을 패터닝하는 공정 사이에 상기 기판(10)을 표면 처리하는 공정이 진행되기 때문이다. 이에 대한 보다 상세한 설명은 도 5b를 이용하여 설명될 것이다.
도 2b, 도 3a 및 도 3b를 참조하면, 소오스-드레인막(37) 위에 제 1 절연막 패턴(40)을 형성한다.
상기 제 1 절연막 패턴(40)은 제 1 영역(A1)에 대응하여 제거되어 개구부가 형성되고, 제 2 영역(A2), 제 3 영역(A3) 및 제 4 영역에 서로 다른 두께로 형성된다. 보다 상세하게는, 상기 제 1 절연막 패턴(40)은 상기 제 2 영역(A2)에서 제 1 두께(t1)를 갖고, 상기 제 3 영역(A3)에서 상기 제 1 두께(t1)보다 큰 제 2 두께(t2)를 갖고, 상기 제 4 영역(A4)에서 상기 제 2 두께(t2)보다 큰 제 3 두께(t3)를 갖는다.
상기 제 1 절연막 패턴(40)은 상기 기판(10) 위에 감광막을 형성한 후, 상기 감광막을 슬릿패턴 및 반투광 부재가 구비된 포토 마스크로 노광하고, 상기 감 광막을 현상하여 형성될 수 있다. 또한, 상기 제 1 절연막 패턴(40)은 상기 기판(10) 위에 임프린트 레진막을 형성한 후, 상기 임프린트 레진막을 몰드로 가압하는 임프린트 방법에 의해 형성할 수도 있다. 상기 제 1 절연막 패턴(40)을 형성하기 위한 두 가지 방법은 도 10 및 도 11을 참조하여 보다 상세히 설명될 것이다.
도 10은 상기 제 1 절연막 패턴(40)을 형성하는 방법을 나타낸 도면이다.
도 10을 참조하면, 게이트전극(GE), 게이트절연막(20), 및 소오스-드레인막(37)이 형성된 기판(10) 위에 양의 감광성을 갖는 감광막(45)을 형성한다.
상기 감광막(45)을 상기 기판(10) 위에 형성한 후, 상기 기판(10)과 마주하는 포토 마스크(110)를 배치하고, 소오스광(L0)을 상기 감광막(45) 측으로 조사시켜 상기 감광막(45)을 노광한다.
상기 포토 마스크(110)의 제 1 영역(A1)에 대응하는 부분은 개구되거나 광을 투과시키는 투광부재(101)를 구비하고, 상기 포토 마스크(110)의 제 2 영역(A2)에 대응하는 부분은 반투광 부재(45)를 구비하고, 상기 포토 마스크(110)의 제 3 영역(A3)에 대응하는 부분은 상기 반투광 부재(45) 및 슬릿 패턴(103)을 구비하고, 상기 포토 마스크(110)의 제 4 영역(A4)에 대응하는 부분은 차광부재(102)를 구비한다.
따라서, 상기 감광막(45)의 상기 제 1 영역(A1)에 조사되는 제 1 광(L1)은 제 1 양의 광량을 갖고, 상기 제 2 영역(A2)에 조사되는 제 2 광(L2)은 상기 제 1 양보다 작은 제 2 양의 광량을 갖고, 상기 제 3 영역(A3)에 조사되는 제 3 광(L3)은 상기 제 2 양보다 작은 제 3 양의 광량을 갖고, 상기 제 4 영역(A4)에는 광이 조사되지 않는다.
노광된 상기 감광막(45)을 현상하면, 조사된 광의 광량에 비례하여 상기 감광막(45)이 부분적으로 제거되고, 그 결과, 상기 감광막(45)은 상기 제 1 영역(A1)에서 모두 제거되고, 상기 감광막(45)은 상기 제 2 영역(A2)에서 제 1 두께(t1)를 갖고, 상기 감광막(45)은 상기 제 3 영역(A3)에서 상기 제 1 두께(t1)보다 큰 제 2 두께(t2)를 갖고, 상기 감광막(45)은 상기 제 4 영역(A4)에서 상기 제 2 두께(t2)보다 큰 제 3 두께(t3)를 갖는다.
도 11은 본 발명의 다른 실시예에 따른 상기 제 1 절연막 패턴(40)을 형성하는 방법을 나타낸 도면이다.
도 11을 참조하면, 게이트전극(GE), 게이트절연막(20), 및 소오스-드레인막(37)이 형성된 기판(10) 위에 감광성을 갖는 감광막을 형성한 후에, 상기 감광막을 몰드(120)를 이용하여 임프린트하여 상기 제 1 절연막 패턴(40)을 형성한다.
또한, 본 도면에서는 도시되지 않았지만, 상기 제 1 절연막 패턴(40)이 형성된 후, 상기 제 1 절연막 패턴(40) 측으로 광을 조사하여 상기 제 1 절연막 패턴(40)을 경화시키고, 상기 몰드(120)를 상기 기판(10)으로부터 분리하여 영역별로 서로 다른 두께를 갖는 감광막 패턴을 형성할 수 있다.
다시 도 2b, 도 3a, 및 도 3b를 참조하면, 상기 기판(10) 위에 상기 제 1 절연막 패턴(40)을 형성한 후, 상기 제 1 절연막 패턴(40)을 식각 마스크로 이용하여 소오스-드레인막(37)을 식각한다. 그 결과, 제 1 영역(A1)에 대응하는 상기 소오스-드레인막이 제거되어 데이터 라인, 제 1 예비 도전막 패턴(32), 및 제 2 예비 도전막 패턴(35)으로 이루어지고, 상기 제 1 절연막 패턴(40)과 동일한 평면상에 놓이는 예비 소오스-드레인 패턴(38)이 형성된다.
도 3b, 도 4a 및 도 4b를 참조하면, 제 1 절연막 패턴(40)에 대해 제 1차 에치백 공정을 진행하여 제 2 절연막 패턴(41)을 형성한다. 상기 제 2 절연막 패턴(41)은 제 3 영역(A3)에서 제 4 두께(t4)를 갖고, 상기 제 2 절연막 패턴(41)은 제 4 영역(A4)에서 제 5 두께(t5)를 갖고, 상기 제 2 절연막 패턴(41)은 제 1 영역(A1), 및 제 2 영역(A2)에서 모두 제거된다.
상기 제 1 차 에치백 공정은 상기 제 1 절연막 패턴(40)을 전체적으로 제 1 두께(t1)만큼 식각하는 공정이다. 따라서, 상기 제 4 두께(t4)는 제 2 두께(t2)와 상기 제 1 두께(t1)의 차이와 동일하고, 상기 제 5 두께(t5)는 제 3 두께(t3)와 상기 제 1 두께(t1)의 차이와 동일하다.
상기 기판(10) 위에 상기 제 2 절연막 패턴(41)을 형성한 후, 상기 제 2 절연막 패턴(41)을 식각 마스크로 이용하여 제 2 영역(A2)의 제 2 예비 도전막 패턴(35)을 식각하고, 그 결과 예비 상부 소오스 전극(36a) 및 예비 상부 드레인 전극(36b)이 형성된다.
도 4b, 도 5a 및 도 5b를 참조하면, 제 2 절연막 패턴(41)에 대해 제 2차 에치백 공정을 진행하여 제 3 절연막 패턴(42)을 형성한다. 상기 제 3 절연막 패턴(42)은 제 4 영역(A4)에서 제 6 두께(t6)를 갖고, 상기 제 3 절연막 패턴(42)은 제 1 영역(A1), 제 2 영역(A2), 및 제 3 영역(A3)에서 모두 제거된다.
상기 제 2 차 에치백 공정은 상기 제 2 절연막 패턴(41)을 전체적으로 제 4 두께(t4)만큼 식각하는 공정이다. 따라서, 상기 제 6 두께(t6)는 제 5 두께(t5)와 상기 제 4 두께(t4)의 차이와 동일하다.
상기 기판(10) 위에 상기 제 3 절연막 패턴(42)을 형성한 후, 상기 기판(10)에 대해 표면처리 공정을 진행한다. 상기 표면처리 공정은 상기 기판(10) 위에 외부로 노출되어 있는 최외곽 박막의 표면에너지를 감소키는 공정이다. 본 발명의 실시예에서는, 상기 표면처리 공정은 상기 기판(10)을 플라즈마 처리하여 구현될 수 있다.
상기 기판(10)은 상기 플라즈마 처리는 일반적으로 적용되는 플라즈마 처리 방법을 이용하여 진행될 수 있다. 상기 플라즈마 처리는 외부에 노출된 상기 기판(10)의 표면에너지를 증가시키거나, 감소시킬 수 있다. 상기 플라즈마 처리에 의해 외부에 노출된 상기 기판(10)의 표면에너지를 증가되거나, 감소되는 것은 상기 플라즈마 처리에 사용되는 반응가스의 종류에 따라 결정될 수 있다. 본 발명의 실시예에서는, 상기 플라즈마 처리는 CF6와 같은 반응가스를 사용하여 외부에 노출된 상기 기판(10)의 표면에너지를 감소시키기 위하여 진행된다.
상기 표면처리 공정이 종료된 후에, 상기 제 3 절연막 패턴(42)은 외부로 노출되므로 상기 플라즈마 처리에 의해 표면에너지가 감소된다. 또한, 상기 표면처리 공정이 종료된 후에, 상기 게이트 절연막(20)은 영역에 따라 서로 다른 표면에너지를 갖는다. 보다 상세하게는, 제 1 예비 도전막 패턴(32)과 오버랩되는 상기 게이트 절연막(20)의 일부분은 외부로 노출되는 상기 게이트 절연막(20)의 일부분보다 큰 표면에너지를 갖는다.
도 5b, 도 6a 및 도 6b를 참조하면, 예비 상부 소오스 전극(36a) 및 예비 상부 드레인전극(36b)을 식각 마스크로 이용하여 제 2 영역(A2)의 제 1 예비 도전막 패턴(32)을 식각한다. 그 결과, 상호 간에 이격되는 하부 소오스 전극(33a), 및 하부 드레인 전극(33b)이 형성된다.
또한, 제 2 영역(A2)의 상기 제 1 예비 도전막 패턴(32)이 식각되어 상기 제 2 영역(A2)의 게이트 절연막(20)의 일부가 외부로 노출된다. 외부로 노출된 상기 게이트 절연막(20)의 일부를 비표면처리부(21)로 명명하면, 상기 비표면처리부(21)는 표면처리 공정에서 표면처리되지 않은 부분으로 상기 비표면처리부(21)의 주변, 예컨대 상기 제 3 절연막 패턴(42) 보다 표면에너지가 크다.
상기 비표면처리부(21)가 상기 비표면처리부(21)의 주변보다 표면에너지가 크면, 제 2 영역(A2), 및 제 3 영역(A3)에 잉크젯 방법을 이용하여 유기 반도체막(도 8b의 50)을 용이하게 형성할 수 있다. 보다 상세한 설명은, 도 8a 및 도 8b를 이용하여 설명될 것이다.
도 6b, 도 7a 및 도 7b를 참조하면, 제 3 절연막 패턴(42)을 이용하여 제 3 영역(A3)의 예비 상부 소오스전극(36a) 및 예비 상부 드레인전극(36b)을 각각 패터닝하여 상부 소오스전극(36a') 및 상부 드레인전극(36b')을 형성한다. 그 결과, 상부 소오스전극(36a') 및 하부 소오스 전극(33a)로 이루어지는 소오스 전극(SE)과 상부 드레인전극(36b') 및 하부 드레인전극(33b)로 이루어지는 드레인 전극(DE)이 형성된다.
상기 제 3 영역(A3)의 상기 예비 상부 소오스전극(36a) 및 상기 예비 상부 드레인전극(36b)을 제거하는 이유는, 유기 반도체막(도8b의 50)은 상기 상부 소오스전극(36a') 및 상기 상부 드레인전극(36b') 보다 상기 하부 소오스전극(33a) 및 상기 하부 드레인전극(33b)과의 콘택 저항이 낮기 때문이다.
예를 들어, 상기 하부 소오스전극(33a) 및 상기 하부 드레인전극(33b)이 상기 유기 반도체막과 콘택 저항이 낮은 인듐틴옥사이드(indium tin oxide)를 포함하는 경우에, 상기 제 3 영역(A3)의 상기 예비 상부 소오스전극(36a) 및 상기 예비 상부 드레인전극(36b)을 제거하여 상기 유기 반도체막이 상기 하부 소오스전극(33a) 및 상기 하부 드레인전극(33b)과 전기적으로 연결되는 것이 바람직하다.
그러나, 상기 상부 소오스전극(36a') 및 상기 상부 드레인전극(36b')이 상기 유기 반도체막과 콘택 저항이 충분히 낮은 도전체를 포함하는 경우에, 상기 제 3 영역(A3)의 상기 예비 상부 소오스전극(36a) 및 상기 예비 상부 드레인전극(36b)을 제거하는 공정을 생략할 수도 있다.
도 8a 및 도 8b를 참조하면, 디스펜서(52)를 이용하여 제 2 영역(A2) 및 제 3 영역(A3)에 유기 반도체(51)를 제공하여 상기 제 2 영역(A2) 및 상기 제 3 영역(A3)에 유기 반도체막(50)이 형성된다. 그 결과, 소오스 전극(SE), 게이트 전극(GE), 드레인 전극(DE), 및 유기 반도체막(50)으로 이루어지는 유기박막 트랜지스터(T)가 형성된다. 상기 유기 반도체막(50)은 펜타센(pentacene)과 같은 높은 유연성 및 높은 전도성을 갖는 유기물을 포함하여 상기 유기박막 트랜지스터(T)의 액티브 패턴으로 작용한다.
상기 유기 반도체(51)를 상기 기판(10) 측으로 분사하여 상기 유기 반도체 막(50)을 형성할 때, 게이트 절연막(20)의 비표면처리부(21)는 상기 비표면처리부(21)의 주변보다 높은 표면에너지를 가지므로 상기 유기 반도체막(50)을 용이하게 형성할 수 있다.
다시 도 5b를 다시 참조하면, 제 3 절연막 패턴(42)은 표면처리 공정에서 표면처리되므로 상기 표면처리 공정에서 표면처리되지 않은 상기 비표면처리부(21) 보다 작은 표면에너지를 갖는다. 따라서, 상기 비표면처리부(21)가 상기 유기 반도체(51)에 작용하는 인력은 상기 제 3 절연막 패턴(42)이 상기 유기 반도체(51)에 대해 작용하는 인력보다 크다. 그 결과, 상기 디스펜서(52)가 상기 제 2 영역(A2), 및 상기 제 3 영역(A3)에 정확히 상기 유기 반도체(51)를 분사하지 못하더라도, 상기 유기 반도체(51)는 상기 제 2 영역(A2), 및 상기 제 3 영역(A3)의 주변, 예컨대 상기 제 3 절연막 패턴(42) 상에 잔존하지 않고, 상기 비표면처리부(21) 측으로 이동할 수 있다.
따라서, 상기 유기 반도체(51)를 분사하여 상기 유기 반도체막(52)을 형성할 때, 상기 유기 반도체(51)는 표면에너지 차이에 의해 재배치되므로 상기 유기 반도체(51)를 상기 기판(10) 측으로 분사하는 공정에 더 많은 마진을 얻을 수 있다.
도 9a 및 도 9b를 참조하면, 유기 반도체막(50)이 형성된 상기 기판(10) 위에 층간 절연막(60)을 형성하고, 상기 층간 절연막(60) 위에 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 상기 층간 절연막(60)에 형성된 콘택홀을 통해 상기 드레인 전극(DE)과 전기적으로 연결된다.
상기 화소 전극(PE)은 상기 기판(10) 위에 정의된 화소영역에 형성된다. 본 도면에서는 구체적으로 도시되지 않았지만, 상기 화소영역은 게이트라인(GL) 및 데이터라인(DL)이 교차되어 정의된다. 상기 기판(10) 위에 형성된 상기 게이트라인(GL), 및 상기 데이터라인(DL)의 개수에 비례하여 복수개의 화소영역들이 정의되고, 각 화소영역에는 상기 화소전극(PE)이 형성된다.
한편, 도 9a 및 도 9b를 참조하여 본 발명의 일 실시예에 따른 표시 기판의 제조 방법에 따라 제조된 표시 기판의 최종 구조가 보다 상세히 설명된다.
기판(10) 위에는 게이트라인(GL) 및 데이터라인(DL)이 게이트 절연막(20)을 사이에 두고 상호 절연되어 구비된다. 상기 게이트라인(GL) 및 상기 데이터라인(DL)은 상호 교차하여 화소영역을 정의하고, 상기 화소 영역에는 화소전극(PE)이 구비된다. 본 도면에서는 상기 화소 영역이 도시되지 않았지만, 상기 화소영역은 상기 화소전극(PE)이 구비되는 영역으로 간주하여도 무방하다.
상기 화소영역에는 상기 화소전극(PE)과 전기적으로 연결되는 유기박막 트랜지스터(T)가 구비된다. 상기 유기박막 트랜지스터(T)은 상기 게이트 라인(GL)으로부터 분기된 게이트 전극(GE), 상기 데이터 라인(DL)으로부터 분기된 소오스 전극(SE), 상기 데이터 라인(DL)과 동일한 물질을 포함하는 드레인 전극(DE), 및 유기 반도체막(50)을 포함한다.
도 2a 내지 도 7b를 다시 참조하면, 상기 데이터 라인(DL), 상기 소오스 전극(SE), 및 상기 드레인 전극(DE)은, 기판(10) 위에 제 1 도전막(31)을 형성하고, 상기 제 1 도전막(31) 위에 제 2 도전막(34)을 형성하고, 상기 제 1 도전막(31) 및 상기 제 2 도전막(34)을 패터닝하여 형성된다. 따라서, 상기 데이터 라인(DL), 상기 소오스 전극(SE), 및 상기 드레인 전극(DE)은 상기 제 1 도전막(31) 및 상기 제 1 도전막(31) 위에 적층된 상기 제 2 도전막(34)으로 이루어진다.
따라서, 상기 소오스 전극(SE)은 상기 제 1 도전막(31)과 동일한 물질을 포함하는 하부 소오스 전극(33a) 및 상기 제 2 도전막(34)과 동일한 물질을 포함하는 상부 소오스 전극(36a)으로 이루어지고, 상기 드레인 전극(DE)은 상기 제 1 도전막(31)과 동일한 물질을 포함하는 하부 드레인 전극(33b) 및 상기 제 2 도전막(34)과 동일한 물질을 포함하는 상부 드레인 전극(36b)으로 이루어진다.
하지만, 상기 소오스 전극(SE) 및 상기 드레인 전극(DE)과 상기 유기 반도체막(50)이 오버랩되는 부분에서, 상기 제 2 도전막(34)이 제거되어 상기 상부 소오스 전극(36a) 및 상기 하부 소오스 전극(33a)는 서로 다른 평면 형상을 갖고, 상기 상부 드레인 전극(36b) 및 상기 하부 드레인 전극(33b)은 서로 다른 평면 형상을 갖는다. 상기 유기 반도체막(50)이 형성되는 영역에서, 상기 제 2 도전막(34)이 제거되는 이유는, 상기 제 1 도전막(31) 및 상기 유기 반도체막(50) 간의 콘택저항이 상기 제 2 도전막(34) 및 상기 유기 반도체막(50) 간의 콘택저항 보다 낮기 때문이다.
앞서 상술된 내용을 종합하면, 상기 데이터 라인(DL), 상기 소오스 전극(SE), 및 상기 드레인 전극(DE) 각각은 상기 유기 반도체막(50)이 형성되는 영역을 제외한 영역에서 상기 제 1 도전막(31) 및 상기 제 1 도전막(31) 상에 구비된 상기 제 2 도전막(34)으로 이루어진다. 하지만, 상기 유기 반도체막(50)이 형성되 는 영역에서 상기 제 2 도전막(34)이 제거되고, 그 결과 상기 유기 반도체막(50)이 형성되는 영역에서 상기 소오스 전극(SE) 및 상기 드레인 전극(DE) 각각은 상기 제 1 도전막(31)으로만 이루어진다.
하지만, 상기 제 2 도전막(34) 및 상기 유기 반도체막(50) 간의 콘택 저항이 낮도록 상기 제 2 도전막(34)의 재료가 선택될 경우에, 상기 상부 소오스 전극(36a) 및 상기 하부 소오스 전극(33a)는 서로 동일한 평면 형상을 가져 상기 상부 소오스 전극(36a)이 상기 유기 반도체막(50)과 접촉하고, 상기 상부 드레인 전극(36b) 및 상기 하부 드레인 전극(33b)은 서로 동일한 평면 형상을 가져 상기 상부 드레인 전극(36b)이 상기 유기 반도체막(50)과 접촉할 수도 있다.
또한, 상기 데이터 라인(DL), 상기 소오스 전극(SE) 및 상기 드레인 전극(DE) 위에는 절연막 패턴(42)이 구비된다. 상기 절연막 패턴(42)은 상기 유기 반도체막(50)이 형성된 영역을 제외한 영역에서 상기 데이터 라인(DL), 상기 소오스 전극(SE), 및 상기 드레인 전극(DE)과 동일한 평면 상에 위치한다. 따라서, 앞서 상술된 상기 제 2 도전막(34)이 구비되는 위치를 참조하면, 상기 제 2 도전막(34) 및 상기 절연막 패턴(42)은 서로 동일한 평면 상에 위치한다.
상기 유기 반도체막(50)은 상기 소오스 전극(SE) 및 상기 드레인 전극(DE)과 부분적으로 오버랩되고, 상기 게이트 절연막(20)을 사이에 두고 상기 게이트 전극(GE)과 마주본다. 상기 유기 반도체막(50)은 펜타센(pentacene)과 같은 높은 유연성 및 높은 전도성을 갖는 유기물을 포함하고, 상기 유기박막 트랜지스터(T)의 액티브 패턴으로 작용한다.
한편, 상기 유기 반도체막(50)이 형성된 영역에 대응하는 상기 게이트 절연막(20)의 일부분은 상기 절연막 패턴(42)보다 큰 표면에너지를 갖는다. 다시 도 5a 및 도 5b를 참조하고, 상기 일부분을 비표면처리부(21)로 정의하면, 상기 기판(10)을 플라즈마 처리할 때, 상기 비표면처리부(21)는 제 1 예비 도전막 패턴(32)에 의해 표면처리되지 않는다. 따라서, 상기 비표면처리부(21)는, 외부로 노출되는 상기 절연막 패턴(42) 및 외부로 노출되는 게이트 절연막(20) 보다 큰 표면에너지를 갖는다.
상기 기판(10) 위에 상기 유기 박막 트랜지스터(T)를 커버하는 층간 절연막(60)이 구비되고, 상기 층간 절연막(60)은 상기 상부 드레인 전극(36b)이 노출되도록 부분적으로 제거된 콘택홀이 형성된다. 또한, 상기 층간 절연막(60) 위에 상기 화소 전극(PE)이 형성되고, 상기 화소 전극(PE)은 상기 콘택홀을 통해 상기 상부 드레인 전극(36b)과 전기적으로 연결된다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 9a는 본 발명의 일 실시예에 따른 표시 기판의 제조 방법을 설명하는 평면도들이다.
도 1b 내지 도 9b는 각각 도 1a 내지 도 9a의 I-I'라인을 따라 취해진 단면도들이다.
도 10은 도 3b에 도시된 제 1 절연막 패턴을 형성하는 방법을 나타낸 도면이다.
도 11은 본 발명의 다른 실시예에 따른 도 3b에 도시된 제 1 절연막 패턴을 형성하는 방법을 나타낸 도면이다.
*도면의 주요부분에 대한 부호의 설명*
10 -- 기판 20 -- 게이트 절연막
40 -- 제 1 절연막 패턴 50 -- 유기 반도체막
60 -- 층간 절연막 110 -- 포토 마스크
120 -- 몰드 GE -- 게이트 전극
SE -- 소오스 전극 DE -- 드레인 전극
GL -- 게이트 라인 DL -- 게이트 라인
PE -- 화소 전극 T -- 유기박막 트랜지스터
Claims (17)
- 기판 위에 게이트 전극을 형성하는 단계;상기 게이트 전극을 커버하는 게이트 절연막을 형성하는 단계;상기 게이트 절연막 위에 제 1 도전막 및 제 2 도전막을 순차적으로 형성하여 소오스-드레인막을 형성하는 단계;상기 소오스-드레인막 위에 제 1 절연막 패턴을 형성하는 단계;상기 제 1 절연막 패턴 및 상기 제 1 절연막 패턴을 제 1 차 식각하여 형성된 제 2 절연막 패턴을 각각 식각 마스크로 이용하여 상기 소오스-드레인막을 패터닝하여 예비 소오스-드레인막을 형성하는 단계;상기 제 2 절연막 패턴을 제 2 차 식각하여 제 3 절연막 패턴을 형성하는 단계;상기 기판을 표면처리하는 단계;상기 예비 소오스-드레인막을 패터닝하여 상호 간에 이격되는 소오스 전극 및 드레인전극을 형성하는 단계;상기 소오스 전극 및 상기 드레인 전극 위에 유기 반도체막을 형성하는 단계; 및상기 기판 위에 상기 드레인 전극과 전기적으로 연결되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시기판의 제조 방법.
- 제 1 항에 있어서, 상기 기판의 표면처리는 플라즈마 처리인 것을 특징으로 하는 표시기판의 제조 방법.
- 제 1 항에 있어서, 상기 기판은 유리 및 플라스틱 중 어느 하나를 포함하는 것을 특징으로 하는 표시기판의 제조 방법.
- 제 1 항에 있어서, 상기 유기 반도체막은 잉크젯 방법을 이용하여 유기 반도체를 기판 측으로 제공하여 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 절연막 패턴은 제 1 영역, 제 2 영역, 제 3 영역 및 제 4 영역으로 구분되는 것을 특징으로 하는 표시기판의 제조 방법.
- 제 5 항에 있어서, 상기 제 1 영역은 상기 화소전극이 형성되는 영역과 대응하고, 상기 제 2 영역 및 상기 제 3 영역은 상기 유기 반도체막이 형성되는 영역과 대응하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제 5 항에 있어서, 상기 제 1 영역의 상기 제 1 절연막 패턴에는 개구부가 형성되고, 상기 제 2 영역의 상기 제 1 절연막 패턴은 제 1 두께를 갖고, 상기 제 3 영역의 상기 제 1 절연막 패턴은 상기 제 1 두께보다 큰 제 2 두께를 갖고, 그리 고 상기 제 4 영역의 상기 제 1 절연막 패턴은 상기 제 2 두께보다 큰 제 3 두께를 갖는 것을 특징으로 하는 표시기판의 제조 방법.
- 제 5 항에 있어서,상기 예비 소오스-드레인막을 형성하는 단계는,상기 제 1 절연막 패턴을 식각 마스크로 이용하여 상기 제 1 영역의 상기 소오스-드레인막을 제거하여 제 1 예비 도전막 패턴 및 제 2 예비 도전막 패턴으로 이루어지는 예비 소오스-드레인 패턴을 형성하는 단계; 및상기 제 2 절연막 패턴을 식각 마스크로 이용하여 상기 제 2 영역의 상기 제 2 예비 도전막 패턴을 제거하여 제 2 도전막 패턴을 형성하고, 상기 제 2 영역의 상기 제 1 예비 도전막 패턴을 노출하는 단계를 포함하는 것을 특징으로 하는 표시기판의 제조 방법.
- 제 8 항에 있어서,상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계는,상기 제 2 도전막 패턴을 식각 마스크로 이용하여 상기 제 2 영역의 상기 제 1 예비 도전막 패턴을 제거하여 제 1 도전막 패턴을 형성하고, 상기 제 2 영역의 상기 게이트 절연막의 일부를 노출하는 단계를 포함하고,상기 게이트 절연막의 노출된 일부는 상기 일부의 주변보다 큰 표면에너지를 갖는 것을 특징으로 하는 표시기판의 제조 방법.
- 제 9 항에 있어서,상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계는,상기 제 3 마스크 패턴을 이용하여 상기 제 3 영역의 상기 제 1 도전막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조 방법.
- 제 10 항에 있어서, 상기 제 1 절연막 패턴을 형성하는 단계는,상기 소오스-드레인막 위에 감광성을 갖는 절연막을 형성하는 단계;상기 기판과 마주보는 포토 마스크를 배치하고, 상기 절연막의 상기 제 1 영역, 상기 제 2 영역, 상기 제 3 영역 및 상기 제 4 영역에 서로 다른 양의 광을 조사하는 단계; 및상기 절연막을 현상하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제 11 항에 있어서, 상기 제 1 영역에 대응하는 상기 포토 마스크의 일부분은 제 1 양을 갖는 광을 상기 절연막 측으로 투과시키고, 상기 제 2 영역에 대응하는 상기 포토 마스크에는 반투광 부재 또는 슬릿 패턴이 구비되어 상기 제 1 양보다 작은 제 2 양을 갖는 광을 상기 절연막 측으로 투과시키고, 상기 제 3 영역에 대응하는 상기 포토 마스크에는 상기 반투광 부재 및 상기 슬릿 패턴이 구비되어 상기 제 2 양보다 작은 제 3 양을 갖는 광을 상기 절연막 측으로 투과시키고, 상기 제 4 영역에 대응하는 상기 포토 마스크에는 차광 부재가 구비되어 광을 차단하는 것을 특징으로 하는 표시기판의 제조 방법.
- 제 10 항에 있어서, 상기 제 1 절연막 패턴을 형성하는 단계는,상기 소오스-드레인막 위에 절연막을 형성하는 단계; 및상기 절연막을 몰드로 압착하는 단계를 포함하는 것을 특징으로 하는 표시기판의 제조 방법.
- 화소영역이 정의된 기판;상기 기판 위에 구비되는 게이트라인;상기 게이트 라인 위에 구비되는 게이트 절연막;순차적으로 적층된 제 1 도전막 패턴 및 제 2 도전막 패턴으로 이루어지고, 상기 게이트라인과 절연되어 교차하여 상기 화소영역을 정의하는 데이터라인;상기 게이트라인으로부터 분기된 게이트 전극;상기 데이터라인으로부터 분기된 소오스 전극;상기 소오스전극과 이격되어 위치하는 드레인 전극;상기 소오스 전극 및 상기 드레인전극 위에 구비되는 유기 반도체막;상기 데이터라인 위에 구비되고, 상기 소오스 전극 및 상기 드레인 전극과 부분적으로 오버랩 되는 절연막 패턴; 및상기 화소영역에 대응하여 상기 기판 위에 구비되고, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하고,상기 유기 반도체막이 형성된 영역에 대응하는 상기 게이트 절연막의 일부분은 상기 절연막 패턴의 표면에너지보다 큰 표면에너지를 갖는 것을 특징으로 하는 표시기판.
- 제 14 항에 있어서, 상기 절연막 패턴은 감광성인 것을 특징으로 하는 표시기판.
- 제 14 항에 있어서, 상기 기판은 유리 또는 플라스틱을 포함하는 것을 특징으로 하는 표시기판.
- 제 14 항에 있어서,상기 절연막 패턴은 상기 제2 도전막 패턴과 동일한 평면 형상을 갖는 것을 특징으로 하는 표시 기판.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070126784A KR20090059754A (ko) | 2007-12-07 | 2007-12-07 | 표시 기판 및 표시 기판의 제조 방법 |
| US12/203,859 US7759180B2 (en) | 2007-12-07 | 2008-09-03 | Display substrate and method of manufacturing the same |
| US12/813,440 US20100244016A1 (en) | 2007-12-07 | 2010-06-10 | Display substrate and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070126784A KR20090059754A (ko) | 2007-12-07 | 2007-12-07 | 표시 기판 및 표시 기판의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090059754A true KR20090059754A (ko) | 2009-06-11 |
Family
ID=40720680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070126784A KR20090059754A (ko) | 2007-12-07 | 2007-12-07 | 표시 기판 및 표시 기판의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7759180B2 (ko) |
| KR (1) | KR20090059754A (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8723332B2 (en) | 2007-06-11 | 2014-05-13 | Invensas Corporation | Electrically interconnected stacked die assemblies |
| US8704379B2 (en) | 2007-09-10 | 2014-04-22 | Invensas Corporation | Semiconductor die mount by conformal die coating |
| US9153517B2 (en) | 2008-05-20 | 2015-10-06 | Invensas Corporation | Electrical connector between die pad and z-interconnect for stacked die assemblies |
| US7863159B2 (en) | 2008-06-19 | 2011-01-04 | Vertical Circuits, Inc. | Semiconductor die separation method |
| KR101418398B1 (ko) | 2008-07-04 | 2014-07-11 | 페어차일드코리아반도체 주식회사 | 필드 형성층을 구비하는 고전압 반도체소자 및 그 제조방법 |
| TWI520213B (zh) * | 2009-10-27 | 2016-02-01 | 英維瑟斯公司 | 加成法製程之選擇性晶粒電絕緣 |
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-
2007
- 2007-12-07 KR KR1020070126784A patent/KR20090059754A/ko not_active Application Discontinuation
-
2008
- 2008-09-03 US US12/203,859 patent/US7759180B2/en active Active
-
2010
- 2010-06-10 US US12/813,440 patent/US20100244016A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20100244016A1 (en) | 2010-09-30 |
| US7759180B2 (en) | 2010-07-20 |
| US20090146137A1 (en) | 2009-06-11 |
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