KR20010010117A - 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 - Google Patents

액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 Download PDF

Info

Publication number
KR20010010117A
KR20010010117A KR1019990028823A KR19990028823A KR20010010117A KR 20010010117 A KR20010010117 A KR 20010010117A KR 1019990028823 A KR1019990028823 A KR 1019990028823A KR 19990028823 A KR19990028823 A KR 19990028823A KR 20010010117 A KR20010010117 A KR 20010010117A
Authority
KR
South Korea
Prior art keywords
layer
gate
gate insulating
film
data
Prior art date
Application number
KR1019990028823A
Other languages
English (en)
Other versions
KR100623982B1 (ko
Inventor
정창오
이경남
탁영재
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990028823A priority Critical patent/KR100623982B1/ko
Publication of KR20010010117A publication Critical patent/KR20010010117A/ko
Application granted granted Critical
Publication of KR100623982B1 publication Critical patent/KR100623982B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13625—Patterning using multi-mask exposure

Abstract

절연 기판 위에 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하는 단계, 게이트 배선 위에 게이트 절연막, 반도체층 및 데이터 금속층을 차례로 적층하는 단계, 데이터 금속층을 패터닝하여 소스 및 드레인 전극과 데이터 패드를 포함하는 데이터 배선을 형성하는 단계, 데이터 배선 위에 보호막을 적층하는 단계, 보호막과 함께 반도체층 및 게이트 절연막을 패터닝하여 게이트 패드를 노출시키는 제1 접촉구를 가지는 게이트 절연막 패턴을 형성하고, 데이터 패드를 노출시키는 제2 접촉구와 드레인 전극과 그 주변의 게이트 절연막을 노출시키는 제3 접촉구를 가지는 보호막 패턴을 형성하며, 제3 접촉구를 통하여 그 하부의 게이트 절연막을 노출시키는 개구부를 가지는 반도체층 패턴을 형성하는 단계, 보호막 위에 제3 접촉구를 통하여 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 과정을 통하여 박막 트랜지스터 기판을 제조한다. 이를 통하여 드레인 전극 주변에 공동이 생기는 것을 방지하고, 이를 통해 화소 전극과 드레인 전극간의 전기적 접촉을 좋게 할 수 있다.

Description

액정 표시 장치용 박막 트랜지스터 기판의 제조 방법{MANUFACTURING METHOD OF A THIN FILM TRANSISTOR ARRAY PANEL FOR LIQUID CRYSTAL DISPLAY}
본 발명은 액정 표시 장치에 관한 것으로서, 특히 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 방법에 관한 것이다.
그러면 종래의 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 방법에 대하여 도면을 참고로 하여 간단히 살펴보고 그 문제점을 설명한다.
도 1 및 도 2는 종래의 기술에 따라 제조한 박막 트랜지스터 기판의 단면도이다.
먼저, 절연 기판(100) 위에 크롬층(116)과 알루미늄-네오디늄층(126)을 연속으로 증착하고 패터닝하여 게이트 전극(116, 126)을 포함하는 게이트 배선을 형성하고, 게이트 배선 위에 게이트 절연막(30), 반도체층(140) 및 접촉층(155, 156)을 연속으로 증착하고 패터닝하여 반도체층(140)과 접촉층(155, 156)의 섬을 형성한다.
다음, 크롬층(165, 166)과 알루미늄-네오디늄층(175, 176)을 연속으로 증착하고 패터닝하여 소스 전극(165, 175)과 드레인 전극(166, 176)을 포함하는 데이터 배선을 형성하고, 데이터 배선을 식각 마스크로 하여 그 하부의 접촉층(155, 156)을 식각하여 소스 전극(165, 175) 하부의 접촉층(155)과 드레인 전극(166, 176) 하부의 접촉층(156)을 분리한다.
이어서 보호막(180)을 증착하고 패터닝하여 드레인 전극(166, 176)을 노출시키는 접촉구(183)를 형성하고, 접촉구(183)를 통하여 노출되어 있는 드레인 전극(166, 176)의 알루미늄-네오디늄층(176)을 식각하여 제거한 다음, ITO(indium tin oxide)를 증착하고 패터닝하여 화소 전극(191)을 형성한다.
여기서, ITO를 증착하기 전에 알루미늄-네오디늄층(176)을 식각하여 제거하는 것은 알루미늄-네오디늄이 ITO와 접촉하면 화학 반응을 일으켜 바람직하지 않기 때문이다.
이 때, 드레인 전극(166, 176)을 노출시키는 접촉구(183)를 도 1과 같이 드레인 전극(166, 176)만을 노출시키도록 형성하는 경우에는 알루미늄-네오디늄층(176)이 과도 식각되어 보호막(180) 하부에 동공이 형성되고, 이로 인해 다음에 증착되는 ITO층이 이 동공 부분에서 단절되어 화소 전극(191)과 드레인 전극(166, 176) 사이의 접촉이 불량하게 된다.
또, 도 2와 같이 드레인 전극(166, 176)을 노출시키는 접촉구(183)를 드레인 전극(166, 176)과 함께 그 주변부를 노출시키도록 형성하는 경우에는 접촉구(183) 형성을 위한 보호막(180) 식각시에 게이트 절연막(130)이 함께 식각되어 드레인 전극(166, 176) 하부로 게이트 절연막(130)의 언더컷(undercut)이 발생하게 되고, 이 부분에서 ITO층이 단절되어 화소 전극(191)과 드레인 전극(166, 176)간의 접촉이 불량하게 된다.
본 발명이 이루고자 하는 기술적 과제는 액정 표시 장치용 박막 트랜지스터 기판의 드레인 전극과 화소 전극 사이의 접촉 불량을 방지하는 것이다.
도 1과 도 2는 각각 종래의 기술에 따라 제조한 액정 표시 장치용 박막 트랜지스터 기판의 단면도이고,
도 3a는 본 발명의 제1 및 제2 실시예에 따라 제조한 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,
도 3b는 도 3a의 Ⅲb-Ⅲb'선에 대한 단면도로서 본 발명의 제1 실시예에 따른 것이고,
도 4a, 도 5a 및 도 6a는 본 발명의 제1 및 제2 실시예에 따라 박막 트랜지스터 기판을 제조하는 과정을 순서대로 나타낸 도면이고,
도 4b, 도 5b 및 도 6b는 각각 도 4a의 Ⅳb-Ⅳb'선, 도 5a의 Ⅴb-Ⅴb'선, 도 6a의 Ⅵb-Ⅵb'선에 대한 단면도로서 본 발명의 제1 실시예에 따른 것이고,
도 7 내지 도 12는 도 6a의 Ⅵb-Ⅵb'선에 대한 단면도로서 도 6b의 다음 단계의 박막 트랜지스터 기판을 제조하는 과정을 순서대로 나타낸 도면이고,
도 13 내지 도 18은 도 6a의 Ⅵb-Ⅵb'선에 대한 단면도로서 본 발명의 제2 실시예에 따라 박막 트랜지스터 기판을 제조하는 과정을 순서대로 나타낸 도면이고,
도 19a는 본 발명의 제3 실시예에 따라 제조한 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,
도 19b는 도 19a의 XIXb-XIXb'선에 대한 단면도이고,
도 20a 와 도 21a는 제3 실시예에 따라 박막 트랜지스터 기판을 제조하는 과정을 순서대로 나타낸 배치도이고,
도 20b와 도 21b는 각각 도 20a의 XXb-XXb'선과 도 21a의 XXIb-XXIb'선에 대한 단면도이고,
도 22는 도 21a 및 도 21b의 다음 단계에서 광마스크의 정렬 상태를 나타내는 단면도이다.
이러한 과제를 해결하기 위하여 본 발명에서는 위치에 따라 두께가 다른 감광막 패턴을 형성하고, 이 감광막과 함께 그 하부의 막들을 식각한다.
구체적으로는, 절연 기판 위에 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하는 단계, 게이트 배선 위에 게이트 절연막, 반도체층 및 데이터 금속층을 차례로 적층하는 단계, 데이터 금속층을 패터닝하여 소스 및 드레인 전극과 데이터 패드를 포함하는 데이터 배선을 형성하는 단계, 데이터 배선 위에 보호막을 적층하는 단계, 보호막과 함께 반도체층 및 게이트 절연막을 패터닝하여 게이트 패드를 노출시키는 제1 접촉구를 가지는 게이트 절연막 패턴을 형성하고, 데이터 패드를 노출시키는 제2 접촉구와 드레인 전극과 그 주변의 게이트 절연막을 노출시키는 제3 접촉구를 가지는 보호막 패턴을 형성하며, 제3 접촉구를 통하여 그 하부의 게이트 절연막을 노출시키는 개구부를 가지는 반도체층 패턴을 형성하는 단계, 보호막 위에 제3 접촉구를 통하여 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 과정을 통하여 박막 트랜지스터 기판을 제조한다.
이 때, 보호막과 함께 반도체층 및 게이트 절연막을 패터닝하는 단계는 감광막을 도포하는 단계, 감광막을 광마스크를 통하여 노광하는 단계, 노광된 감광막을 현상하여 게이트 패드 상부에 위치하는 제1 부분, 드레인 전극 상부에 위치하며 제1 부분보다 두꺼운 두께를 가지는 제2 부분 및 제2 부분보다 두꺼운 두께를 가지는 제3 부분을 포함하는 감광막 패턴을 형성하는 단계, 감광막 패턴과 함께 보호막, 반도체층 및 게이트 절연막을 식각하는 단계를 포함할 수 있다.
한편, 보호막은 감광성 유기 절연막이고, 보호막과 함께 반도체층 및 게이트 절연막을 패터닝하는 단계는 보호막을 광마스크를 통하여 노광하는 단계, 노광된 보호막을 현상하여 게이트 패드 상부에 위치하는 제1 부분, 드레인 전극 상부에 위치하며 제1 부분보다 두꺼운 두께를 가지는 제2 부분 및 제2 부분보다 두꺼운 두께를 가지는 제3 부분을 포함하는 보호막 패턴을 형성하는 단계, 보호막 패턴과 함께 상기 반도체층 및 게이트 절연막을 식각하는 단계를 포함할 수도 있다.
또는, 절연 기판 위에 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하는 단계, 게이트 배선 위에 게이트 절연막, 반도체층 및 데이터 금속층을 차례로 적층하는 단계, 데이터 금속층을 패터닝하여 소스 및 드레인 전극과 데이터 패드를 포함하는 데이터 배선을 형성하는 단계, 데이터 배선 위에 보호막을 적층하는 단계, 보호막과 함께 반도체층 및 게이트 절연막을 패터닝하여 게이트 패드를 노출시키는 제1 접촉구를 가지는 게이트 절연막 패턴을 형성하고, 데이터 배선 사이의 게이트 절연막을 노출시키는 제1 개구부를 가지는 반도체층 패턴을 형성하며, 데이터 패드를 노출시키는 제2 접촉구와 드레인 전극과 함께 제1 개구부를 통하여 노출되어 있는 게이트 절연막을 노출시키는 제2 개구부를 가지는 보호막 패턴을 형성하는 단계, 제2 개구부를 통하여 노출되어 게이트 절연막 위에 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계를 포함하는 과정을 통하여 박막 트랜지스터 기판을 형성한다.
또는, 절연 기판 위에 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하는 단계, 게이트 배선 위에 게이트 절연막, 반도체층 및 접촉층을 차례로 적층하는 단계, 접촉층과 반도체층을 패터닝하여 접촉층과 반도체층의 섬을 형성하는 단계, 접촉층섬 위에 소스 전극, 드레인 전극, 데이터 패드를 포함하는 데이터 배선을 형성하는 단계, 접촉층을 식각하는 단계, 데이터 배선 위에 보호막을 적층하는 단계, 보호막과 게이트 절연막을 함께 패터닝하여 게이트 패드를 노출시키는 제1 접촉구를 가지는 게이트 절연막 패턴을 형성하고, 데이터 패드를 노출시키는 제2 접촉구와 드레인 전극과 그 주변의 게이트 절연막을 노출시키는 제3 접촉구를 가지는 보호막 패턴을 형성하는 단계, 보호막 위에 화소 전극을 형성하는 단계를 포함하는 과정을 통할 수도 있다.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 설명한다.
도 3a는 본 발명의 제1 및 제2 실시예에 따라 제조한 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 3b는 도 3a의 Ⅲb-Ⅲb'선에 대한 단면도로서 본 발명의 제1 실시예에 따른 것이다.
먼저, 절연 기판(10) 위에 크롬(Cr) 등의 금속 또는 도전체로 만들어진 하부층(12, 14, 16)과 알루미늄(Al) 또는 알루미늄-네오디늄(AlNd)등으로 이루어진 상부층(22, 24, 26)의 이중층으로 이루어진 게이트 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 주사 신호선 또는 게이트선(12, 22), 게이트선(12, 22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가 받아 게이트선(12, 22)으로 전달하는 게이트 패드(14, 24) 및 게이트선(12, 22)의 일부인 박막 트랜지스터의 게이트 전극(16, 26)을 포함한다.
여기서 게이트 배선은 단일층으로 형성할 수도 있다.
게이트 배선 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선을 덮고 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(40)이 형성되어 있으며, 반도체 패턴(40) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴(52, 54, 55, 56)이 형성되어 있다.
접촉층 패턴(52, 54, 55, 56) 위에는 Cr 등으로 이루어진 하부층(62, 64, 65, 66)과 Al 또는 AlNd 따위의 도전 물질로 이루어진 상부층(72, 74, 75, 76)의 이중층으로 데이터 배선이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62, 72), 데이터선(62, 72)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가 받는 데이터 패드(64, 74), 그리고 데이터선(62, 72)의 분지인 박막 트랜지스터의 소스 전극(65, 75) 및 게이트 전극(16, 26)에 대하여 소스 전극(65, 75)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66, 76)을 포함한다.
이 때, 데이터 배선도 단일층으로 형성할 수도 있다.
접촉층 패턴(52, 54, 55, 56)은 그 하부의 반도체 패턴(40)과 그 상부의 데이터 배선과의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선과 완전히 동일한 형태를 가진다.
데이터 배선의 위에는 질화규소 등의 절연 물질로 이루어진 보호막(80)이 형성되어 있고, 보호막(80)에는 게이트 패드(14, 24)와 데이터 패드(64, 74)를 노출시키는 접촉구(81, 82)가 형성되어 있다. 보호막(80)은 화면 표시 영역에서는 데이터 배선 위에만 형성되어 있어서 데이터선(62, 72) 사이 영역의 게이트 절연막(30)은 덮고 있지 않으며, 드레인 전극(66, 76)도 일부분을 노출시키고 있다. 이 때, 게이트 패드(14, 24)를 노출시키는 접촉구(81)는 보호막(80) 하부의 반도체층(40)과 게이트 절연막(30)도 관통하고 있고,
보호막(80)이 덮고 있지 않은 데이터선(62, 72) 사이 영역의 게이트 절연막(30) 위에는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 이루어진 화소 전극(91)이 형성되어 있고, 게이트 패드(14, 24)와 데이터 패드(64, 74) 위의 보호막(80) 위에는 보조 게이트 패드(92) 및 보조 데이터 패드(93)가 형성되어 있다. 이 때, 화소 전극(91)은 드레인 전극의 하부층(66)과 연결되어 있고, 보조 게이트 패드(92) 및 보조 데이터 패드(93)는 각각 접촉구(81, 82)를 통하여 게이트 패드의 하부층(14) 및 데이터 패드의 하부층(64)과 연결되어 있다. 이상에서 화소 전극(91) 및 보조 패드(92, 93)를 게이트 패드(14, 24)와 데이터 패드(64, 74) 및 드레인 전극(66, 76)의 상부층(24, 74, 76)을 제거하고 하부층(14, 64, 66)과 접촉하도록 하는 것은 알루미늄이나 알루미늄 합금과 ITO가 접촉하는 것을 피하기 위함이다.
그러면 이러한 구조의 박막 트랜지스터 기판을 제조하는 방법을 설명한다.
도 4a, 도 5a 및 도 6a는 본 발명의 제1 및 제2 실시예에 따라 박막 트랜지스터 기판을 제조하는 과정을 순서대로 나타낸 도면이고, 도 4b, 도 5b 및 도 6b는 각각 도 4a의 Ⅳb-Ⅳb'선, 도 5a의 Ⅴb-Ⅴb'선, 도 6a의 Ⅵb-Ⅵb'선에 대한 단면도로서 본 발명의 제1 실시예에 따른 것이고, 도 7 내지 도 12는 도 6a의 Ⅵb-Ⅵb'선에 대한 단면도로서 도 6b의 다음 단계의 박막 트랜지스터 기판을 제조하는 과정을 순서대로 나타낸 도면이다.
먼저, 도 4a 및 도 4b에 나타낸 바와 같이, 절연 기판(10) 위에 크롬(Cr) 등으로 이루어진 하부층(12, 14, 16)과 알루미늄(Al) 또는 알루미늄-네오디늄(AlNd)으로 이루어진 상부층(22, 24, 26)을 연속으로 증착하고, 제1 마스크를 사용하여 패터닝함으로써 게이트 배선을 형성한다.
다음, 도 5a 및 5b에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40), 접촉층을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 1,500 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 크롬 등으로 이루어진 하부 금속층(62, 64, 65, 66)과 알루미늄-네오디늄 등으로 이루어진 상부 금속층(72, 74, 75, 76)을 스퍼터링 등의 방법으로 연속 증착한다. 이어, 제2 마스크를 사용하여 상하부 금속층 및 그 아래의 접촉층을 패터닝하여 데이터선(62, 72), 데이터 패드(64, 74), 소스 전극(65, 75), 드레인 전극(66, 76)을 포함하는 데이터 배선과 그 하부의 접촉층 패턴(52, 54, 55, 56)을 형성한다.
도 6a, 도 6b에 도시한 바와 같이, 질화규소를 CVD 방법으로 증착하여 3,000 Å 이상의 두께를 가지는 보호막(80)을 형성한 후 제3 마스크를 사용하여 보호막(80)과 반도체층(40) 및 게이트 절연막(30)을 패터닝하여 접촉구(81, 82)을 포함하는 이들의 패턴을 형성한다. 이때, 게이트 패드(14, 24) 상부의 보호막(80), 반도체층(40) 및 게이트 절연막(30)은 제거하고[데이터 패드(64, 74) 위의 보호막(80)도 제거], 화면 표시 영역의 데이터선(62, 72) 사이의 영역에서는 보호막(80)과 반도체층(40)만을 제거하여[드레인 전극(66, 76) 위의 보호막(80)도 제거] 반도체층(40) 패턴을 형성한다. 이를 위하여 부분에 따라 두께가 다른 감광막 패턴을 형성하고 이를 식각 마스크로 하여 하부의 막들을 식각하는데, 이를 도 7 내지 도 12를 통하여 상세히 설명한다.
먼저, 보호막(80) 위에 감광막(PR), 바람직하게는 양성의 감광막을 5,000 Å 내지 30,000 Å의 두께로 도포한 후, 제3 마스크(100, 200)를 통하여 노광한다. 노광 후의 감광막(PR)은 도 7에서 보는 바와 같이, 부분적으로 고분자가 분해된 정도가 다르다. 즉, 빛에 노출되지 않은 A 부분은 고분자가 거의 분해되지 않은 상태로 남아 있고, 빛에 노출된 부분 중에서 노광량이 적었던 C 부분은 표면으로부터 일정 깊이까지만이 빛에 반응하여 고분자가 분해되고 그 밑으로는 고분자가 그대로 남아 있으나 노광량이 많았던 B 부분은 하부까지 모두 빛에 반응하여 고분자가 분해되어 있다.
이를 위하여, 도 5에 나타낸 바와 같이 광마스크를 정렬하고 노광을 실시한다. 즉, 빛에 노출되는 부분(B, C) 중에서 C 부분은 투과율 조절막(220)만이 형성되어 있는 부분과 대응시키고 B 부분은 투과율 조절막(220)도 형성되어 있지 않은 부분과 대응시키며, 나머지 빛에 노출되지 않는 부분(A)은 투과율 조절막(220)과 불투명막(230)이 모두 형성되어 있는 부분과 대응시킨다. 이 때, 투과율 조절막(220)은 몰리브덴-규소(MoSi) 등으로 형성하고 불투명막(230)은 크롬 등으로 형성한다.
한편, 투과율 조절막(220)과 불투명막(230)을 사용하여 마스크(200)의 광투과율을 3단계로 분해하는 방법 이외에도 도 7에 나타낸 바와 같이, 불투명막(120)에 슬릿 또는 모자이크 패턴을 형성함으로써 광투과율을 3단계로 분해할 수도 있다. 이 때 불투명막(120)은 크롬 등으로 형성한다.
또 본 실시예에서는 양성의 감광막을 사용하였지만, 현상 후에 빛에 노출되는 부분이 남게 되는 음성의 감광막을 사용할 수도 있다.
이러한 방법으로 감광막(PR)을 노광한 후 현상하면 도 8과 같은 감광막 패턴이 만들어진다. 즉, 게이트 패드(14, 24)와 데이터 패드(64, 74)의 상부에는 감광막이 모두 제거된 부분(B)이 있고, 드레인 전극(66, 76)의 상부를 비롯하여 데이터선(62, 72) 사이 영역의 상부에는 얇은 감광막이 형성되어 있는 부분(C)이 있으며, 나머지 부분(A)에는 두꺼운 감광막이 형성되어 있다.
이때, 감광막(PR)의 얇은 부분의 두께는 최초 두께의 약 1/4 내지 1/7 수준 즉 350 Å 내지 10,000 Å 정도, 더욱 바람직하게는, 1,000 Å 내지 6,000 Å가 되도록 하는 것이 좋다.
이어, 건식 식각 방법으로 감광막 패턴(PR) 및 그 하부의 막들, 즉 보호막(80), 반도체층(40) 및 게이트 절연막(30)에 대한 식각을 진행한다.
이때, 앞서 언급한 것처럼, 감광막 패턴(PR) 중 A 부분은 완전히 제거되지 않고 남아 있어야 하고, B 부분의 보호막(80), 반도체층(40) 및 게이트 절연막(30)이 제거되어야 하고, C 부분에서는 보호막(80)과 반도체층(40)만을 제거하고 게이트 절연막(30)은 제거되지 않아야 하며, C 부분의 드레인 전극(66, 76) 상부에는 보호막(80)만 제거되어야 한다.
이를 위해서는 감광막 패턴(PR)과 그 하부의 막들을 동시에 식각할 수 있는 건식 식각 방법을 사용하는 것이 바람직하다. 즉, 적절한 건식 식각 방법을 사용하면, 감광막이 없는 B 부분의 보호막(80), 반도체층(40) 및 게이트 절연막(30)의 3개층과 C 부분에서는 얇은 두께의 감광막, 보호막(80) 및 반도체층(40)의 3개층을 동시에 식각할 수 있다. 단, 드레인 전극(66, 76) 부분과 데이터 패드(64, 74) 부분에서는 도전체층이 제거되지 않도록 도전체층과는 식각 선택성이 있는 조건을 택하여야 하며, 이때 감광막 패턴(PR)의 A 부분도 어느 정도 두께까지 식각된다.
또한, C 부분에서 얇은 두께의 감광막, 보호막(80) 및 반도체층(40)의 3개층을 동시에 식각할 때, 얇은 두께의 감광막이 불균일한 두께로 남아 게이트 절연막(30)의 상부에 반도체층(40)의 일부가 잔류할 수 있다. 이를 방지하기 위하여 감광막 패턴(PR)과 그 하부의 막들을 여러 단계로 나누어 식각할 수 있다. 이에 대하여 상세하게 설명하기로 한다.
우선, 도 9에 나타낸 바와 같이, 건식 식각 방법으로 감광막 패턴(PR)으로 가리지 않는 보호막(80) 및 그 하부의 막들, 즉 반도체층(40) 및 게이트 절연막(30)에 대한 식각을 진행하여 데이터 패드(64, 74)를 드러낸다. 이때, 건식 식각 조건에서 감광막의 소모량을 조절하여 얇은 두께의 감광막(C) 하부의 보호막(80)이 드러나지 않도록 한다. 여기서, 게이트 패드(14, 24) 상부에는 게이트 절연막(30)을 일부 남길 수도 있고 완전히 제거할 수도 있다. 여기서, 건식 식각 기체는 SF6+N2또는 SF6+HCl 등을 사용한다.
다음 애싱 공정을 실시하여 도 10에서 보는 바와 같이 C 부분의 보호막(80) 상부에 잔류하는 감광막을 제거한다. 이때, C 부분에서 감광막이 불균일한 두께로 남아 감광막이 잔류할 수도 있으므로 애싱 공정을 충분히 진행하여 C 부분에 감광막을 완전히 제거하도록 한다. 여기서, 애싱 공정에서 감광막을 제거하는 기체로는 N6+O2또는 Ar+O2등을 사용하는 것이 바람직하다. 이렇게 하면, 도 8에서 얇은 두께의 감광막이 불균일한 두께로 형성되더라도 C 부분에서 감광막을 완전히 제거할 수 있다.
이어, 도 11에서 보는 바와 같이, 반도체층(40)과 보호막(80)에 대한 식각 선택비가 우수한 조건을 선택하여 감광막 패턴(PR)을 마스크로 하여 드러난 보호막(80) 및 게이트 절연막(30)을 제거하여 C 부분의 반도체층(40)을 드러내는 동시에 드레인 전극(66, 76) 및 게이트 패드(14, 24)를 드러낸다. 반도체층(40)과 보호막(80)에 대한 식각 선택비가 우수한 조건을 만들기 위하여 O2또는 CF4를 다량으로 포함시키는 것이 바람직하며. 건식 식각 기체로는 SF6+N2, SF6+O2, CF4+O2, CF4+CHF3+O2등을 사용하는 것이 바람직하다.
다음, 도 12에서 보는 바와 같이, 비정질 규소층만을 식각하는 조건을 선택하여 노출된 반도체층(40)을 식각하여 반도체 패턴을 완성한다. 이때 비정질 규소층을 식각하는 기체로는 Cl2+O2또는 SF6+HCl+O2+Ar 등을 사용하는 것이 바람직하다.
이렇게 하면, 드레인 전극(66, 76)의 주변에 게이트 절연막(30)이 과도하게 식각되면서 공동이 생기는 것을 방지할 수 있다.
다음, 노출되어 있는 알루미늄 또는 알루미늄 합금층(24, 74, 76)을 식각하여 제거하고, ITO 또는 IZO를 증착하고 제4 마스크를 사용하여 패터닝함으로써 화소 전극(91), 보조 게이트 패드(92) 및 보조 데이터 패드(93)를 형성한다.
이처럼 두께가 위치에 따라 다른 감광막을 사용하여 그 하부의 막들을 패터닝함으로써 원치 않는 부분이 과도 식각되는 것을 방지할 수 있고, 이를 통해 화소 전극(91) 드레인 전극(66, 76)의 접촉을 좋게 할 수 있다.
그러면, 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판에 대하여 설명한다.
제2 실시예에 따른 박막 트랜지스터 기판의 구조는 제1 실시예와 거의 동일하다. 다만, 질화규소로 이루어진 보호막(80) 대신 감광성 유기 절연막(90)을 사용하는 것이 다르다.
제2 실시예에 따른 박막 트랜지스터 기판을 제조하는 공정도 데이터 배선을 형성하는 공정까지는 제1 실시예와 동일하다. 그러면 그 이후의 공정을 도면을 참고로 하여 설명한다.
도 13 내지 도 18은 도 6a의 Ⅵb-Ⅵb'선에 대한 단면도로서 본 발명의 제2 실시예에 따라 박막 트랜지스터 기판을 제조하는 과정을 순서대로 나타낸 도면이다.
도 13에 나타낸 바와 같이, 데이터 배선 위에 감광성 유기 절연막(90)을 적층하고 제3 광마스크를 사용하여 노광한다. 이 때, 제3 광마스크는 제1 실시예에서와 동일한 패턴으로 형성한다. 노광된 감광성 유기 절연막(90)은 제1 실시예에서의 감광막과 마찬가지로 드레인 전극과 그 주변부의 상부에서는 위쪽 일부만 고분자가 분해되고, 게이트 패드와 데이터 패드 상부에서는 아래 부분까지 모두 고분자가 분해된다.
다음, 감광성 유기 절연막(90)을 현상하면, 도 14에 나타낸 바와 같이, B 부분에서는 두께가 없고, C 부분에서는 얇은 두께를 가지며, 나머지 A 부분에서는 두꺼운 두께를 가지는 패턴이 형성된다.
이어서, 도 15에 나타낸 바와 같이, 노출되어 있는 반도체층(40)과 그 하부의 게이트 절연막(30)을 식각하여 제거한다. 이 때, C 부분의 감광성 유기 절연막(90)은 모두 제거되지 않도록 식각 조건을 조절하여야 한다.
다음, 도 16에 나타낸 바와 같이, 애싱을 통하여 C 부분의 감광성 유기 절연막(90)을 제거한다.
다음, 도 17에 나타낸 바와 같이, C 부분을 통하여 노출되어 있는 반도체층(40)만을 제거한다. 이 때, 게이트 절연막(30)이 함께 식각되지 않는 식각 조건을 선택하여야 한다.
이어서, 알루미늄 또는 알루미늄-네오디늄으로 이루어져 있는 게이트 패드의 상부층(24)과 데이터 패드와 드레인 전극의 상부층(74, 76)을 식각하여 제거하고, ITO 또는 IZO를 증착하고 패터닝하여 화소 전극(91)과 보조 패드(92, 93)를 형성한다.
본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판에 대하여 도면을 참고로 하여 설명한다.
도 19a는 본 발명의 제3 및 제4 실시예에 따라 제조한 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 19b는 도 19a의 XIXb-XIXb'선에 대한 단면도로서 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
절연 기판(10) 위에 가로 방향으로 게이트 전극(16, 26) 및 게이트 패드(14, 24)와 연결되어 있는 게이트선(12, 22)이 형성되어 있고, 게이트선(12, 22)의 위에 게이트 절연막(30)이 형성되어 있으며, 게이트 전극(16, 26) 상부의 게이트 절연막(30) 위에 반도체섬(40)이 형성되어 있다. 이 때, 게이트 패드의 상부층(24)은 일부가 제거되어 있다.
반도체섬(40)의 위에는 양편으로 분리되어 있는 접촉층(55, 56)이 형성되어 있고, 접촉층(55, 56)의 위에는 소스 전극(65, 75)과 드레인 전극(66, 76)이 형성되어 있다. 소스 전극(65, 75)은 데이터선(62, 72)과 연결되어 있고, 데이터선(62, 72)의 일단에는 데이터 패드(64, 74)가 형성되어 있다. 이 때, 데이터 패드와 드레인 전극의 상부층(74, 76)을 일부분이 제거되어 있다.
데이터선(62, 72) 등의 위에는 보호막(80)이 형성되어 있는데, 보호막(80)에는 드레인 전극과 데이터 패드의 하부층(66, 64)을 노출시키는 접촉구(83, 82)와 게이트 패드의 하부층(14)을 노출시키는 접촉구(81)가 형성되어 있다.
보호막(80)의 위에는 접촉구(81)를 통하여 드레인 전극의 하부층(66)과 연결되어 있는 화소 전극(91)과 각각 게이트 패드와 데이터 패드의 하부층(14, 64)과 연결되어 있는 보조 게이트 패드(92)와 보조 데이터 패드(93)가 형성되어 있다.
이러한 구조의 박막 트랜지스터 기판을 제조하는 방법에 대하여 설명한다.
도 20a 와 도 21a는 제3 실시예에 따라 박막 트랜지스터 기판을 제조하는 과정을 순서대로 나타낸 배치도이고, 도 20b와 도 21b는 각각 도 20a의 XXb-XXb'선과 도 21a의 XXIb-XXIb'선에 대한 단면도이고, 도 22는 도 21a 및 도 21b의 다음 단계에서 광마스크의 정렬 상태를 나타내는 단면도이다.
먼저, 도 20a 및 도 20b에 나타낸 바와 같이, 하부층(12, 14, 16)과 상부층(22, 24, 26)을 차례로 증착하고, 제1 마스크를 사용하여 게이트 배선을 패터닝한다. 게이트 배선 위에 게이트 절연막(30), 반도체층(40), 접촉층(50)을 연속으로 증착하고 제2 마스크를 사용하여 패터닝하여 반도체층(40)과 접촉층(50)의 섬을 형성한다.
다음, 도 21a 및 도 21b에 나타낸 바와 같이, 데이터 하부층(62, 64, 65, 66)과 상부층(72, 74, 75, 76)을 차례로 증착하고 제3 마스크를 사용하여 패터닝함으로써 데이터 배선을 형성한다.
다음, 도 22에 나타낸 바와 같이, 데이터 배선을 식각 마스크로 하여 노출되어 있는 접촉층(50)을 식각하여 소스 전극 접촉층(55)과 드레인 전극 접촉층(56)으로 분리한 다음, 보호막(80)을 적층하고 감광막(PR)을 적층한 다음 제4 광마스크를 사용하여 노광한다.
이 때, 마스크의 정렬은 다음과 같다. 즉, 빛에 노출되는 부분(B, C) 중에서 C 부분은 투과율 조절막(220)만이 형성되어 있는 부분과 대응시키고 B 부분은 투과율 조절막(220)도 형성되어 있지 않은 부분과 대응시키며, 나머지 빛에 노출되지 않는 부분(A)은 투과율 조절막(220)과 불투명막(230)이 모두 형성되어 있는 부분과 대응시킨다. 여기서, C 부분은 드레인 전극(66, 76)의 일부와 그 주변의 게이트 절연막 위에 위치시키고, B 부분은 게이트 패드(14, 24)와 데이터 패드(64, 74) 상부에 위치시키며, A 부분은 나머지 부분에 위치시킨다.
다음, 감광막을 현상하고, 감광막과 함께 그 하부의 보호막(80)과 게이트 절연막(30)을 식각하여 게이트 패드(14, 24)와 데이터 패드(64, 74)를 노출시키는 접촉구(81, 82)와 드레인 전극(66, 76)과 그 주변의 게이트 절연막(30)을 노출시키는 접촉구(83)를 형성한다.
마지막으로, 노출되어 있는 게이트 패드 상부층(24)과 데이터 패드 및 드레인 전극의 상부층(74, 76)을 식각하여 제거하고 ITO 등을 증착하고 제5 마스크를 사용하여 패터닝함으로써 화소 전극(91)과 보조 패드(92, 93)를 형성한다.
이상에서 각 요소를 이루는 물질은 앞서의 제1 및 제3 실시예에서와 동일하다.
한편, 보호막(80)으로 감광성 유기 절연 물질을 사용할 수 있고, 이 때는 제4 마스크를 이용한 패터닝 과정이 제2 및 제4 실시예와 동일하게 된다.
이상과 같이, 부분에 따라 두께가 다른 감광막 패턴 또는 감광성 유기 절연막 패턴을 형성하고 이와 함께 그 하부의 박막을 식각함으로써 드레인 전극 주변에 공동이 생기는 것을 방지하고, 이를 통해 화소 전극과 드레인 전극간의 전기적 접촉을 좋게 할 수 있다.

Claims (14)

  1. 절연 기판 위에 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,
    상기 게이트 배선 위에 게이트 절연막, 반도체층 및 데이터 금속층을 차례로 적층하는 단계,
    상기 데이터 금속층을 패터닝하여 소스 및 드레인 전극과 데이터 패드를 포함하는 데이터 배선을 형성하는 단계,
    상기 데이터 배선 위에 보호막을 적층하는 단계,
    상기 보호막과 함께 상기 반도체층 및 상기 게이트 절연막을 패터닝하여 상기 게이트 패드를 노출시키는 제1 접촉구를 가지는 게이트 절연막 패턴을 형성하고, 상기 데이터 배선 사이의 상기 게이트 절연막을 노출시키는 제1 개구부를 가지는 반도체층 패턴을 형성하며, 상기 데이터 패드를 노출시키는 제2 접촉구와 상기 드레인 전극과 함께 상기 제1 개구부를 통하여 노출되어 있는 상기 게이트 절연막을 노출시키는 제2 개구부를 가지는 보호막 패턴을 형성하는 단계,
    상기 제2 개구부를 통하여 노출되어 있는 상기 게이트 절연막 위에 상기 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제1항에서,
    상기 보호막과 함께 상기 반도체층 및 상기 게이트 절연막을 패터닝하는 단계는
    감광막을 도포하는 단계,
    상기 감광막을 광마스크를 통하여 노광하는 단계,
    상기 노광된 감광막을 현상하여 상기 게이트 패드 상부에 위치하는 제1 부분, 상기 드레인 전극 상부 및 상기 데이터 배선 사이에 위치하며 상기 제1 부분보다 두꺼운 두께를 가지는 제2 부분 및 상기 제2 부분보다 두꺼운 두께를 가지는 제3 부분을 포함하는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴과 함께 상기 보호막, 반도체층 및 게이트 절연막을 식각하는 단계
    를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  3. 제2항에서,
    상기 광마스크는
    투명한 기판,
    상기 기판 위에 형성되어 있으며 빛을 일부만 투과시키는 MoSi막,
    상기 기판 위에 형성되어 있으며 불투명한 크롬막
    을 포함하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  4. 제2항에서,
    상기 광마스크는
    투명한 기판,
    상기 투명한 기판 위에 형성되어 있으며 슬릿 패턴이 형성되어 있는 부분과 상기 투명한 기판을 노출시키는 개구부
    를 가지는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  5. 제1항에서,
    상기 보호막은 감광성 유기 절연막이고,
    상기 보호막과 함께 상기 반도체층 및 상기 게이트 절연막을 패터닝하는 단계는
    상기 보호막을 광마스크를 통하여 노광하는 단계,
    상기 노광된 보호막을 현상하여 상기 게이트 패드 상부에 위치하는 제1 부분, 상기 드레인 전극 상부에 위치하며 상기 제1 부분보다 두꺼운 두께를 가지는 제2 부분 및 상기 제2 부분보다 두꺼운 두께를 가지는 제3 부분을 포함하는 보호막 패턴을 형성하는 단계,
    상기 보호막 패턴과 함께 상기 반도체층 및 게이트 절연막을 식각하는 단계
    를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  6. 제1항에서,
    상기 게이트 절연막, 반도체층 및 금속층을 차례로 적층하는 단계에서 상기 반도체층 적층 후에 접촉층을 더 적층하고, 상기 데이터 배선을 형성하는 단계에서 상기 접촉층도 함께 패터닝하여 상기 데이터 배선과 동일한 형태의 접촉층 패턴을 형성하는 박막 트랜지스터 기판의 제조 방법.
  7. 제1항에서,
    상기 데이터 금속층은 상부층과 하부층으로 이루어지는 이중층으로 형성하고, 상기 화소 전극을 형성하는 단계 이전에 노출되어 있는 상부층을 제거하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  8. 제7항에서,
    상기 상부층은 알루미늄층 또는 알루미늄-네오디늄층이고, 상기 하부층은 크롬층인 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  9. 제1항에서,
    상기 게이트 배선은 하부의 제1층과 상부의 제2층으로 이루어져 있으며, 상기 화소 전극을 형성하는 단계 이전에 노출되어 있는 제2층을 제거하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  10. 제9항에서,
    상기 제2층은 알루미늄층 또는 알루미늄-네오디늄층이고, 상기 제1층은 크롬층인 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  11. 제1항에서,
    상기 화소 전극은 ITO로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  12. 제1항에서,
    상기 화소 전극은 IZO로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  13. 제11항 또는 제12항에서,
    상기 화소 전극과 함께 게이트 패드를 덮는 보조 게이트 패드와 데이터 패드를 덮는 보조 데이터 패드를 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  14. 절연 기판 위에 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,
    상기 게이트 배선 위에 게이트 절연막, 반도체층 및 접촉층을 차례로 적층하는 단계,
    상기 접촉층과 반도체층을 패터닝하여 접촉층과 반도체층의 섬을 형성하는 단계,
    상기 접촉층섬 위에 소스 전극, 드레인 전극, 데이터 패드를 포함하는 데이터 배선을 형성하는 단계,
    상기 접촉층을 식각하는 단계,
    상기 데이터 배선 위에 보호막을 적층하는 단계,
    상기 보호막과 게이트 절연막을 함께 패터닝하여 상기 게이트 패드를 노출시키는 제1 접촉구를 가지는 게이트 절연막 패턴을 형성하고, 상기 데이터 패드를 노출시키는 제2 접촉구와 상기 드레인 전극과 그 주변의 상기 게이트 절연막을 노출시키는 제3 접촉구를 가지는 보호막 패턴을 형성하는 단계,
    상기 보호막 위에 화소 전극을 형성하는 단계
    를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
KR1019990028823A 1999-07-16 1999-07-16 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 KR100623982B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990028823A KR100623982B1 (ko) 1999-07-16 1999-07-16 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990028823A KR100623982B1 (ko) 1999-07-16 1999-07-16 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법

Publications (2)

Publication Number Publication Date
KR20010010117A true KR20010010117A (ko) 2001-02-05
KR100623982B1 KR100623982B1 (ko) 2006-09-13

Family

ID=19602246

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990028823A KR100623982B1 (ko) 1999-07-16 1999-07-16 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법

Country Status (1)

Country Link
KR (1) KR100623982B1 (ko)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100443831B1 (ko) * 2001-12-20 2004-08-09 엘지.필립스 엘시디 주식회사 액정표시소자의 제조 방법
KR100467993B1 (ko) * 2000-05-12 2005-01-24 가부시키가이샤 히타치세이사쿠쇼 액정 표시 장치
KR20050019278A (ko) * 2003-08-18 2005-03-03 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
KR100572824B1 (ko) * 2001-11-15 2006-04-25 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
KR100625030B1 (ko) * 2001-12-20 2006-09-20 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
KR100816339B1 (ko) * 2001-10-17 2008-03-24 삼성전자주식회사 박막 트랜지스터 기판
US7396695B2 (en) 2002-01-02 2008-07-08 Samsung Electronics Co., Ltd. Wire structure, a thin film transistor substrate of using the wire structure and a method of manufacturing the same
KR100848113B1 (ko) * 2002-05-09 2008-07-24 삼성전자주식회사 배선의 접촉 구조 및 그 제조 방법과 이를 포함하는 박막트랜지스터 어레이 기판 및 그 제조 방법
KR100864490B1 (ko) * 2002-06-07 2008-10-20 삼성전자주식회사 배선의 접촉부 및 이를 포함하는 박막 트랜지스터 기판
KR101492106B1 (ko) * 2008-11-25 2015-02-11 삼성디스플레이 주식회사 액정 표시 장치 및 이의 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100190041B1 (ko) * 1995-12-28 1999-06-01 윤종용 액정표시장치의 제조방법
KR100205869B1 (ko) * 1996-09-06 1999-07-01 구자홍 스태거형 박막트랜지스터의 제조방법과 그 구조
JP3228202B2 (ja) * 1997-11-18 2001-11-12 日本電気株式会社 横方向電界方式アクティブマトリクス型液晶表示装置およびその製造方法
KR100288150B1 (ko) * 1997-11-27 2001-05-02 구본준 액정표시장치의 제조방법
KR100595416B1 (ko) * 1998-09-11 2006-09-18 엘지.필립스 엘시디 주식회사 회절노광을 이용한 액정 표시 장치 제조 방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100467993B1 (ko) * 2000-05-12 2005-01-24 가부시키가이샤 히타치세이사쿠쇼 액정 표시 장치
KR100816339B1 (ko) * 2001-10-17 2008-03-24 삼성전자주식회사 박막 트랜지스터 기판
KR100572824B1 (ko) * 2001-11-15 2006-04-25 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
KR100443831B1 (ko) * 2001-12-20 2004-08-09 엘지.필립스 엘시디 주식회사 액정표시소자의 제조 방법
KR100625030B1 (ko) * 2001-12-20 2006-09-20 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
US7396695B2 (en) 2002-01-02 2008-07-08 Samsung Electronics Co., Ltd. Wire structure, a thin film transistor substrate of using the wire structure and a method of manufacturing the same
KR100980008B1 (ko) * 2002-01-02 2010-09-03 삼성전자주식회사 배선 구조, 이를 이용하는 박막 트랜지스터 기판 및 그제조 방법
KR100848113B1 (ko) * 2002-05-09 2008-07-24 삼성전자주식회사 배선의 접촉 구조 및 그 제조 방법과 이를 포함하는 박막트랜지스터 어레이 기판 및 그 제조 방법
KR100864490B1 (ko) * 2002-06-07 2008-10-20 삼성전자주식회사 배선의 접촉부 및 이를 포함하는 박막 트랜지스터 기판
KR20050019278A (ko) * 2003-08-18 2005-03-03 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
KR101492106B1 (ko) * 2008-11-25 2015-02-11 삼성디스플레이 주식회사 액정 표시 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
KR100623982B1 (ko) 2006-09-13

Similar Documents

Publication Publication Date Title
US7666697B2 (en) Thin film transistor substrate and method of manufacturing the same
US5998230A (en) Method for making liquid crystal display device with reduced mask steps
US7422916B2 (en) Method of manufacturing thin film transistor panel
KR20000033047A (ko) 박막트랜지스터의제조방법
KR100623982B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR100309925B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판과 그 제조 방법 및 이에 사용되는 광마스크
KR100783702B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR100543042B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR100623981B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100601171B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100590755B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법
KR100686236B1 (ko) 박막 트랜지스터 기판 및 그의 제조 방법
KR100695295B1 (ko) 배선 구조, 이를 이용한 박막 트랜지스터 기판 및 그 제조방법
KR100580397B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR100646788B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법
KR20010063416A (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100670042B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR100709710B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR100670050B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법
KR100878276B1 (ko) 박막 트랜지스터 기판 및 그의 제조 방법
KR100878263B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100895309B1 (ko) 박막 트랜지스터 어레이 기판 및 그의 제조 방법
KR20020043860A (ko) 액정 표시 장치용 어레이 기판 및 그 제조 방법
KR20020078294A (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100729768B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120814

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130830

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee