KR100816339B1 - 박막 트랜지스터 기판 - Google Patents
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Abstract
본 발명은 배선의 접촉부 형성 방법, 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로, 접촉부에서의 접촉 특성을 향상시키기 위하여, 이중층의 배선을 덮는 절연막을 형성하기 전에 배선의 상부 금속층의 일부를 미리 제거하여 접촉층에 접촉하는 하부 금속층의 일부를 드러낸다. 구체적으로, 본 발명에 따른 배선을 형성하기 위하여, 기판 위에 제1 배선층 및 제1 배선층의 일부를 드러내는 개구 패턴이 있는 제2 배선층을 가지는 이중층 구조를 가지는 배선을 형성한 후, 배선을 덮는 절연막을 형성한다. 이어, 절연막에 제1 배선층을 드러내는 접촉 구멍을 형성한 다음, 절연막 위에 접촉 구멍을 통하여 제1 배선층에 접촉하는 접촉층을 형성한다.
이중층 배선, 접촉 특성, 개구 패턴
Description
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 2는 도 1의 절단선 Ⅱ-Ⅱ'에 따른 박막 트랜지스터 기판의 단면도이고,
도 3a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 제조하기 위한 첫 번째 제조 단계에서의 기판의 배치도이고,
도 3b는 도 3a의 절단선 Ⅲb-Ⅲb'에 따른 기판의 단면도이고,
도 4 내지 도 7은 도 3b에 보인 게이트 배선을 형성하기 일련의 제조 단계에서의 기판의 단면도이고,
도 8a는 도 3a의 다음 제조 단계에서의 기판의 배치도이고,
도 8b는 도 8a의 절단선 Ⅷb-Ⅷb'에 따른 기판의 단면도이고,
도 9a는 도 8a의 다음 제조 단계에서의 기판의 배치도이고,
도 9b는 도 9a의 절단선 Ⅸb-Ⅸb'에 따른 기판의 단면도이고,
도 10a는 도 9a의 다음 제조 단계에서의 기판의 배치도이고,
도 10b는 도 10a의 절단선 Ⅹb-Ⅹb'에 따른 기판의 단면도이고,
도 11은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 12 및 도 13은 도 11의 절단선 ⅩⅡ-ⅩⅡ' 및 ⅩⅢ-ⅩⅢ'에 따른 박막 트랜지스터 기판의 단면도이고,
도 14a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 제조하기 위한 첫 번째 제조 단계에서의 기판의 배치도이고,
도 14b 및 도 14c는 도 14a의 절단선 ⅩⅣb-ⅩⅣb' 및 ⅩⅣc-ⅩⅣc'에 따른 기판의 단면도이고,
도 15a 내지 도 18a 및 도 15b 내지 도 18b는 도 14b 및 도 14c에 보인 게이트 배선을 형성하기 위한 일련의 제조 단계에서의 기판의 단면도이고,
도 19a는 도 14a의 다음 제조 단계에서의 기판의 배치도이고,
도 19b 및 도 19c는 도 19a의 절단선 ⅩⅨb-ⅩⅨb' 및 ⅩⅨc-ⅩⅨc'에 따른 기판의 단면도이고,
도 20a 내지 도 24a는 도 15b와 도 19b 사이의 중간 제조 단계에서의 기판의 단면도이고, 도 20b 내지 도 24b는 도 15c와 도 19c의 중간 제조 단계에서의 기판의 단면도이고,
도 25a는 도 19a의 다음 제조 단계에서의 기판의 배치도이고,
도 25b 및 도 25c는 도 25a의 절단선 ⅩⅩⅤb-ⅩⅩⅤb' 및 ⅩⅩⅤc-ⅩⅩⅤc'에 따른 기판의 단면도이다.
본 발명은 배선의 접촉부 형성 방법 및 이를 이용한 박막 트랜지스터 기판의 제조 방법에 관한 것으로 특히, 액정 표시 장치에 사용하는 것에 관한 것이다.
액정 표시 장치는 현재 널리 사용되고 있는 평판 표시 장치 중 하나로서, 서로 대향되는 두 개의 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 구성되어 있고, 이들 전극에 전압을 인가하여 액정층의 액정 분자들을 액정층에 투과되는 빛의 양을 조절하는 방식으로 화상을 표시한다. 여기서, 대향되는 두 개의 전극은 두 장의 기판 중 하나의 기판에 모두 형성될 수 있다.
박막 트랜지스터 기판은 이러한 액정 표시 장치가 채용하고 있는 여러 가지 기판 중의 하나로서, 다수의 배선과 다수의 전기적 소자가 형성되어 있다.
대면적 액정 표시 장치를 구현하기 위하여, 저저항 물질인 알루미늄 또는 알루미늄 합금을 사용하는 이중층 구조의 신호 배선이 이용되고 있다. 그런데, 알루미늄 또는 알루미늄 합금은 ITO와 같은 투명 도전 물질과의 불량한 접촉 특성을 가지고 있기 때문에, 알루미늄 또는 알루미늄 합금으로 이루어진 물질층을 포함하는 신호 배선에 ITO로 이루어진 접촉층을 접촉시키고자 하는 경우에 다음과 같은 공정이 이용된다.
먼저, 알루미늄층을 포함하는 이중층의 배선을 형성한 다음, 절연막을 형성한다. 이어, 절연막과 알루미늄층을 식각하여 게이트 배선의 다른 물질층을 드러내는 접촉 구멍을 형성한다. 이어, 배선의 알루미늄층이 아닌 다른 물질층에 접촉하는 접촉층을 형성한다.
그런데, 절연막과 알루미늄층을 식각하는 과정에서, 알루미늄층이 절연막보 다 더 식각되는 경우가 발생하여 알루미늄층이 절연막의 안쪽에까지 들어가서 식각되는 언더 컷(UNDERCUT)이 일어난다. 이러한 알루미늄층의 언더 컷은 접촉층의 스텝 커비리지(step coverage) 특성을 불량하게 하고, 접촉층의 절단을 유발하여 접촉부의 접촉 특성 불량을 야기한다.
본 발명이 이루고자 하는 기술적 과제는 접촉부에서의 접촉 특성을 향상시키려는 것이다.
이러한 과제를 해결하기 위하여 본 발명에서는 이중층의 배선을 덮는 절연막을 형성하기 전에 배선의 상부 금속층의 일부를 미리 제거하여 접촉층에 접촉하는 하부 금속층의 일부를 드러낸다.
구체적으로, 본 발명에 따른 배선의 형성 방법에는, 기판 위에 제1 배선층 및 제1 배선층의 일부를 드러내는 개구 패턴이 있는 제2 배선층을 가지는 이중층 구조를 가지는 배선을 형성한 후, 배선을 덮는 절연막을 형성한다. 이어, 절연막에 제1 배선층을 드러내는 접촉 구멍을 형성한 다음, 절연막 위에 접촉 구멍을 통하여 제1 배선층에 접촉하는 접촉층을 형성한다.
여기서, 배선을 형성하기 위하여, 제1 배선층 및 제2 배선층을 연속 증착한 후, 제2 배선층 위에 배선을 정의하는 제1 부분 및 개구 패턴을 정의하며, 제1 부분보다 얇은 두께를 가지는 제2 부분을 가지는 감광막 패턴을 형성한다. 이어, 감광막 패턴을 마스크로하여 제2 및 제1 배선층을 식각한 후, 감광막 패턴의 제2 부 분을 제거한다. 이어, 감광막 패턴의 제1 부분을 마스크로 제2 배선층을 식각한 후, 감광막 패턴의 제1 부분을 제거한다.
또한, 본 발명에 따른 박막 트랜지스터 기판의 제조를 위하여, 절연 기판 위에 상부층 및 하부층으로 이루어진 이중층 구조를 가지며, 게이트선, 게이트 전극 및 게이트 패드를 포함하고, 게이트 패드의 상부층에 게이트 패드의 하부층을 드러내는 개구 패턴을 가지는 게이트 배선을 형성한다. 이어, 게이트 배선을 덮는 게이트 절연막을 형성한 후, 게이트 절연막 위에 반도체 패턴 및 게이트 절연막 위에 데이터선, 반도체 패턴에 전기적으로 접촉하는 소스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성한다. 이어, 데이터 배선 및 반도체 패턴을 덮는 보호막을 형성한 후, 보호막 및 게이트 절연막에 드레인 전극 및 데이터 패드를 각각 드러내는 제1 및 제2 접촉 구멍과 게이트 패드의 하부층을 드러내는 제3 접촉 구멍을 형성한다. 이어, 제1 내지 제3 접촉 구멍을 통하여 드레인 전극, 데이터 패드 및 게이트 패드의 하부층에 접촉하는 화소 전극, 보조 데이터 패드 및 보조 게이트 패드를 형성한다.
여기서, 게이트 배선을 형성하기 위하여, 하부층 및 상부층을 연속적으로 증착한 후, 상부층 위에 게이트 배선을 정의하는 제1 부분 및 개구 패턴을 정의하되, 제1 부분보다 얇은 두께를 가지는 제2 부분을 가지는 제1 감광막 패턴을 형성한다. 이어, 제1 감광막 패턴을 마스크로하여 상부층 및 하부층을 식각한 후, 제1 감광막 패턴의 제2 부분을 제거한다. 이어, 제1 감광막 패턴의 제1 부분을 마스크로하여 상부층을 식각한 후, 감광막 패턴의 제1 부분을 제거한다. 이 때, 제1 감광막 패 턴은 투과 영역, 반투과 영역 및 비투과 영역을 가지는 광마스크를 사용하여 형성할 수 있다.
또한, 반도체 패턴 및 데이터 배선은 부분적으로 두께가 다른 제2 감광막 패턴을 이용한 사진 식각 공정으로 함께 형성할 수 있는데, 이러한 제2 감광막 패턴은 투과 영역, 반투과 영역 및 비투과 영역을 포함하는 광마스크를 사용하여 형성할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 기판은, 절연 기판 위에 상부층과 하부층으로 이루어진 이중층 구조로 형성되며, 게이트선, 게이트 전극 및 게이트 패드를 포함하고, 게이트 패드의 상부층은 게이트 패드의 하부층을 드러내는 개구 패턴을 가지는 게이트 배선이 형성되어 있다. 이러한 게이트 배선을 게이트 절연막이 덮고 있다. 게이트 절연막 위에는 반도체 패턴이 형성되어 있다. 또한, 게이트 절연막 위에는 데이터선, 상기 반도체 패턴에 전기적으로 접촉하는 소스 전극 및 드레인 전극을 포함하는 데이터 배선이 형성되어 있으며, 이러한 데이터 배선 및 반도체 패턴을 보호막이 덮고 있다. 보호막과 게이트 절연막에는 드레인 전극 및 데이터 패드를 각각 드러내는 제1 및 제2 접촉 구멍과 게이트 패드의 하부층을 드러내는 제3 접촉 구멍이 형성되어 있다. 그리고, 제1 내지 제3 접촉 구멍을 통하여 드레인 전극, 데이터 패드 및 게이트 패드의 하부층에 접촉하는 화소 전극, 보조 데이터 패드 및 보조 게이트 패드가 형성되어 있다. 여기서, 데이터 배선은 반도체 패턴 위에 형성될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 배치도를 나타낸 것 이고, 도 2는 도 1의 절단선 Ⅱ-Ⅱ'에 따른 박막 트랜지스터 기판의 단면도를 나타낸 것이다.
절연 기판(10) 위에 500∼3000Å 두께의 하부 금속층(201)과 500∼3000Å 두께의 상부 금속층(202)으로 이루어진 이중층 구조의 게이트 배선(22, 24, 26)이 형성되어 있다. 하부 금속층(201)은 크롬 또는 크롬 합금, 몰리브덴 또는 몰리브덴 합금, 질화 크롬 또는 질화 몰리브덴 따위의 금속 물질로 형성될 수 있고, 상부 금속층(202)은 알루미늄 또는 알루미늄 합금과 같이 저저항 금속 물질로 형성될 수 있다.
게이트 배선(22, 24, 26)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 일단에 형성되어 외부 구동 회로(도시하지 않음)와 전기적으로 접촉하는 게이트 패드(24) 및 게이트선(22)의 일부로서, 박막 트랜지스터의 하나의 전극인 게이트 전극(26)을 포함하고 있다.
여기서, 하부 금속층(201)과 상부 금속층(202)은 게이트 패드(24) 부분을 제외하고는 동일한 형상으로 형성되어 있다. 게이트 패드(24) 부분에서는, 상부 금속층(202)에 하부 금속층(201)의 일부를 드러내는 개구 패턴(P)이 형성되어 있다.
이러한 게이트 배선(22, 24, 26)을 질화 규소 또는 산화 규소와 같은 절연 물질로 이루어진 2500∼4500Å 두께의 게이트 절연막(30)이 덮고 있다.
게이트 절연막(30) 위에는 게이트 전극(26)과 중첩하고, 비정질 규소 등으로 이루어진 800∼1500Å 두께의 반도체 패턴(42)이 형성되어 있다. 반도체 패턴(42) 위에는 N형 불순물이 고농도로 도핑되어 있는 비정질 규소 등으로 이루어진 500∼800Å 두께의 저항성 접촉층(ohmic contact layer)(55, 56)이 형성되어 있다.
저항성 접촉층(55, 56)과 게이트 절연막(30) 위에는 알루미늄 또는 알루미늄 합금, 크롬 또는 크롬 합금, 몰리브덴 또는 몰리브덴 합금, 질화 크롬 또는 질화 몰리브덴 같은 도전 물질로 이루어진 2500∼3500Å 두께의 데이터 배선(62, 64, 65, 66)이 형성되어 있다.
데이터 배선(62, 64, 65, 66)은 세로 방향으로 뻗어 있으며 게이트선(22)과 교차하여 화소 영역을 정의하는 데이터선(62), 데이터선(62)의 일단에 연결되어 있으며, 외부 구동 회로와 전기적으로 접촉하는 데이터 패드(64), 데이터선(62)에서 돌출하여 하나의 저항성 접촉층(55) 위에까지 연장되어 있는 소스 전극(65) 및 소스 전극(65)의 대향 전극이며 다른 하나의 저항성 접촉층(56) 위로부터 화소 영역 내부의 게이트 절연막(30) 위에까지 연장되어 있는 드레인 전극(66)을 포함한다. 이 때, 데이터 배선(62, 64, 65, 66)은 이중층 이상의 구조로 형성할 수 있는데, 이 경우, 적어도 한 층은 저저항 특성을 가지는 금속 물질로 형성하는 것이 바람직하다.
이러한 데이터 배선(62, 64, 65, 66) 및 반도체 패턴(42)을 질화 규소 또는 산화 규소와 같은 절연 물질로 이루어진 500∼2000Å 두께의 보호막(70)이 덮고 있다.
보호막(70)에는 드레인 전극(66), 데이터 패드(64)를 각각 드러내는 제1 및 제2 접촉 구멍(72, 74)이 형성되어 있고, 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 제3 접촉 구멍(76)이 형성되어 있다.
여기서, 제3 접촉 구멍(76)은 게이트 패드(24)의 상부 금속층(202)의 개구 패턴(P)의 내부에 형성되어 있어서 게이트 패드(24)의 하부 금속층(201)을 직접 드러내고 있다. 또한, 제3 접촉 구멍(76)의 측면 프로파일이 계단 형상 혹은 라인 형상을 나타내고 있는데, 이러한 형상은 제3 접촉 구멍(76)의 측면을 따라 형성되는 접촉층의 스텝 커버리지 특성을 양호하게 한다.
보호막(70) 위에는 제1 접촉 구멍(72)을 통하여 드레인 전극(66)과 접촉하는 화소 전극(82), 제2 및 제3 접촉 구멍(74, 76)을 통하여 데이터 패드(64) 및 게이트 패드(24)에 연결되는 보조 데이터 패드(84) 및 보조 게이트 패드(86)가 형성되어 있다. 화소 전극(82), 보조 데이터 패드(84) 및 보조 게이트 패드(86)는 ITO 또는 IZO와 같은 투명 도전 물질로 형성될 수 있다.
이 때, 게이트 패드(24) 부분에서, 보조 게이트 패드(86)를 이루는 ITO 또는 IZO가 게이트 패드(24)의 상부 금속층(201)을 이루는 알루미늄 또는 알루미늄 합금에 접촉하지 않은 상태에서, 게이트 패드(24)의 하부 금속층(201)과 접촉하는 방식으로 게이트 패드(24)와 전기적으로 연결되어 있다. 제3 접촉 구멍(76)의 측면 프로파일이 언급한 바와 같이, 계단 형상 또는 라인 형상을 나타내기 때문에 보조 게이트 패드(86)의 스텝 커버리지 특성이 양호하며, 게이트 패드(24)에 안정적으로 접촉할 수 있다.
한 편, 제3 접촉 구멍(76)은 게이트 패드(24)의 상부 금속층(202)에 형성된 개구 패턴(P)보다 크게 형성될 수 있는데, 이 경우, 개구 패턴(P) 주변에 위치하는 게이트 패드(24)의 하부 금속층(201)의 일부가 게이트 패드(24)의 하부 금속층(201)과 함께 드러난다. 이 때에도 제3 접촉 구멍(76)과 개구 패턴(P)이 스텝 형상의 측면 프로파일을 가지고 있기 때문에, 보조 게이트 패드(86)는 양호한 스텝 커버리지 특성을 가지게 되며, 게이트 패드(24)와 안정적으로 접촉한다.
그러면, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 3a 내지 도 10b 및 도 1 및 도 2를 참조하여 상세히 설명한다.
우선, 도 3a 및 도 3b를 참조하면, 절연 기판(10) 위에 이중층(201, 202) 구조의 게이트 배선(22, 24, 26)을 형성한다. 게이트 배선(22, 24, 26)은 게이트선 (22), 게이트선(22)의 일단에 형성되어 게이트 패드(24) 및 게이트 전극(26)을 포함한다.
이 때, 하부 금속층(201)과 상부 금속층(202)은 게이트 패드(24) 부분을 제외하고는 동일한 형상으로 형성한다. 게이트 패드(24) 부분에서는, 상부 금속층 (202)에 하부 금속층(201)의 일부를 드러내는 개구 패턴(P)을 형성한다.
이러한 구조의 게이트 배선(22, 24, 26)은 하나의 마스크를 사용하여 형성할 수 있는데, 이에 대하여 도 4 내지 도 7을 참조하여 설명한다.
우선, 도 4를 참조하면, 절연 기판(10) 위에 크롬 또는 크롬 합금, 몰리브덴 또는 몰리브덴 합금, 질화 크롬 또는 질화 몰리브덴 따위의 도전 물질등을 사용하여 하부 금속층(201)을 증착하고, 연속하여, 알루미늄 또는 알루미늄 합금과 같이 저저항 특성을 가지는 금속 물질을 사용하여 상부 금속층(202)을 증착한다.
이어, 상부 금속층(202) 위에 감광막을 도포한 후, 선택 노광 및 현상을 진행하여 서로 다른 두께를 가지는 감광막 패턴(12, 14)을 형성한다. 여기서, 감광 막 패턴(12, 14)은 게이트 배선(22, 24, 26)이 형성될 부분(A)에 위치하는 제 1 부분(14) 및 게이트 패드(24)의 상부 금속층(202)에 형성될 개구 패턴이 형성될 부분(B)에 위치하는 제2 부분(12)을 포함한다. 기판의 기타 부분(C)에는 감광막 패턴이 존재하지 않는다.
여기서, 감광막 패턴의 제2 부분(14)을 감광막 패턴의 제1 부분(12)보다 얇게 형성한다. 감광막 패턴의 제1 부분(12)에 대한 감광막 패턴의 제2 부분(14)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다양하게 설정할 수 있는데, 제2 부분(14)의 두께를 제1 부분(12) 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 부분적으로 다른 두께를 가지는 감광막 패턴(12, 14)은 부분적으로 다른 투과율을 가지는 하나의 마스크(M)를 사용하여 형성한다. 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴, 혹은 반투명막이 있는 마스크를 사용한다. 이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분(C)에서는 감광막을 이루는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막에 대응되는 부분(B)에서는 빛의 조사량이 적으므로 감광막을 이루는 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분(A)에서는 고분자가 거의 분 해되지 않는다. 이때, 노광 시간을 지나치게 길게 하면, 슬릿 패턴이나 반투명막에 대응되는 부분(B)의 감광막을 이루는 분자들이 모두 분해되므로 그렇게 되지 않도록 해야 한다.
이와 같이 선택 노광된 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남는다.
다음, 도 5를 참조하면, 감광막 패턴(12, 14)을 마스크로하여 기타 부분(C)의 노출되어 있는 알루미늄 계열의 상부 도전층(202)과 하부 도전층(201)을 제거한다. 이렇게 하면, 동일한 형상의 상부 금속층(202)과 하부 금속층(201)으로 이루어진 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)의 패턴을 형성할 수 있다.
다음, 도 6을 참조하면, 감광막 패턴의 제2 부분(14)을 에싱 등에 의하여 제거하여, 게이트 패드(24)에서의 상부 금속층(202)의 일부를 드러낸다.
이 때, 감광막 패턴의 제1 부분(12) 역시 감광막 패턴의 제2 부분(14)과 함께 식각되므로, 그의 두께가 얇아진다.
다음, 도 7을 참조하면, 얇아진 감광막 패턴의 제1 부분(12)을 마스크로하여 게이트 패드(24)의 상부 금속층(202)을 식각하여 그 아래에 존재하는 하부 금속층(201)을 드러내는 개구 패턴(P)을 게이트 패드(24)의 상부 금속층(201)에 형성한다.
이어, 얇아진 감광막 패턴의 제1 부분(12)을 에싱 등에 의하여 제거하면, 도 3b에 도시한 바와 같은 단면 구조를 가지는 기판을 마련할 수 있다.
다음, 도 8a 및 8b를 참조하면, 이러한 게이트 배선(22, 24, 26)을 덮는 게이트 절연막(30)을 형성한다.
이어, 게이트 절연막(30) 위에 비정질 규소층 및 도전형 불순물이 도핑된 비정질 규소층을 순차적으로 형성한 후, 이 두 규소층을 사진 식각 공정으로 패터닝하여 반도체 패턴(42)과 저항성 접촉층 패턴(52)을 형성한다.
다음, 도 9a 및 도 9b를 참조하면, 저항성 접촉층 패턴(52) 및 게이트 절연막(30) 위로 데이터 배선용 금속층을 증착한 후, 이 금속층을 사진 식각 공정으로 패터닝하여 데이터 배선(62, 64, 65, 66)을 형성한다. 데이터 배선(62, 64, 65, 66)은 데이터선(62), 데이터 패드(64), 소스 전극(65) 및 드레인 전극(66)을 포함한다.
이어, 소스 전극(65)과 드레인 전극(66)을 마스크로 하여 저항성 접촉층 패턴(52)을 식각하여 소스 전극(65)과 접촉하는 저항성 접촉층(55) 및 드레인 전극(66)과 접촉하는 저항성 접촉층(56)으로 분리한다.
다음, 도 10a 및 도 10b에 도시한 바와 같이, 데이터 배선(62, 64, 65, 66) 및 반도체 패턴(42)을 덮는 질화 규소 등과 같은 절연 물질로 이루어진 보호막(70)을 형성한다.
이어, 보호막(70) 및 게이트 절연막(30)을 사진 식각 공정으로 패터닝하여, 드레인 전극(66), 데이터 패드(64) 및 게이트 패드(24)를 드러내는 제1 내지 제3 접촉 구멍(72, 74, 76)을 각각 형성한다.
이 때, 제3 접촉 구멍(76)은 게이트 패드(24)의 상부 금속층(202)에 형성된 개구 패턴(P)의 내부에 위치하도록 형성함으로써, 게이트 패드(24)의 하부 금속층(201)을 드러낼 수 있도록 한다.
여기서, 제3 접촉 구멍(76)은 개구 패턴(P)보다 크게 형성할 수 있는데, 이 경우, 게이트 패드(24)의 하부 금속층(201)이 드러남과 동시에 게이트 패드(24)의 상부 금속층(201)의 일부가 함께 드러날 수 있다.
이어, 제1 내지 제3 접촉 구멍(72, 74, 76)을 통하여 드러난 배선 부분을 포함하는 기판의 노출된 전면 위에 ITO 또는 IZO로 이루어진 투명 도전층을 증착한 후, 이 투명 도전층을 사진 식각 공정으로 패터닝하여 제1 접촉 구멍(72)을 통하여 드레인 전극(66)에 연결되는 화소 전극(82), 제2 및 제3 접촉 구멍(74, 76)을 통하여 데이터 패드(64) 및 게이트 패드(24)에 연결되는 보조 데이터 패드(84) 및 보조 게이트 패드(86)를 각각 형성한다.
이 때, 보조 게이트 패드(86)는 게이트 패드(24)의 하부 금속층(201)에 접촉함으로써, 게이트 패드(24)와 전기적으로 연결된다.
도 11은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도를 나타낸 것이고, 도 12 및 도 13은 도 11의 절단선 ⅩⅡ-ⅩⅡ' 및 ⅩⅢ-ⅩⅢ'에 따른 박막 트랜지스터 기판의 단면도를 나타낸 것이다.
절연 기판(10) 위에 크롬 또는 크롬 합금, 몰리브덴 또는 몰리브덴 합금, 질화 크롬 또는 질화 몰리브덴 따위의 금속 물질로 이루어진 500∼3000Å 두께의 하부 금속층(201)과 알루미늄 또는 알루미늄 합금과 같이 저저항 금속 물질로 이루어 진 500∼3000Å 두께의 상부 금속층(201)을 포함하는 이중층 구조를 가지는 게이트 배선(22, 24, 26, 28)이 형성되어 있다.
게이트 배선(22, 24, 26, 28)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 일단에 형성되어 외부 구동 회로(도시하지 않음)와 전기적으로 접촉하는 게이트 패드(24) 및 게이트선(22)의 일부로서, 박막 트랜지스터의 하나의 전극인 게이트 전극(26)을 포함하는 게이트선부(22, 24, 26)와 게이트선(22)과 평행하며 상판의 공통 전극에 입력되는 공통 전극 전압 따위의 전압을 외부로부터 인가받는 유지 축전기용 유지 전극(28)을 포함한다.
유지 전극(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다.
여기서, 하부 금속층(201)과 상부 금속층(202)은 게이트 패드(24) 부분을 제외하고는 동일한 형상으로 형성되어 있다. 게이트 패드(24) 부분에서는, 상부 금속층(202)에 하부 금속층(201)의 일부를 드러내는 개구 패턴(P)이 형성되어 있다.
이러한 게이트 배선(22, 24, 26, 28) 위에는 질화 규소 따위로 이루어진 2500∼4000Å 두께의 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 비정질 규소와 같은 반도체 물질로 이루어진 800∼1500Å 두께의 반도체 패턴(42, 48)이 형성되어 있고, 반도체 패턴(42, 48) 위에는 n형 불순물이 고농도로 도핑되어 있는 비정질 규소와 같은 불순물이 도핑된 반 도체 물질로 이루어진 500∼800Å 두께의 저항성 접촉층 패턴(55, 56, 58)이 형성되어 있다. 저항성 접촉층 패턴(55, 56, 58) 위에는 크롬 또는 크롬 합금과 같은 크롬 계열, 몰리브덴 또는 몰리브덴 합금과 같은 몰리브덴 계열, 질화 크롬 또는 질화 몰리브덴 따위의 도전 물질로 이루어진 2500∼3500Å 두께의 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다.
이 때, 데이터 배선(62, 64, 65, 66, 68)은 이중층 이상의 구조로 형성할 수 있는데, 이 경우, 적어도 한 층은 저저항 특성을 가지는 금속 물질로 형성하는 것이 바람직하다.
데이터 배선(62, 64, 65, 66, 68)은 세로 방향으로 뻗어 있으며 게이트선(22)과 교차하여 화소 영역을 정의하는 데이터선(62), 데이터선(62)의 일단에 연결되어 있으며, 외부 구동 회로(도시하지 않음)와 전기적으로 접촉하는 데이터 패드(64), 박막 트랜지스터의 소스 전극(65) 및 드레인 전극(66)으로 이루어지는 데이터선부(62, 64, 65, 66)와 유지 전극(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(68)을 포함하고 있다.
반도체 패턴(42, 48)은 박막 트랜지스터용 반도체 패턴(42)과 유지 축전기용 반도체 패턴(48)을 포함하는데, 소스 전극(65)과 드레인 전극(66) 사이의 영역 즉, 박막 트랜지스터의 채널 영역을 제외하면, 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 즉, 유지 축전기용 반도체 패턴(48)은 유지 축전기용 도전체 패턴(68) 및 유지 축전기용 접촉층 패턴(58)과 동일한 반면에, 박막 트랜지스터용 반도체 패턴(42)은 데이터선(62), 데이터 패드(64), 소스 전극(65) 및 드레인 전극(66)이 이루는 데이터선부(62, 64, 65, 66)와는 동일하되, 소스 전극(65)과 드레인 전극(66)의 사이에 위치하는 박막 트랜지스터의 채널로 정의되는 영역을 더 포함하고 있다.
저항성 접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 동일한 형태를 가진다. 이 때, 하나의 저항성 접촉층 패턴(55)은 일체를 이루는 데이터선(62), 데이터 패드(64) 및 소소 전극(65)에 접촉되어 있고, 다른 저항성 접촉층 패턴은 드레인 전극(66)에 접촉되어 있고, 또 다른 접촉층 패턴(58)은 유지 축전기용 도전체 패턴(68)에 접촉되어 있다.
이러한 데이터 배선(62, 64, 65, 66, 68) 및 반도체 패턴(42)을 질화 규소 또는 산화 규소와 같은 절연 물질로 이루어진 500∼2000Å 두께의 보호막(70)이 덮고 있다.
보호막(70)에는 드레인 전극(66) 및 데이터 패드(64)를 드러내는 제1 및 제2 접촉 구멍(72, 74)이 형성되어 있고, 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 제3 접촉 구멍(76)이 형성되어 있다. 또한, 보호막(70)에는 유지 축전기용 도전체 패턴(68)을 드러내는 제4 접촉 구멍(78)이 형성되어 있다.
여기서, 제3 접촉 구멍(76)은 게이트 패드(24)의 상부 금속층(202)의 개구 패턴(P)의 내부에 형성되어 있어서 게이트 패드(24)의 하부 금속층(201)을 직접 드러내고 있다. 또한, 제3 접촉 구멍(76)의 측면 프로파일이 계단 형상 혹은 라인 형상을 나타내고 있는데, 이러한 형상은 제3 접촉 구멍(76)의 측면을 따라 형성되는 접촉층의 스텝 커버리지 특성을 양호하게 한다.
보호막(70) 위에는 제1 및 제4 접촉 구멍(72, 78)을 통하여 드레인 전극(66)과 접촉하는 화소 전극(82), 제2 및 제3 접촉 구멍(74, 76)을 통하여 데이터 패드(64) 및 게이트 패드(24)에 각각 연결되는 보조 데이터 패드(84) 및 보조 게이트 패드(86)가 형성되어 있다. 화소 전극(82), 보조 데이터 패드(84) 및 보조 게이트 패드(86)는 ITO 또는 IZO와 같은 투명 도전 물질로 형성될 수 있다.
여기서, 게이트 패드(24) 부분에서, 보조 게이트 패드(86)를 이루는 ITO 또는 IZO가 게이트 패드(24)의 상부 금속층(201)을 이루는 알루미늄 또는 알루미늄 합금에 접촉하지 않은 상태에서 게이트 패드(24)의 하부 금속층(201)과 접촉하는 방식으로 게이트 패드(24)와 전기적으로 연결된다. 제3 접촉 구멍(76)의 측면 프로파일이 언급한 바와 같이, 계단 형상 또는 라인 형상을 나타내기 때문에 보조 게이트 패드(86)의 스텝 커버리지 특성이 양호하며, 게이트 패드(24)에 안정적으로 접촉할 수 있다.
한 편, 제3 접촉 구멍(76)은 게이트 패드(24)의 상부 금속층(202)에 형성된 개구 패턴(P)보다 크게 형성될 수 있는데, 이 경우, 개구 패턴(P) 주변에 위치하는 게이트 패드(24)의 하부 금속층(201)의 일부가 게이트 패드(24)의 하부 금속층(201)과 함께 드러날 수 있다. 이 때에도 제3 접촉 구멍(76)과 개구 패턴(P)의 측면 프로파일이 스텝 형상을 나타내고 있기 때문에, 보조 게이트 패드(86)는 양호한 스텝 커버리지 특성을 가지게 되며, 게이트 패드(24)와 안정적 으로 접촉한다.
그러면, 본 발명의 제2 실시예에 따른 액정 표시 장치의 제조 방법에 대하여 14a 내지 도 25c 및 앞서의 도 11, 도 12 및 도 13을 참조하여 상세히 설명한다.
먼저, 도 14a, 도 14b 및 도 14c에 도시한 바와 같이, 절연 기판(10) 위에 이중층(201, 202) 구조의 게이트 배선(22, 24, 26, 28)을 형성한다.
게이트 배선(22, 24, 26, 28)은 게이트선(22), 게이트선(22)의 일단에 형성되는 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트선부(22, 24, 26)와 유지 축전기용 유지 전극(28)을 포함한다.
이 때, 하부 금속층(201)과 상부 금속층(202)을 게이트 패드(24) 부분을 제외하고는 동일한 형상으로 형성한다. 게이트 패드(24) 부분에서는, 상부 금속층 (202)에 하부 금속층(201)의 일부를 드러내는 개구 패턴(P)을 형성한다.
이러한 구조의 게이트 배선(22, 24, 26, 28)은 하나의 마스크를 사용하여 형성할 수 있는데, 이에 대하여 도 15a 내지 도 18b를 참조하여 설명한다.
우선, 도 15a 및 도 15b를 참조하면, 절연 기판(10) 위에 크롬 또는 크롬 합금, 몰리브덴 또는 몰리브덴 합금, 질화 크롬 또는 질화 몰리브덴 따위의 도전 물질등을 사용하여 하부 금속층(201)을 증착하고, 연속하여, 알루미늄 또는 알루미늄 합금과 같이 저저항 특성이 우수한 금속 물질을 사용하여 상부 금속층(202)을 증착한다.
이어, 상부 금속층(202) 위에 감광막을 도포한 후, 선택 노광 및 현상을 진행하여 서로 다른 두께를 가지는 감광막 패턴(12, 14)을 형성한다. 여기서, 감광 막 패턴(12, 14)은 게이트 배선(22, 24, 26, 28)이 형성될 부분(A)에 위치하는 제1 부분(12) 및 게이트 패드(24)의 상부 금속층(202)에 있는 개구 패턴(P)이 형성될 부분(B)에 위치하는 제2 부분(14)을 포함한다. 기판의 기타 부분(C)에는 감광막 패턴이 존재하지 않는다.
이 때, 감광막 패턴의 제2 부분(14)을 감광막 패턴의 제1 부분(12)보다 얇게 형성한다. 감광막 패턴의 제1 부분(12)에 대한 감광막 패턴의 제2 부분(14)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제2 부분(14)의 두께를 제1 부분(12) 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 부분적으로 다른 두께를 가지는 감광막 패턴(12, 14)은 부분적으로 다른 투과율을 가지는 하나의 마스크(M)를 사용하여 형성할 수 있는데, 이에 대해서는 본 발명의 제1 실시예를 통하여 이미 설명한 바와 같다.
다음, 도 16a 및 도 16b를 참조하면, 감광막 패턴(12, 14)을 마스크로하여 기타 부분(C)의 노출되어 있는 알루미늄 계열의 상부 도전층(202)과 하부 도전층 (201)을 제거한다.
이렇게 하면, 동일한 형상의 상부 금속층(202)과 하부 금속층(201)으로 이루어진 게이트선(22), 게이트 패드(24), 게이트 전극(26) 및 유기 축전기용 유지 전극(28)을 포함하는 게이트 배선(22, 24, 26, 28)의 패턴을 형성할 수 있다.
다음, 도 17a 및 도 17b를 참조하면, 감광막 패턴의 제2 부분(14)을 에싱 등에 의하여 제거하여, 게이트 패드(24)에서의 상부 금속층(202)의 일부를 드러낸다. 이 때, 감광막 패턴의 제1 부분(14) 역시 함께 식각되므로, 그의 두께가 얇아진다.
다음, 도 18a 및 도 18b를 참조하면, 얇아진 감광막 패턴의 제1 부분(12)을 마스크로하여 게이트 패드(24)의 상부 금속층(202)을 식각하여 그 하단에 존재하는 하부 금속층(201)을 드러내는 개구 패턴(P)을 게이트 패드(24)의 상부 금속층(202)에 형성한다.
이어, 잔류된 감광막 패턴의 제1 부분(12)을 에싱 등에 의하여 제거하면, 도 14b 및 도 14c에 도시한 바와 같은 단면 구조를 가지는 기판을 마련할 수 있다.
다음, 도 19a, 도 19b 및 도 19c에 도시한 바와 같이, 이러한 게이트 배선(22, 24, 26, 28)을 덮는 질화 규소 등의 절연 물질로 이루어진 게이트 절연막(30)을 형성한다.
이어, 게이트 절연막(30) 위에 반도체 패턴(42, 48), 저항성 접촉층 패턴 (55, 56, 58) 및 데이터 배선(62, 64, 65, 66, 68)을 형성한다. 이 때, 데이터 배선(62, 64, 65, 66, 68)은 데이터선(62), 데이터 패드(64), 소스 전극(65) 및 드레인 전극(66)으로 이루어지는 데이터선부(62, 64, 65, 66) 및 유지 축전기용 유지 전극(68)을 포함한다.
데이터 배선(62, 64, 65, 66, 68) 하단에는 그와 동일한 패턴을 가지는 저항성 접촉층 패턴(55, 56, 58)이 접촉되어 있고, 저항성 접촉층 패턴(55, 56, 58) 하단에는 박막 트랜지스터용 반도체 패턴(42)과 유지 축전기용 반도체 패턴(48)을 포함하는 반도체 패턴(42, 48)이 접촉되어 있다. 박막 트랜지스터용 반도체 패턴(42)은 데이터선부(62, 64, 65, 66)와는 동일하되, 소스 전극(65)과 드레인 전극(66)의 사이에 위치하는 박막 트랜지스터의 채널로 정의되는 영역을 더 포함한 다.
이러한 데이터 배선(62, 64, 65, 66, 68), 저항성 접촉층(55, 56, 58) 및 반도체 패턴(42, 48)도 하나의 마스크만을 사용하여 형성할 수 있다. 이를 도 21a 내지 도 25b를 참조하여 자세히 설명한다.
우선, 도 20a 및 도 20b에 도시한 바와 같이, 게이트 절연막(30) 위에 반도체층(40), 불순물이 도핑된 반도체층(50)을 화학 기상 증착법을 이용하여 연속 증착한다. 그리고, 계속해서, 데이터 배선용 금속층(60)을 증착한다.
다음, 도 21a 및 도 21b에 도시한 바와 같이, 데이터 배선용 금속층(60) 위에 감광막을 도포한 후, 선택 노광 및 현상을 진행하여 서로 다른 두께를 가지는 감광막 패턴(112, 114)을 형성한다. 여기서, 감광막 패턴(112, 114)은 데이터 배선 부분(A)에 위치한 감광막의 제1 부분(112)이 박막 트랜지스터의 채널부(B), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 감광막의 제2 부분(114)보다 두껍게 되도록 형성하며, 기타 부분(C)은 잔류하지 않도록 형성된다. 감광막의 제2 부분(114)과 감광막의 제1 부분(112)의 두께는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제2 부분(114)의 두께를 제 1 부분(112) 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 부분적으로 다른 두께를 가지는 감광막 패턴은 부분적으로 다른 투과율을 가지는 하나의 마스크를 사용할 수 있는데, 이에 대하여는 본 발명의 제1 실시예에를 통하여 이미 설명한 바와 같다.
다음, 도 22a 및 도 22b에 도시한 바와 같이, 감광막 패턴(112, 114)을 마스 크로하여 기타 부분(C)의 노출되어 있는 알루미늄 계열의 상부 도전층(602)과 하부 도전층(601)을 제거하여 그 하부의 불순물이 도핑된 반도체층(50)을 노출시킨다.
이렇게 하면, 채널부(B) 및 데이터 배선부(A)에 있는 도전체 패턴(67, 68)만이 남고, 기타 부분(B)의 도전층은 제거되어 그 하부에 위치하는 불순물이 도핑된 반도체층(50)이 드러난다. 도전체 패턴(68)은 유지 축전기용 도전체 패턴이고, 도전체 패턴(67)은 소스 전극(65)과 드레인 전극(66)이 아직 분리되지 않아 일체인 상태로 존재하는 데이터 배선 금속층이다.
다음, 도 23a 및 도 23b에 도시한 바와 같이, 기타 부분(C)의 노출된 불순물이 도핑된 반도체층(50) 및 그 하부의 반도체층(40)을 감광막의 제 2 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 불순물이 도핑된 반도체층(50) 및 반도체층(40)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다.
감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우, 감광막의 제 2 부분(114)의 두께는 반도체층(40)과 불순물이 도핑된 반도체층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이렇게 하면, 채널부(B)에 위치한 감광막의 제 2 부분(114)이 제거되어 채널 부(B)의 도전체 패턴(67)이 드러나고, 기타 부분(C)의 불순물이 도핑된 반도체층(50) 및 반도체층(40)은 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(A)의 감광막의 제 1 부분(112) 역시 식각되므로 두께가 얇아진다.
이 단계에서 박막 트랜지스터용 반도체 패턴(42)과 유지 축전기용 반도체 패턴(48)을 포함하는 반도체 패턴(42, 48)이 완성된다.
그리고, 박막 트랜지스터용 반도체 패턴(42) 위에는 저항성 접촉층(57)이 반도체 패턴(42)과 동일한 패턴으로 형성되어 있고, 유지 축전기용 반도체 패턴(48) 위에도 저항성 접촉층(58)이 반도체 패턴(48)과 동일한 패턴으로 형성되어 있다.
이어, 에싱(ashing)을 통하여 채널부(B)의 도전체 패턴(67) 표면에 남아 있는 감광막의 제 2 부분의 잔류물을 제거하여 한다.
다음, 도 24a 및 24b에 도시한 바와 같이, 남아 있는 감광막 패턴의 제 1 부분(112)을 마스크로하여 채널부(B)에 위치하는 이중층의 도전체 패턴(67) 및 그 하부의 저항성 접촉층 패턴(57) 부분을 식각하여 제거한다.
이때, 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제1 부분(112)도 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 감광막 패턴의 제1 부분 (112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 도전체 패턴(67)에서 소스 전극(65)과 드레인 전극(66)이 분리 되어 데이터선(62), 소스 전극(65) 및 드레인 전극(68)이 완성되고, 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.
마지막으로 데이터 배선부(A)에 남아 있는 감광막 패턴의 제1 부분(112)을 에싱 작업에 의하여 제거하면, 도 19b 및 도 19c에 보인 바와 같은 단면 구조를 얻을 수 있다.
다음, 도 25a, 도 25b 및 도 25c에 도시한 바와 같이, 데이터 배선(62, 64, 65, 66, 68) 및 반도체 패턴(42, 48)을 덮는 질화 규소 등과 같은 절연 물질로 이루어진 보호막(70)을 형성한다.
이어, 보호막(70) 및 게이트 절연막(30)을 사진 식각 공정으로 패터닝하여, 드레인 전극(66), 데이터 패드(64), 게이트 패드(24) 및 유지 축전기용 도전체 패턴(68)을 각각 드러내는 제1 내지 제4 접촉 구멍(72, 74, 76, 78)을 형성한다.
이 때, 제3 접촉 구멍(76)은 게이트 패드(24)의 상부 금속층(202)에 형성된 개구 패턴(P)의 적어도 일부 바람직하게는 개구 패턴(P)의 내부에 위치하도록 형성함으로써, 제3 접촉 구멍(76) 및 개구 패턴(25)을 통하여 게이트 패드(24)의 하부 금속층(201)을 드러낼 수 있도록 한다.
다음, 도 11, 도 12 및 도 13을 참조하면, 제1 내지 제4 접촉 구멍(72, 74, 76, 78)을 통하여 드러난 배선 부분을 포함하는 기판의 노출된 전면 위에 ITO 또는 IZO로 이루어진 투명 도전층을 증착한다.
이어, 이 투명 도전층을 사진 식각 공정으로 패터닝하여 제1 및 제4 접촉 구멍(72, 78)을 통하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(68)과 연결되 는 화소 전극(82), 제2 및 제3 접촉 구멍(74, 76)을 통하여 데이트 패드(64) 및 게이트 패드(24)에 각각 연결되는 보조 데이터 패드(84) 및 보조 게이트 패드(86)를 형성한다.
상술한 바와 같이, 본 발명에서는 이중층 이상의 층구조를 가지는 배선을 이용할 때, 이러한 배선을 덮는 절연막을 형성하기 전에 배선의 상부 금속층의 일부를 미리 제거하여 그의 하부 금속층의 일부를 드러낸다. 이어, 절연막을 형성한 후, 배선의 하부 금속층을 드러내는 접촉 구멍을 형성한 후, 이 접촉 구멍을 통하여 배선의 하부 금속층에 접촉되는 접촉층을 형성함으로써, 배선과 접촉층의 양호한 접촉을 유도한다.
이러한 본 발명은 상술한 게이트 패드 부분의 접촉부 이외에, 데이터 배선을 이중층 이상의 층구조로 형성할 경우, 데이터 패드 부분의 접촉부 및 드레인 전극 부분의 접촉부 등에도 적용될 수 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판은 배선과 이에 접촉하는 접촉층의 접촉 특성을 향상시킴으로써 접촉부의 신뢰성을 향상시킬 수 있다.
Claims (9)
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- 절연 기판 위에 상부층과 하부층으로 이루어진 이중층 구조로 형성되며, 게이트선, 게이트 전극 및 게이트 패드를 포함하고, 상기 게이트 패드의 상부층은 상기 게이트 패드의 하부층을 드러내는 개구 패턴을 가지는 게이트 배선,상기 게이트 배선을 덮는 게이트 절연막,상기 게이트 절연막 위에 형성되는 반도체 패턴,상기 게이트 절연막 위에 형성되며, 데이터선, 상기 반도체 패턴에 전기적으로 접촉하는 소스 전극 및 드레인 전극을 포함하는 데이터 배선,상기 데이터 배선 및 상기 반도체 패턴을 덮는 보호막,상기 보호막과 상기 게이트 절연막에 상기 드레인 전극 및 상기 데이터 패드를 각각 드러내는 제1 및 제2 접촉 구멍과 상기 게이트 패드의 하부층을 드러내는 제3 접촉 구멍,상기 제1 내지 제3 접촉 구멍을 통하여 상기 드레인 전극, 상기 데이터 패드 및 상기 게이트 패드의 하부층에 접촉하는 화소 전극, 보조 데이터 패드 및 보조 게이트 패드를 포함하고,상기 제3 접촉 구멍의 경계선은 상기 개구 패턴의 경계선 내에 위치하는 박막 트랜지스터 기판.
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