KR100783693B1 - 접촉 구멍 형성 방법 및 이를 이용한 박막 트랜지스터기판 제조 방법 - Google Patents

Abstract

본 발명은 측면 식각법을 이용하여 절연막을 선택적으로 제거함으로써 스텝 형상의 접촉 구멍을 형성하고, 이러한 접촉 구멍의 형성 방법을 박막 트랜지스터 기판의 제조 방법에 채용한다. 이러한 접촉 구멍의 형성 방법을 이용하여 박막 트랜지스터 기판을 제조하기 위하여는, 기판 위에 게이트선, 게이트 전극을 포함하는 게이트 배선을 형성하고, 게이트 배선을 덮는 게이트 절연막을 형성한다. 이어, 게이트 절연막 위에 반도체층 및 게이트선에 교차하는 데이터선, 반도체의 일부분에 접촉되는 소스 전극, 소스 전극에 대응되어 반도체층의 다른 부분에 접촉되는 드레인 전극을 포함하는 이중층 구조의 데이터 배선을 형성한 다음, 데이터 배선 및 반도체층을 덮는 보호막을 형성한다. 이어, 보호막 및 드레인 전극의 상부 금속층에 데이터 배선의 하부 금속층을 드러내되, 스텝 형상을 가지는 접촉 구멍을 형성한 후, 접촉 구멍을 통하여 드레인 전극에 연결되는 화소 전극을 형성한다.

스텝 형상의 접촉 구멍, 측면 식각, 공정 단순화

Description

접촉 구멍 형성 방법 및 이를 이용한 박막 트랜지스터 기판 제조 방법 {METHOD FOR FORMING CONTACT HOLE AND METHOD FOR FABRICATING THIN FILM TRANSISTOR PLATE}

도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 배치도이고,

도 2a와 도 2b는 도 1에 보인 절단선 Ⅱ-Ⅱ'을 따라 나타낸 단면도의 두 실시예를 나타낸 것이고,

도 3은 도 1에 보인 절단선 Ⅲ-Ⅲ'을 따라 각각 나타낸 단면도이고,

도 4a는 도 1에 보인 박막 트랜지스터 기판의 처음 제조 단계에서의 배치도이고,

도 4b와 도 4c는 도 4a에 보인 절단선 Ⅳb-Ⅳb'과 Ⅳc-Ⅳc'을 따라 각각 나타낸 단면도이고,

도 5a는 도 4a의 다음 단계에서의 기판의 배치도이고,

도 5b와 도 5c는 도 5a에 보인 절단선 Ⅴb-Ⅴb'과 Ⅴc-Ⅴc'을 따라 각각 나타낸 단면도이고,

도 6a, 도 7a, 도 8a 및 도 9a는 도 4b와 도 5b 사이에 실시되는 중간 제조 단계의 단면도이고,

도 6b, 도 7b, 도 8b 및 도 9b는 도 4c와 도 5c 사이에 실시되는 중간 제조 단계의 단면도이도,

도 10a는 도 5a의 다음 단계에서의 기판의 배치도이고,

도 10b와 도 10c는 도 10a에 보인 절단선 Ⅹb-Ⅹb'과 Ⅹc-Ⅹc'을 따라 각각 나타낸 단면도이고,

도 11a, 도 12a, 도 13a 및 도 14a는 도 5b와 도 10b 사이에 실시되는 중간 제조 단계의 단면도이고,

도 11b, 도 12b, 도 13b 및 도 14b는 도 5c와 도 10c 사이에 실시되는 중간 제조 단계의 단면도이고,

도 15a는 도 10a의 다음 단계에서의 기판의 배치도이고,

도 15b와 도 15c는 도 15에 보인 절단선 ⅩⅤb-ⅩⅤb'과 ⅩⅤc-ⅩⅤc'를 따라 각각 나타낸 단면도이고,

도 16은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 배치도이고,

도 17a와 도 17b는 도 16에 보인 절단선 ⅩⅦ-ⅩⅦ'을 따라 나타낸 단면도의 두 실시예를 나타낸 것이고,

도 18a는 도 16에 보인 박막 트랜지스터 기판의 처음 제조 단계에서의 배치도이고,

도 18b는 도 18a에 보인 절단선 ⅩⅧb-ⅩⅧb'을 따라 나타낸 단면도이고,

도 19a는 도 18a의 다음 단계에서의 기판의 배치도이고,

도 19b는 도 19a에 보인 절단선 ⅩⅨb-ⅩⅨb'을 따라 나타낸 단면도이고,

도 20a는 도 19a의 다음 단계에서의 기판의 배치도이고,

도 20b는 도 20a에 보인 절단선 ⅩⅩb-ⅩⅩb'을 따라 나타낸 단면도이고,

도 21a는 도 20a의 다음 단계에서의 기판의 배치도이고,

도 21b는 도 21a에 보인 절단선 ⅩⅩⅠb-ⅩⅩⅠb'을 따라 나타낸 단면도이고,

도 22, 도 23, 도 24 및 도 25는 도 20b와 도 21b 사이에 실시되는 중간 제조 단계에서의 단면도이고,

도 26a는 도 21a의 다음 단계에서의 기판의 배치도이고,

도 26b는 도 26a에 보인 절단선 ⅩⅩⅥb-ⅩⅩⅥb'을 따라 나타낸 단면도이다.

본 발명은 접촉 구멍 형성 방법 및 이를 이용한 박막 트랜지스터 기판 제조 방법에 관한 것으로 특히, 액정 표시 장치에서의 접촉 구멍 형성 방법 및 이를 이용한 박막 트랜지스터 기판 제조 방법에 관한 것이다.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.

액정 표시 장치 중에서도 현재 주로 사용되는 것은 두 기판에 전극이 각각 형성되어 있고 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 가지고 있는 액정 표시 장치이며, 박막 트랜지스터는 두 기판 중 하나에 형성되는 것이 일반적이다.

이러한 액정 표시 장치에서는, 신호 지연을 방지하기 위하여 저저항을 가지는 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등과 같은 Al 계열의 저저항 배선 물질을 사용하고, 투명한 도전 물질인 ITO(indium tin oxide)를 사용하여 화소 전극을 형성하거나 패드부의 신뢰성을 확보한다. 알루미늄 계열의 금속과 ITO는 접촉 특성이 좋지 않아 접촉부에서는 알루미늄 계열의 금속을 제거하여 스텝(step)형의 접촉 구멍을 형성한다.

종래 기술의 경우에는 이러한 접촉 구멍을 형성하기 위하여 우선, 알루미늄 계열의 금속 물질을 포함하는 이중층 구조의 배선을 형성하고, 그 위에 보호막을 형성한다. 이어, 보호막 위에 제 1 크기의 접촉 구멍을 정의하는 감광막 패턴을 건식식각에 의하여 형성한 후, 이 감광막 패턴을 마스크로하여 보호막을 1차로 식각하고, 알루미늄 계열의 금속도 식각한다. 이어, 감광막 패턴을 다시 식각하여 제 1 크기보다 큰 제 2 크기의 접촉 구멍을 정의하고, 이 감광막 패턴을 마스크로 하여 보호막을 2차로 식각하여 스텝 형상의 접촉 구멍을 형성한다.

그러나, 이와 같은 제조 공정의 경우에는 스텝 형상의 접촉 구멍을 형성하기 위하여 두텁게 형성된 감광막을 2번의 건식식각을 진행해야 하는 등의 복잡한 제조 방법을 진행해야 하는 문제점을 가지고 있다.

본 발명이 이루고자 하는 기술적 과제는 제조 공정을 단순화할 수 있는 접촉 구멍 형성 방법 및 이를 이용한 박막 트랜지스터 기판 제조 방법을 제공하고자 한다.

이러한 과제를 해결하기 위하여 본 발명에서는 측면 식각법을 이용하여 절연막을 선택적으로 제거함으로써 스텝 형상의 접촉 구멍을 형성하고, 이러한 접촉 구멍의 형성 방법을 박막 트랜지스터 기판의 제조 방법에 채용한다.

상세하게, 본 발명에 따른 접촉 구멍 형성 방법은 기판 위에 제 1 도전층을 형성한 후, 제 1 도전층 위에 제 2 도전층을 형성한 다음, 제 1 도전층 및 제 2 도전층을 덮는 절연막을 형성한다. 이어, 절연막 위에 접촉 구멍을 정의하는 감광막 패턴을 형성한 후, 감광막 패턴을 마스크로하여 절연막을 식각한다. 이어, 감광막 패턴을 마스크로 제 2 도전층을 과도식각한 후, 과도식각된 제 2 도전층의 상면의 적어도 일부분이 드러나도록 식각된 절연막을 측면 식각한 다음, 감광막 패턴을 제거한다.

이 때, 절연막은 질화 규소 따위의 절연 물질로 형성할 수 있다.

이러한 접촉 구멍의 형성 방법을 이용하여 박막 트랜지스터 기판을 제조하기 위하여는, 기판 위에 게이트선, 게이트 전극을 포함하는 게이트 배선을 형성하고, 게이트 배선을 덮는 게이트 절연막을 형성한다. 이어, 게이트 절연막 위에 반도체층 및 게이트선에 교차하는 데이터선, 반도체의 일부분에 접촉되는 소스 전극, 소스 전극에 대응되어 반도체층의 다른 부분에 접촉되는 드레인 전극을 포함하는 이중층 구조의 데이터 배선을 형성한 다음, 데이터 배선 및 반도체층을 덮는 보호막 을 형성한다. 이어, 보호막 및 드레인 전극의 상부 금속층에 데이터 배선의 하부 금속층을 드러내되, 스텝 형상을 가지는 접촉 구멍을 형성한 후, 접촉 구멍을 통하여 드레인 전극에 연결되는 화소 전극을 형성한다.

여기서, 접촉 구멍의 형성은, 보호막 위에 접촉 구멍을 정의하는 감광막 패턴을 형성하고, 감광막 패턴을 마스크로하여 보호막을 식각하고, 감광막 패턴을 마스크로 드레인 전극의 상부 금속층을 과도식각하고, 식각된 보호막을 과도식각된 드레인 전극의 상부 금속층의 상면의 적어도 일부분이 드러나도록 측면 식각하고, 감광막 패턴을 제거하는 공정에 의하여 이루어질 수 있다.

또한, 본 발명에 따른 박막 트랜지스터 기판을 제조하기 위하여, 기판 위에 게이트선, 게이트 전극 및 게이트 패드를 포함하는 이중층 구조의 게이트 배선을 형성한 다음, 게이트 배선을 덮는 게이트 절연막을 형성한다. 이어, 게이트 절연막 위에 반도체층 및 게이트선에 교차하는 데이터선, 반도체의 일부분에 접촉되는 소스 전극, 상기 소스 전극에 대응되어 반도체층의 다른 부분에 접촉되는 드레인 전극 및 데이터 패드를 포함하는 이중층 구조의 데이터 배선을 형성한 다음, 데이터 배선 및 반도체층을 덮는 보호막을 형성한다. 이어, 드레인 전극을 드러내는 제 1 접촉 구멍, 데이터 패드를 드러내는 제 2 접촉 구멍 및 게이트 패드를 드러내는 제 3 접촉 구멍을 형성한 다음, 제 1 접촉 구멍을 통하여 드레인 전극에 연결되는 화소 전극, 제 2 접촉 구멍을 통하여 데이터 패드에 연결되는 보조 데이터 패드 및 제 3 접촉 구멍을 통하여 게이트 패드에 연결되는 보조 게이트 패드를 형성한다.

여기서, 제 1 접촉 구멍, 제 2 접촉 구멍 및 제 3 접촉 구멍을 형성하기 위한 방법은, 보호막 위에 각각의 접촉 구멍을 정의하는 감광막 패턴을 형성하고, 감광막 패턴을 마스크로하여 보호막을 식각하고, 감광막 패턴을 마스크로 드레인 전극의 상부 금속층 및 데이터 패드의 상부 금속층을 과도식각하고, 과도식각된 드레인 전극 및 데이터 패드의 상부 금속층의 상면의 적어도 일부분이 드러나도록 식각된 보호막을 측면식각하는 동시에 게이트 패드의 상부 금속층이 드러나도록 게이트 패드 위의 게이트 절연막을 식각하고, 감광막 패턴을 제거하는 공정을 이용할 수 있다. 또한, 제 1 접촉 구멍, 제 2 접촉 구멍 및 제 3 접촉 구멍을 형성하기 위한 또 다른 방법은, 보호막 위에 각각의 접촉 구멍을 정의하는 감광막 패턴을 형성하고, 감광막 패턴을 마스크로하여 보호막 및 게이트 절연막을 식각하고, 감광막 패턴을 마스크로 드레인 전극, 데이터 패드 및 게이트 패드의 상부 금속층을 과도식각하고, 과도식각된 드레인 전극, 데이터 패드 및 게이트 패드의 상부 금속층의 상면의 적어도 일부분이 드러나도록 식각된 보호막 및 게이트 절연막을 측면식각하고, 감광막 패턴을 제거하는 공정을 이용할 수 있다.

그러면, 도면을 참고로 하여 본 발명의 실시예에 따른 에 대하여 설명한다.

도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 배치도를 나타낸 것이고, 도 2a는 도 1에 보인 절단선 Ⅱ-Ⅱ'을 따라 나타낸 단면도이고, 도 3은 도 1에 보인 절단선 Ⅲ-Ⅲ'을 따라 나타낸 단면도이다.

먼저, 절연 기판(10) 위에 Cr 또는 Cr 합금과 같은 Cr 계열의 하부 금속층(201) 위에 저저항 특성이 있는 Al 또는 Al 합금과 같은 Al 계열의 상부 금 속층(202)으로 구성된 이중층 구조의 게이트 배선(22, 24, 26, 28)이 형성되어 있다. 게이트 배선(22, 24, 26, 28)은 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)으로 이루어지는 게이트선부와 게이트선(22)과 평행하며 상판의 공통 전극에 입력되는 공통 전극 전압 따위의 전압을 외부로부터 인가받는 유지 축전기용 유지 전극(28)을 포함하고 있다.

유지 전극(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(64)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다.

게이트 배선(22, 24, 26, 28) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26, 28)을 덮고 있다.

게이트 절연막(30) 위에는 비정질 규소 따위의 반도체 물질로 이루어진 반도체 패턴(42, 48)이 형성되어 있고, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층 패턴(55, 56, 58)이 형성되어 있다.

반도체 패턴(42, 48)은 유지 축전기용 반도체 패턴(48)과 박막 트랜지스터용 반도체 패턴(42)을 포함하고 있는데, 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 즉, 유지 축전기용 반도체 패턴(48)은 유지 축전기용 도전체 패턴(64) 및 유지 축전기용 접촉층 패턴(58)과 동일한 반면에, 박막 트랜지스터용 반도체 패턴(42)은 데이터선(62), 데이터 패드(68), 소스 전극(65) 및 드레인 전극(66)이 이루는 데이터선부(62, 68, 65, 66)와는 동일하되, 소스 전극(65)과 드레인 전극(66)의 사이에 위치하는 박막 트랜지스터의 채널로 정의되는 영역도 더 포함하고 있다.

저항성 접촉층 패턴(55, 56, 58) 위에는 Cr 또는 Cr 합금과 같은 Cr 계열의 하부 금속층(601) 위에 저저항 특성이 있는 Al 또는 Al 합금과 같은 Al 계열의 상부 금속층(602)으로 구성된 이중층 구조의 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다. 데이터 배선(62, 64, 65, 66, 68)은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65) 및 소스 전극(65)에 대응되는 드레인 전극(66)이 이루는 데이터선부와 유지 전극(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(64)을 포함하고 있다. 유지 전극(28)이 형성되지 않는 경우, 유지 축전기용 도전체 패턴(64) 역시 형성되지 않는다.

저항성 접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 동일한 형태를 가진다. 이 때, 저항성 접촉층 패턴(55)은 데이터선(62)과 이에 연결되는 소소 전극(65)에 접촉되어 있고, 다른 저항성 접촉층 패턴(56)은 드레인 전극(66)에 접촉되어 있고, 또 다른 접촉층 패턴(58)은 유지 축전기용 도전체 패턴(64)에 접촉되어 있다.

데이터 배선(62, 64, 65, 66, 68)을 포함하는 기판의 노출된 전면에는 질화 규소로 이루어진 보호막(70)이 형성되어 있다.

보호막(70)과 데이터 배선의 드레인 전극(66), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)의 상부층인 Al 계열 배선층(602)에는 드레인 전극(66), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)의 하부층인 Cr 계열 배선층(601)을 각각 드러내는 접촉 구멍(76, 78, 72)이 형성되어 있다. 이 때, 이들 접촉 구멍(76, 78, 72)은 보호막(70)에서는 넓게 형성되고, Al 계열 배선층(602)에서는 상대적으로 좁게 형성되어 있어서, 전체적인 측면 프로파일이 스텝(step) 형상으로 되어 있다.

또한, 보호막(70)에는 게이트 절연막(30)과 함께 게이트 패드(24)의 Al 계열의 금속층(202)을 드러내되, 직선형의 측면 프로파일을 가지는 접촉 구멍(74)이 형성되어 있다.

보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 IZO(indium zinc oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다.

또한, 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. 이 때, 화소 전극(82)은 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다.

한편, 게이트 패드(24) 및 데이터 패드(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)가 형성되어 있다. 보조 게이트 패드(86)는 게이트 패드(24)의 상부층인 Al 계열의 배선층(202)에 접촉되는 반면에, 보조 데이터 패드(88)은 데이터 패드(68)의 하부층인 Cr 계열의 배선층에 접촉되어 있다.

도 2b는 도 1에 보인 절단선 Ⅱ-Ⅱ'을 따라 나타낸 단면도의 다른 실시예를 나타낸 것이다. 도 2a에 보인 박막 트랜지스터 기판의 단면 구조와 거의 유사하고, 게이트 패드 부분 만이 조금 다르다.

여기서, 게이트 패드(24)를 드러내는 접촉 구멍(74) 역시, 데이터 패드(68)를 드러내는 접촉 구멍(78)에서와 같이, 스텝 형상으로 형성되어 있다. 따라서, 게이트 패드(24), 데이터 패드(68), 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)의 하부층인 Cr 계열 배선층(601)을 각각 드러내는 접촉 구멍(74, 76, 78, 72) 모두가 스텝 형상으로 형성되어 있다. 이와 같이, 게이트 패드(24)를 드러내는 접촉 구멍(74)을 데이터 패드(68)를 드러내는 접촉 구멍(78)과 같이 하부층인 Cr 계열의 배선층(201)이 드러나도록 스텝 형상으로 형성되는 경우에, 보조 게이트 패드(86)는 게이트 패드(24)의 하부층인 Cr 계열의 배선층(201)과 접촉된다.

그러면, 도 1 내지 도 3에서 보인 박막 트랜지스터 기판을 4매 마스크를 이용하여 제조하는 방법에 대하여 도 4a 내지 도 15c를 참조하여 설명한다.

먼저, 도 4a 내지 4c에 도시한 바와 같이, 기판(10) 위에 Cr 또는 Cr 합금과 같은 Cr 계열의 하부 금속층(201)을 500Å정도의 두께로 증착하고, 그 위에 Al 또는 Al 합금과 같은 Al 계열의 상부 금속층(202)을 2500Å 정도의 두께로 적층한다.

이어, 마스크를 이용한 사진 식각 공정으로 두 금속층(201, 202)을 식각하여 기판(10) 위에 이중층 구조의 게이트선(22), 게이트 전극(22), 게이트 패드(24) 및 유지 축전기용 유지 전극(28)을 포함하는 게이트 배선(22, 24, 28)을 형성한다.

다음, 도 5a 내지 도 5c에 보인 바와 같이, 게이트 절연막(30)을 형성하고, 게이트 절연막(30) 위에 반도체 패턴(42, 48), 저항성 접촉층 패턴(55, 56, 58) 및 이중층 구조의 데이터 배선(62, 64, 65, 66, 68)을 형성한다.

이 때, 데이터 배선(62, 64, 65, 66, 68)은 소스 전극(65), 드레인 전극(66), 데이터선(62) 및 데이터 패드(68)로 이루어지는 데이터선부와 유지 축전기용 유지 전극(64)을 포함하고 있으며, 데이터 배선(62, 64, 65, 66, 68) 하단에는 그와 동일한 패턴을 가지는 저항성 접촉층 패턴(55, 56, 58)이 접촉되어 있고, 저항성 접촉층 패턴(55, 56, 58) 하단에는 박막 트랜지스터용 반도체 패턴(42)과 유지 축전기용 반도체 패턴(46)을 포함하는 반도체 패턴(42, 46)이 접촉되어 있다. 박막 트랜지스터용 반도체 패턴(42)은 데이터선부(62, 68, 65, 66)와는 동일하되, 소스 전극(65)과 드레인 전극(66)의 사이에 위치하는 박막 트랜지스터의 채널(C)로 정의되는 영역도 더 포함하고 있다.

이러한 데이터 배선(62, 64, 65, 66, 68), 저항성 접촉층(55, 56, 58) 및 반도체 패턴(42, 48)의 제조 공정을 도 6a 내지 도 9b를 참조하여 자세히 설명한다.

우선, 도 6a 및 도 6b에 보인 바와 같이, 게이트 배선(24, 26, 28)을 포함하 는 노출된 전면에 질화 규소로 이루어진 게이트 절연막(30), 비정질 규소 따위로 반도체층(40), n형 불순물이 도핑된 비정질 규소 따위로 이루어진 불순물이 도핑된 반도체층(50)을 화학 기상 증착법을 이용하여 각각 4,500Å 정도, 1500Å 정도, 500Å 정도의 두께로 연속 증착한다. 그리고, 연속해서, Al 또는 Al 합금과 같은 Al 계열의 하부 배선층(601)과 Cr 또는 Cr 합금과 같은 Cr 계열의 상부 배선층(602)을 스퍼터링 등의 방법으로 각각 500Å 정도, 2500Å 정도의 두께로 증착하고, 그 위에 감광막을 도포한다.

다음, 마스크를 통하여 감광막에 빛을 조사한 후, 현상하여 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 감광막의 제 1 부분(114)이 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 감광막의 제 2 부분(112)보다 두께가 작게 되도록 형성하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 박막 트랜지스터의 채널부(C) 위의 감광막의 제 1 부분(114)의 두께와 데이터 배선부(A) 위의 감광막의 제 2 부분(112)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제 1 부분(114)의 두께를 제 2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하다.

이와 같이, 위치에 따라 감광막의 두께가 다르도록 감광막 패턴을 형성할 수 있는데, 데이터 배선부(A)의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴, 혹은 반투명막이 있는 마스크를 사용한다.

이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.

이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.

다음, 도 7a 내지 7b에 도시한 것처럼, 감광막 패턴(112, 114)을 마스크로하여 기타 부분(B)의 노출되어 있는 Al 계열의 상부 금속층(602)과 Cr 계열의 하부 금속층(601)을 제거하여 그 하부의 불순물이 도핑된 반도체층(50)을 노출시킨다. 이 때, 두 금속층(601)(602)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 이 과정에서 제 1 부분(114)이 제거되어 그 하부에 위치하는 금속층(602)이 드러나는 일이 생기지 않도록 한다.

이렇게 하면, 채널부(C) 및 데이터 배선부(A)의 금속층 패턴(64, 67)만이 남고 기타 부분(B)의 금속층은 모두 제거되고 그 하부에 위치하는 불순물이 도핑된 반도체층(50)이 드러난다. 금속층 패턴(64)은 유지 축전기용 도전체 패턴이고, 금 속층 패턴(67)은 분리되지 않은 소스 전극과 드레인 전극을 가지는 데이터선부(67)이다.

이어, 도 8a 내지 8b에 도시한 바와 같이, 기타 부분(B)의 노출된 불순물이 도핑된 반도체층(50) 및 그 하부의 반도체층(40)을 감광막의 제 1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 불순물이 도핑된 반도체층(50) 및 반도체층(40)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF₆과 HCl의 혼합 기체나, SF₆과 O₂의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 감광막의 제 1 부분(114)의 두께는 반도체층(40)과 불순물이 도핑된 반도체층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.

이렇게 하면, 채널부(C)의 감광막의 제 1 부분(114)이 제거되어 금속층 패턴(67)이 드러나고, 기타 부분(B)의 불순물이 도핑된 반도체층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(A)의 감광막의 제 2 부분(112) 역시 식각되므로 두께가 얇아진다.

이 단계에서 박막 트랜지스터용 반도체 패턴(42)과 유지 축전기용 반도체 패턴(48)을 포함하는 반도체 패턴(42, 48)이 완성된다.

그리고, 박막 트랜지스터용 반도체 패턴(42)의 위에는 저항성 접촉층(57)이 동일한 패턴으로 형성되어 있고, 유지 축전기용 반도체 패턴(48) 위에도 저항성 접촉층(58)이 동일한 패턴으로 형성되어 있다.

이어, 애싱(ashing)을 통하여 채널부(C)의 금속층 패턴(67) 표면에 남아 있는 감광막의 제 1 부분의 잔류물을 제거한다.

다음, 도 9a 및 9b에 도시한 바와 같이, 채널부(C)의 금속층 패턴(67) 및 그 하부의 접촉층 패턴(57)을 식각하여 제거한다. 이 때, 식각은 금속층 패턴(67)과 접촉층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 금속층 패턴(67)에 대해서는 습식 식각으로, 접촉층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다.

이때, 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제 2 부분(112)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제 2 감광막(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.

이렇게 하면, 금속층 패턴(67)이 소스 전극(65)과 드레인 전극(66)이 분리되어, 데이터선(62), 소스 전극(65) 및 드레인 전극(68)이 완성되고, 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.

마지막으로 데이터 배선부(A)에 남아 있는 제 2 감광막(112)을 에싱 작업에 의하여 제거하면, 도 5b 및 도 5c에 보인 바와 같은 단면 구조를 얻을 수 있다.

다음, 도 10a 내지 도 10c에 도시한 바와 같이, 데이터 배선(62, 64, 65, 66, 68) 위에 질화 규소 따위를 CVD 방법으로 증착하여 보호막(70)을 형성한다.

이어, 보호막(70)과 데이터 배선(62, 64, 66, 68)의 상부 금속층인 Al 계열의 배선층(602)에 드레인 전극(66), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)의 하부 금속층인 Cr 계열의 배선층(601)을 드러내는 접촉 구멍(76, 78, 72)을 형성하고 동시에 보호막(70)과 게이트 절연막(30)에 게이트 패드(24)를 드러내는 접촉 구멍(74)을 형성한다.

이 때, 드레인 전극(66), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)의 하부 금속층인 Cr 계열의 배선층(601)을 드러내는 접촉 구멍(76, 78, 72)을 보호막(70)에서는 넓게 형성하고, Al 계열 배선층(602)에서는 상대적으로 좁게 형성하여 이 들 접촉 구멍(76, 78, 72)의 측면 프로파일이 스텝지도록 하는 반면에, 게이트 패드(24)를 드러내는 접촉 구멍(74)은 측면 프로파일이 스텝지지 않고 일자형이 되게 한다.

이러한 접촉 구멍(76, 78, 72, 74)의 형성 방법을 도 11a 내지 도 14b를 참조하여 자세히 설명한다.

우선, 도 11a 및 도 11b에 도시한 바와 같이, 데이터 배선(62, 64, 66, 68)이 형성된 기판의 전면에 질화 규소 따위로 이루어진 보호막(70)을 2000Å 정도의 두께로 형성한 후, 보호막(70) 위에 감광막을 19000Å 정도의 두께로 형성한다.

다음, 마스크를 통하여 감광막에 빛을 조사한 후 현상하여, 접촉 구멍이 형성될 위치를 정의하는 감광막 패턴(200)을 형성한다.

이어, 도 12a 내지 도 12b에 도시한 바와 같이, 감광막 패턴(200)을 마스크 로 하여 그 하부의 보호막(70)을 식각하여 데이터 배선의 알루미늄 계열의 상부층(602)을 드러낸다. 이 때, 게이트 패드(24) 부분에서의 게이트 절연막(30)이 식각되어 게이트 패드(24)가 드러나는 일이 없도록 주의한다. 보호막(70)의 두께가 2000Å 정도의 두께를 가지는 것을 감안하면, 2600Å 정도의 두께를 제거할 수 있는 식각 조건에서 보호막(70) 식각 공정을 진행하는 것이 바람직하다.

이 과정에서 보호막(70)과 같은 절연막을 식각하기 위한 조건을 2500 Ｗ/ 60 ｍTorr/ 150 SF₆ / 300 He/ 150 O₂로 설정하면, 2900Å/40sec 정도의 식각율을 얻을 수 있다.

이어, 도 13a 내지 도 13b에 도시한 바와 같이, 감광막 패턴(200)을 마스크로 하여 Al 계열의 상부 금속층을 전면 습식 식각한다. 이 때, 습식 식각 조건으로 Al 계열의 상부 금속층을 제거하되, 감광막 패턴(100)이 정의하는 패턴의 크기 보다 더 안쪽으로 식각될 수 있도록 과도 식각한다.

이어, 도 14a 내지 도 14b에 도시한 바와 같이, 식각된 Al 계열의 상부 금속층(602)의 상면의 적어도 일부분이 충분히 드러나도록 보호막(70)을 측면으로 식각한다. 이 과정에서 측면 식각을 진행하기 위한 조건을 2500 Ｗ/ 60 ｍTorr/ 200 SF₆/ 300 He/ 100 O₂로 설정하면, 2600Å/40sec 정도의 식각율을 얻을 수 있다. 이 조건에서, 보호막의 측면 식각은 상면 식각에 대하여 2배 정도의 식각율을 보이므로, 5200Å/40sec 정도의 측면 식각율을 얻을 수 있다.

이 때, 보호막(70)이 측면에서 16000Å 정도로 제거될 수 있도록 하는 것이 바람직한데, 이러한 조건에서는 보호막(70)과 동일한 물질로 이루어진 게이트 절연막(30)도 상면으로부터 8000Å 정도로 식각될 수 있다. 그래서, 보호막(70)이 측면 식각되는 동안에 게이트 패드 부분에서도 4000Å 정도의 두께를 가지는 게이트 절연막(30)이 제거되어 게이트 패드(24)의 상부층인 Al 금속층(202)이 드러난다. 또한, 보호막(70)이 제거되면서 감광막 패턴(200)도 측면 및 상면으로부터 식각되기 때문에 감광막 패턴(200)은 더 얇아지고, 접촉 구멍을 정의한 부분은 더 넓어지게 된다.

이러한 보호막(70)의 측면 식각 결과, 드레인 전극(66), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)의 하부 금속층인 Cr 계열의 배선층(601)을 드러내는 접촉 구멍(78, 74, 72) 및 게이트 패드(24)의 상부 금속층인 Al 계열의 배선층(202)을 드러내는 접촉 구멍(74)이 형성된다. 접촉 구멍(78, 74, 72)은 보호막(70)에서는 넓게 형성되고 Al 계열 배선층(602)에서는 상대적으로 좁게 형성되어 스텝 형상의 측면 프로파일을 가지는 반면에, 접촉 구멍(74)은 일자 형상의 측면 프로파일을 가지게 된다.

이어, 감광막 패턴(200)을 제거하면, 도 10b와 도 10c에 보인 바와 같은 단면 구조를 얻을 수 있다.

게이트 패드(24)를 드러내는 접촉 구멍(74)을 데이터 패드(68)를 드러내는 접촉 구멍(78)과 같이, 스텝 형상의 측면 프로파일을 가지도록 형성하고자 하는 경우(도 2b 참조)에는, 보호막(70)을 식각하는 과정(도 12a 및 도 12b 참조)에서 게이트 절연막(30)도 함께 식각하여 게이트 패드의 상부층인 Al 계열의 금속층(202) 을 드러낸다. 이 경우에는 2000Å 정도의 보호막(70) 뿐만 아니라, 4500Å 정도의 게이트 절연막(30)도 함께 제거해야 하기 때문에 7000Å 이상의 절연막을 제거할 수 있는 식각 시간을 설정하는 것이 유리하다.

이어, 게이트 배선의 상부 금속층인 Al 금속층(202)을 과도식각하고, 식각된 보호막(70)과 게이트 절연막(30)을 측면 식각하는 등의 후속 공정을 데이터 배선을 드러내는 접촉 구멍을 형성하는 방법과 같이 동일하게 진행하면, 게이트 패드(24)를 드러내는 접촉 구멍(74)도 스텝 형상의 측면 프로파일을 가지도록 형성할 수 있다.

이어, 도 15a 내지 도 15c에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 IZO층을 증착하고 마스크를 사용하여 식각하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)과 연결된 화소 전극(82), 게이트 패드(24)와 연결된 보조 게이트 패드(86) 및 데이터 패드(68)와 연결된 보조 데이터 패드(88)를 형성한다.

상술한 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판에서는 스텝 형상의 접촉 구멍 형성시, 보호막을 측면 식각하는 기술을 사용하여 접촉 구멍 상부의 폭을 넓히기 때문에, 접촉 구멍 상부의 폭을 넓히기 위한 감광막 패턴의 추가 식각 작업을 생략할 수 있어서, 공정 단순화에 있어서 유리하다.

이러한 방법은 앞에서 설명한 바와 같이, 4매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 5매의 마스크를 이용하는 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.

도 16은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 배치도를 나타낸 것이고, 도 17a는 도 16에 보인 절단선 ⅩⅦ-ⅩⅦ'을 따라 나타낸 박막 트랜지스터 기판의 단면도를 나타낸 것이다.

절연 기판(10) 위에 Cr 또는 Cr 합금 과 같은 Cr 계열의 하부 금속층(201) 위에 저저항 특성이 있는 Al 또는 Al 합금과 같은 Al 계열의 상부 금속층(202)으로 구성된 이중층 구조의 게이트 배선(22, 24, 26)이 형성되어 있다.

게이트 배선(22, 24, 26)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가 받아 게이트선(22)으로 전달하는 게이트 패드(24) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26)을 포함한다.

절연 기판(10) 위에는 질화 규소 또는 산화 규소와 같은 절연 물질로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다.

게이트 절연막(30) 위에는 게이트 전극(26)에 중첩되는 비정질 규소와 같은 반도체 물질로 이루어진 반도체층(41)이 형성되어 있으며, 반도체층(41) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소와 같은 불순물이 도핑되어 있는 반도체층으로 이루어진 저항성 접촉층(ohmic contact layer)(55, 56)이 형성되어 있다.

저항성 접촉층(55, 56)과 게이트 절연막(30) 위에는 Cr 또는 Cr 합금 과 같은 Cr 계열의 하부 금속층(601) 위에 저저항 특성이 있는 Al 또는 Al 합금과 같은 Al 계열의 상부 금속층(602)으로 구성된 이중층 구조의 데이터 배선(62, 65, 66, 68)이 형성되어 있다.

데이터 배선(62, 65, 66, 68)은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가 받는 데이터 패드(68), 데이터선(62)에서 돌출되어 하나의 저항성 접촉층(55)에 접촉되어 박막 트랜지스터의 일부를 구성하는 소스 전극(65)과 소스 전극(65)에 대응되어 다른 하나의 저항성 접촉층(56)에 접촉되어 박막 트랜지스터의 일부를 구성하는 드레인 전극(66)을 포함한다.

데이터 배선(62, 65, 66, 68) 위에는 평탄화 특성이 우수하며 유전율이 낮은 유기 절연 물질로 이루어진 보호막(70)이 형성되어 있다.

보호막(70)과 데이터 배선의 드레인 전극(66) 및 데이터 패드(68)의 상부층인 Al 계열 배선층(602)에는 드레인 전극(66) 및 데이터 패드(68)의 하부층인 Cr 계열 배선층(601)을 각각 드러내는 접촉 구멍(76, 78)이 형성되어 있다. 이 때, 이들 접촉 구멍(76, 78)은 보호막(70)에서는 넓게 형성되고, Al 계열 배선층(602)에서는 상대적으로 좁게 형성되어 있어서, 전체적인 프로파일이 스텝(step) 형상으로 되어 있다. 또한, 보호막(70)에는 게이트 절연막(30)과 함께 게이트 패드(24)의 Al 계열의 금속층(202)을 드러내되, 직선형의 측면 프로파일을 가지는 접촉 구멍(74)이 형성되어 있다.

보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극(도시하지 않음)과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 IZO(indium zinc oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구 멍(76)을 통하여 드레인 전극(66)과 연결되어 화상 신호를 전달받는다. 도면에서 화소 전극(82)은 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다.

한편, 게이트 패드(24) 및 데이터 패드(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)가 형성되어 있다. 보조 게이트 패드(86)는 게이트 패드(24)의 상부층인 Al 계열의 배선층(202)에 접촉되는 반면에, 보조 데이터 패드(88)는 데이터 패드(68)의 하부층인 Cr 계열의 배선층에 접촉되어 있다.

도 17b는 도 16에 보인 절단선 ⅩⅦ-ⅩⅦ'을 따라 나타낸 단면도의 다른 실시예를 나타낸 것이다.

여기서는, 게이트 패드(24)를 드러내는 접촉 구멍(74) 역시, 데이터 패드(68)를 드러내는 접촉 구멍(78)에서와 같이, 스텝 형상으로 형성되어 있다. 따라서, 게이트 패드(24), 데이터 패드(68) 및 드레인 전극(66)의 하부층인 Cr 계열 배선층을 각각 드러내는 접촉 구멍(74, 78, 76) 모두가 스텝 형상으로 형성되어 있다. 이와 같이, 게이트 패드(24)를 드러내는 접촉 구멍(74)을 데이터 패드(68)를 드러내는 접촉 구멍(78)과 같이 하부층인 Cr 계열의 배선층(201)이 드러나도록 스텝 형상으로 형성되는 경우에는 보조 게이트 패드(86)는 게이트 패드(24)의 하부층인 Cr 계열의 배선층(201)과 접촉된다.

그러면, 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 18a 내지 도 26b와 앞서의 도 16 및 도 17을 참고로 하여 상세히 설명한다.

우선, 도 18a 내지 18b에 보인 바와 같이, 기판(10) 위에 기판(10) 위에 Cr 또는 Cr 합금과 같은 Cr 계열의 하부 금속층(201)을 500Å 정도의 두께로 증착하고, 그 위에 Al 또는 Al 합금과 같은 Al 계열의 상부 금속층(202)을 2500Å 정도의 두께로 적층한다.

이어, 마스크를 이용한 사진 식각 공정으로 이 두 금속층(201, 202)을 식각하여, 기판(10) 위에 이중층 구조의 게이트선(22), 게이트 전극(26), 게이트 패드(24)를 포함하는 게이트 배선(22, 24, 26)을 형성한다.

다음, 도 19a 내지 도 19b에 보인 바와 같이, 게이트 절연막(30), 수소화 비정질 규소층, 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소층을 각각 4500Å 정도, 2000Å 정도, 500Å 정도로 순차적으로 적층하고, 마스크를 이용한 사진 식각 공정으로 불순물이 도핑된 비정질 규소층과 비정질 규소층을 차례로 패터닝하여 반도체층(41)과 저항성 접촉층(51)을 형성한다.

이어, 도 20a 내지 도 20b에 보인 바와 같이, Cr 또는 Cr 합금과 같은 Cr 계열의 하부 금속층(201)을 500Å정도 두께로 증착하고, 그 위에 Al 또는 Al 합금과 같은 Al 계열의 상부 금속층(202)을 2000Å 정도의 두께로 적층한다.

이어, 마스크를 이용한 사진 식각 공정으로 데이터선(62), 소스 전극(65), 드레인 전극(66), 데이터 패드(68)를 포함하는 데이터 배선(62, 65, 66, 68)을 형성한다.

이어, 소스 전극(65)과 드레인 전극(66)을 마스크로 하여 분리되지 않은 저항성 접촉층(50)을 식각하여 소스 전극(65)과 드레인 전극(66) 사이에 반도체층(41)의 일부를 노출시키고 동시에 소스 전극(65)에 접촉되는 하나의 저항성 접촉층(55) 및 드레인 전극(66)에 접촉되는 다른 하나의 저항성 접촉층(56)으로 분리한다.

다음, 도 21a 및 도 21b에 도시한 바와 같이, 데이터 배선(62, 65, 66, 68) 위에 질화 규소를 CVD 방법으로 증착하여 보호막(70)을 형성한다.

이어, 보호막(70)과 데이터 배선(62, 65, 66, 68)의 상부 금속층인 Al 계열의 배선층(602)에 드레인 전극(66), 데이터 패드(68)의 하부 금속층인 Cr 계열의 배선층(601)을 드러내는 접촉 구멍(76, 78)을 형성하고 동시에 보호막(70)과 게이트 절연막(30)에 게이트 패드(24)를 드러내는 접촉 구멍(74)을 형성한다.

이 때, 드레인 전극(66) 및 데이터 패드(68)의 하부 금속층인 Cr 계열의 배선층(601)을 드러내는 접촉 구멍(76, 78)을 보호막(70)에서는 넓게 형성하고, Al 계열 배선층(602)에서는 상대적으로 좁게 형성하여 이 들 접촉 구멍(76, 78)의 측면 프로파일이 스텝지도록 하는 반면에, 게이트 패드(24)를 드러내는 접촉 구멍(74)은 측면 프로파일이 스텝지지 않고 일자형이 되게 한다.

이러한 접촉 구멍(76, 78, 74)의 형성 방법을 도 22 내지 도 25를 참조하여 자세히 설명한다.

우선, 도 22에 도시한 바와 같이, 데이터 배선(62, 65, 66, 68)이 형성된 기판의 전면에 질화 규소 따위로 이루어진 보호막(70)을 2000Å 정도의 두께로 형성한 후, 보호막(70) 위에 감광막을 19000Å 정도의 두께로 형성한다.

다음, 마스크를 통하여 감광막에 빛을 조사한 후 현상하여, 접촉 구멍이 형 성될 위치를 정의하는 감광막 패턴(200)을 형성한다.

이어, 도 23에 도시한 바와 같이, 감광막 패턴(200)을 마스크로 하여 그 하부의 보호막(70)을 식각하여 데이터 배선의 알루미늄 계열의 상부층(602)을 드러낸다. 이 때, 게이트 패드(24) 부분에서의 게이트 절연막(30)이 식각되어 게이트 패드(24)가 드러나는 일이 없도록 주의한다. 보호막(70)의 두께가 2000Å 정도의 두께를 가지는 것을 감안하면, 2600Å 정도의 두께를 제거할 수 있는 식각 조건에서 보호막(70) 식각 공정을 진행하는 것이 바람직하다.

이 과정에서 보호막과 같은 절연막을 식각하기 위한 조건을 2500 Ｗ/ 60 ｍTorr/ 150 SF₆ / 300 He/ 150 O₂로 설정하면, 2900Å/40sec 정도의 식각율을 얻을 수 있다.

이어, 도 24에 도시한 바와 같이, 감광막 패턴(200)을 마스크로 하여 Al 계열의 상부 금속층을 전면 습식 식각한다. 이 때, 습식 식각 조건으로 Al 계열의 상부 금속층(602)을 제거하여 감광막 패턴(100)이 정의하는 패턴의 크기 보다 더 안쪽으로 식각될 수 있도록 과도 식각한다.

이어, 도 25에 도시한 바와 같이, 식각된 Al 계열의 상부 금속층(602)의 상면의 적어도 일부분이 충분히 드러나도록 보호막(70)을 측면식각한다. 이 과정에서 측면 식각을 진행하기 위한 조건을 2500 Ｗ/ 60 ｍTorr/ 200 SF₆/ 300 He/ 100 O₂로 설정하면, 2600Å/40sec 정도의 식각율을 얻을 수 있다. 이 조건에서, 보호막의 측면 식각은 상면 식각에 대하여 2배 정도의 식각율을 보이므로, 5200Å/40sec 정도의 측면 식각율을 얻을 수 있다.

이 때, 보호막(70)이 측면에서 16000Å 정도로 제거될 수 있도록 하는 것이 바람직한데, 이 경우, 보호막(70)과 동일한 물질로 이루어진 게이트 절연막(30)도 상면으로부터 8000Å 정도로 식각되기 때문에 게이트 패드 부분에서는 4000Å 정도의 두께를 가지는 게이트 절연막(30)은 제거되고, 게이트 패드(24)의 상부층인 Al 금속층(201)이 드러난다. 또한, 보호막(70)이 제거되면서 감광막 패턴(200)도 보호막(70)과 함께 그 측면 부분과 상부 부분이 제거되어 감광막 패턴은 더 얇아지고 그 패턴은 넓어지게 된다.

이러한 보호막(70)의 측면 식각 결과, 드레인 전극(66) 및 데이터 패드의 하부 금속층인 Cr 계열의 배선층(601)을 드러내는 접촉 구멍(76, 78) 및 게이트 패드(24)의 상부 금속층인 Al 계열의 배선층(202)을 드러내는 접촉 구멍(74)이 형성된다. 접촉 구멍(76, 78)은 보호막(70)에서는 넓게 형성되고 Al 계열 배선층(602)에서는 상대적으로 좁게 형성되어 스텝 형상의 측면 프로파일을 가지는 반면에, 접촉 구멍(74)은 일자 형상의 측면 프로파일을 가지게 된다.

이어, 잔류된 감광막 패턴(200)을 제거하면, 도 21b에 보인 바와 같은 단면 구조를 얻어 낼 수 있다.

여기서, 게이트 패드(24)를 드러내는 접촉 구멍(74)을 데이터 패드(68)를 드러내는 접촉 구멍(78)과 같이, 스텝 형상의 측면 프로파일을 가지도록 형성하고자 하는 경우(도 17b 참조)에는 도 23을 참조하여 설명된 보호막(70)을 식각하는 과정에서 게이트 절연막(30)도 함께 식각하여, 보호막과 게이트 절연막을 동시에 제거 하여 게이트 패드(24)의 상부층인 Al 계열의 금속층(202)을 드러낸다. 이 경우에는 2000Å 정도의 보호막(70) 뿐만 아니라, 4500Å 정도의 게이트 절연막(30)도 함께 제거해야 하기 때문에 7000Å 이상의 절연막을 제거할 수 있는 식각 조건을 설정하는 것이 유리하다

다음, 26a 내지 도 26b에 도시한 바와 같이, 500Å 정도의 두께로 IZO와 같은 투명 도전 물질로 이루어진 투명 도전 물질층을 증착하고 마스크를 이용한 사진 식각 공정으로 패터닝하여, 접촉 구멍(76)을 통하여 드레인 전극(68)과 연결되는 화소 전극(82), 접촉 구멍(74, 78)을 통하여 게이트 패드(24) 및 데이터 패드(68)에 각각 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)를 각각 형성한다.

본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판에서는 스텝 형상의 접촉 구멍 형성시, 보호막을 측면 식각하는 기술을 사용하여 접촉 구멍 상부의 폭을 넓히기 때문에, 접촉 구멍 상부의 폭을 넓히기 위한 감광막 패턴의 추가 식각 작업을 생략할 수 있어서, 공정 단순화에 있어서 유리하다.

상술한 바와 같이, 본 발명에서는 배선과 투명 배선이 접촉되는 접촉 구멍을 스텝 형상으로 형성하되, 절연막을 측면 식각하는 기술에 의하여 접촉 구멍 상부의 폭을 넓히기 때문에 접촉 구멍 상부의 폭을 넓히기 위한 감광막 패턴의 추가 식각 작업을 생략할 수 있어서, 접촉 구멍의 형성 공정이나 박막 트랜지스터 기판의 제조 공정을 단순화할 수 있다.

Claims (10)

1. 기판 위에 제 1 도전층을 형성하는 단계,

   상기 제 1 도전층 위에 제 2 도전층을 형성하는 단계,

   상기 제 1 도전층 및 제 2 도전층을 덮는 절연막을 형성하는 단계,

   상기 절연막 위에 접촉 구멍을 정의하는 감광막 패턴을 형성하는 단계,

   상기 감광막 패턴을 마스크로하여 상기 절연막을 식각하는 단계,

   상기 감광막 패턴을 마스크로 상기 제 2 도전층을 과도식각하는 단계,

   상기 과도식각된 제 2 도전층의 상면의 적어도 일부분이 드러나도록 상기 식각된 절연막을 측면 식각하는 단계,

   상기 감광막 패턴을 제거하는 단계

   를 포함하는 접촉 구멍 형성 방법.
2. 제1항에서,

   상기 절연막은 질화 규소 따위의 절연 물질로 형성하는 접촉 구멍 형성 방법.
3. 기판 위에 게이트선, 게이트 전극을 포함하는 게이트 배선을 형성하는 단계,

   상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계,

   상기 게이트 절연막 위에 반도체층 및 상기 게이트선에 교차하는 데이터선, 상기 반도체층의 일부분에 접촉되는 소스 전극, 상기 소스 전극에 대응되어 상기 반도체층의 다른 부분에 접촉되는 드레인 전극을 포함하는 이중층 구조의 데이터 배선을 형성하는 단계,

   상기 데이터 배선 및 상기 반도체층을 덮는 보호막을 형성하는 단계,

   상기 보호막 및 상기 드레인 전극의 상부 금속층에 상기 데이터 배선의 하부 금속층을 드러내는 스텝 형상의 접촉 구멍을 형성하는 단계,

   상기 접촉 구멍을 통하여 상기 드레인 전극에 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
4. 제3항에서,

   상기 접촉 구멍을 형성하는 단계는,

   상기 보호막 위에 접촉 구멍을 정의하는 감광막 패턴을 형성하는 단계,

   상기 감광막 패턴을 마스크로하여 상기 보호막을 식각하는 단계,

   상기 감광막 패턴을 마스크로 상기 드레인 전극의 상부 금속층을 과도식각하는 단계,

   상기 식각된 보호막을 상기 과도식각된 드레인 전극의 상부 금속층의 상면의 적어도 일부분이 드러나도록 측면 식각하는 단계,

   상기 감광막 패턴을 제거하는 단계

   를 포함하는 박막 트랜지스터 기판의 제조 방법.
5. 제3항에서,

   상기 보호막은 질화 규소 따위의 절연 물질로 형성하는 박막 트랜지스터 기판의 제조 방법.
6. 기판 위에 게이트선, 게이트 전극 및 게이트 패드를 포함하는 이중층 구조의 게이트 배선을 형성하는 단계,

   상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계,

   상기 게이트 절연막 위에 반도체층 및 상기 게이트선에 교차하는 데이터선, 상기 반도체층의 일부분에 접촉되는 소스 전극, 상기 소스 전극에 대응되어 상기 반도체층의 다른 부분에 접촉되는 드레인 전극 및 데이터 패드를 포함하는 이중층 구조의 데이터 배선을 형성하는 단계,

   상기 데이터 배선 및 상기 반도체층을 덮는 보호막을 형성하는 단계,

   상기 드레인 전극을 드러내는 제 1 접촉 구멍, 상기 데이터 패드를 드러내는 제 2 접촉 구멍 및 상기 게이트 패드를 드러내는 제 3 접촉 구멍을 형성하는 단계,

   상기 제 1 접촉 구멍을 통하여 상기 드레인 전극에 연결되는 화소 전극, 상기 제 2 접촉 구멍을 통하여 상기 데이터 패드에 연결되는 보조 데이터 패드 및 상기 제 3 접촉 구멍을 통하여 상기 게이트 패드에 연결되는 보조 게이트 패드를 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
7. 제6항에서,

   상기 제 1 접촉 구멍, 제 2 접촉 구멍 및 제 3 접촉 구멍의 형성은,

   상기 보호막 위에 각각의 접촉 구멍을 정의하는 감광막 패턴을 형성하는 단계,

   상기 감광막 패턴을 마스크로하여 상기 보호막을 식각하는 단계,

   상기 감광막 패턴을 마스크로 상기 드레인 전극의 상부 금속층 및 상기 데이터 패드의 상부 금속층을 과도식각하는 단계,

   상기 과도식각된 드레인 전극 및 데이터 패드의 상부 금속층의 상면의 적어도 일부분이 드러나도록 상기 식각된 보호막을 측면식각하는 동시에 상기 게이트 패드의 상부 금속층이 드러나도록 상기 게이트 패드 위의 게이트 절연막을 식각하는 단계,

   상기 감광막 패턴을 제거하는 단계

   를 포함하는 박막 트랜지스터 기판의 제조 방법.
8. 제6항에서,

   상기 제 1 접촉 구멍, 제 2 접촉 구멍 및 제 3 접촉 구멍의 형성은,

   상기 보호막 위에 각각의 접촉 구멍을 정의하는 감광막 패턴을 형성하는 단계,

   상기 감광막 패턴을 마스크로하여 상기 보호막 및 상기 게이트 절연막을 식각하는 단계,

   상기 감광막 패턴을 마스크로 상기 드레인 전극, 상기 데이터 패드 및 상기 게이트 패드의 상부 금속층을 과도식각하는 단계,

   상기 과도식각된 상기 드레인 전극, 데이터 패드 및 게이트 패드의 상부 금속층의 상면의 적어도 일부분이 드러나도록 상기 식각된 보호막 및 게이트 절연막을 측면식각하는 단계,

   상기 감광막 패턴을 제거하는 단계

   를 포함하는 박막 트랜지스터 기판의 제조 방법.
9. 제6항에서,

   상기 보호막과 상기 게이트 절연막은 질화 규소 따위의 절연 물질로 형성하는 박막 트랜지스터 기판의 제조 방법.
10. 제6항에서,

    상기 게이트 절연막의 식각은 상기 보호막이 측면 식각되면서 동시에 이루어지는 박막 트랜지스터 기판의 제조 방법.

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