JPS61183972A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPS61183972A JPS61183972A JP2386385A JP2386385A JPS61183972A JP S61183972 A JPS61183972 A JP S61183972A JP 2386385 A JP2386385 A JP 2386385A JP 2386385 A JP2386385 A JP 2386385A JP S61183972 A JPS61183972 A JP S61183972A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアクティブマトリックス型液晶表示装置、イメ
ージセンサ−などに用いられる薄膜半導体装置（以下Ｔ
ＰＴと略す）の製造方法に関するものである。
ージセンサ−などに用いられる薄膜半導体装置（以下Ｔ
ＰＴと略す）の製造方法に関するものである。
従来の技術
近年、非晶質半導体膜形成技術の進歩によりＴＰＴが注
目されており、液晶表示装置へ利用する研究開発が活発
である。非晶質半導体膜は比較的低温で形成できるため
、基板が限定されず、安価で大面積の集積回路を実現で
きる可能性が大きいからである。このＴＰＴを液晶表示
装置のスイッチング素子としてマトリックス型に配置す
る場合、表示の画素すべてにわたって正常に動作するこ
とが求められる。以下図を参照しながら従来のＴＥＴ製
造プロセスについて説明する。
目されており、液晶表示装置へ利用する研究開発が活発
である。非晶質半導体膜は比較的低温で形成できるため
、基板が限定されず、安価で大面積の集積回路を実現で
きる可能性が大きいからである。このＴＰＴを液晶表示
装置のスイッチング素子としてマトリックス型に配置す
る場合、表示の画素すべてにわたって正常に動作するこ
とが求められる。以下図を参照しながら従来のＴＥＴ製
造プロセスについて説明する。
第１図（ａ）はＴＥＴの断面図であり、１はガラス等の
絶縁性基板で、この上にゲート電極２、ゲート絶縁膜３
、半導体膜４、保護絶縁膜６、ソース・ドレイン電極６
、より成る。ガラス等の絶縁性基板の上にＯｒ等による
ゲート電極を形成し、その上にＰ−ＣＶＤ法等によりゲ
ート絶縁膜、半導体膜、保護絶縁膜と順に成膜する。（
第２図（ａ））このようにして出来上った基板の保護絶
縁膜をフォトリングラフ法により島化しく第２図（ｂｌ
） 、これをマスクにして半導体膜をエツチングし、
島化する。（第２図（Ｃ）） 次に再度フォトリング
ラフ法によりコンタクト穴をあけ（第２図（ｄ））、こ
の上にへρ等の金属でソース・ドレイン電極を形成する
とＴＰＴが出来上る。（特開昭５９−５０５６４号公報
） 発明が解決しようとする問題点 従来このＴＰＴ素子を作る場合、各プロセス毎に基板全
体にわたって欠陥をつくらないよう、かなりの注意を払
って作業をすすめるのであるが、液晶表示装置に於ては
大面積化２画素数の増大が技術の趨勢であり、表示装置
として求められる要件でもある。これを満たすためには
、より一層の困錐さを克服しなければならない。
絶縁性基板で、この上にゲート電極２、ゲート絶縁膜３
、半導体膜４、保護絶縁膜６、ソース・ドレイン電極６
、より成る。ガラス等の絶縁性基板の上にＯｒ等による
ゲート電極を形成し、その上にＰ−ＣＶＤ法等によりゲ
ート絶縁膜、半導体膜、保護絶縁膜と順に成膜する。（
第２図（ａ））このようにして出来上った基板の保護絶
縁膜をフォトリングラフ法により島化しく第２図（ｂｌ
） 、これをマスクにして半導体膜をエツチングし、
島化する。（第２図（Ｃ）） 次に再度フォトリング
ラフ法によりコンタクト穴をあけ（第２図（ｄ））、こ
の上にへρ等の金属でソース・ドレイン電極を形成する
とＴＰＴが出来上る。（特開昭５９−５０５６４号公報
） 発明が解決しようとする問題点 従来このＴＰＴ素子を作る場合、各プロセス毎に基板全
体にわたって欠陥をつくらないよう、かなりの注意を払
って作業をすすめるのであるが、液晶表示装置に於ては
大面積化２画素数の増大が技術の趨勢であり、表示装置
として求められる要件でもある。これを満たすためには
、より一層の困錐さを克服しなければならない。
しかしながら、上記のような構成に於ては、大面積にわ
たって成膜した基板中にピンホール等の抜けや、フォト
リングラフ法によるレジスト膜の欠陥は避けられず、そ
の都度全体を検査し、修正することは不可能である。
たって成膜した基板中にピンホール等の抜けや、フォト
リングラフ法によるレジスト膜の欠陥は避けられず、そ
の都度全体を検査し、修正することは不可能である。
即ち、絶縁膜や半導体膜をＰ−ＣＶＤ法によって形成す
る際、試料温度の上昇により下層のαゲート表面に突起
（ヒルロック）が発生したり、塵埃により成膜が正常に
いかない場合もあって、前述したような欠陥の発生につ
ながる場合がある。
る際、試料温度の上昇により下層のαゲート表面に突起
（ヒルロック）が発生したり、塵埃により成膜が正常に
いかない場合もあって、前述したような欠陥の発生につ
ながる場合がある。
勿論、ゲート電極形成時、既に突起の存在している場合
もある。成膜した基板上にピンホールが存在していたり
、フォトリソ時にレジスト膜の欠陥をつくると、第１図
（ｂ）の如く欠陥を通してゲート電極とソース・ドレイ
ン電極の短絡が起こる。この短絡は液晶表示装置に適用
した場合、画面上に線欠陥として現われ、致命的である
。
もある。成膜した基板上にピンホールが存在していたり
、フォトリソ時にレジスト膜の欠陥をつくると、第１図
（ｂ）の如く欠陥を通してゲート電極とソース・ドレイ
ン電極の短絡が起こる。この短絡は液晶表示装置に適用
した場合、画面上に線欠陥として現われ、致命的である
。
本発明は上記問題点に鑑み、絶縁膜、半導体膜等にピン
ホール状の欠陥があっても、半導体膜島化時のフォトリ
ングラフ法に放るレジスト膜の欠陥が存在しても、それ
によってゲート電極とソース・ドレイン電極が短絡しな
いような薄膜半導体装置の製造方法を提供するものであ
る。
ホール状の欠陥があっても、半導体膜島化時のフォトリ
ングラフ法に放るレジスト膜の欠陥が存在しても、それ
によってゲート電極とソース・ドレイン電極が短絡しな
いような薄膜半導体装置の製造方法を提供するものであ
る。
問題点を解決するだめの手段
上記問題点を解決するために、本発明の薄膜半導体装置
の製造方法は、半導体層へのソース・ドレインコンタク
ト穴あけ、ゲート電極をオーバーエツチングした後、ソ
ース・ドレイン電極を形成するという構成を備えたもの
である。
の製造方法は、半導体層へのソース・ドレインコンタク
ト穴あけ、ゲート電極をオーバーエツチングした後、ソ
ース・ドレイン電極を形成するという構成を備えたもの
である。
作 用
本発明は上記した構成によって、ソース・ドレイン電極
形成の前にゲート形成金属のエツチング液を用いて、ピ
ンホール等の原因で露出したゲート電極をオーバーエツ
チングすることにより、ピンホールよりも大きいゲート
電極の抜けをつくる。
形成の前にゲート形成金属のエツチング液を用いて、ピ
ンホール等の原因で露出したゲート電極をオーバーエツ
チングすることにより、ピンホールよりも大きいゲート
電極の抜けをつくる。
即ち、ゲート絶縁膜が電極に対してオーパーツ・ング状
態となるため、ソース・ドレイン電極を形成する金属を
蒸着あるいはスパッタリングで形成してもゲート電極と
ソース・ドレイン電極の接触がおこらず、その短絡を防
ぐことができる。ひいては液晶表示装置に適用した場合
の線欠陥をなくすものである。
態となるため、ソース・ドレイン電極を形成する金属を
蒸着あるいはスパッタリングで形成してもゲート電極と
ソース・ドレイン電極の接触がおこらず、その短絡を防
ぐことができる。ひいては液晶表示装置に適用した場合
の線欠陥をなくすものである。
実施例
以下本発明の一実施例について図面を参照しながら説明
する。第１図体）はＴＰＴの断面図を示すものである。
する。第１図体）はＴＰＴの断面図を示すものである。
第３図ｆａ）は脂化部分にピンホールが存在した場合の
図であるが、第１図〜第３図を対比させながら同一物に
は同一番号を付して説明する。
図であるが、第１図〜第３図を対比させながら同一物に
は同一番号を付して説明する。
ゲート電極２形成に用いるＣｒは抵抗加熱、あるいは電
子線加熱方式による真空蒸着、またはスパッタリング法
などにより形成し、パターニングは通常のフォトリング
ラフ法により行なう。ゲート電極を形成したガラス基板
１上にゲート絶縁膜３である窒化シリコン膜、半導体膜
４であるアモルファスシリコン膜、保護絶縁膜６（窒化
シリコン膜）を平行平板２極容量型プラズマＣＶＤ法に
より順次成膜し、既述の如く、第２図ｆａ） 、 （ｂ
） 、 （Ｃ） 。
子線加熱方式による真空蒸着、またはスパッタリング法
などにより形成し、パターニングは通常のフォトリング
ラフ法により行なう。ゲート電極を形成したガラス基板
１上にゲート絶縁膜３である窒化シリコン膜、半導体膜
４であるアモルファスシリコン膜、保護絶縁膜６（窒化
シリコン膜）を平行平板２極容量型プラズマＣＶＤ法に
より順次成膜し、既述の如く、第２図ｆａ） 、 （ｂ
） 、 （Ｃ） 。
（ｄ）に示される順に従って、通常のフォトリングラフ
法によりパターニングした。
法によりパターニングした。
以上のようにして構成されたＴＰＴについて第２図（ｄ
）の段階でピンホール等による膜の抜けが存在すると第
３図（−１の如くなり、ｌ）等によるソース・ドレイン
電極を形成した場合、第１図（ｂ）の如＜’７’−トＫ
Ｍとソース・ドレイン電極が短絡する。
）の段階でピンホール等による膜の抜けが存在すると第
３図（−１の如くなり、ｌ）等によるソース・ドレイン
電極を形成した場合、第１図（ｂ）の如＜’７’−トＫ
Ｍとソース・ドレイン電極が短絡する。
そこで第２図（ｄ）の段階で脂化部分を露出させるよう
にフォトリングラフ法でパターニングし、ゲ−ト電極以
外に露出したＣｒをレジスト膜で保護した上でＣｒエツ
チング液に浸漬し、Ｃｒをオーバーエツチングすると、
第３図（ａ）の如く欠陥のある箇所では第３図（ｂ）の
ようにピンホール部分下のゲート電極がそのピンホール
径より大きく除去され、しかる後１）等によるソース・
ドレイン電極を形成しても、第１図（Ｃ）の如くなり電
極間の短絡を防ぐことができる。勿論、正常な部分につ
いては第１図（ａ）の如く形成され、何らの悪作用も及
ぼさない０ 発明の効果 以Ｆのように本発明は半導体層へのコンタクト穴形成後
に、ゲート電極をオーバーエツチングし、ソース・ドレ
イン電極を形成することにより、膜の欠陥やレジスト膜
の欠陥によって生じたピンホールによる電極間の短絡を
未然に防ぐことができる。
にフォトリングラフ法でパターニングし、ゲ−ト電極以
外に露出したＣｒをレジスト膜で保護した上でＣｒエツ
チング液に浸漬し、Ｃｒをオーバーエツチングすると、
第３図（ａ）の如く欠陥のある箇所では第３図（ｂ）の
ようにピンホール部分下のゲート電極がそのピンホール
径より大きく除去され、しかる後１）等によるソース・
ドレイン電極を形成しても、第１図（Ｃ）の如くなり電
極間の短絡を防ぐことができる。勿論、正常な部分につ
いては第１図（ａ）の如く形成され、何らの悪作用も及
ぼさない０ 発明の効果 以Ｆのように本発明は半導体層へのコンタクト穴形成後
に、ゲート電極をオーバーエツチングし、ソース・ドレ
イン電極を形成することにより、膜の欠陥やレジスト膜
の欠陥によって生じたピンホールによる電極間の短絡を
未然に防ぐことができる。
本発明は半導体装置のゲート電極としてＣｒを用いた例
で説明したが、他の材料を用いた場合にも同様に通用す
るものである。
で説明したが、他の材料を用いた場合にも同様に通用す
るものである。
第１図（、）は正常なＴＰＴの断面図、第１図（ｂ）は
ピンホールを有した場合の欠陥ＴＰＴの断面図、第１図
（Ｃ）は本発明にしたがって修正したＴＰＴの断面図、
第２図（ａ）〜（ｄ）はＴＦＴ製造の一プロセスを示す
図、第３図（ａ）は第１図（ｂ）のソース・ドレイン電
極形成前の断面図、第３図（ｂ）ハ第１図（Ｃ）のソー
ス・ドレイ／電極形成前の断面図である。 １・・・・・・基板、２・・・・・・ゲート電極、３・
・・・・・ゲート絶縁膜、４・・・・・・半導体膜、６
・・・・・・保護絶縁膜、６・・・・・・ソース・ ド
レイン電極。
ピンホールを有した場合の欠陥ＴＰＴの断面図、第１図
（Ｃ）は本発明にしたがって修正したＴＰＴの断面図、
第２図（ａ）〜（ｄ）はＴＦＴ製造の一プロセスを示す
図、第３図（ａ）は第１図（ｂ）のソース・ドレイン電
極形成前の断面図、第３図（ｂ）ハ第１図（Ｃ）のソー
ス・ドレイ／電極形成前の断面図である。 １・・・・・・基板、２・・・・・・ゲート電極、３・
・・・・・ゲート絶縁膜、４・・・・・・半導体膜、６
・・・・・・保護絶縁膜、６・・・・・・ソース・ ド
レイン電極。
Claims (3)
- （１）半導体層へのソース・ドレインコンタクト穴をあ
け、ゲート電極をオーバーエッチングした後、ソース・
ドレイン電極を形成することを特徴とする薄膜半導体装
置の製造方法。 - （２）半導体層がアモルファスシリコンよりなる特許請
求の範囲第１項記載の薄膜半導体装置の製造方法。 - （３）ゲート電極がＣｒである特許請求の範囲第１項記
載の薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2386385A JPS61183972A (ja) | 1985-02-08 | 1985-02-08 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2386385A JPS61183972A (ja) | 1985-02-08 | 1985-02-08 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61183972A true JPS61183972A (ja) | 1986-08-16 |
Family
ID=12122277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2386385A Pending JPS61183972A (ja) | 1985-02-08 | 1985-02-08 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183972A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100783693B1 (ko) * | 2000-09-04 | 2007-12-07 | 삼성전자주식회사 | 접촉 구멍 형성 방법 및 이를 이용한 박막 트랜지스터기판 제조 방법 |
| JP2010045369A (ja) * | 2008-08-18 | 2010-02-25 | Xerox Corp | ピンホールアンダーカット部を含む装置と工程 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190041A (ja) * | 1982-04-28 | 1983-11-05 | Toshiba Corp | 表示装置用駆動回路基板の製造方法 |
| JPS5950564A (ja) * | 1982-09-16 | 1984-03-23 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
-
1985
- 1985-02-08 JP JP2386385A patent/JPS61183972A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190041A (ja) * | 1982-04-28 | 1983-11-05 | Toshiba Corp | 表示装置用駆動回路基板の製造方法 |
| JPS5950564A (ja) * | 1982-09-16 | 1984-03-23 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100783693B1 (ko) * | 2000-09-04 | 2007-12-07 | 삼성전자주식회사 | 접촉 구멍 형성 방법 및 이를 이용한 박막 트랜지스터기판 제조 방법 |
| JP2010045369A (ja) * | 2008-08-18 | 2010-02-25 | Xerox Corp | ピンホールアンダーカット部を含む装置と工程 |
| EP2157629A3 (en) * | 2008-08-18 | 2015-05-13 | Samsung Electronics Co., Ltd. | Electronic device and process involving pinhole undercut area |
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