JP3200639B2 - 薄膜トランジスタパネルの製造方法 - Google Patents
薄膜トランジスタパネルの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス液晶表示素子に用いる薄膜トランジスタパネルの製造
方法に関するものである。
ス液晶表示素子に用いる薄膜トランジスタパネルの製造
方法に関するものである。
【０００２】
【従来の技術】アクティブマトリックス液晶表示素子に
用いる薄膜トランジスタパネル（以下ＴＦＴパネルとい
う）は、ガラス等からなる透明基板の上に、ゲート配線
と、薄膜トランジスタ（ＴＦＴ）と、この薄膜トランジ
スタのソース電極に接続された画素電極と、前記薄膜ト
ランジスタのドレイン電極につながるデータ配線とを設
けた構成となっている。
用いる薄膜トランジスタパネル（以下ＴＦＴパネルとい
う）は、ガラス等からなる透明基板の上に、ゲート配線
と、薄膜トランジスタ（ＴＦＴ）と、この薄膜トランジ
スタのソース電極に接続された画素電極と、前記薄膜ト
ランジスタのドレイン電極につながるデータ配線とを設
けた構成となっている。
【０００３】図７および図８は従来のＴＦＴパネルの一
部分の断面図および平面図であり、ゲート配線ＧＬと薄
膜トランジスタ２は、ガラス等からなる透明基板１の上
に形成されている。
部分の断面図および平面図であり、ゲート配線ＧＬと薄
膜トランジスタ２は、ガラス等からなる透明基板１の上
に形成されている。
【０００４】上記薄膜トランジスタ２は、ゲート配線Ｇ
Ｌに形成されたゲート電極Ｇと、このゲート電極Ｇの上
に形成されたＳi Ｎ（窒化シリコン）からなるゲート絶
縁膜３と、このゲート絶縁膜３の上に前記ゲート電極Ｇ
と対向させて形成されたａ−Ｓi （アモルファスシリコ
ン）からなるｉ型半導体層４と、このｉ型半導体層４の
上にそのチャンネル領域をはさんで形成されたｎ型不純
物をドープしたａ−Ｓi からなるｎ型半導体層５と、こ
れらｎ型半導体層５の上に形成されたソース電極Ｓおよ
びドレイン電極Ｄとからなっており、ゲート配線ＧＬ
は、低抵抗金属であるＡl （アルミニウム）またはＡl
にＴi （チタン）等の高融点金属を含有させたＡl 系合
金で形成され、ソース，ドレイン電極Ｓ，Ｄは、ｎ型半
導体層５とのオーミックコンタクト性が高いＣr （クロ
ム）等の金属で形成されている。
Ｌに形成されたゲート電極Ｇと、このゲート電極Ｇの上
に形成されたＳi Ｎ（窒化シリコン）からなるゲート絶
縁膜３と、このゲート絶縁膜３の上に前記ゲート電極Ｇ
と対向させて形成されたａ−Ｓi （アモルファスシリコ
ン）からなるｉ型半導体層４と、このｉ型半導体層４の
上にそのチャンネル領域をはさんで形成されたｎ型不純
物をドープしたａ−Ｓi からなるｎ型半導体層５と、こ
れらｎ型半導体層５の上に形成されたソース電極Ｓおよ
びドレイン電極Ｄとからなっており、ゲート配線ＧＬ
は、低抵抗金属であるＡl （アルミニウム）またはＡl
にＴi （チタン）等の高融点金属を含有させたＡl 系合
金で形成され、ソース，ドレイン電極Ｓ，Ｄは、ｎ型半
導体層５とのオーミックコンタクト性が高いＣr （クロ
ム）等の金属で形成されている。
【０００５】なお、６はｉ型半導体層４のチャンネル領
域の上に形成されたＳi Ｎからなるブロッキング絶縁膜
であり、このブロッキング絶縁膜６は、ｎ型半導体層５
をチャンネル領域において分離するエッチング時にｉ型
半導体層４がダメージを受けるのを防ぐために設けられ
ている。
域の上に形成されたＳi Ｎからなるブロッキング絶縁膜
であり、このブロッキング絶縁膜６は、ｎ型半導体層５
をチャンネル領域において分離するエッチング時にｉ型
半導体層４がダメージを受けるのを防ぐために設けられ
ている。
【０００６】また、上記薄膜トランジスタ２のゲート絶
縁膜（透明膜）３は、ゲート配線ＧＬをその端子部を除
いて覆うように基板１のほぼ全面に形成されており、画
素電極７は前記ゲート絶縁膜３の上に形成されている。
この画素電極は、ＩＴＯ等の透明導電膜で形成されてお
り、その一端縁において薄膜トランジスタ２のソース電
極Ｓに接続されている。
縁膜（透明膜）３は、ゲート配線ＧＬをその端子部を除
いて覆うように基板１のほぼ全面に形成されており、画
素電極７は前記ゲート絶縁膜３の上に形成されている。
この画素電極は、ＩＴＯ等の透明導電膜で形成されてお
り、その一端縁において薄膜トランジスタ２のソース電
極Ｓに接続されている。
【０００７】一方、上記薄膜トランジスタ２のドレイン
電極Ｄにつながるデータ配線ＤＬは、薄膜トランジスタ
２および画素電極７を覆って形成したＳi Ｎからなる層
間絶縁膜８の上に設けられており、このデータ配線ＤＬ
は、層間絶縁膜８に設けたコンタクト孔９において上記
ドレイン電極Ｄにつながっている。このデータ配線ＤＬ
は、上記ゲート配線ＧＬと同様に、低抵抗金属であるＡ
l またはＡl 系合金で形成されている。なお、１０はＳ
i Ｎからなるオーバコート絶縁膜である。
電極Ｄにつながるデータ配線ＤＬは、薄膜トランジスタ
２および画素電極７を覆って形成したＳi Ｎからなる層
間絶縁膜８の上に設けられており、このデータ配線ＤＬ
は、層間絶縁膜８に設けたコンタクト孔９において上記
ドレイン電極Ｄにつながっている。このデータ配線ＤＬ
は、上記ゲート配線ＧＬと同様に、低抵抗金属であるＡ
l またはＡl 系合金で形成されている。なお、１０はＳ
i Ｎからなるオーバコート絶縁膜である。
【０００８】上記ＴＦＴパネルは、基板１上に周知の方
法でゲート配線ＧＬと薄膜トランジスタ２と画素電極７
とを形成し、その上に層間絶縁膜（Ｓi Ｎ膜）８をプラ
ズマＣＶＤ装置により成膜して、この層間絶縁膜８にフ
ォトリソグラフィ法によってコンタクト孔９を形成した
後、前記層間絶縁膜８の上にデータ配線用金属膜（Ａl
またはＡl 系合金膜）をスッパッタ装置により成膜し、
このデータ配線用金属膜をフォトリソグラフィ法により
パターニングしてデータ配線ＤＬを形成した後、オーバ
ーコート絶縁膜（Ｓi Ｎ膜）８をプラズマＣＶＤ装置に
より成膜する製法で製造されている。
法でゲート配線ＧＬと薄膜トランジスタ２と画素電極７
とを形成し、その上に層間絶縁膜（Ｓi Ｎ膜）８をプラ
ズマＣＶＤ装置により成膜して、この層間絶縁膜８にフ
ォトリソグラフィ法によってコンタクト孔９を形成した
後、前記層間絶縁膜８の上にデータ配線用金属膜（Ａl
またはＡl 系合金膜）をスッパッタ装置により成膜し、
このデータ配線用金属膜をフォトリソグラフィ法により
パターニングしてデータ配線ＤＬを形成した後、オーバ
ーコート絶縁膜（Ｓi Ｎ膜）８をプラズマＣＶＤ装置に
より成膜する製法で製造されている。
【０００９】上記ＴＦＴパネルの製造方法においては、
基板１上に形成した薄膜トランジスタ２および画素電極
７を層間絶縁膜８で覆い、この層間絶縁膜８の上にデー
タ配線ＤＬを形成しているため、データ配線ＤＬをＡl
またはＡl 系合金で形成しても、データ配線用金属膜の
パターニングにおけるレジストマスクの形成時に、画素
電極７がダメージを受けることはない。
基板１上に形成した薄膜トランジスタ２および画素電極
７を層間絶縁膜８で覆い、この層間絶縁膜８の上にデー
タ配線ＤＬを形成しているため、データ配線ＤＬをＡl
またはＡl 系合金で形成しても、データ配線用金属膜の
パターニングにおけるレジストマスクの形成時に、画素
電極７がダメージを受けることはない。
【００１０】すなわち、Ａl またはＡl 系合金からなる
金属膜は、その抵抗が低く、良好な導電性をもっている
が、その反面ピンホールを発生しやすいという問題をも
っている。
金属膜は、その抵抗が低く、良好な導電性をもっている
が、その反面ピンホールを発生しやすいという問題をも
っている。
【００１１】一方、上記レジストマスクは、周知のよう
に、データ配線用金属膜の上にフォトレジストを塗布
し、このフォトレジストを露光，現像処理して形成され
るが、この場合、データ配線用金属膜がピンホールのあ
るＡl またはＡl 系合金膜であると、フォトレジストの
現像処理時に、現像液がデータ配線用金属膜のピンホー
ルを通ってこの金属膜の裏面側に侵入する。
に、データ配線用金属膜の上にフォトレジストを塗布
し、このフォトレジストを露光，現像処理して形成され
るが、この場合、データ配線用金属膜がピンホールのあ
るＡl またはＡl 系合金膜であると、フォトレジストの
現像処理時に、現像液がデータ配線用金属膜のピンホー
ルを通ってこの金属膜の裏面側に侵入する。
【００１２】そして、上記現像液は電解質の溶液である
ため、画素電極７とデータ配線用金属膜とが接している
と、データ配線用金属膜のピンホールを通って侵入した
現像液の電解作用によって、ＩＴＯ等からなる画素電極
７とＡl またはＡl 系合金からなるデータ配線用金属膜
との間に電池反応が発生し、ＩＴＯ等からなる画素電極
７に溶損欠陥が生じたり、この画素電極７がゲート絶縁
膜３から剥離してしまう。
ため、画素電極７とデータ配線用金属膜とが接している
と、データ配線用金属膜のピンホールを通って侵入した
現像液の電解作用によって、ＩＴＯ等からなる画素電極
７とＡl またはＡl 系合金からなるデータ配線用金属膜
との間に電池反応が発生し、ＩＴＯ等からなる画素電極
７に溶損欠陥が生じたり、この画素電極７がゲート絶縁
膜３から剥離してしまう。
【００１３】しかし、上述したように、薄膜トランジス
タ２および画素電極７を層間絶縁膜８で覆い、この層間
絶縁膜８の上にデータ配線ＤＬを形成すれば、データ配
線用金属膜がピンホールのあるＡl またはＡl 系合金膜
であり、上記フォトレジストの現像処理時に現像液がデ
ータ配線用金属膜のピンホールを通って侵入しても、画
素電極７とデータ配線用金属膜との間に電池反応が発生
することはないから、データ配線用金属膜の上にレジス
トマスクを形成する際に、画素電極７がダメージを受け
ることはない。
タ２および画素電極７を層間絶縁膜８で覆い、この層間
絶縁膜８の上にデータ配線ＤＬを形成すれば、データ配
線用金属膜がピンホールのあるＡl またはＡl 系合金膜
であり、上記フォトレジストの現像処理時に現像液がデ
ータ配線用金属膜のピンホールを通って侵入しても、画
素電極７とデータ配線用金属膜との間に電池反応が発生
することはないから、データ配線用金属膜の上にレジス
トマスクを形成する際に、画素電極７がダメージを受け
ることはない。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法では、基板１上に薄膜トランジスタ２およ
び画素電極７を覆う層間絶縁膜８を形成する必要があ
り、この層間絶縁膜（ＳiＮ膜）８はプラズマＣＶＤ装
置により時間をかけて成膜しなければならないため、Ｔ
ＦＴパネルの製造能率が悪くなってしまうという問題を
もっていた。
来の製造方法では、基板１上に薄膜トランジスタ２およ
び画素電極７を覆う層間絶縁膜８を形成する必要があ
り、この層間絶縁膜（ＳiＮ膜）８はプラズマＣＶＤ装
置により時間をかけて成膜しなければならないため、Ｔ
ＦＴパネルの製造能率が悪くなってしまうという問題を
もっていた。
【００１５】本発明の目的は、データ配線をＡl または
Ａl 系合金で形成するものでありながら、基板上に形成
した薄膜トランジスタおよび画素電極を層間絶縁膜で覆
っておかなくても、データ配線用金属膜のパターニング
におけるレジストマスクの形成時に画素電極がダメージ
を受けるのを防ぐことができるようにした、上記層間絶
縁膜の成膜を不要としてＴＦＴパネルを能率よく製造す
ることができるＴＦＴパネルの製造方法を提供すること
にある。
Ａl 系合金で形成するものでありながら、基板上に形成
した薄膜トランジスタおよび画素電極を層間絶縁膜で覆
っておかなくても、データ配線用金属膜のパターニング
におけるレジストマスクの形成時に画素電極がダメージ
を受けるのを防ぐことができるようにした、上記層間絶
縁膜の成膜を不要としてＴＦＴパネルを能率よく製造す
ることができるＴＦＴパネルの製造方法を提供すること
にある。
【００１６】
【課題を解決するための手段】本発明のＴＦＴパネルの
製造方法は、基板上に、ゲート電極、ゲート絶縁膜、ｉ
型半導体層、ｎ型半導体層と金属膜の積層膜からなるソ
ース電極およびドレイン電極とを備えた薄膜トランジス
タと、前記ゲート電極に接続された前記ゲート配線と、
前記画素電極とを形成した後、その上に直接、Ａlまた
はＡl系合金からなるデータ配線用金属膜とその上層に
前記データ配線用金属膜より膜質が緻密なＣr等の表層
金属膜とからなる２層の金属膜を成膜し、前記表層金属
膜の上にレジストマスクを形成して、前記表層金属膜と
前記データ配線用金属膜とを前記データ配線の形状にパ
ターニングし、その後前記表層金属膜を除去することを
特徴とするものである。
製造方法は、基板上に、ゲート電極、ゲート絶縁膜、ｉ
型半導体層、ｎ型半導体層と金属膜の積層膜からなるソ
ース電極およびドレイン電極とを備えた薄膜トランジス
タと、前記ゲート電極に接続された前記ゲート配線と、
前記画素電極とを形成した後、その上に直接、Ａlまた
はＡl系合金からなるデータ配線用金属膜とその上層に
前記データ配線用金属膜より膜質が緻密なＣr等の表層
金属膜とからなる２層の金属膜を成膜し、前記表層金属
膜の上にレジストマスクを形成して、前記表層金属膜と
前記データ配線用金属膜とを前記データ配線の形状にパ
ターニングし、その後前記表層金属膜を除去することを
特徴とするものである。
【００１７】
【作用】この製造方法によれば、データ配線用金属膜の
上に膜質が緻密な表層金属膜を成膜して、この表層金属
膜の上にレジストマスクを形成しているため、前記レジ
ストマスクとなるフォトレジストの現像処理に際して、
現像液をデータ配線用金属膜上の表層金属膜で塞き止め
ることができ、したがって、Ａl またはＡl 系合金から
なるデータ配線用金属膜にピンホールがあっても、前記
現像液がデータ配線用金属膜のピンホールを通って侵入
することはないから、薄膜トランジスタおよび画素電極
を層間絶縁膜で覆っておかなくても、データ配線用金属
膜のパターニングにおけるレジストマスクの形成時に画
素電極がダメージを受けることはない。
上に膜質が緻密な表層金属膜を成膜して、この表層金属
膜の上にレジストマスクを形成しているため、前記レジ
ストマスクとなるフォトレジストの現像処理に際して、
現像液をデータ配線用金属膜上の表層金属膜で塞き止め
ることができ、したがって、Ａl またはＡl 系合金から
なるデータ配線用金属膜にピンホールがあっても、前記
現像液がデータ配線用金属膜のピンホールを通って侵入
することはないから、薄膜トランジスタおよび画素電極
を層間絶縁膜で覆っておかなくても、データ配線用金属
膜のパターニングにおけるレジストマスクの形成時に画
素電極がダメージを受けることはない。
【００１８】このため、上記製造方法によれば、成膜に
時間がかかる層間絶縁膜を形成する必要はないし、また
データ配線用金属膜の上に形成する表層金属膜はスパッ
タ装置により短時間で成膜できるため、ＴＦＴパネルを
能率よく製造することができる。
時間がかかる層間絶縁膜を形成する必要はないし、また
データ配線用金属膜の上に形成する表層金属膜はスパッ
タ装置により短時間で成膜できるため、ＴＦＴパネルを
能率よく製造することができる。
【００１９】
（第１の実施例）以下、本発明の第１の実施例を図１〜
図３を参照して説明する。図１はＴＦＴパネルの製造方
法を示す各製造工程におけるＴＦＴパネルの断面図、図
２および図３は製造されたＴＦＴパネルの一部分の断面
図および平面図である。なお、図１〜図３において、図
７および図８に示した従来のＴＦＴパネルに対応するも
のには同符号を付し、重複する説明は省略する。
図３を参照して説明する。図１はＴＦＴパネルの製造方
法を示す各製造工程におけるＴＦＴパネルの断面図、図
２および図３は製造されたＴＦＴパネルの一部分の断面
図および平面図である。なお、図１〜図３において、図
７および図８に示した従来のＴＦＴパネルに対応するも
のには同符号を付し、重複する説明は省略する。
【００２０】［工程１］まず、図１（ａ）に示すよう
に、基板１上に周知の方法でゲート配線ＧＬと薄膜トラ
ンジスタ２と画素電極７とを形成した後、その上に直
接、Ａl またはＡl系合金からなるデータ配線用金属膜
１１を成膜するとともに、このデータ配線用金属膜１１
の上に、Ｃr 等からなる膜質が緻密な表層金属膜１２を
成膜する。このデータ配線用金属膜１１と表層金属膜１
２は、スパッタ装置により連続して成膜する。
に、基板１上に周知の方法でゲート配線ＧＬと薄膜トラ
ンジスタ２と画素電極７とを形成した後、その上に直
接、Ａl またはＡl系合金からなるデータ配線用金属膜
１１を成膜するとともに、このデータ配線用金属膜１１
の上に、Ｃr 等からなる膜質が緻密な表層金属膜１２を
成膜する。このデータ配線用金属膜１１と表層金属膜１
２は、スパッタ装置により連続して成膜する。
【００２１】［工程２］次に、図１（ａ）に示したよう
に、上記表層金属膜１２の上に、データ配線の形状にレ
ジストマスク１３を形成する。このレジストマスク１３
は、データ配線用金属膜１２の上にフォトレジストを塗
布し、このフォトレジストを露光，現像処理して形成す
る。
に、上記表層金属膜１２の上に、データ配線の形状にレ
ジストマスク１３を形成する。このレジストマスク１３
は、データ配線用金属膜１２の上にフォトレジストを塗
布し、このフォトレジストを露光，現像処理して形成す
る。
【００２２】この場合、フォトレジストの現像処理は、
基板１を現像液中に浸漬するか、あるいはフォトレジス
ト上に現像液を散布して行なうが、このフォトレジスト
はデータ配線用金属膜１１を覆う緻密な膜質の表層金属
膜１２上に塗布されているため、現像液は前記表層金属
膜１２で塞き止められる。
基板１を現像液中に浸漬するか、あるいはフォトレジス
ト上に現像液を散布して行なうが、このフォトレジスト
はデータ配線用金属膜１１を覆う緻密な膜質の表層金属
膜１２上に塗布されているため、現像液は前記表層金属
膜１２で塞き止められる。
【００２３】したがって、Ａl またはＡl 系合金からな
るデータ配線用金属膜１１にピンホールがあっても、現
像液がデータ配線用金属膜１１のピンホールを通って侵
入することはないから、ＩＴＯ等からなる画素電極７と
Ａl またはＡl 系合金からなるデータ配線用金属膜１１
との間に現像液の電解作用による電池反応が発生して、
画素電極７がダメージを受けることはない。
るデータ配線用金属膜１１にピンホールがあっても、現
像液がデータ配線用金属膜１１のピンホールを通って侵
入することはないから、ＩＴＯ等からなる画素電極７と
Ａl またはＡl 系合金からなるデータ配線用金属膜１１
との間に現像液の電解作用による電池反応が発生して、
画素電極７がダメージを受けることはない。
【００２４】［工程３］次に、上記表層金属膜１２とデ
ータ配線用金属膜１１とを連続してエッチングし、この
表層金属膜１２とデータ配線用金属膜１１とを図１
（ｂ）に示すようにデータ配線ＤＬの形状にパターニン
グする。なお、データ配線用金属膜１１のエッチング
は、薄膜トランジスタ２のソース，ドレイン電極Ｓ，Ｄ
および画素電極７とのエッチング選択比が大きいエッチ
ング液を用いて行なう。
ータ配線用金属膜１１とを連続してエッチングし、この
表層金属膜１２とデータ配線用金属膜１１とを図１
（ｂ）に示すようにデータ配線ＤＬの形状にパターニン
グする。なお、データ配線用金属膜１１のエッチング
は、薄膜トランジスタ２のソース，ドレイン電極Ｓ，Ｄ
および画素電極７とのエッチング選択比が大きいエッチ
ング液を用いて行なう。
【００２５】この場合、データ配線用金属膜１１はエッ
チング中にある程度サイドエッチングされるのに対し
て、Ｃr 等からなる表層金属膜１２はデータ配線用金属
膜１１のエッチングに移行した後はほとんどエッチング
されないため、パターニングされたデータ配線ＤＬの表
面の表層金属膜１２が、図１（ｂ）に示したようにデー
タ配線用金属膜１１の外側に張出した状態になり、この
張出しが大きい場合は、この後の製造工程中に表層金属
膜１２の張出し部が折れて基板１上に付着し、薄膜トラ
ンジスタ２のソース，ドレイン電極Ｓ，Ｄ間に短絡を発
生させることがある。
チング中にある程度サイドエッチングされるのに対し
て、Ｃr 等からなる表層金属膜１２はデータ配線用金属
膜１１のエッチングに移行した後はほとんどエッチング
されないため、パターニングされたデータ配線ＤＬの表
面の表層金属膜１２が、図１（ｂ）に示したようにデー
タ配線用金属膜１１の外側に張出した状態になり、この
張出しが大きい場合は、この後の製造工程中に表層金属
膜１２の張出し部が折れて基板１上に付着し、薄膜トラ
ンジスタ２のソース，ドレイン電極Ｓ，Ｄ間に短絡を発
生させることがある。
【００２６】［工程４］そこで、この実施例では、上記
データ配線ＤＬを形成し、次いで上記レジストマスク１
３を剥離した後、図１（ｃ）に示すように、データ配線
ＤＬの表面の表層金属膜１２をエッチングして除去し、
上記表層金属膜１２の張出し部の折損による薄膜トラン
ジスタ２の短絡を未然に防止している。
データ配線ＤＬを形成し、次いで上記レジストマスク１
３を剥離した後、図１（ｃ）に示すように、データ配線
ＤＬの表面の表層金属膜１２をエッチングして除去し、
上記表層金属膜１２の張出し部の折損による薄膜トラン
ジスタ２の短絡を未然に防止している。
【００２７】なお、上記表層金属膜１２のエッチング
は、データ配線用金属膜１１とのエッチング選択比が大
きいエッチング液を用い、かつ基板１上の薄膜トランジ
スタ２および画素電極７をレジストマスク１４で覆って
おいて行なう。
は、データ配線用金属膜１１とのエッチング選択比が大
きいエッチング液を用い、かつ基板１上の薄膜トランジ
スタ２および画素電極７をレジストマスク１４で覆って
おいて行なう。
【００２８】このレジストマスク１４は、基板１上にフ
ォトレジストを塗布し、このフォトレジストを露光，現
像処理して形成するが、このときは画素電極７の上には
ＡlまたはＡl 系合金からなるデータ配線用金属膜１１
はないし、また画素電極７の上のフォトレジストは現像
処理により除去されないため、画素電極７に現像液が触
れることもないから、現像液の電解作用による電池反応
が発生して画素電極７がダメージを受けることはない。
ォトレジストを塗布し、このフォトレジストを露光，現
像処理して形成するが、このときは画素電極７の上には
ＡlまたはＡl 系合金からなるデータ配線用金属膜１１
はないし、また画素電極７の上のフォトレジストは現像
処理により除去されないため、画素電極７に現像液が触
れることもないから、現像液の電解作用による電池反応
が発生して画素電極７がダメージを受けることはない。
【００２９】［工程５］この後は、上記レジストマスク
１４を剥離し、この後、オーバコート絶縁膜（Ｓi Ｎ
膜）１０をプラズマＣＶＤ装置により成膜して、図２お
よび図３に示したＴＦＴパネルを完成する。
１４を剥離し、この後、オーバコート絶縁膜（Ｓi Ｎ
膜）１０をプラズマＣＶＤ装置により成膜して、図２お
よび図３に示したＴＦＴパネルを完成する。
【００３０】上記製造方法においては、データ配線用金
属膜１１の上にＣr 等からなる膜質が緻密な表層金属膜
１２を成膜して、この表層金属膜１２の上にレジストマ
スク１３を形成しているため、前記レジストマスク１３
となるフォトレジストの現像処理に際して、現像液をデ
ータ配線用金属膜１１上の表層金属膜１２で塞き止める
ことができ、したがって、Ａl またはＡl 系合金からな
るデータ配線用金属膜１１にピンホールがあっても、前
記現像液がデータ配線用金属膜１１のピンホールを通っ
て侵入することはないから、従来の製造方法のように薄
膜トランジスタ２および画素電極７を層間絶縁膜で覆っ
ておかなくても、データ配線用金属膜１１のパターニン
グにおけるレジストマスク１３の形成時に画素電極７が
ダメージを受けることはない。
属膜１１の上にＣr 等からなる膜質が緻密な表層金属膜
１２を成膜して、この表層金属膜１２の上にレジストマ
スク１３を形成しているため、前記レジストマスク１３
となるフォトレジストの現像処理に際して、現像液をデ
ータ配線用金属膜１１上の表層金属膜１２で塞き止める
ことができ、したがって、Ａl またはＡl 系合金からな
るデータ配線用金属膜１１にピンホールがあっても、前
記現像液がデータ配線用金属膜１１のピンホールを通っ
て侵入することはないから、従来の製造方法のように薄
膜トランジスタ２および画素電極７を層間絶縁膜で覆っ
ておかなくても、データ配線用金属膜１１のパターニン
グにおけるレジストマスク１３の形成時に画素電極７が
ダメージを受けることはない。
【００３１】このため、上記製造方法によれば、成膜に
時間がかかる層間絶縁膜を形成する必要はないし、また
データ配線用金属膜１１の上に形成する表層金属膜１２
はスパッタ装置により短時間で成膜できるため、ＴＦＴ
パネルを能率よく製造することができる。
時間がかかる層間絶縁膜を形成する必要はないし、また
データ配線用金属膜１１の上に形成する表層金属膜１２
はスパッタ装置により短時間で成膜できるため、ＴＦＴ
パネルを能率よく製造することができる。
【００３２】また、上記実施例では、表層金属膜１２と
データ配線用金属膜１１とをパターニングしてデータ配
線ＤＬを形成した後、このデータ配線ＤＬの表面の表層
金属膜１２を除去しているため、データ配線ＤＬの表面
の表層金属膜１２がデータ配線用金属膜１１がサイドエ
ッチングによってデータ配線用金属膜１１の外側に張出
した状態になっても、この後の製造工程中に表層金属膜
１２の張出し部が折損して薄膜トランジスタ２に短絡を
発生させるのを未然に防ぐことができる。
データ配線用金属膜１１とをパターニングしてデータ配
線ＤＬを形成した後、このデータ配線ＤＬの表面の表層
金属膜１２を除去しているため、データ配線ＤＬの表面
の表層金属膜１２がデータ配線用金属膜１１がサイドエ
ッチングによってデータ配線用金属膜１１の外側に張出
した状態になっても、この後の製造工程中に表層金属膜
１２の張出し部が折損して薄膜トランジスタ２に短絡を
発生させるのを未然に防ぐことができる。
【００３３】（第２の実施例）次に、本発明の第２の実
施例を図４〜図５を参照して説明する。図４はＴＦＴパ
ネルの製造方法を示す各製造工程におけるＴＦＴパネル
の断面図、図５および図６は製造されたＴＦＴパネルの
一部分の断面図および平面図である。なお、図４〜図６
において、図１〜図３に示した第１の実施例と対応する
ものには同符号を付し、重複する説明は省略する。
施例を図４〜図５を参照して説明する。図４はＴＦＴパ
ネルの製造方法を示す各製造工程におけるＴＦＴパネル
の断面図、図５および図６は製造されたＴＦＴパネルの
一部分の断面図および平面図である。なお、図４〜図６
において、図１〜図３に示した第１の実施例と対応する
ものには同符号を付し、重複する説明は省略する。
【００３４】この実施例は、データ配線ＤＬの表面の表
層金属膜１２を除去するエッチングを、上記第１の実施
例のようにレジストマスク１４を形成することなく行な
うようにしたものである。
層金属膜１２を除去するエッチングを、上記第１の実施
例のようにレジストマスク１４を形成することなく行な
うようにしたものである。
【００３５】［工程１］まず、図４（ａ）に示すよう
に、基板１上にゲート配線ＧＬと薄膜トランジスタ２と
画素電極７とを形成した後、その上に直接、Ａl または
Ａl 系合金からなるデータ配線用金属膜１１を成膜する
とともに、このデータ配線用金属膜１１の上に、Ｃr 等
からなる膜質が緻密な表層金属膜１２を成膜する。
に、基板１上にゲート配線ＧＬと薄膜トランジスタ２と
画素電極７とを形成した後、その上に直接、Ａl または
Ａl 系合金からなるデータ配線用金属膜１１を成膜する
とともに、このデータ配線用金属膜１１の上に、Ｃr 等
からなる膜質が緻密な表層金属膜１２を成膜する。
【００３６】［工程２］次に、図４（ａ）に示したよう
に、上記表層金属膜１２の上に、データ配線ＤＬの形状
に対応しかつ薄膜トランジスタ２のドレイン電極Ｄに対
応する部分にこのドレイン電極Ｄをその全体にわたって
覆う張出部を形成した形状のレジストマスク１３ａと、
薄膜トランジスタ２のソース電極Ｓをその全体にわたっ
て覆う形状のレジストマスク１３ｂとを形成する。この
レジストマスク１３ａ，１３ｂは、データ配線用金属膜
１２の上にフォトレジストを塗布し、このフォトレジス
トを露光，現像処理して形成するが、この実施例でも、
フォトレジストをデータ配線用金属膜１１を覆う緻密な
膜質の表層金属膜１２上に塗布しているため、フォトレ
ジストの現像処理時に現像液を表層金属膜１２で塞き止
めることができる。
に、上記表層金属膜１２の上に、データ配線ＤＬの形状
に対応しかつ薄膜トランジスタ２のドレイン電極Ｄに対
応する部分にこのドレイン電極Ｄをその全体にわたって
覆う張出部を形成した形状のレジストマスク１３ａと、
薄膜トランジスタ２のソース電極Ｓをその全体にわたっ
て覆う形状のレジストマスク１３ｂとを形成する。この
レジストマスク１３ａ，１３ｂは、データ配線用金属膜
１２の上にフォトレジストを塗布し、このフォトレジス
トを露光，現像処理して形成するが、この実施例でも、
フォトレジストをデータ配線用金属膜１１を覆う緻密な
膜質の表層金属膜１２上に塗布しているため、フォトレ
ジストの現像処理時に現像液を表層金属膜１２で塞き止
めることができる。
【００３７】［工程３］次に、図４（ｂ）に示すよう
に、上記表層金属膜１２とデータ配線用金属膜１１とを
連続してエッチングし、この表層金属膜１２とデータ配
線用金属膜１１とを、薄膜トランジスタ２のドレイン電
極Ｄを覆う張出部をもったデータ配線ＤＬの形状と、前
記薄膜トランジスタ２のソース電極Ｓを覆う被覆層Ｓａ
の形状とにパターニングする。
に、上記表層金属膜１２とデータ配線用金属膜１１とを
連続してエッチングし、この表層金属膜１２とデータ配
線用金属膜１１とを、薄膜トランジスタ２のドレイン電
極Ｄを覆う張出部をもったデータ配線ＤＬの形状と、前
記薄膜トランジスタ２のソース電極Ｓを覆う被覆層Ｓａ
の形状とにパターニングする。
【００３８】なお、この実施例においても、データ配線
用金属膜１１はエッチング中にある程度サイドエッチン
グされるのに対して、Ｃr 等からなる表層金属膜１２は
データ配線用金属膜１１のエッチングに移行した後はほ
とんどエッチングされないため、パターニングされたデ
ータ配線ＤＬおよびソース電極被覆層Ｓａの表面の表層
金属膜１２が、図４（ｂ）に示したようにデータ配線用
金属膜１１の外側に張出した状態になる。
用金属膜１１はエッチング中にある程度サイドエッチン
グされるのに対して、Ｃr 等からなる表層金属膜１２は
データ配線用金属膜１１のエッチングに移行した後はほ
とんどエッチングされないため、パターニングされたデ
ータ配線ＤＬおよびソース電極被覆層Ｓａの表面の表層
金属膜１２が、図４（ｂ）に示したようにデータ配線用
金属膜１１の外側に張出した状態になる。
【００３９】［工程４］次に、上記レジストマスク１３
ａ，１３ｂを剥離し、この後、図４（ｃ）に示すよう
に、データ配線ＤＬおよびソース電極被覆層Ｓａの表面
の表層金属膜１２をエッチングして除去する。
ａ，１３ｂを剥離し、この後、図４（ｃ）に示すよう
に、データ配線ＤＬおよびソース電極被覆層Ｓａの表面
の表層金属膜１２をエッチングして除去する。
【００４０】この場合、この実施例では、上記［工程
３］において、表層金属膜１２とデータ配線用金属膜１
１とを、薄膜トランジスタ２のドレイン電極Ｄを覆う張
出部をもったデータ配線ＤＬの形状と、前記薄膜トラン
ジスタ２のソース電極Ｓを覆う被覆層Ｓａの形状とにパ
ターニングしているため、薄膜トランジスタ２のソー
ス，ドレイン電極Ｓ，Ｄはその全体をデータ配線用金属
膜１１で覆われており、したがって、表層金属膜１２の
エッチングを、データ配線用金属膜１１および画素電極
７とのエッチング選択比が大きいエッチング液を用いて
行なえば、表層金属膜１２のエッチング時に薄膜トラン
ジスタ２のソース，ドレイン電極Ｓ，Ｄがエッチングさ
れることはないし、また画素電極７もエッチングされて
ダメージを受けることはない。
３］において、表層金属膜１２とデータ配線用金属膜１
１とを、薄膜トランジスタ２のドレイン電極Ｄを覆う張
出部をもったデータ配線ＤＬの形状と、前記薄膜トラン
ジスタ２のソース電極Ｓを覆う被覆層Ｓａの形状とにパ
ターニングしているため、薄膜トランジスタ２のソー
ス，ドレイン電極Ｓ，Ｄはその全体をデータ配線用金属
膜１１で覆われており、したがって、表層金属膜１２の
エッチングを、データ配線用金属膜１１および画素電極
７とのエッチング選択比が大きいエッチング液を用いて
行なえば、表層金属膜１２のエッチング時に薄膜トラン
ジスタ２のソース，ドレイン電極Ｓ，Ｄがエッチングさ
れることはないし、また画素電極７もエッチングされて
ダメージを受けることはない。
【００４１】したがって、この実施例によれば、データ
配線ＤＬの表面の表層金属膜１２を除去するエッチング
を、上記第１の実施例のようにレジストマスク１４を形
成することなく行なうことができる。
配線ＤＬの表面の表層金属膜１２を除去するエッチング
を、上記第１の実施例のようにレジストマスク１４を形
成することなく行なうことができる。
【００４２】［工程５］この後は、オーバコート絶縁膜
（Ｓi Ｎ膜）１０をプラズマＣＶＤ装置により成膜し
て、図５および図６に示したＴＦＴパネルを完成する。
（Ｓi Ｎ膜）１０をプラズマＣＶＤ装置により成膜し
て、図５および図６に示したＴＦＴパネルを完成する。
【００４３】この実施例の製造方法においても、データ
配線用金属膜１１の上にＣr 等からなる膜質が緻密な表
層金属膜１２を成膜し、この表層金属膜１２の上にレジ
ストマスク１３ａ，１３ｂを形成しているため、薄膜ト
ランジスタ２および画素電極７を層間絶縁膜で覆ってお
かなくても、データ配線用金属膜１１のパターニングに
おけるレジストマスク１３ａ，１３ｂの形成時に画素電
極７がダメージを受けることはなく、したがってＴＦＴ
パネルを能率よく製造することができる。
配線用金属膜１１の上にＣr 等からなる膜質が緻密な表
層金属膜１２を成膜し、この表層金属膜１２の上にレジ
ストマスク１３ａ，１３ｂを形成しているため、薄膜ト
ランジスタ２および画素電極７を層間絶縁膜で覆ってお
かなくても、データ配線用金属膜１１のパターニングに
おけるレジストマスク１３ａ，１３ｂの形成時に画素電
極７がダメージを受けることはなく、したがってＴＦＴ
パネルを能率よく製造することができる。
【００４４】しかも、この実施例によれば、表層金属膜
１２とデータ配線用金属膜１１とをパターニングした後
の前記表層金属膜１２のエッチングを、レジストマスク
を形成することなく行なえるため、上記第１の実施例に
比べてＴＦＴパネルの製造工程を簡易化することができ
るし、また、薄膜トランジスタ２のソース電極Ｓと画素
電極７とが、前記ソース電極Ｓの上に残されたＡl また
はＡl 系合金からなる低抵抗のデータ配線用金属膜１１
によっても接続されるため、ソース電極Ｓと画素電極７
との接続部の抵抗を下げることもできる。
１２とデータ配線用金属膜１１とをパターニングした後
の前記表層金属膜１２のエッチングを、レジストマスク
を形成することなく行なえるため、上記第１の実施例に
比べてＴＦＴパネルの製造工程を簡易化することができ
るし、また、薄膜トランジスタ２のソース電極Ｓと画素
電極７とが、前記ソース電極Ｓの上に残されたＡl また
はＡl 系合金からなる低抵抗のデータ配線用金属膜１１
によっても接続されるため、ソース電極Ｓと画素電極７
との接続部の抵抗を下げることもできる。
【００４５】（他の実施例）なお、上記第１および第２
の実施例では、表層金属膜１２とデータ配線用金属膜１
１とをパターニングしてデータ配線ＤＬまたはこのデー
タ配線ＤＬとソース電極被覆層Ｓａとを形成した後、そ
の表面の表層金属膜１２を除去しているが、この表層金
属膜１２の張出しが極く小さい場合は、表層金属膜１２
をそのまま残してもよい。
の実施例では、表層金属膜１２とデータ配線用金属膜１
１とをパターニングしてデータ配線ＤＬまたはこのデー
タ配線ＤＬとソース電極被覆層Ｓａとを形成した後、そ
の表面の表層金属膜１２を除去しているが、この表層金
属膜１２の張出しが極く小さい場合は、表層金属膜１２
をそのまま残してもよい。
【００４６】
【発明の効果】本発明によれば、基板上に形成した薄膜
トランジスタおよび画素電極を層間絶縁膜で覆っておか
なくても、データ配線用金属膜のパターニングにおける
レジストマスクの形成時に画素電極がダメージを受ける
のを防ぐことができるから、データ配線をＡl またはＡ
l 系合金で形成するものでありながら、上記層間絶縁膜
の成膜を不要として、ＴＦＴパネルを能率よく製造する
ことができる。
トランジスタおよび画素電極を層間絶縁膜で覆っておか
なくても、データ配線用金属膜のパターニングにおける
レジストマスクの形成時に画素電極がダメージを受ける
のを防ぐことができるから、データ配線をＡl またはＡ
l 系合金で形成するものでありながら、上記層間絶縁膜
の成膜を不要として、ＴＦＴパネルを能率よく製造する
ことができる。
【図１】本発明の第１の実施例によるＴＦＴパネルの製
造方法を示す各製造工程におけるＴＦＴパネルの断面
図。
造方法を示す各製造工程におけるＴＦＴパネルの断面
図。
【図２】第１の実施例により製造されたＴＦＴパネルの
一部分の断面図。
一部分の断面図。
【図３】同ＴＦＴパネルの一部分の平面図。
【図４】本発明の第２の実施例によるＴＦＴパネルの製
造方法を示す各製造工程におけるＴＦＴパネルの断面
図。
造方法を示す各製造工程におけるＴＦＴパネルの断面
図。
【図５】第２の実施例により製造されたＴＦＴパネルの
一部分の断面図。
一部分の断面図。
【図６】同ＴＦＴパネルの一部分の平面図。
【図７】従来のＴＦＴパネルの一部分の断面図。
【図８】同ＴＦＴパネルの一部分の平面図。
１…基板、ＧＬ…ゲート配線、２…薄膜トランジスタ、
Ｇ…ゲート電極、３…ゲート絶縁膜、４…ｉ型半導体
層、５…ｎ型半導体層、６…ブロッキング絶縁膜、Ｓ…
ソース電極、Ｄ…ドレイン電極、７…画素電極、１０…
オーバコート絶縁膜、ＤＬ…データ配線、１１…データ
配線用金属膜、１２…表層金属膜、１３，１３ａ，１３
ｂ…レジストマスク。
Ｇ…ゲート電極、３…ゲート絶縁膜、４…ｉ型半導体
層、５…ｎ型半導体層、６…ブロッキング絶縁膜、Ｓ…
ソース電極、Ｄ…ドレイン電極、７…画素電極、１０…
オーバコート絶縁膜、ＤＬ…データ配線、１１…データ
配線用金属膜、１２…表層金属膜、１３，１３ａ，１３
ｂ…レジストマスク。
Claims (1)
- 【請求項１】透明基板上に、ゲート配線と、薄膜トラン
ジスタと、この薄膜トランジスタのソース電極に接続さ
れた画素電極と、前記薄膜トランジスタのドレイン電極
につながるデータ配線とを設けた薄膜トランジスタパネ
ルの製造方法において、前記基板上に、ゲート電極、ゲ
ート絶縁膜、ｉ型半導体層、ｎ型半導体層と金属膜の積
層膜からなるソース電極およびドレイン電極とを備えた
薄膜トランジスタと、前記ゲート電極に接続された前記
ゲート配線と、前記画素電極とを形成した後、その上に
直接、ＡlまたはＡl系合金からなるデータ配線用金属膜
とその上層に前記データ配線用金属膜より膜質が緻密な
Ｃr等の表層金属膜とからなる２層の金属膜を成膜し、
前記表層金属膜の上にレジストマスクを形成して、前記
表層金属膜と前記データ配線用金属膜とを前記データ配
線の形状にパターニングし、その後前記表層金属膜を除
去することを特徴とする薄膜トランジスタパネルの製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15005892A JP3200639B2 (ja) | 1992-05-19 | 1992-05-19 | 薄膜トランジスタパネルの製造方法 |
| US08/063,000 US5436182A (en) | 1992-05-19 | 1993-05-17 | Method of manufacturing thin film transistor panel |
| EP93108126A EP0570928B1 (en) | 1992-05-19 | 1993-05-18 | Method of manufacturing thin film transistor panel |
| DE69303546T DE69303546T2 (de) | 1992-05-19 | 1993-05-18 | Herstellungsmethode eines Dünnschicht-Transistor-Paneels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15005892A JP3200639B2 (ja) | 1992-05-19 | 1992-05-19 | 薄膜トランジスタパネルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05323380A JPH05323380A (ja) | 1993-12-07 |
| JP3200639B2 true JP3200639B2 (ja) | 2001-08-20 |
Family
ID=15488592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15005892A Expired - Lifetime JP3200639B2 (ja) | 1992-05-19 | 1992-05-19 | 薄膜トランジスタパネルの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5436182A (ja) |
| EP (1) | EP0570928B1 (ja) |
| JP (1) | JP3200639B2 (ja) |
| DE (1) | DE69303546T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW319892B (ja) * | 1993-07-14 | 1997-11-11 | Omi Tadahiro | |
| JP3326654B2 (ja) | 1994-05-02 | 2002-09-24 | ソニー株式会社 | 表示用半導体チップの製造方法 |
| KR100338480B1 (ko) * | 1995-08-19 | 2003-01-24 | 엘지.필립스 엘시디 주식회사 | 액정표시장치및그제조방법 |
| KR19980041088A (ko) * | 1996-11-30 | 1998-08-17 | 엄길용 | 박막트랜지스터 액정표시장치 및 그 제조방법 |
| MX340897B (es) | 2007-10-02 | 2016-07-29 | Theranos Inc | Dispositivos modulares de punto de cuidado y usos de los mismos. |
| US7821068B2 (en) * | 2008-08-18 | 2010-10-26 | Xerox Corporation | Device and process involving pinhole undercut area |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124162A (ja) * | 1982-12-29 | 1984-07-18 | Sharp Corp | 薄膜トランジスタ |
| JPS61193128A (ja) * | 1985-02-21 | 1986-08-27 | Mitsubishi Electric Corp | マトリクス型表示装置 |
| EP0196915B1 (en) * | 1985-03-29 | 1991-08-14 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
| US4933296A (en) * | 1985-08-02 | 1990-06-12 | General Electric Company | N+ amorphous silicon thin film transistors for matrix addressed liquid crystal displays |
| JPS6381975A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | Ｔｆｔアクテイブマトリツクス基板の製造方法 |
| JPS63215078A (ja) * | 1987-03-04 | 1988-09-07 | Nippon Sheet Glass Co Ltd | 薄膜トランジスタの製造方法 |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
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| JP2771820B2 (ja) * | 1988-07-08 | 1998-07-02 | 株式会社日立製作所 | アクティブマトリクスパネル及びその製造方法 |
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