JP2655865B2 - 液晶表示装置の製造方法 - Google Patents

液晶表示装置の製造方法

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Description

【発明の詳細な説明】
〔産業上の利用分野〕 本発明は、薄膜形成方法やアクティブマトリクス表示
装置特に、薄膜トランジスタ（TFT）と画素電極とを画
素の一構成要素とするアクティブ・マトリックス方式の
液晶表示装置に適用して有効な技術に関するものであ
る。 〔従来の技術〕 アクティブ・マトリックス方式の液晶表示装置は、マ
トリックス状に複数の画素が配置された液晶表示部を有
している。液晶表示部の各画素は、隣接する２本の走査
信号線（ゲート信号線）と隣接する２本の映像信号線
（ドレイン信号線）との交差領域内に配置されている。
走査信号線は、列方向（水平方向）に延在し、行方向に
複数本配置されている。映像信号線は、走査信号線と交
差する行方向（垂直方向）に延在し、列方向に複数本配
置されている。 前記画素は、大まかに言えば、液晶、この液晶を介在
させて配置された透明画素電極及び共通透明画素電極、
薄膜トランジスタ（TFT）で構成されている。透明画素
電極、薄膜トランジスタの夫々は、画素毎に設けられて
いる。透明画素電極は、薄膜トランジスタの一方の電極
（便宜上ソース電極と称す）に接続されている。薄膜ト
ランジスタの他方の電極（ドレイン電極と称す）は前記
映像信号線に接続され、ゲート電極は前記走査信号線に
接続されている。 〔発明が解決しようとする課題〕 （１）最近商品化されているアクティブマトリクス方式
の液晶テレビジョン・パネルは、TFT基板側の製造工程
数（写真処理用マスク枚数で表わすと７〜12枚）が多
く、製造コスト全体に占める割合が大きい。また、各層
は別々に写真処理されることが多く、マスクアライメン
ト余裕をとるため開口率、すなわち明るさが犠牲にされ
がちである。 （２）また、アクティブマトリクス方式は走査信号の静
電結合により液晶に直流成分が加わり易く、この直流成
分の低減が液晶の寿命を長くしたり、表示むらを防止す
る上でのカギとなる。 （３）通常、パネル前面からの入射光に対してはTFTの
上側に設けた遮光膜で不要な入射光を遮り、バックライ
ト光に対しては不透明なゲート電極で不要な光を遮る構
成が採用されている。本発明者等は種々の実験を行った
結果、通常のゲート電極の大きさでは遮光効果が十分で
ないことを知った。特に、強い光源を使用する投射型の
ディスプレイ装置ではその傾向が大である 薄膜トランジスタの非晶質半導体層に光が当ると、電
子、正孔の対が発生し、トランジスタのオフ特性を悪く
するので、この部分になるべく孔が当たらないように工
夫する必要がある。表示用の光としては、液晶表示パネ
ルの前面（表面）から入射する自然光（或は室内の電灯
光）と、パネルの裏面から入射する蛍光灯等のバックラ
イト光の２種類がある。 （４）前述の液晶表示装置は、液晶表示部の大型化にと
もない、画素サイズが大きくなる傾向にある。例えば、
従来、液晶表示部の画素サイズは、0.2×0.2［mm2］で
あったが、本発明者は、0.32×0.32［mm2］の画素サイ
ズの液晶表示装置を開発している。 この種の液晶表示装置においては、製造工程中に、液
晶表示部にゴミ等の異物が混入したり、フォトリソグラ
フィ技術で使用されるマスクに異物が付着したりする。
異物が薄膜トランジスタのソース電極（又は透明画素電
極）とドレイン電極との間に混入したり存在したりする
と、両者間が短絡し、短絡した画素が不良となる所謂点
欠陥を生じる。また、前記異物が薄膜トランジスタのソ
ース電極（透明画素電極）とゲート電極との間に混入し
たり存在したりすると、前述と同様に、点欠陥を生じ
る。このため、本発明者は、各画素サイズが大きくなる
につれて、このような液晶表示装置の点欠陥（画素の損
失）が目立ち易いという問題点を見出した。 なお、ゲート電極の大きさを半導体層より大きくする
ことは特開昭60−17962号公報で公知である。しかし、
ただ単にゲート電極を大きくするだけでは、ゲート・ソ
ース間寄生容量が増え、走査信号により液晶に加わる直
流成分が大きくなり、総合的にはこのデメリットが大き
すぎて、実用化には難しい。 本発明の一つの目的は低価格で製造できる液晶表示装
置を提供することである。 本発明の他の目的は明るい液晶表示装置を提供するこ
とである。 本発明の他の目的は高寿命の液晶表示装置を提供する
ことである。 本発明の他の目的は、TFTへの入射光に起因するTFTの
オフ特性の劣化を低減した液晶表示装置を提供すること
である。 本発明の他の目的は、TFTのオフ特性を改善すると共
に液晶に加わる直流成分を押さえることのできる液晶表
示装置を提供することである。 本発明の他の目的は、液晶表示装置において、液晶表
示部の画素が不良となる点欠陥を低減することが可能な
技術を提供することにある。 本発明の他の目的は、液晶表示装置において、液晶表
示部の点欠陥を見にくくすることが可能な技術を提供す
ることにある。 本発明の他の目的は、液晶表示装置において、液晶表
示部の画素が不良となる点欠陥を低減すると共に、液晶
表示部の黒むらを低減することが可能な技術を提供する
ことにある。 本発明の他の目的は、液晶表示装置において、簡単な
構成で前記黒むらを低減することが可能な技術を提供す
ることにある。 本発明の他の目的は、液晶表示装置において、液晶表
示装置の液晶に加わる直流成分を低減し、前記黒むらを
低減することが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔課題を解決するための手段〕 上述した目的を達成するために、本発明は、基本的に
は、透明絶縁基板の液晶側の面に、互いに隣接する走査
信号線とこれら走査信号線と絶縁されてほぼ直交して互
いに隣接する映像信号線とが形成され、 これら各信号線で囲まれる領域内に、前記隣接する走
査信号線のうち一方の走査信号線に走査信号が供給され
ることによってオンする薄膜トランジスタと、このオン
された薄膜トランジスタを介して前記映像信号線のうち
一方の映像信号線に供給された映像信号が印加される透
明な画素電極と、この画素電極と前記隣接する走査信号
線のうち他方の走査信号線との間に形成される付加容量
素子と、を備えるものであって、 前記透明絶縁基板の液晶側の面に、透明性を有する第
１導電層、およびこの第１導電層の上面に該第１導電層
と異なる材料からなる第２導電層を順次形成する工程
と、 この第２導電層と第１導電層を、第１のマスクを用い
て選択エッチングすることによって、前記走査信号線、
ゲート電極、画素電極の各パターンを形成する工程と、 前記走査信号線、ゲート電極、および画素電極の各パ
ターンが形成された前記透明絶縁基板の液晶側の面に、
絶縁膜、およびこの絶縁膜の上面に半導体層を順次形成
する工程と、 この半導体層と絶縁膜を第２のマスクを用いて順次選
択エッチングすることによって、前記画素電極のみを露
呈させる孔開けを行う工程と、 前記半導体層を第３のマスクを用いて選択エッチング
することによって、少なくとも前記付加容量素子の形成
領域部において除去し、前記薄膜トランジスタの形成領
域部に残存させる工程と、 第３導電層を形成し、この第３導電層を、第４のマス
クを用いて選択エッチングすることによって、前記映像
信号線が、この映像信号線との接続が図れる前記薄膜ト
ランジスタの一方の電極、前記画素電極との接続が図れ
る前記薄膜トランジスタの他方の電極、および前記絶縁
膜のみを介して走査信号線と重畳されかつ前記画素電極
との接続が図れる前記付加容量素子の一方の電極の各パ
ターンを形成する工程と、 前記絶縁膜をマスクとし、このマスクから露呈されて
いる画素電極パターンの上層の第２層をエッチングする
工程と、 からなることを特徴とするものである。 〔作用〕 このようにして製造される液晶表示装置は、付加容量
素子が絶縁膜のみ（半導体層との積層体となっていな
い）を誘電体膜とする構成となっていることから、小さ
な面積（スペース）で構成するにも拘らず大きな容量を
得ることができる。 また、付加容量素子の誘電体膜に半導体層が入ると容
量素子の静電容量が正と負とで異なるという不都合を生
じるが、本発明によればそのような不都合を生じない。 そして、材料およびパータンのそれぞれ異なる走査信
号線と画素電極とを、最初に第１導電層（透明）と第２
導伝層との順次積層体でそれぞれのパターンを形成して
おき、その後、前記絶縁膜をマスクとして画素電極の上
層に形成されている第２導電膜を除去することによっ
て、一回のマスク工程によって形成できるようにしてい
る。 光の透過性を良好にするため、前記絶縁膜は、予め、
画素電極のみを露呈させる孔開けがなされており、この
まま前記画素電極の上層の第２導電膜のエッチングのた
めのマスクとして機能できるからである。 この場合、前記絶縁膜の上述した孔開けは、該絶縁膜
の上面に半導体層が形成されている状態でなされ、同一
のマスクを用いて半導体層そして絶縁膜の順で孔開けを
行っている。 そして、さらに、前記半導体層を、少なくとも前記付
加容量素子の形成領域部において除去し、前記薄膜トラ
ンジスタの形成領域部に残存させるようにして選択エッ
チングするようにしている。 このような工程を経ることによって、前記薄膜トラン
ジスタの形成領域部に残存された半導体層は、必ず絶縁
膜の上面に形成されることになり、間違っても該絶縁膜
の開口部にまで及んで（はみ出して）形成されることは
なくなる。 このことは、たとえば、半導体層および絶縁膜の順次
孔開けにおいて、マスクずれが原因で、薄膜トランジス
タのゲート電極の一部が該開口部から露呈されてしまっ
たとしても、前記半導体層がこのゲート電極と電気的接
続は全くなされないことを意味する。 また、同様に、半導体層とこの半導体層に近接されて
形成される画素電極（この場合、上層に第２導電層が形
成された積層構造となっている。）との電気的接続は全
くなされないことを確保することができる。 この場合、画素領域を露呈させる開口部の領域におい
て、半導体層に関し２回のエッチングがなされているこ
とになる。このことは、たとえば１回のエッチングで残
存された半導体屑が該半導体層と画素電極との間に残存
してしまい、それらの間に電気的接続がなされる場合が
ある弊害を上記２回のエッチングで回避できることを意
味する。 以下、本発明の構成について、アクティブ・マトリッ
クス方式のカラー液晶表示装置に本発明を適用した一実
施例とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 〔実 施 例〕 （実施例Ｉ） 本発明の実施例Ｉであるアクティブ・マトリックス方
式のカラー液晶表示装置の液晶表示部の一画素とその周
辺を第１図（要部平面図）で示し、第１図の2A−2A,2B
−2B,2C−2C切断線で切った断面をそれぞれ第2A,2B,2C
図で示す。また、第３図（要部平面図）には、第１図に
示す画素を複数配置した液晶表示部の要部を示す。 第１図乃至第３図に示すように、液晶表示装置は、下
部透明ガラス基板SUB1の内側（液晶側）の表面上に、薄
膜トランジスタTFT及び透明画素電極PIXを有する画素が
構成されている。下部透明ガラス基板SUB1は、例えば、
1.1［mm］程度の厚さで構成されている。 各画素は、隣接する２本の走査信号線（ゲート信号線
又は水平信号線）GLと、隣接する２本の映像信号線（ド
レイン信号線又は垂直信号線）DLとの交差領域内（４本
の信号線で囲まれた領域内）に配置されている。走査信
号線GLは、第１図及び第３図に示すように、列方向に延
在し、行方向に複数本配置されている。映像信号線DL
は、行方向に延在し、列方向に複数本配置されている。 薄膜トランジスタTFTは、主に、ゲート電極GT、絶縁
膜GI、ｉ型（真性、intrinsic、導電型決定不純物がド
ープされていない）非晶室Si半導体層AS、一対のソース
電極SD1及びドレイン電極SD2で構成されている。なお、
ソース・ドレインは本来その間のバイアス極性によって
決まり、本表示装置の回路ではその極性は動作中反転す
るので、ソース・ドレインは動作中入れ替わると理解さ
れたい。しかし以下の説明でも、便宜上一方をソース、
他方をドレインと固定して表現する。 前記ゲート電極GTは、第１図の平面図に示すように
（左下及び右下に描かれている）、走査信号線GLから行
方向（第１図において上方向）に突出するＴ字形状で構
成されている（Ｔ字形状に分岐されている）。つまり、
ゲート電極GTは、映像信号線DLと実質的に平行に延在す
るように構成されている。ゲート電極GTは、薄膜トラン
ジスタTFTの形成領域まで突出するように走査信号線GL
に連続して形成されている。 ソース・ドレイン電極SD1、SD2はＩ型Si層ASに高濃度
Ｎ型Si層N+を介して非整流接触しており、両電極間をま
たぐようにゲート電極GTがその下方にゲート絶縁膜GIを
介して配置されている。 走査信号線GLは隣り合う２つの映像信号線DL間で幅が
広くなるように（第１図では下方にふくらんでいる）形
成されており、この広がり部分はコンデンサCaddの一つ
の電極（下方電極CL）を構成する。コンデンサCaddの他
方の電極はその上方に位置し、ソース・ドレイン電極SD
1,SD2と同レベルの層で形成された電極（上方電極CH）
で構成される。第2B図に示した断面構造から明らかなよ
うに、コンデンサCaddは上述の上下電極CH,CLとその間
にはさまれた絶縁膜GIとＩ型Si層ASから成る絶縁体で構
成されている。上部電極CHの下方に位置する高濃度Si層
N+は、コンデンサ機能上では電極板として働き、以下上
部電極CHとN+層をひっくるめて上部電極CHと称す。上述
の絶縁体（GIとASの積層体）は図の左端部分で途切れる
ようにパターニングされており、それによって上部電極
CHが画素電極PIXにオーミック接触することができる。
従って、このコンデンサCaddは、ある走査線GL（下側）
で移動されるTFTに接続された画素電極PIXと、隣りの走
査線GL（上側）との間に形成されている。コンデンサCa
ddは、ゲート電極GTとソース電極SD1との間に形成され
る寄生容量と走査線GLに印加される走査パルスの変化に
起因する静電ノイズを軽減したり、TFTがオフした後の
映像情報の記憶時間を長く働きがあり、液晶層LCとそれ
をはさむ対向電極（PIX,ITO2）で構成される液晶の容量
に交流的には実質的に並列に接続される、いわば補助容
量として働く。 次に第2A図を参照して、液晶表示パネルの全体構造を
説明する。 薄膜トランジスタTFT及び透明画素電極PIX上には、保
護膜PSV1が設けられている。保護膜PSV1には、主に、薄
膜トランジスタTFTを湿気等から保護するために形成さ
れており、透明性が高くしかも耐湿性の良いものを使用
する。保護膜PSV1は、例えば、プラズマCVDで形成した
酸化珪素膜や窒化珪素膜で形成されており、8000［Å］
程度の膜厚で形成する。 薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように構成されている。 液晶LCは、下部透明ガラス基板SUB1と上部透明ガラス
基板SUB2との間の、液晶分子の向きを設定する下部配向
膜ORI1及び上部配向膜ORI2の間に封入されている。 下部配向ORI1は、下部透明ガラス基板SUB1側の保護膜
PSV1の上部に形成される。 上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、カラーフィルタFIL、保護膜PSV2、共通透明電極（C
OM）ITO2及び前記上部配向膜ORI2が順次積層して設けら
れている。 前記共通透明電極COMは、下部透明ガラス基板SUB1側
に画素毎に設けられた透明画素電極PIXに対向し、複数
の画素電極PIXに対して共通となるように構成されてい
る。この共通透明電極COMには、コモン電圧Vcomが印加
されるように構成されている。コモン電圧Vcomは、映像
信号線DLに印加されるロウレベルの駆動電圧Vdminとハ
イレベルの駆動電圧Vdmaxとの中間電位である。 カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフィルタFILは、画素に対向する位置に各画素毎
に構成され、染め分けられている。すなわち、カラーフ
ィルタFILは、画素と同様に、隣接する２本の走査信号
線GLと隣接する２本の映像信号線DLとの交差領域内に構
成されている。 カラーフィルタFILは、次のように形成することがで
きる。まず、上部透明ガラス基板SUB2の表面にゼラチン
のような染色基材を形成し、フォトリソグラフィ技術で
赤色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタＲを形成する。次に、同様な工程を施すことに
よって、緑色フィルタＧ、青色フィルタＢを順次形成す
る。 このように、カラーフィルタFILの各色フィルタを各
画素と対向する、交差領域内に形成することにより、カ
ラーフィルタFILの各色フィルタ間に、走査信号線GL、
映像信号線DLの夫々が存在するので、それらの存在に相
当する分、各画素とカラーフィルタFILの各色フィルタ
との位置合せ余裕寸法を確保する（位置合せマージンを
大きくする）ことができる。さらに、カラーフィルタFI
Lの各色フィルタを形成する際に、異色フィルタ間の位
置合せ余裕寸法を確保することができる。 保護膜PSV2は、前記カラーフィルタFILに含まれてい
る染料が液晶LCに漏れることを防止するために設けられ
ている。保護膜PSV2は、例えば、アクリル樹脂，エポキ
シ樹脂等の透明樹脂材料で形成されている。 この液晶表示装置は、下部透明ガラス基板SUB1側、上
部透明ガラス基板SUB2側の夫々の層を別々に形成し、そ
の後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、両
者間に液晶LCを封入することによって組み立てられる。 前記液晶表示部の各画素は、第３図に示すように、走
査信号線GL（Yi）が延在する方向と同一列方向に複数配
置され、画素列Ai,Ai＋1,Ai＋2,…の夫々を構成してい
る。各画素列Ai,Ai＋1,Ai＋2,…の夫々の画素は、薄膜
トランジスタTFT及び透明画素電極PIXの配置位置を同一
に構成している。つまり、画素列Ai＋1,Ai＋３（図示せ
ず）…の夫々の画素は、薄膜トランジスタTFTの配置位
置を左側、透明画素電極PIXの配置位置を右側に構成し
ている。画素列Ai＋1,Ai＋３…の夫々の行方向の隣りの
画素列Ai,Ai＋2,…の夫々の画素は、画素列Ai＋1,Ai＋
3,…の夫々の画素を前記映像信号DLに対して線対称で配
置した画素で構成されている。すなわち、画素列Ai,Ai
＋2,…の夫々の画素は、薄膜トランジスタTFTの配置位
置を右側、透明画素電極PIXの配置位置を左側に構成し
ている。そして、画素列Ai,Ai＋2,…の夫々の画素は、
画素列Ai＋1,Ai＋3,…の夫々の画素に対し、列方向に半
画素間隔移動させて（ずらして）配置されている。つま
り、画素列Aiの各画素間隔1.0（1.0ピッチ）とすると、
次段の画素列Ai＋１は、各画素間隔を1.0とし、前段の
画素列Aiに対して列方向に0.5画素間隔（0.5ピッチ）ず
れている。各画素間を行方向に延在する映像信号線DL
（Xi）は、各画素列Ａ間において、半画素間隔分（0.5
ピッチ分）列方向に延在するように構成されている。 このように、液晶表示部において、薄膜トランジスタ
TFT及び透明画素電極ITOの配置位置が同一の画素を列方
向に複数配置して画素列Ａを構成し、画素列Ａの次段の
画素列Ａを、前段の画素列Ａの画素を映像信号線DLに対
して線対称で配置した画素で構成し、次段の画素列を前
段の画素列に対して半画素間隔移動させて構成すること
により、第４図（画素とカラーフィルタとを重ね合せた
状態における要部平面図）で示すように、前段の画素列
Ａの所定色のフィルタが形成された画素（例えば、画素
列Aiの赤色フィルタＲが形成された画素）と次段の画素
列Ａの同一色フィルタが形成された画素（例えば、画素
列Ai＋１の赤色フィルタＲが形成された画素）とを1.5
画素間隔（1.5ピッチ）離隔することができる。つま
り、前段の画素列Ａの画素は、最っとも近傍の次段の画
素列の同一色フィルタが形成された画素と常時1.5画素
間隔分離隔するように構成されており、カラーフィルタ
FILはRGBの三角形配置構造を構成できるようになってい
る。カラーフィルタFILのRGBの三角形配置構造は、各色
の混色を良くすることができるので、カラー画像の解像
度を向上することができる。 また、映像信号線DLは、各画素列Ａ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線DLの
引き回しをなくしその占有面積を低減することができ、
又映像信号線DLの迂回をなくし多層配線構造を廃止する
ことができる。 この液晶表示部の構成を回路的に示すと、第５図（液
晶表示部の等価回路図）に示すようになる。第５図に示
す、XiG,Xi＋1G,…は、緑色フィルタＧが形成される画
素に接続された映像信号線DLである。XiB,Xi＋1B,…
は、青色フィルタＢが形成される画素に接続された映像
信号線DLである。Xi＋1R,Xi＋2R,…は、赤色フィルタＲ
が形成される画素に接続された映像信号線DLである。こ
れらの映像信号線DLは、映像信号駆動回路で選択され
る。Yiは前記第３図及び第７図に示す画素列Aiを選択す
る走査信号線GLである。同様に、Yi＋1,Yi＋2,…の夫々
は、画素列Ai＋1,Ai＋2,…の夫々を選択する走査信号線
GLである。これらの走査信号線GLは、垂直走査回路に接
続されている。 前記第2A図の中央部は一画素部分の断面を示している
が、左側は透明ガラス基板SUB1及びSUB2の左側縁部分で
外部引出配線の存在する部分の断面を示している。右側
は、透明ガラス基板SUB1及びSUB2の右側縁部分で外部引
出配線の存在しない部分の断面を示している。 第2A図の左側、右側の夫々に示すシール材SLは、液晶
LCを封止するように構成されており、液晶封入口（図示
していない）を除く透明ガラス基板SUB1及びSUB2の縁周
囲全体に沿って形成されている。シール材SLは、例え
ば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板SUB2側の共通透明電極COM
は、少なくとも一個所において、銀ペースト材SILによ
って、下部透明ガラス基板SUB1側に形成された外部引出
配線に接続されている。この外部引出配線は、透明電極
層ITO1で形成される。 前記配向膜ORI1及びORI2、透明画素電極PIX、共通透
明電極COMは、シール材SLの内側に形成される。偏光板P
OLは、下部透明ガラス基板SUB1、上部透明ガラス基板SU
B2の夫々の外側の表面に形成されている。 次に第１図〜第４図に示す液晶表示パネルの等価回路
と動作を第５図を参照して説明する。 第５図の右上のピクセルを例にして説明すると、この
ピクセルの画素電極PIXは赤色のフィルタＲと対応して
形成されており、ｉ＋２番目のドレイン線Ｄ（Xi＋2R）
とｉ番目の走査線Ｇ（Yi）とによって薄膜トランジスタ
TFTを通じてアクセスされる。誤差電極PIXは補助容量Ca
ddによって隣りのｉ＋１番目の走査線Yi＋１に静電結合
される。この補助容量Caddの画素電極PIXに接続される
電極とｉ＋２番目の赤色信号線Xi＋2R及び緑色信号線Xi
＋2G（図示せず）との間には寄生薄膜トランジスタQ1,Q
2が形成される。この寄生トランジスタQ1及びQ2はそれ
ぞれ第１図の左上及び右上に示されており、補助容量の
上部電極CHが両トランジスタの共通ソース電極となり、
左側及び右側の信号線DLがトランジスタQ1,Q2の各ドレ
イン電極となり、これらのソース、ドレイン電極を横切
る走査線GLが両トランジスタの共通ゲート電極となる。 第５図に戻って、本表示回路の動作を説明すると、例
えば走査線Yiがアクティブにされているとき、ｉ行の画
素電極PIXには映像信号駆動回路から信号電圧が印加さ
れ、この電圧は液晶の容量や補助容量Caddに書き込まれ
る。このとき、液晶の共通電極及びｉ＋１番目の走査線
Yi＋１の電位は関連した所定の電流電位となっており、
言い換えれば両者共に交流的接地電位であるので、補助
容量Caddは液晶の容量に等価的に並列に接続されたこと
になる。つまり、映像情報の書き込み後薄膜トランジス
タTFTがオフしてから次にオンする迄の期間、補助容量C
addはその書き込み電圧を維持するのを補助する働きが
ある。 なお、次にｉ＋１番目の走査線Yi＋１がアクティブに
されたとき、ｉ行の寄生トランジスタQ1,Q2がオンし、
本来ｉ＋１行に印加されるべき映像信号がこれら寄生ト
ランジスタを介してｉ行の画素電極にも印加されてしま
う。従って、寄生トランジスタQ1,Q2がオンしたとき画
素電極PIXには誤った、余計な映像情報が書き込まれ
る。この対策として、第５図の回路図では走査の方向を
下から上へと行なえば良い。例えば、ｉ＋１番目の走査
線Yi＋１をアクティブにされたとき、ｉ行の画素電極に
は誤まった映像信号が書き込まれるが、次にｉ番目の走
査線Yiをアクティブにすることにより、ｉ行の画素電極
はすぐに正しい情報に書き換えられ（書き直され）、次
にYi−１（図示せず）の走査線がアクティブにされてか
ら、再びYi＋１の走査線がアクティブにされる直前迄、
ｉ行の正しい情報は記憶・表示され続け、従って、１画
面の走査期間でみれば上述した誤書き込みの期間はほぼ
無視できるようになる。例えば走査線の数を600とする
と、誤書き込みの期間は1/600となり、視覚上は問題と
ならない。その走査を逆（例えば第５図では上から下）
にすると、誤情報の蓄積時間は599/600となり寄生効果
の問題が大きくなる。 第１図の左上でａの信号で示した部分では、非晶質Si
層AS及びゲート絶縁膜GIの境界線AS・GI（第２マスク輪
郭線＃２）がゲート線GLに重なるように上方に細長く延
長されている。この細長い延長部分の断面を第2C図に示
す。同図から判るように、ドレイン線DLと補助容量Cadd
の上部電極CHのほぼ中央で、非晶質Si層AS及びゲート絶
縁膜GIが分断されている。この分断部周辺にはクロム等
の不透明な材料から成るゲート電極層ｇが形成されてい
ないので、バックライト光等がSUB1側から当たるとその
まま上方に光が漏れ、もしこの部分で非晶質Si層ASが図
の左右で連続していたならば、その漏れ光によって非晶
質Si層ASに電子と正孔の対が発生し、その漏れ光によっ
て非晶質Si層ASが導電性を帯び、ドレイン線DL（XiG）
とコンデンサ上部電極CHが常時導通する恐れがあり、或
は両者の間にリーク電流が流れてしまう可能性がある。 従って、非晶質Si層ASの分断部はこのような光導電作
用を防止する働きがあり、遮光効果のあるゲート線GLに
食い込むところ迄延長しておくことが好ましい。 同様に、第１図において、右上のｂ、左下のｃ及びｄ
の切り込みパターンはそれぞれ、コンデンサ上部電極CH
とデータ線DL（XiB）間、走査線Yiがアクティブになっ
たときの、ドレイン線XiGとXiB間及びソース電極SD1と
ｉ−１行のコンデンサ上部電極CH間の光導電を防止す
る。 次に基板SUB1側の保護膜PSV1（第２図Ａ図参照）を形
成する前迄の製造方法を第６図を用いて説明する。 第６図において、右側の（Ａ）〜（Ｍ）は各製造工程
を表わす流れ図であり、左側の４つの断面図はそれぞれ
工程（Ｃ），（Ｇ），（Ｊ）及び（Ｍ）を完了した段階
の中央部分に対応する第2A図の図である。 以下、第６図の流れ図に従った順で製造プロセスを説
明する。 （Ａ）洗浄したガラス基板SUB1に透明導電材であるイン
ジュウム・錫酸化物（IOT、Indium−Tin−Oxide）層を
スパッタリング法で約1,200Åの厚さに形成する。この
層は画素電極PIX及びパネル周辺の外部引き出し配線と
して利用される。 （Ｂ）ゲート電極GT、走査線GL、補助容量Caddの下部極
CLとして利用するため、好ましくは遮光性のある導電材
としてクロムが使用され、スパッタリング法によりクロ
ム膜ｇが透明導電材層ITO上に約1,200Åの厚さに形成さ
れる。 （Ｃ）クロム膜ｇ上にフォトレジストが塗布され、マス
クによる選択露光ののち現像処理が行われ、Cr膜及びIT
O膜を残したい部分上のみにフォトレジストRES1が残さ
れる。このパターンは第１図の＃１で示しているよう
に、画素電極PIX、ゲート電極GT、走査線GL及びコンデ
ンサの下部電極CLに対応する部分にフォトレジストが残
される。 （Ｄ）工程（Ｃ）で残されているフォトレジストRES1を
マスクにして、Cr膜がエッチング液により選択的に除去
される。 （Ｅ）上記フォトレジスト又は残存のCr膜をマスクとし
てITO膜がエッチング液により選択的に除去され、しか
る後にフォトレジストも全て除去される。 （Ｆ）パターニングされたCr膜及びITO膜がその上に形
成された基板SUB1をプラズマCVD装置の中に入れ、還元
性プラズマ雰囲気中でSi3N4膜から成る絶縁膜GIを約3,0
00〔Å〕の厚さに形成する。このとき、酸化物を含む膜
ITOはCr膜に覆われているので、その酸化物がSi3N4のデ
ポジションに悪影響を与えない。引き続き、基板SUB1を
外部にさらすことなく、供給ガスの成分を変えて導電型
決定不純物をドープされていないｉ型非晶質シリコン層
ASを約2,000〔Å〕の厚さに形成し、続いてリンを含ん
だガスを供給することにより高濃度のＮ型非晶質シリコ
ン層N+を約200〔Å〕の厚さに形成する。 （Ｇ）工程（Ｃ）と同様な写真処理技術により、フォト
レジストREG2をパターニングし、その後レジストRES2を
除去する。 （Ｈ）残したレジストRES2をマスクにして、高濃度層
N+、ｉ型Si層AS及びシリコンナイトライド層GIをプラズ
マ処理装置で除去する。このときの残されたSI層AS等の
平面形状は第１図の＃２で示している。 Si層N+及びASは透過率を上げるために画素電極PIXを
形成する部分より少し大きめの部分及びリーク電流パス
を断ちたい部分ａ〜ｄが除去される。絶縁膜GIもSi層N+
及びASと同じパターン形状に除去されるが、ソース電極
SDI及びコンデンサ上部電極CHと画素電極PIXの縁部分と
がオーバラップする部分でSi層AS及び絶縁膜GIを除去す
ることは両者の電気的接続をはかるというねらいがあ
る。 （Ｉ）基板SUB1全面にアルミニウム膜ｄをスパッタリン
グ法に約5,000〔Å〕の厚さに形成する。 （Ｊ）写真処理技術により、レジストRES3を第１図の＃
３で示すような形状に現像する。 （Ｋ）基板SUB1をエッチ液に浸し、レジストRES3をマス
クとしてアルミニウム膜を除去し、ソース、ドレイン電
極SD1及びSD2、コンデンサ上部電極CH及び信号線DLを形
成する。Al膜のエッチ液はITO膜を溶かし易いが、ITO膜
はCr膜で覆われているのでそのような問題はない。 （Ｌ）電極SD1、SD2、CHが残っていない部分では電気抵
抗の低い高濃度層N+を必要としなかったり、或はむしろ
悪影響（リーク電流の原因となる）を与えるので、Al膜
と同じパターンで高濃度層N+をプラズマ処理により除去
する。この場合、不要なN+層が完全に除去されるようｉ
型Si層ASが少し削られて程度にプラズマ処理が施され
る。 （Ｍ）工程（Ｌ）では、画素電極PIX部分に不透明なCr
膜が残っているので、レジストRES3或は残っているAl膜
をマスクとしてCr膜をエッチングする。このとき、ゲー
ト電極GT、走査線GL及びコンデンサ下部電極CL上には前
述した第１マスクパターン＃１によって、Si層AS及び絶
縁膜GIが残されているので、必要なCr膜はエッチングさ
れない。 本実施例によれば、ゲート電極及びその配線、コンデ
ンサ下部電極及びその配線と画素電極とが同じ第１のマ
スクパターン＃１によって区別されずにパターニングさ
れるが、絶縁層GI等をパターニングする第２のマスクパ
ターン＃２とソース・ドレイン電極等をパターニングす
る第３のマスクパターン＃３とを組合せることによっ
て、画素電極部分を専用のマスクパターンを用いること
なくパターニングできる。 （実施例II） 第７図は本発明の他の実施例を示す１画素の平面パタ
ーン図であり、第8A図及び第8B図はそれぞれ第７図の切
断線8A−8A及び8B−8Bにおける断面図である。 本実施例の実施例Ｉと異なる特徴点は下記の通りであ
る。 （１）非晶質ｉ型Si層ASのみをパターニングする専用の
マスクパターン＃４を追加した。 （２）Si層ASは薄膜トランジスタTFT1〜TFT3及びゲート
電極GLとドレイン線DLが交差する部分のみに限定した形
成した。 （３）薄膜トランジスタTFT、画素電極PIX及び補助容量
Caddから成る単位画素（同じドレイン線DL及びゲート線
GLで駆動される画素）を３つに分割した。 （４）薄膜トランジスタTFT1〜３の部分におけるｉ型Si
層ASはゲート電極GTによって完全に覆われる（下から見
て）ようにした。 次に特徴点（２）〜（４）の具体的な構成及び効果を
説明する。 ［特徴点（２）］ 補助容量Cadd1〜Cadd3は第8B図に示すように、上部電
極CH及び下部電極CL間の絶縁膜はゲート絶縁層GIの１層
のみとなり（第2B図と比較してSi層N+及びASが間に入ら
ない）、単位面積当たりの容量値を大幅に増やすことが
できる。 ゲート線GLとドレイン線DLの交差する部分にはゲート
絶縁膜GIに加えてSi層ASが介在するので、写真処理時の
ゴミ等に起因するゲート線、ドレイン線間の短絡を防止
することができる。この効果は後で製造方法を説明する
ときに明らかとなるであろう。 ［特徴点（３）］ 表示パネルの全体の有効表示面積を大きくする場合、
画素数を一定とすると、１画素の面積も大きくする必要
がある。画素が大きいとそれが欠陥である場合、肉眼で
は白点或は黒点となってはっきりと判別される。第７図
に示すように、１画素を複数に分割すると、分割された
全てが欠陥でないかぎり、欠陥は小さく見える。従っ
て、分割していなければ欠陥数が多くて不良になってい
たであろう表示パネルも、分割方式によれば、一画素が
まるまる欠陥となる確率が極めて小さくなり、保留が向
上する。 分割する対象は、画素電極PIXは勿論のことである
が、薄膜トランジスタTFTの欠陥率が高いためTFTも含ま
れる。TFT及びPIXを分割するのに伴って補助容量Caddも
分割される。本実施例では分割数を３としたが、１画素
当たりの分割数は肉眼で判別できる最小の大きさと１画
素の面積とを勘案して決めれば良い。画素電極PIX1〜３
の面積、トランジスタTFT1〜３のチャンネル幅／チャン
ネル長（W/L）や補助容量Cadd1〜３の容量値はほぼ同一
とされる。 分割された薄膜トランジスタTFT1〜３は同じ走査線Yi
と同じ信号線DLに、補助容量Cadd1〜３の下部電極CHも
同じ走査線Yi＋１につながれ、分割に伴う配線の追加は
零とされる。 トランジスタTFT1〜３のチャンネル領域を形成する非
晶質Si層ASはそれらに共通とされ、信号線DLがSi層ASに
よる段差をまたぐ数、延べ長さが低減され、断線の確率
が減らされる。 補助容量Cadd1〜３の部分にはSi層ASがないので、分
割によって寄生トランジスタが作られる心配がない（第
１図でCaddを単純に３分割すると、Si層ASが存在するの
で寄生トランジスタがそれらの間にできる）。 ［特徴点（４）］ ゲート電極GTは、第７図に示されているように、半導
体層ASを完全に覆うよう（下方からみて）それより大き
目に形成される。従って、基板SUB1の下方に蛍光灯等の
バックライトを取付けた場合、この不透明のCrゲート電
極GTが影となって、半導体層ASにはバックライト光が当
たらず、前述した光照射による導電現象すなわちTFTの
オフ特性劣化は起きにくくなる。なお、ゲート電極GTの
本来の大きさは、ソース・ドレイン電極SD1とSD2間をま
たがるに最低限必要な（ゲート電極とソース・ドレイン
電極の位置合わせ余裕分も含めて）幅を持ち、チャンネ
ル幅Ｗを決めるその奥行き長さはソース・ドレイン電極
間の距離（チャンネル長）Ｌとの比、即ち相互コンダク
タンスgmを決定するファクタW/Lをいくつにするかによ
って決められる。 本実施例におけるゲート電極の大きさは勿論、上述し
た本来の大きさよりも大きくされる。 なお、必要であれば基板SUB2側からのトランジスタTF
T1〜３等に対する遮光は基板SUB2側にクロム層等のパタ
ーン或は有機フィルタ層のパターン等を設けることによ
って達成できる。 第９図及び第10図は、実施例Ｉの第３図及び第４図と
同様、それぞれ第７図のピクセルを複数個配列したもの
及びそれにドット状のカラーフィルターを対応させたも
のに相当し、説明は実施例Ｉと同様であるので省略す
る。 次に、第７図〜第10図に示す液晶表示装置の等価回
路、駆動方法及び動作を説明する。 第11図は１画素の等価回路を示す図であり、第７図等
で分割したものにつけた添字は省略する。Cgsは薄膜ト
ランジスタTFTのゲート電極GT及びソース電極SD1で形成
される重ね合せ容量である。重ね合せ容量Cgsの誘電体
膜は絶縁膜GIである。Cpixは透明画素電極ITO1（PIX）
及び共通透明画素電極ITO2（COM）間で形成される液晶
容量である。液晶容量Cpixの誘電体膜は液晶LC、保護膜
PSV1及び配向膜ORI1,2である。Vlcは中点電位である。 前記保持容量素子Caddは、TFTがスイッチングすると
き、中点電位（画素電極電位）Vlcに対するゲート電位
変化ΔVgの影響を低減するように働く。この様子を式で
表すと ΔVlc＝｛（Cgs/（Cgs＋Cadd＋Cpix）｝×ΔVg となる。ここでΔVlcはΔVgによる中点電位の変化分を
表わす。この変化分ΔVlcは液晶に加わる直流成分の原
因となるが、保持容量Caddを大きくすればする程その値
を小さくすることができる。また、保持容量Caddは放電
時間を長くする作用もあり、TFTがオフした後の映像情
報を長く蓄積する。液晶LCに印加される直流成分の低減
は、液晶LCの寿命を向上し、液晶表示画面に切り替え時
に前の画像が残る所謂焼き付きを低減することができ
る。 前に述べたように、ゲート電極GTは半導体層ASを完全
に覆うよう大きくされている分、ソース・ドレイン電極
SD1、SD2とのオーバラップ面積が増え、従って寄生容量
Cgsが大きくなり中点電位Vlcはゲート（走査）信号Vgの
影響を受け易くなるという逆効果が生じる。しかし、保
持容量Caddを設けることによりこのデメリットも解消す
ることができる。 前記保持容量素子Caddの保持容量は、画素の書込特性
から、液晶容量Cpixに対して４〜８倍（４・Cpix＜Cadd
＜８・Cpix）、重ね合せ容量Cgsに対して８〜32倍（８
・Cgs＜Cadd＜32・Cgs）程度の値に設定する。 前記画素の透明画素電極PIXに保持容量素子Caddを設
けた液晶表示装置の液晶表示部は、第13図（液晶表示部
を示す等価回路図）に示すように構成されている。液晶
表示部は、画素、走査信号線GL及び映像信号線DLを含む
単位基本パターン繰返しで構成されている。容量電極線
として使用される最終段の走査信号線GL（又は初段の走
査信号線GL）は、第13図に示すように、共通透明画素電
極COMの電位（Vcom）に接続する。共通透明画素電極COM
は、前記第2A図に示すように、液晶表示装置の周縁部に
おいて銀ペースト材SLによって外部引出配線に接続され
ている。しかも、この外部引出配線の導電層（ITO1）は
画素電極PIXと同一製造工程で構成されている。この結
果、最終段の走査信号線GL（容量電極線）は、共通透明
画素電極COMに簡単に接続することができる。 このように、容量電極線の最終段を前記画素の共通透
明画素電極の電位（Vcom）に接続することにより、最終
段の容量電極線は外部引出配線の一部の導電層と一体に
構成することができ、しかも共通透明画素電極COMは前
記外部引出配線に接続されているので、簡単な構成で最
終段の容量電極線を共通透明画素電極COMに接続するこ
とができる。 また、液晶表示装置は、先に本出願人によって出願さ
れた特願昭62−95125号に記載される直流相殺方式（DC
キャンセル方式）に基づき、第12図（タイムチャート）
に示すように、走査信号線DLの駆動電圧を制御すること
によってさらに液晶LCに加わる直流成分を低減すること
ができる。第12図において、Viは任意の走査信号線GLの
駆動電圧、Vi＋１はその次段の走査信号線GLの駆動電圧
である。Veeは走査信号線GLに印加されるロウレベルの
駆動電圧Vmin、Vddは走査信号線GLに印加されるハイレ
ベルの駆動電圧Vdmaxである。各時刻ｔ＝t1〜t4におけ
る中点電位Vlc（第11図参照）の電圧変化分ΔV1〜ΔV4
は次のようになる。 ｔ＝t1:ΔV1＝−（Cgs/C）・V2 ｔ＝t2:ΔV2＝＋（Cgs/C）・（V1＋V2） −（Cadd/C）・V2 ｔ＝t3:ΔV3＝−（Cgs/C）・V1 ＋（Cadd/C）・（V1＋V2） ｔ＝t4:ΔV4＝−（Cadd/C）・V1 ただし、画素の合計の容量： Ｃ＝Cgs＋Cpix＋Cadd ここで、走査信号線GLに印加される駆動電圧が充分で
あれば（下記
【注】参照）、液晶LCに加わる直流電圧
は、 ΔV3＋ΔV4＝（Cadd・V2−Cgs・V1）/C となるので、Cadd・V2＝Cgs・V1＝０とすると、液晶LC
に加わる直流電圧は０になる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 酸化物を含む透明電極上に酸化物を含まない金属層で
覆った状態で、還元性雰囲気中でSi3N4をデポジション
としているので、透明電極中の酸化物がSi3N4のデポジ
ションに悪影響を与えない。 Al層をエッチングする際ITO膜（Indium−Tin−Oxid
e）はCr膜によって覆われているので、このエッチ液に
よってITO膜が溶かされる心配はない。 本実施例によれば、ゲート電極及びその配線、コンデ
ンサ下部電極及びその配線と画素電極とが同じ第１のマ
スクパターン＃１によって区別されずにパターニングさ
れるが、絶縁層GI等をパターニングする第２のマスクパ
ターン＃２とソース・ドレイン電極等をパターニングす
る第３のマスクパターン＃３とを組合せることによっ
て、画素電極部分を専用のマスクパターンを用いること
なくパターニングできる。 ゲート電極GTを半導体層ASより大き目に形成している
ので、遮光効果が上がりTFTのオフ特性が向上し、ま
た、その場合ゲート・ソース間の重なり寄生容量Cgsの
増加によるマイナス効果分を補助容量Caddの追加や、補
助容量Caddを走査信号Viに関連付けて駆動することによ
り補償することができる。 液晶表示装置の液晶表示部の画素の点欠陥を低減する
ことができると共に、黒むらを低減することができる。 また、前記画素の画素電極に構成される保持容量素子
の一方の電極の断線を低減することができる。 また、前記初段又は最終段の容量電極線を共通画素電
極に簡単な構成で接続することができる。 また、直流相殺方式を採用し、液晶に加わる直流成分
をより低減することができるので、液晶の寿命を向上す
ることができる。
【図面の簡単な説明】
第１図は、本発明の実施例Ｉであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図、 第2A図は、前記第１図の2A−2A切断線で切った部分とシ
ール部周辺部の断面図、 第2B図及び第2C図は第１図の2B−2B及び2C−2C切断線に
おける断面図、 第３図は、前記第１図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図は、前記第３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図、 第５図は第１図〜第４図に示す実施例の等価回路図、 第６図は第１図に示す素子の製造方法を示す図、 第７図は、本発明の実施例IIであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図であり、第8A図及び第8B図はその8A−
8A及び8B−8B切断線における断面図、 第９図は、前記第７図に示す画素を複数配置した液晶表
示部の要部平面図、 第10図は、前記第７図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図、 第11図は、前記第７図に記載される画素の等価回路図、 第12図は、直流相殺方式による走査信号線の駆動電圧を
示すタイムチャート、 第13図、第14図の夫々は、本発明の実施例IIであるアク
ティブ・マトリックス方式のカラー液晶表示装置の液晶
表示部を示す等価回路図、 第15図は第７図に示す素子の制御方法を説明する図、 第16図は本発明の実施例IIを示す平面図である。 図中、SUB……透明ガラス基板、GL……走査信号線、DL
……映像信号線、GI……絶縁膜、GT……ゲート電極、AS
……ｉ型半導体層、SD……ソース電極又はドレイン電
極、PIX……画素電極、PSV……保護膜、LS……遮光膜、
LC……液晶、TFT……薄膜トランジスタ、COM……透明画
素共通電極、g,d……導電膜、Cadd……保持容量素子、C
gs……重ね合せ容量、Cpix……液晶容量である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−102525（ＪＰ，Ａ) 特開 昭62−276526（ＪＰ，Ａ) 特開 昭62−285464（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】透明絶縁基板の液晶側の面に、互いに隣接
    する走査信号線とこれら走査信号線と絶縁されてほぼ直
    交して互いに隣接する映像信号線とが形成され、 これら各信号線で囲まれる領域内に、前記隣接する走査
    信号線のうち一方の走査信号線に走査信号が供給される
    ことによってオンする薄膜トランジスタと、このオンさ
    れた薄膜トランジスタを介して前記映像信号線のうち一
    方の映像信号線に供給された映像信号が印加される透明
    な画素電極と、この画素電極と前記隣接する走査信号線
    のうち他方の走査信号線との間に形成される付加容量素
    子と、を備えるものであって、 前記透明絶縁基板の液晶側の面に、透明性を有する第１
    導電層、およびこの第１導電層の上面に該第１導電層と
    異なる材料からなる第２導電層を順次形成する工程と、 この第２導電層と第１導電層を、第１のマスクを用いて
    選択エッチングすることによって、前記走査信号線、ゲ
    ート電極、画素電極の各パターンを形成する工程と、 前記走査信号線、ゲート電極、および画素電極の各パタ
    ーンが形成された前記透明絶縁基板の液晶側の面に、絶
    縁膜、およびこの絶縁膜の上面に半導体層を順次形成す
    る工程と、 この半導体層と絶縁膜を第２のマスクを用いて順次選択
    エッチングすることによって、前記画素電極のみを露呈
    させる孔開けを行う工程と、 前記半導体層を第３のマスクを用いて選択エッチングす
    ることによって、少なくとも前記付加容量素子の形成領
    域部において除去し、前記薄膜トランジスタの形成領域
    部に残存させる工程と、 第３導電層を形成し、この第３導電層を、第４のマスク
    を用いて選択エッチングすることによって、前記映像信
    号線、この映像信号線との接続が図れる前記薄膜トラン
    ジスタの一方の電極、前記画素電極との接続が図れる前
    記薄膜トランジスタの他方の電極、および前記絶縁膜の
    みを介して走査信号線と重畳されかつ前記画素電極との
    接続が図れる前記付加容量素子の一方の電極の各パター
    ンを形成する工程と、 前記絶縁膜をマスクとし、このマスクから露呈されてい
    る画素電極パターンの上層の第２層をエッチングする工
    程と、 からなることを特徴とする液晶表示装置の製造方法。
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