JPH0484125A

JPH0484125A - 液晶表示装置

Info

Publication number: JPH0484125A
Application number: JP2197809A
Authority: JP
Inventors: Takeshi Tanaka; 武田中; Kikuo Ono; 記久雄小野; Nobutake Konishi; 信武小西; Hikari Ito; 光伊藤; Junichi Owada; 淳一大和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-07-27
Filing date: 1990-07-27
Publication date: 1992-03-17
Anticipated expiration: 2014-03-17
Also published as: JP2871818B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、液晶表示装置に係り、特に、各画素を薄膜ト
ランジスタ（ＴＰＴ）および画素電極で構成するアクテ
ィブマトリックス方式の液晶表示装置に関する。

［従来の技術］一般に、アクティブマトリックス型の液晶表示装置では
、透明導電膜（ＩＴＯ）を画素電極としている。この画
素電極と映像信号線は、通常、例えば特願平１−５３８
３０号明細書に記載のように、同一絶縁膜上に形成され
ている。また画素電極と映像信号線の間には、電極など
のパターンは無く、この絶縁膜の表面は画素電極の位置
から映像信号線の位置まで平坦である。液晶表示装置の
開口率を向上するためには、この画素電極の面積、すな
わち液晶が駆動される面積をできるだけ広くする必要が
あった。

［発明が解決しようとする課題］上記従来技術では、映像信号線および画素電極は、それ
ぞれスパッタ法等で堆積した金属膜およびＩＴＯ膜（透
明画素電極膜）を所定のパターンにエツチング加工して
形成する。このうちＩＴＯ膜は、その材料の性質上この
エツチング加工が他の金属配線材料（ＡＭ、Ｃｒ等）に
比べ難しく、エツチング後に残渣が残りやすい。この残
渣が画素電極から映像信号線までつながると、両者が電
気的に導通し、画像表示の際に点欠陥（例えばその画素
だけ常に高輝度点または常に黒点となる欠陥）となる。

この短絡不良は、画素電極と映像信号線の間の距離を広
げれば低減するが、それには画素電極を小さくする必要
があり、開口率の低下をもたらす。

また、従来技術では、ブラックマトリックスと画素電極
の重ね合わせ不良により、ドメイン（液晶が正しく配向
していない領域）からの漏れ光が生じ、これが原因で表
示むらが発生する等の問題があった。その対策としてブ
ラックマトリックスの面積を広げて画素電極との重なり
部分を広くすることも考えられるが、やはり開口率の低
下を招くことになる。

従って、本発戸の目的の１つは、開口率を低下すること
なく信号線と画素電極の間の短絡を防止して点欠陥の発
生を可及的に少なくした液晶表示装置を提供することに
ある。

本発明の他の目的は、ドメインからの洩れ光をなくして
表示むらの発生しない液晶表示装置を提供することにあ
る。

［課題を解決するための手段］上記目的を達成するために、本発明は、単位画素が、結
像基板（ガラス基板）上に薄膜トランジスタおよびその
出力電極に結合する画素電極を持ち、このトランジスタ
の制御電極（ゲート電極）および入力電極に結合する走
査信号線および映像信号線を有する液晶表示装置におい
て、絶縁基板上の画素電極と映像信号線との間で１画素
電極と一部重なり映像信号線とは重ならず電気的にも絶
縁され、走査信号線とも電気的に絶縁された帯状電極を
設けたことを特徴とする。

帯状電極は、画素電極が載っている絶縁膜の下側および
上側のいずれに形成してもよい。

なお、その製造の際、製造過程で使用するホトマスクを
少なくとも２つ以上の分割露光により形成することがで
きる。また、パターン形成を分割露光型の露光機で行う
こともできる。

［作用］本発明によれば、帯状電極を画素電極と映像信号線との
間で絶縁膜の下に設けた場合、その間の絶縁膜の表面に
、帯状電極の厚さにほぼ等しい段差が生じる（第２図）
。このため、ＩＴＯのエツチング時に残渣があっても、
そのほとんどが、この段差部の乗り越えの際に切断され
るので、短絡また、帯状電極を絶豫膜の上に設けた場合
にも、画素電極の周縁部にはエツチング残渣の生しにく
い帯状電極が形成されているので、映像信号線との間に
残渣が生じることがなくなり、やはり短絡が防止される
。また、画素電極周縁のドメインの発生もなくなり、実
質的な画素面積が増す（第１２図）。

なお、いずれの場合も、帯状電極の遮光作用により、洩
れ光の発生を少なくすることができる。

［実施例］以下に、本発明の実施例を図面により説明する。

第１図は、本発明の液晶表示装置の基本原理を説明する
ためのほぼ一画素部分を示す概略の平面図、第２図は、
第１図のＩ−Ｉ’断面による断面図である。

第１図及び第２図において、ＬＣは液晶、ＩＴＯは透明
画素電極、ＧＩは絶縁膜、５ＵＢＩは下側透明ガラス基
板、５ＵＢ２は上側透明ガラス基板、ＴＰＴは薄膜トラ
ンジスタ、ＢＭはブラックマトリックス、ＳＨは本実施
例の特徴である帯状電極、ＧＬは走査信号線、ＤＬは映
像信号線である。下側の透明画素電極ＩＴＯは各画素毎
に分離されているが、上側の透明画素電極ＩＴ○は前後
左右のす入での画素に共通する単一電極となっている。

第２図に示すように、ブラックマトリックスＢＭは、上
側の透明ガラス基板５ＵＢ２の内面に上側画素電極ＩＴ
Ｏを付ける前に設けられる。

第１図に示すように、ブラックマトリックスの内！！＃
（中央開口部の周縁）は、下側画素電極ＩＴ○の外周縁
よりも幾分内側に位置しており、それによって下側画素
電極とブラックマトリックスは相互に重なる領域を有す
る。上側の共通画素電極は接地され、下側の個々の画素
電極ＩＴＯは個々の薄膜トランジスタＴＰＴの出力電極
（ソース・ドレイン電極の一方、）に接続され、ＴＰＴ
の入力電極（ソース・ドレイン電極の他方）は映像信号
ＤＬに接続され、ＴＰＴのゲート電極は走査信号線ＧＬ
に接続される。

本実施例によれば、第２図に示すように、帯状電極ＳＨ
を透明ガラス基板５ＵＢＩ上に設けたことにより、画素
電極ＩＴＯと映像信号線ＤＬの間の絶縁膜ＧＩの表面に
は、帯状電極ＳＨの厚さとほぼ等しい段差が生ずる。こ
のため、ＩＴＯのエツチング残渣があっても、そのほと
んどが、この段差部の乗り越えで切断されるため短絡不
良とならず点欠陥は低減される。なお、本実施例では、
帯状電極ＳＲはフロート状態になっている、すなわち、
どこにも電気的に接続はされていない。

また、第１図に示されるように、帯状電極ＳＨは、画素
電極ＩＴＯと映像信号線ＤＬとの間で、ブラックマトリ
ックスＢＭと重なると共に、画素電極ＩＴＯの周縁部と
しても重なっており、しかも、遮光性を有する材料（Ａ
Ｑ、Ｃｒ）からなっているので、パネルに対し斜めに入
射する洩れ光を防止する遮光膜としても役立つ。

次に帯状電極を絶縁膜の上に形成した際の実施例の構成
と作用を説明する。画素の概略平面図は第１図と同じで
ある。断面図を第１２図に示す。

第１図及び第２図と同一符号は同一名称の要素を表わす
。本実施例では、帯状電極ＳＨが下側画素電極ＩＴ○と
電気的に導通している。このため帯状電極ＳＨにも液晶
ＬＣを駆動する電圧が印加される様になる。帯状電極の
ない従来構造では、画素電極から液晶に電圧が印加され
ていたが、実際には画素電極の周辺部の数μｍの範囲は
ドメイン等の発生により能動が不充分であった。すなわ
ち、実質的な画素面積は、見かけ上の画素電極の面積よ
り小さかった。

これに対し、本実施例では帯状電極ＳＨにも電圧が印加
されるため、実質的な画素面積が増える。

逆に、実質的な画素面積を一定とすれば、本実施例によ
り画素面積を小さくでき、ＩＴＯのエツチング残査によ
る不良（ＩＴＯと映像信号線ＤＬ間の短絡）を低減でき
る。なお、本実施例ではもしも帯状電極と映像信号線が
短絡すると不良になるが、両者の加工性が優れている（
画素電極ＩＴＯの周縁部には、エツチング残渣の出易い
透明電極材料を使用せず、Ａ　ｒ　、　Ｃｒ等の材料を
使用して帯状電極ＳＨが形成されるので、エツチング残
査が少い）ため、両者が接近しても短絡は少ない。

特に、両者（映像信号線と帯状電極）を１回のホトリソ
グラフィーで同時にパターニングすれば、マスク合わせ
ずれによる両者間の異常接近も無いため、不良は更に低
減する。

第３図は、本発明を適用したアクティブ・マトリックス
方式のカラー液晶表示装置の実施例の液晶表示部の一画
素の要部の詳細な平面図である。

また、第４図および第５図は、それぞれ、第３図のＩ−
Ｉ’切断線およびｎ−ｎ’切断線で切った部分の断面図
である。

本実施例は、透明画素電極を２分し、１画素肖り２個の
透明画素電極ＩＴＯＩおよびＩＴＯ２を設けると共に、
画素電極ＩＴ○１とＩＴＯ２をそれぞれ駆動する２個の
薄膜トランジスタＴＦＴＩおよびＴＦＴ２を設けたもの
である。本実施例では、２個の画素電極が並列に能動さ
れ、その一方が不良となっても、他方の画素電極で補な
えるので、実効的な不良の発生率を低減できる。なお、
第３図は、下側の画素電極が２分割された状態を示すが
、上側の画素電極は第１図と同じく全画素に共通である
。

第３図〜第５図において、第１図、第２図と同一名称の
部分には同一符号を付してあり、説明を省略する。また
、ＳＤＩ、Ｓｎ２は薄膜トランジスタＴＦＴＩおよびＴ
ＦＴ２の各ソースまたはドレイン電極（第５図では、Ｓ
ＤＩが画素電極ＩＴＯＩに繋がるＴＦＴＩのソース電極
、Ｓｎ２が映像信号線ＤＬに繋がるＩＦＴＩのドレイン
電極。ＴＦＴ２についても同様）、ＧＴは第３図で左右
に走る走査信号線ＧＬから直角に（第３図で前後に）延
びている薄膜トランジスタのゲート電極（ＴＦＴｌおよ
びＴＦＴ２に共通）、ＣａｄｄはＩＴＯと次段の走査信
号ｍＤＬ間に形成される静電容量素子（保持容量）で、
ゲート電極・ソース電極間の結合容量Ｃｇｓに基づく信
号出力の低下を補償するための容量、ＳＨ８は画素電極
ＩＴ○１とＩＴＯ２の間の間隙を蔽う遮光膜、ＡＳはｉ
型シリコンからなるｉ型半導体層、ＰＯＬは偏光板、Ｐ
ＳＶＩおよびＰＳＶ２はプラズマＣＶＤ法等で形成され
た酸化珪素膜や窒化珪素膜等の下部透明保護膜および上
部透明保護膜、０ＲＩＩおよび○Ｒ工２は液晶分子を配
向するための有機材料の下部対向膜および上部配向膜、
ＧＩは透明の絶縁膜、ＩＩＬはカラーフィルタである。

これらの図において、数字を付した英小文字が同一のも
の同志は、同時に形成される層であることを示す。たと
えば、映像信号線ＤＬの層ｄ１とソース・ドレイン電極
ＳＤＩ、ＳＤ２の層ｄ１とは同時に形成される層である
。また、ｇｌｙｇ２等は主にゲート電極との関係が深い
層、ｄｉ−ｄ３はソース・ドレイン電極との関係が深い
層である。

第５図に示すように、下部透明ガラス基板５ＵＢＩの内
側（液晶側）の表面上に、薄膜トランジスタＴＰＴ　（
ＴＦＴＩとＴＦＴ２）および透明画素電極ＩＴＯ（ＩＴ
ＯＩとＩＴＯ２）が設けられている。下部透明ガラス基
板５ＵＥＩは例えば１．１ｍｎ程度の厚さで構成されて
いる。

第３図および第４図に示す様に、帯状電極ＳＨ。

ｇｌは、透明画素電極ＩＴＯと映像信号線ＤＬの間を隠
す様に形成する。更にドメインを隠す様に、ガラス電極
ＩＴＯ上に重ねて形成している。映像信号線ＤＬと透明
画素電極ＩＴＯが容量結合しない様、帯状電極ＳＨ，ｇ
ｌは、映像信号線ＤＬと離している。帯状電極ＳＨ，ｇ
ｌはブラックマトリックスＢＭに隠れるので開口率は低
下しない。

なおこの帯状電極は、後述する走査信号線ＧＬ。

ｇｌおよび保持容量Ｃａｄｄと同一工程で形成する。す
なわち帯状電極と走査信号線および保持容量は同一層と
なるので、形成時のエツチング残渣等で短絡する可能性
がある。帯状電極を介して隣接する走査信号線が短絡す
る不良を低減する為、帯状電極を２つに分割している。

第３図に示すように、各画素は、隣接する２本の走査信
号ｍ（ゲート信号線または水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線または垂直信号線
）ＤＬとで囲まれた領域内（４本の信号線で囲まれた領
域内）に配置されている。走査信号線ＧＬは、第３図に
示すように、列方向（水平方向、左右方向）に延在し、
かつ行方向（垂直方向、前後方向）に複数本（例えば５
００本程皮膜配置されている。映像信号線ＤＬは、行方
向に延在し、かつ列方向に複数本（例えば１０００本程
度皮膜置されている。

前述のように、各画素の薄膜トランジスタＴＰＴは、画
素内において２つ（複数）に分割され、薄膜トランジス
タ（分割薄膜トランジスタ）ＴＦＴｌおよびＴＰＴ２で
構成されている。薄膜トランジスタＴＦＴＩ、ＴＰＴ２
のそれぞれは、実質的に同一寸法（チャネル長とチャネ
ル幅が同じ）で構成されている。この分割された薄膜ト
ランジスタＴＦＴＩとＴＰＴ２のそれぞれは、主にゲー
ト電極ＧＴ、絶縁膜ＧＩ、ｉ型（真性、１ｎｔｒｉｎｓ
ｉｃ。

導電型決定不純物がドープされていない）アモルファス
・シリコン（Ｓｉ）からなるｉ型半導体層ＡＳ、１対の
ソース電極ＳＤＩおよびドレイン電極ＳＤ２で構成され
ている。なお、ソース・ドレインは本来その間のバイア
ス極性によって決まり、この液晶表示装置の回路ではそ
の極性は動作中反転するので、ソース・ドレインは動作
中入れ替わると理解されたい。しかし、以下の説明でも
、便宜上一方のＳＤＩをソース、他方のＳＤ２をドレイ
ンと固定して表現する。

第６図および第７図は、第３図の液晶表示装置を製造す
る際の、所定の製造工程における画素の要部平面図であ
る。

ゲート電極ＧＴは、第６図に詳細に示すように、走査信
号線ＧＬから行方向に突出する丁字形状で構成されてい
る（丁字形状に分岐されている）。

すなわち、ゲート電極ＧＴは、映像信号１！ＤＬと実質
的に平行に延在するように構成されている。

ゲート電極ＧＴは、薄膜トランジスタＴＦＴＩ。

ＴＰＴ２のそれぞれの形成領域まで突出するように構成
されている。薄膜トランジスタＴＦＴＩ。

ＴＰＴ２のそれぞれのゲート電極ＧＴは、一体に（ＴＦ
ＴＩおよびＴＰＴ２の共通ゲート電極として）構成され
ており、同一の走査信号線ＧＬに連続して設けられてい
る。ゲート電極ＧＴは、薄膜トランジスタＴＰＴの形成
領域において大きい段差をなるべく作らないように、単
層の第１導電膜ｇ１で構成する（第５図）。第１導電膜
ｇ１は、例えばスパッタ法で設けられたクロム（Ｃｒ）
膜を用い、１１００人程度０膜厚で設ける。

このゲート電極ＧＴは、第３図、第５図および第６図（
所定の製造工程における画素の要部平面図）に示されて
いるように、ｉ型半導体層ＡＳを（下方から見て）完全
に覆うようにそれより太き目に設けられている。従って
、下部透明ガラス基板５ＵＢＩの下方に蛍光燈等のバン
クライトを取り付けた場合、この不透明のＣｒゲート電
極ＧＴが影となって、半導体層Ａｓにはバックライト光
が当らず、上述した光照射による導電現像（不所望のリ
ーク電流が発生する現像）すなわちＴＰＴのオフ特性劣
化は起きにくくなる。なお、ゲート電極ＧＴの本来の大
きさは、ソース・ドレイン電極ＳＤＩ、ＳＤ２間をまた
がるのに最低限必要な（ゲート電極とソース・ドレイン
電極の位置合わせ余裕分も含めた）幅を持ち、チャネル
幅Ｗを決めるところのその奥行き長さ（第６図で前後方
向の長さ）は、ソース・ドレイン電極間の距離（チャネ
ル！ｆｃ）　Ｌとの比、すなわち相互コンダクタンスｇ
ｍを決定するファクタＷ／Ｌをいくつにするかによって
決められる。

この液晶表示装置におけるゲート電極の大きさはもちろ
ん、上述した本来の大きさよりも大きくされる。

ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極ＧＴおよびその配線ＧＬは単一の
層で一体に設けてもよく、この場合不透明導電材料とし
てＳｉを含有させたアルミニウム（Ａｌ１）、純ＡＱ、
およびパラジウム（Ｐ　ｄ　）を含有させたＡＱ等を選
ぶことができる。

ここでは走査信号線ＧＬは、第１導電膜ｇ１およびその
上部に設けられた第２導電膜ｇ２からなる複合膜で構成
されている。この走査信号線ＧＬの第１導電膜ｇ１は、
ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程で設け
られ、かつ一体に構成されている。第２導電膜ｇ２は例
えばスパッタ法で設けられたＡＱ膜を用い、９００〜４
０００λ程度の膜厚で設ける。第２導電膜ｇ２は、走査
信号線ＧＬの抵抗値を低減し、信号伝達速度の高速化（
画素の情報の書き込み特性）を図ることができるように
構成されている。

また、第５図、第６図に示すように、走査信号線ＧＬは
、第１導電膜ｇ１の幅に比べて第２導電膜ｇ２の幅を小
さく構成している。すなわち、走査信号ｇＧＬは、その
側壁の段差形状をゆるやかにすることができるので、そ
の上層に設ける絶縁膜Ｇ１の表面（上面）を平坦化でき
るように構成されている。

透明絶縁膜ＧＩは、薄膜トランジスタＴＦＴ　１　。

ＴＰＴ２のそれぞれのゲート絶縁膜として使用される。

絶縁膜ＧＩは、ゲート電極ＧＴおよび走査信号線ＧＬの
上層に設けられている。絶縁膜ＧＩは例えばプラズマＣ
ＶＤ法で設けられた窒化珪素膜を用い、３０００人程度
０膜厚で設ける。上述のように、絶縁膜ＧＩの表面は、
薄膜トランジスタＴＦＴＩ、ＴＦＴ２のそれぞれの形成
領域および走査信号１＠ＧＬの形成領域において平坦化
されている。

この液晶表示装置は、第６図、第７図、第３図に示すよ
うに、液晶表示部の各画素内のｉ型半導体層ＡＳが薄膜
トランジスタＴＦＴＩ、ＴＦＴ２ごとに分割して構成さ
れている。すなわち、−画素内で複数に分割された薄膜
トランジスタＴＦＴ１、ＴＦＴ２のそれぞれは、独立し
たｉ型半導体層ＡＳの島領域で構成されている。

また、薄膜トランジスタＴＦＴＩ、ＴＦＴ２のそれぞれ
に接続される透明画素電極ＩＴＯ１〜ＩＴＯ２のそれぞ
れは、薄膜トランジスタＴＦＴＩ　、　ＴＦＴ２と接続
される辺と反対側の辺において１行方向（前後方向）の
次段の走査信号ＡＩＸＧＬと重ね合わされている。この
重ね合わせは、透明画素電極ＩＴＯ１〜ＩＴＯ２のそれ
ぞれを一方の電極とし、次段の走査信号線ＧＬを他方の
電極とする保持容量素子（静電容量素子）Ｃａｄｄを構
成する。この保持容量素子Ｃａ　ｄ　ｄの誘電体膜は、
薄膜トランジスタＴＰＴのゲート絶＃膜として使用され
る絶縁膜ＧＩと同一層で構成されている。

ゲート電極ＧＴは、ｉ型半導体層ＡＳより太き目に設け
られ、この液晶表示装置では薄膜トランジスタＴＦＴＩ
、ＴＰＴ２が独立したｉ型半導体層ＡＳごとに設けられ
ているため、各薄膜トランジスタＴＰＴごとに太き目の
パターンが設けられている。

この液晶表示装置においては、液晶表示部の各画素の開
口率を向上することができるとともに、保持容量を設け
たことにより、液晶にががる直流成分を小さくし、液晶
表示部の点欠陥を低減し、かつ黒むらを低減することが
できる。

なお、ｉ型半導体層ＡＳは、ｌｉ数に分割さ九た薄膜ト
ランジスタＴＦＴＩ、ＴＦＴ２のそれぞれのチャネル形
成領域として使用される。複数に分割された薄膜トラン
ジスタＴＦＴＩ、ＴＦＴ２（７）それぞれのｉ型半導体
層ＡＳを、画素内において一体に構成してもよい。すな
わち、画素の分割された複数の薄膜トランジスタＴＦＴ
Ｉ、ＴＰＴ２のそれぞれを、１つの（共通の）ｊ型半導
体層ＡＳの島領域で構成してもよい。ｉ型半導体層ＡＳ
は、非晶質シリコン膜または多結晶シリコン膜で形成し
、約１８０００程度の膜厚で設ける。

このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
、Ｎ、からなる絶縁膜ＧＩの形成に連続して、同じプラ
ズマＣＶＤ装置で、しかも下部透明ガラス基板５ＵＢＩ
はそのま装置から外部に取り出すことなく、設けられる
。また、オーミックコンタクト用のＰをドープしたＮ゛
型半導体層ｄ。

（第５図）も同様に連続して約４００人の厚さに設けら
れる。その後、下部透明ガラス基板５ＵＢ１はＣＶＤ装
置から外に取り出され、フォトリングラフイー（写真処
理）技術により、Ｎ゛型半導体層ｄｏおよびｉ型半導体
層ＡＳは第３図、第６図および第７図に示すように独立
した島状にパターニングされる。

上記のように、一画素（−ピクセル）において複数に分
割された薄膜トランジスタＴＦＴ　１　、　ＴＰＴ　２
のそれぞれのｉ型半導体層ＡＳを一体に構成する場合は
、第７図で、薄膜トランジスタＴＦＴＩ。

ＴＰＴ２のそれぞれに共通のドレイン電極５Ｄ２（ＳＤ
２と一体に前後にのびる映像信号線ＤＬも含む）がｉ型
半導体層ＡＳ（実際には、第１導電膜ｇ１の膜厚、Ｎ゛
型半導体／１ｌｄｏの膜厚およびｊ型半導体層ＡＳの膜
厚とを加算した膜厚に相当する段差）をドレイン電極Ｓ
Ｄ２側からｉ型半導体層ＡＳ側に向かって（前後方向に
）１度乗り越えるだけなので、トレイン電極ＳＤ２が断
線する確率が低くなり、点欠陥の発生する確率を低減す
ることができる。すなわち、この液晶表示装置では、ド
レイン電極ＳＤ２がｊ型半導体層ＡＳの段差を乗り越え
る際に画素内に発生する点欠陥を２分の１に低減できる
。

また、この液晶表示装置のレイアウトと異なるが、ｉ型
半導体層ＡＳを映像信号線ＤＬが直接乗り越え、この乗
り越えた部分の映像信号線ＤＬをドレイン電極ＳＤ２と
して構成する場合、映像信号線ＤＬ（ドレイン電極５Ｄ
２）がｉ型半導体層ＡＳを乗り越える際の断線に起因す
る線欠陥の発生する確立を低減することができる。すな
わち、−画素内で複数に分割された薄膜トランジスタＴ
ＦＴＩ、ＴＦＴ２（７）それぞれ（７）ｉ型半導体層Ａ
Ｓを一体に構成することにより、映像信号線ＤＬ（ドレ
イン電極５Ｄ２）がｊ型半導体層ＡＳを１度だけしか乗
り越えないためである（実際には、乗り始めと乗り終り
の２度である）。

１型半導体層ＡＳは、第３図、第６図および第７図（所
定の製造工程における画素の要部平面図）に詳細に示す
ように、走査信号線ＧＬと映像信号線ＤＬとの交差部（
クロスオーバ部）の両者間まで延在させて設けられてい
る。この延在されたｉ型半導体層ＡＳは、交差部におけ
る走査信号線ＧＬと映像信号線ＤＬとの短絡を低減する
ように構成されている。

一画素内で複数に分割された薄膜トランジスタＴＦＴＩ
、ＴＰＴ２のそれぞれのソース電極ＳＤＩと共通のドレ
イン電極ＳＤ２とは、第３図、第７図で詳細に示すよう
に、ｊ型半導体層ＡＳ上にそれぞれ離隔して設けられて
いる。ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞ
れは、回路のバイアス極性が変ると、動作上、ソースと
ドレインが入れ替わるように構成されている。すなわち
。

薄膜トランジスタＴＰＴは、ＦＥＴ　（電界効果トラン
ジスタ）と同様に双方向性である。

ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ゛型半導体層ｄｏに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている。ソース電極ＳＤＩの第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で設けられる。

第１導電膜ｄ１は、スパッタ法で設けたＣｒ膜を用い、
５００〜１０００人の膜厚（この液晶表示装置では、６
００人程０の膜厚）で設ける。Ｃｒ膜は、膜厚を厚く設
けるとすストレスが大きくなるので、２０００人程度０
膜厚を越えない範囲で設ける。Ｃｒｇｆｉは、Ｎ＋型半
導体層ｄｏとの接触が良好である。Ｃｒ膜は、後述する
第２導電膜ｄ２のＡＱがＮ°型半導体層ｄｏに拡散する
ことを防止する、所謂バリア層を構成する。第１導電膜
ｄ１としては、Ｃｒ膜の他に、高融点金属（ＭＯ９Ｔｉ
、Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ２．
ＴｉＳｉ、、’ｒａｓｉｚｔ　ｗｓｉ２）膜で設けても
よい。

第１導電膜ｄ１をフォトリングラフティー技術でパター
ニングした後、同じフォトマスクを用いて、あるいは第
１導電膜ｄ１をマスクとして、Ｎ＋型半導体層ｄｏが除
去される。すなわち、ｉ型半導体層ＡＳ上に残っていた
Ｎ゛型半導体層ｄｏは第１導電膜ｄ１以外の部分が自己
整合（セルファライン）で除去されるにのとき、Ｎ゛型
半導体層ｄＯはその厚さ分はすべて除去されるようにエ
ツチングされるのでｊ型半導体層ＡＳも若干その表面部
分でエツチングされるが、その程度はエツチング時間で
制御すればよい。

その後、第２導電膜ｄ２が、ＡΩをスパッタすることに
より３０００〜５５００人の膜厚（この液晶表示装置で
は、３５００人程度０膜厚）で設けられる。へΩ膜は、
Ｃｒ膜に比べてストレスが小さく、厚い膜厚に設けるこ
とが可能で、ソース電極ＳＤＩ、ドレイン電極ＳＤ２お
よび映像信号ｓＤＬの抵抗値を低減するように構成され
ている。

すなわち、第２導電膜ｄ２は、薄膜トランジスタＴＰＴ
の動作速度の高速化および映像信号線ＤＬの信号伝達速
度の高速化を図ることができるように構成されている。

従って、第２導電膜ｄ２により、画素の書き込み特性を
向上することができる。

第２導電膜ｄ２としては、Ａｆｌ膜の他に、Ｓｉや銅（
Ｃｕ）やＰｄを添加物として含有させたＡｆｌ膜で設け
てもよい。

第２導電膜ｄ２がフォトリングラフイー技術に゛よりパ
ターニングされた後、１０ｏＯ〜２０００人の膜厚（こ
の液晶表示装置では、１２００人程度０膜厚）でスパッ
タ法で設けられた透明導電膜（ＩＴ○：ネサ膜）によっ
て、第３導電膜ｄ３が設けられる。この第３導電膜ｄ３
は、ソース電極ＳＤ１．　　ドレイン電極ＳＤ２および
映像信号線ＤＬを構成するとともに、透明画素電極ＩＴ
○を構成するようになっている。

ソース電極ＳＤＩおよびドレイン電極ＳＤ２の第１導電
膜ｄ１は、第１導電膜ｄ１と第２導電膜ｄ２および第３
導電膜ｄ３との間の製造工程においてマスク合わせずれ
が生じても、第２濾電膜ｄ２および第３導電膜ｄ３に比
べて大きい寸法になるように、チャネルが設けられる側
（ＳＤＩ〜ＳＤ２の間）が大きい寸法になるように構成
されている（第１導電膜ｄ１〜第３導電膜ｄ３のそれぞ
れのチャネル形成領域側がオンザラインすなわち同一寸
法でもよい）。また、ソース電極ＳＤ１およびドレイン
電極ＳＤ２の第１導電膜ｄ１のそれぞれは、薄膜トラン
ジスタＴＰＴのゲート長りを規定するように構成されて
いる。

このように、−画素内で複数に分割された薄膜トランジ
スタＴＦＴＩ、ＴＦＴ２において、ソース電極ＳＤＩ、
ドレイン電極ＳＤ２のそれぞれの第１導電膜ｄ１のチャ
ネル形成領域側を第２導電膜ｄ２および第３導電膜ｄ３
に比べて大きい寸法で構成することにより、ソース電極
ＳＤＩ、ドレイン電極ＳＤ２のそれぞれの第１導電膜ｄ
１間の寸法で、薄膜トランジスタＴＰＴのゲート長りを
規定することができる。第１導電膜ｄ１間の離隔寸法（
ゲート長Ｌ）は、加工精度（パターニング精度）で規定
することができるので、薄膜トランジスタＴＦＴＩ、Ｔ
ＦＴ２のそれぞれのゲート長りを均一にすることができ
る。

ソース電極ＳＤＩは、上述のように、透明画素電極ＩＴ
Ｏに接続されている。ソース電極ＳＤＩは、ｉ型半導体
層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ゛型半導
体層ｄＯの膜厚および１型半導体層ＡＳの膜厚とを加算
した膜厚に相当する段差）に沿って構成されている。具
体的には、ソース電極ＳＤＩは、ｉ型半導体層ＡＳの段
差形状に沿って設けられた第１導電膜ｄ１と、この第１
導電膜ｄ１の上部にそれに比べて透明画素電極ＩＴＯと
接続される側を小さい寸法で設けた第２導電膜ｄ２と、
この第２導電膜から露出する第１導電膜ｄ１に接続され
た第３導電膜ｄ３とで構成されている。ソース電極ＳＤ
Ｉの第１導電膜ｄ１は、Ｎ°型半導体層ｄＯとの接着性
が良好であり、かつ主に第２導電膜ｄ２からの拡散物に
対するバリア層として構成されている。ソース電極ＳＤ
Ｉの第２導電１ｉｄ２は、第１導電膜ｄ１のＣｒ膜がス
トレスの増大のため厚く設けることができず、ｉ型半導
体層ＡＳの段差形状を乗り越えられないので、このｉ型
半導体層ＡＳを乗り越えるために構成されている。すな
わち、第２導電膜ｄ２は、厚く設けることでステップカ
バレッジ（段差被覆）を向上している。第２導電膜ｄ２
は、厚く設けることができるので、ソース電極ＳＤＩの
抵抗値（ドレイン電極ＳＤ２や映像信号線ＤＬについて
も同様）の低減に大きく寄与している。第３導電膜ｄ３
は、薄い透明電極材料であるため、第２導電膜ｄ２のｊ
型半導体層Ａｓに起因する段差形状を乗り越えることが
できないので、第２導電膜ｄ２の寸法を小さくすること
で、露出する第１導電膜ｄ１に接続するように構成され
ている。第１導電膜ｄ１と第３導電膜ｄ３とは、接着性
が良好であるばかりか、両者間の接続部の段差形状が小
さいので、確実に接続することができる。

このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
Ｉを、少なくともｊ型半導体層ＡＳに沿って設けられた
バリア層としての第１導電膜ｄ１と、この第１導電膜ｄ
１の上部に設けられ、第１導電膜ｄ１に比べて比抵抗値
が小さく、かつ第１導電膜ｄ１に比べて小さい寸法の第
２の導電膜ｄ２とで構成し、この第２導電膜ｄ２から露
出する第１導電膜ｄ１に透明画素電極ＩＴＯである第３
導電膜ｄ３を接続することにより、薄膜トランジスタＴ
ＰＴと透明画素電極ＩＴ○とを確実に接続することがで
きるので、断線に起因する点欠陥を低減することができ
る。しかも、ソース電極ＳＤＩは、第１導電膜ｄ１がバ
リア効果を有するため抵抗値の小さい第２導電膜ｄ２（
ＡＱ膜）を用いることができるので、抵抗値を低減する
ことができる。

ドレイン電極ＳＤは、映像信号線ＤＬと一体に構成され
ており、同一製造工程で設けられている。

透明画素電極ＩＴ○は、各画素ごとに設けられており、
液晶表示部の画素電極の一方を構成する透明画素電極Ｉ
ＴＯは、−画素内で複数に分割された薄膜トランジスタ
ＴＦＴＩ、ＴＰＴ２のそれぞれに対応して２つの透明画
素電極（分割透明画素電極）ＩＴＯＩおよびＩｒＯ２に
分割されている。透明画素電極ＩＴＯＩは、薄膜トラン
ジスタＴＦＴＩのソース電極ＳＤＩに接続されている。

透明画素電極ＩＴＯ２は、薄膜トランジスタＴＦＴ２の
ソース電極ＳＤＩに接続されている。

透明画素電極ＩＴ○１．ＩＴ○２のそれぞれは、薄膜ト
ランジスタＴＦＴＩ、ＴＰＴ２のそれぞれと同様に、実
質的に同一寸法で構成されている。

透明画素電極ＩＴＯＩ、ＩＴ○２のそれぞれは、薄膜ト
ランジスタＴＦＴＩ、ＴＰＴ２のそれぞれのｊ型半導体
層ＡＳを一体に構成している（分割されたそれぞれの薄
膜トランジスタＴＰＴを一箇所に集中的に配置しである
）ので、Ｌ字形状で構成している。

このように、隣接する２本の走査信号線ＧＬと隣接する
２本の映像信号線ＤＬとで囲まれた領域内に配置された
一画素内で薄膜トランジスタＴＰＴを複数の薄膜トラン
ジスタＴＦＴＩ、ＴＰＴ２に分割し、この複数に分割さ
れた薄膜トランジスタＴＦＴＩ、ＴＰＴ２のそれぞれに
複数に分割した透明画素電極ＩＴ○１．ＩＴＯ２のそれ
ぞれを接続することにより１画素の分割された一方（例
えば、薄膜トランジスタＴＦＴＩ）が点欠陥になるだけ
で、画素の全体としては点欠陥でなくなる（薄膜トラン
ジスタＴＰＴ２が点欠陥でない）ので、画素全体として
の点欠陥を低減することができる。

また、上記画素の分割された一部の点欠陥は、画素の全
体の面積に比べて小さい（この液晶表示装置の場合、画
素の２分の１の面積）ので、上記点欠陥を見にくくする
ことができる。

また、上記画素の分割された透明画素電極ＩＴ０１、Ｉ
ｒＯ２のそれぞれを実質的に同一寸法で構成することに
より、画素内の点欠陥の面積を均一にすることができる
。

さらに、上記画素の分割された透明画素電極工ＴＯＩ、
ＩＴＯ２のそれぞれを実質的に同一寸法で構成すること
により、透明画素電極ＩＴ○１゜ＩｒＯ２のそれぞれと
上部透明ガラス基板５ＵＢ２の共通透明画素電極ＩＴＯ
とで構成されるそれぞれの液晶容量（Ｃｐｉｘ　）と、
この透明画素電極ＩＴＯＩ、ＩＴＯ２のそれぞれに付加
される透明画素電極ＩＴＯＩ、ＩＴ○２とゲート電極Ｇ
Ｔとの重ね合わせで生じる重ね合わせ容量（Ｃｇｓ）と
を均一にする（バランスさせる）ことができる。

すなわち、透明画素電極ＩＴＯＩ、ＩＴＯ２のそれぞれ
は液晶容量および重ね合わせ容量を均一にすることがで
きるので、この重ね合わせ容量に起因する液晶ＬＣの液
晶分子に印加されようとする直流成分を均一とすること
ができ、この直流成分を相殺する方法を採用した場合、
各画素の液晶にかかる直流成分のばらつきをｔＪ＼さく
することができる。

薄膜トランジスタＴＰＴおよび透明画素電極ＩＴＯ上に
は、保護膜ＰＳＶＩが設けられている。

保護膜ＰＳＶＩは、主に薄膜トランジスタＴＰＴを湿気
等から保護するために設けられており、透明性が高く、
しかも耐湿性の良いものを使用する。

保護膜ｐｓｖｉは、例えばプラズマＣＶＤ法で設けた酸
化珪素膜や窒化珪素膜で形成されており、５０００〜１
１０００人の膜厚（この液晶表示装置では８０００人程
度０膜厚）で設ける。

薄膜トランジスタＴＦＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスをＯにすると、チャネル抵抗は
大きくなるように構成されている。すなわち、薄膜トラ
ンジスタＴＰＴは、透明画素電極ＩＴＯに印加される電
圧をゲート電極ＧＴに印加するバイアスにより制御する
ように構成されている。

液晶ＬＣは、下部透明ガラス基板５ＵＢＩと上部透明ガ
ラス基板５ＵＢ２との間に設けられた空間内で、液晶分
子の向きを設定する下部配向膜０ＲＩＢおよび上部配向
膜○ＲＩ２との間に封入さ九ている（第４図）。

下部配向膜０ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護膜ＰＳＶＩの上部に設けられる。

上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＦＩＬ、保護膜ＰＳｖ２、共通透明
画素電極（Ｃ，ＯＭ）ＩＴ○および上部配向膜○ＲＩ２
が順次積層して設けられている。

共通透明画素電極ＩＴ○は、下部透明ガラス基板５ＵＢ
Ｉ側に画素ごとに設けられた透明画素電極ＩＴＯに対向
し、隣接する他の共通透明画素電極ＩＴＯと一体に構成
されている。この共通透明画素電極ＩＴＯには、コモン
電圧Ｖｃｏｍが印加されるように構成されている。コモ
ン電圧Ｖｃｏｍは、映像信号線ＤＬに印加されるロウレ
ベルの駆動電圧Ｖｄｍ１ｎとハイレベルの駆動電圧Ｖｄ
ｍａｘとの中間電位である。

カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。

カラーフィルタＦＩＬは、画素に対向する位置に各画素
ごとに構成され、染め分けられている。すなわち、カラ
ーフィルタＦＩＬは、画素と同様に、隣接する２本の走
査信号線ＧＬと隣接する２本の映像信号線ＤＬとにより
囲まれた領域内（枠内）に構成されている。各画素は、
カラーフィルタＦＩＬの個々の所定の色フイルタ内にお
いて、複数に分割されている。

カラーフィルタＦＩＬは、次のように設けることができ
る。まず、上部透明ガラス基板５ＵＢ２の表面に染色基
材を設け、フォトリングラフイー技術で赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタＲを設
ける。次に。

同様な工程を施すことによって、緑色フィルタＧ、青色
フィルタＢを順次設ける。

このように、カラーフィルタＦＩＬの各色フィルタを各
画素と対向する領域内（枠内）に設けることにより、カ
ラーフィルタＦＩＬの各色フイルタ間に、走査信号線Ｇ
Ｌ、映像信号線ＤＬのそれぞれが存在するので、それら
の存在に相当する分。

各画素とカラーフィルタＦＩＬの各色フィルタとの位置
合わせ余裕寸法を確保する（位置合わせマージンを大き
くする）ことができる。さらに、カラーフィルタＦＩＬ
の各色フィルタを設ける際に、異色フィルタ間の位置合
わせ余裕寸法を確保することができる。

すなわち、この液晶表示装置では、隣接する２本の走査
信号線ＧＬと隣接する２本の映像信号線ＤＬとで囲まれ
た領域内に画素を構成し、複数に分割されたＴＦＴＩ、
ＴＰＴ２を有する画素に対向する位置にカラーフィルタ
ＦＩＬの各色フィルタを設けることにより、上述の点欠
陥を低減することができるとともに、各画素と各色フィ
ルタとの位置合わせ余裕寸法を確保することができる。

保護膜ＰＳＶ２は、カラーフィルタＦＩＬを異なる色に
染め分けた染料が液晶ＬＣに漏れることを防止するため
に設けられている。保護膜ＰＳｖ２は、例えばアクリル
樹脂、エポキシ樹脂等の透明樹脂材料で形成されている
。

この液晶表示装置は、下部透明ガラス基板５ＵＢｌ側の
それぞれの層（液晶よりも下側の層）と。

上部透明ガラス基板５ＵＢＺ側のそれぞれの層（液晶よ
りも上側の層）とを別々に設け、その後、下部透明ガラ
ス基板５ＵＢＩと上部透明ガラス基板５ＵＢ２とを重ね
合わせ、両者間に液晶ＬＣを封入することによって組み
立てられる。

図には示していないが、基板周辺部において、シール材
は、液晶ＬＣを封止するように構成されており、液晶封
入口（図示していない）を除く透明ガラス基板５ＵＢＩ
および５ＵＢ２の縁周囲全体に沿って設けられている。

シール材は、例えばエポキシ樹脂で形成されている。

図には示していないが、上部透明ガラス基板５ＵＢ２側
の共通透明画素電極ＩＴＯは、少なくとも一箇所におい
て、銀ペースト材によって、下部透明ガラス基板５ＵＢ
Ｉ側に設けられた外部引出配線に接続されている。この
外部引出配線は、上述したゲート電極ＧＴ、ソース電極
ＳＤＩ、ドレイン電極ＳＤ２のそれぞれと同一製造工程
で設けられる。

配向膜○ＲＩＩおよび０ＲＩ２、透明画素電極ＩＴＯ１
共通透明画素電極ＩＴＯ１保護膜ｐｓｖ１およびＰＳＶ
２、絶縁膜ＧＩのそれぞれの層は、シール材の内側に設
けられる。偏光板ＰＯＬは、下部透明ガラス基板５ＵＢ
Ｉ、上部透明ガラス基板５ＵＢ２のそれぞれの外側の表
面に設けられている。

上記実施例では液晶表示部の各画素を２分割したが、３
つ以上に画素分割しても、または分割しなくても本発明
の主旨は損なわない。第２の実施例として、第８図に画
素分割をしないアクティブマトリクス方式のカラー液晶
表示装置の液晶表示部の一画素の要部平面図を示す。製
造プロセスは、第１の実施例（第３図〜第７図）と同一
で、バタン形状のみの違いである。本実施例では、１画
素当り１つの画素電極ＩＴＯを有し、この画素電極は２
個のＴＦＴＩおよび２により並列に駆動される。従って
、画素分割をした第１の実施例で生ずるＴＦＴ部のオー
プンモードによる１層２画素の交点が実質的に無くなる
。即ち、ＴＦＴＩと２のいずれか一方が故障によりオー
プン（断線）しても、他方のＴＰＴが働いて画素電極Ｉ
Ｔ○全体を駆動してくれるので、（第１実施例のような
）点欠陥を生じることはない。

次に、第３の実施例として、ゲート電極とドレイン電極
の短絡不良防止のために絶縁膜を２層構造にした表示装
置を、第９図に示す画素の要部平面図により説明する。

第１および第２の実施例との製造プロセス上の相違点を
述べる。走査信号線ＧＬとゲート電極ＧＴは、Ａｆ１層
ｇ２とし、その表面を陽極化成（酸化）し、陽極酸化膜
を形成する。帯状電極ＳＨにはＡＱ層でなく　Ｃｒ　Ｍ
ｇ　１を用いた。その理由は、帯状電極ＳＲが、浮遊電
極となっているため陽極酸化膜を形成できず、へΩ層を
用いると表面にヒロック（ＡΩのひび割れ）やホイスカ
ー（針の形状の結晶生長）が発生するからである。また
ソース電極ＳＤ１については、先に形成された透明画素
電極ＩＴ○２に重ねてＣｒ層ｄｉ、ＡＱｌｌｄ２を成膜
し、この２層を一回のエツチングで所定の形状に加工し
た。

以上の実施例では保持容量を画素電極ＩＴＯ２と走査信
号線ＧＬの間に形成した。次にいわゆる完全保持容量、
すなわち走査信号線とは別に設けた共通電極ＣＤ（接地
される）と画素電極間で保持容量を形成した第４の実施
例を説明する。第１０図は、完全保持容量Ｃｓｔを持つ
液晶表示装置の一画素の要部平面図である。製造プロセ
スは、第３の実施例と同じである。共通電極ＣＯは走査
信量線ＧＬと平行に、ＧＬと同一の層ｇ２で形成した後
、表面を陽極化成して陽極酸化膜を形成する。

完全保持容量Ｃｓｔはこの陽極酸化膜およびＳｉ３Ｎ４
膜をはさんだ共通電極ＣＯと画素電極ＩＴＯの間の容量
である。完全保持容量方式では、走査信号線ＧＬと共通
電極ＣＯの間が短絡すると、表示画面に線欠陥が現れる
か画面全体が表示不良となる。そのような短絡不良を低
減するため、第１０図では走査信号線ＧＬと共通電極０
０間の帯状電極ＳＨ−ｇ１を２分割しているが、分割し
なくても本発明の主旨は損なわれない。

以上述べた帯状電極ＳＨは、副次的な効果として遮光膜
としての機能を持ち、ブラックマトリクスと画素電極の
パターンずれによる漏れ光を防止できる。

特に分割露光形の露光機を用いる場合に、画質向上の効
果が大きかった。すなわち、この場合は、１つのパター
ンをホトリソグラフィ技術で作るのに、露光を何回も分
けて行うため、分割露光した際のつなぎ目の部分に位置
ずれが発生し易いが、若干の位置ずれがあっても、本発
明を用いれば、画素電極ＩＴＯの周縁部ないしＢＭの下
面に亘る輻の遮光性の帯状電極を設けたので、充分な余
裕度をもって遮光することが可能となる。同様な理由に
より製造過程で用いられるホトマスクそのものが、分割
露光で製造されている場合にも効果的であった。

本発明を用いることにより、パネル正面から左右３５°
以内の範囲では、漏れ光は透過してこなかった。これは
、本発明の遮光効果が投写型のみならず、広い視角範囲
を必要とする直視型の液晶表示装置にも好適であること
を示す。

以上の実施例においては、走査信号線を形成する膜で、
帯状電極を形成したが、映像信号線を形成する膜で形成
しても、不良低減効果はある。この場合、遮光膜と映像
信号線は全くの同層であるが、透明画素電極に比べ加工
性が良い（エツチング残りが少ない）ため、この間の短
絡による不良は少ない。

以上の実施例では帯状電極を画素の左右両側に形成した
が、一方だけとすることも可能である。

第１１図は、画素の右側のみに帯状電極ＳＨ−ｇｌを設
けた液晶表示装置の実施例の１画素部分の要部平面図で
ある。画素の左側の短絡に対しては、単純に画素電極Ｉ
Ｔ○２を映像信号線ＤＬから離すことで、対策している
。また、帯状電極を設けない側で画素電極とブラックマ
トリクスの重なり幅を大きくすることで遮光効果が低下
しないようにしている。

これにより開口率は落ちるが線状の表示欠陥が低減する
。すなわち左側に遮光膜を設けなかったことにより、映
像信号線ＤＬの右側には、１０μｍ程度の幅で空領域が
できており、隣接する映像信号線ＤＬ間の短絡不良に対
しては、短絡部分をこの空領域で切断することで救済で
きる。切断には集光したレーザー光を用いた。

なお、第８図〜第１１図の実施例では、第３図〜第７図
の実施例と違って、ドレイン電極ＳＤ２が、映像信号線
ＤＬから直角に（左右の方向に）分岐して設けられてい
る。

以上、本発明を上記実施例に基づき具体的に説明したが
、本発明は上記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更は可能である。

例えば、上記実施例では画素配置をストライプ配置とし
たが、デルタ配置としても発明の主旨は損れない。また
帯状電極をアモルファスシリコン層で形成しても良い。

また、バックライトを５ＵＢＩ側から当てる代りに５Ｕ
Ｂ２側から当て、５ＵＢｌ側を視る側としてもよい。

［発明の効果］以上詳しく説明したように、本発明の液晶表示装置によ
れば、画素電極と映像信号線との間に帯状電極を設けた
ので、画素電極と映像信号線との間の短絡を防止して点
欠陥の発生を著しく低減することができるという効果が
ある。

また、この帯状電極は遮光性をもち、ブラックマトリク
スと画素電極の重ね合せ不良による洩れ光を防止して１
表示むらをなくすことができるという効果がある。

【図面の簡単な説明】

第１図は本発明を適用した液晶表示装置のほぼ一画素分
の基本構成を示す概略平面図、第２図は第１図の■−ビ
切断線の断面図、第３図は本発明の一実施例の液晶表示
装置の一画素分の具体的な構成を示す平面図、第４図は
第３図のＩ−１’切断線の断面図、第５図は第３図のｎ
−ｍ’切断線の断面図、第６図および第７図は第３図に
示す画素の所定の製造工程における平面図、第８図は本
発明の他の実施例による画素分割のない液晶表示装置の
ほぼ一画素分の平面図、第９図はゲート、＄１！ＩＩ膜
として陽極酸化膜を用いた液晶表示装置の実施例の平面
図、第１０図は保持容量を画素電極と共通電極間に形成
した液晶表示装置の実施例のほぼ１画素分の平面図、第
１１図は画素の片側のみに帯状電極を形成した液晶表示
装置の実施例の平面図、第１２図は帯状電極を絶縁膜上
に形成した人品表示装置の実施例の断面図である。ＡＳ・・・・・・ｉ型シリコンからなるｉ型半導体層、
ＢＭ・・・・・ブラックマトリックス、Ｃａｄｄ・・・
・・・保持容量、ＣＯ・・・・・・共通電極、ＤＬ・・
・・・・映像信号線、ＦＩＬ・・カラーフィルタ、ＧＩ
・・・・・・絶縁膜、ＧＬ、・・・・走査信号線、ＧＴ
・・・・・ゲート電極、ＩＴ○・・・・・透明画素電極
、ＬＣ・・・・液晶、○ＲＩ・・・・・・配向膜、ＰＯ
Ｌ・・・・・・偏光板、ｐｓｖ・・・保護膜、ＳＤ・・
・・・・ソース電極またはドレイン電極、ＳＨ・・・・
・・帯状電極、ＳＨＳ・・・・・・遮光膜、ＳＵＢ・・
・・・・透明ガラス基板、ＴＰＴ・・・・・・薄膜トラ
ンジスタ。第３図Ｍ第６図Ｎ箭７図第８図連９図ｂじ１．ｄｌ、ｄと

Claims

【特許請求の範囲】１、単位画素が絶縁基板上に薄膜トランジスタおよびそ
の出力電極に結合する画素電極を持ち、前記薄膜トラン
ジスタの制御電極および入力電極に結合する走査信号線
および映像信号線を有する液晶表示装置において、前記
絶縁基板上に、前記画素電極と前記映像信号線の間で、
前記画素電極と一部重なり、前記映像信号線および制御
電極とは重ならず電気的に絶縁され、かつ、前記走査信
号線とは電気的に絶縁されるように、導電体または半導
体の帯状電極を設けたことを特徴とする液晶表示装置。２、前記絶縁基板上に前記帯状電極を形成し、該帯状電
極および前記走査信号線の上に少なくとも一層の連続し
た絶縁膜を形成し、該絶縁膜の上に前記画素電極および
前記映像信号線を形成したことを特徴とする請求項１記
載の液晶表示装置。３、前記絶縁基板上に前記走査信号線が形成され、該走
査信号線ないし前記絶縁基板上に絶縁膜が形成され、前
記絶縁膜上に前記画素電極および映像信号線が形成され
ると共に、前記絶縁膜および前記画素電極の一部の上に
前記帯状電極が形成されたことを特徴とする請求項１記
載の液晶表示装置。４、前記絶縁基板上に走査信号線が形成され、該走査信
号線ないし絶縁基板上に絶縁膜が形成され、前記絶縁膜
上に前記映像信号線および前記帯状電極が形成され、前
記絶縁膜および前記帯状電極の上に画素電極が形成され
たことを特徴とする請求項１記載の液晶表示装置。５、前記帯状電極が前記走査信号線の少なくとも一部を
構成する材料と同じ材料で構成されたことを特徴とする
請求項１〜４記載の液晶表示装置。６、前記帯状電極が前記映像信号線の少なくとも一部を
構成する材料と同じ材料で構成されたことを特徴とする
請求項１〜４記載の液晶表示装置。７、１つの画素電極と１つの映像信号線との間の帯状電
極が２つ以上に分割されていることを特徴とする請求項
１ないし４のいずれか１項記載の液晶表示装置。８、前記薄膜トランジスタの制御電極もしくは走査信号
線の少なくとも一部の表面に、その表面層を形成する金
属の酸化物からなる絶縁物が接しており、かつ、前記帯
状電極が前記表面層を形成する金属とは異る金属である
ことを特徴とする請求項１または２記載の液晶表示装置
。９、１つの画素電極と該画素電極に隣接する２本の映像
信号線との間の２つの領域のうち、一方のみに帯状電極
を形成し、他方の領域は帯状電極が形成されている側よ
りも、画素電極とブラックマトリックスとの重なり幅を
大きくしたことを特徴とする請求項１ないし４のいずれ
か１項記載の液晶表示装置。１０、液晶表示装置の正面から３５゜の視角範囲で、洩
れ光が透過しないように構成したことを特徴とする請求
項１ないし４のいずれか１項記載の液晶表示装置。１１、液晶表示装置が直視型であることを特徴とする請
求項１ないし４のいずれか１項記載の液晶表示装置。