KR100423564B1 - 액정표시장치및그의제조방법 - Google Patents

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Abstract

밝은 영상표시와 양호한 수율의 액정표시장치를 제공하기 위해서는, 투명기판상의 투명화소전극의 하부의 게이트절연막에 화소전극의 평면면적보다도 작은 개구부를 설치하여 상기 개구부를 화소전극 하부의 소스전극패턴이 횡단하도록 구성하고, 전극단부가 반도체패턴단부의 테이퍼각의 3배이하(단, 90°미만)인 테이퍼각으로 테이퍼가공된 게이트전극을 지닌 박막트랜지스터(TFT)를 설치한다.

Description

액정표시장치 및 그의 제조방법
본 발명은 박막트랜지스터(TFT)를 사용한 액티브매트릭스구동형 액정표시장치 및 그의 제조방법에 관한 것이다.
액티브매트릭스방식의 액정표시장치에는 매트리스상으로 배열된 복수의 화소전극의 각각에 대응하여 스위칭소자를 설치한다. 액티브매트릭스방식의 액정표시장치는 각화소의 액정이 이론적으로 상시구동되고 있는 것으로, 시분할구동방식을 채용하는 단순매트릭스방식에 비해 콘트라스트가 높다. 그러므로, 액티브매트릭스방식의 기술은 특히 컬러표시에 필수불가결하다.
종래의 액티브매트릭스방식의 액정표시장치에 의해, 박막트랜지스터(TFT)는 절연투명기판상에 게이트전극(게이트라인), 게이트절연막, 반도체층, 드레인전극(데이터라인) 및 소스전극을 순서대로 구비함으로써 형성되고 소스전극에는 투명전극이 접속되어 있다. 기판상에 게이트전극이 먼저 형성된 TFT구조를 일반적으로 역스태거구조라 하고, 그와 같은 TFT는 특개소61-161764호공보(1986)에 개시되어 있다.
TFT를 사용한 액정표시장치는 액티브구동이 가능하기 때문에 콘트라스트가 높다고 하는 특징이 있다. 하지만, 기판상에 TFT를 형성하는 공정이 복잡하여, 통상 6회이상의 포토리소그래피공정(이하, 포토처리라 함)을 필요로 한다. TFT기판을 제조하는 포토처리공정수가 많은 경우에는, TFT기판의 제조코스트가 비싸지게 되고 또 외부로부터 부착되거나 제조공정시 발생하는 먼지 등과의 오염때문에 제조의 수율이 저하하는 문제가 있다.
공정을 간략화하는 방법의 하나로서 종래기술에는, 게이트절연막과 반도체층, 드레인전극과 소스전극이 되는 금속막을 연속형성하여, 상기 금속막의 마스크로서 반도체층을 가공한 후 투명전극을 형성하는 방법이 제안되어 있다.
하지만, 상기 종래기술에서는, 반도체층의 에칭공정시 소스전극을 구성하는 금속막의 에칭속도가 반도체층의 에칭속도보다 느리면 소스전극의 단부가 처마형상으로 남음으로써 형성되는 단차에 의해 투명전극이 즉시 단선되는 문제가 발생한다. 즉, TFT기판의 수율이 충분히 고려되지 않았다.
밝은 표시화상을 실현시키기 위해서는 투명화소전극의 광투과부의 면적(이하, 개구율이라함)을 가능한 한 크게 할 필요가 있다. 하지만, 상기 종래기술에 의하면, 밝은 표시화상을 실현시키기 위한 개구율의 증가가 충분히 고려되지 않았다.
또, TFT반도체패턴의 게이트전극의 타넘는 부분에 있어서, 반도체패턴의 단부는 평평한 부분에 비해 에칭속도가 빠르기 때문에 반도체패턴에 균열이 발생하여 반도체층과 게이트전극간의 리크(leak)전류가 증가한다. 따라서, 반도체패턴상에형성된 소스전극, 드레인전극, 게이트전극사이에서 단회로(G/D쇼트)가 발생하기 쉽다는 문제도 있다.
(1) 본 발명의 목적:
본 발명의 목적은 제조공정수가 적고 수율이 높은 액티브매트릭스방식의 액정표시장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 밝은 표시화상을 얻을 수 있는 액티브매트릭스방식의 액정표시장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 단회로문제를 해결할 수 있는 전극구조의 TFT기판 및 이를 사용한 액정표시장치를 제공하는 것이다.
(2) 문제의 해결방법:
스텝 1: 기판상에 형성된 복수의 게이트라인과, 상기 복수의 게이트라인에 교차하도록 형성된 복수의 데이터라인과, 상기 복수의 게이트라인과 상기 복수의 데이터라인의 각교차점부근에 형성된 박막트랜지스터와, 상기 박막트랜지스터에 접속된 화소전극을 구비하고, 상기 화소전극에 의해 액정을 구동하는 기능을 지닌 액정표시장치에 있어서, 상기 화소전극의 중앙부분은 상기 기판에 직접 접하고 그 주변부분은 상기 박막트랜지스터를 구성하는 게이트절연막과 동일층인 절연막에 직접 접하도록 하였다.
스텝 2; 상기 스텝1에 있어서, 상기 화소전극을 구성하는 도전막은 상기 박막트랜지스터의 소스전극까지 연장하여 상기 소스전극을 구성하는 도전막의 평면패턴의 윤곽선이 상기 화소전극의 중앙부분의 기판에 접한 영역의 평면패턴의 윤곽선과 교차하도록 하였다.
스텝 3; 상기 스텝1에 있어서, 상기 데이터라인과 상기 화소전극 중앙부분의 기판에 접한 영역과의 사이에, 상기 데이터라인과 평행하고 상기 박막트랜지스터를 구성하는 게이트절연막과 동일층인 절연막에 의해 상기 데이터라인으로부터 절연, 분리된 차광막을 설치하였다.
스텝 4; 상기 스텝1에 있어서, 상기 복수의 게이트라인의 각각에 대응하고 상기 게이트라인과 평행한 도전라인을 설치하여, 상기 도전라인과 상기 화소전극과의 사이에 절연막을 유지함으로써 용량소자를 형성하였다.
스텝 5; 기판상에 형성된 복수의 게이트라인과, 상기 복수의 게이트라인에 교차하도록 형성된 복수의 데이터라인과, 상기 복수의 게이트라인과 상기 복수의 데이터라인의 각교차점부근에 형성된 박막트랜지스터와, 상기 박막트랜지스터에 접속된 화소전극과, 상기 화소전극에 접속된 기억용량을 구비하고, 상기 화소전극에 의해 액정을 구동하는 기능을 지닌 액정표시장치에 있어서, 상기 박막트랜지스터는 상기 게이트라인의 일부로 구성된 게이트전극상에 게이트절연막, 상기 게이트절연막상에 반도체층, 상기 반도체층상에 소스전극과 드레인전극을 형성하는 구조로 되어 있고, 상기 화소전극을 구성하는 도전막이 상기 소스전극상에 연장되어, 상기 기억용량은 상기 박막트랜지스터가 형성된 게이트라인과 인접한 게이트라인상에 게이트절연막과 동일층인 절연막, 상기 절연막상에 상기 화소전극으로부터 연장된 도전막을 형성하는 구조로 되어 있다.
스텝 6; 상기 스텝5에 있어서, 상기 박막트랜지스터를 구성하는 상기 게이트절연막과 반도체층의 단부의 기판과의 테이퍼각은 기억용량을 구성하는 절연막의 단부의 기판과의 테이퍼각보다도 크도록 하였다.
스텝 7; 상기 스텝5에 있어서, 상기 소스전극은 반도체층, 게이트절연막 및 기판과 접촉하도록 하였다.
스텝 8; 상기 스텝5에 있어서, 상기 복수의 데이터라인은 반도체층과, 소스전극 및 드레인전극을 구성하는 도전막으로 이루어져 있고, 상기 부재는 동일 평면패턴에 배치하였다.
스텝 9; 상기 스텝5에 있어서, 상기 게이트라인을, 그것을 구성하는 도전막의 양극산화막으로 피복하였다.
스텝 10; 기판상에 형성된 복수의 게이트라인과, 상기 복수의 게이트라인에 교차하도록 형성된 복수의 데이터라인과, 상기 복수의 게이트라인과 상기 복수의 데이터라인의 교차점부근에 형성된 박막트랜지스터와, 상기 박막트랜지스터에 접속된 화소전극을 구비하고, 상기 화소전극에 의해 액정을 구동하는 기능을 지닌 액정표시장치의 제조방법은, 상기 게이트절연막 및 상기 게이트절연막상에 형성된 반도체층을 대략 동일 평면패턴에서 동일공정으로 에칭한 다음, 상기 반도체층을 선택적으로 에칭하는 공정으로 구성된다.
스텝 11; 상기 스텝10에 있어서, 상기 게이트절연막 및 상기 반도체층을 동일공정으로 에칭한 후, 상기 반도체층상에 소정패턴의 금속막을 형성한 다음 상기 금속막을 마스크로서 사용하여 반도체층을 에칭하였다.
스텝 12; 상기 스텝10에 있어서, 상기 게이트라인의 표면을 양극산화하는 공정을 더 구비하였다.
스텝 13; 상기 스텝10에 있어서, 상기 게이트절연막 및 상기 반도체층을 동일공정으로 에칭하는 공정에서는, 에칭가스로서 황헥사플루오라이드를 사용했다.
스텝 14; 상기 스텝10에 있어서, 상기 금속막을 마스크로서 사용하여 상기 반도체층을 에칭하는 공정에서는 에칭가스로서 황헥사플루오라이드와 염소와의 혼합가스를 사용했다.
스텝 15; 상기 스텝10에 있어서, 상기 반도체층을 에칭한 후, 상기 화소전극을 형성하였다. 또, 상기 목적을 실현시키기 위한 본 발명의 특징은 이하와 같다;
(1) 절연기판상에 게이트전극, 절연층 및 반도체층으로 구성된 반도체패턴, 상기 반도체패턴영역에서 상기 게이트전극과 교차하도록 형성된 소스전극과 드레인전극을 구비한 반도체장치에 있어서, 전극단부가 테이퍼가공된 상기 게이트전극과, 그 위에 단부가 테이퍼가공된 상기 반도체패턴이 형성되어 상기 게이트전극의 테이퍼각(eg)이 상기 반도체패턴단부의 테이퍼각(es)의 3배이하(단, eg<90° )가 되도록 형성한 반도체장치
(2) 상기 반도체장치에 있어서, 상기 게이트전극이 Ta, 인듐-주석-산화물(이하, ITO), MoSi2, TaSi2, CrSi2, TiN, TaN의 군에서 선택한 재료로 구성되어 있고, 상기 게이트전극의 테이퍼각(eg)이 상기 반도체패턴단부의 테이퍼각(es)의 2배이하 (단, eg<90°)가 되도록 형성한 반도체장치
(3) 상기 (1)의 반도체장치에 있어서, 상기 게이트전극이 Cr, Mo, W, Al,Cu, Au, Ni군에서 선택한 재료로 구성되어 있고, 상기 게이트전극의 테이퍼각(eg)이 상기 반도체패턴단부의 테이퍼각(es)의 3배이하(단, eg<90°)인 반도체장치
(4) 상기 (1)의 반도체장치에 있어서, 상기 게이트전극의 테이퍼각(eg)이 상기 반도체패턴단부의 테이퍼각(es)의 0.5~3배(단, eg<90°)인 반도체장치
(5) 상기 (1)의 반도체장치에 있어서, 상기 게이트전극의 테이퍼각(eg)이 10°~40°인 반도체장치
(6) 상기 (1)의 반도체장치에 있어서, 전극단부가 테이퍼가공된 상기 게이트전극과, 그위에 단부가 테이퍼가공된 상기 반도체패턴이 형성되어 상기 게이트전극의 하단부로부터 상단부의 후퇴거리(A)에 대한 막두께(B)의 비(테이퍼비:B/A)가 상기 반도체패턴단부의 테이퍼비(B/A)의 3배이하가 되도록 구성한 반도체장치.
(7) 상기 (1)의 반도체장치에 있어서, 상기 게이트전극의 테이퍼비(B/A)는 0.2~0.8인 반도체장치
(8) 1대의 기판상에 형성된 복수의 주사신호선과 영상신호선과의 각 교차점부근에 배치되어 게이트전극, 드레인전극 및 소스전극이 주사신호선, 영상신호선 및 화소전극과 각각 접속된 박막트랜지스터를 구비한 액정표시장치에 있어서, 전극단부가 테이퍼가공된 상기 게이트전극과, 그위에 단부가 테이퍼가공된 반도체패턴이 형성되어 있고 상기 게이트전극의 테이퍼각(eg)은 상기 반도체패턴단부의 테이퍼각(es)의 3배이하(단, eg<90°)가 되도록 형성하고, 상기 기판과 다른 한쪽의 투명기판과의 사이에 액정배향막을 통해 액정층을 유지한 액정표시장치.
(9) 상기 (8)의 반도체장치에 있어서, 전극단부가 테이퍼가공된 상기 게이트전극과, 그 위에 단부가 테이퍼가공된 반도체패턴이 형성되어 상기 게이트전극의 하단부로부터 상단부의 후퇴거리(A)에 대한 막두께(B)의 비(테이퍼비:B/A)가, 상기 반도체패턴단부의 테이퍼비(B'/A')의 3배이하가 되도록 구성하고 상기 기판과 다른 한쪽의 투명기판과의 사이에 액정배향막을 통해 액정층을 유지한 반도체장치.
상술한 특징에 의해, 테이퍼가공된 반도체패턴의 단부에 발생하는 균열의 길이를 절연층의 경사길이의 1/2미만으로 제한할 수 있다. 따라서, G/D단회로의 발생을 억제할 수 있다.
또, 상기 반도체패턴은 액정표시소자의 복수의 주사신호선과 영상신호선과의 각교차점부근에 배치되어 게이트전극, 드레인전극 및 소스전극이 주사선호선, 영상신호선 및 화소전극에 각각 동층에 접속되어 박막트랜지스터를 액티브소자로서 구성하는 매트리스방식의 액정표시장치를 제공할 수 있다.
본 발명은, 게이트전극이 반도체패턴의 하부에 형성된 역스태거구조의 TFT에 유효하고, 소스전극과 드레인전극이 반도체패턴의 하부에 형성된 정스태거구조(톱게이트구조)에도 마찬가지로 유효하다.
본 발명의 반도체패턴은 절연층 또는 반도체층만으로도 형성될 수 있고, 당 반도체패턴과 배선이 교차하도록 구성된다. 또, 통상의 전자장치의 배선기판상에도 동일한 방식으로 형성할 수 있다.
본 발명에 의해, 소스전극용 금속막을 형성하기 전에 게이트절연막의 개구부를 제작하여 그 개구부에 소스전극을 형성하면 소스전극의 금속막을 마스크로서 이용하여 반도체층을 에칭하여도 금속막의 단부가 반도체층에 대해 처마형상을 형성하지 않고 따라서 투명전극의 단선을 피할 수 있으므로, 제조공정의 간략화를 도모하면서도 제조수율을 향상시킬 수 있다.
또, 화소전극의 하부의 게이트절연막을 개구부에 설치하면 투과율을 향상시킬 수 있다. 게다가, 데이터라인근방에 차광전극이 형성되어 데이트절연막의 개구부가 차광전극상에 있지 않으므로 높은 수율을 얻을 수 없고, 개구율이 증가하게 되어 화면의 밝기가 향상될 수 없다.
반도체층과 게이트절연층을 지닌 반도체패턴에서 소스전극과 드레인전극이 게이트전극을 타넘는 구조의 TFT전극단부의 테이퍼각을 반도체패턴의 단부의 테이퍼각의 3배이하, 바람직하게는 0.5~3배로 재어하는 것에 의해 전극의 단부에서 발생하는 균열을 축소시킬 수 있으므로 G/D단회로를 방지할 수 있다. 따라서, 고신뢰성의 반도체장치를 얻을 수 있다.
반도체패턴을 등방적인 드라이에칭법으로 형성하면 통상은 반도체패턴의 단부에 어느정도의 테이퍼각을 지닌 것이 얻어진다. 하지만, 게이트전극을 타넘는 부분에서는 평면부분보다도 따른 에칭이 진행하므로 테이퍼단부에 균열이 발생한다.
게이트전극단부의 테이퍼각을 반도체패턴의 단부의 테이퍼각의 3배이하가 되도록 제어하면 그위의 절연층 및 반도체층의 스텝커버리지가 향상하여, 반도체패턴의 단부경사면에 발생하는 균열의 길이를 짧게 억제할 수 있고, 절연층의 절연불량으로 야기된 반도체층으로부터의 리크전류를 억제할 수 있으며, 게이트전극, 소스전극 및 드레인전극중의 단회로 등을 방지할 수 있다.
반도체패턴단부의 테이퍼각이 30°보다 크면 게이트전극의 단부의 테이퍼각을 너무 작게할 필요는 없다. 상기 테이퍼각이 20°정도이면 테이퍼부의 절연층이 두꺼워지므로 에칭에 의한 균열이 거의 발생하지 않고, 게이트전극의 테이퍼각도 60°이하로 할 수 있다.
또, 상기 테이퍼각이 10°보다 작으면, 반도체패턴의 절연층의 테이퍼경사면에 발생하는 균열의 길이를, 게이트전극단부의 테이퍼각을 상기 각의 3배 즉 30° 이하로 함으로써 짧게 억제할 수 있으므로 G/D단회로를 방지할 수 있다.
게이트전극의 테이퍼각을 보다 작게하면, 반도체패턴의 절연층의 경사면에서 발생한 균열의 길이를 보다 작게 할 수 있어, 리크전류저감효과 및 단회로방지효과가 증대된다. 하지만, 상기 테이퍼각이 필요이상으로 작은 경우는, 전극으로서의 단면적이 감소하여 주사신호선으로서의 저항이 증가한다. 따라서, 반도체패턴단부의 테이퍼각의 3배정도가 바람직하다.
상기 반도체패턴의 절연층의 경사면에 패턴가공시에칭에 의해 발생한 균열을 완전히 방지할 필요는 없지만, 테이퍼경사면의 길이의 1/2이하이면 상기 리크전류와 게이트간의 단회로의 발생확률이 작고 전기적으로 안정한 트랜지스터특성을 얻을 수 있다. 균열의 길이가 테이퍼경사면의 길이의 1/3이하이면 안정성은 보다 향상될 수 있다.
본 발명에 의해, 개구율이 크고 화상표시가 밝은 액정표시장치를 제공할 수 있다. 또, 단 5회의 포토레지스트공정의 간단한 처리에 의해 표시패널을 구성하는 TFT기판을 제작할 수 있으므로 저가의 액정표시장치 및 그 제조방법을 제공할 수 있다. 게다가, ITO로 만든 투명도전막의 단차부에서의 배선의 균열을 효과적으로방지할 수 있으므로 바람직한 수율의 액정표시장치 및 그의 제조방법을 제공할 수 있다.
이하, 본 발명의 액정표시장치 및 그의 제조방법을 구체적인 실시예를 참조하여 설명한다.
(제 1실시예)
제 1도는 본 실시예에 의한 액티브매트리스방식의 액정표시장치의 표시패널의 매트릭스부(표시부)의 구조를 도시한 단면도이다. 표시패널은 투명유리기판(SUB1)의 1측의 표면상에 박막트랜지스터, 화소전극 및 각종배선등을 형성한 TFT기판(TFTSUB)과, 다른 투명유리기판(SUB2)의 1측의 표면상에 공통전극(ITO2), 컬러필터(FIL)및 차광막(BM)등을 형성한 대향기판(OPSUB)과, 양기판을 대향시킨 사이의 간격을 충전하는 액정층(LC)으로 구성되어 있다.
양기판간의 액정층(LC)의 전기광학적상태는 화소전극과 공통전극(ITO2)간에 화상신호전압을 인가함으로써 제어되어 표시패널의 부분의 광투과상태를 변화시키고 소정의 화상을 표시한다.
액정패널외측의 대향기판(OPSUB)측 또는 TFT기판(TFTSUB)측에는 백라이트가 설치되어 액정패널의 화소부를 투과하는 광을 백라이트와 반대측으로부터 관찰한다.
이하에서 설명하는 도면에서는 동일 기능을 지닌 부분에 동일부호를 붙인다.
<TFT 기판>
제 2도는 TFT기판(TFTSUB)의 각층을 형성하는 화소 및 화소주변의 패턴을 도시한 평면도이다. 제 1도는 제 2도의 1-1선을 따라 절단한 단면도이고, 제 3도는 제 2도의 3-3선을 따라 절단한 단면도이다.
다음에, 제 1~3도를 참조하여 TFT기판(TFTSUB)의 구조를 상세히 설명한다. 제 2도에 도시한 바와 같이, TFT기판의 표면에는 서로 평행한 복수의 게이트라인(주사신호선 또는 수평신호선)(GL)과, 상기 게이트라인과 교차하도록 서로 평행한 복수의 데이터라인(영상신호선 또는 수직신호선)(DL)이 설치되어 있다. 인접한 2개의 게이트라인(GL)과 인접한 2개의 데이터라인(DL)으로 둘러싸인 영역이 화소가 되며, 상기 영역의 거의 전면에 화소전극이 형성되어 있다. 스위칭소자로서의 박막트랜지스터(제 2도의 점선으로 표시된 영역)는 각 화소전극에 대응하여 게이트라인(제 2도에서, 상방으로 볼록한 부분)에 형성되고, 그 소스전극(SD1)은 화소전극에 접속된다. 게이트라인(GL)에 인가된 주사전압은 게이트라인의 일부로 구성된 TFT의 게이트전극에 인가되어 TFT를 온상태로 한다. 이때, 데이터라인(DL)에 공급된 영상신호가 소스전극(SD1)을 통해 화소전극에 입력된다.
<박막트랜지스터(TFT)>
제 3도에 도시한 바와 같이, 투명유리기판(SUB1)상에는 게이트라인(GL)이 형성되어 있고 그위에 후술과 같이 절연층, 반도체층 등이 형성되어 박막트랜지스터를 구성한다. 박막트랜지스터는 게이트라인(GL)에 바이어스전압을 인가하면 소스와 드레인(데이터라인(DL))간의 채널저항이 작아지게되고 바이어스전압을 0으로 하면 채널저항이 커지게되는 것과 같이 작동한다.
게이트라인(GL)의 일부로 구성된 게이트전극상에 질화실리콘으로 된 게이트절연막(GI)을 형성하고, 그 위에 의도적으로 불순물을 첨가하지 않은 비정질실리콘으로된 i형 반도체층(AS)과 불순물을 첨가한는 비정질로 된 N형 반도체층(d0)을형성한다. 이 i형 반도체층(AS)이 박막트랜지스터의 능동층을 구성한다. 또 i형 반도체층상에 소스전극(SD1)과 드레인전극(본 실시예에서는, 데이터라인(DL)의 일부가 드레인전극을 구성하고 이하, 특히 명기하지 않는 한 드레인전극을 데이터라인(DL)이라 함)을 형성함으로써 박막트랜지스터를 구성한다.
게이트절연막(GI)으로서는 예를들면, 플라즈마CVD로 형성된 질화실리콘막을 사용하여 2000-5000Å의 두께(본 실시예에서는 약 3500Å)로 형성한다.
i형반도체층(AS)은 500-2500Å의 두께(본 실시예에서는 약 2000Å)로 형성한다. N형반도체층(d0)은 i형반도체충(AS)과 소스전극 및 드레인전극과의 옴콘택트를 형성하기 위해 설치되어 있고, 인(P)을 도프한 비정질실리콘반도체로 되어 있다.
소스전극 및 드레인전극의 호칭은 본래 그 사이에 인가된 바이어스전압의 극성에 의해 결정된다. 본 발명의 액정표시장치에서는, 동작중에 그 극성이 반전하므로 소스전극 및 드레인전극이 서로 변경된다. 하지만, 이하의 설명에서는 편의상 일방을 소스전극, 타방을 드레인전극이라 부르기로 고정한다.
<소스전극>
제 3도에 도시한 바와 같이, 소스전극(SD1)은 박막트랜지스터(TFT)의 N형반도체층(d0)으로부터 화소전극부근의 유리기판(SUB1)상에 이르는 영역상에 형성되어 있고, 제 1도전층(d1)과 제 2도전층(d2)으로 구성된 적층막으로 이루어져 있다. 제 1도전층(d1)은두께가 600-1500Å(본 실시예에서는 약 1200Å)인 크롬(Cr)으로 형성되어 있고, 제 2도전층(d2)은 산화인듐주석(이하, ITO로 약칭)등의 투명도전막(ITO1)으로 형성되어 있다. 제 1도전막(d1)은 Cr이외의 높은 융점금속(Ti, Ta, W, Mo)으로 형성해도 좋고, 상기 금속의 합금으로 형성해도 좋다.
상기 소스전극(SD1)은 제 2도 및 3도의 화소영역의 내측에 형성된 게이트절연막(GI)의 개구부(제 3도에서 화소전극으로 표시)의 내부로 연장하도록 형성되어 있다.
즉, 제 3도에 도시한 바와 같이, 소스전극(SD1)을 형성하는제 1도전막(d1)및 그위의 제 2도전막(d2)은 화소영역내에서 적어도 그일부가 유리기판(SUB1)에 접촉하도록 형성되어 있다.
상기 구조에 의해, 투명전극(d2)은 하층의 제 1도전막(d1)의 단차를 단선없이 바람직하게 타넘을 수 있다. 상기 구조는 후의 제조방법에 관련하여 상세히 설명한다. 특히, 본 실시예와 같이 투명도전막(d2)이 ITO로 된 경우에 상기 효과는 현저하게 된다. ITO는 결정입상의 사이즈가 크기 때문에 결정입상의 경계부분은 결정입상의 에칭속도와 다르고 결정입상의 에칭속도보다 빠르다. 그러므로 투명도전막(d2)하부의 단차부분이 양호한 테이퍼형상으로 가공되어 있지 않으면 그 단차에서 ITO는 단선하기 쉽다.
상기 점에서, 일본국 특개소 61-161764(1986)호 공보에 기재된 바와 같이 반도체막상에서 금속막을 마스크로 이용하여 반도체를 에칭하면, 단면구조에서 금속막이 처마형상으로 형성되고, 투명도전막은 단선하기 쉽다. 그에 반해, 상술한 바와 같은 단차부에서는 단선이 발생하기 어렵다.
후의 제조방법에서도 서술한 바와 같이, 본 실시예에서는 게이트절연막(GI)의 개구부가 제1도전막(d1)의 형성이전에 형성되고, 이것에 의해 노출된 유리기판(SUB1)상에 제 1도전막(d1)이 형성된다. 또, 반도체의 종래의 드라이에칭인 플루오르를 함유한 가스를 드라이에칭에 이용하는 경우에는, 반도체실리콘에 비해서 유리의 드라이에칭속도가 더 느리다. 그러므로, 본 실시예에서는 제 1도전막을 마스크로서 이용한 게이트절연막(GI)에 대해 i형 반도체(AS)를 선택적으로 에칭하여도 제 1도전막(d1)단부는 처마형상을 형성하지 않고, 소스전극(SD1)을 구성하는 제 2도전막이 단선을 일으키지 않아, 양호한 수율을 얻을 수 있다고 하는 특징이 있다.
또, 게이트절연막(GI)에 개구부를 형성하는 것에 의해, 개구부를 형성하지 않은 경우보다도 화소전극부의 광흡수가 저감되고 투과율이 향상되어, 바람직하게 밝은 영상표시의 액정표시장치를 얻을 수 있다.
<화소전극>
화소전극은 투명도전막(ITO1)으로 형성되고, 박막트랜지스터의 소스전극(SD1)에 접속되어, 상기 소스전극을 구성하는 투명도전막(d2)과 일체적으로 형성된다. 투명도전막(ITO1)은 ITO의 스패터링막으로 형성되고 그 두께는 300-3000Å(본 실시예에서는 약 1400Å)이다.
<게이트라인(GL)>
제 1도에 도시한 바와 같이 게이트라인(GL)은 단층의 도전막(g1)으로 형성된다. 도전막(g1)으로서는 두께 600~1500Å(본 실시예에서는 약 1200Å)의 스패터링에 의해 형성된 크롬(Cr)막을 이용한다. 도전막(g1)도 제 1도전막(d1)과 동일한 고융점금속 또는 고융점금속의 합금으로 형성할 수 있다.
<데이터라인>
제 1도에 도시한 바와 같이, 데이터라인(DL)은 투명유리기판(SUB1)상의 게이트절연막(G1)상에 형성된다. 데이터라인은 대략 동일평면패턴을 갖는 i형 반도체층(AS), N형 반도체층(d0), 제 1도전막(d1)및 투명도전막(d2)으로 구성된 적층구조를 지닌다. 상기 층 및 막중에서 도전막(d1)과 도전막(d2)은 주로 전기전도에 기여하고 신호를 전달하는 기능이 있다.
<기억용량(Cadd)>
기억용량(Cadd)은 액정층(LC)의 용량의 감쇄와 TFT의 오프(off)시의 전압저하를 방지하는 기능을 지니며, 각화소에 형성된다. 제 3도에 도시한 바와 같이, 각화소의 기억용량(Cadd)은 동일한 화소내의 TFT가 형성되어 있는 게이트라인(GL)과 인접한, 전단계의 게이트라인(GL)과 화소와의 교차영역에, 게이트라인(GL)과 화소간에 게이트절연막(GI)을 유지하는 방식으로 형성된다.
<차광전극(SKD) 및 각형상 기억용량(Cadd)>
제 1도에 도시한 바와 같이, 차광전극(SKD)은 TFT기판(TFTSUB)의 투명유리기판(SUB1)표면에 게이트라인(GL)을 구성하는 동일한 도전막(g1)으로 형성된다. 한편, 제 2도에 도시한 바와 같이, 각형상기억용량(Cadd)은 화소전극과 게이트라인(GL)의 블록형부분과의 교차영역에, 양자간에 게이트절연막(GI)을 유지한 방식으로 형성된다.
상기 차광전극(SKD) 및 각형상 기억용량(Cadd)은, 평면구조상으로 제 2도에 도시한 바와 같이 데이터라인(DL)을 따라 화소전극과 오버랩하도록 형성된다. 한편, 차광전극(SKD)은, 교차단면구조적으로, 제 1도에 도시한 바와 같이 데이터라인(DL)으로부터의 게이트절연막(GI)에 의해 절연분리된다.
차광전극(SKD) 및 각형상 기억용량(Cadd)은, 1화소의 면적에 대한 화소전극의 면적비 즉, 개구율을 향상시키고, 영상표시패널의 밝기를 향상시키는 기능을 지닌다. 제 1도의 표시패널에 있어서, 백라이트는 대향기판(OPSUB)측 또는 TFT기판(TFTSUB)측 중 어느하나에 설치된다. 이하에서는, 편의상 백라이트를 대향기판(OPSUB)측에 설치하여 TFT기판(TFTSUB)측으로부터 관찰하기로 한다. 입사광은 유리기판(SUB2)을 투과하여, 유리기판(SUB2)의 액정층(LC)측의 표면에 크롬(Cr)막으로 형성된 차광막(BM)의 간격을 통해 액정층으로 입사한다. 상기 입사광은 대향기판(OPSUB)에 형성된 투명공통전극(ITO2)과 TFT기판에 형성된 화소전극사이에 인가된 전압에 의해 제어된다.
표시패널이 보통의 화이트모드인 경우, 차광막(BM)이 존재하지 않으면, 데이터라인(DL)과 차광전극(SKD)의 간격(제 1도의 L1)을, 전압으로 제어되지 않는 누광(비제어광)이 통과하므로 표시의 콘트라스트가 저하한다. 또, 데이터라인(DL)과 화소전극의 주변부는 동일한 게이트절연막(GI)상에 형성되어 있으므로 데이터라인(DL)과 화소전극간의 소정의 거리(L4)를 보유하여 상기 라인 및 전극의 단회로에 의해 야기되는 스폿결함의 발생을 방지해야만 한다. 또 TFT기판(TFTSUB)과 대향기판(OPSUB)의 간격은 5㎛로 하기 때문에, 상기 차광막(BM)과 데이터라인(DL)의 간격에 대한 조정거리(L2)는 대향하는 소정의 거리가 필요하다. 한편, 차광전극(SKD)은 데이터라인(DL)과 게이트절연막(GI)에 의해 절연분리되므로, 단회로의 발생가능성이 작아서, L4보다도 작게설정할 수 있다. 따라서, 차광전극(SKD)이 없는 경우에 필요한 차광막(BM)과 화소전극과의 조정마진(L3)은 차광전극이 데이터라인(DL)에 보다 가깝도록 개구율을 향상시킬 수 있다.
각형상기억용량(TCadd)도 차광전극(SKD)과 동일한 효과에 의해 개구율향상에 기여한다. 또, 이하의 서술과 같이, 각형상 기억용량(TCadd)은 다른 효과도 있다. 즉, TCadd가 게이트라인(GL)의 볼록한 부분에 형성되므로, 그 볼록한 부분의 정전차광효과에 의해 데이터라인(DL)의 전압변화가 화소용량(화소전극, 대향기판에 형성된 투명도전막(ITO2)및 그 사이에 유지된 액정층으로 형성된 용량)에 부여된 정전효과를 저감한다.
<보호막>
제 1도 및 3도에 도시한 바와 같이, TFT기판(TFTSUB)의 박막트랜지스터를 지닌 측의 표면은, 화소전극의 중앙부, 및 후술의 TFT기판의 주변부에 설치된 드레인단자부등을 제외하고는 보호막(PSV1)으로 피복되어 있다. 화소전극의 상부에 보호막(PSV1)의 개구부를 형성함으로써 그 개구부에서의 보호막에 의한 광흡수를 제거할 수 있으므로, 표시패널의 투과율 즉, 밝기를 향상시킬 수 있다.
보호막(PVS1)은 주로 박막트랜지스터(TFT)를 습기등으로부터 보호하기 위해 형성된다. 보호막(PSV1)은 예를 들면, 플라즈마CVD에 의해 두께 2000Å-8000Å의산화실리콘막 또는 질화실리콘막으로 형성된다.
<게이트단자부(GTM)>
제 4도는 TFT기판상의 게이트라인(GL)의 종단부로부터 외부의 구동회로와의 접속부분인 게이트단자(GTM)까지의 영역을 도시한 평면도이고, 제 5도는 제 4도의 5-5선을 따라 절단한 단면도이다.
게이트단자(GTM)는 게이트라인(GL)을 형성하는 도전막(g1)과 데이터라인(DL)을 형성하는 제 1도전막(d1) 및 투명도전막(d2)과의 적층막으로 구성되어 있다. 투명전도막(d2)은 외계에 노출되어 있다.
ITO로 형성된 투명전극은 제 1도전막(d1) 및 d1하부의 Cr로 된 도전막(g1)을 외부환경으로부터 보호한다. 게이트단자(GTM)의 투명도전막은 화소전극과 데이터라인을 형성하는 투명도전막(ITO1)과 동시에 형성되어 있다. 또 도전막(g1)보다는 제 1도전막(d1)이, 제 1도전막(d1)보다는 투명도전막(d2)의 패턴이 더 크다. 그 이유는 게이트절연막(GI)가공후에, 제 1도전막(d1)과 동일하게 크롬으로 형성된 도전막(g1)의 소실을 방지하고, 약품 또는 수분등의 침입으로 인한 크롬으로 형성된 도전막(g1) 및 제 1도전막(d1)의 부식도 방지하기 위해서이다. 상기 구조에서 보호막(PSV1)이외의 외계에 노출되는 부분은 투명도전막(ITO1)(d2)뿐이다. ITO는 산화물이고, 부식을 야기시키는 산화반응에는 현저하게 강하다. 그러므로, 상술의 구조는 신뢰성이 높다.
상술한 바와 같이, TFT를 이용한 액정표시장치에서는 게이트단자(GTM)를 구성하는 금속도전막을 ITO로 피복하는 것에 의해 바람직한 생산량으로 제조되고 신뢰성도 향상시킬 수 있다. 상기 관점에서, ITO로 형성된 투명도전막(d2)의 하부의 게이트절연막(GI)의 개구부는 d2형성이전에 제조되지 않으면 안된다. 또 전술한 바와 같이 ITO하부의 단차부에 의한 I형 반도체(AS)와 게이트절연막(GI)을 양호한 테이퍼로 가공해야만 한다.
<드레인단자(DTM)>
제 6도는 TFT기판상의 데이터라인(DL)의 단부로부터 외부의 구동회로와의 접속부인 드레인단자(DTM)까지의 영역을 도시한 평면도이고, 제 7도는 제 6도의 7-7선을 따라 절단한 단면도이다.
드레인단자(DTM)는, 상술의 게이트단자(GTM)의 경우와 동일한 이유에 의해, 데이터라인(DL)을 구성하는 제 1도전막(d1)과 투명도전막으로 된 투명도전막(d2)의 2층으로 구성되어 있다. 투명도전막은 제 1도전막보다도 넓은 패턴으로 형성되어 있다. 또, 드레인단자부에서는 외부회로와의 접속을 행하도록 보호막(PSV1)이 제거되어 있다.
제 8도는 표시패널의 주변부의 구조를 도시한 평면도이다. TFT기판(TFTSUB)(SUB1)의 주변부에서는 각 게이트라인에 대응하여 복수의 게이트단자(GTM)가 배치되어 게이트단자군(Tg)을 형성한다. 마찬가지로, 각 데이터라인에 대응해서는 복수의 드레인단자(DTM)가 배치되어 드레인단자군(Td)을 형성한다. 또, 제 8도의 INJ는 TFT기판(TFTSUB)과 대향기판(OPSUB)을 점착하는 밀봉패턴(SL)이 형성되지 않는 부분으로, 상기 양기판이 점착된 후, 그 부분으로부터 액정이 봉입된다.
<대향기판(OPSUB)>
제 1도에 도시한 바와 같이, 투명유리기판(SUB2)의 1측면에는 차광막(BM), 적, 녹, 청의 3컬러의 컬러필터(FIL), 보호막(PSV2), 공통투명화소전극(ITO2)및 배향막(OPRI2)이 순차 적층되어 있다. 또, 투명유리기판(SUB2)의 다른 측면에는 편광판(POL2)이 점착되어 있다. 상기 편광판(POL2)과 TFT가 형성되지 않은 TFT기판(TFTSUB)의 1측면에 점착된 편광판(POL1)에 의해 투과광을 편광한다.
상기 차광막(BM)은 크롬의 스패터링막으로 형성되어, 표시패널의 비제어영역으로부터 광을 차광하는 차광기능과, 각 화소의 주위를 그림액자처럼 둘러쌈으로써 콘트라스트를 향상시키는 블랙매트릭스기능의 2가지 기능을 행한다.
<TFT기판(TFTSUB)의 제조방법>
다음은, 상술한 TFT기판(TFTSUB)의 제조방법을 제 9도~16도를 참조하여 이하에 설명한다. 제 9도는 제조가공시 제조공정의 흐름을 각 공정의 명칭을 이용하여 요약한 플로차트이다. 서로 관련된 복수의 공정은 서브공정(sub-process)을 형성하기 위해 모아서 (A),(B),(C)등의 기호를 붙인다. 제 10도~16도는 (A)~(G)의 각각의 서브공정의 최종단면구조에 대응한다. 이들 도면은 TFT기판의 박막트랜지스터와 화소전극 및 기억용량과의 접속부부근(제 3도의 단면도와 대응)의 단면도이다. 제 3도는 제 9도의 서브공정(H)종료후의 단면구조에 대응한다. (A),(C),(D),(F),(G)의 각 서브공정에는 포토처리공정이 포함된다. 포토처리공정이란, 본 발명에서는 포토레지스트의 도포로부터 포토마스크를 사용한 선택노광에 의한 현상까지의 일련의 작업을 의미한다. 제 9도에서 밝힌 바와 같이, 본 실시예의 TFT기판은 5회의 포토처리공정에 의해 제조된다.
제 17도는 제 9도의 서브공정(D)의 제 3포토처리공정의 종료후 a-Si의 에칭공정직전의 각 박막의 실제형상에 가깝도록 그린 단면구조이다. 제 18도는 마찬가지로 제 9도의 서브공정(F)의 ITO스패터링후의 박막의 실제형상에 가까운 단면구조이다. 이하, 각 공정을 순서대로 설명한다.
투명유리기판(SUB1)을 준비하여, 그 일면상전면에 크롬막을 스패터링에 의해 형성한다. 크롬막상에 포토처리(제 1포토처리)에 의해 소정패턴의 마스크를 형성한 후, 크롬막을 선택적으로 에칭하여 소정패턴의 도전막(g1)을 형성한다(공정(A), 제 10도).
다음에, 투명유리기판(SUB1)의 일면상에 형성된 도전막(g1)상에, 플라즈마CVD장치에 의해 질화실리콘막(GI), i형 비정질실리콘막(AS) 및 N형 비정질막(d0)을 순차 적층한다(공정(B), 제 11도).
포토처리(제 2포토처리)에 의해 마스크를 형성한 후, SF6가스를 이용한 에칭에 의해 N형반도체층(d0)(N형비정질Si), i형반도체층(AS)(i형 비정질Si)및 게이트절연막(GI)(질화실리콘)의 각 3층의 화소영역이 되는 부분을 제거한다(공정(C), 제 12도).
다음에, 크롬막을 스패터링에 의해 상기 공정된 기판상에 형성한다. 크롬막상에 포토처리(제 3포토처리)에 의해 소정 패턴의 마스크를 형성한 후, 크롬막을 선택적으로 에칭하여 도전막(d1)을 형성한다. 이 때, 박막트랜지스터(TFT)로부터연장한 제 1도전막(d1)의 단부는 상기 처리에 의해 형성된 투명유리기판(SUB1)상의 개구부에 형성한다(공정(D), 제 13도).
그리고나서, 상기 공정에서 형성된 제 1도전막(d1)의 마스크를 이용하여, N형반도체층(d0)과 i형 반도체층(AS)를 SF6과 BCl3의 혼합물을 이용한 에칭에 의해 선택적으로 제거한다(공정(E), 제 14도).
다음에, ITO막으로 된 투명도전막(d2)을 스패터링에 의해 형성한다. 포토처리(제 4포토처리)에 의해 마스크를 형성한 후 투명도전막을 HBr용액에 의해 선택적으로 에칭하여 투명도전막(ITO1)상에 ITO패턴을 형성한다(공정(F), 제 15도).
다음에, 패턴형 투명도전막(d2)을 이용하여 다시 제 1도전막(d1)을 선택적으로 에칭하고, 또 N형 비정질실리콘을 에칭하여 소스전극(SD1)과 데이터라인(DL)을 분리한다(공정(G), 제 16도).
그리고나서, 플라즈마CVD장치에 의해 질화시리콘막을 형성한다. 포토처리(제 5포토처리)에 의해 마스크를 형성한 후, 질화실리콘막을 에칭하여 화소전극의 중앙부영역이외에 보호막(PSV1)을 형성한다(공정(H), 제 3도).
본 발명의 특징을 제 17도 및 18도를 참조하여 더 설명한다. 본 실시예의 제조방법에 의해, 하부에 존재하는 단차에 의해 단선하기 쉬운 ITO를 이용하여도 단선이 생기지 않는 단차부분을 얻을 수 있다.
제 17도는 제 9도의 제 3포토처리의 크롬에칭직후의 구조를 도시한 단면도이다. 제 1도전막(d1)상에는 마스크로서 이용한 포토레지스트(PRES)가 남아있다.
제 1도전막(d1)의 하부의 단차인 N형반도체층(d0), i형반도체층(AS), 게이트절연막(GI)의 단부는 각각 양호한 테이퍼형상으로 형성되어 있다. 이들 3층의 테이퍼는 주성분이 플루오르(F)인 SF6가스를 이용한 연속에칭에 의해 얻는다. SF6가스에 의한 에칭속도의 비는 유리기판(SUB1)의 속도를 1로 하면 게이트절연막(GI)이 약 20, i형 반도체층(AS)이 80, N형반도체층(d0)이 약 160으로, N형비정질Si>i형비정질Si>Si질화막>유리기판 순이 된다. 따라서, N형비정질실리콘막의 에칭이 종료되어 i형비정질실리콘막의 에칭이 시작되면, 상부의 N형 비정질실리콘막이 사이드 에칭되어 결과적으로, i형 비정질실리콘막의 단부가 약 70-75° 의 각도의 테이퍼(경사)형상으로 가공된다. 또, i형비정질실리콘막의 애칭이 종료되어 질화실리콘의 에칭이 시작되면, 상부 N형비정질실리콘과 i형비정질실리콘막의 순서로 사이드에칭되어 결과적으로 i형반도체층(AS)의 단부가 50°, 게이트절연막(GI)의 단부가 20° 로 테이퍼가공된다. 따라서, 상부에 형성된 제 1도전막(d1)은 테이퍼가 없는 급준한 단차가 있는 경우보다도 단선의 확률이 저감된다. 또, 이 테이퍼부분을 제 1도전막(d1)으로 피복하면, 테이퍼상에 형성된 제 1도전막(d1)의 상면의 테이퍼각도는 약 10°가 된다.
한편, 유리기판(SUB1)상에 있는 제 1도전막(d1)자체의 단부는 에칭용액에 세리나이트레이트암모늄과 질산을 적량 첨가하는 것에 의해 약 10°가 된다.
다음에는, 제 17도에서와 같이, 포토레지스트(PRES)를 마스크로서 기억용량의 도전막(g1)상의 N형반도체층(d0)과 i형반도체층(AS)을 선택적으로 에칭하여 제거한 경우를 고려한다. 에칭시 드라이에칭가스는 제 17도중의 화살표와 같이 흐르고 특히, 제 1도전막(d1)의 단부에서는 포토레지스트(PRES)단부의 아래에서 가스가 원형으로 흘러 제 1도전막(d1)단부의 테이퍼를 따라 유리기판(SUB1)으로 이른다.
최종적으로 ITO로된 투명도전막(d2)이 피복된 후의 단면도가 제 18도에 도시되어 있다. N형반도체층(d0)과 i형반도체층(AS)을 게이트절연막(GI)또는 유리기판(SUB1)상에 선택적으로 에칭한 경우 드라이에칭가스로서는 SF6가스와 BCl3가스의 혼합물을 이용한다. BCl3가스를 첨가하는 것에 의해 에칭속도비는, 유리기판의 에칭속도를 1로 하면 질화실리콘막이 5, i형비정질실리콘막이 80, N형비정질실리콘막이 160이 된다. 그러므로, 기억용량의 i형 반도체층(AS)과 N형비정질실리콘막이 에칭되어도, 질화실리콘막을 양호한 선택비로 남길 수 있다. 이 때, 게이트절연막(GI)의 에칭속도는 i형 반도체층(AS)의 에칭속도의 1/4정도로 작으므로, i형비정질실리콘이 에칭될때 게이트절연막이 사이드에칭된다.
결과적으로 기억용량의 질화실리콘막의 테이퍼각도(TH3)는 제 1도전막(d1)하부의 질화실리콘막의 테이퍼각도(TH1)의 20°에서 15°로 저감하여 투명도전막(d2)을 피복하는 경우 바람직하게 된다. 또, 제 1도전막(d1)하부의 유리기판(SUB1)의 에칭속도는 상술한 바와 같이 현저하게 작고 그 테이퍼각도(TH2)는 3°이다, 게다가, 동도에는 도시되어 있지 않지만, 기억용량부의 도전막(g1)의 단부상의 CVD막의 상면의 테이퍼각도는, CVD막의 피복이 양호하므로 5°로 작다. 상기 효과는 투명유리기판(SUB1)상에 유리기판과 동등한, 플루오르계가스에 대한 드라이에칭속도를 지닌 절연막, 예를들면 산화탄탈막을 형성하여도 소실되지 않는다.
본 실시예에 의하면 개구율이 높고 밝은 영상표시의 액정표시장치를 실현시킬 수 있다.
또 표시패널을 구성하는 TFT기판을 단지 5회의 포토레지스트처리를 포함하는 간략한 공정으로 제조할 수 있기 때문에, 저가의 액정표시장치를 제공하는 이점을 얻을 수 있다. 게다가, 단선이 용이한 ITO로 된 도전막하부의 단차의 테이퍼각도를 10°이하로 할 수 있으므로 ITO의 단선을 방지하고 제조시의 수율을 향상시킬 수 있다.
(제 2실시예)
본 발명의 제 2실시예를 제 19도와 제 20도를 참조하여 설명한다. 제 19도는 화소의 평면도이고, 제 20도는 제 19도의 20-20선에 따라 절단한 단면도이다.
본 실시예가 제 1실시예와 다른 점은, 개구율을 향상시킨 구조로서 플로팅(floating)전극용 차광전극(SKD)을 사용하지 않지만 각형상기억용량(TCadd)을 크게 하여 커진 각형상기억용량만으로 차광을 행한다는 점이다. 따라서, 제 1실시예에 비해 데이터라인(DL)의 전압변화를 게이트라인(GL)의 일부인 각형상기억용량(TCadd)에 의해 차광하는 효과가 커진다. 그러므로, 영상표시에서 종방향으로 영상의 테일링(tailing)의 발생, 이른바 섀이딩의 발생을 억제할 수 있다.
하지만, 이 경우, 게이트라인(GL)과 화소전극의 교차영역에 의해 결정되는 기억용량의 값이 증가하여 게이트라인(GL)에 인가된 주사전압의 지연시간이 커진다. 그러므로, 상기 지연시간의 증가에 대처하기 위해서는 제 20도에 도시한 바와같이, 게이트라인(GL)의 도전막(g1)을 제 1실시예의 크롬대신에 알루미늄을 주성분으로 하는 저저항배선재료로 만든다. 그리고 블록등의 영향에 의한 게이트절연막의 내압이 저하하는 것을 방지하기 위해서 알루미늄의 주표면을 양극산화하여 양극산화막(AO)을 형성한다. 상술한 바와 같이, 저저항알루미늄을 사용함으로써 기억용량이 증가하여도 주사전압의 지연시간을 크게하지 않는 화질이 양호한 영상을 표시할 수 있다.
또, 제 1실시예와 마찬가지로 투명도전막(ITO1)의 하부의 단차부분에서 양호한 테이퍼를 얻을 수 있으므로, 투명도전막의 단선을 방지할 수 있어 제조시의 수율을 향상시킬 수 있다.
(제 3실시예)
본 발명의 제 3실시예는 제 21도와 제 22도를 참조하여 이하에 설명한다. 제 21도는 화소의 평면도이고 제 22도는 제 21도의 22-22선을 따라 절단한 단면도이다. 제 21도의 3-3선을 따라 절단한 단면도는 제 1실시예의 제 1도와 동일하다.
본 실시예가 제 1및 2실시예와 다른 점은 게이트라인(GL)과 평행하게 기억용량라인(HL)이 세로형성되고 그 기억용량라인(HL)과 화소전극의 교차영역에서 기억용량(Cadd)이 형성된다는 점이다. 따라서 제 1및 2실시예에 비해, 게이트라인(GL)인 부하인 용량을 저감할 수 있다. 그러므로, 게이트라인(GL)에 인가된 주사전압의 지연시간을 저감할 수 있으므로 제 1실시예와 마찬가지로 게이트라인(GL)의 도전막(g1)으로서 크록막을 이용하여도 큰 사이즈의 화면표시가 가능하다고 하는 이점을 보유할 수 있다.
제 22도에 도시한 바와 같이, 기억용량라인(HL)은 게이트라인(GL)과 동일한 도전막(g1)으로 형성된다. 또, 화소전극의 하부의 게이트절연막(GI)은 사이에 기억용량라인(HL)을 유지하는 2개의 개구부를 지닌다. 또, 기억용량라인(HL)상부의 게이트절연막(GI)의 단부는, 제 1실시예와 마찬가지로 양호한 테이퍼를 지니고 투명전극(ITO1)이 단선하지 않을 것을 기대할 수 있다.
(제 4실시예)
본 발명의 제 4실시예는 제 23도와 제 24도를 참조하여 이하에 설명한다. 제 24도는 화소의 평면도이고, 제 23도는 제 24도의 1-1선을 따라 절다한 단면도이다.
본 실시예가 다른 실시예와 다른 점은, 제 23도에 도시한 바와 같이 게이트라인재료(g1)로된 차광전극(SKD)이 데이터라인(DL)하부의 영역전부를 차광하고 화소전극(ITO1)하부로 연장한다는 점이다. 따라서, 극한 경우에는 컬러필터기판(OPTSUB)에 설치된 블랙매트리스(BM)가 불필요하게 된다. 그러므로, 본 실시예에서는 개구율이 증가할 수 있고 액정표시의 전력소비도 감소시킬 수 있다. 다른 실시예와 동일한 전력을 소비하면, 가장 밝은 액정표시장치를 실현할 수 있다. 제 24도에 도시한 바와 같이, 차광전극(SKD)은 게이트라인재료(g1)로 만든다. 하지만, 게이트라인(GL)자체로 형성되지 않고, 게이트라인(GL)과 데이터라인(DL)에 의해 제어되지 않는 플로팅전극을 형성한다. 그러므로, 상기 라인의 용량을 증가시키지 않고도 큰 스케일의 액정표시장치를 실현할 수 있다.
(제 5실시예)
제 25도는 유리기판상에 형성된 박막트랜지스터(TFT)의 사시도이다. 기판(1)상에 스패터링법으로 두께 100nm의 크롬막을 형성한다. 이것을 포토에칭공정에 의해 주사신호선과 게이트전극(2)을 형성하기 위해 가공한다. 다음에,(wet)에칭공정법을 이용하여 게이트전극의 단부가 테이퍼각(eg)을 갖는 테이퍼를 형성하도록 가공한다.
게이트절연층(4), 반도체층(5) 및 콘택트층(6)으로서 각각 질화실리콘막, 논도프(non-doped)비정질실리콘막 및 인도프비정질실리콘막을 플라즈마화학증착법(플라즈마CVD)으로 연속형성하여 적층한다. 그다음에 상기 적층막을 패턴가공한다. 마스크수와 공정수를 저감하기 위해서 동일 마스크로 드라이에칭법에 의해 패턴을 가공한다. 드라이에칭법은 등방성의 에칭특성이 등방성이므로, 적층막의 표면에서는 사이드에칭이 진행하여 제 25도와 같이 각도(es)의 테이퍼형상을 형성한다.
영상신호선, 화소전극, 소스 및 드레인전극으로서는, 약 300nm두께의 ITO막을 스패터링법으로 형성하고 포토레지스트를 이용한에칭법으로 패턴가공을 행한다. 동일한 포토레지스트를 이용한 콘택트층(6)의 드라이에칭으로 채널영역을 형성하고 최종적으로 보호층으로서 플라즈마 CVD법으로 질화실리콘막을 형성한다.
제 26도(a),(b),(c)는 게이트절연층(4)의 테이퍼각(es)을 약 10° (테이퍼비=0.18)로 일정하게 하고, 게이트전극(2)인 크롬막단부의 테이퍼각(eg)을 변화시킨경우의 반도체패턴의 게이트전극(2)의 타넘는 부분의 평면도이다. 게이트전극(2)의 테이퍼각(eg)이 6°-10°(테이퍼비=0.1~0.18)의 경우, 질화실리콘막의 타넘는 부분에서 균열은 관찰되지 않았다. 따라서, eg가 10°이하인 경우에는 균열이 발생하지 않는다고 결론지을 수 있다.
상기 eg가 es의 약 3배, 즉 23°~25°(테이퍼비=0.47-0.7)인 경우는 테이퍼경사면의 길이의 약 1/4에 상당하는 균열(C)이 발생했다. 하지만, 이 정도의 균열이 게이트절연층(4)의 테이퍼경사면에 존재하여도 TFT의 전기특성에는 전혀 영향을 미치기 않았다.
하지만, 상기 eg가 es의 4배 이상, 즉 70°~80°(테이퍼비=2.7~5.6)인 경우에는 테이퍼의 경사면의 길이의 1/2보다도 큰 균열(C)이 발생하였다. 제 27도는 상기 경우의 TFT의 사시도이다. 게이트전극(2)과 반도체층(5)의 리크전류가 증가하여 균열(C)이 크면 게이트전극(2)과 드레인전극(8)간에 단회로가 자주 발생한다.
es는 SF6가스를 이용한 드라이에칭법에 의해 약 10°~30°에서 형성할 수 있다.
또, 게이트전극(2)인 크롬막의 부식제의 조성을 변화시킴으로서 eg를 제어할 수 있다. 상기 부식제는 질산, 세릭나이트레이트암모늄, 과염소산 및 물 등을 포함한 혼합물이다.
상기 성분중에서 세릭나이트레이트암모늄의 농도는 주로 종방향의 에칭속도를 결정한다. 또, 질산은 크롬막과 포토레지스트와의 밀착계면에 침입하는데 거기에 세릭나이트레이트암모늄을 넣으면 횡방향의 에칭이 진행된다. 상기 종횡의 에칭속도의 비가 게이트전극(2)으로서의 크롬막의 단부의 테이퍼각(eg)을 결정하는 주요인이다.
제 28도에서는, 게이트절연층(4)의 테이퍼각(es)이 10°인 경우,게이트전극(2)의 테이퍼각(eg)을 형성하는 질산과 세릭나이트레이트암모늄의 비율이 es의 3배이하인 것을 도시하고 있다.
세릭나이트레이트암모늄의 농도가 20%이고 질산농도가 9mol/l인 경우, eg는 6°~10°가 되어 농도가 8mol/l이면 테이퍼가공이 가능해진다.
그에 반해, 세릭나이트레이트암모늄의 농도가 15%인 경우는 종방향의 에칭속도가 20%에서의 속도보다 작아진다. 그 결과 상대적으로 횡방향의 에칭속도가 증가하여 eg는 작아진다. 즉, 질산농도 9mol/l에서는 2°~3°, 8mol/l에서는 7°가 얻어진다.
또, eg는 부식제의 조성외에 크롬막과 에칭레지스트와의 밀착성에 의해서도 변화한다. 밀착성을 결정하는 인자의 하나로서 크롬막의 표면의 조도(거칠기)(RMS)가 있다.
제 28도에는, 크롬막의 표면조도(RMS)와 eg가 도시되어 있다. RMS가 1.07로 작은 (표면의 오목블록의 정도가 작은)막에서는, eg가 10°(질산농도가 9mol/l인 경우)이다. 이에 반해, 동일조성의 부식제라도 RMS가 1.20인 (표면의 오목볼록이 큰)막에서는eg가 20°, RMS가 1.43인(표면의 오목블록이 더큰)막에서는 25°가 된다. 따라서, 게이트전극의 테이퍼에칭에는 막의 표면조도(RMS)를 중요한 인자로 간주할 수 있다.
테이퍼가공된 패턴단부의 형상은 제 29도(a)에 도시한 바와 같이 테이퍼경사면이 직선에 근사할 수 있는 것과 (b)및 (c)에 도시한 바와 같이 근사하지 않는 것이 있다.
(a)경우의 테이퍼각에서는 정의하기가 용이하지만 (b)및 (c)경우는 테이퍼각을 정의하기 어렵다. 이들 경우는 테이퍼부의 폭, 즉, 하단부에서 상단부까지의 후퇴거리(바닥길이:A)와, 막두께(B)와의 비, 소위 테이퍼비(B/A)로 테이퍼각을 정의한다. 따라서, (b)및 (c)의 테이퍼비(B/A)는 모두 0.62로 정의한다.
제 30도는 게이트전극(2)의 테이퍼각(eg)과 G/D내압과의 관계를 도시한 그래프이다. 게이트전극(2)의 타넘는 부분에서의 게이트절연층(4)의 균열(c)의 절단길이가 각 측정점에 도시되어 있다.
게이트절연층(4)인 질화실리콘막의 테이퍼각(es)을 10°로 한 경우, eg가 10° 인 때는 G/D내압이 400V로 높은 값을 가진다. 상기 경우에서는 균열(C)의 절단길이가 0이었다. eg가 30°에서는 길이 약 1㎛의 균열(c)이 발생하지만, G/D내압에는 영향을 미치지 않는다. 하지만 eg가 30°를 초과하면 G/D내압은 급격히 저하한다. 상기 저하는 게이트절연층의 균열(C)의 절단길이를 테이퍼경사면의 길이의 1/2을 초과하도록 연장하는 것에 기인한다.
또, 게이트전극(2)의 단부를 테이퍼가공한 것에 의한 상기 이외의 효과로서 단선을 방지할 수있다. 제 31도에 도시한 바와 같이, 드레인전극(8)에 폴리ITO막과 같은 막의 스텝커버리지가 약한 재료를 사용하는 경우 에칭에 의한 균열이 드레인전극(8)으로 들어가서 전극(8)의 단선을 야기시킬 수 있다(이하, D절단). 상기 D절단은 게이트전극(2)의 테이퍼각을 10°~40°(또는 테이퍼비를 0.2~0.8)로 설정함으로써 억제할 수 있다.
게이트전극(2)의 에칭을 위해, 세릭나이트레이트암모늄의 1중량부에 대해,질산 4~7중량부를 배합한 크롬막부식제를 사용하여 eg를 30°이하로 형성할 수 있다. 특히, 질산 5중량부를 첨가하는 경우에는, 약 10°의 eg를 얻을 수 있다. 하지만, 질산 4중량부미만에서는 eg가 es보다 너무 커지므로 소정의 테이퍼각의 형성이 어렵고 게이트절연층(4)에 균열이 발생한다. 또, 질산성분이 7중량부를 초과하면, 크롬막과 포토레지스트의 밀착상태에 의해 eg가 너무 작아지게 되어 게이트전극(2)의 패턴가공정도가 저하한다.
본 실시예를 제 23도의 차광전극(SKD)용 제조공정에 적용하면 ITO1의 단선이 저하될 수 있다.
(제 6실시예)
게이트전극(2)의 제조에 특정 저항이 비교적 큰 도전재료(Ta, ITO, MeSi2, TaSi2, CrSi2, WSi2, TiN, TaN)를 사용하는 경우에는, 전극의 게이트 지연을 감소시키기 위해 막두께를 두껍게 하여 저항을 작게할 필요가 있다. 하지만, 두께가 증가하면, 게이트전극(2) 단부의 단차가 커지게 되어 그 결과, 게이트전극(2)상의 게이트절연층(4)의 타넘는 부분에서 균열이 발생하기 쉽다.
게이트전극(2)에 두께 100nm의 크롬막을 이용하는 경우와 동일한 정도의 저항치로 만들기위해서는 예를 들면, Ta에서는 105nm, 폴리ITO에서는 1160nm, MoSi2, TaSi2, WSi2, TiSi2등의 실리사이드에서는 190~775nm, TiN및 TaN에서는 500nm정도의 막두께를 형성할 필요가 있다.
상기 재료로 만든 게이트전극(2)의 단부의 큰 단차로 인해 야기되는 균열(c)및 G/D단회로의 발생은 게이트절연층(4)의 es(또는 테이퍼비)에 대해 게이트전극(2)의 eg(또는 테이퍼비)를 2배이하로 함으로써 억제할 수 있었다.
한편, 게이트전극(2)의 제조시 저저항재료 예를들면 Al, Cu, Au, Ni, Mo, W등의 도전재료를 사용하는 경우, 전극의 두께는 얇아야 한다. Al은 20nm, Cu는 13nm, Ni은 53nm, Mo은 44nm, W는 43nm의 막두께로 전극을 만들 수 있다. 상기 경우에서는 게이트절연층(4)의 es(또는 테이퍼비)에 대한 게이트전극(2)의 eg(또는 테이퍼비)를 3배이하로 설정함으로써 균열(c) 및 G/D단회로의 발생을 억제할 수 있었다.
(제 7실시예)
게이트절연층(4)의 제조시 유전율이 낮은 SiO2막 또는 SiO2와 SiN의 2층으로 된 막을 사용하는 경우, SiN단층으로 된 절연층의 경우와 동일한 용량을 얻기위해서는 유전율의 차이분과 동등한 양만큼 막두께를 얇게 형성할 필요가 있다.
예를 들면, 유전율이 2.0이고 막두께가 350nm인 SiN막과 동일용량을 얻기위해서는, SiO2를 이용한 경우 두께 200nm의 막을 형성할 필요가 있다. 상기 경우, 게이트전극(2)상의 SiO2게이트절연층(4)의 타넘는 부분에서는 균열(c)이 용이하게 발생하여 전기적 손실의 발생율이 높아진다.
상기 경우에서는 게이트절연층(4)의 es의 10°(또는 테이퍼비:0.17)에 대한 게이트전극(2)의 eg를 10°(또는 테이퍼비:0.17)로 설정함으로써 군열(c)과 G/D단회로의 발생을 억제할 수 있었다.
(제 8실시예)
제 32도는 본 발명의 TFT를 이용한 액정표시장치의 개략단면도이다. 본 발명의 상기 실시예에 의해 형성한 TFT를 지닌 액정기판(10)과 대향기판(9)을 제작하는 공정, 상기 양 기판(10), (9)의 대향면에 배향막(11)을 설치하는 공정, 상기 대향막사이에 액정(12)을 봉입하는 공정에 의해 TFT구동방식의 액정표시장치를 제조하였다. 당 액정표시장치는, 게이트전극(2)상의 반도체패턴 및 드레인전극(8)의 타넘는 부분에서의 G/D단회로, 리크전류, ITO드레인전극의 단선을 방지할 수 있고, 바람직한 신뢰성의 액정표시장치(TFT-LCD)를 바람직한 수율로 제조할 수 있다.
제 1도는 본 발명의 제 1실시예의 액정표시패널의 단면도(제 2도의 1-1선에 의한 단면도)
제 2도는 제 1실시예의 TFT기판의 1개화소와 그 주변부의 각층 패턴의 평면도
제 3도는 본 발명의 제 1실시예의 TFT기판의 박막트랜지스터, 화소 및 기억용량부근의 단면도(제 2도의 3-3선에 의한 단면도)
제 4도는 게이트단자(GTM)와 게이트라인(GL)의 접속부부근을 도시한 평면도
제 5도는 게이트단자(GTM)와 게이트라인(GL)의 접속부부근을 도시한 단면도
제 6도는 드레인단자(DTM)와 데이터라인(DL)의 접속부부근을 도시한 평면도
제 7도는 드레인단자(DTM)와 데이터라인(DL)의 접속부부근을 도시한 단면도
제 8도는 표시패널의 매트릭스주변부의 구성을 설명하는 평면도
제 9도는 제 1실시예의 액정표시장치의 TFT기판(TFTSUB)의 제조방법을 도시한 플로차트
제 10도는 제 9도의 A공정에 대응하는 단면도
제 11도는 제 9도의 B공정에 대응하는 단면도
제 12도는 제 9도의 C공정에 대응하는 단면도
제 13도는 제 9도의 D공정에 대응하는 단면도
제 14도는 제 9도의 E공정에 대응하는 단면도
제 15도는 제 9도의 F공정에 대응하는 단면도
제 16도는 제 9도의 G공정에 대응하는 단면도
제 17도는 데이터라인의 Cr전극이 본 발명의 제조방법에 의해 가공된 경우의 박막트랜지스터 및 기억용량부의 단면도
제 18도는 투명화소전극이 본 발명의 제조방법에 의해 형성된 경우의 박막트랜지스터 및 기억용량부의 단면도
제 19도는 제 2실시예의 TFT기판의 1개화소와 그 주변부의 각층의 패턴의 평면도
제 20도는 제 19도의 20-20선에 의해 절단한 단면도
제 21도는 제 3실시예의 TFT기판의 1개화소와 그 주변부의 각층의 패턴의 평면도
제 22도는 제 21도의 22-22선에 의해 절단한 단면도
제 23도는 제 24도의 1-1선에 의해 절단한 단면도
제 24도는 제 4실시예의 TFT기판의 1개화소와 그 주변부의 각층의 패턴의 평면도
제 25도는 본 발명의 박막트랜지스터의 개략사시도
제 26도(a),(b),(c)는 본 발명의 박막트랜지스터의 평면도
제 27도는 종래예의 박막트랜지스터의 개략사시도
제 28도는 에칭제내의 질산농도 및 세릭나이트레이트암모늄농도와 게이트전극의 테이퍼각(eg)의 관계를 도시한 그래프
제 29도(a),(b),(c)는 배선패턴의 단부의 테이퍼의 형상을 도시한 개략단면도
제 30도는 게이트전극의 테이퍼각(eg)과 게이트/드레인전극간 내압과의 관계를 도시한 그래프
제 31도(a),(b),(c)는 게이트전극의 타넘는 부분의 평면도
제 32도는 본 발명의 액정표시장치의 개략단면도
(1) ... 기판 (2) ... 게이트전극
(4) ... 게이트절연층 (5) ... 반도체층
(6) ... 도전층 (8) ... 드레인전극
(9) ... 대향기판 (10) ... 액정기판
(11) ... 배향막 (12) ... 액정
(eg) ... 게이트전극의 테이퍼각 (es) ... 게이트절연층의 테이퍼각
(AS) ... i형트랜지스터층 (BM) ... 차광막
(Cadd) ... 기억용량 (d0) ... N형트랜지스터층
(d1) ... 제 1도전막 (d2) ... 투명도전막
(DL) ... 드레인라인 (DTM) ... 드레인단자
(g) ... 도전막 (GI) ... 게이트절연막
(GL) ... 게이트라인 (GTM) ... 게이트단자
(IT01) ... 투명도전막 (LC) ... 액정층
(OPSUB) ... 대향기판 (PSV) ... 보호막
(SD1) ... 소스전극 (SKD) ... 차광전극
(SUB1),(SUB2) ... 투명유리기판 (TFT) ... 박막트랜지스터
(TFTSUB) ... TFT기판

Claims (13)

  1. 제 1기판과,
    상기 제 1기판 위에 형성된 복수의 게이트라인과,
    상기 게이트라인과 교차하는 복수의 데이터라인과,
    상기 게이트라인과 상기 데이터라인과의 교차점부근에 형성되고, 또한 그 각각은 상기 게이트라인 및 상기 제 1기판 위에 형성된 절연막과 이 절연막 위에 형성된 반도체층을 포함하는 복수의 박막트랜지스터와,
    상기 박막트랜지스터에 전기적으로 접속된 복수의 화소전극과,
    제 2기판과,
    상기 제 1 및 제 2기판과의 사이에 봉입된 액정을 구비하고,
    상기 절연층에는 상기 화소전극의 각각의 하부에서 2개소의 개구부가 형성되고,
    상기 데이터라인에 평행하게 연장되고, 또한 상기 데이터라인과 상기 게이트라인으로부터 이간되고 또한 절연된 차광전극이 상기 화소전극의 주변부분과 서로 중첩되도록 배치되고, 해당 차광전극과 해당 화소전극은 상기 절연층에 의해 서로 절연되어 있는 것을 특징으로 하는 액정표시장치.
  2. 제 1항에 있어서,
    상기 절연층은, 상기 박막트랜지스터의 게이트절연막과 동일한 층으로서 형성되어 있는 것을 특징으로 하는 액정표시장치.
  3. 제 2항에 있어서,
    상기 차광전극은 상기 절연층에 의해 상기 데이터라인 및 상기 반도체층과 절연되어 있는 것을 특징으로 하는 액정표시장치.
  4. 제 2항에 있어서,
    상기 차광전극은 상기 게이트라인과 동일한 충으로 형성되고 또한 해당 게이트라인과 전기적으로 분리되어 있는 것을 특징으로 하는 액정표시장치.
  5. 제 2항에 있어서,
    상기 차광전극은 상기 데이터라인과 중첩되도록 배치되어 있는 것을 특징으로 하는 액정표시장치.
  6. 제 1항에 있어서,
    상기 차광전극은 평면적으로 보아서 상기 데이터라인의 일부를 덮도록 배치되어 있는 것을 특징으로 하는 액정표시장치.
  7. 제 1기판과,
    상기 제 1기판 위에 형성된 복수의 게이트라인과,
    상기 제 1기판 및 상기 복수의 게이트라인 위에 형성된 절연층과,
    상기 절연층 위에 상기 게이트라인과 교차하도록 형성된 복수의 데이터라인과,
    상기 복수의 게이트라인의 한쌍과 상기 복수의 데이터라인의 한쌍에 의해 둘러싸인 영역에 형성된 화소전극과,
    상기 한쌍의 데이터라인의 한쪽과 상기 화소전극에 전기적으로 접속되고 또한 상기 한쌍의 게이트라인의 한쪽의 일부에 의해 구성된 게이트전극 위에 상기 절연층을 개재해서 형성된 반도체충을 포함한 박막트랜지스터와,
    제 2기판과,
    상기 제 1 및 제 2기판과의 사이에 봉입된 액정을 구비하고,
    상기 절연층에는 상기화소전극의 하부에 개구부가 형성되고,
    상기 화소전극의 하부에는 상기 게이트라인을 따라서 연장되는 유지용량라인이 형성되고, 상기 절연층의 개구는 상기 유지용량라인을 사이에 두고 별도로 형성되어 있는 것을 특징으로 하는 액정표시장치.
  8. 제 7항에 있어서,
    상기 절연층의 개구의 윤곽선은 상기 화소전극의 하부에 자리잡고 있는 것을 특징으로 하는 액정표시장치.
  9. 제 7항에 있어서,
    상기 제 2기판에는 상기 화소전극의 각각에 대응한 개구를 가지는 차광막이 형성되고, 상기 절연층의 개구의 윤곽선은 해당 차광막의 개구의 윤곽선의 내부에 자리잡고 있는 것을 특징으로 하는 액정표시장치.
  10. 제 1기판과,
    상기 제 1기판 위에 형성된 복수의 게이트라인과,
    상기 제 1기판 및 상기 복수의 게이트라인 위에 형성된 절연층과,
    상기 절연층 위에 상기 게이트라인과 교차하도록 형성된 복수의 데이터라인과,
    상기 복수의 게이트라인의 한쌍과 상기 복수의 데이터라인의 한쌍에 의해 둘러싸인 영역에 형성된 화소전극과,
    상기 한쌍의 데이터라인의 한쪽과 상기 화소전극에 전기적으로 접속되고 또한 상기 한쌍의 게이트라인의 한쪽의 일부에 의해 구성되는 게이트전극 위에 상기 절연층을 개재해서 형성된 반도체층을 포함한 박막트랜지스터와,
    제 2기판과,
    상기 제 1 및 제 2기판 사이에 봉입된 액정과를 구비하고,
    상기 화소전극의 하부에는 상기 게이트라인을 따라서 연장되어 있는 유지용량 라인이 형성되고,
    상기 절연층의 상기 화소전극의 하부에 위치하는 영역의 상기 유지용량라인을 사이에 둔 각각의 부분에 개구부가 각각 형성되어 있는 것을 특징으로 하는 액정표시장치.
  11. 제 10항에 있어서,
    상기 유지용량라인은 상기 절연층의 하부에 형성되어 있는 것을 특징으로 하는 액정표시장치.
  12. 제 10항에 있어서,
    상기 절연층의 상기 화소전극의 하부에 위치하는 개구의 한 개의 윤곽선은, 해당 화소전극의 윤곽선의 내측에 자리잡고 있는 것을 특징으로 하는 액정표시장치.
  13. 제 1기판 및 제 2기판 사이에 액정을 봉입하는 액정표시장치의 제조방법에 있어서,
    상기 제 1기판 위에 복수의 게이트라인을 형성하는 제 1공정과,
    상기 복수의 게이트라인 위에 절연층을 형성하는 제 2공정과,
    상기 절연층위에 반도체층을 형성하는 제 3공정과,
    상기 반도체과 함께 상기 절연층에 2개소 이상의 개구를 형성하도록 에칭하는 제 4공정과,
    상기 반도체층 위에 금속층을 형성하는 제 5공정과,
    상기 금속층 및 상기 반도체층을 에칭하여 상기 복수의 게이트라인에 교차하는 복수의 데이터라인과 해당 데이터라인의 한쪽에 각각 접속되는 복수의 박막트랜지스터와를 형성하는 제 6공정과,
    상기 제 4공정의 에칭에 의해 형성된 절연층의 2개소 이상의 개구를 각각 덮도록 복수의 화소전극을 형성하는 제 7공정과,
    를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
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