KR101182570B1 - 쇼트 불량 리페어 방법 및 그를 이용한 액정 표시 장치의제조 방법 - Google Patents

쇼트 불량 리페어 방법 및 그를 이용한 액정 표시 장치의제조 방법 Download PDF

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Abstract

본 발명은 쇼트 불량을 리페어할 수 있는 쇼트 불량 리페이어 방법과, 그를 이용한 액정 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 쇼트 불량 리페어 방법은 기판 위에 제1 불투명 도전 패턴을 형성하는 단계와; 잔사 패턴에 의해 제1 불투명 도전 패턴이 쇼트된 경우 배면 노광으로 상기 제1 불투명 도전 패턴 위에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 통해 노출된 상기 잔사 패턴을 제거하는 단계를 포함한다.

Description

쇼트 불량 리페어 방법 및 그를 이용한 액정 표시 장치의 제조 방법{METHOD OF REPAIRING SHORT DEFECT AND METHOD OF FABRICATING LIQUID CRYSTAL DISPLAY}
도 1은 종래의 액정 패널 구조를 개략적으로 도시한 사시도.
도 2a 내지 도 2c는 본 발명의 제1 실시 예에 따른 액정 표시 장치의 게이트 라인과 공통 라인의 쇼트 불량 리페어 방법을 단계적으도 도시한 단면도들.
도 3a 내지 도 3c는 상기 게이트 라인과 공통 라인의 쇼트 불량 리페어 방법을 단계적으도 도시한 평면도들.
도 4a 내지 도 4d는 본 발명의 제2 실시 예에 따른 액정 표시 장치의 게이트 라인과 공통 라인의 쇼트 불량 리페어 방법을 단계적으도 도시한 단면도들.
도 5a 내지 도 5d는 상기 게이트 라인과 공통 라인의 쇼트 불량 리페어 방법을 단계적으도 도시한 평면도들.
도 6은 본 발명의 제2 실시 예에 따른 쇼트 불량 리페어 방법이 적용된 수평 전계 액정 표시 장치의 박막 트랜지스터 기판을 예를 들어 도시한 평면도.
도 7은 도 6에 도시된 박막 트랜지스터 기판을 Ⅰ- Ⅰ'선을 따라 절단하여 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2 : 상부 유리 기판 4 : 블랙 매트릭스
6 : 칼라 필터 8 : 공통 전극
10 : 칼라 필터 기판 12 : 하부 유리 기판
14, 50, 102 : 게이트 라인 16, 104 : 데이터 라인
18, TFT : 박막 트랜지스터 20 : 박막 트랜지스터 기판
22, 118 : 화소 전극 24 : 액정
40, 150 : 기판 54, 108 : 게이트 전극
52, 120 : 공통 라인 56 : 잔사 패턴
58, 60, 70 : 포토레지스트 패턴 68 : 포토레지스트
110 : 소스 전극 112 : 드레인 전극
114 : 활성층 115 : 반도체 패턴
116 : 오믹 접촉층 122 : 공통 전극
126 : 컨택홀 154 : 게이트 절연막
156 : 보호막
본 발명은 액정 표시 장치에 관한 것으로, 쇼트 불량을 단순한 공정으로 리페어할 수 있는 쇼트 불량 리페어 방법 및 그를 이용한 액정 표시 장치의 제조 방 법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 그 액정 패널을 구동하는 구동 회로를 구비한다.
도 1을 참조하면, 종래의 액정 패널은 액정(24)을 사이에 두고 접합된 칼라 필터 기판(10)과 박막 트랜지스터 기판(20)으로 구성된다.
칼라 필터 기판(10)은 상부 유리 기판(2) 상에 순차적으로 형성된 블랙 매트릭스(4)와 칼라 필터(6) 및 공통 전극(8)을 구비한다. 블랙 매트릭스(4)는 상부 유리 기판(2)에 매트릭스 형태로 형성된다. 이러한 블랙 매트릭스(4)는 상부 유리 기판(2)의 영역을 칼라 필터(6)가 형성되어질 다수의 셀영역들로 나누고, 인접한 셀들간의 광 간섭 및 외부광 반사를 방지한다. 칼라 필터(6)는 블랙 매트릭스(4)에 의해 구분된 셀영역에 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색 광을 각각 투과시킨다. 공통 전극(8)은 칼라 필터(6) 위에 전면 도포된 투명 도전층으로 액정(24) 구동시 기준이 되는 공통 전압(Vcom)을 공급한다. 그리고, 칼라 필터(6)의 평탄화를 위하여 칼라 필터(6)와 공통 전극(8) 사이에는 오버코트층(Overcoat Layer)(미도시)이 추가로 형성되기도 한다.
박막 트랜지스터 기판(20)은 하부 유리 기판(12)에서 게이트 라인(14)과 데이터 라인(16)의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터(18)와 화소 전극(22)을 구비한다. 박막 트랜지스터(18)는 게이트 라인(12)으로부터의 게이트 신 호에 응답하여 데이터 라인(16)으로부터의 데이터 신호를 화소 전극(22)으로 공급한다. 투명 도전층으로 형성된 화소 전극(22)은 박막 트랜지스터(18)로부터의 데이터 신호를 공급하여 액정(24)이 구동되게 한다.
유전 이방성을 갖는 액정(24)은 화소 전극(22)의 데이터 신호와 공통 전극(8)의 공통 전압(Vcom)에 의해 형성된 전계에 따라 회전하여 광 투과율을 조절함으로써 계조가 구현되게 한다.
그리고, 액정 패널은 액정(24)의 초기 배향을 위한 배향막과, 컬러 필터 기판(10)과 박막 트랜지스터 기판(20)과의 셀갭을 일정하게 유지하기 위한 스페이서(미도시)를 추가로 구비한다.
이러한 액정 패널의 칼라 필터 기판(10) 및 박막 트랜지스터 기판(20)은 다수의 마스크 공정을 통해 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 스트립 공정, 검사 공정 등과 같은 다수의 공정을 포함한다.
각 마스크 공정에서는 이물질로 인한 패턴 불량이 발생할 수 있다. 예를 들면, 기판 상에 인접한 게이트 라인과 공통 라인을 함께 형성하는 마스크 공정에서 이물질로 인한 불량 패턴이 잔존하여 게이트 라인 및 공통 라인을 쇼트시키는 불량이 발생할 수 있게 된다.
따라서, 본 발명의 목적은 쇼트 불량을 리페어할 수 있는 쇼트 불량 리페 이어 방법과, 그를 이용한 액정 표시 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 쇼트 불량 리페어 방법은 기판 위에 제1 불투명 도전 패턴을 형성하는 단계와; 잔사 패턴에 의해 제1 불투명 도전 패턴이 쇼트된 경우 배면 노광으로 상기 제1 불투명 도전 패턴 위에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 통해 노출된 상기 잔사 패턴을 제거하는 단계를 포함한다.
그리고, 본 발명의 액정 표시 장치의 제조 방법은 기판 상에 게이트 라인 및 공통 라인을 형성하는 단계와; 잔사 패턴에 의해 상기 게이트 라인 및 공통 라인이 쇼트된 경우 배면 노광으로 상기 게이트 라인 및 공통 라인 위에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 통해 노출된 상기 잔사 패턴을 제거하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 2a 내지 도 7를 참조하여 상세하게 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 제1 실시 예에 따른 쇼트 불량 리페어 방법을 단계적으로 도시한 단면도들이고, 도 3a 내지도 도 3c는 그 쇼트 불량 리페어 방법을 단계적으로 도시한 평면도들이다.
도 2a 및 도 3a를 참조하면, 제1 마스크 공정을 통해 기판 상에 게이트 라인(50), 공통 라인(52), 게이트 라인(50)과 접속된 게이트 전극(54)을 포함하는 도전 패턴군이 형성된다. 이러한 게이트 금속 패턴군은 기판 상에 게이트 금속층을 증착하고 제1 마스크를 이용한 포토리소그래피 공정으로 형성된 제1 포토레지스트 패턴(58)을 이용하여 게이트 금속층을 식각함으로써 형성된다. 이때, 도 2a와 같이 포토레지스트 패턴(58) 사이에 파티클과 등과 같은 이물질(62)이 존재한 경우 그 아래의 게이트 금속층이 식각되지 못하여 잔사 패턴(56) 형태로 잔류하게 된다. 이러한 잔사 패턴(56)으로 인하여 도 3a와 같이 인접한 게이트 라인(50)과 공통 라인(52)이 쇼트되는 불량 부분(A)이 발생할 수 있게 된다.
도 2b 및 도 3b를 참조하면, 별도의 마스크 공정을 통해 잔사 패턴(56)을 제거함으로써, 도 2c 및 도 3c에 도시된 바와 같이 게이트 라인(50)과 공통 라인(52) 사이의 쇼트 불량을 리페어할 수 있게 된다.
구체적으로, 게이트 금속 패턴과 함께 잔사 패턴(56)이 잔류하는 기판 상에 제2 마스크를 이용한 포토리소그래피 공정으로 제2 포토레지스트 패턴(60)을 잔사 패턴(56)만 노출되게 한다. 그리고, 제2 포토레지스트 패턴(60)을 이용한 식각 공정으로 잔사 패턴(56)을 제거하게 된다. 이때, 제2 포토레지스트 패턴(60)은 도 3b와 같이 게이트 금속 패턴을 포획하도록 형성되어 식각 공정으로부터 게이트 금속 패턴을 손상되지 않게 보호하게 된다. 이러한 별도의 마스크 공정으로 잔사 패턴(56)을 식각해냄으로써 도 2c 및 도 3c에 도시된 B부분과 같이 게이트 라인(50)과 공통 라인(52)의 쇼트 불량을 리페어할 수 있게 된다. 그리고, 제2 포토레지스 트 패턴(60)이 스트립 공정으로 제거된다.
이와 같이, 본 발명의 제1 실시 예에 따른 쇼트 불량 리페어 방법은 별도의 마스크 공정을 통해 잔사 패턴(56)을 제거함으로써 게이트 라인(50) 및 공통 라인(52) 사이의 쇼트 불량을 리페어할 수 있지만, 별도의 마스크 공정이 추가되어 제조 원가가 상승되고 생산성이 저하되는 단점이 있다.
이러한 단점을 해결하기 위하여, 본 발명의 제2 실시 예에 따른 쇼트 불량 리페어 방법은 별도의 마스크 공정없이 잔사 패턴을 제거하게 된다.
도 4a 내지 도 4d는 본 발명의 제2 실시 예에 따른 쇼트 불량 리페어 방법을 단계적으로 도시한 단면도들이고, 도 5a 내지도 도 5c는 그 쇼트 불량 리페어 방법을 단계적으로 도시한 평면도들이다.
도 4a 및 도 5a를 참조하면, 제1 마스크 공정을 통해 기판 상에 게이트 라인(50), 공통 라인(52), 게이트 라인(50)과 접속된 게이트 전극(54)을 포함하는 도전 패턴군이 형성된다. 이러한 게이트 금속 패턴군은 기판 상에 게이트 금속층을 증착하고 제1 마스크를 이용한 포토리소그래피 공정으로 형성된 제1 포토레지스트 패턴(58)을 이용하여 게이트 금속층을 식각함으로써 형성된다. 이때, 도 4a와 같이 포토레지스트 패턴(58) 사이에 파티클과 등과 같은 이물질(62)이 존재한 경우 그 아래의 게이트 금속층이 식각되지 못하여 잔사 패턴(56) 형태로 잔류하게 된다. 이러한 잔사 패턴(56)으로 인하여 도 3a와 같이 인접한 게이트 라인(50)과 공통 라인(52)이 쇼트되는 불량 부분(A)이 발생할 수 있게 된다.
도 5b 및 도 5c를 참조하면, 배면 노광으로 게이트 금속 패턴 위에 포토레지 스트 패턴(70)을 형성하고 식각함으로써 잔사 패턴(56)을 제거하게 된다.
구체적으로, 도 5b와 같이 게이트 금속 패턴과 함께 잔사 패턴(56)이 잔류하는 기판 상에 포토레지스트(68)를 코팅한다. 그 다음, 배면 노광으로 포토레지스트(68)를 노광하고 현상함으로써 게이트 금속 패턴을 따라 중첩된 제2 포토레지스트 패턴(70)이 형성된다. 이는 배면 노광시 게이트 금속 패턴이 마스크 역할을 하여 배면으로부터의 자외선을 차단하기 때문이다. 이때, 이물질로 인한 대부분의 잔사 패턴(56)은 노광 장비의 노광 해상도(약 4㎛ 수준) 이하의 선폭을 갖을 정도로 미세하여 마스크 역할을 할 수 없으므로 잔사 패턴(56) 위에는 제2 포토레지스트 패턴(70)이 형성되지 않게 된다.
이에 따라, 제2 포토레지스트 패턴(70)을 이용한 식각 공정으로 잔사 패턴(56)을 제거함으로써 도 5d 및 도 6c에 도시된 B부분과 같이 게이트 라인(50)과 공통 라인(52)의 쇼트 불량을 리페어할 수 있게 된다. 그리고, 제2 포토레지스트 패턴(70)은 스트립 공정으로 제거된다.
이와 같이, 본 발명의 제2 실시 예에 따른 쇼트 불량 리페어 방법은 별도의 마스크가 필요없는 배면 노광으로 포토레지스트 패턴을 형성한 다음 잔사 패턴(56)을 제거하여 게이트 라인(50) 및 공통 라인(52) 사이의 쇼트 불량을 리페어할 수 있게 된다. 따라서, 쇼트 불량 리페어 방법이 단순화되어 생산성을 향상시킬 수 있을 뿐만 아니라, 얼라인이 필요없는 저가의 배면 노광 장비를 이용하므로 제조 원가를 저감할 수 있게 된다.
이러한 본 발명의 제2 실시 예에 따른 쇼트 불량 리페어 방법은 액정 표시 장치의 제조 방법에 적용될 수 있다. 이하, 도 6 및 도 7에 도시된 수평 전계 액정 표시 장치를 예로 들어 본 발명에 따른 액정 표시 장치의 제조 방법을 살펴보기로 한다.
도 6은 본 발명의 실시 예에 따른 수평 전계 액정 표시 장치의 박막 트랜지스터 기판을 도시한 평면도이고, 도 7은 도 6에 도시된 박막 트랜지스터 기판을 Ⅰ- Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 6 및 도 7에 도시된 박막 트랜지스터 기판은 하부 기판(150) 위에 게이트 절연막(152)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 게이트 라인(102) 및 데이터 라인(104)과 화소 전극(118)에 접속된 박막 트랜지스터(TFT), 화소 영역에서 수평 전계를 형성하기 위한 화소 전극(118) 및 공통 전극(122), 공통 전극(122)과 접속된 공통 라인(120)과, 화소 전극(118)과 접속된 스토리지 캐패시터(Cst)를 구비한다.
게이트 라인(102)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 데이터 라인(104)은 데이터 드라이버(미도시)로부터의 비디오 신호를 공급한다. 이러한 게이트 라인(102) 및 데이터 라인(104)은 게이트 절연막(154)을 사이에 두고 교차하여 각 화소 영역을 정의한다.
박막 트랜지스터(TFT)는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104) 상의 비디오 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(102)과 접속된 게이트 전극(108), 데이터 라인(104)과 접속된 소스 전극(110), 소스 전극(110)과 마주하며 화소 전극 (118)과 접속된 드레인 전극(112), 게이트 절연막(154)을 사이에 두고 게이트 전극(108)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114), 활성층(114)과 소스 및 드레인 전극(110, 112)과의 오믹 접촉을 위한 오믹 컨택층(116)을 구비한다. 활성층(114) 및 오믹 컨택층(116)을 포함하는 반도체 패턴(115)은 데이터 라인(104)과도 중첩된다.
공통 라인(120)은 공통 전극(122)을 통해 액정 구동을 위한 기준 전압, 즉 공통 전압을 각 화소에 공급한다. 공통 전극(122)의 핑거부는 공통 라인(120)으로부터 화소 영역 내로 돌출되어 화소 전극(118)의 핑거부와 나란하게 형성되고, 수평부는 핑거부와 공통 접속된다. 예를 들면, 공통전극(122) 및 화소전극(118)은 도6에 도시된 바와 같이 데이터 라인(104)과 함께 지그재그 형상으로 형성된다.
또한, 공통전극(122) 및 화소전극(118)은 데이터 라인(104)과 함께 직선형으로 형성될 수 있으며, 이외에도 다양한 형상으로 형성될 수 있다.
또한, 상기 공통전극(122) 및 화소전극(118)은 지그재그(zig-zag) 형상으로 형성하고 상기 데이터 라인(104)은 직선형(stripe)으로 형성될 수도 있다.
화소 전극(118)은 공통 전극(122)의 핑거부와 나란한 핑거부와, 핑거부와 공통 접속되고 드레인 전극(112)과 중첩된 제1 수평부와, 공통 전극(122)의 수평부와 중첩된 제2 수평부를 구비한다. 화소 전극(118)의 제1 수평부는 보호막(156)을 관통하는 컨택홀(126)을 통해 드레인 전극(112)과 접속된다. 화소 전극(118)에 박막 트랜지스터(TFT)를 통해 비디오 신호가 공급되면, 화소 전극(118)의 핑거부와 공통 전압이 공급된 공통 전극(122)의 핑거부 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(Cst)는 게이트 절연막(154) 및 반도체 패턴(115)을 사이에 두고 공통 라인(120)과 드레인 전극(112)이 중첩되어 형성된다. 이러한 스토리지 캐패시터(Cst)는 화소 전극(118)에 충전된 비디오 신호가 다음 신호가 충전될 때까지 안정적으로 유지되게 한다.
이러한 구성을 갖는 박막 트랜지스터 기판의 제조 방법은 다음과 같다.
게이트 라인(102), 게이트 전극(122), 공통 라인(120), 공통 전극(122)을 포함하는 제1 도전 패턴군은 기판(150) 위에 제1 도전층을 형성한 다음 패터닝함으로써 형성된다. 이때, 인접한 게이트 라인(102)과 공통 라인(120)이 노광 해상도 수준의 미세한 잔사 패턴으로 인하여 쇼트된 경우 도 5a 내지 도 6c에서 전술한 바와 같이 배면 노광으로 포토레지스트 패턴을 형성하여 잔사 패턴만 식각해낼 수 있게 된다.
그리고, 게이트 절연막(154)과 반도체층 및 제2 도전층을 적층한 다음 반도체층과 제2 도전층을 패터닝함으로써 활성층(114) 및 오믹 컨택층(116)을 포함하는 반도체 패턴(115)과, 반도체 패턴(115) 위에 중첩된 데이터 라인(104)과 소스 전극(110) 및 드레인 전극(112)을 포함하는 제2 도전 패턴군이 형성된다. 여기서, 반도체 패턴(115)과 제2 도전 패턴군은 별도의 마스크 공정을 통해 형성되기도 한다.
이어서, 보호막(156)을 형성하고 패터닝함으로써 컨택홀(126)이 형성된다.
그리고, 보호막(156) 위에 투명 도전층을 형성하고 패터닝함으로써 화소 전극(118)이 형성된다.
한편, 공통전극(122)은 화소전극(118)과 함께 보호막(156)위에 투명도전층으로 형성되기도 한다. 이 경우, 공통전극(122)은 보호막(156) 및 게이트 절연막(154)을 관통하는 컨택홀을 통해 상기 공통라인(120)과 접속된다.
상술한 바와 같이, 본 발명에 따른 쇼트 불량 리페어 방법과 그를 이용한 액정 표시 장치의 제조 방법은 배면 노광으로 포토레지스트 패턴을 형성하여 노출된 잔사 패턴을 제거함으로써 쇼트 불량을 리페어할 수 있게 된다. 이에 따라, 별도의 마스크가 필요없으므로 공정이 단순화되어 생산성을 향상시키고, 저가의 배면 노광 장비를 이용하므로 제조 원가를 저감할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (6)

  1. 기판 위에 제1 불투명 도전 패턴을 형성하는 단계와;
    잔사 패턴에 의해 제1 불투명 도전 패턴이 쇼트된 경우 상기 제1 불투명 도전 패턴이 형성된 기판 상에 포토 레지스트를 형성하는 단계와;
    상기 제1 불투명 도전 패턴을 마스크로 이용한 배면 노광으로 상기 제1 불투명 도전 패턴 위에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 통해 노출된 상기 잔사 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 쇼트 불량 리페어 방법.
  2. 제 1 항에 있어서,
    상기 잔사 패턴은 0을 초과하고, 배면 노광의 해상도 이하의 선폭을 갖는 미세 패턴인 것을 특징으로 하는 쇼트 불량 리페어 방법.
  3. 기판 상에 게이트 라인 및 공통 라인을 형성하는 단계와;
    잔사 패턴에 의해 상기 게이트 라인 및 공통 라인이 쇼트된 경우 상기 게이트 라인 및 데이터 라인이 형성된 기판 상에 포토 레지스트를 형성하는 단계와;
    상기 게이트 라인 및 공통 라인을 마스크로 이용한 배면 노광으로 상기 게이트 라인 및 공통 라인 위에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 통해 노출된 상기 잔사 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 잔사 패턴은 0을 초과하고 배면 노광의 해상도 이하의 선폭을 갖는 미세 패턴인 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  5. 삭제
  6. 제 3 항에 있어서,
    상기 잔사 패턴은 0초과 4㎛ 이하의 선폭을 갖는 미세 패턴인 것을 특징으로 하는 액정 표시 장치의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11225563B2 (en) 2017-02-16 2022-01-18 Azotek Co., Ltd. Circuit board structure and composite for forming insulating substrates
US10743423B2 (en) * 2017-09-15 2020-08-11 Azotek Co., Ltd. Manufacturing method of composite substrate
CN108227324B (zh) * 2018-01-15 2020-12-04 深圳市华星光电技术有限公司 用于断线修补的测试键和测试方法以及断线修补方法
US11300881B2 (en) 2018-10-23 2022-04-12 International Business Machines Corporation Line break repairing layer for extreme ultraviolet patterning stacks
WO2024150419A1 (ja) * 2023-01-13 2024-07-18 シャープディスプレイテクノロジー株式会社 表示装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162933A (en) 1990-05-16 1992-11-10 Nippon Telegraph And Telephone Corporation Active matrix structure for liquid crystal display elements wherein each of the gate/data lines includes at least a molybdenum-base alloy layer containing 0.5 to 10 wt. % of chromium
KR940004322B1 (ko) 1991-09-05 1994-05-19 삼성전자 주식회사 액정표시장치 및 그 제조방법
US5317433A (en) 1991-12-02 1994-05-31 Canon Kabushiki Kaisha Image display device with a transistor on one side of insulating layer and liquid crystal on the other side
DE4339721C1 (de) 1993-11-22 1995-02-02 Lueder Ernst Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren
TW321731B (ko) 1994-07-27 1997-12-01 Hitachi Ltd
US5963279A (en) * 1995-02-23 1999-10-05 Citizen Watch Co., Ltd. Liquid crystal display device containing openings in a protective layer to compensate for defect and method of producing the same
JP3866783B2 (ja) 1995-07-25 2007-01-10 株式会社 日立ディスプレイズ 液晶表示装置
KR0156202B1 (ko) 1995-08-22 1998-11-16 구자홍 액정표시장치 및 그 제조방법
JPH09113931A (ja) 1995-10-16 1997-05-02 Sharp Corp 液晶表示装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4282219B2 (ja) * 2000-11-28 2009-06-17 三洋電機株式会社 画素暗点化方法

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