KR100539833B1 - 액정표시장치용 어레이 기판 및 그 제조방법 - Google Patents

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KR100539833B1
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Abstract

본 발명에 의한 액정표시장치용 어레이 기판은, 가로방향으로 형성된 다수의 게이트 라인과, 상기 게이트 라인과 수직으로 교차되도록 세로방향으로 형성된 다수의 데이터 라인과, 상기 게이트 라인과 데이터 라인이 중첩되는 영역 사이 및 이로부터 상기 게이트 라인 상부로 소정 부분 돌출되어 형성된 반도체층과, 상기 데이터 라인에서 소정 간격 이격되어 상기 반도체층과 일부 중첩되게 형성된 드레인전극과, 상기 드레인전극의 양 끝단과 각각 전기적으로 연결된 한 쌍의 화소전극이 포함되는 것을 특징으로 한다.
이와 같은 본 발명에 의하면, 스티치 및/ 또는 오버레이 불량으로 각각의 화소영역의 박막트랜지시터 영역에 형성되는 기생용량의 차이를 제거하여 액정표시장치의 얼룩 관련 화질 불량을 최소화하며, 또한 대면적의 액정표시장치를 생산함에 있어 새로운 공정 추가 없이 상기 스티치 및/ 또는 오버레이 불량을 극복할 수 있는 장점이 있다.

Description

액정표시장치용 어레이 기판 및 그 제조방법{array circuit board of LCD and fabrication method of thereof}
본 발명은 액정표시장치에 관한 것으로, 특히 박막트랜지스터 영역을 단위 픽셀의 가운데 측부에 배치하고, 소스전극 및 게이트전극을 각각 데이터 라인 및 게이트 라인으로 대체하는 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것이다.
일반적으로 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
이에 따라, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 편광된 빛이 임의로 변조되어 화상정보를 표현할 수 있다. 이러한 상기 액정은 전기적인 특성 분류에 따라 유전율 이방성이 양(+)인 포지티브 액정과 음(-)인 네거티브 액정으로 구분될 수 있으며, 유전율 이방성이 양인 액정분자는 전기장이 인가되는 방향으로 액정분자의 장축이 평행하게 배열하고, 유전율 이방성이 음인 액정분자는 전기장이 인가되는 방향과 액정분자의 장축이 수직하게 배열한다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 액티브 매트릭스형 액정표시장치(Active Matrix LCD)가 해상도 및 동영상 구현능력이 우수하여 일반적으로 사용되고 있다.
상기 액정표시장치를 구성하는 기본적인 부품인 액정패널의 구조를 살펴보면 다음과 같다.
도 1은 일반적인 액정표시장치의 일부를 나타내는 분해 사시도이다.
도 1을 참조하면, 일반적인 컬러 액정표시장치는 블랙매트릭스(6)와 서브컬러필터(R, G, B)(8)를 포함한 컬러필터(7)와, 컬러필터 상에 투명한 공통전극(18)이 형성된 상부기판(5)과, 화소영역(P)과 상기 화소영역 상에 형성된 화소전극(17)과 스위칭소자(T)를 포함한 어레이배선이 형성된 하부기판(22)으로 구성되며, 상기 상부기판(5)과 하부기판(22) 사이에는 앞서 설명한 액정(14)이 충진되어 있다.
상기 하부기판(22)은 어레이 기판이라고도 하며, 스위칭 소자인 박막트랜지스터(T)가 매트릭스 형태로 위치하고, 이러한 다수의 박막트랜지스터를 교차하여 지나가는 게이트 라인(13)과 데이터 라인(15)이 형성된다.
또한, 상기 화소영역(P)은 상기 게이트 라인(13)과 데이터 라인(15)이 교차하여 정의되는 영역이다. 상기 화소영역(P) 상에 형성되는 화소전극(17)은 인듐-틴-옥사이드(ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명전도성 금속을 사용한다.
상기와 같이 구성되는 액정표시장치(11)는 상기 화소전극(17) 상에 위치한 액정층(14)이 상기 박막트랜지스터로부터 인가된 신호에 의해 배향되고, 상기 액정층의 배향정도에 따라 상기 액정층을 투과하는 빛의 양을 조절하는 방식으로 화상을 표현할 수 있다.
또한, 상기와 같이 구성되는 액정표시장치용 어레이 기판(22)은 증착 공정, 포토리소그래피(photolithography : 이하 '포토') 공정 및 식각 공정 등에 의해 형성된다.
여기서, 상기 포토 공정은 포토레지스트(photo resist : 이하 'PR')가 빛을 받으면 화학반응을 일으켜서 성질이 변화하는 원리를 이용하여, 얻고자 하는 패턴(pattern)의 마스크(mask)를 사용하여 빛을 선택적으로 PR에 조사함으로써 마스크의 패턴과 동일한 패턴을 형성시키는 공정을 말하며, 이러한 포토 공정은 일반 사진의 필름(film)에 해당하는 포토레지스트를 도포하는 PR 도포 공정, 마스크를 이용하여 선택적으로 빛을 조사하는 노광 공정, 다음에 현상액을 이용하여 빛을 받은 부분의 PR을 제거하여 패턴을 형성시키는 현상 공정으로 구성된다.
도 2는 종래의 액정표시장치용 어레이기판의 일부 화소를 개략적으로 도시한 확대 평면도이다.
도 2를 참조하면, 게이트 라인(13)과 데이터 라인(15)이 교차하여 화소영역(P)을 정의하며 형성되고, 상기 게이트 라인(13)과 데이터 라인(15)의 교차지점에는 게이트전극(31)과 소스전극(33) 및 드레인전극(35)으로 구성된 박막트랜지스터(T)가 구성된다.
상기 소스전극(33)과 드레인전극(35)은 상기 게이트전극(31) 상부에서 소정간격 이격되어 구성되며, 이격된 사이로 액티브 채널(반도체 층)(37a)이 노출된다.
이와 같은 상기 박막트랜지스터의 게이트전극(31)에 소정이 스캐닝 펄스가 인가되면 이에 따라 게이트전극(31)의 전압이 높아지게 되고, 상기 박막트랜지스터는 온(on)상태로 된다. 이 때, 액정구동전압이 상기 데이터 라인(15)으로부터 박막트랜지스터(T)의 드레인, 소스간을 경유하여 액정에 인가되며, 액정용량과 보지용량을 합친 화소용량이 충전된다. 이 동작을 반복함으로써, 프레임 시간마다 반복하여 영상신호에 대응시킨 전압이 패널 전면의 화소용량에 인가된다. 결국 상기 박막트랜지스터에 의해 임의의 화소(pixel)가 스위칭 되면, 스위칭된 임의의 화소는 하부 광원의 빛을 투과할 수 있게 되는 것이다.
도 3a 내지 도 3d는 도 2의 A-A'를 따라 절단하여 공정순서에 따라 도시한 공정 평면도와 이에 따른 공정 단면도이다.
단, 도 3은 4마스크 공정으로 형성되는 어레이 기판을 도시하고 있으나, 이는 5마스크 공정으로도 제조될 수 있다.
먼저 도 3a는 제 1마스크 공정으로, 구리(cu) 등의 금속을 증착하고 패턴하여 게이트 라인(13)과 게이트전극(31)을 형성한다.
다음으로 상기 게이트 라인(13) 등이 형성된 기판(22) 상에 게이트 절연막(32)과, 비정질 반도체층(실리콘층)(37')과 불순물이 함유된 비정질 반도체층(실리콘층)(36')과 도전성 금속층(33')을 증착한다.
도 3b는 제 2마스크 공정으로 상기 도전성 금속층을 패턴하여 상기 게이트 라인(13)과 교차하여 화소영역을 정의하는 데이터 라인(15)과, 상기 데이터 라인에서 수직하게 소정면적으로 돌출 형성된 소스전극(33)과, 이와 소정 간격 이격된 드레인 전극(35)을 형성한다.
다음으로, 상기 패턴된 금속층을 식각방지막으로 하여 노출된 불순물 비정질 실리콘층(36')을 식각하여, 상기 소스전극(33)과 드레인전극(35) 상에 상기 비정질 실리콘층(37')이 노출되도록 한다.
도 3c는 제 3마스크 공정으로, 상기 데이터 라인(15) 등이 형성된 기판 상에 절연물질로 보호층(41)을 형성한 후 패턴하여, 상기 드레인전극(35) 상부에 드레인 콘택홀(43)을 형성하고, 상기 게이트전극(31)과 소스전극(33) 및 드레인전극(35)의 상부와, 상기 게이트 라인(13)과 데이터 라인(15) 상부의 보호층(41)을 제외한 화소영역 상의 보호층을 모두 제거한다. 이 때 상기 보호층을 패턴할 때 경우, 그 하부의 액티브층(37)과 게이트 절연막(32)을 동시에 패턴한다. 따라서, 식각된 보호층(41)의 패턴 하부에는 동일하게 식각된 액티브층(37)이 평면적으로 구성된다.
마지막으로 도 3d는 제 4마스크 공정으로 상기 드레인 콘택홀(43)을 통해 상기 드레인전극(35)과 접촉하는 화소전극(17)을 형성한다.
이와 같이 종래의 어레이 기판은 상기와 같은 공정에 의해 형성되는데, 일반적으로 상기 어레이 기판의 화면 사이즈는 포토 공정에서 사용되는 노광 마스크보다 크다. 이에 따라 노광 시에는 어레이 기판의 화면을 여러 쇼트(shot)로 분할하여 반복하여 노광하게 되며, 이러한 방식은 최근 들어 대면적의 액정표시장치가 양산됨에 따라 더욱 일반화되고 있는 실정이다.
그러나, 이 경우 노광 장비의 정밀도에 한계가 있어서 상기 쇼트간의 미스 얼라인(miss align)이 발생하는 스티치(stitch) 불량에 의해 액정표시장치의 화질을 떨어뜨리는 문제점이 발생되고 있다.
또한, 상기 도 3b에서 마스크 공정으로 도전성 금속층을 패턴하여 상기 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인과, 소스전극 및 이와 소정간격 이격된 드레인 전극을 형성하는 데 있어, 노광 장비 등의 정밀도 한계에 의해 마스크가 정확히 일치하지 않고 조금씩 틀어지게 되어, 상기 게이트전극 및 소스/ 드레인전극이 각각의 화소영역 마다 일정하게 오버랩되지 않는 오버레이(overlay) 불량 현상이 발생되고, 이에 따라 액정표시장치의 화질이 떨어지는 문제점이 있다.
도 4를 통해 스티치 및/또는 오버레이 불량에 의해 액정표시장치의 화질이 떨어지는 현상에 대해 좀 더 상세히 설명하도록 한다.
도 4a 내지 도 4c는 소스/ 드레인전극의 게이트전극에서의 접촉면적에 따른 스티치/ 오버레이 불량을 설명하는 도면이다.
여기서, 상기 스티치 불량은 동일한 층(layer)상에서 쇼트간 얼라인(align) 정도가 일정하지 않아 발생되는 문제이며, 상기 오버레이 불량은 동일하지 않은 층(layer) 간에 마스크(mask)의 미스 얼라인(miss align)에 의해 발생되는 문제이나, 그 결과는 동일하므로 동일한 도면(도 4b)으로 이를 설명하도록 한다.
도 4a는 스티치/ 오버레이 불량이 발생되지 않은 박막트랜지스터 영역의 평면도 및 단면도이다.
도 4a를 참조하면, 상기 게이트전극(31)과 소스전극(33), 게이트전극(31)과 드레인전극(35) 상에 중첩(overlap) 부분의 존재로 인하여 각각 Cgs, Cgd의 기생용량을 갖게 된다. 상기 기생용량은 박막트랜지스터가 턴-온(turn on)될 때, 액정전압에 만큼 변동을 주어 처음에 인가된 전압과 액정에 인가되는 전압사이에 차이가 생기게 하며, 상기 는 근사적으로 다음과 같이 표현된다.
여기서, Cgd는 기생용량이며, CLC는 액정 캐패시터이고, CST는 스토리지 캐패시터이다. 또한, 는 온/ 오프상태의 게이트 전압을 Vgh, Vgl 이라고 할 때, 이들 전압의 차를 의미한다.
이와 같이 의 발생으로 화면 구동시 깜박거림에 의해 화면이 흔들리는 현상 즉, 플리커(flicker)가 발생하게 된다. 그러나, 이 경우 액정표시장치를 구동할 때 에 의한 직류(dc) 성분을 소거하기 위해 공통전압(Vcom)을 데이터 신호전압 중심으로부터 정도 이동시킴으로써 이를 극복하게 된다.
즉, 각각의 화소에 발생되는 가 일정한 경우 상기와 같이 공통전압을 일정하게 이동시킴으로써 플리커 현상을 극복하게 되는 것이다. 도 4a에 도시된 바와 같이 다수의 화소에 있어 각각의 박막트랜지스터 영역에 대해 상기 기생용량이 일정하게 형성되는 경우 이러한 문제는 해결될 수 있는 것이다.
그러나, 스티치/ 오버레이 불량의 발생에 의해 다수의 화소에 있어 각각의 박막트랜지시터 영역에 대한 상기 기생용량이 일정치 않게 된다면 위와 같이 공통전압(Vcom)을 일정하게 이동시키는 것으로 극복될 수 없게 된다.
도 4b, 4c는 스티치/ 오버레이 불량이 발생된 박막트랜지스터 영역의 평면도 및 단면도이다.
스티치 불량 즉, 쇼트(shot)간의 미스 얼라인(miss align)이 발생하거나 또는 오버레이 불량 즉, 동일하지 않은 층(layer) 간에 마스크(mask)의 미스 얼라인이 발생하면 각각의 박막트랜지스터 영역 상의 상기 게이트전극(31)과 소스전극(33), 게이트전극(31)과 드레인전극(35) 상에 중첩(overlap) 부분이 차이가 발생되므로 각각의 화소영역에 대한 기생용량(Cgs, Cgd)이 차이가 난다.
즉, 도 4b와 같이 스티치 또는 오버레이 불량에 의해 드레인전극(35)쪽이 소스전극(33)쪽으로 미스 얼라인된 상태에서는 게이트와 드레인간 커패시터(Cgd)가 커지게 되고, 도 4c와 같이 소스전극(33)쪽이 드레인전극(35)쪽으로 미스 얼라인된 상태에서는 게이트와 드레인간 캐패시터(Cgd)가 작아지게 된다.
상기와 같이 각각의 화소영역 마다 기생용량의 차이가 발생하게 되면, 이는 에 있어 Cgd 값이 변동되는 것이므로 결국 값이 일정하지 않게 되어, 종래와 같이 공통전압(Vcom)을 일정하게 이동시키는 것으로는 플리커 현상을 극복할 수 없게 된다.
결국, 종래의 액정표시장치용 어레이기판 제조공정에 의해 생산되는 어레이 기판은 상기와 같이 스티치 및/ 또는 오버레이 불량에 따른 액정표시장치의 화면 불균형이라는 문제점을 극복하기 어려운 단점을 가지고 있는 것이다.
본 발명은 액정표시장치의 어레이 기판에 있어서, 각 화소 영역 내의 박막트랜지스터부를 단위 픽셀의 가운데 측부에 배치하고, 소스전극 및 게이트전극을 각각 데이터 라인 및 게이트 라인으로 대체하며, 드레인 전극을 상기 데이터 라인과 소정 간격 이격하여 형성함으로써 오버레이(overlay) 및 스티치(stitch) 불량에 의한 기생용량 변동이 제거되는 액정표시장치용 어레이 기판 및 그 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 액정표시장치용 어레이 기판은, 가로방향으로 형성된 다수의 게이트 라인과, 상기 게이트 라인과 수직으로 교차되도록 세로방향으로 형성된 다수의 데이터 라인과, 상기 게이트 라인과 데이터 라인이 중첩되는 영역 사이 및 이로부터 상기 게이트 라인 상부로 소정 부분 돌출되어 형성된 반도체층과, 상기 데이터 라인에서 소정 간격 이격되어 상기 반도체층과 일부 중첩되게 형성된 드레인전극과, 상기 드레인전극의 양 끝단과 각각 전기적으로 연결된 한 쌍의 화소전극이 포함되는 것을 특징으로 한다.
또한, 상기 화소전극은 좌, 우로 인접한 데이터 라인과, 상기 데이터 라인과 교차되는 게이트 라인의 상, 하 소정 영역으로 정의되는 화소영역 내에 형성되고, 상기 한 쌍의 화소전극은 상기 화소영역을 통과하는 게이트 라인으로부터 상, 하로 소정 간격 이격되어 각각 형성되며, 상기 화소영역에 대해 단일 픽셀을 구성함을 특징으로 한다.
또한, 상기 드레인전극의 양 끝단은 상기 반도체층 외부에 존재하며, 상기 데이터 라인과 상기 드레인전극 사이의 반도체층은 상기 데이터 라인에서 드레인전극으로 신호가 전달되도록 하는 채널임을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명의 다른 실시예에 의한 액정표시장치용 어레이 기판은, 가로방향으로 형성된 다수의 게이트 라인과, 상기 게이트 라인과 수직으로 교차되도록 세로방향으로 형성된 다수의 데이터 라인과, 상기 게이트 라인과 데이터 라인이 중첩되는 영역 사이 및 이로부터 상기 게이트 라인 상부로 소정 부분 돌출되어 형성된 반도체층과, 상기 데이터 라인에서 소정 간격 이격되어 상기 반도체층과 일부 중첩되게 형성된 드레인전극과, 상기 드레인전극의 양 끝단과 전기적으로 연결되고, 화소영역 내의 상기 게이트 라인 상부와 소정 부분 중첩되어 형성된 화소전극이 포함되는 것을 특징으로 한다.
또한, 상기 화소영역은 좌, 우로 인접한 데이터 라인과, 상기 데이터 라인과 교차되는 게이트 라인의 상, 하 소정 영역에 의해 정의되는 영역이며, 상기 화소전극은 상기 화소영역을 통과하는 상기 게이트 라인과는 중첩되고, 상기 화소영역 내의 반도체층과는 중첩되지 않도록 형성되는 것을 특징으로 한다.
또한, 상기 화소영역 내에 소정 부분 중첩되는 게이트 라인 및 화소전극은 각각 스토리지 캐패시터의 제 1, 2전극이 됨을 특징으로 하며, 상기 드레인전극의 양 끝단은 상기 반도체층 영역의 외부에 존재하는 것을 특징으로 한다.
또한, 상기 데이터 라인과 상기 드레인전극 사이의 반도체층은 상기 데이터 라인에서 드레인전극으로 신호가 전달되도록 하는 채널임을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 의한 액정표시장치용 어레이 기판 제조방법은, 기판 상에 게이트 라인이 형성되는 단계와, 상기 게이트 라인이 형성된 기판 상에 게이트 절연막, 반도체층이 순차적으로 형성되는 단계와, 상기 반도체층 상에 데이터 라인 및 드레인전극이 형성되는 단계와, 상기 데이터 라인 및 드레인전극이 형성된 기판 전면에 보호층이 형성되고, 상기 드레인전극 양 끝단의 상부에 형성된 보호층에 콘택홀이 형성되는 단계와, 상기 콘택홀에 의해 상기 드레인전극과 각각 전기적으로 연결되는 한 쌍의 화소전극이 형성되는 단계가 포함되는 것을 특징으로 한다.
또한, 상기 반도체층은 상기 게이트 라인과 데이터 라인이 중첩되는 영역의 사이 및 이로부터 상기 게이트 라인 상부로 소정 부분 돌출되도록 패터닝되어 형성되는 것을 특징으로 한다.
또한, 상기 화소전극은 좌, 우로 인접한 데이터 라인과, 상기 데이터 라인과 교차되는 게이트 라인의 상, 하 소정 영역으로 정의되는 화소영역 내에 형성되고, 상기 한 쌍의 화소전극은 상기 화소영역을 통과하는 게이트 라인으로부터 상, 하로 소정 간격 이격되어 각각 형성되는 것을 특징으로 한다.
또한, 상기 드레인전극의 양 끝단은 상기 반도체층 외부에 존재하도록 형성되는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명의 다른 실시예에 의한 액정표시장치용 어레이 기판 제조방법은, 기판 상에 게이트 라인이 형성되는 단계와, 상기 게이트 라인이 형성된 기판 상에 게이트 절연막, 반도체층이 순차적으로 형성되는 단계와, 상기 반도체층 상에 데이터 라인 및 드레인전극이 형성되는 단계와, 상기 데이터 라인 및 드레인전극이 형성된 기판 전면에 보호층이 형성되고, 상기 드레인전극 양 끝단의 상부에 형성된 보호층에 콘택홀이 형성되는 단계와, 상기 콘택홀에 의해 드레인전극의 양 끝단과 전기적으로 연결되고, 화소영역 내의 상기 게이트 라인 상부와 소정 부분 중첩되도록 화소전극이 형성되는 단계가 포함되는 것을 특징으로 한다.
또한, 상기 반도체층은 상기 게이트 라인과 데이터 라인이 중첩되는 영역의 사이 및 이로부터 상기 게이트 라인 상부로 소정 부분 돌출되도록 패터닝되어 형성되는 것을 특징으로 한다.
또한, 상기 화소영역은 좌, 우로 인접한 데이터 라인과, 상기 데이터 라인과 교차되는 게이트 라인의 상, 하 소정 영역에 의해 정의되는 영역이며, 상기 화소전극은 상기 화소영역을 통과하는 상기 게이트 라인과는 중첩되고, 상기 화소영역 내의 반도체층과는 중첩되지 않도록 형성되는 것을 특징으로 한다.
또한, 상기 드레인전극의 양 끝단은 상기 반도체층 외부에 존재하도록 형성되는 것을 특징으로 한다.
이와 같은 본 발명에 의하면, 스티치 및/ 또는 오버레이 불량으로 각각의 화소영역의 박막트랜지시터 영역에 형성되는 기생용량의 차이를 제거하여 액정표시장치의 얼룩 관련 화질 불량을 최소화하며, 또한 대면적의 액정표시장치를 생산함에 있어 새로운 공정 추가 없이 상기 스티치 및/ 또는 오버레이 불량을 극복할 수 있는 장점이 있다.
이하 첨부된 도면을 참조하여 본 발명에 의한 실시예를 상세히 설명하도록 한다.
도 5는 본 발명의 일 실시예에 의한 액정표시장치용 어레이 기판의 일부 화소를 개략적으로 도시한 확대 평면도이다.
도 5를 참조하면, 본 발명에 의한 어레이 기판의 단위 화소는 좌, 우로 인접한 데이터 라인(15, 15') 및, 상기 데이터 라인(15, 15')과 교차되는 게이트 라인(13)의 상, 하 소정 영역으로 정의되는 화소영역(P) 내에 형성되고, 상기 게이트 라인(13)과 데이터 라인(15)의 교차지점에는 박막트랜지스터(T)가 구성된다.
여기서, 상기 소정 영역이라 함은 상기 게이트 라인(13)에 의해 정의되는 화소영역(P)과 상기 게이트 라인(13)의 상, 하로 인접한 게이트 라인(13')에 의해 정의되는 다른 화소영역(P') 간에 서로 겹치지 아니하도록 정의된 영역을 의미하는 것이다.
또한, 상기 박막트랜지스터(T)는 상기 교차지점에서의 게이트 라인(13) 및 데이터 라인(15)과 상기 데이터 라인(15)에서 소정 간격 이격되어 형성된 드레인전극(35)으로 구성되고, 상기 게이트 라인(13)과 데이터 라인(15)이 교차되는 영역의 사이 층에는 반도체층(37)이 형성되며, 상기 반도체층(37)은 상기 영역에서 게이트 라인 상부로 소정 부분 더 돌출되어 있다.
이 때 상기 교차지점에서의 게이트 라인(13) 및 데이터 라인(15)은 종래 기술에 의한 박막트랜지스터의 게이트전극 및 소스전극의 역할을 직접하고, 상기 데이터 라인(15)과 드레인전극(35)은 상기 게이트 라인(13) 상부에 형성된 반도체층(37) 위에서 소정간격 이격되어 있으며, 상기 데이터 라인(15)과 상기 드레인전극(35) 사이에 노출된 반도체층(37)은 상기 데이터 라인(15)에서 드레인전극(35)으로 신호가 전달되도록 하는 채널(37a)이 되는 것이다.
또한, 상기 드레인전극(35)의 양 끝단은 상기 반도체층(37) 외부에 존재하도록 형성되며, 이는 각각 한 쌍의 화소전극(17, 17')이 전기적으로 연결되어 있다.
상기 한 쌍의 화소전극(17, 17')은 앞서 설명한 화소영역(P) 내에 형성되는 것으로, 좌, 우로 인접한 데이터 라인(15, 15')의 사이 및 상기 화소영역(P)을 통과하는 게이트 라인(13)으로부터 상, 하로 소정 간격 이격되어 각각 형성되며, 이는 상기 화소영역(P)에 대해 하나의 단일 픽셀을 구성하게 된다.
좀 더 상세히 설명하면, 상기 박막트랜지스터(T)의 게이트 라인(13)에 소정의 스캐닝 펄스가 인가 되어 박막트랜지스터(T)가 온(on) 상태로 되면, 액정구동전압이 상기 데이터 라인(13)으로부터 박막트랜지스터(T)의 채널(37a)을 거쳐 드레인전극(35)을 경유하여 상기 한 쌍의 화소전극(17, 17')으로 인가되는데, 이 때 상기 한 쌍의 화소전극(17, 17')으로는 동일한 액정구동전압이 인가되며, 이는 결국 상기 한 쌍의 화소전극(17, 17')이 하나의 단일 픽셀로써 역할을 한다는 것을 의미하는 것이다.
도 6a 내지 도6e는 도 5의 B-B' 및 C-C'를 따라 절단하여 공정순서에 따라 도시한 공정 평면도와 이에 따른 공정 단면도이다.
단, 도 6은 5마스크 공정으로 형성되는 어레이 기판을 도시하고 있으나, 이는 4마스크 공정으로도 제조될 수 있다.
먼저 도 6a는 제 1마스크 공정으로, 구리(cu) 등의 금속을 증착하고 패턴하여 게이트 라인(13)을 형성한다.
다음으로 상기 게이트 라인(13)이 형성된 기판 상에 게이트 절연막(32)과, 비정질 실리콘층(37')을 증착한다.
도 6b는 제 2마스크 공정으로 상기 비정질 실리콘층(37')을 패턴하여 액티브(active) 라인 즉, 반도체층(37)을 형성한다. 이 때 상기 반도체층(37)은 상기 게이트 라인(13) 및 다음 공정에서 형성될 데이터 라인(15)의 교차부에 형성되도록 패턴되고, 상기 영역에서 게이트 라인(13) 상부로 소정 부분 더 돌출되어 형성되도록 패턴된다.
또한, 상기 반도체층(37)은 상기의 패터닝 영역 외에도 상기 데이터 라인(15)의 하부 영역에 대해서도 패터닝되어 형성될 수 있는데, 이는 상기 데이터 라인(15)이 몰리브덴(Mo) 등과 같은 금속으로 형성될 경우 접착력(adhesion)이 저하되는 문제점을 극복하기 위함이다. 따라서, 상기 데이터 라인(15)이 크롬(Cr) 등과 같이 접착력에 문제가 없는 금속으로 형성되는 경우에는 상기 반도체층(37)을 상기 데이터 라인(15)의 하부 영역에 대해서 패터닝하지 않아도 무방하다.
단, 도 6b에서는 상기 반도체층(37)이 데이터 라인의 하부 영역에 대해서도 패터닝되어 형성되어 있는 것을 도시하고 있다.
다음으로 6c는 제 3마스크 공정으로 상기 반도체층(37) 위에 도전성 금속이 형성되고 이를 패터닝하여 데이터 라인(15)과 드레인전극(35)을 형성한다. 이 때 상기 데이터 라인(15)은 상기 게이트 라인(13)과 수직으로 교차되게 형성되며, 상기 데이터 라인(15)과 소정 간격 이격되게 드레인전극(35)이 패터닝되어 형성된다.
단, 상기 게이트 라인(13)과 데이터 라인(15)이 교차되는 지점 및 상기 드레인전극(35)의 하부에는 상기 반도체층(37)이 형성되어 있으며, 상기 데이터 라인과 상기 드레인전극 사이에 노출되는 반도체층(37)은 상기 데이터 라인(15)에서 드레인전극(35)으로 신호가 전달되도록 하는 채널(37a)이 된다.
또한, 상기 드레인전극(35)을 형성함에 있어 상기 드레인전극(35)의 양 끝단은 상기 반도체층(37)과 중첩되지 않도록 반도체층(37) 외부에 위치하도록 패터닝된다.
상기 도 6b 및 도 6c에 도시된 제 2, 3마스크에 의해 형성되는 공정은 4마스크 공정에 의할 경우 하나의 마스크를 이용하여 한번에 형성될 수도 있는데, 이는 게이트 라인이 형성된 기판 상에 게이트 절연막과, 비정질 반도체층과 불순물이 함유된 비정질 반도체층과 도전성 금속층을 증착하고, 상기 도전성 금속층을 패턴하여 상기 게이트 라인과 교차하는 데이터 라인과, 상기 데이터 라인에서 소정 간격 이격된 드레인 전극을 형성한 다음, 상기 패턴된 금속층을 식각방지막으로 하여 노출된 불순물 비정질 실리콘층을 식각하여, 싱기 데이터 라인과 드레인전극 사이의 상기 비정질 실리콘층이 노출되도록 하여 채널을 형성함으로써 이루어 진다.
다음으로 도 6d는 제 4마스크 공정으로, 상기 데이터 라인(15) 및 드레인전극(35)이 형성된 기판 상에 절연물질로 보호층(41)을 형성한 후 패턴하여, 상기 드레인전극(35)의 양 끝단에 드레인 콘택홀(43)을 형성하고, 상기 게이트라인(13)과 드레인전극(35)의 상부와, 상기 게이트 라인(13)과 데이터 라인(15) 상부의 보호층(41)을 제외한 화소영역(P) 상의 보호층(41)을 모두 제거한다.
마지막으로 도 6e는 제 5마스크 공정으로 상기 드레인전극(35)의 양 끝단에 형성된 드레인 콘택홀(43)을 통해 상기 드레인전극(41)과 접촉하는 한 쌍의 화소전극(17, 17')을 형성한다.
이 때 상기 한 쌍의 화소전극(17, 17')은 화소영역(P)을 통과하는 게이트 라인(13)으로부터 상, 하로 소정 간격 이격되어 각각 형성되며, 이는 상기 화소영역(P)에 대해 하나의 단일 픽셀을 구성하게 된다. 즉, 상기 한 쌍의 화소전극(17, 17')으로는 동일한 액정구동전압이 인가되는 것이다.
도 7은 본 발명의 또 다른 실시예에 의한 액정표시장치용 어레이 기판의 일부 화소를 개략적으로 도시한 확대 평면도이다.
이는 도 5에 도시된 본 발명의 실시예와 비교할 때, 화소영역(P)에 형성되는 화소전극(19)에 있어서 도 5에 도시된 바와 같이 상기 화소영역(P)을 통과하는 게이트 라인으로부터 상, 하로 소정 간격 이격되어 각각 한 쌍으로 형성되는 것이 아니라, 격리되지 않은 하나의 화소전극(19)으로서 상기 화소영역(P)을 통과하는 게이트 라인(13)의 상부와 소정 부분 중첩되어 형성되는 점에서 그 차이가 있으며, 이로써 각 화소마다의 단위 픽셀당 스토리지 캐패시터를 구성할 수 있게 되는 것이다.
도 7를 참조하면, 본 발명의 또 다른 실시예에 의한 어레이 기판의 각 화소는 좌, 우로 인접한 데이터 라인(15, 15') 및, 상기 데이터 라인(15, 15')과 교차되는 게이트 라인(13)의 상, 하 소정 영역으로 정의되는 화소영역(P) 내에 형성되고, 상기 게이트 라인(13)과 데이터 라인(15)의 교차지점에는 박막트랜지스터(T)가 구성된다.
여기서, 상기 소정 영역은 상기 게이트 라인(13)에 의해 정의되는 화소영역(P)과 상기 게이트 라인(13)의 상, 하로 인접한 게이트 라인(13')에 의해 정의되는 다른 화소영역(P') 간에 서로 겹치지 아니하도록 정의된 영역을 의미하는 것이다.
또한, 상기 박막트랜지스터(T)는 상기 교차지점에서의 게이트 라인(13) 및 데이터 라인(15)과 상기 데이터 라인(15)에서 소정 간격 이격되어 형성된 드레인전극(35)으로 구성되고, 상기 게이트 라인(13)과 데이터 라인(15)이 교차되는 영역의 사이 층에는 반도체층(37)이 형성되며, 상기 반도체층(37)은 상기 영역에서 게이트 라인(13) 상부로 소정 부분 더 돌출되어 있다.
상기 데이터 라인(15)과 드레인전극(35)은 상기 게이트라인(13) 상부에 형성된 반도체층(37) 위에서 소정간격 이격되어 있으며, 상기 데이터 라인(15)과 상기 드레인전극(35) 사이에 노출된 반도체층(37)은 상기 데이터 라인에서 드레인전극으로 신호가 전달되도록 하는 채널(37a)이 된다.
또한, 상기 드레인전극(35)의 양 끝단은 상기 반도체층(37) 외부에 존재하도록 형성되며, 이는 화소전극(19)의 양 가장자리 부분과 전기적으로 연결되어 있다.
상기 화소전극(19)은 상기 화소영역(P)을 통과하는 상기 게이트 라인(13)과는 소정 부분 중첩되고, 상기 화소영역(P) 내의 반도체층(37)과는 중첩되지 않도록 형성되며, 이렇게 상기 화소영역(P) 내에 소정 부분 중첩되는 게이트 라인(13) 및 화소전극(19)은 각각 스토리지 캐패시터의 제 1, 2전극이 된다.
이 때, 각 단위 화소에 형성된 스토리지 캐패시터는 어레이 기판 상에 매트릭스 형태로 배열된 단위 화소영역의 크기 등을 고려하여 그 용량을 조절하는데, 본 발명의 경우에는 상기 화소영역(P) 내에서 게이트 라인(13) 및 화소전극(19)이 중첩되는 면적을 조절함으로써 상기 스토리지 캐패시터의 용량을 적당히 조절할 수 있다.
도 8a 내지 도8e는 도 7의 E-E' 및 F-F'를 따라 절단하여 공정순서에 따라 도시한 공정 평면도와 이에 따른 공정 단면도이다. 단, 도 8은 5마스크 공정으로 형성되는 어레이 기판을 도시하고 있으나, 이는 4마스크 공정으로도 제조될 수 있다.
또한, 도 8a 내지 도 8e에 도시된 도면은 도 6a 내지 도 6e에 도시된 도면과 비교하여 볼 때 격리된 한 쌍의 화소전극이 형성되는 것(도 6e)이 아니라, 격리되지 않은 하나의 화소전극(19)으로서 상기 화소영역을 통과하는 게이트 라인의 상부와 소정 부분 중첩되어 형성되는 것(도 8e)을 제외하고는 그 공정이 일치하므로 이에 대한 설명은 생략하기로 하며, 도 5 및 도 7에 도시된 본 발명에 대한 각각의 실시예는 이하 도 9를 통해 그 차이점을 보다 상세히 설명하기로 한다.
도 9a 및 도 9b는 각각 도 5의 D-D' 및 도 7의 G-G' 영역에 대한 단면도이며, 이를 참조하면 도 5 및 도 7에 도시된 본 발명의 서로 다른 실시예의 차이점을 보다 쉽게 구별할 수 있다.
먼저 도 9a는 도 5에 도시된 본 발명의 실시예에 있어 화소영역(P)을 통과하는 게이트 라인(13) 및 상기 게이트 라인(13)으로부터 상, 하로 소정 간격 이격되어 형성된 한 쌍의 화소전극(17, 17')의 단면을 도시하고 있다.
상기의 실시예의 경우 각각의 단일 화소에 대해 한 쌍의 화소전극(17, 17')이 분리 형성되어 있으며, 데이터 라인으로부터 신호를 인가받는 드레인전극의 양 끝단으로부터 각각 연결된 상기 한 쌍의 화소전극(17, 17')이 동일한 신호를 인가받게 되므로 결국 상기 한 쌍의 화소전극(17, 17')은 하나의 단일 픽셀을 구성하게 되는 것이다.
이에 따라 상기 드레인 전극의 양 끝단 중 어느 한 쪽이 개방(open)되어도 동일한 신호를 인가받는 다른 한 쪽이 연결되어 있으므로 점 불량을 극복할 수 있다.
다음으로 도 9b는 도 7에 도시된 본 발명의 다른 실시예에 있어 화소영역(P)을 통과하는 게이트 라인(13)의 소정 부분과 중첩되고, 상기 화소영역(P) 내의 반도체층과는 중첩되지 않도록 형성되는 화소전극(19)의 단면을 도시하고 있다.
상기의 실시예의 경우 상기 화소영역(P) 내에 소정 부분 중첩되는 게이트 라인(13) 및 화소전극(19)은 각각 스토리지 캐패시터의 제 1, 2전극이 되는 것이며, 상기 화소영역(P) 내에서 게이트 라인(13) 및 화소전극(19)이 중첩되는 면적을 조절함으로써 상기 스토리지 캐패시터의 용량을 적당히 조절할 수 있다.
도 9a 및 도 9b에서 도면부호 32, 41은 각각 게이트 절연막 및 보호층을 의미한다. 상기와 같은 본 발명에 의한 실시예는 도 6 또는 도 8과 같은 공정을 거쳐 형성되는데, 상기 공정을 거친 본 발명의 어레이 기판 구조에 의하면 포토 공정에 있어 노광 장비의 정밀도의 한계에 의해 발생되는 스티치(stitch) 및/ 또는 오버레이(overlay) 불량을 극복할 수 있게 된다.
상기 스티치 및 오버레이 불량을 설명하면, 먼저 스티치 불량이란 일반적으로 어레이 기판의 화면 사이즈는 포토 공정에서 사용되는 노광 마스크보다 크며, 이에 따라 노광 시에는 어레이 기판의 화면을 여러 쇼트(shot)로 분할하여 반복하여 노광하게 되는데, 이 경우 노광 장비의 정밀도에 한계가 있어서 상기 쇼트간의 미스 얼라인(miss align)이 발생하는 것을 말한다.
또한, 오버레이 불량이란 게이트 라인 상부에 데이터 라인 및 소스/드레인전극을 형성함에 있어, 노광 장비 등의 정밀도 한계에 의해 마스크가 정확히 일치하지 않고 조금씩 틀어지게 되어, 상기 게이트라인 및 드레인전극이 각각의 화소영역 마다 일정하게 오버랩되지 않는 것을 의미하는 것이다.
이과 같은 스티치 및 오버레이 불량이 발생하는 경우는 어레이 기판 상에 형성된 각각의 화소영역 마다의 기생용량이 차이가 발생되며, 이에 의해 액정표시장치의 화질이 떨어지는 문제점이 있었다.
그러나, 본 발명 실시예에 의한 구조에 따르면 스티치 및/ 또는 오버레이 불량이 발생하여도 즉, 쇼트(shot) 및/ 또는 마스크(mask)가 미스 얼라인(miss align)되어도 기생용량이 변동되지 않도록 충분한 마진(margin)이 각 화소영역마다의 박막트랜지스터 영역 내에 형성되어 있으므로 상기와 같은 문제를 극복할 수 있다.
도 5 및 도 7에 도시된 각각의 실시예에 있어서, 각각 확대 도시된 박막트랜지스터 영역은 서로 일치하며, 앞서 설명한 스티치 및/ 또는 오버레이 불량은 상기 박막트랜지스터 영역에서 문제되는 것이므로 이하 도 10에서는 본 발명의 실시예에 있어 상기 확대 도시된 박막트랜지스터 영역을 통해 스티치 및/ 또는 오버레이 불량이 극복되는 것을 설명하도록 한다.
도 10a 내지 도 10e는 본 발명의 박막트랜지스터 구조에 의해 스티치/ 오버레이 불량이 극복되는 것을 설명하는 도면이다.
여기서, 상기 스티치 불량은 동일한 층(layer)상에서 쇼트간 얼라인(align) 정도가 일정하지 않아 발생되는 문제이며, 상기 오버레이 불량은 동일하지 않은 층(layer) 간에 마스크(mask)의 미스 얼라인(miss align)에 의해 발생되는 문제이나, 그 결과 즉, 박막트랜지스터 영역 내의 기생용량이 각각의 화소영역마다 변동되는 현상은 동일하므로 구분하지 않고 설명한다.
도 10a는 정상적으로 형성된 박막트랜지스터 영역의 평면도 및 단면도(H-H')이다. 도 10a를 참조하면, 상기 게이트 라인(13)과 데이터 라인(15), 게이트 라인(15)과 드레인전극(35) 상에 중첩(overlap) 부분(S1, S2)의 존재로 인하여 기생용량(이하 Cgd)을 가지게 된다. 상기 기생용량은 박막트랜지스터가 턴-온(turn on)될 때, 액정전압에 만큼 변동을 주어 처음에 인가된 전압과 액정에 인가되는 전압사이에 차이가 생기게 하며, 상기 는 근사적으로 다음과 같이 표현된다.
여기서, Cgd는 기생용량이며, CLC는 액정 캐패시터이고, CST는 스토리지 캐패시터이다. 또한, 는 온/ 오프상태의 게이트 전압을 Vgh, Vgl 이라고 할 때, 이들 전압의 차를 의미한다.
이와 같이 의 발생으로 화면 구동시 깜박거림에 의해 화면이 흔들리는 현상 즉, 플리커(flicker)가 발생하게 된다. 그러나, 이 경우 액정표시장치를 구동할 때 에 의한 직류(dc) 성분을 소거하기 위해 공통전압(Vcom)을 데이터 신호전압 중심으로부터 정도 이동시킴으로써 이를 극복하게 된다.
즉, 각각의 화소에 발생되는 가 일정한 경우 상기와 같이 공통전압을 일정하게 이동시킴으로써 플리커 현상을 극복하게 되는 것이다. 따라서, 도 10a에 도시된 바와 같이 다수의 화소에 있어 각각의 박막트랜지스터 영역에 대해 상기 기생용량이 일정하게 형성되는 경우 이러한 문제는 해결될 수 있는 것이다.
그러나, 스티치/ 오버레이 불량의 발생에 의해 다수의 화소에 있어 각각의 박막트랜지시터 영역에 대한 상기 기생용량이 일정치 않게 된다면 위와 같이 공통전압(Vcom)을 일정하게 이동시키는 것으로 극복될 수 없게 된다.
이를 극복하기 위해 본 발명은 스티치 및/ 또는 오버레이 불량이 발생하여도 즉, 쇼트(shot) 및/ 또는 마스크(mask)가 미스 얼라인(miss align)되어도 기생용량이 변동되지 않도록 충분한 마진(margin)이 각 화소영역마다의 박막트랜지스터 영역 내에 형성되어 있다.
도 10b 및 도 10c는 스티치/ 오버레이 불량에 의해 데이터 라인(15) 및 드레인전극(35)이 좌측 및 우측으로 치우치게 패터닝된 상태를 도시한 도면이며, 도 10d 및 도 10e는 스티치/ 오버레이 불량에 의해 데이터 라인(15) 및 드레인 전극(35)이 상측 및 하측으로 치우치게 패터닝된 상태를 도시한 도면이다.
상기 도 10b 내지 도 10e의 도면을 참조하면, 스티치 및/ 또는 오버레이 불량이 발생하여 쇼트 및/ 또는 마스크가 미스 얼라인되어도 본 발명의 구조에 의하면 게이트 라인(13)과 데이터 라인(15) 및 게이트 라인(13)과 드레인전극(35)간의 중첩 면적(S1, S2)의 차이가 발생하지 않으므로 결국 각각의 화소영역(P)에 대한 기생용량의 차이가 없게 된다.
결국, 본 발명의 박막트랜지스터 구조에 의하면 스티치/ 오버레이 불량에 의해 각 화소영역마다 기생용량의 차이가 발생하지 않으므로 종래 기술을 통해 즉, 공통전압(Vcom)을 일정하게 이동시키는 것으로는 플리커 현상을 극복할 수 있으며, 이에 따라 본 발명에 의한 액정표시장치용 어레이기판 제조공정에 의해 생산되는 어레이 기판은 상기와 같이 스티치 및/ 또는 오버레이 불량에 따른 액정표시장치의 화면 불균형을 해결할 수 있다.
이상의 설명에서와 같이 본 발명에 따른 액정표시장치용 어레이 기판 및 그 제조방법에 의하면, 스티치 및/ 또는 오버레이 불량으로 각각의 화소영역의 박막트랜지시터 영역에 형성되는 기생용량의 차이를 제거하여 액정표시장치의 얼룩 관련 화질 불량을 최소화하는 장점이 있다.
또한, 대면적의 액정표시장치를 생산함에 있어 새로운 공정 추가 없이 상기 스티치 및/ 또는 오버레이 불량을 극복할 수 있는 장점이 있다.
도 1은 일반적인 액정표시장치의 일부를 나타내는 분해 사시도.
도 2는 종래의 액정표시장치용 어레이기판의 일부 화소를 개략적으로 도시한 확대 평면도.
도 3a 내지 도 3d는 도 2의 A-A'를 따라 절단하여 공정순서에 따라 도시한 공정 평면도와 이에 따른 공정 단면도.
도 4는 소스/ 드레인전극의 게이트전극에서의 접촉면적에 따른 스티치/ 오버레이 불량을 설명하는 도면.
도 5는 본 발명의 일 실시예에 의한 액정표시장치용 어레이 기판의 일부 화소를 개략적으로 도시한 확대 평면도.
도 6a 내지 도6e는 도 5의 B-B' 및 C-C'를 따라 절단하여 공정순서에 따라 도시한 공정 평면도와 이에 따른 공정 단면도.
도 7은 본 발명의 또 다른 실시예에 의한 액정표시장치용 어레이 기판의 일부 화소를 개략적으로 도시한 확대 평면도.
도 8a 내지 도8e는 도 7의 E-E' 및 F-F'를 따라 절단하여 공정순서에 따라 도시한 공정 평면도와 이에 따른 공정 단면도.
도 9a 및 도 9b는 각각 도 5의 D-D' 및 도 7의 G-G' 영역에 대한 단면도.
도 10a 내지 도 10e는 본 발명의 박막트랜지스터 구조에 의해 스티치/ 오버레이 불량이 극복되는 것을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
13, 13' : 게이트 라인 15, 15' : 데이터 라인
17, 17', 19 : 화소전극 32 : 게이트 절연막
35 : 드레인전극 37 : 반도체층
37a : 채널 41 : 보호층
43 : 드레인 콘택홀

Claims (21)

  1. 가로 방향으로 형성된 다수의 게이트 라인과;
    상기 게이트 라인과 수직으로 교차되도록 세로 방향으로 형성된 다수의 데이터 라인과;
    상기 게이트 라인과 데이터 라인이 중첩되는 부분 및 상기 중첩 영역에서 상기 게이트 라인 상부로 돌출된 부분을 포함하는 영역에 형성된 반도체층과;
    상기 데이터 라인에서 이격되고 상기 반도체층과 일부 중첩되도록 형성되며, 상기 게이트 라인을 가로지르도록 형성된 드레인전극과;
    상기 드레인전극의 양 끝단과 각각 전기적으로 연결된 한 쌍의 화소전극;
    을 포함하여 구성되며,
    상기 게이트 라인이 게이트 전극의 역할을 수행하고, 상기 데이터 라인이 소스 전극의 역할을 수행하여 박막트랜지스터를 구현하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  2. 제 1항에 있어서,
    상기 화소전극은 좌, 우로 인접한 한 쌍의 상기 데이터 라인 및 상기 한 쌍의 데이터 라인과 교차되는 상기 게이트 라인의 상, 하부로 정의되는 화소영역 내에 형성됨을 특징으로 하는 액정표시장치의 어레이 기판.
  3. 제 2항에 있어서,
    상기 화소전극은 상기 화소영역을 관통하는 상기 게이트 라인에 의해 상, 하로 나누어져 서로 이격되어 한 쌍으로 형성되며, 상기 화소영역에 대해 단일 픽셀을 구성함을 특징으로 하는 액정표시장치용 어레이 기판.
  4. 제 1항에 있어서,
    상기 드레인전극의 양 끝단은 상기 반도체층 외부에 존재하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  5. 제 1항에 있어서,
    상기 데이터 라인과 상기 드레인전극 사이의 반도체층은 상기 데이터 라인에서 드레인전극으로 신호가 전달되도록 하는 채널임을 특징으로 하는 액정표시장치용 어레이 기판.
  6. 가로 방향으로 형성된 다수의 게이트 라인과;
    상기 게이트 라인과 수직으로 교차되도록 세로 방향으로 형성된 다수의 데이터 라인과;
    상기 게이트 라인과 데이터 라인이 중첩되는 부분 및 상기 중첩 영역에서 상기 게이트 라인 상부로 돌출된 부분을 포함하는 영역에 형성된 반도체층과;
    상기 데이터 라인에서 이격되고 상기 반도체층과 일부 중첩되도록 형성되며, 상기 게이트 라인을 가로지르도록 형성된 드레인전극과;
    상기 드레인전극의 양 끝단과 전기적으로 연결되고, 화소영역 내의 상기 게이트 라인 상부와 소정 부분 중첩되어 형성된 화소전극;
    을 포함하여 구성되며,
    상기 게이트 라인이 게이트 전극의 역할을 수행하고, 상기 데이터 라인이 소스 전극의 역할을 수행하여 박막트랜지스터를 구현하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  7. 제 6항에 있어서,
    상기 화소영역은 좌, 우로 인접한 한 쌍의 상기 데이터 라인 및 상기 한 쌍의 데이터 라인과 교차되는 상기 게이트 라인의 상, 하부로 정의되는 영역임을 특징으로 하는 액정표시장치의 어레이 기판.
  8. 제 6항에 있어서,
    상기 화소전극은 상기 화소영역을 통과하는 상기 게이트 라인과는 중첩되고, 상기 화소영역 내의 반도체층과는 중첩되지 않도록 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  9. 제 6항에 있어서,
    상기 화소영역 내에 중첩되는 게이트 라인 및 화소전극은 각각 스토리지 캐패시터의 제 1, 2전극이 됨을 특징으로 하는 엑정표시장치용 어레이 기판.
  10. 제 6항에 있어서,
    상기 드레인전극의 양 끝단은 상기 반도체층 영역의 외부에 존재하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  11. 제 6항에 있어서,
    상기 데이터 라인과 상기 드레인전극 사이의 반도체층은 상기 데이터 라인에서 드레인전극으로 신호가 전달되도록 하는 채널임을 특징으로 하는 액정표시장치용 어레이 기판.
  12. 기판 상에 게이트 라인이 형성되는 단계와,
    상기 게이트 라인이 형성된 기판 상에 게이트 절연막, 반도체층이 순차적으로 형성되는 단계와,
    상기 반도체층 상에 데이터 라인 및 상기 게이트 라인을 가로지르는 드레인전극이 형성되는 단계와,
    상기 데이터 라인 및 드레인전극이 형성된 기판 전면에 보호층이 형성되고, 상기 드레인전극 양 끝단의 상부에 형성된 보호층에 콘택홀이 형성되는 단계와,
    상기 콘택홀에 의해 상기 드레인전극과 각각 전기적으로 연결되는 한 쌍의 화소전극이 형성되는 단계,
    를 포함하여 구성되며,
    상기 게이트 라인이 게이트 전극의 역할을 수행하고, 상기 데이터 라인이 소스 전극의 역할을 수행하여 박막트랜지스터를 구현하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  13. 제 12항에 있어서,
    상기 반도체층은 상기 게이트 라인과 데이터 라인이 중첩되는 부분 및 상기 중첩 영역에서 상기 게이트 라인 상부로 돌출된 부분을 포함하는 영역에 패터닝되어 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  14. 제 12항에 있어서,
    상기 화소전극은 좌, 우로 인접한 한 쌍의 상기 데이터 라인 및 상기 한 쌍의 데이터 라인과 교차되는 상기 게이트 라인의 상, 하부로 정의되는 화소영역 내에 형성됨을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  15. 제 14항에 있어서,
    상기 화소전극은 상기 화소영역을 관통하는 상기 게이트 라인에 의해 상, 하로 나누어져 서로 이격되어 한 쌍으로 형성됨을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  16. 제 12항에 있어서,
    상기 드레인전극의 양 끝단은 상기 반도체층 외부에 존재하도록 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  17. 기판 상에 게이트 라인이 형성되는 단계와,
    상기 게이트 라인이 형성된 기판 상에 게이트 절연막, 반도체층이 순차적으로 형성되는 단계와,
    상기 반도체층 상에 데이터 라인 및 상기 게이트 라인을 가로지르는 드레인전극이 형성되는 단계와,
    상기 데이터 라인 및 드레인전극이 형성된 기판 전면에 보호층이 형성되고, 상기 드레인전극 양 끝단의 상부에 형성된 보호층에 콘택홀이 형성되는 단계와,
    상기 콘택홀에 의해 드레인전극의 양 끝단과 전기적으로 연결되고, 화소영역 내의 상기 게이트 라인 상부와 소정 부분 중첩되도록 화소전극이 형성되는 단계,
    를 포함하여 구성되며,
    상기 게이트 라인이 게이트 전극의 역할을 수행하고, 상기 데이터 라인이 소스 전극의 역할을 수행하여 박막트랜지스터를 구현하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  18. 제 17항에 있어서,
    상기 반도체층은 상기 게이트 라인과 데이터 라인이 중첩되는 부분 및 상기 중첩 영역에서 상기 게이트 라인 상부로 돌출된 부분을 포함하는 영역에 패터닝되어 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  19. 제 17항에 있어서,
    상기 화소영역은 좌, 우로 인접한 한 쌍의 상기 데이터 라인 및 상기 한 쌍의 데이터 라인과 교차되는 상기 게이트 라인의 상, 하부로 정의되는 영역임을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  20. 제 19항에 있어서,
    상기 화소전극은 상기 화소영역을 통과하는 상기 게이트 라인과는 중첩되고, 상기 화소영역 내의 반도체층과는 중첩되지 않도록 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  21. 제 17항에 있어서,
    상기 드레인전극의 양 끝단은 상기 반도체층 외부에 존재하도록 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
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