JP4342711B2 - 液晶表示装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に、アクティブ・マトリクス方式の液晶表示装置に関する。
【0002】
【従来の技術】
アクティブ・マトリクス方式の液晶表示装置は、液晶を介して対向配置される基板のうち一方の基板の液晶側の面に、x方向に延在しy方向に並設されるゲート信号線とy方向に延在しx方向に並設されるドレイン信号線とで囲まれる領域を画素領域としている。
【0003】
そして、各画素領域には、一方のゲート信号線からの走査信号の供給によって駆動されるスイッチング素子と、このスイッチング素子を介して一方のドレイン信号線からの映像信号が供給される画素電極とが備えられている。
【0004】
また、このような液晶表示装置としては、他方の基板の液晶側の面に各画素領域に共通な対向電極が形成され、前記画素電極との間に該基板とほぼ垂直な方向に電界を発生せしめ、この電界によって液晶の光透過率を制御させるいわゆる縦電界方式のものと、画素電極が形成された基板側に各画素領域毎に画素電極と隣接させて対向電極が形成され、これら電極の間に該基板とほぼ平行な方向に電界を発生せしめ、この電界によって液晶の光透過率を制御させるいわゆる横電界方式のものが知られている。
【0005】
【発明が解決しようとする課題】
しかし、このような液晶表示装置は、近年のパネルの大型化にともない、ゲート信号線あるいはドレイン信号線の配線比抵抗を小さくすることが要求されてきている。
【0006】
すなわち、これらの信号線の配線比抵抗を小さくすることにより、信号の遅延を抑制することができ、パネルの大型化を達成することができるようになる。
【0007】
また、信号線の配線比抵抗を小さくできたとしても、製造のプロセスが増大することは避けなければならない。歩留まりが低下するからである。
【0008】
また、この歩留まりの向上を考慮した場合、基板の液晶側の面にて導電層、半導体層および絶縁層を所定のパターンで積層させていく場合、それらの急俊な段差を極力滑らかにすることが要求される。該段差の部分で皮膜の乗り越え障害が発生するからである。
【0009】
本発明は、このような事情に基づいてなされたものであり、その目的は信号線の配線比抵抗の小さい液晶表示装置を提供することにある。
【0010】
また、本発明の他の目的は、基板の液晶側の面にて急俊な段差の少ない液晶表示装置を提供することにある。
【0011】
また、本発明の他の目的は、製造工程の低減を図った液晶表示装置の製造方法を提供することにある。
【0012】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0013】
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の画素領域に、ゲート信号線からの走査信号の供給によって駆動される薄膜トランジスタと、この薄膜トランジスタを介してドレイン信号線からの映像信号が供給される画素電極とを備え、
前記ゲート信号線は前記基板面に形成されるたとえばITO膜とこのITO膜の上層に形成されるたとえばMo層の多層構造からなることを特徴とするものである。
【0014】
このように構成された液晶表示装置は、比抵抗の小さいMo等を用いることによって、ゲート信号線の配線比抵抗を小さくしたものである。
【0015】
この場合、Mo等の単層として形成する場合、基板との密着性が良好でないことから、たとえばITO膜等をその間に介在させている。
【0016】
また、このような多層構造からなるゲート信号線は、それを選択エッチングで形成した場合に、その側壁が基板側に末広がりとなるなだらかなテーパ面が形成されるようになり、急俊な段差を減少させることができる。
【0017】
また、本発明による液晶表示装置の製造方法は、たとえば、基板上に、透明導電膜と金属層との順次積層体からなるゲート信号線を形成する工程と、
前記ゲート信号線をも被って絶縁膜を形成する工程と、
前記絶縁膜上に半導体層、高濃度層、導電層の順次積層体を形成する工程と、
レジストリフロー方式を用いて、前記導電層および高濃度層を選択エッチングして薄膜トランジスタのドレイン電極およびソース電極、ドレイン信号線を形成するとともに、前記半導体層を選択エッチングする工程と、
前記薄膜トランジスタのソース電極と一部が直接に重畳された透明導電膜からなる画素電極を形成する工程と、
保護膜を形成し、この保護膜に画素電極を露出させるための孔開けをする工程と、からなることを特徴とするものである。
【0018】
このように構成された液晶表示装置の製造方法は、半導体層の形成とドレイン電極およびソース電極の形成とをそれぞれのホト工程で行っていたが、レジストリフロー方式を用いることによって、1回のホト工程で済ますことができ、全体との製造プロセスを低減させることができる。
【0019】
また、保護膜の孔開けの際にゲート端子部およびドレイン端子部の孔開けを同時に行うことにより製造プロセスの低減を図ることができる。
【0020】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
【0021】
実施例1.
《等価回路》
図54は本発明による液晶表示装置の一実施例を示す等価回路図である。同図は回路図であるが、実際の幾何学的配置に対応して描かれている。
【0022】
同図において、透明基板SUB1があり、この透明基板SUB1は液晶を介して他の透明基板SUB2と対向して配置されている。
【0023】
前記透明基板SUB1の液晶側の面には、図中x方向に延在しy方向に並設されるゲート信号線GLと、このゲート信号線GLと絶縁されてy方向に延在しx方向に並設されるドレイン信号線DLとが形成され、これら各信号線で囲まれる矩形状の領域が画素領域となり、これら各画素領域の集合によって表示部ARを構成するようになっている。
【0024】
各画素領域には、一方のゲート信号線GLからの走査信号(電圧)の供給によって駆動される薄膜トランジスタTFTと、この薄膜トランジスタTFTを介して一方のドレイン信号線DLからの映像信号(電圧)が供給される画素電極PXが形成されている。
【0025】
また、画素電極PXと前記一方のゲート信号線GLと隣接する他方のゲート信号線GLとの間には容量素子Caddが形成され、この容量素子Caddによって、前記薄膜トランジスタTFTがオフした際に、画素電極PXに供給された映像信号を長く蓄積させるようになっている。
【0026】
各画素領域における画素電極PXは、液晶を介して対向配置される他方の透明基板SUB2の液晶側の面にて各画素領域に共通に形成された対向電極CT(図示せず)との間に電界を発生せしめるようになっており、これにより各電極の間の液晶の光透過率を制御するようになっている。
【0027】
各ゲート信号線GLの一端は透明基板の一辺側(図中左側)に表示部ARを超えて延在され、その延在部(後にゲート端子部GTMと称す)は該透明基板SUB1に搭載される垂直走査回路(半導体集積回路)Vのバンプと接続されるようになっている。
【0028】
また、各ドレイン信号線DLの一端も透明基板SUB1の一辺側(図中上側)に表示部ARを超えて延在され、その延在部(後にドレイン端子部DTMと称す)は該透明基板SUB1に搭載される映像信号駆動回路(半導体集積回路)Heのバンプと接続されるようになっている。
【0029】
前記透明基板SUB2は、透明基板SUB1のうち垂直走査回路Vおよび映像信号駆動回路Heが搭載される部分を回避した領域(表示部AR)に対向配置されている。
【0030】
透明基板SUB1に対する透明基板SUB2の固定は、該透明基板SUB2の周辺に形成されたシール材SLによってなされ、このシール材SLは透明基板SUB1,SUB2の間の液晶を封止する機能も兼ねている。
《画素の構成》
図1は透明基板SUB1の液晶側の画素(図54の点線枠Aに相当する)の構成、およびこの画素に走査信号および映像信号を供給するための端子部の構成を示している。なお、図1の2−2線における断面図を図2に、3−3線における断面図を図3に、4−4線における断面図を図4に、5−5線における断面図を図5に、6−6線における断面図を図6に示している。
【0031】
透明基板SUB1の液晶側の面に、まず、図中x方向に延在されy方向に並設されるゲート信号線GLが形成されている。このゲート信号線GLは2層構造からなり、ITO(Indim-Tin-Oxide)膜を下層としモリブデン(Mo)膜を上層としている。
【0032】
また、このゲート信号線GLはその一端(図中左側)が表示部AR外にまで延在され、その延在部において比較的面積が大きく形成されたゲート端子部GTMが形成されている。
【0033】
ゲート信号線GLは後述のドレイン信号線DLとともに矩形状の領域を囲むようになっており、この領域を画素領域として構成するようになっている。
【0034】
また、ゲート信号線GLはその一部において画素領域側に突出した延在部を有し、この延在部は後述の薄膜トランジスタTFTのゲート電極としての機能を有するようになっている。
【0035】
さらに、ゲート信号線GLは他の部分において該画素領域と(−)y方向に隣接する他の画素領域側に突出した延在部を有し、この延在部は後述の容量素子Caddの一方の電極(他方の電極は画素電極PX)としての機能を有するようになっている。
【0036】
また、画素領域内には後述のドレイン信号DLに隣接しかつ並行して走行する遮光膜SKDが形成されている。この遮光膜SKDはゲート信号線GLと並行して形成されるもので、ITO膜を下層としMo膜を上層とする2層構造となっている。
【0037】
この遮光膜SKDは後述する透明基板SUB2側のブラックマトリクスBMとともに画素電極PXの周辺(特に図中y方向に平行な辺)における液晶の配向の乱れを信頼性よく遮光できるようになっている。
【0038】
このようにゲート信号線GLおよび遮光膜SKDが形成された透明基板SUB1の表面には絶縁膜GI(図2ないし図6参照)が形成されている。この絶縁膜GIは後述のドレイン信号線DLに対してはゲート信号線GLとの層間絶縁膜としての機能を、後述の薄膜トランジスタTFTに対してはそのゲート絶縁膜としての機能を、後述の容量素子Caddに対してはその誘電体膜としての機能を有する。
【0039】
この絶縁膜GIの上面には、前記ゲート信号線GLの画素領域側への突出部を横切るようにしてたとえばアモルファスSi(a−Si)からなる半導体層ASが形成されている。
【0040】
この半導体層ASは薄膜トランジスタTFTの半導体層となるもので、この上面にドレイン電極SD1およびソース電極SD2を形成することにより、前記ゲート信号線GLの突出部をゲート電極とする逆スタガ構造のMIS型トランジスタが構成される。
【0041】
なお、この半導体層ASは該薄膜トランジスタTFTの形成領域ばかりではなく後述するドレイン信号線DLの形成領域にまで及んで一体的に形成されている。ドレイン信号線DLのゲート信号線GLに対する層間絶縁をより強化する等のためである。
【0042】
半導体層AS上のドレイン電極SD1およびソース電極SD2はドレイン信号線DLの形成と同時に形成されるようになっている。
【0043】
すなわち、前記絶縁膜GIの上面には図中y方向に延在しx方向に並設されるドレイン信号線DL(その下層には半導体層ASが存在する)が形成され、その一部が薄膜トランジスタTFTの半導体層ASの上面にまで延在されてドレイン電極SD1が形成されている。
【0044】
なお、このドレイン信号線DLはその一端(図中上側)が表示部AR外にまで延在され、その延在部には比較的面積が大きく形成されたドレイン端子部DTMが形成されている。
【0045】
また、このドレイン電極SD1に対して薄膜トランジスタTFTのチャネル長に相当する間隔だけ離間されてソース電極SD2が形成されている。
【0046】
このソース電極SD2は薄膜トランジスタTFTの半導体層AS上から画素領域側へ延在して形成され、この延在部は後述の画素電極PXとの接続部として形成される。
【0047】
ここで、ドレイン信号線DL、ドレイン電極SD1、およびソース電極SD2はたとえばモリブデン(Mo)によって構成されている。
【0048】
なお、前記半導体層ASの表面のうちドレイン電極SD1およびソース電極SD2が形成された界面には、不純物がドープされた高濃度層d0が形成されている(図2参照)。この場合の高濃度層d0は薄膜トランジタスTFTのコンタクト層としての機能を有する。
【0049】
これにともない、ドレイン信号線DLの下層に形成される半導体層ASの界面においても高濃度層d0が形成されている(図4参照)。
【0050】
そして、画素領域内の絶縁膜GI上にはその僅かな周辺を除く中央部にたとえばITO(Indium-Tin-Oxide)膜からなる画素電極PXが形成されている。
【0051】
この画素電極PXは、その薄膜トランジスタTFT側の辺において、該薄膜トランジスタTFTの形成領域を回避してソース電極SD2の延在部に接続されるように重ねられて形成されている。
【0052】
また、この画素電極PXは、ドレイン信号線DLに近接する側の辺において、該辺の輪郭が前記遮光膜SKDの中心軸(ほぼ中心軸)に重ねられて形成されている。
【0053】
この遮光膜SKDは、主として、ドレイン信号線DLと画素電極PXとの間に生じる電界による光漏れ、および画素電極PXの周辺の該ドレイン信号線DLからの電界による液晶の配向乱れを遮光するようになっている。
【0054】
さらに、この画素電極PXは、前記薄膜トランジスタTFTを駆動させるゲート信号線GLと該画素電極PXを間にして隣接する他のゲート信号線GL(図中上側のゲート信号線GL)に若干重ねられて形成されている。
【0055】
前記他のゲート信号線GLは上述のように画素領域側に突出する延在部が形成されており、画素電極PXは前記絶縁膜GIを介してこの他のゲート信号線GLと比較的大きな面積を有して重畳されることになる。
【0056】
画素電極PXと他のゲート信号線GLとの重畳部は前記絶縁膜GIを誘電体膜とする容量素子Caddが形成され、この容量素子Caddによって、たとえば薄膜トランジスタTFTがオフした場合でも画素電極PXに供給された映像信号は比較的長い時間蓄積される等の効果を奏する。
【0057】
このように形成された透明基板SUB1の表面にはたとえばSiNからなる保護膜PSVが形成されている。
【0058】
この保護膜PSVは薄膜トランジスタTFTの液晶との直接の接触を回避させるため等に設けられ、前記画素電極PXの形成領域に開孔が形成されている。
【0059】
換言すれば、保護膜PSVは前記画素電極PXの少なくとも周辺を除く中央部を露出させて形成されている(図2参照)。これにより画素領域中光が透過する部分において該保護膜PSVが存在していないことから、光の該保護膜PSVによる吸収を回避することができる。
【0060】
このように形成された透明基板SUB1の表面にはその表示部ARの全域を被って配向膜ORIが形成され(図4)、この配向膜ORIに直接に接触する液晶LCの初期配向方向を決定するようになっている。
【0061】
透明基板SUB2の液晶LC側の面は、図4に示すように、各画素領域を隣接する他の画素領域と画するようにしてブラックマトリクスBMが形成され、このブラックマトリクスBMの各画素領域に形成され.開口部には各画素に対応した色のカラーフィルタFILが形成されている。
【0062】
そして、このように形成された透明基板SUB2の表面にはその表示部ARの全域を被って配向膜ORIが形成され、この配向膜ORIに直接に接触する液晶LCの初期配向方向を決定するようになっている。
《ゲート信号線GL》
ゲート信号線GLは、たとえば図2あるいは図3に示すように、2層構造からなり、その下層はITO(Indium-Tin-Oxide)膜g1で構成され上層はMo層g2で構成されている。
【0063】
ゲート信号線GLは、近年における液晶表示パネルの大型化の傾向から、その比抵抗を小さくすることが望まれ、その主要材料としてMo層g2が選定されている。しかし、それを単層で用いることは下地基板である透明基板SUB1との密着性が良好でないためにITO膜g1を介在層として用いている。
【0064】
2層構造からなるゲート信号線GLは、各層のエッチングレートを考慮した選択エッチング(後述する)を行うことにより、その側壁に透明基板SUB1側に末広がり状となるテーパ面を形成でき、ドレイン信号線DLのゲート信号線GLのいわゆる乗り越え断線を回避でき、また、保護膜PSVのいわゆる乗り越え障害を回避できる。
【0065】
また、ゲート信号線GLのゲート端子部GTMの形成の際に、保護膜PSVおよび絶縁膜GIをドライエッチングしてコンタクトホールを形成する場合に、前記Mo層g2との選択性がとれない不都合があるが、前記ITO膜g1がいわゆるストッパーとして残存しゲート端子部GTMを信頼性よく形成できる。
【0066】
図7(a)ないし(c)は、前記ゲート信号線GLの形成方法の一実施例を示す工程図である。
【0067】
まず、図7(a)に示すように、透明基板SUB1の主表面にITO膜g1を形成し、さらに、その上面にMo層g2を形成する。そして、Mo層g2の表面にホトレジスト膜PRESを形成し、このホトレジスト膜PRESに図示しないホトマスクを用いて選択露光をする。その後、ホトレジスト膜PRESを現像することにより、ゲート信号線GLの形成領域に該ホトレジスト膜PRESを残存させる。
【0068】
次に、ホトレジスト膜PRESをマスクとして、このマスクから露出したMo層g2を選択エッチングする。この際のエッチング液としては、たとえば燐酸と硝酸を含む混酸、または硝酸セリウムと硝酸の混合液が選定される。このようにした場合、残存するMo層g2の側面には透明基板SUB1側に末広がりになるなだらかなテーパ面が形成される。
【0069】
さらに、前記ホトレジスト膜PRESをそのままマスクとして、このマスクから露出したITO膜g1を選択エッチングする。この際のエッチング液としては、たとえば王水(塩酸と硝酸との混合液)が選定される。このようにした場合、残存するITO層g1の側面にも透明基板SUB1側に末広がりになるなだらかなテーパ面が形成される。
【0070】
その後は、前記ホトレジスト膜PRESを除去することにより、透明基板SUB1上にゲート信号線GLが形成される。このゲート信号線GLはその側壁が透明基板SUB1側に末広がりになるなだらかなテーパ面を有するものとなり、その後の工程における積層体に対して段切れ等の障害を充分に回避できるようになる。
《ドレイン信号線DL》
ドレイン信号線DLの断面は図4にて明瞭に示されている。このドレイン信号線DLは後述するレジストリフロー方式によって形成される薄膜トランジスタTFTと並行して形成され、a−Siからなる半導体層AS、その表面に形成された高濃度層d0、Mo層d1の順次積層体から構成されている。
【0071】
このため、同図に示すように、ドレイン信号線DLの側壁において透明基板SUB1側に末広がり状となるテーパが形成されるようになるが、このテーパ面の途中において、詳しくは高濃度層d0の下層の半導体層ASの部分において段差が形成されるようになる。
【0072】
したがって、保護膜PSVおよび配向膜ORI等に対するドレイン信号線DLのいわゆる乗り越え障害を信頼性よく回避することができる。
【0073】
この場合の乗り越え障害としては、ドレイン信号線DLの側壁の近傍において保護膜PSVに亀裂等が発生し、この亀裂を通して該ドレイン信号線DLの材料がイオン化されて液晶に溶出し液晶の比抵抗を変化させてしまう等の不都合を生じさせる。
《薄膜トランジスタTFT》
図2は薄膜トランジスタTFTの断面を示す図である。この薄膜トランジスタTFTは後に詳述するいわゆるレジストリフロー方式を用いて形成したものである。
【0074】
薄膜トランジスタTFTのゲート電極の一部となるゲート信号線GLはその側壁が透明基板SUB1側に末広がり状となるテーパ状となっているため、その部分に積層される絶縁膜GI、ドレイン電極SD1、およびソース電極SD2に段差による障害を回避できるようになっている。
【0075】
薄膜トランジスタTFTのソース電極SD2に電気的に接続される画素電極PXは該ソース電極PXに直接積層されて形成されている。このため、薄膜トランジスタTFTの液晶LCに対する直接の接触を防止する保護膜PSVは該画素電極PXの上層に形成された構成となっている。
【0076】
すなわち、画素電極PXは保護膜PSVの下層として位置づけられ、これにより薄膜トランジスタTFTのソース電極SD2と画素電極PXとの電気的接続に対して保護膜PSVへのコンタクトホールの形成を回避させている。
【0077】
また、レジストリフロー方式からなる薄膜トランジスタTFTは、その半導体層AS、高濃度層d0、ドレイン電極SD1あるいはソース電極SD2の順次積層体の側壁において、透明基板SUB1側に末広がり状となるテーパが形成されるようになるが、このテーパ面の途中において、詳しくは高濃度層d0の下層の半導体層ASの部分において段差が形成されるようになる。
【0078】
このため、保護膜PSVおよび配向膜ORI等に対するドレイン信号線DLのいわゆる乗り越え障害を信頼性よく回避することができる。
【0079】
特に、画素電極PXは、段差乗り越えに比較的障害を起こしやすい材料で構成され、しかも、前記積層体を乗り越えその上層のソース電極SD2に重ね合わされて形成しなければならない構成となっているのに対し、該積層体の側壁のテーパ面に段差が形成されていることは画素電極の段差乗り越え障害を充分に回避できる構成となる。
【0080】
図8(a)ないし(f)は前記薄膜トランジスタTFTの形成方法の一実施例を示した工程図である。
【0081】
まず、図8(a)に示すように、ゲート信号線GL、ゲート絶縁膜GIの形成の後、このゲート絶縁膜GIの表面に半導体層AS、この半導体層ASの表面に高濃度層d0を形成し、さらにMo層d0を形成する。この場合、半導体層AS、高濃度層d0、Mo層d0は同一のチャンバーで連続して成膜する。
【0082】
図8(b)に示すように、Mo層d0の表面にホトレジスト膜PRESを形成し、ホトマスクを用いた選択露光を経て、ドレイン信号線DL、ドレイン電極SD1、およびソース電極の形成領域に相当する部分の前記ホトレジスト膜PRESを残存させる。
【0083】
図8(c)に示すように、ホトレジスト膜PRESをマスクとして、このマスクから露出されたMo層d1を選択エッチングし(たとえば燐酸と硝酸とを含む混酸、または硝酸セリウムと硝酸の混合液が選定される)、さらに高濃度層d0をドライエッチングする。この場合、半導体層ASの表面が若干削れるようになる。
【0084】
なお、高濃度層d0のエッチングはこのような方法に限定されることはなく、たとえばMo層d1の選択エッチング後に、このMo層d1をマスクとしてエッチングするようにしてもよい。
【0085】
図8(d)に示すように、ホトレジスト膜PRESをリフローさせる。これによりホトレジスト膜PRESはその周辺がだれ、そのだれた部分もマスクとして機能するようになる。ホトレジスト膜PRESのリフローとしては、たとえばベーキング、有機溶剤雰囲気中での溶解、あるいは水に浸漬等の方法がある。
【0086】
ここで、ホトレジスト膜PRESのだれはドレイン電極SD1とソース電極SD2との間(チャネル領域)が完全に被われることが必要となる。このため、図8(b)においては、この部分のホトレジスト膜PRESのパターン幅はできるだけ狭くするようにしておくことが必要となる。
【0087】
さらに、このホトレジスト膜PRESをマスクとしてこのマスクから露出された半導体層ASを選択エッチングする。
【0088】
そして、該ホトレジスト膜PRESを除去する。このホトレジスト膜PRESは、そのリフローの際にベーキングを行った場合剥がれ難くなることから、アッシングを行った後にいわゆるMEA剥離を行うとよい。
【0089】
図8(e)に示すように、ITO膜ITO1を形成し、画素電極PXの形成領域(およびドレイン端子部DYM)に相当する部分にホトレジスト膜PRESを形成する。このホトレジスト膜PRESをマスクとし、このマスクから露出されたITO膜ITO1を除去する。その後、該ホトレジスト膜PRESを除去する。
【0090】
図8(f)に示すように、保護膜PSVを形成し、画素領域の周辺部(薄膜トランジスタTFTの形成領域を含む)を除く中央部に開口がなされたホトレジスト膜PRESを形成する。
【0091】
このホトレジスト膜PRESをマスクとし、このマスクから露出された保護膜PSVを除去する。なお、この保護膜PSVの孔開けの際は、ゲート端子部GTMおよびドレイン端子部DTMにおける孔開けも同時に行う。その後、該ホトレジスト膜PRESを除去する。
《容量素子Cadd》
容量素子Caddの断面は図3に示されている。ゲート信号線GLの一部の上層に絶縁膜GIを介して画素電極PXの一部が重畳されて形成され、その誘電体膜は前記絶縁膜GIとなっている。
【0092】
上述したように、画素電極PXは保護膜PSVの下層に位置づけて形成しているため、容量素子Caddの誘電体膜は該保護膜PSVと絶縁膜GIの2層構造とはならず該絶縁膜GIのみとなる。
【0093】
このため容量素子Caddの容量値は絶縁膜GIの膜厚とゲート信号線GLと画素電極との重畳面積によって設定でき、その設定が容易にできるようになる。
【0094】
誘電体膜が絶縁膜GIのみであることによって、その表面にはゲート信号線GLの段差が顕在され易いが、ゲート信号線GLはその下層がITO膜g1で上層がMo層g2の2層構造で、その側壁においてなだらかなテーパが形成されていることから、該ゲート信号線GLに画素電極PXの一部を重畳させる場合において該画素電極PXの段差乗り越えによる障害を充分に回避させることができる。
《ブラックマトリクスBM》
ブラックマトリクスBMの断面は図4に示されている。この図では、ブラックマトリクスBMはドレイン信号線DLを被うようにして形成されていることしか示されていないが、ゲート信号線GLおよび薄膜トランジスタTFTをも被うようにして形成されている。
【0095】
これにより、コントラストの向上、および薄膜トランジスタTFTの外来光の照射による特性変化の回避を図っている。
【0096】
ドレイン信号線DLの両脇にはゲート信号線GLと同時に形成される遮光膜SKDが形成されており、該ドレイン信号線DLを被うブラックマトリクスBMはその幅方向の両端がそれぞれ前記遮光膜SKD上に位置づけられるようにして形成されている。
《ゲート端子部GTM》
ゲート端子部GTMの断面は図5に示されている。ゲート端子部GTMはゲート信号線GLの延在端を保護膜PSVおよび絶縁膜GIの順次孔開け(ドライエッチングによる選択エッチング)によって露出させることによって形成される。この孔開けは、画素領域における保護膜PSVの孔開けと同時に行われる。
【0097】
同図から明らかなように、下層をITO膜g1、上層をMo層g2として形成されるゲート信号線GLはそのゲート端子部GTMにおいて上層のMo層g2が除去された状態で形成されている。保護膜PSVおよび絶縁膜GIのドライエッチングによる孔開けの際に、選択比のとれないMo層g2がエッチングされてしまうからである。
【0098】
しかし、下層のITO膜g1は該エッチングのストッパーとしての機能を有して残存し、このITO膜g1によって充分にゲート端子部GTMとしての機能を有するようになる。しかも、このITO膜g1は酸化され難い材料からなるので、たとえば電食に対して信頼性のあるゲート端子部GTMを形成することができる。
《ドレイン端子部DTM》
ドレイン端子部DTMの断面は図6に示している。ドレイン端子部DTMはドレイン信号線DLの延在端を保護膜PSVの孔開け(選択エッチング)によって露出させることによって形成される。この孔開けは、画素領域における保護膜PSVの孔開けと同時に行われる。
【0099】
ここで、ドレイン端子部DTMにおけるドレイン信号線DL上にはITO膜ITO1が被覆されて形成されている。このITO膜ITO1は画素電極PXを形成する際に同時に形成されるもので、ドレイン端子部DTMにて電食が生じるのを回避するために形成される。
【0100】
上述したように、ドレイン信号線DLはレジストリフロー方式で形成される薄膜トランジスタTFTと並行して形成されることから、半導体層AS、高濃度層d0、Mo層d1の順次積層体で形成され、その側壁はなだらかなテーパ形状となっている。
【0101】
このため、ドレイン端子部DTMにおいて該ドレイン信号線DL上にてITO膜ITO1を被覆させる場合、このITO膜ITO1の段切れ等の不都合を解消できるようになる。
《製造方法》
図9(a)ないし(h)は、上述した液晶表示装置の製造方法の一実施例を示す工程図である。
【0102】
同図は、図8の工程図に、さらにゲート端子部GTNの部分の工程図をも併せ描いた図となっている。
【0103】
図9(a)は図8(a)に対応し、図9(b)は図8(d)に対応し、図9(e)は図8(e)に対応し、図9(g)は図8(f)に対応している。
【0104】
一連の工程は図10の表に示すようになっており、この表から判るように、ホト工程は、ゲート信号線GLのパターニング、ドレイン信号線DL(ドレイン電極、ソース電極)のパターニング、画素電極PXのパターニング、保護膜PSVのパターニングの4回で済むようになる。
【0105】
実施例2.
上述した実施例1は薄膜トランジスタTFTをレジストリフロー方式を用いて形成した液晶表示装置を示したものである。しかし、いわゆるハーフ露光方式を用いて薄膜トランジスタTFTを形成する液晶表示装置にも適用できる。
【0106】
以下に示す構成以外は実施例1の場合と同様である。
《薄膜トランジスタTFT》
図11はいわゆるハーフ露光方式を用いて形成された薄膜トランジスタTFTの断面を示す図である。
【0107】
この薄膜トランジスタTFTは、半導体層AS、高濃度層d0、Mo層d1の順次積層体における側壁が透明基板SUB1側へ末広がり状となるなだらかなテーパ面が形成されるようになる。
【0108】
図15(a)ないし(e)は前記薄膜トランジスタTFTの形成方法の一実施例を示した工程図である。
【0109】
まず、図8(a)に示すように、ゲート信号線GL、ゲート絶縁膜GIの形成の後、このゲート絶縁膜GIの表面に半導体層AS、この半導体層ASの表面に高濃度層d0を形成し、さらにMo層d1を形成する。この場合、半導体層AS、高濃度層d0、Mo層d1は同一のチャンバーで連続して成膜する。
【0110】
図8(b)に示すように、Mo層d0の表面にホトレジスト膜PRESを形成し、ホトマスクを用いた選択露光を行う。この場合のホトマスクとしては、格子構造のマスク、あるいはMoSiのような半透過型膜の膜厚を制御して製作されたマスクを用い、ドレイン信号線DL、ドレイン電極SD1、ソース電極の形成領域、およびドレイン電極SD1とソース電極の間の領域(チャネル部)に相当する部分の前記ホトレジスト膜PRESを残存させるようにする。この場合、チャネル部上のホトレジスト膜PRESの膜厚はそれ以外の領域上のホトレジスト膜PRESの膜厚よりも小さくなるようにする。
【0111】
すなわち、チャネル部において、ホトレジスト、Mo層d1、高濃度層d0のエッチング終了時間が、Mo層d1、高濃度層d0、半導体層ASのエッチング終了時間と同一(ほぼ同一)になるようにレジスト条件を制御する。
【0112】
図8(c)に示すように、ホトレジスト膜PRESをマスクとして、このマスクから露出されたMo層d1を選択エッチングし(たとえば燐酸と硝酸とを含む混酸、または硝酸セリウムと硝酸の混合液が選定される)、さらに高濃度層d0、半導体層ASをドライエッングする。この際、チャネル部はMo層d1、高濃度層d0、さらには半導体層ASにもエッチングがなされるがその表面が若干削るまでに止まる。
【0113】
なお、高濃度層d0のエッチングはこのような方法に限定されることはなく、たとえばMo層d1の選択エッチング後に、このMo層d1をマスクとしてエッチングするようにしてもよい。
【0114】
その後、前記ホトレジスト膜PRESを除去する。
【0115】
図8(d)に示すように、ITO膜ITO1を形成し、画素電極PXの形成領域(およびドレイン端子部DYM)に相当する部分にホトレジスト膜PRESを形成する。このホトレジスト膜PRESをマスクとし、このマスクから露出されたITO膜ITO1を除去する。その後、該ホトレジスト膜PRESを除去する。
【0116】
図8(e)に示すように、保護膜PSVを形成し、画素領域の周辺部(薄膜トランジスタTFTの形成領域を含む)を除く中央部に開口がなされたホトレジスト膜PRESを形成する。
【0117】
このホトレジスト膜PRESをマスクとし、このマスクから露出された保護膜PSVを除去する。なお、この保護膜PSVの孔開けの際は、ゲート端子部GTMおよびドレイン端子部DTMにおける孔開けも同時に行う。その後、該ホトレジスト膜PRESを除去する。
《ドレイン信号線DL》
ドレイン信号線DLの断面は図12に示している。ドレイン信号線DLは半導体層AS、高濃度層d0、Mo層d1の順次積層体から構成され、ハーフ露光方式で形成する前記薄膜トランジスタTFTの形成と並行して形成することから、その側壁は透明基板SUB1側へ末広がり状となるなだらかなテーパ面が形成されるようになる。
《ゲート端子部GTM》
ゲート端子部GTMの断面は図13に示している。このゲート端子部GTMは実施例1と同様に構成される。
《ドレイン端子部DTM》
ドレイン端子部DTMの断面は図14に示している。ドレイン信号線DLは半導体層AS、高濃度層d0、Mo層d1の順次積層体から構成され、その側壁は透明基板SUB1側へ末広がり状となるなだらかなテーパ面が形成されるようになる。
【0118】
そして、ドレイン信号線DLは、そのドレイン端子部DTMにおいてITO膜ITO1がその側壁にまで及んで形成されている。このITO膜ITO1は画素電極PXの形成の際に同時に形成される。電食を防止するためである。
【0119】
ドレイン端子部DTMは保護膜PSVを孔開けし、前記ITO膜ITO1を露出させることによって形成できる。
《製造方法》
図16(a)ないし(g)は、上述した液晶表示装置の製造方法の一実施例を示す工程図である。
【0120】
同図は、図15の工程図に、さらにゲート端子部GTNの部分の工程図をも併せ描いた図となっている。
【0121】
図16(a)は図15(b)に対応し、図16(c)は図15(c)に対応し、図16(d)は図15(d)に対応し、図9(f)は図15(e)に対応している。
【0122】
一連の工程は図17の表に示すようになっており、この表から判るように、ホト工程は、ゲート信号線GLのパターニング、ドレイン信号線DL(ドレイン電極、ソース電極)のパターニング、画素電極PXのパターニング、保護膜PSVのパターニングの4回で済むようになる。
【0123】
実施例3.
また、本発明による液晶表示装置は、その薄膜トランジスタTFTをいわゆるITOマスク方式を用いて形成した場合にも適用できる。
【0124】
以下に示す構成以外は実施例1の場合と同様である。
《薄膜トランジスタTFT》
図18はITOマスク方式を用いて形成した薄膜トランジスタTFTの断面を示す図である。
【0125】
この薄膜トランジスタTFTは、そのソース電極SD2の表面の全域にわたって画素電極PXのITO膜ITO1が直接に重畳されているばかりでなく、ドレイン信号線DL(およびドレイン電極SD1)の表面にもITO膜ITO1が直接に重畳されている。
【0126】
また、他の実施例と同様、半導体層AS、高濃度層d0、Mo層d1の順次積層体の側壁は透明基板SUB1側へ末広がりとなるなだらかなテーパ面が形成されている。
【0127】
図22(a)ないし(g)は前記薄膜トランジスタTFTの形成方法の一実施例を示した工程図である。
【0128】
まず、図22(a)に示すように、ゲート信号線GL、ゲート絶縁膜GIの形成の後、このゲート絶縁膜GIの表面に半導体層AS、高濃度層d0を形成し、さらにMo層d1を形成する。この場合、半導体層AS、高濃度層d0、Mo層d1は同一のチャンバーで連続して成膜する。
【0129】
図22(b)に示すように、Mo層d1の表面にホトレジスト膜PRESを形成し、ホトマスクを用いた選択露光を経て、ドレイン信号線DL、ドレイン電極SD1、ソース電極SD2の形成領域、およびこれら各電極の間の領域(チャネル部)に相当する部分の前記ホトレジスト膜PRESを残存させる。
【0130】
そして、このホトレジスト膜PRESをマスクとして、このマスクから露出されたMo層d1、高濃度層d0、半導体層ASを順次選択エッチングする。その後、該ホトレジスト膜PRESを除去する。
【0131】
図22(c)に示すように、ITO膜ITOを形成し、このITO膜ITOの上面にホトレジスト膜PRESを形成し、ドレイン信号線DL、ドレイン電極SD1、画素電極PXの形成領域に相当する部分の前記ホトレジスト膜PRESを残存させる。
【0132】
図8(d)に示すように、前記ホトレジスト膜PRESをマスクとし、このマスクから露出されたITO膜を選択エッチングする。その後、ホトレジスト膜PRESを除去する。
【0133】
図8(e)に示すように、前記ITO膜ITOをマスクとし、このマスクから露出されたMo層d1を選択エッチングし、さらに高濃度層d0をも選択エッチングし、半導体層ASの表面を露出させる。
【0134】
図8(f)に示すように、保護膜PSVを形成し、画素領域の周辺部(薄膜トランジスタTFTの形成領域を含む)を除く中央部に開口がなされたホトレジスト膜PRESを形成する。
【0135】
このホトレジスト膜PRESをマスクとし、このマスクから露出された保護膜PSVを除去する。なお、この保護膜PSVの孔開けの際は、ゲート端子部GTMおよびドレイン端子部DTMにおける孔開けも同時に行う。その後、図8(g)に示すように、該ホトレジスト膜PRESを除去する。
《ドレイン信号線DL》
ドレイン信号線DLの断面は図19に示されている。このドレイン信号線DLは半導体層AS、高濃度層d0、Mo層d1、ITO層ITO1の順次積層体から構成されている。
《ゲート端子部》
ゲート端子部GTMの断面は図20に示されている。このゲート端子部GTMは実施例1および2におけるゲート端子部GTMと同様の構成となっている。
《ドレイン端子部》
ドレイン端子部DTMの断面は図21に示されている。このドレイン端子部DTMは、ドレイン信号線DLが上述した積層体から構成されているため、保護膜PSVの開口の表面においてITO膜ITO1が露出され、電食に対して信頼性ある構成となる。
《製造方法》
図23(a)ないし(g)は、上述した液晶表示装置の製造方法の一実施例を示す工程図である。
【0136】
同図は、図22の工程図に、さらにゲート端子部GTNの部分の工程図をも併せ描いた図となっている。
【0137】
図23(a)は図22(b)に対応し、図23(c)は図22(c)に対応し、図23(d)は図22(d)に対応し、図23(e)は図22(e)に対応し、図23(f)は図22(f)に対応し、図23(g)は図22(g)に対応している。
【0138】
一連の工程は図24の表に示すようになっており、この表から判るように、ホト工程は、ゲート信号線GLのパターニング、画素電極PX(ドレイン信号線DL)のパターニング、ドレイン電極およびソース電極のパターニング、保護膜PSVのパターニングの4回で済むようになる。
【0139】
実施例4.
上述した各実施例は、透明基板SUB1側の各画素領域にそれぞれ画素電極が形成され透明基板SUB2側の各画素領域に共通の対向電極が形成され、これら各電極の間に発生する該各基板に対してほぼ垂直の電界によって液晶の光透過率を制御させるいわゆる縦電界方式の液晶表示装置について説明したものである。
【0140】
しかし、このような横電界方式の液晶表示装置に限定されることはなく、透明基板SUB1の各画素領域に画素電極と対向電極とが形成され、これら各電極の間に発生する該透明基板SUB1とほぼ平行な電界成分によって液晶の光透過率を制御させるいわゆる横電界方式の液晶表示装置についても適用することができる。
【0141】
図25はこのような横電界方式の液晶表示装置の画素の構成を示す平面図で、図1と対応した図となっている。なお、図25において26−26線における断面を図26に、27−27線における断面を図27に示している。
【0142】
図1の構成と比較して異なる構成は次のとおりである。
【0143】
図25において、まず、画素電極PXおよび対向電極CTがそれぞれドレイン信号線DLと平行に延在されたストライプ形状をなす複数本からなり、それらが交互に配置されて形成されている。
【0144】
この実施例では、画素電極PXが2本、対向電極CTが3本からなり、それらが交互に配置される結果、各対向電極CTのうち2本が両脇に、換言すればドレイン信号線DLに隣接されて形成されるようになっている。
【0145】
この両脇に配置される対向電極CTはドレイン信号線DLからの電界が画素電極PXに影響させないようにシールド機能をもたせており、他の電極よりも幅が広く形成されている。
【0146】
また、対向電極CTはゲート信号線GLと同時に形成され、該ゲート信号線GLと同材料で形成されている。したがって、2層構造からなり、その下層はITO膜で上層はMo層で形成されている。
【0147】
3本の各対向電極CTは、画素領域の中央にゲート信号線GLと平行に形成される対向電圧信号線CTと一体的に形成されることによって共通接続され、この対向電圧信号線CLを介して対向電圧信号が供給される。したがって、この対向電圧信号線CLも2層構造からなり、その下層はITO膜で上層はMo層で形成されている。
【0148】
この対向電圧信号線CLは図中x方向に並設される画素群に共通に形成され、図中y方向に配設される各画素群の他の対向電圧信号線CLと共通接続され、表示部外にまで延在された共通接続線に形成されたコモン端子部CTMから対向電圧信号が供給される。
【0149】
画素電極PXは対向電極CT(対向電圧信号線CL)に対して絶縁膜GIを介して異なる層として形成されている。
【0150】
2本の各画素電極PXは対向電圧信号線CL上にて互いに接続されたパターンとして形成され、この接続部において該対向電圧信号線CLとの間に前記絶縁膜GIを誘電体とする容量素子Cstgが形成されている。
【0151】
2本の各画素電極のうち薄膜トランジスタTFTに近接する画素電極PXはその端部が該薄膜トランジスタTFTの半導体層ASの上面にまで延在されて該薄膜トランジスタTFTのソース電極を構成している。
【0152】
そして、この薄膜トランジスタTFTはたとえば実施例1で示したレジストリフロー方式によって形成されたものとなっている。
《容量素子Cstg》
図26は容量素子Cstgの断面を示す図である。対向電圧信号線CLの一部の上層に絶縁膜GIを介して画素電極PXの一部が重畳されて構成され、その誘電体膜は前記絶縁膜GIとなっている。
【0153】
画素電極PXは保護膜PSVの下層に位置づけて形成しているため、容量素子Cstgの誘電体膜は該保護膜PSVと絶縁膜GIの2層構造とはならず該絶縁膜GIのみとなる。
【0154】
このため容量素子Cstgの容量値は絶縁膜GIの膜厚と対向電圧信号線CLと画素電極PXとの重畳面積によって設定でき、その設定が容易にできるようになる。
《対向電極CT》
対向電極CTの断面は図27に示されている。
【0155】
2層構造からなる対向電極CTは、各層のエッチングレートを考慮した選択エッチングによって、その側壁に透明基板SUB1側に末広がり状となるテーパ面を形成できる。これにより、絶縁膜GIの乗り越え部におけるクラック等の障害を回避でき、画素電極PXとの間の電界の分布等を安定化できる。
《ドレイン信号線DL》
ドレイン信号線DLの断面は図27に示されている。
【0156】
ドレイン信号線DLはレジストリフロー方式からなる薄膜トランジスタTFTと並行して形成され、半導体層AS、高濃度層d0、Mo層d1の順次積層体から構成され、その側壁において、透明基板SUB1側に末広がり状となるテーパが形成されるようになり、しかも、このテーパ面の途中において、詳しくは高濃度層d0の下層の半導体層ASの部分において段差が形成されるようになる。なお、薄膜トランジスタTFTの形成にはレジストリフロー方式に代えて上述のハーフ露光を行ってもよい。
【0157】
このため、このドレイン信号線DLの上層に形成される保護膜PSVおよび配向膜ORIの乗り越え障害を充分に回避することができる。
《ゲート端子部GTM、コモン端子部CTM》
実施例1に示したゲート端子部GTM(図5)と同様の構成となっている。また、コモン端子部CTMにおいても、その対向電圧信号線CLがゲート信号線GLと同層でかつ同材料からなる2層構造であることから該ゲート端子部GTMと同様の構成となっている。
《ドレイン端子部DTM》
実施例1に示したドレイン端子部DTM(図6)と同様の構成となっている。
《薄膜トランジスタTFT》
実施例1に示した薄膜トランジスタTFT(図2)と同様の構成となっている。
【0158】
実施例5.
図28は横電界方式の液晶表示装置の画素の他の実施例を示す平面図である。
【0159】
同図は画素電極PXおよび対向電極CTをともにたとえばITO膜等のような透明導電層で形成するとともにたとえば対向電極CTは画素電極PXと重ねられて画素領域のほぼ全域に形成されている。
【0160】
すなわち、対向電極CTは透明基板SUB1面にて画素領域の僅かな周辺を除く中央部の全域に形成されている。
【0161】
この対向電極CTには、画素領域の中央にて図中x方向に走行して形成される対向電圧信号線CLを介して対向電圧信号が供給されるようになっている。
【0162】
この対向電圧信号線CLは対向電極CT上に直接形成されるもので、ゲート信号線GLの形成の際に同時に形成されるようになっている。このため、対向電圧信号線CLは2層構造となっており、その下層はITO膜で上層はMo層で構成されている。
【0163】
また、画素電極PXは、対向電極CT(対向電圧信号線CL)を被う絶縁膜GI上に形成され、たとえばドレイン信号線DLと平行に延在されたストライプ状のパターンをなし、該ドレイン信号線DLと直交する方向に並設された複数の電極からなる。
【0164】
これら各画素電極PXは薄膜トランジスタTFT側の端部にて共通接続されるとともに、薄膜トランジスタTFTの半導体層AS面にまで延在されて該薄膜トランジスタTFTのソース電極SD2を構成する。
【0165】
この薄膜トランジスタTFTは、実施例1と同様にレジストリフロー方式によって形成されている。
《対向電圧信号線CL》
対向電圧信号線CLの断面は図30に示されている。
【0166】
2層構造からなる対向電圧信号線CLは、各層のエッチングレートを考慮した選択エッチングによって、その側壁に透明基板SUB1側に末広がり状となるテーパ面を形成できる。これにより、絶縁膜GIの乗り越え障害を回避できる。
【0167】
また、対向電圧信号線CLは、ITO膜からなる対向電極CTの上面に形成され、その下層はITO膜で構成されていることから、該対向電極CTとの密着性を確保することができる。
《ドレイン信号線DL》
ドレイン信号線DLの断面は図29に示されている。ドレイン信号線DLはレジストリフロー方式からなる薄膜トランジスタTFTと並行して形成され、半導体層AS、高濃度層d0、Mo層d1の順次積層体から構成され、その側壁において、透明基板SUB1側に末広がり状となるテーパが形成されるようになり、しかも、このテーパ面の途中において、詳しくは高濃度層d0の下層の半導体層ASの部分において段差が形成されるようになる。なお、薄膜トランジスタTFTの形成にはレジストリフロー方式に代えて上述のハーフ露光を用いてもよい。
【0168】
このため、このドレイン信号線DLの上層に形成される保護膜PSVおよび配向膜ORIの乗り越え障害を充分に回避することができる。
《ゲート端子部GTM、コモン端子部CTM》
実施例1に示したゲート端子部GTM(図5)と同様の構成となっている。
《ドレイン端子部DTM》
実施例1に示したドレイン端子部DTM(図6)と同様の構成となっている。
《薄膜トランジスタTFT》
実施例1に示した薄膜トランジスタTFT(図2)と同様の構成となっている。
【0169】
実施例6.
図31は本発明による液晶表示装置の画素の他の実施例を示す平面図で、図25と対応した図となっている。
【0170】
図31は、ハーフ露光方式を経て形成された画素の構成を示す。ここで、ゲート信号線GLは上述した実施例と同様にITO膜とMo層との2層構造となっているがこの構成は図示されていない。
《容量素子Cstg》
容量素子Cstgの断面は図32に示されている。
【0171】
容量素子Cstgは対向電圧信号線CLの上面に絶縁膜GIを介して画素電極をPXを重畳させて構成されている。
【0172】
対向電圧信号線CLはゲート信号線GLと同様に下層がITO膜g1で上層がMo層g2の2層構造からなり、画素電極PXは半導体層AS、高濃度層d0、Mo層d1、ITO膜ITO1の順次積層体からなっている。
《画素電極PX》
画素電極PXの断面は図33において明確に示されている。
【0173】
上述したように、画素電極PXは半導体層AS、高濃度層d0、Mo層d1、ITO膜の順次積層体からなっている。
【0174】
この場合、画素電極PXによる段差の不都合が考えられるが、その側壁は透明基板SUB1側に末広がりとなるなだらかなテーパ面が形成されることから、この上面に形成される保護膜PSVおよび配向膜ORIの乗り越え障害を充分緩和させることができる。
《ドレイン信号線DL》
ドレイン信号線DLの断面は図33に示されている。
【0175】
ドレイン信号線DLも、画素電極PXと同様に、半導体層AS、高濃度層d0、Mo層d1、ITO膜の順次積層体からなっている。
【0176】
このため、ドレイン信号線DLによる段差の不都合が考えられるが、その側壁は透明基板SUB1側に末広がりとなるなだらかなテーパ面が形成されることから、この上面に形成される保護膜PSVおよび配向膜ORIの乗り越え障害を充分緩和させることができる。
《ゲート端子部GTM》
ゲート端子部GTMの断面は図35に示されている。
【0177】
ゲート端子部GTMはゲート信号線GLの延在端を保護膜PSVおよび絶縁膜GIの順次孔開け(ドライエッチングによる選択エッチング)によって露出させることによって形成される。
【0178】
同図から明らかなように、下層をITO膜g1、上層をMo層g2として形成されるゲート信号線GLはそのゲート端子部GTMにおいて上層のMo層が除去された状態で形成されている。保護膜PSVおよび絶縁膜GIのドライエッチングによる孔開けの際に、選択比のとれないMo層がエッチングされてしまうからである。
【0179】
しかし、下層のITO膜g1は該エッチングのストッパーとしての機能を有して残存し、このITO膜g1によって充分にゲート端子部GTMとしての機能を有するようになる。しかも、このITO膜g1は酸化され難い材料からなるので、たとえば電食に対して信頼性のあるゲート端子部を構成することができる。
《ドレイン端子部DTM》
ドレイン端子部DTMの断面は図36に示されている。
【0180】
ドレイン信号線DLは半導体層AS、高濃度層d0、Mo層d1、ITO膜ITO1の順次積層体から構成されているため、保護膜PSVに孔開けを行うことによりドレイン端子部DTMが形成される。
【0181】
保護膜PSVの孔開けによってドレイン信号線DLの表面のITO膜が露出されるので、電食防止のためのITO膜形成を特に行う必要はなくなる。
《薄膜トランジスタTFT》
この実施例では、薄膜トランジスタTFTはハーフ露光方式で形成されたものとなっている。
【0182】
図37(a)ないし(f)は前記薄膜トランジスタTFTの形成方法の一実施例を示した工程図である。
【0183】
まず、図37(a)に示すように、ゲート信号線GL、ゲート絶縁膜GIの形成の後、このゲート絶縁膜GIの表面に半導体層AS、この半導体層ASの表面に高濃度層d0、Mo層d1を形成し、さらにITO膜ITO1を形成する。この場合、半導体層AS、高濃度層d0、Mo層d1、ITO膜ITO1は同一のチャンバーで連続して成膜する。
【0184】
図37(b)に示すように、ITO膜の表面にホトレジスト膜PRESを形成し、ホトマスクを用いた選択露光を行う。この場合のホトマスクとしては、格子構造のマスク、あるいはMoSiのような半透過型膜の膜厚を制御して製作されたマスクを用い、ドレイン信号線DL、ドレイン電極SD1、およびソース電極の形成領域、これら各電極の間の領域(チャネル部)に相当する部分の前記ホトレジスト膜PRESを残存させるようにする。この場合、チャネル部上のホトレジスト膜PRESの膜厚はそれ以外の領域上のホトレジスト膜PRESの膜厚よりも小さくなるようにする。
【0185】
すなわち、チャネル部において、ホトレジスト、Mo層d1、高濃度層d0のエッチング終了時間が、Mo層d1、高濃度層d0、半導体層ASのエッチング終了時間と同一(ほぼ同一)になるようにレジスト条件を制御する。
【0186】
図37(c)に示すように、ホトレジスト膜PRESをマスクとして、このマスクから露出されたITO層、Mo層d1、高濃度層d0、半導体層ASを選択エッチングする(たとえば半導体層AS及び高濃度層d0の選択エッチング用ガスとしてSF6、CF4等のフッ素系ガスが選定される)。
【0187】
これにより、薄膜トランジスタTFTを構成する半導体層ASは島状にエッチングされることになるが、そのチャネル部は少なくとも高濃度層d0をエッチングするに止まる。その後前記ホトレジスト膜PRESを除去する。
【0188】
図37(d)に示すように、保護膜PSVを形成する。
【0189】
図37(e)に示すように、保護膜PSVの表面に画素領域の周辺部(薄膜トランジスタTFTの形成領域を含む)を除く中央部に開口がなされたホトレジスト膜PRESを形成する。
【0190】
図37(f)に示すように、このホトレジスト膜PRESをマスクとし、このマスクから露出された保護膜PSVを除去する。なお、この保護膜PSVの孔開けの際は、ゲート端子部GTMおよびドレイン端子部DTMにおける孔開けも同時に行う。その後、該ホトレジスト膜PRESを除去する。
《製造方法》
図38(a)ないし(e)は、上述した液晶表示装置の製造方法の一実施例を示す工程図である。
【0191】
同図は、図37の工程図に、さらにゲート端子部GTNの部分の工程図をも併せ描いた図となっている。
【0192】
図38(a)は図37(b)に対応し、図38(c)は図37(c)に対応し、図38(d)は図37(e)に対応し、図38(e)は図37(f)に対応している。
【0193】
一連の工程は図39の表に示すようになっており、この表から判るように、ホト工程は、ゲート信号線GLのパターニング、ドレイン信号線DL(ドレイン電極、ソース電極)のパターニング、保護膜PSVのパターニングの3回で済むようになる。
【0194】
実施例7.
図40は本発明による液晶表示装置の画素の他の実施例を示す平面図で、図28と対応した図となっている。すなわち、たとえばITO膜からなる対向電極CTが画素領域の大部分に形成され、たとえばITO膜からなるストライプ状の画素電極PXが複数並設されている。この実施例の場合、対向電極CTと画素電極PXとの間に介在される絶縁膜は絶縁膜GIと保護膜PSVの2層構造となっている。そして、薄膜トランジスタTFTはレジストリフロー方式によって形成されている。
【0195】
なお、図40の41−41線の断面図を図41に、42−42線の断面図を図42に、44−44線の断面図を図44に、45−45線の断面図を図45に示している。
《ドレイン信号線DL》
ドレイン信号線DLは図41に示されている。ドレイン信号線DLは絶縁膜GI上に形成され、半導体層AS、高濃度層d0、Mo層d1の順次積層体で構成されている。
【0196】
そして、レジストリフロー方式で形成される薄膜トランジスタTFTと並行して形成されるため、ドレイン信号線DLの側壁はその半導体層AS面に段差を有するなだらかなテーパ面(透明基板SUB1側へ末広がる)が形成されている。
《ゲート信号線GL》
ゲート信号線GLの断面は図42に示されている。ゲート信号線GLは透明基板SUB1上に形成され、ITO膜g1とMo膜g2の順次2層膜から構成されている。その側壁は透明基板SUB1側へ末広がりとなるなだらかなテーパ面が形成されている。
《対向電圧信号線CL》
対向電圧信号線CLの断面は図42に示されている。対向電圧信号線CLはゲート信号線GLと同様にITO膜g1とMo膜g2の順次2層膜から構成されているが、このうちITO膜g1はMo膜g2に対して幅広に形成され対向電極CTの機能をもたせるようにしている。
【0197】
このように、対向電極CTは1層構造となっているにも拘らず、対向電圧信号線CLは該対向電極CTを構成する層の上にさらに別の材料の層が形成された2層構造となっているが、この対向電圧信号線CLと対向電極CTとの形成はハーフ露光方式の採用によって1回のホト工程で形成することができる。
【0198】
図43(a)ないし(d)は、このような場合の工程を示す図である。
【0199】
まず、図43(a)に示すように、透明基板SUB1の表面にたとえばITO膜g1とMo層g2の順次積層体が形成されている。
【0200】
そして、この積層体の表面に選択的にホトレジスト膜PRESが形成されているが、図43(b)に示すように、これらは異なる領域においてそれぞれ厚さが異なっている。このように厚さの異なるホトレジスト膜の形成は格子構造のホトマスク、あるいはMoSi等のような半透過型膜の膜厚を制御して製作されたホトマスクを用い、いわゆるハーフ露光をすることによって達成できる。
【0201】
その後、図43(c)に示すように、該ホトレジスト膜PRESをマスクとしてエッチングすることにより、上層のMo膜g2を選択エッチングできる。この場合、膜厚の大きなホトレジスト膜はその膜厚を小さくなって残存するが、膜厚の小さなホトレジスト膜は消失するようになる。
【0202】
そして、図43(d)に示すように、残存されたホトレジスト膜PRESをマスクとしてエッチングすることにより、下層のITO膜g1を選択エッチングできる。この場合、ホトレジスト膜が消失された側のMo層g2はこの際にエッチングされることになる。
《ゲート端子部GTM》
ゲート端子部GTMの断面は図44に示されている。ゲート信号線GLを被う絶縁膜GI、保護膜PSVに孔開けをするとによってゲート端子部GTMが形成される。
【0203】
この場合、該孔開けによってゲート信号線GLの上層のMo膜g2が除去され、さらに該孔およびその周辺に形成されたITO膜によってゲート端子部GTMの電食回避をさらに効果的ならしめている。
【0204】
なお、前記ITO膜は画素電極PXの形成と同時に形成されるようになっている。
《ドレイン端子部DTM》
ドレイン端子部DTMの断面は図45に示されている。ドレイン信号線DLを被う保護膜PSVに孔開けをすることによってドレイン端子部GTMが形成される。
【0205】
この場合、該孔およびその周辺に形成されたITO膜によってゲート端子部GTMの電食回避をはかっている。
【0206】
このITO膜も画素電極PXの形成と同時に形成されるようになっている。
《製造方法》
図46(a)ないし(d)、図47(e)ないし(h)、図48(i)は前記液晶表示装置の製造方法の一実施例を示す工程図で、薄膜トランジスタTFTと対向電極CTの部分を示している。
【0207】
まず、図46(a)に示すように、ゲート信号線GL、ゲート絶縁膜GIの形成の後、このゲート絶縁膜GIの表面に半導体層AS、高濃度層d0、Mo層d1を形成しする。この場合、半導体層AS、高濃度層d0、Mo層d0は同一のチャンバーで連続して成膜する。
【0208】
図46(b)に示すように、ITO膜の表面にホトレジスト膜PRESを形成し、ホトマスクを用いた選択露光を行う。この場合のホトマスクとしては、格子構造のマスク、あるいはMoSiのような半透過型膜の膜厚を制御して製作されたマスクを用い、ドレイン信号線DL、ドレイン電極SD1、およびソース電極の形成領域、これら各電極の間の領域(チャネル部)に相当する部分の前記ホトレジスト膜PRESを残存させるようにする。この場合、前記チャネル部上のホトレジスト膜PRESの膜厚はそれ以外の領域上のホトレジスト膜PRESの膜厚よりも小さくなるようにする。
【0209】
すなわち、チャネル部において、ホトレジスト、Mo層d1、高濃度層d0のエッチング終了時間が、Mo層d1、高濃度層d0、半導体層ASのエッチング終了時間と同一(ほぼ同一)になるようにレジスト条件を制御する。
【0210】
図46(c)に示すように、ホトレジスト膜PRESをマスクとして、このマスクから露出されたMo層d1、高濃度層d0、半導体層ASを選択エッチングする(たとえば半導体層AS及び高濃度層d0の選択エッチング用ガスとしてSF6、CF4等のフッ素系ガスが選定される)。
【0211】
これにより、薄膜トランジスタTFTを構成する領域以外の領域において半導体層ASが露出され、ホトレジスト膜PRESはその全域にわたって膜厚が小さくなる。そして、チャネル部においては該ホトレジスト膜PRESからMo層d1が露出するようになる。
【0212】
図46(d)に示すように、残存されたホトレジスト膜PRESをマスクとしてエッチングする。
【0213】
これにより、薄膜トランジスタTFTを構成する領域以外の領域において半導体層ASがエッチングされ絶縁膜GIが露出するようになる。
【0214】
また、チャネル部においてMo層d1、高濃度層d0がエッチングされ半導体層ASが露出するようになる。
【0215】
図47(e)に示すように、保護膜PSVを形成する。
【0216】
図47(f)に示すように、保護膜PSVの上面に薄膜トランジスタTFTのソース電極SD2のコンタクトホール形成部分に孔開けがされたホトレジスト膜PRESを形成する。そして、このホトレジスト膜PRESをマスクとして保護膜PSVをエッチングする。なお、この保護膜PSVの孔開けの際に、ゲート端子部GTMおよびドレイン端子部DTMにおける孔開けも同時に行う。その後該ホトレジスト膜PRESを除去する。
【0217】
図47(g)に示すように、保護膜PSVにコンタクトホールが形成され、このコンタクトホールからは薄膜トランジスタTFTのソース電極SD2の一部が露出される。
【0218】
図47(h)に示すように、保護膜PSV上にITO膜を形成し、このITO膜上に画素電極PXおよび薄膜トランジスタTFTのソース電極SD2と接続される画素電極PXの延在部を形成する領域上にホトレジスト膜PRESを形成する。
【0219】
図48(i)に示すように、前記ホトレジスト膜PRESをマスクとしてITO膜をエッチングし、その後、該ホトレジスト膜PRESを除去する。
【0220】
実施例8.
図49は本発明による液晶表示装置の画素の他の実施例を示す平面図で、図40と対応した図となっている。
【0221】
図40の場合と異なる部分はレジストリフロー方式を採用しているともに、保護膜PSVにコンタクト孔が形成されていない構造となっている。
【0222】
なお、図49の50−50の断面を図50に、51−51の断面を図51に示している。
《ドレイン信号線DL》
ドレイン信号線DLの断面は図50に示されている。このドレイン信号線DLは半導体層AS、高濃度層d0、Mo層d1、ITO層ITO1の順次積層体から構成されている。ここで、ITO層ITO1は積層体の側壁にまで及んで形成され、換言すれば、ドレイン信号線DL全体を覆うようにして形成されている。
《ゲート信号線GL》
ゲート信号線GLの断面は図51に示されている。ゲート信号線GLは透明基板SUB1上に形成され、ITO膜g1とMo膜g2の順次2層膜から構成されている。その側壁は透明基板SUB1側へ末広がりとなるなだらかなテーパ面が形成されている。
《対向電圧信号線CL》
対向電圧信号線CLの断面は図51に示されている。対向電圧信号線CLはゲート信号線GLと同様にITO膜g1とMo膜g2の順次2層膜から構成されているが、このうちITO膜g1はMo膜g2に対して幅広に形成され対向電極CTの機能をもたせるようにしている。
《ドレイン端子部DTM》
ドレイン端子部DTMの断面は図52に示されている。ドレイン信号線DLは半導体層AS、高濃度層d0、Mo層d1、ITO層ITO1の順次積層体からなり、該ITO膜ITO1は積層体の側壁にまで及んで形成されている。
【0223】
このドレイン信号線DLを被う保護膜PSVに孔開けをし、前記ITO膜の表面を露出させることによってドレイン端子部DTMが形成されている。
《製造方法》
図53(a)ないし(d)は前記液晶表示装置の製造方法の一実施例を示す工程図で、薄膜トランジスタTFTと対向電極CTの部分を示している。
【0224】
まず、図53(a)に示すように、透明基板SUB1の表面に、ゲート信号線GL、対向電極CT、対向電圧信号線CLを形成した後、これらを被ってゲート絶縁膜GIを形成する。
【0225】
絶縁膜GIの上面に半導体層AS、高濃度層d0、Mo層d1の順次積層させ、上述したレジストリフロー方式により薄膜トラジスタTFTおよびドレイン信号線DLを形成する。
【0226】
このように形成された透明基板SUB1の表面の全域にITO膜ITO1を形成し、その表面に画素電極PXの形成領域に相当する部分にホトレジスト膜PRESを形成する。
【0227】
次に、このホトレジスト膜PRESをマスクとしてITO膜ITO1をエッチングし、図53(b)に示すように画素電極PXを形成する。
【0228】
図53(c)に示すように、保護膜PSVを形成する。
【0229】
そして、図53(d)に示すように、図示しないホト工程を経ることによって保護膜PSVに孔開けを行い、画素領域の周辺を除く中央部に保護膜PSVが形成されていない構成とする。
【0230】
なお、この保護膜PSVの孔開けの際は、ゲート端子部GTMおよびドレイン端子部DTMの部分の孔開けを同時に行う。
【0231】
なお、上述の実施例では、ドレイン信号線DL、ドレイン電極SD1、ソース電極SD2を構成する導電層d1をモリブデン(Mo)で形成したが、この材料に代えて他の高融点金属、たとえばタングステン(W)、クロム(Cr)、チタン(Ti)、タンタル(Ta)であっても同様の効果を奏する。
【0232】
また、上述した各ITO膜に代えてたとえばIZO(Indium-Zinc-Oxide)膜を用いてもよい。
【0233】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置によれば、信号線の配線比抵抗の小さいものが得られる。
【0234】
また、本発明による液晶表示装置によれば、基板の液晶側の面にて急俊な段差の少ないものが得られる。
【0235】
また、本発明による液晶表示装置の製造方法によれば、その工程の低減を図ることができる。
【図面の簡単な説明】
【図1】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図2】図1の2−2線における断面図である。
【図3】図1の3−3線における断面図である。
【図4】図1の4−4線における断面図である。
【図5】図1の5−5線における断面図である。
【図6】図1の6−6線における断面図である。
【図7】図1に示すゲート信号線の製造方法の一実施例を示す工程図である。
【図8】図1に示す薄膜トランジスタの製造方法の一実施例を示す工程図である。
【図9】図1に示す液晶表示装置の製造方法の一実施例を示す工程図である。
【図10】図1に示す液晶表示装置の製造方法の一実施例を示す表である。
【図11】本発明による液晶表示装置の他の実施例を示す図で、その薄膜トランジスタの断面を示す図である。
【図12】本発明による液晶表示装置の他の実施例を示す図で、そのドレイン信号線およびその近傍の断面を示す図である。
【図13】本発明による液晶表示装置の他の実施例を示す図で、そのゲート端子部の断面を示す図である。
【図14】本発明による液晶表示装置の他の実施例を示す図で、そのドレイン端子部の断面を示す図である。
【図15】本発明による液晶表示装置の他の実施例を示す図で、その薄膜トランジスタの製造方法の一実施例を示す工程図である。
【図16】本発明による液晶表示装置の製造方法の一実施例を示す工程図である。
【図17】本発明による液晶表示装置の製造方法の一実施例を示す表である。
【図18】本発明による液晶表示装置の他の実施例を示す図で、その薄膜トランジスタの断面を示す図である。
【図19】本発明による液晶表示装置の他の実施例を示す図で、そのドレイン信号線およびその近傍の断面を示す図である。
【図20】本発明による液晶表示装置の他の実施例を示す図で、そのゲート端子部の断面を示す図である。
【図21】本発明による液晶表示装置の他の実施例を示す図で、そのドレイン端子部の断面を示す図である。
【図22】本発明による液晶表示装置の他の実施例を示す図で、その薄膜トランジスタの製造方法の一実施例を示す工程図である。
【図23】本発明による液晶表示装置の製造方法の一実施例を示す工程図である。
【図24】本発明による液晶表示装置の製造方法の一実施例を示す表である。
【図25】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図26】図25の26−26線における断面図である。
【図27】図25の27−27線における断面図である。
【図28】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図29】図25の29−29線における断面図である。
【図30】図25の30−30線における断面図である。
【図31】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図32】図25の32−32線における断面図である。
【図33】図25の33−33線における断面図である。
【図34】図25の34−34線における断面図である。
【図35】図25に示す液晶表示装置のゲート端子部の一実施例を示す断面図である。
【図36】図25に示す液晶表示装置のドレイン端子部の一実施例を示す断面図である。
【図37】図25に示す液晶表示装置の薄膜トランジスタの製造方法の一実施例を示す工程図である。
【図38】図25に示す液晶表示装置の一実施例を示す工程図である。
【図39】図25に示す液晶表示装置の一実施例を示す表である。
【図40】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図41】図40の41−41線における断面図である。
【図42】図40の42−42線における断面図である。
【図43】ハーフ露光方式を示す説明図である。
【図44】図40の44−44線における断面図である。
【図45】図40の45−45線における断面図である。
【図46】図40に示す薄膜トランジスタの製造方法の一実施例を示す工程図である。
【図47】図40に示す薄膜トランジスタの製造方法の一実施例を示す工程図で、図46に続く図である。
【図48】図40に示す薄膜トランジスタの製造方法の一実施例を示す工程図で、図47に続く図である。
【図49】本発明による液晶表示装置の画素の他の実施例を示す平面図である。
【図50】図49の50−50線における断面図である。
【図51】図49の51−51線における断面図である。
【図52】図49に示すドレイン端子部の断面図である。
【図53】図49に示す薄膜トラジスタの製造方法の一実施例を示す工程図である。
【図54】本発明による液晶表示装置の等価回路の一実施例を示す図である。
【符号の説明】
SUB…透明基板、GL…ゲート信号線、DL…ドレイン信号線、TFT…薄膜トランジスタ、Cadd、Cstg…容量素子、PX…画素電極、CT…対向電極、CL…対向電圧信号線、ITO…ITO膜、AS…半導体層、d0…高濃度層、d0…Mo層、BM…ブラックマトリクス、GI…絶縁層、SKD…遮光膜、PSV…保護膜、ORI…配向膜。
Claims (6)
- 基板上に、対向電極、ゲート信号線、及び対向電圧信号線を形成する工程と、
前記基板上に、前記対向電極、前記対向電圧信号線、前記ゲート信号線をも被って絶縁膜を形成する工程と、
前記絶縁膜上に半導体層、高濃度層、導電層の順次積層体を形成する工程と、
レジストリフロー方式を用いて、前記導電層および前記高濃度層を選択エッチングして薄膜トランジスタのドレイン電極およびソース電極、ドレイン信号線を形成するとともに、前記半導体層を選択エッチングする工程と、
前記薄膜トランジスタのソース電極と一部が直接に重畳された透明導電膜からなる画素電極を形成する工程と、
前記薄膜トランジスタのドレイン電極およびソース電極上、前記ドレイン信号線上、前記画素電極上を含む前記基板上に配向膜を形成する工程とを有し、
前記レジストリフロー方式は、前記導電層上であって、前記薄膜トランジスタのドレイン電極およびソース電極の形成領域上、前記ドレイン信号線の形成領域上にホトレジスト膜を形成する工程と、前記ホトレジスト膜をマスクとして前記ホトレジスト膜の周囲における前記導電層、前記高濃度層、及び前記半導体層をエッチングする工程と、前記ホトレジスト膜を変形させて、少なくとも前記ドレイン電極およびソース電極の形成位置の前記導電層及び前記半導体層の側壁面、前記ドレイン信号線の形成位置の前記導電層及び前記半導体層の側壁面、及び前記ドレイン電極と前記ソース電極との間に、前記ホトレジスト膜を存在させる工程と、変形させた前記ホトレジスト膜をマスクとして前記ホトレジスト膜の周囲における前記半導体層をエッチングする工程からなることを特徴とする液晶表示装置の製造方法。 - 前記画素電極を形成する際に、前記ドレイン信号線のドレイン端子部の形成領域に前記透明導電膜を同時に皮膜することを特徴とする請求項1に記載の液晶表示装置の製造方法。
- 前記ホトレジスト膜の変形は、ベーキング、有機溶剤雰囲気中での溶解、あるいは水に浸漬させることにより、行うことを特徴とする請求項1に記載の液晶表示装置の製造方法。
- 前記ドレイン信号線を形成する導電層と半導体層の積層体は、前記基板側に末広がり状となるテーパ形状に形成されることを特徴とする請求項1に記載の液晶表示装置の製造方法。
- 前記画素電極と前記配向膜の間に、保護膜を形成する工程を有することを特徴とする請求項1に記載の液晶表示装置の製造方法。
- 前記画素電極と前記対向電極の間に、保護膜を形成する工程を有することを特徴とする請求項1に記載の液晶表示装置の製造方法。
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