KR20090055208A - 씨오티 구조 액정표시장치용 어레이기판 및 그 제조방법 - Google Patents

Abstract

본 발명은 액정표시장치에 관한 것으로, 특히 컬러필터를 스위칭 소자인 박막트랜지스터(Thin Fim Transistor : TFT)와 동일한 기판에 형성하는 COT (Color filter on TFT) 구조 액정표시장치용 어레이 기판의 제조방법에 관한 것이다.

본 발명은, 종래의 COT 구조 액정표시장치용 어레이 기판의 제조 방법에 비해 마스크 공정이 증가하지 않으면서, 게이트 전극 상부에 섬 형상의 반도체층(특히, 액티브층)을 구성함으로써 누설전류의 문제를 해결하고, 또한 반도체층이 데이터 배선 하부로 돌출되지 않도록 구성하여 웨이비 노이즈 및 개구율 감소의 문제를 해결하게 된다.

COT, 웨이비 노이즈, 누설전류

Description

씨오티 구조 액정표시장치용 어레이기판 및 그 제조방법 {Array Substrate for COT type Liquid Crystal Display Device and Method of Fabricating the same}

본 발명은 액정표시장치에 관한 것으로, 특히 컬러필터를 스위칭 소자인 박막트랜지스터(Thin Fim Transistor : TFT)와 동일한 기판에 형성하는 COT (Color filter on TFT) 구조 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것이다.

일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.

따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.

현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.

상기 액정표시장치는 컬러필터, 공통전극 등이 형성된 상부기판과 스위칭 소자, 화소전극 등이 형성된 하부 기판과, 상기 두 기판 사이에 개재된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극 사이에 상하로 걸리는 전기장에 의해 액정을 구동하는 방식으로 투과율과 개구율 등의 특성이 우수하다.

또한, 상부 및 하부 기판 각각에 형성되었던 컬러필터와 스위칭 소자를 동일한 기판에 형성하는 기술이 제안되어 왔다. 이는 이른바 COT (Color filter On TFT) 구조로, 컬러필터를 스위칭 소자가 형성되는 하부기판에 형성하는 구성이다. 이는 상부 및 하부 기판을 합착하는 공정에서 고려되는 합착마진을 줄여 개구율 등의 향상을 목적으로 하는 것이다.

종래의 COT 구조 액정표시장치에 대하여 아래의 도 1 및 도 2를 참조하여 설명한다.

도 1은 종래 기술에 따른 COT 구조 횡정계형 액정표시장치의 어레이 기판을 도시한 평면도이다.

도시한 바와 같이, COT 구조 액정표시장치의 어레이 기판(10)은 투명한 기판(12) 상에 게이트 배선(14)과 데이터 배선(30)이 교차하면서 형성되어 화소영역(P)을 정의하고 있으며, 게이트 배선(14)과 데이터 배선(30)의 교차지점에는 박막트랜지스터(T)가 형성되어 있다. 박막트랜지스터(T)는 게이트 전극(16) 반도체 층(24)과, 서로 이격되어 있는 소스 전극(32)과 드레인 전극(34)을 포함하고 있다. 소스 및 드레인 전극(32, 34)과 데이터 배선(30) 하부에는 반도체층(24)이 형성되고, 반도체층(24) 중 액티브층(미도시)은 그 제조 공정의 특성상 소스 및 드레인 전극(32, 34)과 데이터 배선(30)으로부터 돌출되어 있는 형태를 갖게 된다. 즉, 액티브층(미도시)이 소스및 드레인 전극(32, 34)과 데이터 배선(30)의 폭보다 더 넓은 폭을 갖게 되며, 이는 누설전류, 웨이비 노이즈, 개구율 감소 등의 문제를 일으킨다. 그 자세한 이유는 그 제조 공정을 설명하는 도 2a 내지 도 2g를 통해 설명한다.

또한, 화소영역(P)에, 박막트랜지스터(T)의 드레인 전극(34)과 제 1 콘택홀(CH1)을 통해 연결되는 화소전극(50)이 형성되어 있다. 화소전극(50)은 전단의 게이트 배선(14)과 중첩되면서, 그 하부에 형성되어 있는 섬형상의 금속패턴(36)과 제 2 콘택홀(CH2)을 통해 연결되는 구성을 갖는데, 이에 의해 스토리지 캐패시터(Cst)가 구성된다. 각 화소영역(P)에는 적, 녹, 청색 중 어느 하나의 색을 갖는 컬러필터(R, G, B)가 형성됨으로써, COT 구조 액정표시장치용 어레이기판(10)을 구성하게 된다.

위와 같이, 통상 상부기판에 형성되던 컬러필터가 COT 구조의 특성상 스위칭 소자인 박막트랜지스터 등과 함께 하부기판에 형성되기 때문에, 상부기판에는 일반적으로 박막트랜지스터 등 비표시영역을 가리기 위한 블랙매트릭스와, 화소전극(50)과 함께 전계를 형성하는 공통전극만이 형성되게 된다.

도 2a 내지 도 2g는 도 1의 II-II선을 따라 절단한 부분의 제조 공정별 단면 도이다.

컬러필터를 하부기판에 형성하는 COT 구조의 경우, 컬러필터의 형성을 위한 공정으로 인해 마스크 공정 수가 증가할 수 밖에 없으며, 마스크 공정 수를 줄이기 위한 방편 중 하나가 반도체층과 소스 및 드레인 전극을 하나의 마스크 공정으로 형성하는 것이며, 이를 도 2a 내지 도 2g에 도시하였다.

도 2a는 제 1 마스크 공정을 보여준다. 도시한 바와 같이, 기판(12) 상에 제 1 금속층(미도시)을 형성하고, 제 1 마스크 공정에 의해 제 1 금속층(미도시)을 패터닝함으로써, 기판(12) 상에 게이트 배선(14)과 이와 연결되어 있는 게이트 전극(16)을 형성한다. 기판(12) 상에는 화소전극이 위치하며 영상 표시의 영역이 되는 화소영역(P)과, 스위칭 소자인 박막트랜지스터가 형성될 스위칭영역(S)과, 스토리지 캐패시터가 형성될 캐패시터 영역(C)이 정의되어 있다. 따라서, 게이트 전극(16)은 스위칭영역(S)에 형성되고, 게이트 배선(14)은 화소영역(P)의 경계를 따라 캐패시터 영역(C)에 형성되게 된다. 이후, 게이트 전극(16) 등을 덮으며, 기판(12)의 전면에 게이트 절연막(18)을 형성한다.

도 2b 내지 도 2d는 제 2 마스크 공정을 보여준다.

도 2b에 도시한 바와 같이, 게이트 절연막(18) 상에 순수 비정질 실리콘층(20), 불순물 비정질 실리콘층(21) 및 제 2 금속층(22)을 순차적으로 적층하고, 그 상부에 포토레지스트와 같은 물질을 도포하여 포토레지스트층(미도시)을 형성한다. 그리고, 포토레지스트층(미도시) 상부에 투과부(TA), 반투과부(HTA) 및 차단부(BA)를 갖는 마스크(M)를 위치시킨다. 여기서, 반투과부(HTA)는 투과부(HT)보다 작고 차단부(BA)보다 큰 투과율을 갖는다. 위와 같이 반투과부(HTA)를 포함하는 마스크(M)를 이용하여 포토레지스트층(미도시)을 노광 및 현상함으로써, 각각 제 1 및 제 2 두께(t1, t2)를 가지며, 각각 차단부(BA)와 반투과부(HTA)에 대응하는 위치에 제 1 및 제 2 포토레지스트패턴(72a, 72b)을 형성한다. 제 1 포토레지스트패턴(72a)은 스위칭영역(S)과 캐패시터영역(C)에 형성되고, 제 1 포토레지스트패턴(72a)의 제 1 두께(t1)보다 작은 제 2 두께(t2)를 갖는 제 2 포토레지스트패턴(72b)은 스위칭 영역(S)의 중앙부, 즉 게이트 전극(16)에 대응하여 형성된다. 제 1 및 제 2 포토레지스트패턴(72a, 72b) 외부로, 마스크(M)의 투과부(TA)에 대응하는 포토레지스트층(미도시)이 모두 제거되어 제 2 금속층(22)을 노출시키게 된다.

다음, 도 2c에 도시한 바와 같이, 제 1 및 제 2 포토레지스트패턴(도 2b의 72a, 72b) 외부로 노출된 제 2 금속층(도 2b의 22)과 그 하부의 불순물 비정질 실리콘층(도 2b의 21) 및 순수 비정질 실리콘층(도 2b의 20)을 차례로 제거함으로써, 스위칭영역(S)에 순차적으로 적층된 제 1 순수 비정질 실리콘 패턴(20a), 제 1 불순물 비정질 실리콘 패턴(21a) 및 제 1 금속패턴(22a)을 게이트 절연막(18) 상에 형성한다. 동시에, 캐패시터 영역(C)에 순차적으로 적층된 제 2 순수 비정질 실리콘 패턴(20b), 제 2 불순물 비정질 실리콘 패턴(21b) 및 제 2 금속패턴(22b)을 게이트 절연막(18) 상에 형성한다. 따라서, 제 1 및 제 2 포토레지스트패턴(도 2b의 72a, 72b)이 형성되어 있지 않은 영역에는 게이트 절연막(18)이 외부로 노출되게 된다.

그리고, 제 1 및 제 2 포토레지스트패턴(도 2b의 72a, 72b)에 대하여 애 싱(ashing) 공정을 진행하여, 제 2 두께를 갖는 제 2 포토레지스트패턴(도 2b의 72b)을 제거하여 게이트 전극(16)에 대응하는 제 1 금속패턴(22a)을 노출시킨다. 동시에 제 1 포토레지스트패턴(도 2b의 72b)도 애싱되어 제 3 두께(t3)를 갖는 제 3 포토레지스트패턴(72c)를 형성한다. 이때, 제 1 포토레지스트패턴(도 2b의 72b) 끝단 측면에 대하여도 애싱 공정이 진행되기 때문에, 제 3 포토레지스트패턴(72c) 주변으로 제 1 및 제 2 금속패턴(22a, 22b)이 노출되게 된다.

다음, 도 2d에 도시한 바와 같이, 스위칭영역(S)에 있어서 게이트 전극(16)에 대응하여 노출된 제 1 금속패턴(도 2c의 22a)을 제거하여, 서로 이격되어 있는 소스 전극(32) 및 드레인 전극(34)을 형성하고, 소스 및 드레인 전극(32, 34)을 마스크로 이용하여 제 1 불순물 비정질 실리콘패턴(도 2c의 21a)을 제거함으로써 그 하부의 제 1 순수 비정질 실리콘패턴(도 2c의 20a)를 노출시킨다. 여기서, 제 1 불순물 비정질 실리콘패턴(도 2c의 21a)은 중앙부가 제거되어 소스 및 드레인 전극(32, 34) 하부에 서로 이격하는 오믹콘택층(24b)이 되고, 제 1 순수 비정질 실리콘패턴(도 2c의 20a)이 오믹콘택층(24b) 사이에서 노출됨으로써 채널 영역이 정의된 액티브층(24a)이 된다. 상기 오믹콘택층(24b)과 액티브층(24a)은 반도체층(24)을 구성한다. 즉, 스위칭영역(S)에는 게이트 전극(16), 게이트 절연막(18), 액티브층(24a)과 오믹콘택층(24b)으로 이루어지는 반도체층(24), 소스 전극(32) 및 드레인 전극(34)이 적층되어 있는 구성이 되며, 이는 스위칭 소자인 박막트랜지스터(T)를 구성한다.

한편, 캐패시터영역(C)에 있어서도 제 3 포토레지스트패턴(도 2c의 72c) 주 변으로 노출되어 있는 제 2 금속패턴(도 2c의 22b)과 제 2 불순물 비정질 실리콘 패턴(도 2c의 21b)이 제거되어, 그 하부의 제 2 순수 비정질 실리콘 패턴(도 2c의 20b)의 끝단을 노출시키게 되며, 게이트 배선(14)에 대응하여, 게이트 절연막(18), 제 1 반도체 패턴(26a) 및 제 2 반도체 패턴(26b)로 이루어지는 반도체 패턴(26)과 금속패턴(36)이 적층된 구조가 된다.

도시되어 있지 않으나, 화소영역(P)의 경계에 게이트 배선(14)과 교차하여 화소영역(P)을 정의하고 소스 전극(32)으로부터 연장되는 데이터 배선이 형성된다. 위와 같이 데이터 배선은 소스 전극(32)으로부터 연장되어 형성되기 때문에 소스 전극(32)이 형성된 부분과 동일한 적층 구조를 갖게 된다. 즉, 데이터 배선 하부에도 액티브층(24a)으로부터 연장되는 제 3 반도체 패턴과 오믹콘택층(24b)으로부터 연장되는 제 4 반도체 패턴이 형성된다. 다음으로, 제 3 포토레지스트패턴(72c)를 제거한다.

도 2e는 제 3 마스크 공정을 보여준다. 도시한 바와 같이, 제 3 포토레지스트패턴(도 2d의 72c)를 제거한다. 그리고, 컬러필터를 형성하기 이전에 소스 및 드레인 전극(32, 34)과 데이터 배선(미도시) 및 금속패턴(36) 상부로 질화실리콘 또는 산화실리콘 등을 포함하는 무기절연물질을 이용하여 제 1 보호층(38)을 형성한다. 만약, 제 1 보호층(38)을 형성하지 않고 컬러필터를 형성하게 된다면, 박막트랜지스터(T)의 특성을 결정하는 노출된 액티브층(24a)이 컬러필터의 형성과정에서 오염되게 되며, 이는 박막트랜지스터(T)의 특성 저하를 초래하게 된다. 따라서, 제 1 보호층(38)의 형성은 필수적인 공정이다.

다음, 제 1 보호층(38) 상부로, 녹색 안료를 도포하고 제 3 마스크 공정에 의해 패터닝함으로써, 화소영역(P)에 대응하는 녹색컬러필터(G)를 형성한다. 그리고, 도시되어 있지 않으나, 이웃한 화소영역(P)에 제 4 및 제 5 마스크 공정을 이용하여 적색 및 청색 컬러필터를 형성한다.

도 2f는 제 6 마스크 공정을 보여준다. 도시한 바와 같이, 녹색 컬러필터(G) 및 적색, 청색 컬러필터(미도시)의 상부로 무기절연물질을 이용하여 제 2 보호층(42)을 형성하고, 제 6 마스크 공정에 의해 스위칭 영역(S)의 드레인 전극(34)과 캐패시터 영역(C)의 금속패턴(36)을 각각 노출시키는 제 1 및 제 2 콘택홀(CH1, CH2)을 형성한다. 제 2 보호층(42)은 녹색 컬러필터(G) 및 적색, 청색 컬러필터(미도시)으로부터 안료 물질이 용출되어 액정을 오염시키는 문제를 방지하는 역할을 한다.

다음, 제 7 마스크 공정을 도시한 도 2g에 도시한 바와 같이, 제 2 보호층(42)의 상부로 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명 도전성 물질을 증착하고 제 7 마스크 공정을 진행하여 화소영역(P)에 화소전극(50)을 형성한다. 화소전극(50)은 제 1 콘택홀(CH1)을 통해 드레인 전극(34)과 접촉함으로서 박막트랜지스터(T)와 연결되며, 제 2 콘택홀(CH2)을 통해 금속패턴(36)과 연결된다. 여기서, 게이트 배선(16)과 금속패턴(36)은 상하로 중첩되게 되어 스토리지 캐패시터(Cst)를 구성하게 된다.

위와 같은 공정에 의해 COT 구조의 액정표시장치용 어레이 기판이 완성된다. 앞서 설명한 바와 같이, CTO 구조에 따라 증가할 수 밖에 없는 마스크 공정에 의해 제조 공정의 부담을 경감하기 위해 반도체층과 소스, 드레인 전극을 하나의 마스크로 형성하게 되는데, 이에 의해 몇 가지 문제가 발생한다.

즉, 완성된 어레이 기판을 보여주는 도 2g에서, 소스 전극(32), 드레인 전극(34) 주변으로, 이른바 액티브 테일(active tail)로 지칭되는, 순수 비정질 실리콘으로 이루어지는 액티브층(24a)이 노출되게 되는데, 이는 기판(12) 하부에 위치하는 백라이트 유닛(미도시)에서 공급되는 빛 및 외부의 빛에 노출되어 누설전류(Ioff)를 발생시키게 되어 박막트랜지스터(T)의 특성 저하를 가져온다. 또한, 데이터 배선(미도시)의 주변으로도 순수 비정질 실리콘으로 이루어지며 액티브층으로 연장되는 반도체 패턴이 돌출되어 빛에 노출되게 되며, 이는 화소전극(50)과의 사이에서 웨이비 노이즈(wavy noise) 문제를 발생시켜 영상 품질의 저하를 가져오게 된다. 또한, 데이터 배선(미도시) 주변으로 노출된 반도체 패턴을 가리기 위해, 상부전극에는 보다 큰 폭의 블랙매트릭스가 존재하여야 하기 때문에 개구율 감소의 문제를 발생시키게 된다.

본 발명은 COT 구조 액정표시장치용 어레이 기판의 제조 공정에 있어서, 마스크 공정 수의 증가 없이 향상된 품질을 갖는 COT 구조 액정표시장치용 어레이기판을 제공하고자 한다.

즉, 소스 전극, 드레인 전극과 데이터 배선 주변으로 돌출되는 비정질 실리콘 물질에 의해 발생하는 누설전류, 웨이비 노이즈, 개구율 감소의 문제를 방지하여, 우수한 품질의 영상을 제공할 수 있는 COT 구조 액정표시장치dyd 어레이 기판 및 그 제조방법을 제안하고자 한다. 특히, 소스 전극과 반도체층을 하나의 마스크로 형성하면서도, 소스 전극과 데이터 배선 사이에서 비정질 실리콘으로 이루어지는 액티브층이 노출되는 것을 방지하여 박막트랜지스터의 특성 저하를 방지하고자 한다.

위와 같은 문제의 해결을 위하여, 본 발명은

본 발명은 종래에 반도체층과 소스, 드레인 전극을 동시에 형성하는 기술에 비교하여 볼 때, 마스크 수의 증가 없이 누설전류 및 웨이비 노이즈의 문제를 해결하고, 또한 향상된 개구율을 갖는 COT 구조 액정표시장치용 어레이기판의 제공이 가능하다.

즉, 게이트 전극 상부에 섬 형상을 갖는 반도체층을 형성함으로써 반도체층(특히 액티브층)의 노출에 의한 문제를 해결한다. 또한 소스 전극과 반도체층을 하나의 마스크로 형성하면서도, 소스 전극과 데이터 배선 사이 영역에 반도체층이 존재하지 않도록 함으로써, 박막트랜지스터의 특성 저하를 해결하는 효과를 갖는다.

그리고, 박막트랜지스터의 제조 공정에서, 액티브층 형성 공정을 컬러필터 형성 이후로 변경함으로써, 액티브층의 보호를 위해 컬러필터 형성 전에 형성하여야만 했던 보호층을 생략할 수 있다.

본 발명은 섬(islande) 형상의 반도체층을 구비하여 누설전류, 웨이비 노이즈 및 개구율 감소의 문제를 해결하고, 또한 박막트랜지스터의 액티브층을 컬러필터 형성공정에서 보호하기 위한 보호층을 생략한 간단한 구조의 COT 구조 액정표시장치용 어레이기판의 제조공정을 제공한다.

도 3은 본 발명의 실시예에 따른 COT 구조 액정표시장치용 어레이기판에 대한 개략적인 평면도이다.

도시한 바와 같이, COT 구조 액정표시장치의 어레이 기판(100)에는 투명한 기판(110) 상에 게이트 배선(112)과 데이터 배선(130)이 교차하면서 형성되어 화소영역(P)을 정의하고 있으며 상기 게이트 배선(112)과 상기 데이터 배선(130)의 교차지점에는 박막트랜지스터(T)가 형성되어 있다. 상기 데이터 배선(130)은 화소영 역(P)의 중간 부분에서 꺾여진 형상을 가져, 멀티 도메인 구조를 가능하게 한다. 다만, 데이터 배선(130)의 형상이 이에 한정되는 것은 아니며, 꺾인 부분을 갖지 않는 직선 형상일 수 있음은 물론이다. 상기 박막트랜지스터(T)는 상기 게이트 배선(112)과 연결되어 있는 게이트 전극(114)과 상기 게이트 전극(114) 상부의 반도체층(124)과, 상기 반도체층(124) 상부에 데이터 배선(130)과 전기적으로 연결되는 소스 전극(132)과 상기 소스 전극(132)으로부터 이격되어 있는 드레인 전극(134)을 포함하고 있다. 상기 소스 전극(132)은 이를 덮으며, 상기 데이터 배선(130)으로 연장하여 상기 제 4 콘택홀(CH4)을 통해 상기 데이터 배선(130)과 접촉하는 소스전극연결패턴(156)에 의해 상기 데이터 배선(130)과 연결된다.

여기서, 본 발명에 따른 어레이 기판(100)은, 도 1을 통해 도시한 종래의 어레이 기판과 달리, 액티브층(미도시)을 포함하는 반도체층(124)은 게이트 전극(114) 상부에만 섬 형상으로 이루어진다. 즉, 소스 전극(132)과 반도체층(124)이 하나의 마스크를 이용하여 형성되지만, 상기 소스 전극(132)은 상기 데이터 배선(130)과 직접 연결되지 않고, 상기 소스전극연결패턴(156)에 의해 간접적으로 연결된다. 상기 액티브층(미도시)은 상기 게이트 전극과 같거나 작은 면적을 갖고 완전히 중첩하도록 구성되며, 상기 소스 및 드레인 전극(132, 134)은 상기 액티브층(미도시) 상부에 구성된다. 즉, 액티브층(미도시)을 포함하는 반도체층(124)과 소스 및 드레인 전극(132, 134)는 모두 게이트 전극(114) 상부에 섬 형상으로 위치한다. 이에 의하여 상기 소스 전극(132)과 상기 데이터 배선(130) 사이 영역에는 반도체층(124)이 존재하지 않게 되어 박막트랜지스터(T)의 특성 저하를 방지할 수 있 게 된다.

위와 같이, 게이트 전극(114)에만 섬 형상을 갖는 반도체층(124)이 구성되기 때문에, 종래와 같이 박막트랜지스터(T)에서의 누설전류에 의해 특성 저하 문제가 발생할 여지가 없고, 또한 데이터 배선(130) 주변으로 반도체 패턴이 돌출되지 않기 때문에 웨이비 노이즈 문제가 해결되고, 이를 가리기 위한 블랙매트릭스의 폭 증가를 요하지 않게 되어 개구율 감소의 문제 역시 해결할 수 있게 된다.

또한, 화소영역(P)에, 박막트랜지스터(T)의 드레인 전극(134)과 화소전극(150)이 형성되며, 상기 화소전극(150)은 상기 전단의 게이트 배선(112)과 중첩되어 있는 스토리지 패턴(136)과 제 3 콘택홀(CH3)을 통해 연결되도록 구성된다. 여기서, 게이트배선(112)의 중첩부분을 제 1 전극으로 하고, 화소전극(150)의 중첩부분을 제 2 전극으로 하며, 제 1 및 제 2 전극 사이에 개재되어 있는 절연층(미도시)을 유전체층으로 하여, 스토리지 캐패시터(Cst)를 구성하게 된다.

또한, 각 화소영역(P)에는 적, 녹, 청색 중 어느 하나의 색을 갖는 컬러필터(R, G, B)가 형성된다. 즉, COT 구조의 특성 상, 상기 컬러필터(R, G, B)는 박막트랜지스터(T)가 형성된 동일한 기판(110)에 형성된다.

또한, 게이트 배선(112)의 일 끝단에는 게이트 배선(112)에 신호를 인가하기 위한 게이트 패드(118)가 형성되고, 상기 게이트 패드(118)와 제 1 콘택홀( CH1)을 통해 연결되는 게이트 패드 단자(152)가 형성된다. 또한, 데이터 배선(130)의 일 끝단에는 데이터 배선(130)에 신호를 인가하기 위한 데이터 패드(119)가 형성되고, 상기 데이터 패드(119)와 제 2 콘택홀(CH2)을 통해 연결되는 데이터 패드 단 자(154)가 형성되어 있다.

본 발명의 실시예에 있어서의 가장 큰 특징은 마스크 공정의 증가 없이, 섬 형상의 반도체층을 형성할 수 있는 제조 방법에 관한 것이며, 이를 도 4a 내지 도 4h, 도 5a내지 도 5h, 도 6a내지 도 6h을 참조하여 설명한다.

도 4a 내지 도 4h는 도 3의 IV-IV를 따라 절단한 부분의 제조 공정별 단면도이고, 도 5a내지 도 5h는 도 3의 V-V를 따라 절단한 부분의 제조 공정별 단면도이며, 도 6a내지 도 6h는 도 3의 VI-VI을 따라 절단한 부분의 제조 공정별 단면도이다. 설명의 편의를 위하여, 기판 상에는 박막트랜지스터가 형성되는 스위칭 영역(S)을 포함하는 화소영역(P)과, 스토리지 캐패시터가 형성되는 캐패시터영역(C)과, 게이트 패트 및 데이터 패드가 각각 형성되는 게이트 패드부(GP) 및 데이터 패드부(DP)를 정의한다.

도 4a, 5a, 6a는 제 1 마스크 공정을 보여준다. 도시된 바와 같이, 기판(110) 상에 제 1 금속층(미도시)을 형성하고 패터닝하여 상기 화소영역(P)의 경계를 따라 일방향으로 연장되며 게이트 배선(112)과, 상기 스위칭 영역(S)에 상기 상기 게이트 배선(112)과 연결되는 게이트 전극(114)을 형성한다. 상기 게이트 배선(112)은 상기 캐패시터영역(C)에 대응하여 위치한다. 상기 제 1 금속층(미도시)은 알루미늄, 알루미늄 합금, 텅스텐, 크롬, 몰리브덴 중 적어도 어느 하나의 물질로 이루어진다. 또한, 상기 게이트 배선(112)의 일 끝단에 연결되어 상기 게이트 패드부(GP)에 게이트 패드(118)가 형성된다.

다음, 상기 게이트 배선(112), 게이트 전극(114), 게이트 패드(118)가 형성 되어 있는 기판(110)의 전면에 질화실리콘 또는 산화실리콘 등과 같은 무기절연물질을 증착하여 게이트 절연막(120)을 형성한다.

도 4b, 도 5b, 도 6b는 제 2 마스크 공정을 보여준다. 도 4b, 5b, 6b에 도시된 바와 같이, 상기 게이트 절연막(120) 상에 순수 비정질 실리콘층(미도시), 불순물 비정질 실리콘층(미도시) 및 제 2 금속층(미도시)을 연속하여 증착하고 패터닝하여, 상기 게이트 전극(114)에 대응하여 서로 동일한 면적과 동일한 형상을 갖고 완전히 중첩하는 제 1 순수 비정질 실리콘 패턴(121a)과, 제 1 불순물 비정질 실리콘 패턴(122a)과, 금속패턴(123a)을 형성하고, 상기 금속패턴(123a)으로부터 이격하며 제 2 순수 비정질 실리콘 패턴(121b)과, 제 2 불순물 비정질 실리콘 패턴(122b)과, 데이터 배선(130)을 형성한다. 또한, 상기 캐패시터 영역(C)의 게이트 배선(112) 상부에 제 3 순수 비정질 실리콘 패턴(121c)과, 제 3 불순물 비정질 실리콘 패턴(122c)과, 스토리지 패턴(136)이 형성되며, 상기 데이터 패드부(DP)에는 상기 게이트 절연막(120) 상부에 제 4 순수 비정질 실리콘 패턴(121d)과, 제 4 불순물 비정질 실리콘 패턴(122d)과, 데이터 패드(119)가 형성된다. 한편, 화소영역(P)과 게이트 패드부(GP)에 있어서는 게이트 절연막(120)이 노출된다.

다음, 도 4c, 5c, 6c는 제 3 마스크 공정을 보여준다. 도시한 바와 같이, 상기 금속패턴(123a), 데이터 배선(130), 스토리지 패턴(136) 및 데이터 패드(119)가 형성되어 있는 게이트 절연막(120) 상에 녹색 안료를 코팅하고 이를 제 3 마스크 공정에 의해 패터닝함으로써, 화소영역(P)에 대응하는 녹색 컬러필터(G)를 형성한다. 다음으로, 도시하지 않았으나, 이웃한 화소영역(P)에 제 4 및 제 5 마스크 공 정을 통해 적색 및 청색 컬러필터를 형성한다. 여기서, 적, 녹, 청색의 컬러필터는 그 형성 순서가 정해져 있는 것은 아니다.

종래의 COT 구조 어레이 기판의 제조에 있어서는, 액티브층의 보호를 위한 컬러필터의 형성 전에 보호층의 형성이 요구되었으나, 본 실시예에 있어서는 컬러필터의 형성 전에 액티브층이 오픈된 상태가 아니며 따라서 이를 보호하기 위한 보호층의 형성을 요하지 않는다.

도 4d 및 도 4e, 도 5d 및 도 5e, 도 6d 및 도 6e는 제 6 마스크 공정을 보여준다.

먼저, 도 4d, 5d, 6d에 도시된 바와 같이, 질화실리콘 또는 산화실리콘 등의 무기절연물질을 증착하여 제 1 보호층(124)과 포토레지스트층(미도시)을 연속하여 적층하고, 그 상부에 투과부(TA), 반투과부(HTA) 및 차단부(BA)를 갖는 마스크(M)를 위치시킨다. 여기서, 반투과부(HTA)는 투과부(HT)보다 작고 차단부(BA)보다 큰 투과율을 갖는다. 투과부(HTA)는 빛을 투과시켜 빛에 의해 포토레지스트층(미도시)이 완전한 화학적 변화 즉, 완전 노광되도록 하는 기능을 하며, 상기 차단부(BA)는 빛을 완전히 차단하는 기능을 한다. 또한, 반투과부(HTA)는 마스크(M)에 슬릿(slit)형상 또는 반투명막을 형성하여, 빛의 강도를 낮추거나 빛의 투과량을 낮추어 상기 포토레지스트층(미도시)을 불완전 노광할 수 있도록 하는 기능을 한다. 위와 같이 반투과부(HTA)를 포함하는 마스크(M)를 이용하여 포토레지스트층(미도시)을 노광 및 현상함으로써, 각각 제 1 및 제 2 두께(t1, t2)를 가지며, 각각 차 단부(BA)와 반투과부(HTA)에 대응하는 위치의 제 1 및 제 2 포토레지스트패턴(182a, 182b)을 형성한다. 상기 제 1 포토레지스트패턴(182a)은 상기 데이터 배선(130)의 양 측, 상기 화소영역(P), 상기 스토리지 패턴(136)의 양 측, 상기 게이트 패드(118)의 양 측, 상기 데이터 패드(119)의 양 측에 대응하며, 상기 제 2 포토레지스트패턴(182b)은 상기 스위칭 영역(S)의 금속패턴(123a)에 대응하는 위치를 갖는다. 따라서, 상기 데이터 배선(130), 스토리지 패턴(136), 게이트 패드(118) 및 데이터 패드(119) 각각의 중앙부에 대응하여 제 1 보호층(124)이 노출되며, 노출된 제 1 보호층(124)을 제거함으로써, 상기 게이트 패드(118) 및 데이터 패드(119), 스토리지 패턴(136), 데이터 배선(130) 각각의 중앙부를 노출시키는 제 1 내지 제 4 콘택홀(CH1, CH2, CH3, CH4)을 형성한다.

다음, 도 4e, 5e, 6e에 도시된 바와 같이, 상기 제 1 및 제 2 포토레지스트패턴(도 4d, 5d, 6d의 182a, 182b)에 대하여 애싱 공정을 진행하여 상기 제 2 포토레지스트패턴(182b)을 제거함으로써 스위칭 영역(S)의 제 1 보호층(124)이 노출되고, 상기 제 1 포토레지스트패턴(도 4d, 5d, 6d의 182b)은 그 두께가 줄어들어 제 3 두께(t3)를 갖는 제 3 포토레지스트패턴(182c)을 형성하게 된다. 이후, 상기 노출된 제 1 보호층(124)을 제거하여 스위칭 영역(S)의 금속패턴(123a)을 노출시킨다. 상기 제 3 포토레지스트패턴(182c)을 제거한다.

도 4f 내지 4h, 도 5f 내지 5h, 도 6f 내지 6h는 제 7 마스크 공정을 보여준다.

먼저, 도 4f, 5f, 6f에 도시된 바와 같이, 상기 제 3 포토레지스트패턴(도 4e, 5e, 6e의 182c)을 제거한 후, 제 1 보호층(124)이 형성되어 있는 기판(110) 전면에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명 도전성 물질로 이루어지는 투명 도전성 물질층(126)과 포토레지스트층(미도시)을 연속하여 적층한 후, 그 상부에 반투과부를 갖는 마스크(미도시)를 위치시킨다. 상기 마스크(미도시)를 이용한 패터닝 공정에 의해, 상기 화소영역(P)과, 상기 게이트 및 데이터 패드(118, 119) 각각에 대응하며 제 4 두께를 갖는 제 4 포토레지스트패턴(184a)과, 상기 데이터 배선(130)에 대응하며 상기 제 4 두께보다 작은 제 5 두께를 갖는 제 5 포토레지스트패턴(184b)를 형성한다. 결과적으로, 상기 스위칭 영역(S)의 금속패턴(123a) 중앙부와, 상기 스토리지 패턴(136)의 중앙부와, 상기 게이트 패드(118)의 양 끝과, 상기 데이터 패드(119)의 양 끝에 대응하는 상기 투명 도전성 물질층(126)은 노출된다.

다음, 도 4g, 5g, 6g에 도시된 바와 같이, 상기 제 4 및 제 5 포토레지스트패턴(도 4f, 5f, 6f의 184a, 184b)을 마스크로 이용하여 습식식각 공정을 진행함으로써 노출된 투명 도전성 물질층(126)을 제거한다. 그리고, 상기 스위칭 영역(S)에 있어서, 상기 금속패턴(123a)의 중앙부와 그 하부의 제 1 불순물 비정질 실리콘 패턴(122a)을 제거하여 상기 제 1 순수 비절질 실리콘 패턴(121a)을 노출시킴으로써 채널영역을 정의한다.

이에 의하여, 게이트 전극(114) 상부에 채널 영역이 정의된 액티브층(124a)과, 상기 액티브층(124a) 상부에 상기 액티브층(124a)를 노출시키며 이격되어 있는 오믹콘택층(124b)과, 상기 오믹콘택층(124b) 상부에 서로 이격하는 소스 및 드레인 전극(132, 134)이 구성된다. 상기 액티브층(124a)과 오믹콘택층(124b)은 반도체층(124)을 이루고, 상기 게이트 전극(114), 반도체층(124), 소스 전극(132)과 드레인 전극(134)은 박막트랜지스터(T)를 구성한다. 또한, 스트리지 패턴(136)의 일 끝에 대하여도 상기 투명 도전성 물질층(도 4f, 5f, 6f의 126)이 제거됨으로써, 상기 화소영역(P)의 컬러필터(G)를 감싸며 상기 드레인 전극(134)과 연결되는 화소전극(150)이 형성된다. 상기 화소전극(150)은 캐패시터영역(C)으로 연장되며, 상기 캐패시터 영역(C)의 게이트 배선(112) 과 중첩하고 있는 스토리지 패턴(136)과 제 3 콘택홀(CH3)을 통해 접촉한다. 여기서, 게이트 배선(1122)의 중첩 부분을 제 1 전극으로 하고, 스토리지 패턴(136)의 중첩 부분을 제 2 전극으로 하며, 그 사이의 게이트 절연막(120)을 유전체층으로 하는 스토리지 캐패시터(Cst)가 구성되다.

그리고, 상기 소스 전극(132)과 연결되며, 상기 제 4 콘택홀(CH4)을 통해 상기 데이터 배선(130)과 접촉하는 소스전극연결패턴(162)이 구성됨으로써, 상기 소스 전극(132)과 데이터 배선(130)이 전기적으로 연결된다. 또한, 상기 게이트 및 데이터 패드부(GP, DP)의 양 측 투명 도전성 물질층(도 4f, 5f, 6f)이 제거됨으로써, 상기 제 1 및 제 2 콘택홀(CH1, CH2) 각각을 통해 상기 게이트 및 데이터 패드(118, 119)와 접촉하는 게이트 패드 단자(152)와 데이터 패드 단자(154)가 형성된다.

그리고, 상기 제 4 및 제 5 포토레지스트 패턴(도 4f, 5f, 6f의 184a, 184b)에 대하여 애싱 공정을 진행하여, 상기 화소영역(P), 상기 게이트 패드(118) 및 상기 데이터 패드(119) 상에만 제 6 높이를 갖는 제 6 포토레지스트 패턴(184c)을 형 성한다. 그리고 기판(110) 전면에 대하여, 질화실리콘 또는 산화실리콘 등의 무기절연물질을 스퍼터(sputter)를 이용하여 적층함으로써 제 2 보호층(128)을 형성한다. 일반적으로, 무기절연물질은 화학기상증착(CVD)에 의해 적층되나, 화학기상증착은 보통 350℃ 이상의 고온에서 이루어지고 이러한 고온 조건은 약 200℃의 녹는 점을 갖는 제 6 포토레지스트 패턴(184c)의 형상을 손상시켜 원하는 패턴을 얻을 수가 없게 된다. 따라서, 본 실시예에 있어서, 제 2 보호층(128)의 형성은 스퍼터를 이용하여 약 150℃ 이하의 비교적 저온 공정으로 진행되기 때문에, 제 6 포토레지스트패턴(184c)의 손상 없이 원하는 패턴을 얻을 수 있게 된다.

이때, A 부분에서 보여주는 바와 같이, 앞서 화소영역(P)의 투명 도전성 물질층(도 4f, 5f, 6f의 126)의 습식 식각 공정으로 인해, 제 6 포토레지스트 패턴(184c)의 안쪽으로 상기 화소전극(150)이 깎여 들어간 형상이 되며, 따라서 제 2 보호층(128)은 제 6 포토레지스트 패턴(184c)과 화소전극(150)의 경계에서 불연속한 부분을 갖게 된다. 마찬가지로, 게이트 및 데이터 패드부(GP, DP)에 있어서도, 제 6 포토레지스트 패턴(184c)과 게이트 및 데이터 패드 단자(152, 154) 각각의 경계에서도 제 2 보호층(128)은 불연속적인 부분을 갖게 된다. 또한, 드레인 전극(134)과 제 6 포토레지스트 패턴(184c)의 경계에서 제 2 보호층(128)이 연속적인 것으로 보여지나, 도면에서 보여지지 않는 드레인 전극(134)의 측면은 습식 식각에 의해 제거된 상태이기 때문에, 드레인 전극(134)과 제 6 포토레지스트 패턴(184c)의 경계에서도 제 2 보호층(128)은 불연속한 부분을 갖게 된다. 위와 같은 구조에서 제 6 포토레지스트 패턴(184c)을 제거하기 위한 스트립액이 제 2 보호층(128)의 불연속적인 부분으로 침투하게 되고, 제 6 포토레지스트 패턴(184c)이 화소전극(150), 게이트 패드 단자(152) 및 데이터 패드 단자(154)로부터 떨어져 나가면서 동시에 그 상부의 제 2 보호층(128) 또한 제거되게 되는데, 이를 통상 리프트 오프(lift off) 공정이라 한다.

다음, 도 4h, 5h, 6h에 도시된 바와 같이, 리프트 오프 공정에 의해 제 6 포토레지스트 패턴(도 4g, 5g, 6g의 184c)을 제거하는 공정에 의해 그 상부의 제 2 보호층(128) 또한 제거되어, 상기 화소전극(150), 게이트 패드 단자(152) 및 데이터 패드 단자(154)를 노출시키게 된다.

위와 같은 공정에 의해 본 발명의 일 실시예에 따른 COT 구조 액정표시장치용 어레이 기판을 완성하게 된다. 이러한 어레이 기판인 하부기판은 블랙매트릭스와 공통전극이 형성되어 있는 상부기판과 그 사이에 액정층을 개재하면서 합착되어 액정표시장치를 이루게 된다. 상기 블랙매트릭스는 하부기판의 박막트랜지스터 등 비표시영역을 차단하는 역할을 하는데, 도 1의 종래기술과 달리 데이터 배선에서 돌출된 반도체층이 존재하지 않기 때문에 이를 가리기 위한 블랙매트릭스의 폭을 좁게 할 수 있고 따라서 개구율의 증가를 가져오게 된다. 또한, 상기 공통전극은 하부기판의 화소전극과 상기 액정층을 구동하는 전계를 형성하는 역할을 하게 된다. 여기서, 상하 기판의 합착 전에, 액정층의 두께(셀 갭)를 일정하게 유지하기 위하여, 상, 하부 기판 중 어느 하나의 기판에 기둥 형상의 컬럼 스페이서를 형성하는 공정이 포함된다.

위와 같은 액정표시장치는 화소전극과 공통전극 사이에 수직하게 형성되는 전계를 이용하여 액정층을 구동하기 때문에 시야각이 좁은 문제를 갖고 있으며, 이러한 문제의 해결을 위해 화소전극과 공통전극을 동일한 기판에 형성하여 그 사이의 수평 전계를 이용하는 횡전계(in-plane switching)형 액정표시장치가 제안되었다.

도 7은 본 발명의 실시예에 따른 COT 구조 횡전계형 액정표시장치용 어레이 기판에 대한 개략적인 평면도이다.

도시한 바와 같이, COT 구조 횡전계형 액정표시장치의 어레이 기판(200)에는 투명한 기판(210) 상에 게이트 배선(212)과 데이터 배선(230)이 교차하면서 형성되어 화소영역(P)을 정의하고 있으며 상기 게이트 배선(212)과 상기 데이터 배선(230)의 교차지점에는 박막트랜지스터(T)가 형성되어 있다. 상기 데이터 배선(230)은 화소영역(P)의 중간 부분에서 꺾여진 형상을 가져, 멀티 도메인 구조를 가능하게 한다. 다만, 데이터 배선(230)의 형상이 이에 한정되는 것은 아니며, 꺾인 부분을 갖지 않는 직선 형상일 수 있음은 물론이다. 상기 박막트랜지스터(T)는 상기 게이트 배선(212)과 연결되어 있는 게이트 전극(214)과 상기 게이트 전극(214) 상부의 반도체층(224)과, 상기 반도체층(224) 상부에 서로 이격되어 있는 소스 전극(232) 및 드레인 전극(234)을 포함하고 있다. 여기서, 상기 소스 전극(232)은 U 형상을 갖고, 상기 드레인 전극(234)은 U 형상의 개구부에 삽입되는 바(bar) 형상을 갖는 것으로 도시되어 있다. 그러나 소스 및 드레인 전극의 형상이 이에 한정되는 것은 아니며, 게이트 전극의 상부에 반도체층과 중첩되면서, 서로 이격되는 구조를 갖는 한 어떠한 형상도 가능하다.

도 3를 통해 설명한 본 발명의 어레이 기판(100)과 동일하게 액티브층(미도시)을 포함하는 반도체층(224)은 게이트 전극(214) 상부에만 섬 형상으로 이루어지며, 또한, 소스 및 드레인 전극(232, 234) 역시 반도체층(224) 상부에 섬 형상으로 구성된다. 즉, 상기 반도체층(224)은 상기 게이트 전극(214)과 같거나 작은 단면적을 갖고 완전히 중첩되도록 형성되며, 상기 소스 및 드레인 전극(232, 234) 역시 상기 게이트 전극(214) 상부에만 형성된다. 상기 소스 전극(232)은 상기 게이트 전극(214) 상부에 섬 형상으로 위치하기 때문에, 상기 데이터 배선(230)과 이격되어 있다. 따라서, 상기 소스 전극(232)으로부터 연장되며 상기 데이터 배선(230)에 대응하여 형성되는 제 4 콘택홀(CH4)을 통해 상기 데이터 배선(230)과 접촉하는 소스전극연결패턴(264)을 구성하여, 상기 소스전극(232)을 상기 데이터 배선(230)과 전긱적으로 연결시킨다. 이에 의하여 상기 소스 전극(232)과 상기 데이터 배선(230) 사이 영역에는 반도체층(224)이 존재하지 않게 되어 박막트랜지스터의 특성 저하를 장지할 수 있게 된다.

위와 같이, 게이트 전극(214)에만 섬 형상을 갖는 반도체층(224)이 구성되기 때문에, 종래와 같이 박막트랜지스터에서의 누설전류에 의해 특성 저하 문제가 발생할 여지가 없고, 또한 데이터 배선(230) 주변으로 반도체 패턴이 돌출되지 않기 때문에 웨이비 노이즈 문제가 해결되고 이를 가리기 위한 블랙매트릭스의 폭 증가를 요하지 않게 되어 개구율 감소의 문제 역시 해결할 수 있게 된다.

또한, 공통배선(216)이 상기 게이트 배선(212)과 평행하게 이격되어 형성되어 있고, 상기 공통배선(216)의 양 끝으로부터 상기 데이터 배선(230)과 평행하게 제 1 및 제 2 공통전극(217a, 217b)가 구성되어 있다. 즉, 상기 제 1 및 제 2 공통전극(217a, 217b)은 중앙부가 꺾여인 형상을 갖게 된다. 또한, 상기 제 1 및 제 2 공통전극(217a, 217b)의 끝을 연결하면서 상기 공통배선(216)과 평행하게 공통전극연결배선(217c)이 형성된다. 즉, 상기 공통배선(216)과, 제 1 및 제 2 공통전극(217a, 217b)와 공통전극연결배선(217c)은 상기 화소영역(P)을 둘러싸는 구조를 갖는다. 그리고, 상기 공통전극연결배선(217c)의 중앙부에 제 3 콘택홀(CH3)을 통해 연결되며, 상기 제 1 및 제 2 공통전극(217a, 217b)과 평행하게 제 3 공통전극(250)이 형성되어 있다.

또한, 상기 화소영역(P)에는 상기 박막트랜지스터(T)와 연결되는 화소전극(260)이 상기 제 1 및 제 3 공통전극(217a, 250) 사이와 상기 제 2 및 제 3 공통전극(217b, 250) 사이에 형성되어 있다. 즉, 상기 공통전극(217a, 217b, 250)과 상기 화소전극(260)은 서로 평행하게 이격되어 배열되며, 전압의 인가에 의해 그 사이에 평행한 전계를 형성됨으로써 액정층(미도시)을 구동시킨다.

여기서, 상기 화소전극(260)은 박막트랜지스터(T)의 드레인전극(234)과 연결되는데, 이를 위해 상기 드레인 전극(234)으로부터 연장되며 상기 공통배선(216)과 중첩되는 화소전극연결배선(262)이 구성된다. 즉, 화소전극(260)은 상기 화소전극연결배선(262)을 통해 상기 박막트랜지스터(T)의 드레인전극(234)과 연결된다. 전술한 바와 같이, 상기 화소전극연결배선(262)은 상기 공통배선(216)과 중첩되고, 상기 공통배선(216)의 중첩 부분을 제 1 전극으로, 상기 화소전극연결배선(262)의 중첩 부분을 제 2 전극으로 하고, 상기 제 1 및 제 2 전극 사이의 절연층(미도시) 을 유전체층으로 하여 스토리지 캐패시터(Cst)가 이루게 된다.

또한, 상기 화소영역(P)에는 녹색 컬러필터(G)가 형성되며, 이웃한 화소영역(P) 각각에는 적색 또는 청색의 컬러필터(R, B)가 형성된다. 즉, COT 구조의 특성 상, 상기 컬러필터(R, G, B)는 박막트랜지스터(T)와 동일한 기판(210)에 형성된다.

그리고, 게이트 배선(212)의 일 끝단에는 게이트 배선(212)에 신호를 인가하기 위한 게이트 패드(218)가 형성되고, 상기 게이트 패드(218)와 제 1 콘택홀( CH1)을 통해 연결되는 게이트 패드 단자(252)가 형성된다. 또한, 데이터 배선(230)의 일 끝단에는 데이터 배선(230)에 신호를 인가하기 위한 데이터 패드(219)가 형성되고, 상기 데이터 패드(219)와 제 2 콘택홀(CH2)을 통해 연결되는 데이터 패드 단자(254)가 형성되어 있다.

다음으로, 위와 같은 구성의 COT 구조 횡전계형 액정표시장치의 어레이 기판에 대한 제조 공정을 설명한다.

도 8a 내지 도 8h는 도 7의 VIII-VIII을 따라 절단한 부분의 제조 공정별 단면도이고, 도 9a 내지 도 9h는 각각 도 7의 IX-IX를 따라 절단한 부분의 제조 공정별 단면도이다. 설명의 편의를 위하여, 기판 상에는 박막트랜지스터가 형성되는 스위칭 영역(S)을 포함하는 화소영역(P)과, 스토리지 캐패시터가 형성되는 캐패시터영역(C)을 정의하였다. 그리고, 게이트 패드(도 7의 218) 및 데이터 패드(도 7의 219)가 형성되는 게이트 및 데이터 패드부에 관한 제조 방법은 도 5a 내지 도 5h와 도 6a 내지 도 6h를 통하여 설명한 것과 동일하기 때문에 생략하도록 한다. 또한, 공통배선 및 공통전극을 형성하는 공정 외에는 앞서 설명한 제조 공정과 유사하기 때문에 간략히 설명하기로 한다.

도 8a 및 9a는 제 1 마스크 공정을 보여준다. 도시된 바와 같이, 기판(210) 상에 제 1 금속층(미도시)을 형성하고 패터닝하여 상기 화소영역(P)의 경계를 따라 일방향으로 연장되며 게이트 배선(미도시)과, 상기 스위칭 영역(S)에 상기 상기 게이트 배선(미도시)과 연결되는 게이트 전극(214)을 형성한다. 또한, 상기 게이트 배선(미도시)과 평행하게 이격되는 공통배선(216)과, 상기 공통배선(216)으로부터 연장되는 제 1 및 제 2 공통전극(미도시)을 형성되고, 상기 제 1 및 제 2 공통전극(미도시)의 양 끝을 연결하며 상기 공통배선(216)에 평행한 공통전극연결배선(217c)이 형성된다. 이때, 상기 공통배선(216)은 캐패시터 영역(C)에도 형성된다. 상기 제 1 금속층(미도시)은 알루미늄, 알루미늄 합금, 텅스텐, 크롬, 몰리브덴 중 적어도 어느 하나의 물질로 이루어진다.

다음, 상기 게이트 배선(미도시), 게이트 전극(214), 공통배선(216), 공통전극연결배선(217c)이 형성되어 있는 기판(210)의 전면에 질화실리콘 또는 산화실리콘 등과 같은 무기절연물질을 증착하여 게이트 절연막(220)을 형성한다.

도 8b 내지 도 8d와 도 9b 내지 도 9d은 제 2 마스크 공정을 보여준다.

도 8b, 9b에 도시된 바와 같이, 상기 게이트 절연막(120) 상에 순수 비정질 실리콘층(미도시), 불순물 비정질 실리콘층(미도시) 및 제 2 금속층(미도시)을 연속하여 증착하고 패터닝하여, 상기 게이트 전극(214)에 대응하여 서로 동일한 면적 과 동일한 형상을 갖고 완전히 중첩하는 제 1 순수 비정질 실리콘 패턴(221a)과, 제 1 불순물 비정질 실리콘 패턴(222a)과, 금속패턴(223a)을 형성하고, 상기 금속패턴(223a)으로부터 이격하며 제 2 순수 비정질 실리콘 패턴(221b)과, 제 2 불순물 비정질 실리콘 패턴(222b)과, 데이터 배선(230)을 형성한다. 한편, 화소영역(P)과 캐패시터영역(C) 및 상기 공통전극 연결배선(217c) 있어서는 게이트 절연막(220)이 노출된다.

다음, 도 8c, 9c는 제 3 마스크 공정을 보여준다. 도시한 바와 같이, 상기 금속패턴(223a), 데이터 배선(230)이 형성되어 있는 게이트 절연막(220) 상에 녹색 안료를 코팅하고 이를 제 3 마스크 공정에 의해 패터닝함으로써, 화소영역(P)에 대응하는 녹색 컬러필터(G)를 형성한다. 다음으로, 도시하지 않았으나, 이웃한 화소영역(P)에 제 4 및 제 5 마스크 공정을 통해 적색 및 청색 컬러필터(미도시)를 형성한다. 여기서, 적, 녹, 청색의 컬러필터는 그 형성 순서가 정해져 있는 것은 아니다. 종래의 COT 구조 어레이 기판의 제조에 있어서는, 액티브층의 보호를 위한 컬러필터의 형성 전에 보호층의 형성이 요구되었으나, 본 실시예에 있어서는 컬러필터의 형성 전에 액티브층이 오픈된 상태가 아니며 따라서 이를 보호하기 위한 보호층의 형성을 요하지 않는다.

도 8d 및 도 8e, 도 9d 및 도 9e는 제 6 마스크 공정을 보여준다.

먼저, 도 8d, 9d에 도시된 바와 같이, 질화실리콘 또는 산화실리콘 등의 무기절연물질을 증착하여 제 1 보호층(224)과 포토레지스트층(미도시)을 연속하여 적층하고, 그 상부에 투과부(TA), 반투과부(HTA) 및 차단부(BA)를 갖는 마스크(M)를 위치시킨다. 상기 마스크(M)를 이용하여 포토레지스트층(미도시)을 노광 및 현상함으로써, 각각 제 1 및 제 2 두께(t1, t2)를 가지며, 각각 차단부(BA)와 반투과부(HTA)에 대응하는 위치의 제 1 및 제 2 포토레지스트패턴(282a, 282b)을 형성한다. 상기 제 1 포토레지스트패턴(282a)은 상기 데이터 배선(230)의 양 측, 상기 화소영역(P), 상기 공통전극 연결배선(217c)의 양 측에 대응하며, 상기 제 2 포토레지스트패턴(282b)은 상기 스위칭 영역(S)의 금속패턴(223a)에 대응하는 위치를 갖는다. 따라서, 상기 데이터 배선(230) 및 공통전극 연결배선(217c) 각각의 중앙부에 대응하여 제 1 보호층(224)이 노출된다. 상기 공통전극 연결배선(217c) 상부의 노출된 제 1 보호층(224)과 그 하부의 게이트 절연막(220)을 제거함으로써, 상기 공통전극 연결배선(217c)의 중앙부를 노출시키는 제 3 콘택홀(CH3)을 형성하고, 동시에 상기 데이터 배선(230) 상부의 노출된 제 1 보호층(224)을 제거함으로써, 상기 데이터 배선(230)의 중앙부를 노출시키는 제 4 콘택홀(CH4)을 형성한다.

다음, 도 8e, 9e에 도시된 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(도 8d, 9d의 282a, 282b)에 대하여 애싱 공정을 진행함으로써 상기 스위칭 영역(S)의 제 1 보호층(224)을 노출시킨다. 이때, 상기 제 1 포토레지스트패턴(도 8d, 9d의 282b)은 그 두께가 줄어들어 제 3 두께(t3)를 갖는 제 3 포토레지스트패턴(282c)이 형성된다. 이후, 상기 노출된 제 1 보호층(224)을 제거하여 스위칭 영역(S)의 금속패턴(223a)을 노출시키다.

도 8f 내지 8h, 도 9f 내지 9h는 제 7 마스크 공정을 보여준다.

먼저, 도 8f, 9f에 도시된 바와 같이, 상기 제 3 포토레지스트패턴(도 8e, 9e의 282c)을 제거한 후, 제 1 보호층(224)이 형성되어 있는 기판(210) 전면에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명 도전성 물질로 이루어지는 투명 도전성 물질층(226)과 포토레지스트층(미도시)을 연속하여 적층한 후, 그 상부에 반투과부를 갖는 마스크(미도시)를 위치시킨다. 상기 마스크(미도시)를 이용한 패터닝 공정에 의해, 상기 화소전극연결배선(도 7의 262), 화소전극(도 7의 260) 및 제 3 공통전극(도 7의 250)이 형성될 영역과, 상기 공통전극 연결배선(217c) 일측 각각에 대응하며 제 4 두께(t4)를 갖는 제 4 포토레지스트패턴(284a)과, 상기 데이터 배선(230) 및 스위칭 영역(S) 양 측에 대응하며 상기 제 4 두께(t4)보다 작은 제 5 두께(t5)를 갖는 제 5 포토레지스트패턴(284b)를 형성한다. 결과적으로, 상기 스위칭 영역(S)의 금속패턴(223a) 중앙부, 공통전극 연결배선(217c) 타 측, 상기 화소전극(도 7의 260)과 공통전극(도 7의 250) 사이 영역에 대응하는 상기 투명 도전성 물질층(226)은 노출된다.

다음, 도 8g, 9g에 도시된 바와 같이, 상기 제 1 및 제 2 포토레지스트패턴(도 8f, 9f의 284a, 284b)을 마스크로 이용하여 습식식각 공정을 진행함으로써 노출된 투명 도전성 물질층(도 8f, 9f의 226)을 제거한다. 그리고, 상기 스위칭 영역(S)에 있어서, 상기 금속패턴(도 8f, 9f의 223a)의 중앙부와 그 하부의 제 1 불순물 비정질 실리콘 패턴(도 8f, 9f의 222a)을 제거하여 상기 제 1 순수 비절질 실리콘 패턴(도 8f, 9f의 221a)을 노출시킴으로써 채널영역을 정의한다.

이에 의하여, 게이트 전극(214) 상부에 채널 영역이 정의된 액티브층(224a)과, 상기 액티브층(224a) 상부에 상기 액티브층(224a)를 노출시키며 이격되어 있는 오믹콘택층(224b)과, 상기 오믹콘택층(224b) 상부에 서로 이격하는 소스 및 드레인 전극(232, 234)이 구성된다. 상기 액티브층(224a)과 오믹콘택층(224b)은 반도체층(224)을 이루고, 상기 게이트 전극(214), 반도체층(224), 소스 전극(232)과 드레인 전극(234)은 박막트랜지스터(T)를 구성한다. 또한, 상기 드레인 전극(234)과 연결되면서 연장되어 상기 공통배선(216)과 중첩하는 화소전극연결배선(262)과, 상기 화소전극연결배선(262)으로부터 연장되는 화소전극(260) 및 상기 화소전극과 평행하게 이격하는 제 3 공통전극(250)을 형성한다. 여기서, 상기 공통배선(216)의 중첩 부분을 제 1 전극으로 하고, 상기 화소전극연결배선(262)의 중첩 부분을 제 2 전극으로 하며, 그 사이의 게이트 절연막(220)을 유전체층을 하여 스토리지 캐패시터(Cst)가 구성된다. 또한, 상기 제 3 공통전극(250)은 상기 제 3 콘택홀(CH3)을 통해 상기 공통전극연결배선(217c)과 연결된다. 그리고, 상기 소스 전극(232)과 연결되며, 상기 제 4 콘택홀(CH4)을 통해 상기 데이터 배선(230)과 접촉하는 소스전극연결패턴(262)이 구성됨으로써, 상기 소스 전극(232)과 데이터 배선(230)이 전기적으로 연결된다.

그리고, 상기 제 4 및 제 5 포토레지스트 패턴(284a, 284b)에 대하여 애싱 공정을 진행하여, 상기 화소전극연결배선(262), 화소전극(260), 제 3 공통전극(250)에 대응하여 제 6 높이를 갖는 제 6 포토레지스트 패턴(284c)을 형성한다. 그리고 기판(210) 전면에 대하여, 질화실리콘 또는 산화실리콘 등의 무기절연물질을 스퍼터(sputter)를 이용하여 적층함으로써 제 2 보호층(228)을 형성한다. 일반적으로 무기절연물질의 증착에 이용되는 화학기상증착(CVD)을 이용하지 않고, 스퍼 터를 이용하는 것은 앞서 설명한 바와 같이 제 6 포토레지스트 패턴(284c)에 대한 손상을 방지하기 위함이다.

이때, B 부분에서 보여주는 바와 같이, 앞서 화소영역(P)의 투명 도전성 물질층(도 8f, 9f의 226)의 습식 식각 공정으로 인해, 제 6 포토레지스트 패턴(284c)의 안쪽으로 상기 제 3 공통전극(250)이 깎여 들어간 형상이 되며, 따라서 제 2 보호층(228)은 제 6 포토레지스트 패턴(284c)과 제 3 공통전극 (250)의 경계에서 불연속한 부분을 갖게 된다. 마찬가지로, 화소전극연결배선(262)과 화소전극(260)에 있어서도, 제 6 포토레지스트 패턴(284c)과 화소전극연결배선(262)과 화소전극(260) 각각의 경계에서도 제 2 보호층(228)은 불연속적인 부분을 갖게 된다. 또한, 도 4g를 통해 설명한 바와 같이, 드레인 전극(234)과 제 6 포토레지스트 패턴(284c)의 경계에서도 제 2 보호층(228)은 불연속한 부분을 갖게 된다. 위와 같은 구조에서 제 6 포토레지스트 패턴(284c)을 제거하기 위한 스트립액이 제 2 보호층(228)의 불연속적인 부분으로 침투하게 되고, 제 6 포토레지스트 패턴(284c)이 화소전극연결배선(262), 화소전극(260) 및 제 3 공통전극(250)으로부터 떨어져 나가면서 동시에 그 상부의 제 2 보호층(228) 또한 제거되게 되는데, 이를 통상 리프트 오프(lift off) 공정이라 한다.

다음, 도 8h, 9h에 도시된 바와 같이, 리프트 오프 공정에 의해 제 6 포토레지스트 패턴(도 8g, 9g의 284c)을 제거하는 공정에 의해 그 상부의 제 2 보호층(228) 또한 제거되어, 상기 화소전극연결배선(262), 화소전극(260) 및 제 3 공통전극(250)을 노출시키게 된다.

위와 같은 공정에 의해 본 발명에 따른 COT 구조 횡전계형 액정표시장치의 어레이 기판이 완성된다. 위와 같이, 본 발명에 따르면, 반도체층(특히 액티브층)과 그 상부의 소스 및 드레인 전극을 하나의 마스크 공정으로 게이트 전극 상부에 섬 형상으로 형성함으로써, 마스크 공정의 증가 없이 박막트랜지스터의 누설전류 문제를 해결하게 된다. 또한, 소스 전극과 데이터 배선을 이격시킴으로써, 종래에 있어 소스 전극과 데이터 배선 사이에 존재하는 액티브층에 의한 누설전류까지 방지할 수 있게 된다. 그리고, 데이터 배선 하부에 반도체층이 존재하지만 데이터 배선으로부터 돌출되지 않기 때문에, 종래의 웨이비 노이즈와 개구율 저하 문제를 해결할 수 있다.

이러한 어레이 기판인 하부기판은 블랙매트릭스가 형성되어 있는 상부기판과 그 사이에 액정층을 개재하면서 합착되어 액정표시장치를 이루게 된다. 상기 블랙매트릭스는 하부기판의 박막트랜지스터 등 비표시영역을 차단하는 역할을 하는데, 도 1의 종래기술과 달리 데이터 배선에서 돌출된 반도체층이 존재하지 않기 때문에 이를 가리기 위한 블랙매트릭스의 폭을 좁게 할 수 있고 따라서 개구율의 증가를 가져오게 된다. 여기서, 상하 기판의 합착 전에, 액정층의 두께(셀 갭)를 일정하게 유지하기 위하여, 상, 하부 기판 중 어느 하나의 기판에 기둥 형상의 컬럼 스페이서를 형성하는 공정이 포함된다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 종래 기술에 따른 COT 구조 횡정계형 액정표시장치의 어레이 기판을 도시한 평면도이다.

도 2a 내지 도 2g는 도 1의 II-II선을 따라 절단한 부분의 제조 공정별 단면도이다.

도 3은 본 발명의 실시예에 따른 COT 구조 액정표시장치용 어레이기판에 대한 개략적인 평면도이다.

도 4a 내지 도 4h는 도 3의 IV-IV를 따라 절단한 부분의 제조 공정별 단면도이다.

도 5a내지 도 5h는 도 3의 V-V를 따라 절단한 부분의 제조 공정별 단면도이다.

도 6a내지 도 6h는 도 3의 VI-VI을 따라 절단한 부분의 제조 공정별 단면도이다.

도 7은 본 발명의 실시예에 따른 COT 구조 횡전계형 액정표시장치용 어레이 기판에 대한 개략적인 평면도이다.

도 8a 내지 도 8h는 도 7의 VIII-VIII을 따라 절단한 부분의 제조 공정별 단면도이다.

도 9a 내지 도 9h는 각각 도 7의 IX-IX를 따라 절단한 부분의 제조 공정별 단면도이다.

Claims (25)

1. 기판 상에 서로 교차하여 화소영역을 정의하는 게이트 배선 및 데이터 배선과;

   상기 게이트 배선과 연결되는 게이트 전극과;

   상기 게이트 전극 상부에 섬 형상을 갖는 액티브층과;

   상기 액티브층 상부에 서로 이격하는 오믹콘택층과;

   서로 이격하고, 상기 오믹콘택층 상부에 상기 오믹콘택층과 동일한 형상을 갖는 소스 전극 및 드레인 전극과;

   상기 소스 전극과 상기 데이터 배선을 연결하는 소스전극연결패턴과;

   상기 드레인 전극으로부터 상기 화소영역으로 연장하는 화소전극과;

   상기 화소영역에 형성되는 컬러필터

   을 포함하는 COT구조 액정표시장치용 어레이 기판.
2. 기판 상에 서로 교차하여 화소영역을 정의하는 게이트 배선 및 데이터 배선과;

   상기 게이트 배선과 연결되는 게이트 전극과;

   상기 게이트 전극 상부에 섬 형상을 갖는 액티브층과;

   상기 액티브층 상부에 서로 이격하는 오믹콘택층과;

   서로 이격하고, 상기 오믹콘택층 상부에 상기 오믹콘택층과 동일한 형상을 갖는 소스 전극 및 드레인 전극과;

   상기 소스 전극과 상기 데이터 배선을 연결하는 소스전극연결패턴과;

   상기 게이트 배선과 평행하게 이격되어 있는 공통배선과;

   상기 공통배선에 연결되며, 상기 화소영역에 위치하는 다수의 공통전극과;

   상기 드레인 전극과 연결되며, 상기 다수의 공통전극과 교대로 배열되는 다수의 화소전극과;

   상기 화소영역에 형성되는 컬러필터

   을 포함하는 COT구조 액정표시장치용 어레이 기판.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 반도체층은 상기 게이트 전극과 같거나 또는 작은 면적을 갖고, 상기 게이트 전극과 완전히 중첩하는 것을 특징으로 하는 COT구조 액정표시장치용 어레이 기판.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 소스 전극은 상기 데이터 배선과 동일한 층에, 동일한 물질로 이루어지고, 상기 소스전극연결패턴은 상기 화소전극과 동일한 층에, 동일한 물질로 이루어 지는 것을 특징으로 하는 COT구조 액정표시장치용 어레이 기판.
5. 제 1 항 또는 제 2 항에 있어서,

   상기 게이트 배선 일 끝에 위치하고, 상기 게이트 배선과 연결되는 게이트 패드와; 상기 데이터 배선 일 끝에 위치하고, 상기 데이터 배선과 연결되는 데이터 패드를 포함하는 것을 특징으로 하는 COT구조 액정표시장치용 어레이 기판.
6. 제 1 항에 있어서,

   상기 화소전극은 상기 게이트 절연막을 사이에 두고 상기 공통배선과 중첩하여 스토리지 캐패시터를 구성하는 것을 특징으로 하는 COT구조 액정표시장치용 어레이 기판.
7. 기판 상에 일 방향으로 연장되어 있는 게이트 배선과, 상기 게이트 배선에 연결되어 있는 게이트 전극과, 상기 게이트 배선과 평행하게 이격되어 있는 공통배선을 형성하는 단계와;

   상기 게이트 배선, 상기 게이트 전극 및 상기 공통배선이 형성되어 있는 기판 전면에 게이트 절연막을 형성하는 단계와;

   상기 게이트 절연막 상에, 상기 게이트 전극에 대응하여 동일 형상으로 연속하여 적층되는 순수 비정질 실리콘패턴, 불순물 비정질 실리콘 패턴 및 금속패턴과, 상기 금속패턴과 이격하며 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선을 형성하는 단계와;

   상기 금속패턴과 상기 데이터 배선이 형성되어 있는 기판 상에 컬러필터 패턴을 형성하는 단계와;

   상기 컬러필터 패턴을 덮고, 상기 금속패턴을 노출시키는 제 1 보호층을 형성하는 단계와;

   상기 금속패턴으로부터 서로 이격하는 소스 및 드레인 전극과, 상기 소스 전극과 상기 데이터 배선을 연결하는 소스전극연결패턴과, 상기 드레인 전극과 연결되며 상기 화소영역으로 연장되는 화소전극과, 상기 공통배선에 연결되며 상기 화소전극과 평행하게 교대로 배열되는 제 1 공통전극을 형성하는 단계

   를 포함하는 COT 구조 액정표시장치용 어레이 기판의 제조방법.
8. 제 7 항에 있어서,

   상기 게이트 배선의 형성단계는,

   상기 공통배선의 양 끝으로부터 상기 데이터 배선과 평행하게 연장되는 제 2 및 제 3 공통전극과, 상기 제 2 및 제 3 공통전극을 연결하는 공통전극연결배선을 형성하는 단계를 포함하고,

   상기 제 1 공통전극은 상기 공통전극연결배선에 연결되는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조 방법.
9. 제 8 항에 있어서,

   상기 제 1 보호층의 형성 단계는, 상기 공통전극연결배선 및 상기 데이터 배선을 각각 노출시키는 제 1 및 제 2 콘택홀을 형성하는 단계를 포함하고, 상기 제 1 공통전극은 상기 제 1 콘택홀을 통해 상기 공통전극연결배선에 연결되며, 상기 소스전극연결패턴은 상기 제 2 콘택홀을 통해 상기 데이터 배선과 연결되는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조 방법.
10. 제 8 항에 있어서,

    상기 제 1 공통전극은 상기 제 2 및 제 3 공통전극 사이에 위치하고, 상기 화소전극은 상기 제 1 및 제 2 공통전극 사이와, 상기 제 1 및 제 3 공통전극 사이에 위치하는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조 방법.
11. 제 7 항에 있어서,

    상기 제 1 보호층의 형성 단계는,

    상기 컬러필터가 형성되어 있는 기판의 전면에 무기절연물질을 이용하여 절연층 및 포토레지스트층을 형성하는 단계와;

    상기 포토레지스트층을 부분적으로 제거함으로써, 제 1 두께를 가지며 상기 화소영역과 상기 데이터 배선 양 측에 대응하는 제 1 포토레지스트패턴과, 상기 제 1 두께보다 작은 제 2 두께를 가지며 상기 금속패턴에 대응하는 제 2 포토레지스트패턴을 형성하고, 상기 데이터 배선 상부의 절연층을 노출시키는 단계와;

    상기 노출된 절연층을 제거하여 상기 데이터 배선을 노출시키는 단계와;

    상기 제 1 및 제 2 포토레지스트패턴을 애싱함으로써 상기 제 2 포토레지스트패턴을 제거하여 상기 금속패턴 상부의 절연층을 노출시키고, 상기 제 1 포토레지스트패턴으로부터 제 1 두께보다 작은 제 3 두께를 갖는 제 3 포토레지스트패턴을 형성하는 단계와;

    상기 금속패턴 상부의 절연층을 식각하는 단계와;

    상기 제 3 포토레지스트패턴을 제거하는 단계를 포함하는 COT 구조 액정표시장치용 어레이 기판의 제조 방법.
12. 제 7 항에 있어서,

    상기 소스 및 드레인 전극, 소스전극연결패턴, 화소전극, 제 1 공통전극을 형성하는 단계는,

    상기 제 1 보호층이 형성되어 있는 상기 기판의 전면에, 투명도전성 물질층을 형성하는 단계와;

    상기 금속패턴 중앙부와 상기 화소전극과 상기 제 1 공통전극 사이 영역에 대응하는 상기 투명도전성 물질층을 제거하는 단계와;

    상기 금속패턴의 중앙부와 그 하부의 상기 불순물 비정질 실리콘 패턴을 제거하여 상기 순수 비정질 실리콘 패턴을 노출시키는 단계를 포함하는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조방법.
13. 제 12 항에 있어서,

    상기 투명도전성 물질층 상부에 포토레지스트층을 적층하고 패터닝하여, 상기 화소전극 및 상기 제 1 공통전극에 대응하며 제 1 두께를 갖는 제 1 포토레지스트 패턴과, 상기 금속패턴의 양 측과 상기 데이터 배선에 대응하며 상기 제 1 두께보다 작은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하여, 상기 금속패턴 중앙부와 상기 화소전극 및 상기 제 1 공통전극 사이 영역에 대응하여 상기 투명도전성 물질층을 노출시키는 단계를 포함하는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조방법.
14. 제 13 항에 있어서,

    상기 순수 비정질 실리콘 패턴의 노출 후에,

    상기 제 1 및 제 2 포토레지스트 패턴을 애싱하여, 상기 제 2 포토레지스트 패턴을 제거하고, 상기 제 1 포토레지스트 패턴으로부터 상기 제 1 두께보다 작은 두께를 갖는 제 3 포토레지스트 패턴을 형성하는 단계와;

    상기 제 3 포토레지스트 패턴이 형성된 기판의 전면에 무기절연물질을 이용하여 제 2 보호층을 형성하는 단계와;

    리프트 오프 방법에 의하여, 상기 제 3 포토레지스트 패턴과 그 상부의 제 2 보호층을 동시에 제거하는 단계를 포함하는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조방법.
15. 제 14 항에 있어서,

    상기 제 2 보호층을 형성하는 단계는,

    스퍼터를 이용하여 질화실리콘을 증착하는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조 방법.
16. 제 7 항에 있어서,

    상기 게이트 배선을 형성하는 단계는, 상기 게이트 배선의 일 끝에, 상기 게이트 배선과 연결되는 게이트 패드를 형성하는 단계를 포함하고,

    상기 데이터 배선을 형성하는 단계는, 상기 데이터 배선의 일 끝에, 상기 데이터 배선과 연결되는 데이터 패드를 형성하는 단계를 포함하고,

    상기 화소전극을 형성하는 단계는, 상기 게이트 및 데이터 패드와 각각 접촉하는 게이트 패드 단자 및 데이터 패드 단자를 형성하는 단계를 포함하는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조 방법.
17. 제 7 항에 있어서,

    상기 순수 비정질 실리콘 패턴과 상기 불순물 비정질 실리콘 패턴 및 상기 금속패턴 각각은 상기 게이트 전극과 같거나 작은 단면적을 갖고 완전히 중첩되도록 형성되는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조 방법.
18. 기판 상에 일 방향으로 연장되어 있는 게이트 배선과, 상기 게이트 배선에 연결되어 있는 게이트 전극을 형성하는 단계와;

    상기 게이트 배선, 상기 게이트 전극이 형성되어 있는 기판에 게이트 절연막을 형성하는 단계와;

    상기 게이트 절연막 상에, 상기 게이트 전극에 대응하여 동일 형상으로 연속하여 적층되는 순수 비정질 실리콘패턴, 불순물 비정질 실리콘 패턴 및 금속패턴 과, 상기 금속패턴과 이격하며 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선을 형성하는 단계와;

    상기 금속패턴과 상기 데이터 배선이 형성되어 있는 기판 상에 컬러필터 패턴을 형성하는 단계와;

    상기 컬러필터 패턴을 덮고, 상기 금속패턴을 노출시키는 제 1 보호층을 형성하는 단계와;

    상기 금속패턴으로부터 서로 이격하는 소스 및 드레인 전극과, 상기 소스 전극과 상기 데이터 배선을 연결하는 소스전극연결패턴과, 상기 드레인 전극과 연결되며 상기 화소영역으로 연장되는 화소전극을 형성하는 단계

    를 포함하는 COT 구조 액정표시장치용 어레이 기판의 제조방법.
19. 제 18 항에 있어서,

    상기 제 1 보호층의 형성 단계는,

    상기 컬러필터가 형성되어 있는 기판의 전면에 무기절연물질을 이용하여 절연층 및 포토레지스트층을 형성하는 단계와;

    상기 포토레지스트층을 부분적으로 제거함으로써, 제 1 두께를 가지며 상기 화소영역과 상기 데이터 배선 양 측에 대응하는 제 1 포토레지스트패턴과, 상기 제 1 두께보다 작은 제 2 두께를 가지며 상기 금속패턴에 대응하는 제 2 포토레지스트패턴을 형성하고, 상기 데이터 배선 상부의 절연층을 노출시키는 단계와;

    상기 노출된 절연층을 제거하여 상기 데이터 배선을 노출시키는 단계와;

    상기 제 1 및 제 2 포토레지스트패턴을 애싱함으로써 상기 제 2 포토레지스트패턴을 제거하여 상기 금속패턴 상부의 절연층을 노출시키고, 상기 제 1 포토레지스트패턴으로부터 제 1 두께보다 작은 제 3 두께를 갖는 제 3 포토레지스트패턴을 형성하는 단계와;

    상기 금속패턴 상부의 절연층을 식각하는 단계와;

    상기 제 3 포토레지스트패턴을 제거하는 단계를 포함하는 COT 구조 액정표시장치용 어레이 기판의 제조 방법.
20. 제 18 항에 있어서,

    상기 소스 및 드레인 전극, 소스전극연결패턴, 화소전극을 형성하는 단계는,

    상기 제 1 보호층이 형성되어 있는 상기 기판의 전면에, 투명도전성 물질층을 형성하는 단계와;

    상기 금속패턴 중앙부에 대응하는 상기 투명도전성 물질층을 제거하는 단계와;

    상기 금속패턴의 중앙부와 그 하부의 상기 불순물 비정질 실리콘 패턴을 제거하여 상기 순수 비정질 실리콘 패턴을 노출시키는 단계를 포함하는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조방법.
21. 제 20 항에 있어서,

    상기 투명도전성 물질층 상부에 포토레지스트층을 적층하고 패터닝하여, 상기 화소전극에 대응하며 제 1 두께를 갖는 제 1 포토레지스트 패턴과, 상기 금속패턴의 양 측과 상기 데이터 배선에 대응하며 상기 제 1 두께보다 작은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하여, 상기 금속패턴 중앙부와 상기 화소전극에 대응하여 상기 투명도전성 물질층을 노출시키는 단계를 포함하는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조방법.
22. 제 21 항에 있어서,

    상기 순수 비정질 실리콘 패턴의 노출 후에,

    상기 제 1 및 제 2 포토레지스트 패턴을 애싱하여, 상기 제 2 포토레지스트 패턴을 제거하고, 상기 제 1 포토레지스트 패턴으로부터 상기 제 1 두께보다 작은 두께를 갖는 제 3 포토레지스트 패턴을 형성하는 단계와;

    상기 제 3 포토레지스트 패턴이 형성된 기판의 전면에 무기절연물질을 이용하여 제 2 보호층을 형성하는 단계와;

    리프트 오프 방법에 의하여, 상기 제 3 포토레지스트 패턴과 그 상부의 제 2 보호층을 동시에 제거하는 단계를 포함하는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조방법.
23. 제 22 항에 있어서,

    상기 제 2 보호층을 형성하는 단계는,

    스퍼터를 이용하여 질화실리콘을 증착하는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조 방법.
24. 제 18 항에 있어서,

    상기 게이트 배선을 형성하는 단계는, 상기 게이트 배선의 일 끝에, 상기 게이트 배선과 연결되는 게이트 패드를 형성하는 단계를 포함하고,

    상기 데이터 배선을 형성하는 단계는, 상기 데이터 배선의 일 끝에, 상기 데이터 배선과 연결되는 데이터 패드를 형성하는 단계를 포함하고,

    상기 화소전극을 형성하는 단계는, 상기 게이트 및 데이터 패드와 각각 접촉하는 게이트 패드 단자 및 데이터 패드 단자를 형성하는 단계를 포함하는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조 방법.
25. 제 18 항에 있어서,

    상기 순수 비정질 실리콘 패턴과 상기 불순물 비정질 실리콘 패턴 및 상기 금속패턴 각각은 상기 게이트 전극과 같거나 작은 단면적을 갖고 완전히 중첩되도록 형성되는 것을 특징으로 하는 COT 구조 액정표시장치용 어레이 기판의 제조 방법.

Images