KR101333266B1 - 액정표시장치용 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 4마스크 공정에 의해 제조되면서도 데이터 배선 하부에는 반도체 패턴이 존재하지 않으며, 소스 및 드레인 전극이 그 하부의 액티브층을 완전히 덮는 형태로 형성함으로써 웨이비 노이즈를 방지하며, 동시에 2회의 건식식각을 진행함으로써 제조 공정 최적화를 구현할 수 있는 액정표시장치용 어레이 기판의 제조 방법을 제공한다.
마스크 절감, 어레이 기판, 4마스크, 웨이비노이즈, 건식식각
Description
본 발명은 액정표시장치에 관한 것이며, 특히 웨이비 노이즈를 방지할 수 있는 구조를 갖는 4마스크 공정에 의한 액정표시장치용 어레이 기판의 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며, 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
이러한 액정표시장치 중에서도 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
일반적으로, 액정표시장치는 박막트랜지스터 및 화소전극을 형성하는 어레이 기판 제조 공정과 컬러필터 및 공통 전극을 형성하는 컬러필터 기판 제조 공정을 통해 각각 어레이 기판 및 컬러필터 기판을 형성하고, 이들 두 기판 사이에 액정을 개재하는 셀 공정을 거쳐 완성된다.
좀 더 자세히, 일반적인 액정표시장치의 분해사시도인 도 1을 참조하여 설명하면, 도시한 바와 같이, 액정층(30)을 사이에 두고 어레이 기판(10)과 컬러필터 기판(20)이 대면 합착된 구성을 갖는데, 이중 하부의 어레이 기판(10)은 투명한 기판(12)의 상면으로 종횡 교차 배열되어 다수의 화소영역(P)을 정의하는 복수개의 게이트 배선(14)과 데이터 배선(16)을 포함하며, 이들 두 배선(14, 16)의 교차지점에는 박막트랜지스터(T)가 구비되어 각 화소영역(P)에 마련된 화소전극(18)과 일대일 대응 접속되어 있다.
또한, 상기 어레이 기판(10)과 마주보는 상부의 컬러필터 기판(20)은 투명기판(22)의 배면으로 상기 게이트 배선(14)과 데이터 배선(16) 그리고 박막트랜지스터(T) 등의 비표시영역을 가리도록 각 화소영역(P)을 테두리하는 격자 형상의 블랙매트릭스(25)가 형성되어 있으며, 이들 격자 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열된 적(R), 녹(G), 청(B)색의 컬러필터 패턴(26a, 26b, 26c)을 포함하는 컬러필터층(26)이 형성되어 있으며, 상기 블랙매트릭스(25)와 컬러필터층(26)의 전면에 걸쳐 투명한 공통전극(28)이 구비되어 있다.
그리고, 도면상에 도시되지는 않았지만, 이들 두 기판(10, 20)은 그 사이로 개재된 액정층(30)의 누설을 방지하기 위하여 가장자리 따라 실링제(sealant) 등으로 봉함(封函)된 상태에서 각 기판(10, 20)과 액정층(30)의 경계부분에는 액정의 분자배열 방향에 신뢰성을 부여하는 상, 하부 배향막이 개재되며, 각 기판(10, 20)의 적어도 하나의 외측면에는 편광판이 구비되어 있다.
또한, 어레이 기판(10)의 외측면으로는 백라이트(back-light)가 구비되어 빛을 공급하는 바, 게이트 배선(14)으로 박막트랜지스터(T)의 온(on)/오프(off) 신호가 순차적으로 스캔 인가되어 선택된 화소영역(P)의 화소전극(18)에 데이터배선(16)의 화상신호가 전달되면 이들 사이의 수직전계에 의해 그 사이의 액정분자가 구동되고, 이에 따른 빛의 투과율 변화로 여러 가지 화상을 표시할 수 있다.
도 2는 전술한 액정표시장치의 어레이 기판 내의 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다.
도면에 나타나지 않았지만, 기판(59) 상에서 다수의 게이트 배선(미도시)과 데이터 배선(73)이 교차하여 정의되는 다수의 화소영역(P) 내에는 게이트 전극(60)이 형성되어 있으며, 상기 게이트 전극(60) 상부로 전면에 게이트 절연막(68)이 형성되어 있으며, 그 위에 순차적으로 섬형태의 액티브층(70a)과 오믹콘택층(70b)으로 구성된 반도체층(70)이 형성되어 있다.
상기 오믹콘택층(70b) 위로는 소스 전극(76)과, 게이트 전극(60)을 중심으로 상기 소스 전극(76)으로부터 소정간격 이격하여 마주 대하고 있는 드레인 전극(78)이 형성되어 있다. 이때, 반도체층(70)을 하나의 마스크 공정을 통해 패터닝하고, 이후 금속층을 형성 후, 또 다른 마스크 공정을 통해 소스 및 드레인 전극(76, 78)을 형성함으로써 상기 소스 및 드레인 전극(76, 78)의 각 끝단부가 상기 반도체층(70)의 에지부를 충분히 가리도록 연장되어 형성되어 있는 것이 특징이다.
또한, 상기 소스 및 드레인 전극(76, 78)과 노출된 액티브층(70a) 위로 전면에 상기 드레인 전극(78)을 노출시키는 드레인 콘택홀(80)을 포함하는 보호층(86) 이 형성되어 있으며, 상기 보호층(86) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(80)을 통해 상기 드레인 전극(78)과 접촉하는 화소전극(88)이 형성되어 있다.
이때, 전술한 액정표시장치용 어레이 기판의 배선 및 전극 패턴은 감광성 물질인 포토레지스트를 이용한 사진식각 공정에 의해 이루어진다.
사진식각 공정에서는 금속물질층, 절연물질층 또는 반도체 물질층 상부에 포토레지스트를 도포하는 단계와, 일정패턴을 가지는 마스크를 배치하여 노광하는 단계와, 노광 처리된 포토레지스트층을 현상하여 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 금속물질층, 절연물질층 또는 반도체 물질층을 식각하여 배선 및 전극, 콘택홀 또는 반도체 패턴을 형성하는 공정을 거치게 된다.
이때, 상기 포토레지스트 물질은 노광된 부분이 현상되는 포지티브형(positive type)과, 노광된 부분이 남는 네가티브형(negative type)으로 나뉠 수 있으며, 통상적으로 어레이 공정에서는 포지티브형 포토레지스트 물질이 이용된다.
상기 사진식각 공정은 마스크 수에 따라 공정수가 결정되기 때문에, 이하 마스크 공정으로 칭하기로 한다.
전술한 단면 구조를 갖는 액정표시장치용 어레이 기판의 제조 공정에 대해 설명하면, 기판(59) 상에 제 1 금속물질을 증착한 후, 제 1 마스크 공정에 의해 게이트 전극(60)과 게이트 배선(미도시)을 형성하고, 다음, 제 1 절연물질, 순수 비정질 실리콘(a-Si), 불순물 비정질 실리콘(n+ a-Si)을 연속적으로 증착한 후, 제 1 절연물질은 게이트 절연막(68)으로 이용하고, 순수 비정질 실리콘층, 불순물 비정질 실리콘층은 제 2 마스크 공정에 의해 게이트 전극(60)을 덮는 위치에 액티브층(70a), 오믹 콘택층(70b)으로 각각 형성하여 반도체층(70)을 구성한다.
다음, 제 2 금속물질을 증착한 후, 제 3 마스크 공정에 의해 데이터 배선(73)과 상기 반도체층(70) 상부에서 서로 일정간격 이격되는 소스 및 드레인 전극(76, 78)을 형성한다. 이 단계에서는, 소스 및 드레인 전극(76, 78)을 마스크로 하여, 이격된 구간의 오믹콘택층(70b)을 제거하고, 그 하부층인 액티브층(70a)을 노출시켜 채널을 형성한다. 상기 게이트 전극(60), 반도체층(70), 소스 및 드레인 전극(76, 78)은 박막트랜지스터(Tr)를 이룬다.
다음, 제 2 절연물질을 증착한 후, 제 4 마스크 공정에 의해 드레인 전극(78)의 일부를 노출시키는 드레인 콘택홀(80)을 가지는 보호층(86)을 형성한 후, 상기 보호층(86) 위로 투명 도전성 물질을 증착하고, 제 5 마스크 공정에 의해 패터닝함으로써 화소전극(88)을 형성한다.
이와 같이, 기존의 액정표시장치용 어레이 공정에서는 통상 5 마스크 공정에 의해 어레이 기판을 제작하고 있다.
하지만, 마스크 공정에서는 증착, 노광, 현상, 식각 공정별로 장비들이 필요하고, 물리적, 화학적 공정이 반복됨에 따라 공정 비용이 높고, 공정 중 다른 소자에 손상을 줄 확률이 높으므로, 공정 효율이 떨어지는 단점이 있다.
이러한 문제를 해결하고자 도 3(종래의 4마스크 공정에 의해 제조된 액정표시장치용 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면 도)에 도시한 바와 같이, 기판(501)상에 게이트 전극(505) 및 게이트 배선(미도시)을 형성 후, 그 상부로 게이트 절연물질층(미도시)과 비정질 실리콘 물질층(미도시)과 불순물 비정질 물질층(미도시) 그리고 금속물질층(미도시)을 연속하여 형성하고 이를 회절노광을 이용하여 패터닝함으로써 순수 비정질 실리콘의 액티브층(120a)과 불순물 비정질 실리콘의 오믹콘택층(520b)으로 이루어진 반도체층(520)과, 소스 및 드레인 전극(530, 535)과 데이터 배선(527)을 하나의 마스크 공정에 의해 형성함으로써 총 4회의 마스크 공정을 통해 액정표시장치용 어레이 기판(501)을 제조하는 방법이 제안되었다.
하지만, 전술한 4마스크 공정에 의해 제조된 액정표시장치용 어레이 기판은 하나의 마스크 공정을 줄이기 위해 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 금속층을 순차적으로 적층하고, 포토레지스트를 도포한 후, 회절노광을 통해, 데이터 배선(527)과 소스 및 드레인 전극(530, 535)과 액티브층(520a)과 오믹콘택층(520b)으로 구성된 반도체층(520)을 하나의 마스크 공정에 의해 형성함으로써 원치 않는 구조, 즉, 상기 데이터 배선(527)의 양측단 외측과 상기 소스 및 드레인 전극(530, 535) 양끝단의 외측으로 연장하여, 상기 데이터 배선(527)과 상기 소스 및 드레인 전극(530, 535) 외부로 순수 비정질 실리콘의 액티브층(521)을 노출시키는 구조를 갖게된다. 따라서, 이렇게 상기 소스 및 드레인 전극(530, 535)의 끝단 외부로 노출된 액티브층(521)이 형성된 어레이 기판(501)을 이용하여 완성된 액정표시장치(미도시)의 구동 시, 하부에 구비된 백라이트(미도시) 등으로부터 입사된 빛, 또는 외부로부터 들어온 빛에 의해 노출된 액티브층(521)이 여기(excite)되어 박막트랜지스터의 스위칭 또는 데이터 신호를 입력하는 데이터 배선(127)에 영향을 미쳐 화면상에 얼룩을 유발시키는 웨이비 노이즈(wavy noise) 문제가 발생하고 있는 실정이다.
상기 문제점을 해결하기 위해서, 본 발명에서는 4마스크 공정으로 진행함으로써 5마스크 공정 진행 대비 비용 절감 및 제조 공정을 단순화하는 것을 제 1 목적으로 한다.
또한, 5마스크 공정에서와 같이 소스 및 드레인 전극의 끝단 외부로 순수 비정질 실리콘의 액티브층이 노출되지 않음으로써 광전류(photo current)에 의한 웨이비 노이즈(wavy noise)를 방지하는 것을 제 2 목적으로 한다.
또한, 4마스크 공정으로 진행하면서도 각 마스크 공정별 진행되는 단위공정 특히 건식식각 진행회수를 최소화함으로써 제조 공정을 최적화하는 것을 제 3 목적으로 한다.
본 발명에 따른 액정표시장치용 어레이 기판의 제조 방법은, 화소영역이 정의된 기판 상에 제 1 마스크 공정을 통해 일방향으로 연장하는 게이트 배선과 상기 게이트 배선에서 분기한 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 게 이트 전극 상부로 상기 기판의 전면에 무기절연층과 순수 비정질 실리콘층과, 불순물 비정질 실리콘층과 제 1 두께의 보조 금속층을 순차적으로 형성하고, 제 2 마스크 공정을 통해 상기 보조 금속층과 불순물 비정질 실리콘층과 순수 비정질 실리콘층과 게이트 절연막을 패터닝하여 상기 게이트 전극에 대응하여 무기 절연층과 순수 비정질 실리콘의 액티브층과 그 상부로 불순물 비정질 실리콘의 서로 이격하는 오믹콘택층과 보조 오믹콘택층을 순차적으로 형성하고, 동시에 상기 게이트 배선에 대응하여 상기 게이트 절연막과 그 상부로 순수 비정질 실리콘의 보조 유전체층을 형성하며, 상기 화소영역에 대응하여 상기 기판을 노출시키는 단계와; 상기 보조 오믹콘택층과 보조 유전체층 상부로 상기 기판 전면에 투명 도전성 물질층과 금속층을 순차적으로 형성하는 단계와; 상기 금속층 및 그 하부의 투명도전성 물질층을 패터닝하여 상기 보조 오믹콘택층 위로 서로 이격하며 이중층 구조를 갖는 소스 및 드레인 전극을 형성하고, 동시에 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 이중층 구조의 데이터 배선을 형성하며, 상기 화소영역에 상기 드레인 전극과 연결되며 상기 기판 상에 순차적으로 상기 투명 도전성 물질층으로 이루어진 제 1 화소패턴과, 상기 금속층으로 이루어진 제 2 화소패턴을 형성하는 단계와; 상기 소스 및 드레인 전극과 제 2 화소패턴 위로 보호층을 형성하는 단계와; 상기 화소영역 내측에 형성된 상기 보호층과 그 하부의 상기 제 2 화소패턴을 제거함으로써 화소전극을 형성하는 단계를 포함한다.
상기 게이트 전극에 대응하여 무기절연층과 순수 비정질 실리콘의 액티브층과 그 상부로 불순물 비정질 실리콘의 서로 이격하는 오믹콘택층과 보조 오믹콘택 층을 순차적으로 형성하고, 동시에 상기 게이트 배선에 대응하여 상기 게이트 절연막과 그 상부로 순수 비정질 실리콘의 보조 유전체층을 형성하며, 상기 화소영역에 대응하여 상기 기판을 노출시키는 단계는, 상기 보조 금속층 위로 상기 소스 및 드레인 전극이 형성되는 영역에 대응하여 제 2 두께의 제 1 포토레지스트 패턴을 형성하고, 상기 소스 및 드레인 전극의 이격영역과 상기 게이트 배선에 대응하여 상기 제 2 두께보다 얇은 제 3 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 보조 금속층과 그 하부의 불순물 및 순수 비정질 실리콘층과 무기절연층을 순차적으로 제거하여 게이트 전극과 게이트 배선 위로 순차적으로 게이트 절연막과 순수 및 불순물 비정질 실리콘 패턴과, 보조 금속패턴을 형성하는 단계와; 등방성 특성의 1차 애싱을 진행하여 제 1 및 제 2 포토레지스트 패턴의 두께 및 폭을 줄이는 단계와; 상기 그 두께 및 폭이 줄어든 제 1 및 제 2 포토레지스트 패턴 외부로 새롭게 노출된 보조 금속패턴과 그 하부의 불순물 및 순수 비정질 실리콘 패턴을 제거하여 상기 게이트 배선과 게이트 전극에 대응하는 게이트 절연막 양 끝단을 노출시키는 단계와; 2차 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거하는 단계와; 상기 제 2 포토레지스트 패턴이 제거됨으로써 새롭게 노출된 보조 금속패턴과 그 하부의 불순불 비정질 실리콘 패턴을 제거함으로써 상기 게이트 전극 상부의 게이트 절연막에 위로 액티브층과 그 상부로 순차적으로 서로 이격하는 오믹콘택층 및 보조 오믹콘택층을 형성하고, 상기 게이트 배선 상부의 게이트 절연막 위로 보조 유전체층을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 게이트 배선과 게이트 전극을 형성하는 단계는, 상기 게이트 배선과 연결되는 게이트 패드전극을 형성하는 단계를 더 포함하며, 이때, 상기 이중층 구조의 데이터 배선을 형성하는 단계는, 상기 데이터 배선의 하부층과 연결된 제 1 데이터 패드패턴과, 상기 데이트 배선의 상부층과 연결된 제 2 데이터 패드패턴을 형성하고, 동시에 상기 게이트 패드전극 상부에 상기 제 1 데이터 패드패턴과 동일물질로 게이트 제 1 보조 패드패턴과 상기 제 2 데이터 패드패턴과 동일물질로 게이트 제 2 보조 패드패턴을 형성하는 단계를 더 포함한다.
또한, 상기 화소전극을 형성하는 단계는, 상기 제 2 데이터 패드패턴과 상기 게이트 제 2 패드패턴을 제거하여 각각 데이터 패드전극과, 게이트 보조 패드전극을 형성하는 단계를 더 포함한다.
또한, 상기 보조 금속층과 그 하부의 불순물 및 순수 비정질 실리콘층과 무기절연층의 제거와 제 1 및 제 2 애싱과 상기 보조 금속패턴과 그 하부의 불순불 비정질 실리콘 패턴을 제거는 동일한 공정챔버에서 진행되는 것이 특징이다.
상기 화소전극은 전단의 게이트 배선 상부에 형성된 상기 보조 유전체층과 중첩하도록 연장 형성시킴으로써 상기 중첩되는 전단의 게이트 배선과 더불어 스토리지 커패시터를 형성하는 것이 특징이다.
상기 제 2 마스크 공정은, 상기 게이트 패드전극의 중앙부를 노출시키는 게이트 패드 콘택홀을 형성하는 단계를 더 포함한다.
상기 제 1 두께는 30Å 내지 60Å인 것이 바람직하다.
본 발명에 따른 4 마스크의 액정표시장치용 어레이 기판 제조방법에 의해 5마스크 공정에 의해 완성하는 제조 방법 대비 사용되는 마스크 수를 줄임으로써, 공정 효율을 높일 있고, 공정 단순화로 인하여 액정표시장치용 어레이 기판의 제조 비용을 절감하는 효과가 있다.
또한, 액티브층과, 소스 및 드레인 전극을 포함하는 데이터 배선을 서로 다른 마스크 공정을 통해 이원화하여 형성하는 동시에 상기 액티브층의 끝단부를 가리도록 상기 소스 및 드레인 전극을 형성함으로써 상기 소스 및 드레인 전극 외부로 노출된 액티브층에 기인한 웨이비 노이즈 등의 화질불량을 방지할 수 있는 효과가 있다.
또한, 데이터 배선 하부에 순수 및 불순물 비정질 실리콘으로 이루어진 반도체 패턴을 형성하지 않음으로써 상기 데이터 배선과 화소전극과의 이격간격을 좁힘으로써 개구율을 향상함과 동시에 휘도를 향상시키는 효과가 있다.
더욱이, 화소영역(P)의 중앙부에는 기판면에 화소전극이 직접 접촉하며 형성함으로써 그 사이에 게이트 절연막 및 보호층이 형성되지 않아 상기 게이트 절연막과 보호층을 통과함으로서 발생하는 투과율 저하가 없으므로 휘도를 더욱 향상시키는 효과가 있다.
또한, 제 2 실시예에 따른 액정표시장치용 어레이 기판의 제조 방법은 건식식각의 진행 횟수를 줄여 전체적인 공정 진행을 최적화하여 생산성을 향상시키는 효과가 있다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 4a 내지 도 4i는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 박막트랜지스터 및 스토리지 커패시터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이며, 도 5a 내지 도 5i는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 게이트 패드부에 대한 제조 단계별 공정 단면도이며, 도 6a 내지 도 6i는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 데이터 패드부에 대한 제조 단계별 공정 단면도이다.
이때, 설명의 편의를 위해 각 화소영역(P) 내의 박막트랜지스터가 형성될 부분을 스위칭 영역(TrA), 스토리지 커패시터가 형성될 부분을 스토리지 영역(StgA)이라 정의한다.
우선, 도 4a, 5a 및 6a에 도시한 바와 같이, 투명한 절연 기판(101)상에 금속물질을 증착하여 제 1 금속층(미도시)을 형성한 후, 포토레지스트의 도포, 마스크(미도시)를 이용한 노광, 포토레지스트의 현상, 제 1 금속층(미도시)의 식각, 포토레지스트의 스트립(strip) 등의 공정을 포함하는 제 1 마스크 공정을 진행하여 일방향으로 연장하는 게이트 배선(105)을 형성하고, 동시에 상기 스위칭 영역(TrA)에 있어서 상기 게이트 배선(105)과 연결된 게이트 전극(107)을 형성한다. 또한, 동시에 게이트 패드부(GPA)에 있어서는 상기 게이트 배선(105)과 연결된 게이트 패 드전극(109)을 형성한다.
이때, 상기 제 1 금속층(미도시)을 서로 다른 금속물질을 연속 증착하여 이중층 이상으로 형성함으로써, 이중충 또는 삼중층 구조의 게이트 배선과 게이트 전극과 게이트 패드전극을 형성할 수도 있다. 도면에서는 편의상 단일층으로 형성된 것으로 도시하였다.
다음, 도 4b, 5b 및 6b에 도시한 바와 같이, 상기 게이트 배선(105)과 게이트 전극(107)과 게이트 패드전극(109)이 형성된 기판(101)의 전면에 산화실리콘(SiO2) 또는 질화실리콘(SiNx)의 무기 절연물질과 순수 비정질 실리콘과 불순물 비정질 실리콘을 연속하여 증착함으로써 그 하부로부터 순차적으로 게이트 절연막(110)과 순수 비정질 실리콘층(115)과 불순물 비정질 실리콘층(120)을 형성한다. 이때 도면에는 나타내지 않았지만, 그 변형예로서 상기 불순물 비정질 실리콘층(120) 위로 30Å 내지 60Å 정도의 얇은 두께를 갖도록 몰리브덴 또는 몰리브덴 합금을 더욱 증착함으로써 추후 형성될 소스 및 드레인 전극과 오믹콘택이 효율적으로 이루어지기 위한 보조 금속층을 더욱 형성할 수도 있다. 이 경우 상기 보조 금속층은 상기 불순물 비정질 실리콘층의 패턴에 의해 최종적으로 변형되어 남게되는 오믹콘택층과 동일한 형태를 갖게되며, 상기 불순물 비정질 실리콘층이 패터닝되는 과정과 동일한 과정을 진행하게 된다. 이러한 보조 금속층을 형성한 것은 제 2 실시예를 통해 상세한 설명 및 도면으로 제시하였다.
이후, 상기 불순물 비정질 실리콘층(120) 위로 감광성 유기물질인 포토레지 스트를 도포하여 포토레지스트층(미도시)을 형성한다. 이때, 본 발명에서는 상기 포토레지스트는 빛을 받은 부분이 현상 시 제거되는 특성을 갖는 포지티브 타입(positive type)을 사용하는 것을 예로서 설명한다. 하지만 이와 반대의 특성을 갖는 즉, 빛을 받은 부분이 현상 시 남게되는 네가티브 타입(negative type)인 경우도 노광 마스크에 있어 투과영역과 차단영역의 위치를 바꾼 형태의 마스크를 이용하면 동일한 결과를 얻을 수 있다.
다음, 상기 포토레지스트층(미도시)이 형성된 기판(101)의 상부에 빛의 투과영역(TA)과 차단영역(BA) 그리고, 상기 투과영역(TA)의 투과율과 차단영역(BA)의 투과율 사이의 투과율을 갖는 반투과영역(HTA)으로 구성된 노광 마스크(191)를 위치시킨 후, 상기 노광 마스크(191)를 통한 노광을 실시한다. 상기 반투과영역(HTA)이 슬릿형태로 이루어지는 경우를 회절노광 마스크로 지칭하고, 다중의 코팅막으로 이루어지는 경우를 하프톤 노고아 마스크로 지칭한다. 이때, 도면에 있어서는 하프톤 노광 마스크(191)를 이용한 노광을 실시한 것을 일례로 나타내었다.
한편, 상기 반투과영역(HTA)이 구비된 노광 마스크(191)를 이용하여 노광함으로써 상기 포토레지스트층(미도시)에 도달되는 광량을 조절하는 하프톤 노광기법을 적용하여 두께를 달리하는 포토레지스트 패턴(181a, 181b)을 형성하기 위함이며, 상기 노광 마스크(191)를 통해 노광 시 빛이 투과되는 정도는 투과영역(TA)에서는 거의 100% 빛이 투과하고, 차단영역(BA)에서는 빛이 전혀 투과하지 못하고 차단되며, 반투과영역(HTA)에서는 코팅막의 두께(또는 코팅막의 코팅수)에 따라 통상적으로 10% 내지 90% 사이에서 결정되는 하나의 투과량을 갖는 빛이 투과된다. 이 때, 상기 노광은 상기 노광 마스크(191)의 차단영역(BA)이 스위칭 영역(TrA) 내의 반도체층이 형성될 부분 즉 상기 게이트 전극(107)에 대응하는 부분과 대응되도록, 상기 투과영역(TA)은 게이트 패드부(GPA)의 게이트 패드전극(109)의 중앙부에 대응되도록, 그리고 그 외의 영역에 대해서는 반투과영역(HTA)이 대응되도록 한 상태에서 진행한다.
이후, 전술한 바와 같은 상태에서 노광된 기판(101)상의 포토레지스트층(미도시)을 현상하면, 상기 불순물 비정질 실리콘층(120) 위로 상기 게이트 전극(107) 에 대응해서는 제 1 두께(t1)를 갖는 제 1 포토레지스트 패턴(181a)이, 그리고 상기 게이트 전극(107) 및 상기 게이트 패드전극(109)을 제외한 그 이외의 영역에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(181b)이 형성되며, 상기 게이트 패드전극(109) 중앙부에 대응해서는 상기 제 1 포토레지스트층(미도시)이 제거되어 상기 불순물 비정질 실리콘층(120)을 노출시키게 된다.
다음, 도 4c, 5c 및 6c에 도시한 바와 같이, 상기 제 1, 2 포토레지스트 패턴(181a, 181b) 외부로 노출된 상기 불순물 비정질 실리콘층(120)과 그 하부의 순수 비정질 실리콘층(115)과 게이트 절연막(110)을 식각함으로써 상기 게이트 패드부(GPA)에 있어서 상기 게이트 패드전극(109)의 중앙부를 노출시키는 게이트 패드 콘택홀(130)을 형성한다.
다음, 도 4d, 5d 및 6d에 도시한 바와 같이, 상기 게이트 패드 콘택홀(130)이 형성된 기판(101)에 대해 애싱(ashing)을 진행함으로써 상기 제 2 두께의 제 2 포토레지스트 패턴(도 4c, 5c 및 6c의 181b)을 제거함으로써 상기 게이트 전극(107) 상부를 제외한 영역에서 상기 불순물 비정질 실리콘층(120)을 노출시킨다.
이후, 도 4e, 5e 및 6e에 도시한 바와 같이, 상기 노출된 불순물 비정질 실리콘층(도 4d, 5d 및 6d의 120)과 그 하부의 순수 비정질 실리콘층(도 4d, 5d 및 6d의 115)을 식각함으로써 제 1 포토레지스트 패턴(181a)으로 여전히 덮혀있는 상기 게이트 전극(107)과 상기 게이트 패드 콘택홀(130)에 의해 노출된 게이트 패드전극(109) 상부를 제외한 영역에 대해 상기 게이트 절연막(110)을 노출시킨다. 이때, 스위칭 영역(TrA)에 있어 상기 제 1 포토레지스트 패턴(181a)에 의해 제거되지 않고 남게되는 불순물 및 순수 비정질 실리콘층(도 4d, 5d 및 6d의 120, 115)은 각각 불순물 비정질 실리콘 패턴(122)과 액티브층(117)을 이루게 된다.
다음, 도 4f, 5f, 및 6f에 도시한 바와 같이, 상기 불순물 비정질 실리콘 패턴(122) 및 액티브층(117)이 형성된 기판(101)에 대해 애싱(ashing) 또는 스트립(strip)을 진행함으로써 상기 제 1 포토레지스트 패턴(도 4e의 181a)을 제거한 후, 상기 불순물 비정질 실리콘 패턴(122) 위로 전면에 투명한 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하고 연속하여 금속물질 예를들면, 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금 중 하나를 증착하여 투명 도전성 물질층(132) 및 제 2 금속층(137)을 형성한다.
이후, 상기 제 2 금속층(137) 위로 포토레지스트를 도포하여 제 2 포토레지스트층(미도시)을 형성하고, 이를 노광 및 현상함으로써 스위칭 영역(TrA)에 있어 서는 상기 게이트 전극(107)의 중앙부에 대응하는 부분을 제외하고 서로 이격하는 소스 및 드레인 전극이 형성될 부분에 대응하여, 화소영역(P)에 있어서는 화소전극이 형성될 부분에 대응하여, 스토리지 영역(StgA)에 있어서는 제 1 스토리지 전극의 역할을 할 상기 게이트 배선(105) 일부에 대응하여, 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(109)에 대응하여, 그리고 데이터 패드부(DPA)에 있어서는 데이터 패드전극이 형성될 부분에 대응하여 제 3 포토레지스트 패턴(183)을 형성하고, 그 이외에 영역에 대응해서는 제 2 포토레지스트 패턴(미도시)을 제거함으로써 상기 제 2 금속층(137)을 노출시킨다.
다음, 도 4g, 5g, 및 6g에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(도 4f, 5f, 6f 의 183) 외부로 노출된 상기 제 2 금속층(도 4f, 5f, 6f 의 137) 및 그 하부의 투명 도전성 물질층(도 4f, 5f, 6f 의 132)과 스위칭 영역(TrA)의 불순물 비정질 실리콘 패턴(도 4f의 122)을 패터닝함으로써 상기 게이트 배선(105)과 교차하여 상기 화소영역(P)을 정의하는 이중층 구조를 갖는 데이터 배선(미도시)을 형성하고, 동시에 데이터 패드부(DPA)에 있어서는 상기 데이터 배선(미도시)과 연결되며 상기 게이트 절연막(110) 위로 제 1 데이터 패드패턴(135)과 제 2 데이터 패드패턴(140)을 형성하며, 상기 게이트 패드부(GPA)에 있어서는 상기 게이트 패드 콘택홀(130)을 통해 노출된 게이트 패드전극(109)을 덮으며 순차적으로 게이트 제 1 보조 패드패턴(134)과 게이트 제 2 보조 패드패턴(139)을 형성한다.
동시에 상기 스위칭 영역(TrA)에는 상기 데이터 배선(미도시)과 연결되며 하부층과 상부층(145a, 145b)의 이중층 구조 갖는 소스 전극(145)과, 상기 소스 전 극(145)과 소정간격 이격하여 하부층과 상부층(147a, 147b)의 이중층 구조를 갖는 드레인 전극(147)을 형성한다. 이때, 상기 서로 이격하는 이중층 구조의 소스 및 드레인 전극(145, 147) 사이로 노출된 불순물 비정질 실리콘 패턴(도 4f의 122)이 함께 제거됨으로써 상기 소스 및 드레인 전극(145, 147) 하부에 남게되는 불순물 비정질 실리콘 패턴(도 4f의 122)은 서로 이격하는 오믹콘택층(123)을 이루게 된다. 이때, 스위칭 영역(TrA)의 순차 적층된 게이트 전극(107)과 게이트 절연막(110)과 액티브층(117)과 오믹콘택층(123)과 서로 이격하는 소스 및 드레인 전극(145, 147)은 스위칭 소자인 박막트랜지스터(Tr)를 이룬다.
한편, 화소영역(P)에 있어서는 상기 드레인 전극(147)의 하부층(147a) 및 상부층(147b)과 각각 연결되는 제 1 화소패턴(133)과 제 2 화소패턴(138)을 형성한다. 이때 상기 제 1 및 제 2 화소패턴(133, 138)은 스토리지 영역(StgA)의 상기 게이트 배선(105) 상부까지 연장 형성된 것이 특징이다.
이후, 애싱(ashing) 또는 스트립(strip)을 진행하여 상기 제 3 포토레지스트 패턴(도 4f, 5f, 6f 의 183)을 제거한다.
다음, 도 4h, 5h, 및 6h에 도시한 바와 같이, 상기 소스 및 드레인 전극(145, 147)과 제 2 화소패턴(138)과 게이트 제 2 보조 패드패턴(139) 및 제 2 데이터 패드패턴(140) 상부로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 보호층(150)을 형성하고, 연속하여 상기 보호층(150) 위로 포토레지스트를 도포하여 제 3 포토레지스트층(미도시)을 형성한 후, 이를 노광 및 현상함으로써 상기 스위칭 영역(TrA) 및 각 화소영역(P)의 경계에 위치한 게이트 및 데이터 배선(105, 미도시)에 대응하여 제 4 포토레지스트 패턴(185)을 형성한다. 이때 스토리지 영역(StgA)에 있어 상기 제 2 화소패턴(138)이 연장된 부분에 대응하는 상기 게이트 배선(105) 상부에는 상기 제 4 포토레지스트 패턴(185)은 형성되지 않도록 한다. 또한, 게이트 및 데이터 패드부(GPA, DPA)에 있어서는 각각 게이트 제 2 보조 패드패턴(139)과 제 2 데이터 패드패턴(140)의 중앙부를 제외한 영역에 대해 상기 제 4 포토레지스트 패턴(185)을 형성한다.
다음, 도 4i, 5i, 및 6i에 도시한 바와 같이, 상기 제 4 포토레지스트 패턴 (도 4h, 5h 및 6h의 185)외부로 노출된 보호층(150)을 제거함으로써 상기 제 2 화소패턴(도 4h의 138)과, 게이트 제 2 보조 패드패턴(도 5h의 139)과 제 2 데이터 패드패턴(도 6h의 140)을 노출시킨다.
이후, 상기 노출된 상기 제 2 화소패턴(도 4h의 138)과, 게이트 제 2 보조 패드패턴(도 5h의 139)과 제 2 데이터 패드패턴(도 6h의 140)을 제거함으로써 화소영역(P)에 있어서는 투명 도전성 물질로 이루어지며 스토리지 영역(StgA)까지 연장하는 화소전극(134)을 형성하고, 동시에 게이트 패드부(GPA)에 있어서는 투명 도전성 물질의 게이트 보조 패드전극(136)을, 데이터 패드부(DPA)에 있어서는 투명 도전성 물질의 데이터 패드전극(137)을 형성한다. 이때, 스토리지 영역(StgA)에 있어서 상기 게이트 배선(105)(실질적으로는 각 화소영역(P) 내에서 각 화소전극(134)과 연결된 드레인 전극(147)을 포함하는 박막트랜지스터(Tr)가 연결되지 않은 전단의 게이트 배선)과 중첩하는 상기 화소전극(134)은 상기 게이트 배선(105)과 더불 어 스토리지 커패시터(StgC)를 이룬다. 이때, 상기 화소전극(134)과 게이트 보조 패드전극(136)과 데이터 패드전극(137)은 각각 제 1 화소패턴(도 4h의 133)과 게이트 제 1 보조 패드패턴(도 5h의 134)과 제 1 데이터 패드패턴(도 6h의 135)이 그 상부에 각각 위치한 제 2 화소패턴(도 4h의 138)과 게이트 제 2 보조 패드패턴(도 5h의 139)과 제 2 데이터 패드패턴(도 6h의 140)이 제거됨으로써 형성되어진 것이다.
이때 게이트 및 데이터 패드부(GPA, DPA)에 있어서는 상기 게이트 보조 패드전극(136)과 데이터 패드전극(137) 위로 그 양측면에 여전히 게이트 제 2 보조 패드패턴과 제 2 데이터 패드패턴의 잔재(139', 140')가 남아있는 것으로 도면에는 나타나고 있으나, 이는 상기 게이트 및 데이터 패드부(GPA, DPA)의 보호층(150) 상에 형성되는 상기 제 4 포토레지스트 패턴(도 5h 및 6h의 185)을 조금 더 큰 폭을 갖도록 형성함으로써 상기 제 4 포토레지스트 패턴(도 5h 및 6h의 185) 외부로 제 2 보조 패드패턴(도 5h의 139)과 제 2 데이터 패드패턴(도 6h의 140) 전체에 대응하는 보호층(150) 모두 노출시킴으로써 상기 게이트 제 2 보조 패드패턴(도 5h의 139)과 제 2 데이터 패드패턴(도 6h의 140)을 완전히 제거하여 그 잔재(139', 140')가 없도록 형성할 수도 있다. 이후 상기 제 4 포토레지스트 패턴(도 5h 및 6h의 185)을 애싱 또는 스트립(strip)을 진행하여 제거함으로써 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판을 완성할 수 있다.
한편, 전술한 제 1 실시예에 따른 액정표시장치용 어레이 기판의 제조 방법 에 있어서는, 각 노광 및 현상공정을 제외한 그 이외의 단위공정의 횟수를 살펴보면, 금속물질 증착을 위한 스퍼터링은 제 1 금속층, 투명 도전성 물질층, 제 2 금속층을 형성을 위해 3회(보조 오믹콘택층을 위한 보조 금속층 형성을 포함하는 변형예의 경우 4회), 무기절연물질층 형성을 위한 화학기상증착(CVD)은 게이트 절연막, 순수 및 불순물 비정질 실리콘층, 보호층 형성을 위해 3회, 무기절연물질 및 반도체 물질 식각을 위한 건식식각(dry etching)은 연속공정으로 진행되는 게이트 절연막과 액티브층 및 불순물 비정질 실리콘 패턴 형성을 위해 1회, 오믹콘택층 형성을 위해 1회, 그리고 보호층 패터닝을 위해 1회 총 3회 진행되며, 금속물질 패터닝을 위해 습식식각(wet etching)은 제 1 금속물질층 패터닝, 제 2 금속물질층 패터닝, 투명 도전성 물질층 및 화소전극 형성을 위한 제 2 화소패턴 제거를 위해 총4회 진행됨을 알 수 있다.
본 발명의 제 2 실시예에 있어서는 이러한 웨이비 노이즈 발생을 억제하는 구조를 갖는 어레이 기판의 제조를 좀 더 최적화하여 제 1 실시예 대비 건식식각(dry etching)을 1회 줄일 수 제조 방법을 제안한다.
도 7a 내지 도 7l은 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 박막트랜지스터 및 스토리지 커패시터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이며, 도 8a 내지 도 8l은 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 게이트 패드부에 대한 제조 단계별 공정 단면도이며, 9a 내지 도 9l은 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 데이터 패드부에 대한 제조 단계별 공정 단면도이다.
우선, 도 7a, 8a 및 9a에 도시한 바와 같이, 투명한 절연 기판(201)상에 금속물질을 증착하여 제 1 금속층(미도시)을 형성한 후, 포토레지스트의 도포, 마스크를 이용한 노광, 포토레지스트의 현상, 식각, 포토레지스트의 스트립(strip) 등의 공정을 포함하는 제 1 마스크 공정을 진행하여 일방향으로 연장하는 게이트 배선(205)을 형성하고, 동시에 상기 스위칭 영역(TrA)에 있어서 상기 게이트 배선(205)과 연결된 게이트 전극(207)을 형성한다. 또한, 동시에 게이트 패드부(GPA)에 있어서는 상기 게이트 배선(205)과 연결된 게이트 패드전극(209)을 형성한다. 이 경우, 스퍼터링 및 습식식각(wet etching)이 각 1회씩 진행된다.
이때, 상기 제 1 금속층(미도시)을 서로 다른 금속물질을 연속 증착하여 이중층 이상으로 형성함으로써, 이중충 또는 삼중층 구조의 게이트 배선과 게이트 전극과 게이트 패드전극을 형성할 수도 있다. 도면에서는 편의상 단일층으로 형성된 것으로 도시하였다.
다음, 도 7b, 8b 및 9b에 도시한 바와 같이, 상기 게이트 배선(205)과 게이트 전극(207)과 게이트 패드전극(209)이 형성된 기판(201)의 전면에 산화실리콘(SiO2) 또는 질화실리콘(SiNx)의 무기 절연물질과 순수 비정질 실리콘과 불순물 비정질 실리콘을 화학기상증착을 실시하여 연속하여 증착함으로써 그 하부로부터 순차적으로 무기절연층(210)과 순수 비정질 실리콘층(215)과 불순물 비정질 실리콘층(220)을 형성하고, 스퍼터링을 진행하여 상기 불순물 비정질 실리콘층(220) 위로 30Å 내지 60Å 정도의 얇은 두께를 갖도록 몰리브덴 또는 몰리브덴 합금을 더욱 증착함으로써 보조 금속층(225)을 형성한다.
이후, 상기 보조 금속층(225) 위로 감광성 유기물질인 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)이 형성된 기판(201)의 상부에 빛의 투과영역(TA)과 차단영역(BA) 그리고, 반투과영역(HTA)으로 구성된 노광 마스크(291)를 위치시킨 후, 상기 노광 마스크(291)를 통한 노광을 실시한다. 이때, 상기 노광은 상기 노광 마스크(291)의 차단영역(BA)이 스위칭 영역(TrA) 내의 소스 및 드레인 전극이 형성될 부분에 대응하는 부분과 게이트 패드전극(209)의 가장자리부를 포함하는 게이트 패드부(GPA)에 대응되도록, 상기 반투과영역(HTA)은 스위칭 영역(TrA)에 있어 추후 형성될 소스 및 드레인 전극의 이격영역 및 스토리지 영역(StgA)에 대응되도록 한 상태에서 진행한다.
이후, 전술한 바와 같은 상태에서 노광된 기판(201)상의 포토레지스트층(미도시)을 현상하면, 도 7c, 8c 및 9c에 도시한 바와 같이, 상기 보조 금속층(도 7b, 8b 및 9b의 225) 위로 상기 스위칭 영역(TrA)에 있어서 상기 게이트 전극(207)의 중앙부를 제외한 영역과, 스토리지 영역(StgA)과, 게이트 패드부(GPA)에 있어서 상기 게이트 패드전극(209) 중앙부를 제외한 상기 게이트 패드전극(209)의 양측단을 포함하는 영역에는 제 1 두께를 갖는 제 1 포토레지스트 패턴(281a)이, 그리고 상기 스위칭 영역(TrA)에 있어 게이트 전극(207)의 중앙부에 대응하는 영역과 스토리지 영역(StgA)에는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(281b)이 형성되며, 그 외의 영역에 대응해서는 상기 보조 금속층(도 7b, 8b 및 9b의 225)을 노출시키게 된다.
이후, 상기 제 1 및 제 2 포토레지스트 패턴(281a, 281b) 외부로 노출된 보조 금속층(도 7b, 8b 및 9b의 225)과 그 하부의 불순물 및 순수 비정질 실리콘층(도 7b, 8b 및 9b의 220, 215)과 무기절연층(도 7b, 8b 및 9b의 210)에 대하여 연속하여 1차 건식식각(dry etching)을 진행하여 제거함으로써 스위칭 영역(TrA)과 스토리지 영역(StgA)에 각각 순차 적층된 게이트 절연막(211)과 순수 및 불순물 비정질 실리콘 패턴(216, 221)과 보조 금속패턴(226)을 형성하고, 동시에 게이트 패드부(GPA)에 있어서는 게이트 패드 콘택홀(213)을 형성한다. 이때, 그 외의 영역에 대응해서는 상기 기판(201)이 노출된다. 이러한 구조를 갖도록 형성한 이유는, 화소영역(P)에 대해서는 기판(201)이 노출된 상태가 되므로 추후 화소전극이 상기 기판(201)상에 직접 형성됨으로써 화소전극이 형성된 부분에 대응해서는 보호층 및 게이트 절연막 등이 형성되지 않는 바 투과율이 향상되는 효과를 갖게 된다.
다음, 도 7d, 8d 및 9d에 도시한 바와 같이, 상기 게이트 패드 콘택홀(213)이 형성된 기판(201)에 대해 등방성 특성을 갖는 1차 애싱(ashing)을 진행함으로써 상기 제 1 및 2 포토레지스트 패턴(281a, 281b)의 두께 및 폭을 줄임으로써 스위칭 영역(TrA)과 스토리지 영역(StgA) 및 게이트 패드부(GPA)에 있어서 각 보조 금속패턴(226)의 양 끝단의 일정폭이 노출되도록 한다. 이 경우, 얇은 제 2 두께를 갖는 상기 제 2 포토레지스트 패턴(281b)이 완전히 제거되지 않은 상태로 스위칭 영역(TrA)과 스토리지 영역(StgA)에 남아있게 되는 것이 특징이다.
다음, 도 7e, 8e 및 9e에 도시한 바와 같이, 상기 노출된 보조 금속패턴(226)과 그 하부의 불순물 비정질 실리콘 패턴(221), 순수 비정질 실리콘패 턴(216)에 대해 2차 건식식각(dry etching)을 진행함으로써 각 영역에 있어 상기 게이트 절연막(211) 일부를 노출시킨다. 이러한 구조를 갖도록 형성하는 이유는 화소영역(P) 내에 게이트 절연막이 제거됨으로써 스위칭 영역(TrA)의 구성요소와 큰 단차를 이루게 되므로 이를 방지하고자 상기 게이트 절연막(211) 상부에 위치하는 구성요소와 상기 게이트 절연막(211)이 단차를 가지며 다시 상기 게이트 절연막(211)과 기판(201)간에 단차를 갖도록 하여 마치 계단 형태의 단차를 구성하여 이후에 형성되는 물질층의 스텝커버리지 특성을 향상시키기 위함이다.
다음, 도 7f, 8f 및 9f에 도시한 바와 같이, 2차 애싱(ashing)을 진행하여 상기 제 2 포토레지스트 패턴(도 7e의 281b)을 완전히 제거함으로써 스위칭 영역(TrA)에 있어서는 상기 게이트 전극(207) 중앙부에 대응하여 상기 보조 금속패턴(도 7e의 226)을 노출시키고, 동시에 스토리지 영역(StgA)에 대응하여서도 상기 보조 금속패턴(도 7e의 226)을 노출시킨다.
이후, 3차 건식식각(dry etching)을 진행함으로써 상기 새롭게 노출된 보조 금속패턴(도 7e의 226)과 그 하부의 불순물 비정질 실리콘 패턴(도 7e의 221)을 제거한다. 이러한 공정 진행에 의해 스위칭 영역(TrA)에 있어서는 상기 게이트 절연막(211) 위로 순수 비정질 실리콘의 액티브층(218)과 상기 액티브층(218) 위로 서로 이격하며 순차적으로 불순물 비정질 실리콘의 오믹콘택층(223)과 몰리브덴 또는 몰리브덴 합금으로 이루어지며, 30Å-50Å의 두께를 갖는 보조 오믹콘택층(228)이 형성되어지며, 스토리지 영역(StgA)에 있어서는 순수 비정질 실리콘의 보조 유전체층(217)이 형성되게 된다. 한편, 게이트 패드부(GPA)에 있어서는 상기 게이트 패드 전극(209) 중앙부를 노출시키는 게이트 패드 콘택홀(213) 주위로 여전히 상기 게이트 절연막(211) 위로 순수 및 불순물 비정질 실리콘 패턴(219, 224)과 보조 금속패턴(229)이 남아있게 된다.
전술한 바와 같은 1차 및 2차 애싱(ashing)과 1차 내지 3차 건식식각(dry etching)은 모두 동일한 공정챔버 내에서 간단히 반응가스만을 바꿔가며 동시에 진행되므로 어레이 기판 제조를 위한 전체 공정 상에서는 기판의 입/출입과 이동이 없게되는 바, 1회의 건식식각(dry etching)을 진행한 것이 된다.
다음, 도 7g, 8g 및 9g에 도시한 바와 같이, 보조 오믹콘택층(228)과 보조 유전체층(217)이 형성된 기판(201)에 대해 애싱(ashing) 또는 스트립(strip)을 진행하여 남아있는 제 1 포토레지스트 패턴(도 7f 및 8f의 281a)을 제거함으로써 상기 보조 오믹콘택층(228)과 보조 유전체층(217)과 보조 금속패턴(229)을 노출시킨다.
다음, 도 7h, 8h 및 9h에 도시한 바와 같이, 상기 보조 오믹콘택층(228)과 보조 유전체층(217) 및 보조 금속패턴(229) 위로 스퍼터링을 진행함으로써 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(233)을 형성하고, 연속하여 상기 투명 도전성 물질층(233) 위로 금속물질 예를들면 몰리브덴(Mo), 몰리브덴 합금, 크롬(Cr), 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금 중에서 선택되는 하나를 스퍼터링을 진행하여 증착함으로써 제 2 금속층(238)을 형성한다.
이후, 상기 제 2 금속층(238) 위로 포토레지스트를 도포하여 제 2 포토레지 스트층(미도시)을 형성하고, 이를 노광 및 현상함으로써 데이터 배선이 형성될 부분과, 스위칭 영역(TrA)에 있어서는 상기 게이트 전극(207)의 중앙부에 대응하는 부분을 제외하고 서로 이격하는 소스 및 드레인 전극이 형성될 부분에 대응하여, 화소영역(P)에 있어서는 화소전극이 형성될 부분에 대응하여, 스토리지 영역(StgA)에 있어서는 제 1 스토리지 전극의 역할을 할 상기 게이트 배선(205) 일부에 대응하여, 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(209)에 대응하여, 그리고 데이터 패드부(DPA)에 있어서는 데이터 패드전극이 형성될 부분에 대응하여 각각 제 3 포토레지스트 패턴(283)을 형성하고, 그 이외에 영역에 대응해서는 상기 제 2 포토레지스트층(미도시)을 제거함으로써 상기 제 2 금속층(238)을 노출시킨다.
다음, 도 7i, 8i, 및 9i에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(도 7h, 8h 및 9h의 283) 외부로 노출된 상기 제 2 금속층(도 7h, 8h 및 9h의 238) 및 그 하부의 투명 도전성 물질층(도 7h, 8h 및 9h의 233)을 습식식각(wet etching)을 진행하여 제거함으로써 상기 게이트 배선(205)과 교차하여 상기 화소영역(P)을 정의하는 이중층 구조를 갖는 데이터 배선(미도시)을 형성하고, 동시에 데이터 패드부(DPA)에 있어서는 상기 데이터 배선(미도시)과 연결되는 제 1 데이터 패드패턴(263)과 제 2 데이터 패드패턴(264)을 형성하며, 상기 게이트 패드부(GPA)에 있어서는 상기 게이트 패드 콘택홀(213)을 통해 노출된 게이트 패드전극(209)을 덮으며 순차적으로 게이트 제 1 보조 패드패턴(258)과 게이트 제 2 보조 패드패턴(259)을 형성한다.
동시에 상기 스위칭 영역(TrA)에는 상기 데이터 배선(미도시)과 연결되며 하부층과 상부층(250, 251)의 이중층 구조 갖는 소스 전극(253)과, 상기 소스 전극(253)과 소정간격 이격하여 하부층과 상부층(254, 255)의 이중층 구조를 갖는 드레인 전극(256)을 형성한다. 이때, 스위칭 영역(TrA)의 순차 적층된 게이트 전극(207)과 게이트 절연막(211)과 액티브층(218)과 오믹콘택층(223)과 보조 오믹콘택층(228)과 서로 이격하는 소스 및 드레인 전극(253, 256)은 스위칭 소자인 박막트랜지스터(Tr)를 이룬다.
또한, 화소영역(P)에 있어서는 상기 드레인 전극(256)의 하부층(254) 및 상부층(255)과 각각 연결되는 제 1 화소패턴(236)과 제 2 화소패턴(241)을 형성한다. 이때, 상기 제 1 및 제 2 화소패턴(236, 241)은 스토리지 영역(StgA)의 상기 게이트 배선(205) 상부까지 연장 형성된 것이 특징이다. 이후, 애싱(ashing) 또는 스트립(strip)을 진행하여 상기 제 3 포토레지스트 패턴(도 7h, 8h 및 9h의 283)을 제거한다.
다음, 도 7j, 8j, 및 9j에 도시한 바와 같이, 상기 소스 및 드레인 전극(253, 256)과 제 2 화소패턴(241)과 게이트 제 2 보조 패드패턴(259) 및 제 2 데이터 패드패턴(264) 상부로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 보호층(270)을 형성하고, 연속하여 상기 보호층(270) 위로 포토레지스트를 도포하여 제 3 포토레지스트층(미도시)을 형성한 후, 이를 노광 및 현상함으로써 상기 스위칭 영역(TrA) 및 각 화소영역(P)의 경계에 위치한 게이트 및 데이터 배선(205, 미도시)에 대응하여 제 4 포토레지스트 패턴(285)을 형성한다. 이때, 스토리지 영역(StgA)에 있어 상기 제 2 화소패턴(241)이 연장된 부분에 대응하는 상기 게이트 배선(205) 상부에는 상기 제 4 포토레지스트 패턴(285)은 형성되지 않도록 한다. 또한, 게이트 및 데이터 패드부(GPA, DPA)에 있어서는 각각 게이트 제 2 보조 패드패턴(259)과 제 2 데이터 패드패턴(264)의 중앙부를 제외한 영역에 대해 상기 제 4 포토레지스트 패턴(285)을 형성한다.
다음, 도 7k, 8k, 및 9k에 도시한 바와 같이, 상기 제 4 포토레지스트 패턴(285) 외부로 노출된 보호층(270)을 건식식각(dry etching)을 진행함으로써 제거하여 상기 제 2 화소패턴(도 7j의 241)과, 게이트 제 2 보조 패드패턴(도 8j의 259)과 데이터 패드패턴(도 9j의 264)을 노출시킨다.
이후, 상기 노출된 상기 제 2 화소패턴(도 7j의 241)과, 게이트 제 2 보조 패드패턴(도 8j의 259)과 데이터 패드패턴(도 9j의 264)을 습식식각(wet etching)을 진행함으로써 제거하여 화소영역(P)에 있어서는 투명 도전성 물질로 이루어지며 스토리지 영역(StgA)까지 연장하는 화소전극(237)을 형성하고, 동시에 게이트 패드부(GPA)에 있어서는 투명 도전성 물질의 게이트 보조 패드전극(261)을, 데이터 패드부(DPA)에 있어서는 투명 도전성 물질의 데이터 패드전극(266)을 형성한다. 이때, 스토리지 영역(StgA)에 있어서 상기 게이트 배선(205)(실질적으로는 각 화소영역(P) 내에서 각 화소전극(237)과 연결된 드레인 전극(256)을 포함하는 박막트랜지스터(Tr)가 연결되지 않은 전단의 게이트 배선)과 중첩하는 상기 화소전극(237)은 상기 게이트 배선(205)과 더불어 스토리지 커패시터(StgC)를 이룬다. 이때, 상기 화소전극(237)과 게이트 보조 패드전극(261)과 데이터 패드전극(266)은 각각 제 1 화소패턴(도 7j의 236)과 게이트 제 1 보조 패드패턴(도 8j의 258)과 제 1 데이터 패드패턴(도 9j의 263)이 그 상부에 각각 위치한 제 2 화소패턴(도 7j의 241)과 게이트 제 2 보조 패드패턴(도 8j의 259)과 제 2 데이터 패드패턴(도 9j의 264)이 제거됨으로써 형성되어진 것이다.
이때, 게이트 및 데이터 패드부(GPA, DPA)에 있어서는 상기 게이트 보조 패드전극(261)과 데이터 패드전극(266) 위로 그 양측면에 여전히 게이트 제 2 보조 패드패턴과 제 2 데이터 패드패턴의 잔재(259', 264')가 남아있는 것으로 도면에는 나타나고 있으나, 제 1 실시예와 마찬가지로 이는 상기 게이트 및 데이터 패드부(GPA, DPA)의 보호층(270) 상에 형성되는 상기 제 4 포토레지스트 패턴(도 8j 및 9j의 285)을 조금 더 큰 폭을 갖도록 형성함으로써 상기 제 4 포토레지스트 패턴(도 8j 및 9j의 285) 외부로 제 2 보조 패드패턴(도 8j의 259)과 제 2 데이터 패드패턴(도 9j의 264) 전체에 대응하는 보호층(270) 모두 노출시킴으로써 상기 게이트 제 2 보조 패드패턴(도 8j의 259)과 제 2 데이터 패드패턴(도 9j의 264)을 상기 완전히 제거하여 그 잔재(259', 264')가 없도록 형성할 수도 있다.
다음, 도 7l, 8l, 및 9l에 도시한 바와 같이, 상기 스위칭 영역(TrA) 및 화소영역(P)의 경계와 게이트 및 데이터 패드부(GPA, DPA)에 남아있는 상기 제 4 포토레지스트 패턴(도 7k, 8k 및 9k의 285)을 애싱(ashing) 또는 스트립(strip)하여 제거함으로써 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판(201)을 완성할 수 있다.
도 1은 일반적인 액정표시장치의 분해사시도.
도 2는 종래의 5마스크 공정에 의해 제조된 액정표시장치의 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 3은 종래의 4마스크 공정에 의해 제조된 액정표시장치용 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 4a 내지 도 4i는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 박막트랜지스터 및 스토리지 커패시터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 5a 내지 도 5i는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 게이트 패드부에 대한 제조 단계별 공정 단면도.
도 6a 내지 도 6i는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 데이터 패드부에 대한 제조 단계별 공정 단면도.
도 7a 내지 도 7l은 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 박막트랜지스터 및 스토리지 커패시터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 8a 내지 도 8l은 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 게이트 패드부에 대한 제조 단계별 공정 단면도.
도 9a 내지 도 9l은 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 데이터 패드부에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
201 : 기판 205 : 게이트 배선
207 : 게이트 전극 211 : 게이트 절연막
217 : 보조 유전체층 218 : 액티브층
223 : 오믹콘택층 228 : 보조 오믹콘택층
237 : 화소전극 250 : 소스 전극의 하부층
251 : 소스 전극의 상부층 253 : 소스 전극
254 : 드레인 전극의 하부층 255 : 드레인 전극의 상부층
256 : 드레인 전극 270 : 보호층
P : 화소영역 StgA : 스토리지 영역
StgC : 스토리지 커패시터 Tr : 박막트랜지스터
TrA : 스위칭 영역
Claims (9)
- 화소영역이 정의된 기판 상에 제 1 마스크 공정을 통해 일방향으로 연장하는 게이트 배선과 상기 게이트 배선에서 분기한 게이트 전극을 형성하는 단계와;상기 게이트 배선 및 게이트 전극 상부로 상기 기판의 전면에 무기절연층과 순수 비정질 실리콘층과, 불순물 비정질 실리콘층과 제 1 두께의 보조 금속층을 순차적으로 형성하고, 제 2 마스크 공정을 통해 상기 보조 금속층과 불순물 비정질 실리콘층과 순수 비정질 실리콘층과 게이트 절연막을 패터닝하여 상기 게이트 전극에 대응하여 무기 절연층과 순수 비정질 실리콘의 액티브층과 그 상부로 불순물 비정질 실리콘의 서로 이격하는 오믹콘택층과 보조 오믹콘택층을 순차적으로 형성하고, 동시에 상기 게이트 배선에 대응하여 상기 게이트 절연막과 그 상부로 순수 비정질 실리콘의 보조 유전체층을 형성하며, 상기 화소영역에 대응하여 상기 기판을 노출시키는 단계와;상기 보조 오믹콘택층과 보조 유전체층 상부로 상기 기판 전면에 투명 도전성 물질층과 금속층을 순차적으로 형성하는 단계와;상기 금속층 및 그 하부의 투명도전성 물질층을 패터닝하여 상기 보조 오믹콘택층 위로 서로 이격하며 이중층 구조를 갖는 소스 및 드레인 전극을 형성하고, 동시에 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 이중층 구조의 데이터 배선을 형성하며, 상기 화소영역에 상기 드레인 전극과 연결되며 상기 기판 상에 순차적으로 상기 투명 도전성 물질층으로 이루어진 제 1 화소패턴과, 상기 금 속층으로 이루어진 제 2 화소패턴을 형성하는 단계와;상기 소스 및 드레인 전극과 제 2 화소패턴 위로 보호층을 형성하는 단계와;상기 화소영역 내측에 형성된 상기 보호층과 그 하부의 상기 제 2 화소패턴을 제거함으로써 화소전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 게이트 전극에 대응하여 무기절연층과 순수 비정질 실리콘의 액티브층과 그 상부로 불순물 비정질 실리콘의 서로 이격하는 오믹콘택층과 보조 오믹콘택층을 순차적으로 형성하고, 동시에 상기 게이트 배선에 대응하여 상기 게이트 절연막과 그 상부로 순수 비정질 실리콘의 보조 유전체층을 형성하며, 상기 화소영역에 대응하여 상기 기판을 노출시키는 단계는,상기 보조 금속층 위로 상기 소스 및 드레인 전극이 형성되는 영역에 대응하여 제 2 두께의 제 1 포토레지스트 패턴을 형성하고, 상기 소스 및 드레인 전극의 이격영역과 상기 게이트 배선에 대응하여 상기 제 2 두께보다 얇은 제 3 두께의 제 2 포토레지스트 패턴을 형성하는 단계와;상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 보조 금속층과 그 하부의 불순물 및 순수 비정질 실리콘층과 무기절연층을 순차적으로 제거하여 게이트 전극과 게이트 배선 위로 순차적으로 게이트 절연막과 순수 및 불순물 비정질 실리콘 패턴과, 보조 금속패턴을 형성하는 단계와;등방성 특성의 1차 애싱을 진행하여 제 1 및 제 2 포토레지스트 패턴의 두께 및 폭을 줄이는 단계와;상기 그 두께 및 폭이 줄어든 제 1 및 제 2 포토레지스트 패턴 외부로 새롭게 노출된 보조 금속패턴과 그 하부의 불순물 및 순수 비정질 실리콘 패턴을 제거하여 상기 게이트 배선과 게이트 전극에 대응하는 게이트 절연막 양 끝단을 노출시키는 단계와;2차 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거하는 단계와;상기 제 2 포토레지스트 패턴이 제거됨으로써 새롭게 노출된 보조 금속패턴과 그 하부의 불순불 비정질 실리콘 패턴을 제거함으로써 상기 게이트 전극 상부의 게이트 절연막에 위로 액티브층과 그 상부로 순차적으로 서로 이격하는 오믹콘택층 및 보조 오믹콘택층을 형성하고, 상기 게이트 배선 상부의 게이트 절연막 위로 보조 유전체층을 형성하는 단계와;상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 2 항에 있어서,상기 보조 금속층과 그 하부의 불순물 및 순수 비정질 실리콘층과 무기절연층의 제거와 제 1 및 제 2 애싱과 상기 보조 금속패턴과 그 하부의 불순불 비정질 실리콘 패턴을 제거는 동일한 공정챔버에서 진행되는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
- 제 2 항에 있어서,상기 게이트 배선과 게이트 전극을 형성하는 단계는, 상기 게이트 배선과 연결되는 게이트 패드전극을 형성하는 단계를 더 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 4 항에 있어서,상기 이중층 구조의 데이터 배선을 형성하는 단계는,상기 데이터 배선의 하부층과 연결된 제 1 데이터 패드패턴과, 상기 데이트 배선의 상부층과 연결된 제 2 데이터 패드패턴을 형성하고, 동시에 상기 게이트 패드전극 상부에 상기 제 1 데이터 패드패턴과 동일물질로 게이트 제 1 보조 패드패턴과 상기 제 2 데이터 패드패턴과 동일물질로 게이트 제 2 보조 패드패턴을 형성하는 단계를 더 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 5 항에 있어서,상기 화소전극을 형성하는 단계는,상기 제 2 데이터 패드패턴과 상기 게이트 제 2 패드패턴을 제거하여 각각 데이터 패드전극과, 게이트 보조 패드전극을 형성하는 단계를 더 포함하는 액정표시장치용 어레이 기판의 제조 방법.
- 제 4 항에 있어서,상기 제 2 마스크 공정은,상기 게이트 패드전극의 중앙부를 노출시키는 게이트 패드 콘택홀을 형성하는 단계를 더 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 화소전극은 전단의 게이트 배선 상부에 형성된 상기 보조 유전체층과 중첩하도록 연장 형성시킴으로써 상기 중첩되는 전단의 게이트 배선과 더불어 스토리지 커패시터를 형성하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 제 1 두께는 30Å 내지 60Å인 액정표시장치용 어레이 기판의 제조방법.
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