KR101988925B1 - 어레이 기판 및 이의 제조방법 - Google Patents

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Abstract

본 발명은, 화소영역이 정의된 기판 상에 일 방향으로 연장하는 게이트 배선과; 상기 게이트 배선과 연결된 게이트 전극과; 상기 게이트 배선 및 게이트 전극 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 상기 게이트 절연막의 양측단을 노출시키며 형성된 산화물 반도체층과; 상기 산화물 반도체층 위로 상기 산화물 반도체층의 양측단을 각각 노출시키는 제 1 콘택홀을 가지며 전면에 형성된 에치스토퍼와; 상기 에치스토퍼 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선과, 상기 산화물 반도체층을 사이에 두고 이격하며 형성된 소스 전극 및 드레인 전극과, 상기 드레인 전극과 접촉하며 상기 각 화소영역별로 형성된 화소전극과; 상기 데이터 배선과 화소전극과 소스 전극 및 드레인 전극 위로 상기 제 1 콘택홀과 완전 중첩하며 상기 제 1 콘택홀보다 넓은 크기를 가져 상기 산화물 반도체층의 양끝단과 더불어 상기 산화물 반도체층의 양 끝단과 각각 인접하며 마주하는 상기 소스 전극 및 드레인 전극 각각의 일끝단을 노출시키는 제 2 콘택홀을 구비하며 전면에 형성된 제 1 보호층과; 상기 제 2 콘택홀 내부에 각각 상기 산화물 반도체층 및 소스 전극, 상기 산화물 반도체층 및 상기 드레인 전극과 동시에 접촉하며 형성된 연결패턴을 포함하는 어레이 기판 및 이의 제조방법을 제공한다.

Description

어레이 기판 및 이의 제조방법{Array substrate and method of fabricating the same}
본 발명은 어레이 기판에 관한 것이며, 특히 소자 특성 안정성이 우수한 산화물 반도체층을 가지며 소스 전극과 게이트 전극이 중첩함에 기인하는 기생용량(Cgs)를 저감시키고, 나아가 마스크 공정 수를 저감시킬 수 있는 어레이 기판 및 이의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저 소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
도 1은 일반적인 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 부분에 대한 단면을 도시한 것이다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 다수의 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있다. 또한, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다.
또한, 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2), 더욱 정확히는 그 내부에 채널층이 형성되는 소스 및 드레인 전극 사이로 노출된 부분에서 그 두께가 줄어들게 됨으로써 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
따라서, 최근에는 도 2(종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도)에 도시한 바와 같이, 오믹콘택층을 필요로 하지 않고 산화물 반도체 물질을 이용하여 단일층 구조의 산화물 반도체층(61)을 구비한 박막트랜지스터가 개발되었다.
이러한 산화물 반도체층(61)은 오믹콘택층을 형성하지 않아도 되므로 종래의 비정질 실리콘으로 이루어진 반도체층을 구비한 어레이 기판에서와 같이 유사한 재질인 불순물 비정질 실리콘으로 이루어진 서로 이격하는 오믹콘택층을 형성하기 위해 진행하는 건식식각에 노출될 필요가 없으므로 박막트랜지스터(Tr)의 특성 저하를 방지할 수 있다.
나아가 산화물 반도체층은 비정질 실리콘의 반도체층 대비 캐리어의 이동도 특성이 수배 내지 십 수배 더 크므로 구동용 박막트랜지스터로서 동작하는데 더 유리한 장점을 갖는다.
하지만, 이러한 산화물 반도체층은 금속물질로 이루어진 금속층의 패터닝을 위한 식각액에 노출되는 경우, 상기 금속층과 식각 선택비가 없어 식각되어 제거되거나, 또는 상기 금속층의 패터닝을 위한 식각액에 노출에 의해 그 내부 분자 구조가 손상되어 박막트랜지스터(Tr)의 특성을 저하시킬 수 있다.
더욱이 이렇게 산화물 반도체층이 금속액의 식각액에 노출되는 경우, 박막트랜지스터의 구동 또는 스위칭 신뢰성 특성이 저하되며, 특히 BTS(Bias temperature stress) 검사 시 시간이 지남에 따라 문턱전압(Vth) 변화율이 상대적으로 크게 변동되므로 표시영역 내에서의 특성 산포가 커져 어레이 기판의 표시품질에 부정적 영향을 끼칠 수 있다.
따라서, 이러한 문제를 해결하고자 상기 소스 및 드레인 전극(81, 83) 형성을 위한 패터닝 시 그 하부에 위치하는 상기 산화물 반도체층(77)의 중앙부 즉 채널을 형성하는 부분이 상기 소스 및 드레인 전극(81, 83)을 이루는 금속물질과 반응하는 식각액에 노출되지 않도록 하기 위해 상기 산화물 반도체층(77) 중앙부에 대응하여 그 상부에 무기절연물질로 이루어진 아일랜드 형태의 에치스토퍼(79)를 구비하고 있다.
하지만, 이렇게 산화물 반도체층(77)과 이의 상부에 아일랜드 형태의 에치스토퍼(79)를 구비한 박막트랜지스터(Tr)를 포함하는 종래의 어레이 기판(71)은 상기 에치스토퍼가 구비됨으로서 산화물 반도체층과 소스 및 드레인 전극의 접촉을 위한 마진을 확보해야 하므로 소스 및 드레인 전극이 상대적으로 길게 형성됨으로서 게이트 전극과의 중첩영역이 증가함에 의한 기생용량(Cgs)이 커지며, 나아가 이러한 구성을 갖는 어레이 기판의 제조 시에는 상기 에치스토퍼(79) 형성을 위해 1회의 마스크 공정이 추가되어 총 6회(또는 5회) 마스크 공정이 진행되고 있다.
마스크 공정은 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립의 총 5개의 단위 공정을 포함하여 진행되므로 그 공정이 복잡하고 많은 약액이 사용되므로 마스크 공정 수가 증가하면 증가할수록 제조 시간이 길어져 단위 시간당 생상성이 저하되며, 불량 발생 빈도가 높아지며, 제조 비용이 상승한다.
따라서, 도 2에 제시된 산화물 반도체층(77)과 이의 상부로 아일랜드 형태의 에치스토퍼(79)를 구비한 어레이 기판(71)의 경우 기생용량 저감 및 마스크 공정을 줄여 제조 비용을 저감시키는 것이 요구되고 있는 실정이다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 산화물 반도체층이 금속물질을 패터닝하기 위한 식각액에 의해 손상되지 않도록 하여 신뢰성 및 산포 특성을 향상시키면서 동시에 종래의 아일랜드 형태의 에치스토퍼를 구비한 어레이 기판의 제조 대비 1회의 마스크 공정을 저감하여 공정 단순화에 의해 제조 비용을 저감시킬 수 있는 산화물 반도체층을 구비한 어레이 기판 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판은, 화소영역이 정의된 기판 상에 일 방향으로 연장하는 게이트 배선과; 상기 게이트 배선과 연결된 게이트 전극과; 상기 게이트 배선 및 게이트 전극 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 상기 게이트 절연막의 양측단을 노출시키며 형성된 산화물 반도체층과; 상기 산화물 반도체층 위로 상기 산화물 반도체층의 양측단을 각각 노출시키는 제 1 콘택홀을 가지며 전면에 형성된 에치스토퍼와; 상기 에치스토퍼 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선과, 상기 산화물 반도체층을 사이에 두고 이격하며 형성된 소스 전극 및 드레인 전극과, 상기 드레인 전극과 접촉하며 상기 각 화소영역별로 형성된 화소전극과; 상기 데이터 배선과 화소전극과 소스 전극 및 드레인 전극 위로 상기 제 1 콘택홀과 완전 중첩하며 상기 제 1 콘택홀보다 넓은 크기를 가져 상기 산화물 반도체층의 양끝단과 더불어 상기 산화물 반도체층의 양 끝단과 각각 인접하며 마주하는 상기 소스 전극 및 드레인 전극 각각의 일끝단을 노출시키는 제 2 콘택홀을 구비하며 전면에 형성된 제 1 보호층과; 상기 제 2 콘택홀 내부에 각각 상기 산화물 반도체층 및 소스 전극, 상기 산화물 반도체층 및 상기 드레인 전극과 동시에 접촉하며 형성된 연결패턴을 포함한다.
이때, 상기 연결패턴 위로 전면에 형성된 제 2 보호층과; 상기 제 2 보호층 위로 상기 각 화소영역에 대응하여 바(bar) 형태의 다수의 개구를 가지며 형성된 공통전극을 포함한다.
그리고, 상기 데이터 배선과 소스 전극 및 드레인 전극은 각각 투명 도전성 물질로 이루어진 하부층과, 금속물질로 이루어진 상부층의 구성을 가지며, 상기 화소전극은 상기 드레인 전극의 하부층이 연장 형성된 것이 특징이다.
또한, 상기 게이트 절연막은 상기 게이트 전극 및 게이트 배선과 함께 패터닝되어 형성됨으로서 상기 게이트 전극 및 게이트 배선과 동일한 평면 형태를 이루는 것이 특징이다.
한편, 상기 게이트 배선과 데이터 배선의 일끝단에는 각각 게이트 패드전극 및 데이터 패드전극이 형성되며, 상기 게이트 패드전극에 대응해서는 상기 게이트 절연막과 에치스토퍼와 제 1 보호층 및 제 2 보호층이 제거되어 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀이 구비되며, 상기 데이터 패드전극에 대응해서는 상기 제 1 보호층 및 제 2 보호층이 제거되어 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀이 구비되며, 상기 제 2 보호층 위로 상기 공통전극을 이루는 동일한 물질로 이루어지며 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극이 형성된 것이 특징이다.
본 발명의 일 실시예에 따른 어레이 기판의 제조 방법은, 화소영역이 정의된 기판 상에 일 방향으로 연장하는 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극과, 상기 게이트 배선 및 게이트 전극 위로 게이트 절연막과, 상기 게이트 전극에 대응하여 상기 게이트 절연막 위로 아일랜드 형태의 산화물 반도체층을 형성하는 단계와; 상기 산화물 반도체층 위로 전면에 에치스토퍼를 형성하는 단계와; 상기 에치스토퍼 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선과, 상기 산화물 반도체층을 사이에 두고 서로 이격하는 소스 전극 및 드레인 전극을 형성하고, 동시에 상기 각 화소영역에 상기 드레인 전극과 연결된 화소전극을 형성하는 단계와; 상기 데이터 배선과 화소전극과 소스 전극 및 드레인 전극 위로 전면에 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 상기 게이트 전극에 대응하여 상기 산화물 반도체층의 일 끝단과 이와 이격하여 마주하는 소스 전극의 일 끝단에 대응하여 제거된 제 1 이격영역과, 상기 산화물 반도체층의 타끝단과 이와 이격하여 마주하는 드레인 전극의 일 끝단이 제거된 제 2 이격영역을 갖는 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 이격영역에 대응하여 상기 제 1 보호층과 에치스토퍼를 제거함으로서 상기 산화물 반도체층의 일 끝단과 상기 소스 전극의 일끝단을 노출시키는 제 1 콘택홀과 상기 산화물 반도체층의 타 끝단과 상기 드레인 전극의 일끝단을 노출시키는 제 2 콘택홀을 형성하는 단계와; 상기 제 1 포토레지스트 패턴 위로 도전성 물질층을 전면에 형성하는 단계와; 상기 도전성 물질층을 선택적으로 제거하여 상기 제 1 및 제 2 콘택홀 내부에 각각 상기 산화물 반도체층과 소스 전극, 상기 산화물 반도체층과 드레인 전극을 각각 연결시키는 연결패턴을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 어레이 기판의 제조 방법은, 화소영역이 정의된 기판 상에 일 방향으로 연장하는 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극과, 상기 게이트 배선 및 게이트 전극 위로 게이트 절연막과, 상기 게이트 전극에 대응하여 상기 게이트 절연막 위로 아일랜드 형태의 산화물 반도체층을 형성하는 단계와; 상기 산화물 반도체층 위로 전면에 에치스토퍼를 형성하는 단계와; 상기 에치스토퍼 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선과, 상기 산화물 반도체층을 사이에 두고 서로 이격하는 소스 전극 및 드레인 전극을 형성하고, 동시에 상기 각 화소영역에 상기 드레인 전극과 연결된 화소전극을 형성하는 단계와; 상기 데이터 배선과 화소전극과 소스 전극 및 드레인 전극 위로 전면에 평탄한 표면을 갖는 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 상기 게이트 전극에 대응하여 상기 산화물 반도체층의 일 끝단과 이와 이격하여 마주하는 소스 전극의 일 끝단에 대응하여 제거된 제 1 이격영역과, 상기 산화물 반도체층의 타끝단과 이와 이격하여 마주하는 드레인 전극의 일 끝단이 제거된 제 2 이격영역을 갖는 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 이격영역에 대응하여 상기 제 1 보호층과 에치스토퍼를 제거함으로서 상기 산화물 반도체층의 일 끝단과 상기 소스 전극의 일끝단을 노출시키는 제 1 콘택홀과 상기 산화물 반도체층의 타 끝단과 상기 드레인 전극의 일끝단을 노출시키는 제 2 콘택홀을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하여 상기 제 1 보호층을 노출시키는 단계와; 상기 제 1 보호층 위로 도전성 물질층을 전면에 형성하는 단계와; 상기 도전성 물질층 위로 상기 제 1 및 제 2 콘택홀에 대응하는 부분이 타 영역 대비 큰 두께를 갖는 유기막을 전면에 형성하는 단계와; 애싱을 진행하여 상기 유기막에 전체에 대해 동일한 비율로 그 두께를 줄여 상기 제 1 보호층 상에 형성된 상기 도전성 물질층의 표면이 노출되도록 하는 동시에 상기 제 1 및 제 2 콘택홀에 대응해서는 상기 유기막이 남도록 하여 유기패턴을 이루도록 하는 단계와; 상기 제 1 보호층 상부에 위치하는 상기 도전성 물질층을 식각하여 제거하는 함으로서 상기 제 1 및 제 2 콘택홀 내부에 상기 연결패턴을 형성하는 단계와; 스트립을 진행하여 상기 유기 패턴을 제거하는 단계를 포함한다.
이때, 상기 게이트 배선과, 게이트 전극과 게이트 절연막 및 산화물 반도체층을 형성하는 단계는, 상기 기판 위로 전면에 제 1 금속층과, 제 1 절연층과, 산화물 반도체 물질층을 순차적으로 형성하는 단계와; 상기 산화물 반도체 물질층 위로 제 1 두께의 제 2 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께의 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 제 2 및 제 3 포토레지스트 패턴 외측으로 노출된 상기 산화물 반도체 물질층과 이의 하부에 위치하는 제 1 절연층 및 제 1 금속층을 제거하여 상기 게이트 배선과 게이트 전극을 형성하고, 동시에 상기 게이트 배선과 게이트 전극 위로 순차적으로 동일한 평면형태를 갖는 상기 게이트 절연막과 산화물 반도체 패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 3 포토레지스트 패턴을 제거하는 단계와; 상기 제 3 포토레지스트 패턴이 제거됨으로서 노출된 상기 산화물 반도체 패턴을 제거함으로서 상기 게이트 전극에 대응해서 상기 게이트 절연막의 양측을 노출시키는 아일랜드 형태의 상기 산화물 반도체층을 형성하는 단계와; 스트립을 진행하여 상기 제 2 포토레지스트 패턴을 제거하는 단계를 포함한다.
그리고, 상기 에치스토퍼 위로 상기 데이터 배선과, 소스 전극 및 드레인 전극과 화소전극을 형성하는 단계는, 상기 에치스토퍼 위로 전면에 투명 도전성 물질층과 제 2 금속층을 형성하는 단계와; 상기 제 2 금속층 위로 제 3 두께의 제 4 포토레지스트 패턴과, 상기 제 3 두께보다 얇은 제 4 두께의 제 5 포토레지스트 패턴을 형성하는 단계와; 상기 제 4 및 제 5 포토레지스트 패턴 외측으로 노출된 상기 제 2 금속층과 이의 하부에 위치하는 상기 투명 도전성 물질층을 제거하여 투명 도전성 물질로 이루어진 하부층과 제 2 금속물질로 이루어진 상부층의 구조를 이루는 상기 데이터 배선과 상기 산화물 반도체층을 사이에 두고 서로 이격하는 소스 전극 및 드레인 전극을 형성하고, 동시에 상기 각 화소영역에 상기 드레인 전극과 동일한 구성을 갖는 화소패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 5 포토레지스트 패턴을 제거하는 단계와; 상기 제 5 포토레지스트 패턴이 제거됨으로서 노출된 상기 화소패턴에 있어 제 2 금속물질로 이루어진 부분을 제거함으로서 투명 도전성 물질만으로 이루어진 상기 화소전극을 형성하는 단계와; 스트립을 진행하여 상기 제 4 포토레지스트 패턴을 제거하는 단계를 포함한다.
또한, 상기 연결패턴을 형성하는 단계는, 상기 제 1 및 제 2 이격영역을 갖는 제 1 포토레지스트 패턴 상에 상기 도전성 물질층이 형성된 상태에서 상기 제 1 포토레지스트 패턴을 제거하는 스트립 공정을 진행하여 상기 제 1 포토레지스트 패턴 상에 형성된 상기 도전성 물질층을 함께 제거하는 것이 특징이다.
또한, 상기 연결패턴을 형성하는 단계는, 상기 도전성 물질층 위로 유기물질을 전면에 도포하여 상기 제 1 및 제 2 이격영역을 채우며 형성됨으로서 상기 제 1 및 제 2 이격영역이 상기 제 1 포토레지스트 패턴 상부에 형성된 부분 대비 큰 두께를 갖는 유기막을 형성하는 단계와; 애싱을 진행하여 상기 유기막에 전체에 대해 동일한 비율로 그 두께를 줄여 상기 제 1 포토레지스트 패턴 상에 형성된 상기 도전성 물질층의 표면이 노출되도록 하는 동시에 상기 제 1 및 제 2 영역에 대응해서는 상기 유기막이 남도록 하여 유기패턴을 이루도록 하는 단계와; 상기 제 1 포토레지스트 패턴 상부에 위치하는 상기 도전성 물질층을 식각하여 제거하는 함으로서 상기 제 1 및 제 2 이격영역에 상기 연결패턴을 형성하는 단계와; 스트립을 진행하여 상기 제 1 포토레지스트 패턴과 상기 제 1 및 제 2 이격영역에 남아있는 상기 유기패턴을 제거하는 단계를 포함한다.
그리고, 상기 게이트 배선을 형성하는 단계는 상기 게이트 배선의 일끝단에 게이트 패드전극을 형성하는 단계를 포함하고, 상기 데이터 배선을 형성하는 단계는 상기 데이터 배선의 일끝단에 데이터 패드전극을 형성하는 단계를 포함한다.
이때, 상기 연결패턴 위로 제 2 보호층을 형성하는 단계와; 상기 제 2 보호층 위로 상기 각 화소영역에 대응하여 바(bar) 형태의 다수의 개구를 갖는 공통전극을 형성하는 단계를 포함한다.
그리고, 상기 제 2 보호층을 형성하는 단계는, 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하며, 상기 공통전극을 형성하는 단계는 상기 제 2 보호층 위로 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판은 총 5회의 마스크 공정만을 진행하여 제작할 수 있으므로 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 제조 방법 대비 2회 또는 3회의 마스크 공정을 저감시키는 효과를 갖는다.
나아가 에치스토퍼가 기판 전면에 형성되는 구성을 이루며, 소스 및 드레인 전극과 산화물 반도체층이 연결패턴에 의해 전기적으로 연결되는 구성을 이룸으로서 게이트 전극과 중첩되는 소스 및 드레인 전극의 면적을 종래의 아일랜드 형태의 에치스토퍼가 형성되는 어레이 기판 대비 줄일 수 있으므로 게이트 전극과 소스 전극 또는 게이트 전극과 드레인 전극간의 중첩에 기인하는 기생용량(Cgs)를 저감시키는 효과가 있다.
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2는 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3은 본 발명의 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도.
도 4a 내지 4p는 본 발명의 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 5a 및 도 5b는 본 발명의 실시예의 제 1 변형예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도로서 리프트 오프 방법에 의해 연결패턴을 형성하는 단계를 나타낸 도면.
도 6a 내지 6f는 본 발명의 실시예의 제 2 변형예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 3은 본 발명의 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도이다. 이때, 설명의 편의상 상기 화소영역(P)내의 박막트랜지스터(Tr)가 형성되는 영역을 스위칭 영역(TrA)이라 정의한다.
도시한 바와 같이, 투명한 유리 또는 플라스틱 재질로 이루어진 절연기판(101) 상에 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리티타늄(MoTi) 중 어느 하나로 이루어져 단일층 구조를 이루거나 또는 둘 이상의 물질로 이루어져 이중층 이상의 다중층 구조를 이루며 일 방향으로 연장하는 게이트 배선(미도시)이 형성되고 있다.
또한, 각 스위칭 영역(TrA)에는 상기 게이트 배선(미도시) 중 일부가 그 자체로서 게이트 전극(105)을 이루거나 또는 상기 게이트 배선(미도시)에서 분기한 형태로 상기 게이트 전극(105)이 형성되어 있다.
이때, 도면에 있어서는 상기 게이트 배선(미도시) 및 게이트 전극(105)은 단일층 구조를 이루는 것을 일례로 도시하였다.
한편, 상기 게이트 배선(미도시)과 게이트 전극(105) 위로 절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 게이트 절연막(110)이 형성되고 있다.
이러한 구성을 갖는 상기 게이트 절연막(110)은 본 발명의 특성 상 상기 게이트 배선(미도시) 및 게이트 전극(105)과 동일한 평면 형태를 이루며, 상기 게이트 배선(미도시) 및 게이트 전극(105)의 상부에 대해서만 형성되고 있는 것이 특징이다.
다음, 각 스위칭 영역(TrA)에 있어 상기 게이트 절연막(110) 위로는 상기 게이트 전극(105)에 대응하여 산화물 반도체 물질 예를들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 이루어진 아일랜드 형태의 산화물 반도체층(120)이 형성되고 있다. 이때, 상기 산화물 반도체층(120)은 상기 게이트 전극(105)보다 작은 면적을 가지며 상기 게이트 전극(105)의 중앙부에 대응하여 형성됨으로서 상기 산화물 반도체층(120) 외측으로 상기 게이트 절연막(110)이 노출되는 구성을 이루는 것이 특징이다.
다음, 상기 아일랜드 형태의 산화물 반도체층(120) 위로 상기 기판(101) 전면에 대응하여 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)로 이루어진 에치스토퍼(123)가 형성되고 있다.
이때, 상기 에치스토퍼(123)는 상기 아일랜드 형태의 산화물 반도체층(120)의 중앙부를 기준으로 이의 양측으로 상기 산화물 반도체층(120)의 양끝단을 각각 노출시키는 반도체층 콘택홀(124)이 구비되고 있는 것이 특징이다.
다음, 상기 에치스토퍼(123) 상부에는 각 화소영역(P)의 경계에 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)이 형성되고 있으며, 각 스위칭 영역(TrA)에 있어서는 상기 에치스토퍼(123) 위로 서로 이격하는 형태의 소스 전극(133) 및 드레인 전극(136)이 형성되고 있다.
나아가 각 화소영역(P)에는 상기 에치스토퍼(123) 위로 상기 드레인 전극(136)과 접촉하여 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 판 형태의 화소전극(140)이 형성되고 있다.
이때, 서로 이격하는 상기 소스 전극(133)과 드레인 전극(136)의 서로 마주하는 일 끝단은 상기 에치스토퍼(123)에 구비된 반도체층 콘택홀(124)의 엣지(edge)와 일치하며, 동시에 상기 산화물 반도체층(124)의 양 끝단으로부터 소정 간격 이격하여 형성되고 있는 것이 특징이다.
한편, 도면에 나타나지 않았지만 상기 소스 전극(133)은 데이터 배선(미도시)과 그 타 끝단이 연결되고 있다.
그리고, 상기 데이터 배선(미도시)과 소스 전극(133) 및 드레인 전극(136)은 저저항 금속물질인 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리티타늄(MoTi) 중 어느 하나로 이루어져 단일층 구조를 이루거나 또는 둘 이상의 물질로 이루어져 이중층 이상의 다중층 구조를 이루는 상부층(미도시, 133b, 136b)과, 나아가 본 발명에 따른 제조 방법의 특징에 의해 상기 저저항 금속물질로 이루어진 상부층(미도시, 133b, 136b)의 하부에는 상기 화소전극(140)을 이루는 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 하부층(미도시, 133a, 136b)으로 이루어지고 있는 것이 특징이다.
따라서, 상기 데이터 배선(미도시)과 소스 및 드레인 전극(133, 136)은 실질적으로 투명 도전성 물질로 이루어진 하부층(미도시, 133a, 136a)과 저저항 금속물질로 이루어진 상부층(미도시, 133b, 136b)의 구성으로 가지므로 이중층 이상의 다중층 구조를 이루는 것이 특징이다. 도면에 있어서는 상기 데이터 배선(미도시)과 소스 및 드레인 전극(133, 136)이 이중층 구조를 이루는 것을 일례로 도시하였다.
다음, 상기 이중충 이상의 다중층 구조를 갖는 상기 데이터 배선(미도시)과 소스 및 드레인 전극(133, 136) 위로 제 1 보호층(143)이 형성되고 있다.
이때, 상기 제 1 보호층(143)은 각 스위칭 영역(TrA)에 있어 각 산화물 반도체층(120)의 일끝단과 이와 인접하는 소스 및 드레인 전극(133, 136)의 서로 마주하는 일 끝단을 노출시키는 콘택홀이 구비되고 있는 것이 특징이다.
그리고, 상기 스위칭 영역(TrA)에 구비된 콘택홀 내부에는 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어지며, 상기 각 콘택홀 내부에서 노출된 상기 소스 전극(133)의 일끝단과 상기 산화물 반도체층(120)의 일 끝단과 동시에 접촉하고, 나아가 상기 드레인 전극(136)의 일끝단과 상기 산화물 반도체층(120)의 또 다른 일 끝단과 동시에 접촉하는 연결패턴(153a, 153b)이 형성되고 있는 것이 특징이다.
다음, 상기 연결패턴(153a, 153b) 상부에는 기판(101) 전면에 대응하여 제 2 보호층(158)이 형성되고 있다.
이때, 상기 제 2 보호층(158)은 도면에 나타나지 않았지만, 상기 게이트 배선(미도시)과 데이터 배선(미도시)의 일끝단에 각각 구비되는 게이트 패드전극(107)과 데이터 패드 전극(미도시)을 각각 노출시키는 게이트 및 데이터 패드 콘택홀(160, 미도시)이 구비되고 있다.
그리고, 상기 제 2 보호층(158) 위로 각 화소영역(P) 대응하여 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어지 다수의 바(bar) 형태의 개구(op)를 갖는 공통전극(165)이 표시영역에 형성되고 있다.
또한, 패드부(PA)에 있어서는 상기 게이트 및 데이터 패드 콘택홀(160, 미도시)을 통해 상기 게이트 및 데이터 패드전극(107, 미도시)과 각각 접촉하는 게이트 및 데이터 보조 패드전극(167, 미도시)이 형성되고 있다.
이러한 구성을 갖는 어레이 기판(101)은 실질적으로 화소전극(140)과 다수의 바(bar) 형태의 개구(op)를 갖는 공통전극(65)이 절연층(제 1 및 제 2 보호층(143, 158))을 사이에 두고 서로 마주하며 형성되는 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)을 이루는 것이 특징이다.
이러한 구성을 갖는 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)은 상기 공통전극(165)까지 총 5회의 마스크 공정만을 진행하여 완성할 수 있으므로, 종래의 어레이 기판대비 2 내지 3회의 마스크 공정을 저감시키는 효과가 있다.
즉, 종래의 산화물 반도체층 및 아일랜드 형태의 에치스토퍼를 구비한 일반적인 액정표시장치용 어레이 기판의 경우, 화소전극을 형성하는 단계까지 총 5회 또는 6회의 마스크 공정이 소요되며, 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판을 구현하는 경우, 화소전극 상부에 위치하는 게이트 및 데이터 패드 콘택홀이 구비된 제 2 보호층과 바 형태의 개구를 갖는 공통전극을 더욱 형성해야 하므로 총 7회 또는 8회의 마스크 공정이 소요된다.
하지만, 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)은 총 5회의 마스크 공정만을 진행하여 제작할 수 있으므로 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 제조 방법 대비 2회 또는 3회의 마스크 공정을 저감시키는 효과를 갖는다.
나아가 에치스토퍼(123)가 기판(101) 전면에 형성되는 구성을 이루며, 소스 및 드레인 전극(133, 136)과 산화물 반도체층(120)이 연결패턴(153a, 153b)에 의해 전기적으로 연결되는 구성을 이룸으로서 게이트 전극(105)과 중첩되는 소스 및 드레인 전극(133, 136)의 면적을 종래의 아일랜드 형태의 에치스토퍼가 형성되는 어레이 기판 대비 줄일 수 있으므로 게이트 전극(105)과 소스 전극(133) 또는 게이트 전극(105)과 드레인 전극(136)간의 중첩에 기인하는 기생용량(Cgs)를 저감시키는 효과가 있다.
이후에는 전술한 구성을 갖는 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 제조 방법에 대해 설명한다.
도 4a 내지 4p는 본 발명의 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의상 상기 화소영역(P)내의 박막트랜지스터가 형성되는 영역을 스위칭 영역(TrA)이라 정의하였으며, 게이트 배선의 일끝단의 게이트 패드전극이 형성되는 패드부까지 함께 도시하였다.
우선, 도 4a에 도시한 바와 같이, 투명한 절연기판(101) 예를 들어 유리 또는 플라스틱으로 이루어진 기판(101) 상에 저저항 금속물질 예를들면 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 이상 다중층 구조를 갖는 제 1 금속층(102)을 형성한다.
이후, 상기 제 1 금속층(102) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 제 1 절연층(104)을 형성하고, 연속하여 상기 제 1 절연층(104) 위로 산화물 반도체 물질 예를들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나를 증착하거나 또는 도포하여 산화물 반도체 물질층(106)을 형성한다.
이후, 상기 산화물 반도체 물질층(106) 위로 포토레지스트를 도포하여 제 1 포토레지스트층(181)을 형성하고, 상기 제 1 포토레지스트층(181)에 대해 빛의 투과영역(TA)과 차단영역(BA) 그리고 상기 투과영역(TA)보다는 작고 차단영역(BA)보다는 빛의 투과량이 큰 반투과영역(HTA)을 갖는 회절노광 마스크(191) 또는 하프톤 노광 마스크(미도시)를 이용하여 노광을 실시한다.
이후, 도 4b에 도시한 바와같이, 상기 노광된 제 1 포토레지스트층(도 4a의 181)을 현상함으로서 제 1 두께를 갖는 제 1 포토레지스트 패턴(181a)과, 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(181b)을 형성한다.
상기 제 1 포토레지스트 패턴(181a)은 추후 각 스위칭 영역(TrA)에 있어 아일랜드 형태의 산화물 반도체층(도 4p의 120)이 형성될 부분에 대응하여 형성하고, 사기 제 2 포토레지스트 패턴(181b)은 게이트 배선(미도시)과 게이트 전극(도 4p의 105)이 형성되어야 할 부분에 대응하여 형성하여 형성한다.
도면에 나타나지 않았지만 상기 게이트 배선(미도시)의 일끝단의 게이트 패드전극(도 4p의 107)이 형성될 부분에 대응해서도 상기 제 2 포토레지스트 패턴(181b)을 형성한다.
이때, 상기 제 1 포토레지스트 패턴(181a)이 형성된 부분은 산화물 반도체층(도 4p의 120)이 형성되어야 할 부분이며 이러한 산화물 반도체층(도 4p의 120)은 당연히 게이트 전극(도 4p의 105)과 중첩 형성되어야 하므로, 상기 게이트 전극(도 4p의 105)이 형성되어야 할 부분 중 상기 산화물 반도체층(도 4p의 120)이 형성되는 부분과 중첩되는 부분에 대해서는 제 1 포토레지스트 패턴(181a)이 형성된다.
다음, 도 4c에 도시한 바와같이, 상기 제 1 및 제 2 포토레지스트 패턴(181a, 181b) 외측으로 노출된 상기 산화물 반도체 물질층(도 4b의 106)과 이의 하부에 위치하는 제 1 절연층(도 4b의 04)과 제 1 금속층(도 4b의 102)을 순차적으로 또는 일괄 식각하여 제거함으로서 상기 기판(101) 상에 게이트 배선(미도시)과 이의 끝단에 위치하는 패드부(PA)에 있어서 게이트 패드전극(107)을 형성한다.
또한, 상기 게이트 배선(미도시)을 형성함과 동시에 스위칭 영역(TrA)에 있어서는 상기 게이트 배선(미도시)과 연결된 게이트 전극(105)과 이의 상부로 순차적으로 적층된 현 상태에서는 상기 게이트 전극(105) 및 게이트 배선(미도시)과 동일한 평면 형태를 갖는 게이트 절연막(110)과 산화물 반도체 패턴(112)을 형성한다.
다음, 도 4d에 도시한 바와같이, 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 상기 제 2 포토레지스트 패턴(도 4c의 181b)을 제거함으로서 상기 제 1 포토레지스트(181a) 외측으로 상기 산화물 반도체 패턴(112)을 노출시킨다.
상기 애싱(ashing)에 의해 상기 제 1 포토레지스트 패턴(181a) 또한 그 두께가 줄어들지만 여전히 상기 산화물 반도체 패턴(112)의 중앙부 상부에 남아있게 된다.
다음, 도 4e에 도시한 바와같이, 상기 제 1 포토레지스트 패턴(181a) 외측으로 노출된 상기 산화물 반도체 패턴(도 4d의 112)을 제거함으로서 각 스위칭 영역(TrA)에 있어 각 게이트 전극(105)의 중앙부에 대응하여 아일랜드 형태의 산화물 반도체층(120)을 형성한다.
이 단계에서 상기 게이트 배선(미도시)과 중첩되는 산화물 반도체 패턴(도 4d의 112)은 모두 제거됨으로서 상기 산화물 반도체 물질로 이루어진 구성요소는 상기 각 스위칭 영역(TrA) 내에 아일랜드 형태의 산화물 반도체층(120)만이 남게 된다.
이때, 상기 게이트 배선(미도시)과 게이트 패드전극(107) 상부에는 이와 동일한 평면 형태를 갖는 게이트 절연막(110)이 형성된 형태를 이루게 된다.
다음, 도 4f에 도시한 바와같이, 스트립(strip)을 진행하여 상기 제 1 포토레지스트 패턴(도 4e의 181a)을 제거함으로서 상기 아일랜드 형태의 산화물 반도체층(120)을 노출시킨다.
이후, 상기 아일랜드 형태의 산화물 반도체층(120) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로서 제 2 절연층(122)을 형성한다.
다음, 도 4g에 도시한 바와같이, 상기 제 2 절연층(122) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 제 1 투명 도전성 물질층(124)을 형성하고, 연속하여 상기 제 1 투명 도전성 물질층(미도시) 위로 저저항 금속물질 예를들면 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 이상 다중층 구조를 갖는 제 2 금속층(미도시)을 형성한다.
이후, 상기 제 2 금속층(미도시) 위로 제 2 포토레지스트층(미도시)을 형성하고 이에 대해 투과영역(미도시)과 차단영역(미도시) 및 반투과영역(미도시)을 갖는 회절노광 또는 하프톤 노광 마스크(미도시)를 이용한 회절노광 또는 하프톤 노광을 실시하여 제 3 두께를 갖는 제 3 포토레지스트 패턴(미도시)과, 상기 제 3 두께보다 얇은 제 4 두께의 제 4 포토레지스트 패턴(미도시)을 형성한다.
다음, 상기 제 3 및 제 4 포토레지스트 패턴(미도시) 외측으로 노출된 제 2 금속층(미도시) 및 이의 하부에 위치하는 제 1 투명 도전성 물질층(미도시) 연속 또는 일괄 식각하여 제거함으로서 상기 게이트 배선(미도시)과 교차하는 데이터 배선(미도시)과 이의 일 끝단에 데이터 패드전극(미도시)과, 각 스위칭 영역(TrA)에서 상기 아일랜드 형태의 산화물 반도체층(120)을 사이에 두고 서로 이격하는 소스 전극(133) 및 드레인 전극(136)을 형성한다.
이후, 애싱(ashing)을 진행하여 제 4 포토레지스트 패턴(미도시)을 제거함으로서 각 화소영역(P)의 중앙부에 대응하여 상기 제 2 금속층(미도시)을 노출시킨다. 이때, 상기 제 3 포토레지스트 패턴(미도시)은 상기 데이터 배선(미도시)과 소스 전극(133) 및 드레인 전극(136) 상부에 여전히 남아있게 된다.
다음, 상기 제 3 포토레지스트 패턴(미도시) 외측으로 노출된 상기 제 2 금속층(미도시)을 제거함으로서 상기 각 화소영역(P)에 투명 도전성 물질로 이루어진 판 형태의 화소전극(140)을 형성한다.
이때, 상기 화소전극(140)은 상기 드레인 전극(136)의 투명 도전성 물질로 이루어진 하부층(136a)과 연결되고 있으므로 전기적으로 상기 드레인 전극(136)과 연결된 구성을 갖는다.
이후, 스트립(strip)을 진행하여 상기 데이터 배선(미도시)과 소스 전극(133) 및 드레인 전극(136) 상부에 남아있는 제 3 포토레지스트 패턴(미도시)을 제거함으로서 상기 데이터 배선(미도시)과 소스 전극(133) 및 드레인 전극(136)을 노출시킨다.
이때, 상기 데이터 배선(미도시)과 소스 전극(133) 및 드레인 전극(136)은 각각 투명 도전성 물질로 이루어진 하부층(미도시, 133a, 136a)과, 단일층 또는 다중층 구조를 갖는 상기 제 2 금속층(미도시)을 이루는 저저항 물질로 이루어진 상부층(미도시, 133b, 136b)으로 구성됨으로서 최소한 이중층 구조를 이루는 것이 특징이다.
다음, 도 4h에 도시한 바와같이, 상기 데이터 배선(미도시)과 소스 전극(133) 및 드레인 전극(136) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 전면에 증착하거나, 또는 유기절연물질 예를들면 포토아크릴 또는 벤조사이클로부텐을 도포함으로서 제 1 보호층(143)을 형성한다.
다음, 도 4i에 도시한 바와같이, 상기 제 1 보호층(143) 위로 포토레지스트를 도포하여 제 3 포토레지스트층(미도시)을 형성하고, 이에 대해 투과영역(미도시)과 차단영역(미도시)을 갖는 노광 마스크(미도시)를 이용하여 노광을 진행한 후, 노광된 상기 제 3 포토레지스트층(미도시)에 대해 현상 공정을 진행함으로서 각 스위칭 영역(TrA)에 있어, 각 산화물 반도체층(120)의 양 끝단 및 이와 각각 근접하여 이격하는 소스 전극(133) 및 드레인 전극(136)의 일 끝단을 포함하여 이들 구성요소의 이격영역에 대응하여 제거된 상태의 제 5 포토레지스트 패턴(195)을 형성한다.
이후, 상기 제 5 포토레지스트 패턴(195) 외측으로 노출된 상기 제 1 보호층(143)과 제 2 절연층(도 4h의 122)을 식각하여 제거함으로서 상기 제 1 보호층(143) 외측으로 서로 마주하는 소스 전극(133) 및 드레인 전극(136) 각각의 끝단을 노출시키는 동시에 상기 소스 전극(133) 및 드레인 전극(136)의 끝단 각각과 인접하여 산화물 반도체층(120)의 끝단을 노출시킨다.
전술한 바와같은 공정 진행에 의해 상기 제 2 절연층(도 4h의 122)은 상기 산화물 반도체층(120)의 양 끝단을 각각 노출시키는 반도체층 콘택홀(124)을 갖는 에치스토퍼(123)를 이루게 된다.
이러한 반도체층 콘택홀(124)을 갖는 에치스토퍼(123)는 산화물 반도체층(120)의 상부에만 아일랜드 형태로 형성되지 않고 기판(101) 전면에 형성되는 구성을 이루는 것이 특징이다.
그리고, 이러한 구성적 특징에 의해 상기 에치스토퍼(123)가 산화물 반도체층(120) 상부에서 아일랜드 형태를 이루는 것이 아니므로 소스 및 드레인 전극(133, 136)이 상기 에치스토퍼(123) 외측으로 노출된 부분과 접촉해야 하는 마진 확보를 위해 상대적으로 에치스토퍼(123)를 갖는 않는 구성 대비 길게 형성해야 할 필요가 없다.
따라서 소스 전극(133) 및 드레인 전극(136)이 게이트 전극(105)과 중첩하는 면적을 줄일 수 있으므로 게이트 전극(105)과 소스 전극(133) 및 드레인 전극(136)이 중첩함으로서 발생되는 기생용량(Cgs)을 저감시킬 수 있다.
다음, 도 4j에 도시한 바와같이, 상기 제 2 절연층(도 4h의 122)이 식각되어 반도체층 콘택홀(124)을 갖는 에치스토퍼(123)를 형성한 후, 상기 제 5 포토레지스트 패턴(195) 위로 전면에 도전성 물질 예를들면 투명한 재질인 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 혹은 저저항 금속물질인 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 어느 하나를 증착하여 도전성 물질층(150)을 형성한다.
이때, 상기 도전성 물질층(150)은 상기 제 5 포토레지스트 패턴(195) 사이로 노출된 부분(이하 제 1 및 제 2 이격영역(A1, A2)이라 칭함)에 있어서는 상기 제 1 보호층(143) 외측으로 노출된 상기 소스 전극(133) 및 드레인 전극(136)의 일끝단과 상기 에치스토퍼(123)에 구비된 반도체층 콘택홀(124)을 통해 노출된 상기 산화물 반도체층(120)의 일끝단과 동시에 접촉하는 구성을 이루는 것이 특징이다.
다음, 도 4k에 도시한 바와같이, 상기 도전성 물질층(150) 위로 유기물질를 도포함으로서 상기 제 5 포토레지스트 패턴(195) 사이로 노출된 상기 제 1 및 제 2 이격영역(A1, A2)을 채우며 상기 기판(101) 전면에 유기막(198)을 형성한다.
이때, 상기 유기막(198)은 상기 제 5 포토레지스트 패턴(195)에 대응하여 이의 상부에 형성된 부분(198a)과 상기 제 5 포토레지스트 패턴(195) 사이로 노출된 제 1 및 제 2 이격영역(A1, A2)을 채우며 형성된 부분(198b)은 두께 차이를 갖게 되며, 상기 제 5 포토레지스트 패턴(195) 사이의 상기 제 1 및 제 2 이격영역(A1, A2)에 형성된 부분(198b)이 상기 제 5 포토레지스트 패턴(195)의 상부에 형성된 부분(198a) 대비 훨씬 두꺼운 두께를 갖게 되는 것이 특징이다.
다음, 도 4l에 도시한 바와같이, 상기 유기막(도 4k의 198)에 대해 애싱(ashing)을 진행함으로서 그 두께를 줄인다.
이때, 상기 애싱(ashing)에 진행에 의해 상기 유기막(도 4k의 198)은 전면에 걸쳐 동일한 비율로 그 두께가 줄어들게 되며, 상기 애싱(ashing)을 상기 제 5 포토레지스트 패턴(195) 상에 형성된 제 2 투명 도전성 물질층(150)의 표면이 노출되는 단계까지 지속적으로 진행함으로서 상기 제 5 포토레지스트 패턴(195) 사이의 제 1 및 제 2 이격영역(A1, A2)에 두껍게 형성된 부분(198b)을 제외하고 상기 유기막(도 4k의 198)을 모두 제거한다.
상기 제 5 포토레지스트 패턴(195) 사이의 제 1 및 제 2 이격영역(A1, A2)에는 상기 유기막(도 4k의 198)이 상대적으로 두꺼운 두께를 가지며 형성됨으로서 상기 애싱(ashing)이 완료된 후에도 두께는 줄어들지만 여전히 남게되어 유기패턴(199)을 이룬다.
이후, 도 4m에 도시한 바와같이, 상기 유기패턴(199) 외부로 노출된 상기 도전성 물질층(도 4l의 150)을 식각하여 제거함으로서 상기 제 5 포토레지스트 패턴(195)을 노출시킨다.
이때, 상기 도전성 물질층(도 4l의 150)의 식각 시 상기 유기패턴(199)이 덮인 부분은 남아있게 됨으로서 각 스위칭 영역(TrA)에 있어 상기 산화물 반도체층(120)의 양 끝단과 이와 인접하는 소스 전극(133) 및 드레인 전극(136) 각각의 일 끝단과 접촉하는 연결패턴(153a, 153b)을 이루게 된다.
이러한 연결패턴(153a, 153b)은 각 스위칭 영역(TrA)에 있어 에치스토퍼(123)의 반도체층 콘택홀(124)이 형성된 부분에 각각 형성됨으로서 각 스위칭 영역(TrA)에는 2개씩 형성되며, 각 스위칭 영역(TrA)에 형성된 2개의 연결패턴(153a, 153b)은 서로 이격하는 것이 특징이다.
이때, 상기 각 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(105)과, 게이트 절연막(110)과, 산화물 반도체층(120)과, 반도체층 콘택홀(124)을 구비한 에치스토퍼(123), 서로 이격하는 소스 전극(133) 및 드레인 전극(136)과, 연결패턴(153a, 153b)은 스위칭 소자인 박막트랜지스터(Tr)를 이룬다.
다음, 도 4n에 도시한 바와같이, 스트립(strip)을 진행함으로서 상기 제 5 포토레지스트 패턴(도 4m의 195) 및 유기패턴(도 4m의 199)을 제거함으로서 상기 연결패턴(153a, 153b)과 제 1 보호층(143)을 노출시킨다.
한편, 상기 실시예의 제 1 변형예로서 도 5a 및 도 5b (본 발명의 실시예의 변형예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도로서 리프트 오프 방법에 의해 연결패턴을 형성하는 단계를 나타낸 도면.)에 도시한 바와같이, 상기 제 5 포토레지스트 패턴(195) 상부로 전면에 상기 도전성 물질층(150)을 형성한 후에 이의 상부로 상기 유기막(도 4m의 199) 형성없이 상기 제 5 포토레지스트 패턴(195)을 제거하는 스트립(strip) 공정을 진행함으로서 상기 제 5 포토레지스트 패턴(195)과 더불어 이의 상부에 위치하는 제 2 투명 도전성 물질층(150)까지 함께 제거하는 리프트 오프(lift off) 공정을 진행할 수도 있다.
이러한 리프트 오프(lift off) 공정 진행에 의해서 상기 제 5 포토레지스트 패턴(195) 사이의 제 1 및 제 2 이격영역(A1, A2)에 있어서는 여전히 상기 제 2 투명 도전성 물질층(150)이 남게 됨으로서 연결패턴(153a, 153b)을 이루게 된다.
실시예와 같이 투명 도전성 물질층 상부에 포토레지스트층을 형성하고 애싱을 진행한 후 투명 도전성 물질층을 제거한 후 유기 패턴(도 4m의 199)을 제거하는 방법의 경우, 리프트 오프 공정에 의해 연결패턴을 형성하는 제 1 변형예의 따른 방법 대비 보다 안정적으로 상기 연결패턴을 형성할 수 있다.
제 1 변형예에 따른 리프트 오프 방법에 의해 연결전극을 형성하는 것은 실시예 대비 공정적으로 단축됨으로서 유리한 측면이 있지만 상기 제 5 포토레지스트 패턴 제거를 위한 스트립 액이 상기 도전성 물질층에 의해 제 5 포토레지스트 패턴과 제 2 보호층 사이의 계면으로 스며들지 않을 경우 패터닝 불량이 발생될 여지가 상대적으로 실시예 대비 크므로, 제품의 품질 안정성 측면에서는 실시예에 따른 제조 방법이 더 바람직하다 할 것이다.
하지만, 제 1 변형예에 따른 리프트 오프 방법에 의해서도 실시예에서와 동일한 형태를 갖는 연결패턴을 형성할 수 있으므로 이러한 제 1 변형예에 따른 제조 방법에 의해서도 어레이 기판(101)을 제조할 수 있음은 자명하다 할 것이다.
다음, 도 4o에 도시한 바와같이, 실시예 또는 제 1 변형예에 따라 소스 전극(133)과 산화물 반도체층(120), 드레인 전극(136)과 산화물 반도체층(120)과 동시에 접촉하는 연결패턴(153a, 153b)을 형성한 후에는 상기 연결패턴(153a, 153b)과 제 1 보호층(143) 상부로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들면 포토아크릴을 도포함으로서 제 2 보호층(158)을 형성한다.
이후, 상기 제 2 보호층(158)에 대해 포토레지스트의 도포, 노광 마스크를 이용한 노광, 현상, 식각 및 스트립 등을 포함하는 마스크 공정을 진행하거나, 또는 제 2 보호층(158)이 감광성 특성을 갖는 포토아크릴로 이루어진 경우 노광 마스크를 이용한 노광 및 현상 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로서 상기 패드부(PA)의 게이트 패드전극(107)을 노출시키는 게이트 패드 콘택홀(160)을 형성하고, 동시에 데이터 배선(미도시)의 일끝단에 구비된 데이터 패드전극(미도시)을 노출시키는 데이터 패드 콘택홀(미도시)을 형성한다.
이때, 상기 제 2 보호층(158)을 패터닝하는 과정에서 상기 게이트 패드전극(107)에 대응해서는 상기 제 2 보호층(158)의 하부에 위치하는 상기 제 1 보호층(143)과 에치스토퍼(123) 및 게이트 절연막(110)을 함께 제거함으로서 상기 게이트 패드전극(107)이 노출되며, 상기 데이터 패드전극(미도시)에 대응해서는 제 2 보호층(158) 하부에 위치하는 제 1 보호층(143)을 제거함으로서 상기 데이트 패드전극(미도시)을 노출시킬 수 있다.
다음, 도 4p에 도시한 바와같이, 상기 게이트 및 데이터 패드 콘택홀(160, 미도시)이 구비된 상기 제 2 보호층(158) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 제 2 투명 도전성 물질층(미도시)을 형성하고, 이에 대해 포토레지스트의 도포, 노광 마스크를 이용한 노광, 현상, 식각 및 스트립 등을 포함하는 마스크 공정을 진행하여 패터닝함으로서 각 화소영역(P)별로 바(bar) 형태의 다수의 개구(op)를 갖는 공통전극(165)을 표시영역에 대응하여 형성하고, 패드부(PA)에 있어서 상기 게이트 패드 콘택홀(160)을 통해 상기 게이트 패드전극(107)과 접촉하는 게이트 보조 패드전극(167)과, 상기 데이터 패드 콘택홀(미도시)을 통해 상기 데이터 패드전극(미도시)과 접촉하는 데이터 보조 패드전극(미도시)을 형성함으로서 본 발명의 실시예 또는 변형예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)을 완성한다.
한편, 본 발명의 실시예의 제 2 변형예로서 상기 연결전극은 다음과 같은 방법을 통해서도 형성될 수 있다.
도 6a 내지 6f는 본 발명의 실시예의 제 2 변형예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 본 발명의 실시예의 제 2 변형예의 경우 연결패턴을 형성하는 방법 이외의 모든 구성요소는 실시예와 동일하므로 실시예와 차이가 있는 제조 단계만을 도시하였다.
우선, 도 6a를 참조하면, 상기 소스 및 드레인 전극(133, 136) 위로 제 1 보호층(143)을 형성하고, 이에 대해 마스크 공정을 진행하여 상기 제 1 보호층(143) 및 그 하부에 위치하는 제 2 절연층(도 4h의 122)을 패터닝함으로서 서로 마주하는 소스 전극(133) 및 드레인 전극(136) 각각의 끝단을 노출시키는 동시에 상기 소스 전극(133) 및 드레인 전극(136)의 끝단 각각과 인접하여 산화물 반도체층(120)의 끝단을 노출시키는 제 1 및 제 2 콘택홀(ch1, ch2)을 형성한다.
이때 상기 마스크 공정 진행에 의해 상기 제 2 절연층(도 4h의 122)은 상기 산화물 반도체층(120)의 양 끝단을 각각 노출시키는 반도체층 콘택홀(124)이 구비된 에치스토퍼(123)를 이루게 된다.
이때, 본 발명의 실시예의 제 2 변형예의 경우, 상기 제 1 보호층(143)은 유기절연물질 예를들면 포토아크릴 또는 벤조사이클로부텐을 도포하여 평탄한 표면을 갖도록 형성하는 것이 바람직하다.
상기 제 1 보호층(143)이 무기절연물질로 이루어지는 경우 각 화소영역(P)의 중앙부가 상기 소스 및 드레인 전극(133, 136)이 형성된 부분보다 낮게 형성됨으로서 추후 진행되는 연결패턴 형성 시 연결패턴(도 6e의 153a, 153b)이 원활히 형성되지 않을 수 있으므로 상기 제 1 보호층(143)은 상기 소스 및 드레인 전극(133, 136)보다 상부에 위치할 수 있도록 상기 소스 및 드레인 전극(133, 136)을 덮으며 평탄한 표면을 가질 수 있도록 유기절연물질로 이루어지는 것이 바람직하다.
다음, 도 6b에 도시한 바와같이, 상기 제 1 보호층(143) 위로 전면에 도전성 물질 예를들면 투명한 재질인 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 혹은 저저항 금속물질인 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 어느 하나를 증착하여 도전성 물질층(150)을 형성한다.
이때, 상기 도전성 물질층(150)은 상기 제 1 보호층(143)에 구비된 상기 콘택홀 내부에서 노출된 상기 소스 전극(133) 및 드레인 전극(136)의 일끝단과 상기 에치스토퍼(123)에 구비된 반도체층 콘택홀(124)을 통해 노출된 상기 산화물 반도체층(120)의 일끝단과 동시에 접촉하는 구성을 이루는 것이 특징이다.
다음, 도 6c에 도시한 바와같이, 상기 도전성 물질층(150) 상부에 유기물질을 전면에 도포함으로서 상기 제 1 및 제 2 콘택홀(ch1, ch2)을 채우는 유기막(198)을 형성한다. 이때, 상기 유기막(198)은 평탄한 표면을 이루며, 상기 제 1 보호층(143)에 구비되는 콘택홀(ch) 부분은 타 영역 대비 두꺼운 두께를 갖는 것이 특징이다.
다음, 도 6d에 도시한 바와같이, 상기 유기막(도 6c의 198)에 대해 애싱(ashing)을 진행함으로서 그 두께를 줄인다.
이때, 상기 애싱(ashing)에 진행에 의해 상기 유기막(도 6c의 198)은 전면에 걸쳐 동일한 비율로 그 두께가 줄어들게 되며, 상기 애싱(ashing)을 상기 제 1 보호층(143) 상부에 형성된 도전성 물질층(150)의 표면이 노출되는 단계까지 지속적으로 진행함으로서 상기 제 1 보호층(143)에 구비된 상기 제 1 및 제 2 콘택홀(ch1, ch2) 내에 두껍게 형성된 부분(198b)을 제외하고 상기 유기막(도 6c의 198)을 모두 제거한다.
상기 제 1 보호층(143)에 구비된 콘택홀(ch)에는 상기 유기막(도 6c의 198)이 상대적으로 두꺼운 두께를 가지며 형성됨으로서 상기 애싱(ashing)이 완료된 후에도 두께는 줄어들지만 여전히 남게되어 유기패턴(199)을 이룬다.
이후, 도 6e에 도시한 바와같이, 상기 유기패턴(199) 외부로 노출된 상기 도전성 물질층(도 6d의 150)을 식각하여 제거함으로서 상기 제 1 보호층(143)을 노출시킨다.
이때, 상기 도전성 물질층(도 6d의 150)의 식각 시 상기 유기패턴(199)이 덮인 부분은 남아있게 됨으로서 각 스위칭 영역(TrA)에 있어 상기 산화물 반도체층(120)의 양 끝단과 이와 인접하는 소스 전극(133) 및 드레인 전극(136) 각각의 일 끝단과 접촉하는 연결패턴(153a, 153b)을 이루게 된다.
다음, 도 6f에 도시한 바와같이, 상기 유기패턴(153a, 153b)을 스트립(strip) 등을 통해 제거함으로서 상기 연결패턴(153a, 153b)을 노출시킨다.
이후 공정은 본 발명의 실시예와 동일하므로 생략한다.
전술한 바와같이 진행되는 본 발명의 실시예 또는 제 1 및 제 2 변형예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)은 총 5 회의 마스크 공정을 진행하여 완성될 수 있으므로 종래의 아일랜드 형태의 에치스토퍼가 구비되는 산화물 반도체층을 포함하는 어레이 기판 제조 방법 대비 2 내지 3회의 마스크 공정을 생략할 수 있으므로 마스크 공정 생략에 의한 공정 단축 및 제조 비용을 저감시키는 효과가 있다.
101 : (어레이)기판
105 : 게이트 전극
110 : 게이트 절연막
130 : 데이터 배선
130a, 130b : (데이터 배선의)제 1 층 및 제 2 층
133 : 소스 전극
133a, 133b : (소스 전극의)제 1 층 및 제 2 층
136 : 드레인 전극
136a, 136b : (드레인 전극의)제 1 층 및 제 2 층
140 : 산화물 반도체층
150 : 보호층
153 : 드레인 콘택홀
160 : 화소전극
190 : 표면 개질층
P : 화소영역
Tr : (스위칭) 박막트랜지스터
TrA : 스위칭 영역

Claims (14)

  1. 화소영역이 정의된 기판 상에 일 방향으로 연장하는 게이트 배선과;
    상기 게이트 배선과 연결된 게이트 전극과;
    상기 게이트 배선 및 게이트 전극 위로 형성된 게이트 절연막과;
    상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 상기 게이트 절연막의 양측단을 노출시키며 형성된 산화물 반도체층과;
    상기 산화물 반도체층 위로 상기 산화물 반도체층의 양측단을 각각 노출시키는 제 1 콘택홀을 가지며 전면에 형성된 에치스토퍼와;
    상기 에치스토퍼 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선과, 상기 산화물 반도체층을 사이에 두고 이격하며 형성된 소스 전극 및 드레인 전극과, 상기 드레인 전극과 접촉하며 상기 각 화소영역별로 형성된 화소전극과;
    상기 데이터 배선과 화소전극과 소스 전극 및 드레인 전극 위로 상기 제 1 콘택홀과 완전 중첩하며 상기 제 1 콘택홀보다 넓은 크기를 가져 상기 산화물 반도체층의 양끝단과 더불어 상기 산화물 반도체층의 양 끝단과 각각 인접하며 마주하는 상기 소스 전극 및 드레인 전극 각각의 일끝단을 노출시키는 제 2 콘택홀을 구비하며 전면에 형성된 제 1 보호층과;
    상기 제 2 콘택홀 내부에 각각 상기 산화물 반도체층 및 소스 전극, 상기 산화물 반도체층 및 상기 드레인 전극과 동시에 접촉하며 형성된 연결패턴
    을 포함하는 어레이 기판.
  2. 제 1 항에 있어서,
    상기 연결패턴 위로 전면에 형성된 제 2 보호층과;
    상기 제 2 보호층 위로 상기 각 화소영역에 대응하여 바(bar) 형태의 다수의 개구를 가지며 형성된 공통전극
    을 포함하는 어레이 기판.
  3. 제 1 항에 있어서,
    상기 데이터 배선과 소스 전극 및 드레인 전극은 각각 투명 도전성 물질로 이루어진 하부층과, 금속물질로 이루어진 상부층의 구성을 가지며, 상기 화소전극은 상기 드레인 전극의 하부층이 연장 형성된 것이 특징인 어레이 기판.
  4. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 게이트 전극 및 게이트 배선과 함께 패터닝되어 형성됨으로서 상기 게이트 전극 및 게이트 배선과 동일한 평면 형태를 이루는 것이 특징인 어레이 기판.
  5. 제 2 항에 있어서,
    상기 게이트 배선과 데이터 배선의 일끝단에는 각각 게이트 패드전극 및 데이터 패드전극이 형성되며,
    상기 게이트 패드전극에 대응해서는 상기 게이트 절연막과 에치스토퍼와 제 1 보호층 및 제 2 보호층이 제거되어 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀이 구비되며,
    상기 데이터 패드전극에 대응해서는 상기 제 1 보호층 및 제 2 보호층이 제거되어 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀이 구비되며,
    상기 제 2 보호층 위로 상기 공통전극을 이루는 동일한 물질로 이루어지며 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극이 형성된 것이 특징인 어레이 기판.
  6. 화소영역이 정의된 기판 상에 일 방향으로 연장하는 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극과, 상기 게이트 배선 및 게이트 전극 위로 게이트 절연막과, 상기 게이트 전극에 대응하여 상기 게이트 절연막 위로 아일랜드 형태의 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위로 전면에 에치스토퍼를 형성하는 단계와;
    상기 에치스토퍼 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선과, 상기 산화물 반도체층을 사이에 두고 서로 이격하는 소스 전극 및 드레인 전극을 형성하고, 동시에 상기 각 화소영역에 상기 드레인 전극과 연결된 화소전극을 형성하는 단계와;
    상기 데이터 배선과 화소전극과 소스 전극 및 드레인 전극 위로 전면에 제 1 보호층을 형성하는 단계와;
    상기 제 1 보호층 위로 상기 게이트 전극에 대응하여 상기 산화물 반도체층의 일 끝단과 이와 이격하여 마주하는 소스 전극의 일 끝단에 대응하여 제거된 제 1 이격영역과, 상기 산화물 반도체층의 타끝단과 이와 이격하여 마주하는 드레인 전극의 일 끝단이 제거된 제 2 이격영역을 갖는 제 1 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 제 2 이격영역에 대응하여 상기 제 1 보호층과 에치스토퍼를 제거함으로서 상기 산화물 반도체층의 일 끝단과 상기 소스 전극의 일끝단을 노출시키는 제 1 콘택홀과 상기 산화물 반도체층의 타 끝단과 상기 드레인 전극의 일끝단을 노출시키는 제 2 콘택홀을 형성하는 단계와;
    상기 제 1 포토레지스트 패턴 위로 도전성 물질층을 전면에 형성하는 단계와;
    상기 도전성 물질층을 선택적으로 제거하여 상기 제 1 및 제 2 콘택홀 내부에 각각 상기 산화물 반도체층과 소스 전극, 상기 산화물 반도체층과 드레인 전극을 각각 연결시키는 연결패턴을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  7. 화소영역이 정의된 기판 상에 일 방향으로 연장하는 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극과, 상기 게이트 배선 및 게이트 전극 위로 게이트 절연막과, 상기 게이트 전극에 대응하여 상기 게이트 절연막 위로 아일랜드 형태의 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위로 전면에 에치스토퍼를 형성하는 단계와;
    상기 에치스토퍼 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선과, 상기 산화물 반도체층을 사이에 두고 서로 이격하는 소스 전극 및 드레인 전극을 형성하고, 동시에 상기 각 화소영역에 상기 드레인 전극과 연결된 화소전극을 형성하는 단계와;
    상기 데이터 배선과 화소전극과 소스 전극 및 드레인 전극 위로 전면에 평탄한 표면을 갖는 제 1 보호층을 형성하는 단계와;
    상기 제 1 보호층 위로 상기 게이트 전극에 대응하여 상기 산화물 반도체층의 일 끝단과 이와 이격하여 마주하는 소스 전극의 일 끝단에 대응하여 제거된 제 1 이격영역과, 상기 산화물 반도체층의 타끝단과 이와 이격하여 마주하는 드레인 전극의 일 끝단이 제거된 제 2 이격영역을 갖는 제 1 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 제 2 이격영역에 대응하여 상기 제 1 보호층과 에치스토퍼를 제거함으로서 상기 산화물 반도체층의 일 끝단과 상기 소스 전극의 일끝단을 노출시키는 제 1 콘택홀과 상기 산화물 반도체층의 타 끝단과 상기 드레인 전극의 일끝단을 노출시키는 제 2 콘택홀을 형성하는 단계와;
    상기 제 1 포토레지스트 패턴을 제거하여 상기 제 1 보호층을 노출시키는 단계와;
    상기 제 1 보호층 위로 도전성 물질층을 전면에 형성하는 단계와;
    상기 도전성 물질층 위로 상기 제 1 및 제 2 콘택홀에 대응하는 부분이 타 영역 대비 큰 두께를 갖는 유기막을 전면에 형성하는 단계와;
    애싱을 진행하여 상기 유기막에 전체에 대해 동일한 비율로 그 두께를 줄여 상기 제 1 보호층 상에 형성된 상기 도전성 물질층의 표면이 노출되도록 하는 동시에 상기 제 1 및 제 2 콘택홀에 대응해서는 상기 유기막이 남도록 하여 유기패턴을 이루도록 하는 단계와;
    상기 제 1 보호층 상부에 위치하는 상기 도전성 물질층을 식각하여 제거하는 함으로서 상기 제 1 및 제 2 콘택홀 내부에 상기 연결패턴을 형성하는 단계와;
    스트립을 진행하여 상기 유기 패턴을 제거하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 게이트 배선과, 게이트 전극과 게이트 절연막 및 산화물 반도체층을 형성하는 단계는,
    상기 기판 위로 전면에 제 1 금속층과, 제 1 절연층과, 산화물 반도체 물질층을 순차적으로 형성하는 단계와;
    상기 산화물 반도체 물질층 위로 제 1 두께의 제 2 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께의 제 3 포토레지스트 패턴을 형성하는 단계와;
    상기 제 2 및 제 3 포토레지스트 패턴 외측으로 노출된 상기 산화물 반도체 물질층과 이의 하부에 위치하는 제 1 절연층 및 제 1 금속층을 제거하여 상기 게이트 배선과 게이트 전극을 형성하고, 동시에 상기 게이트 배선과 게이트 전극 위로 순차적으로 동일한 평면형태를 갖는 상기 게이트 절연막과 산화물 반도체 패턴을 형성하는 단계와;
    애싱을 진행하여 상기 제 3 포토레지스트 패턴을 제거하는 단계와;
    상기 제 3 포토레지스트 패턴이 제거됨으로서 노출된 상기 산화물 반도체 패턴을 제거함으로서 상기 게이트 전극에 대응해서 상기 게이트 절연막의 양측을 노출시키는 아일랜드 형태의 상기 산화물 반도체층을 형성하는 단계와;
    스트립을 진행하여 상기 제 2 포토레지스트 패턴을 제거하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 에치스토퍼 위로 상기 데이터 배선과, 소스 전극 및 드레인 전극과 화소전극을 형성하는 단계는,
    상기 에치스토퍼 위로 전면에 투명 도전성 물질층과 제 2 금속층을 형성하는 단계와;
    상기 제 2 금속층 위로 제 3 두께의 제 4 포토레지스트 패턴과, 상기 제 3 두께보다 얇은 제 4 두께의 제 5 포토레지스트 패턴을 형성하는 단계와;
    상기 제 4 및 제 5 포토레지스트 패턴 외측으로 노출된 상기 제 2 금속층과 이의 하부에 위치하는 상기 투명 도전성 물질층을 제거하여 투명 도전성 물질로 이루어진 하부층과 제 2 금속물질로 이루어진 상부층의 구조를 이루는 상기 데이터 배선과 상기 산화물 반도체층을 사이에 두고 서로 이격하는 소스 전극 및 드레인 전극을 형성하고, 동시에 상기 각 화소영역에 상기 드레인 전극과 동일한 구성을 갖는 화소패턴을 형성하는 단계와;
    애싱을 진행하여 상기 제 5 포토레지스트 패턴을 제거하는 단계와;
    상기 제 5 포토레지스트 패턴이 제거됨으로서 노출된 상기 화소패턴에 있어 제 2 금속물질로 이루어진 부분을 제거함으로서 투명 도전성 물질만으로 이루어진 상기 화소전극을 형성하는 단계와;
    스트립을 진행하여 상기 제 4 포토레지스트 패턴을 제거하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  10. 제 6 항에 있어서,
    상기 연결패턴을 형성하는 단계는,
    상기 제 1 및 제 2 이격영역을 갖는 제 1 포토레지스트 패턴 상에 상기 도전성 물질층이 형성된 상태에서 상기 제 1 포토레지스트 패턴을 제거하는 스트립 공정을 진행하여 상기 제 1 포토레지스트 패턴 상에 형성된 상기 도전성 물질층을 함께 제거하는 것이 특징인 어레이 기판의 제조 방법.
  11. 제 6 항에 있어서,
    상기 연결패턴을 형성하는 단계는,
    상기 도전성 물질층 위로 유기물질을 전면에 도포하여 상기 제 1 및 제 2 이격영역을 채우며 형성됨으로서 상기 제 1 및 제 2 이격영역이 상기 제 1 포토레지스트 패턴 상부에 형성된 부분 대비 큰 두께를 갖는 유기막을 형성하는 단계와;
    애싱을 진행하여 상기 유기막에 전체에 대해 동일한 비율로 그 두께를 줄여 상기 제 1 포토레지스트 패턴 상에 형성된 상기 도전성 물질층의 표면이 노출되도록 하는 동시에 상기 제 1 및 제 2 영역에 대응해서는 상기 유기막이 남도록 하여 유기패턴을 이루도록 하는 단계와;
    상기 제 1 포토레지스트 패턴 상부에 위치하는 상기 도전성 물질층을 식각하여 제거하는 함으로서 상기 제 1 및 제 2 이격영역에 상기 연결패턴을 형성하는 단계와;
    스트립을 진행하여 상기 제 1 포토레지스트 패턴과 상기 제 1 및 제 2 이격영역에 남아있는 상기 유기패턴을 제거하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  12. 제 6 항 또는 제 7 항 및 에 있어서,
    상기 게이트 배선을 형성하는 단계는 상기 게이트 배선의 일끝단에 게이트 패드전극을 형성하는 단계를 포함하고,
    상기 데이터 배선을 형성하는 단계는 상기 데이터 배선의 일끝단에 데이터 패드전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  13. 제 12 항에 있어서,
    상기 연결패턴 위로 제 2 보호층을 형성하는 단계와;
    상기 제 2 보호층 위로 상기 각 화소영역에 대응하여 바(bar) 형태의 다수의 개구를 갖는 공통전극을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 2 보호층을 형성하는 단계는,
    상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하며,
    상기 공통전극을 형성하는 단계는 상기 제 2 보호층 위로 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
KR1020120142875A 2012-12-10 2012-12-10 어레이 기판 및 이의 제조방법 KR101988925B1 (ko)

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