KR100425858B1 - 박막트랜지스터및그제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 소오스와 드레인 배선을 기판의 최하층에 위치시키되, 더블 게이트 구조를 가질 수 있도록 하기 위하여, 기판과, 상기 기판 상에 형성된 소오스전극, 드레인전극 및 하부게이트전극과, 상기 소오스전극, 드레인전극 및 하부게이트전극을 포함하는 기판의 노출된 전면을 덮는 버퍼막과, 상기 버퍼막 상에 소오스영역, 드레인영역, 엘디디영역 및 채널영역을 구비하여 형성된 활성층과, 상기 채널영역 및 엘디디영역 상에 형성된 게이트절연막과, 상기 채널영역 상부의 게이트절연막 상에 형성된 상부게이트전극과, 상기 상부게이트전극을 덮도록 형성된 보호막과, 상기 소오스전극, 소오스영역, 드레인전극 및 드레인영역을 노출시키도록 상기 버퍼과 보호막에 형성된 다수의 콘택홀과, 상기 소오스전극과 소오스영역을 연결하는 제 1 연결배선 및 상기 드레인전극과 드레인영역을 연결하는 제 2 연결배선을 포함하는 구조를 가지며, 전류구동능력을 향상시키는 동시에, 소자의 열화를 감소시킬 수 있다. 　

Description

박막트랜지스터 및 그 제조 방법
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로 특히, 소오스와 드레인 배선을 기판의 최하층에 위치시키되, 더블 게이트 구조를 가질 수 있도록 한 박막트랜지스터 및 그 제조방법에 관한 것이다.
다결정 실리콘 박막트랜지스터는 비정질 실리콘 박막트랜지스터에 비하여 전자나 정공의 이동도가 높고 상보형 박막트랜지스터(CMOS TFT)의 구현이 가능하다. 따라서, 다결정 실리콘 박막트랜지스터를 사용하는 액정표시장치는 유리기판 상에 구동회로부와 화소부가 함께 내장된 구조를 취하고 있다. 그런데, 액정표시장치에서 다결정 실리콘 박막트랜지스터를 구동회로부에 제작하는 경우에는 다결정 실리콘의 특성상 빠른 주파수에서 스위칭이 가능하여 문제가 없지만, 다결정 박막트랜지스터를 화소부에 제작하는 경우에는 다결정 실리콘의 특성상 오프(off) 상태의 드레인 전류값이 크기 때문에 화소전극의 전위 폭을 크게 함으로써, 화면특성을 저하시킨다. 최근에는 화소부에서의 오프 전류(off current)를 적절한 수준으로 낮추기 위하여 엘디디 구조 혹은 오프셋 구조 등의 박막트랜지스터를 적용하고 있다.
도 1은 종래의 기술에 따른 박막트랜지스터의 단면도를 개략적으로 나타낸 것이다.
도면에는 기판 상에 소오스/드레인 배선을 형성하고, 실리콘의 결정화 작업에 필요한 완충막으로 소오스/드레인 배선과 노출된 전면을 덮도록 하고, 절연막 상부에 코플라나 구조의 박막트랜지스터를 형성(이하, 기판 상에 소오스/드레인 배선이 형성되고, 이들과 노출된 전면을 절연막이 덮고 절연막 상에 코플라나 구조를 가지는 박막트랜지스터의 구조를 BBC(Buried Bus Coplanar) 구조라 함)한 구조를 보이고 있다.
절연기판(100) 상에 소오스전극(11S)과 드레인전극(11D)이 형성되어 있고, 노출된 기판 전면을 덮는 제1 절연막(12) 형성되어 있다. 제 1 절연막(12) 상의 소정의 위치에는 다결정 실리콘으로 이루어져 소오스와 드레인 영역(13S)(23D) 및 엘디디영역(13L)이 형성되어 있고, 채널영역(13C)이 정의되어 있다. 그리고, 활성층 (13) 상에는 게이트절연막(14)과 게이트전극(15)이 형성되어 있는데, 게이트절연막 (14)은 활성층(13) 상에 엘디디 영역(13L)과 채널영역(13C)에 중첩되어 있으며, 게이트전극(15)은 게이트절연막(14) 상에 활성층(13)의 채널영역(13C)의 상부에 위치하고 있다. 그리고, 이들 기판을 제 2 절연막(16)이 덮고 있으며, 제 2 절연막(16)에는 절연기판(100) 상에 형성된 소오스전극(11S)과 드레인전극(11D) 및 활성층의 소오스영역(13S)과 드레인영역(13D)을 노출시키는 콘택홀이 형성되어 있다. 그리고, 제 2 절연막(16) 상에는 소오스전극(11S)과 소오스영역(13S)을 연결하는 제 1 연결배선(17-1)과 드레인전극(11D)과 드레인영역(13D)을 연결하는 제 2 연결배선(17-2)이 형성되어 있다.
상기 구조의 박막트랜지스터를 액정표시장치에 적용하여 제조할 경우에는 화소부와 회로부에 위치하는 박막트랜지스터를 동시에 제작하기 때문에 회로부 박막트랜지스터의 구조는 화소부 박막트랜지스터와 마찬가지로 엘디디 영역을 가지는 구조로 제작할 수 있다.
그런데 상기 구조의 박막트랜지스터를 전류구동을 위한 구동회로부의 소자로 이용할 경우에는 엘디디 영역을 활성층에 형성하기 때문에 온(ON) 전류가 낮아지게 된다. 따라서, 구동회로의 전류구동능력이 낮아져서 구동회로의 동작속도가 느려진다. 또한, 구동회로부의 박막트랜지스터는 소오스와 드레인 간에 높은 전압이 인가되므로, 드레인 영역에 높은 전계가 형성되기 때문에, 핫 캐리어(hot carrier)의 발생이 증가하게 되어 핫 캐리어에 의한 열화가 일어나서 소자특성이 저하되는 문제점이 있다.
본 발명의 목적은 기판 상에 소오스와 드레인 배선이 위치하는 BBC 구조와 저저항 영역이 위치하는 앨디디 영역을 가지되, 전류구동능력을 향상시키는 동시에, 소자의 열화를 감소시킬 수 있는 박막트랜지스터와 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 구동회로부에는 전류구동능력이 향상되고 소자의 열화를 감소시킬 수 있는 박막트랜지스터를 채용하고, 화소부에는 오프전류를 낮출수 있는 박막트랜지스터 구조를 채용함으로써, 동작속도가 빠른 구동회로부와 소자특성이 우수한 화소부를 가지는 액정표시장치와 그 제조방법을 제공하는데 있다.
본 발명은 기판과, 상기 기판 상에 형성된 소오스전극, 드레인전극 및 하부게이트전극과, 상기 소오스전극, 드레인전극 및 하부게이트전극을 포함하는 기판의 노출된 전면을 덮는 버퍼막과, 상기 버퍼막 상에 소오스영역, 드레인영역, 엘디디영역 및 채널영역을 구비하여 형성된 활성층과, 상기 채널영역 및 엘디디영역 상에 형성된 게이트절연막과, 상기 채널영역 상부의 게이트절연막 상에 형성된 상부게이트전극과, 상기 상부게이트전극을 덮도록 형성된 보호막과, 상기 소오스전극, 소오스영역, 드레인전극 및 드레인영역을 노출시키도록 상기 버퍼과 보호막에 형성된 다수의 콘택홀과, 상기 소오스전극과 소오스영역을 연결하는 제 1 연결배선 및 상기 드레인전극과 드레인영역을 연결하는 제 2 연결배선을 포함하는 박막트랜지스터이다.
또한, 본 발명은 기판과, 상기 기판 상에 형성된 소오스전극 및 드레인전극과, 상기 소오스전극 및 드레인전극을 포함하는 기판의 노출된 전면을 덮는 버퍼막과, 상기 버퍼막 상에 소오스영역, 드레인영역, 엘디디영역 및 채널영역을 구비하여 형성되되, 상기 드레인영역과 상기 드레인영역 내측의 엘디디영역이 상기 드레인전극에 중첩되는 활성층과, 상기 채널영역과 엘디디영역 상에 형성된 게이트절연막과, 상기 채널영역 상부의 게이트절연막 상에 형성된 상부게이트전극과, 상기 상부게이트전극을 포함하는 노출된 기판 전면을 덮는 보호막과, 상기 소오스전극, 소오스영역, 드레인전극 및 드레인영역을 노출시키도록 상기 버퍼막과 보호막에 형성되는 다수의 콘택홀과, 상기 소오스전극과 소오스영역을 연결하는 제 1 연결배선 및 상기 드레인전극과 드레인영역을 연결하는 제 2 연결배선을 포함하는 박막트랜지스터이다.
또한, 본 발명은 기판 상에 소오스전극, 드레인전극 및 하부게이트전극을 형성하는 공정과, 상기 소오스전극, 드레인전극 및 하부게이트전극을 포함하는 기판의 노출된 전면을 덮는 버퍼막을 형성하는 공정과, 상기 하부게이트전극 상부의 버퍼막 상에 활성층을 형성하는 공정과, 상기 활성층을 포함하는 기판의 노출된 전면에 게이트절연막과 도전층을 순차적으로 증착하는 공정과, 상기 도전층 상에 게이트형성용 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로 사용하여 상기 도전층을 과도식각하여 상부게이트전극을 형성하는 공정과, 상기 감광막패턴을 마스크로 사용하여 상기 게이트절연막을 이방성으로 식각하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 상부게이트전극과 상기 식각된 게이트절연막을 마스크로 사용하는 불순물 도핑작업을 진행하여 상기 활성층에 소오스영역, 드레인영역 및 엘디디영역을 형성하는 공정과, 상기 상부게이트전극을 포함하는 기판의 노출된 전면을 덮는 보호막을 형성하는 공정과, 상기 버퍼막과 보호막에 상기 소오스전극, 소오스영역, 드레인전극 및 드레인영역을 각각 노출시키는 콘택홀을 형성하는 공정과, 상기 소오스전극과 소오스영역을 연결하는 제 1 연결배선 및 상기 드레인전극과 드레인영역을 연결하는 제 2 연결배선을 형성하는 공정을 포함하는 박막트랜지스터 제조방법이다.
또한, 본 발명은 기판 상에 소오스전극 및 드레인전극을 형성하는 공정과, 상기 소오스전극 및 드레인전극을 포함하는 기판의 노출된 전면을 덮는 버퍼막을 형성하는 공정과, 상기 버퍼막 상에 상기 드레인전극에 중첩되는 활성층을 형성하는 공정과, 상기 활성층을 포함하는 기판의 노출된 전면에 게이트절연막과 도전층을 순차적으로 증착하는 공정과, 상기 도전층 상에 상기 드레인전극의 일부에 중첩되는 형상의 게이트형성용 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로 사용하여 상기 도전층을 과도식각하여 게이트전극을 형성하는 공정과, 상기 감광막패턴을 마스크로 사용하여 상기 게이트절연막을 이방성으로 식각하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 게이트전극과 상기 식각된 게이트절연막을 마스크로 사용하는 불순물 도핑작업을 진행하여 상기 활성층에 소오스영역 및 상기 소오스영역 내측의 엘디디영역과 상기 드레인전극에 중첩되는 드레인영역 및 드레인영역 내측의 엘디디영역을 형성하는 공정과, 상기 게이트전극을 포함하는 기판의 노출된 전면을 덮는 보호막을 형성하는 공정과, 상기 소오스전극, 소오스영역, 드레인전극 및 드레인영역을 노출시키도록 상기 버퍼막과 보호막에 다수의 콘택홀을 형성하는 공정과, 상기 소오스전극과 소오스영역을 연결하는 제 1 연결배선 및 상기 드레인전극과 드레인영역을 연결하는 제 2 연결배선을 형성하는 공정을 포함하는 박막트랜지스터 제조방법이다.
또한, 본 발명은 기판과, 상기 기판 상에 형성된 소오스전극 및 드레인전극과, 상기 소오스전극 및 드레인전극을 포함하는 기판 전면을 덮도록 형성된 버퍼막과, 상기 버퍼막 상에 소오스영역, 드레인영역, 엘디디영역 및 채널영역을 구비하여 형성된 활성층과, 상기 활성층의 채널영역 및 엘디디영역 상에 형성된 게이트절연막과, 상기 채널영역 상부의 게이트절연막 상에 형성된 게이트전극을 포함하는 제 제 1 박막트랜지스터와, 상기 기판 상에 형성된 소오스전극, 드레인전극 및 하부게이트전극과, 상기 소오스전극, 드레인전극 및 하부게이트전극을 포함하는 기판 전면을 덮도록 형성된 버퍼막과, 상기 버퍼막 상의 소정의 위치에 소오스영역, 드레인영역, 엘디디영역 및 채널영역을 구비하여 형성된 활성층과, 상기 활성층의 채널영역 및 엘디디영역 상에 형성된 게이트절연막과, 상기 채널영역 상부의 게이트절연막 상에 형성된 상부게이트전극을 포함하는 제 2 박막트랜지스터와, 상기 제 1 박막트랜지스터와 상기 제 2 박막트랜지스터를 덮도록 형성된 보호막과, 상기 제 1 박막트랜지스터의 드레인전극 및 드레인영역과 상기 제 2 박막트랜지스터의 소오스전극, 소오스영역, 드레인전극 및 드레인영역을 각각 노출시키도록 형성된 다수의 콘택홀과, 상기 제 1 박막트랜지스터의 드레인전극과 드레인영역에 연결되도록 형성된 화소전극과, 상기 제 2 박막트랜지스터의 소오스전극과 소오스영역을 연결하는 제 1 연결배선 및 상기 드레인전극과 드레인영역을 연결하는 제 2 연결배선을 포함하는 액정표시장치이다.
또한, 본 발명은 화소부와 구동회로부가 정의된 기판을 마련하는 공정과, 상기 기판 상에 화소부의 소오스전극 및 드레인전극과 구동회로부의 소오스전극, 드레인전극 및 하부게이트전극을 형성하는 공정과, 상기 하부게이트전극을 포함하는 기판의 노출된 전면을 덮는 버퍼막을 형성하는 공정과, 상기 버퍼막 상에 화소부의 활성층과 구동회로부의 활성층을 형성하는 공정과, 상기 활성층을 포함하는 기판의 노출된 전면에 게이트절연막과 도전층을 순차적으로 증착하는 공정과, 상기 도전층 상에 게이트형성용 감광막패턴을 각각 형성하는 공정과, 상기 감광막패턴을 마스크로 사용하여 상기 도전층을 과도식각하여 화소부의 게이트전극과 구동회로부의 상부게이트전극을 형성하는 공정과, 상기 감광막패턴을 마스크로 사용하여 상기 게이트절연막을 이방성으로 식각하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 화소부의 게이트전극 및 상기 구동회로부의 상부게이트전극과 상기 식각된 게이트절연막을 마스크로 사용하는 불순물 도핑작업을 진행하여 상기 화소부의 활성층과 상기 구동회로부의 활성층에 소오스영역, 드레인영역 및, 엘디디영역을 각각 형성하는 공정과, 상기 화소부의 게이트전극 및 상기 구동회로부의 상부게이트전극을 포함하는 기판 전면을 덮는 보호막을 형성하는 공정과, 상기 버퍼막과 보호막에 상기 화소부의 드레인전극 및 드레인영역과 상기 구동회로부의 소오스영역, 소오스전극, 드레인영역 및 드레인전극을 노출시키는 다수의 콘택홀을 형성하는 공정과, 상기 화소부의 드레인전극과 드레인영역에 연결되는 화소전극, 상기 구동회로부의 소오스전극과 소오스영역을 연결하는 제 1 연결배선 및 상기 드레인전극과 드레인영역을 연결하는 제 2 연결배선을 형성하는 공정을 포함하는 액정표시장치의 제조방법이다.
도 1은 종래 기술에 의한 박막트랜지스터의 단면도
도 2는 본 발명에 따른 박막트랜지스터의 제 1 실시예를 보여주는 단면도
도 3a부터 도 3e는 도 2에 나타낸 박막트랜지스터의 제조공정도
도 4는 본 발명에 따른 박막트랜지스터의 제 2 실시예
도 5는 본 발명에 따른 박막트랜지스터의 제 3 실시예
도 6는 본 발명에 따른 박막트랜지스터의 제 4 실시예
도 7는 본 발명에 따른 박막트랜지스터의 제 5 실시예
도 8는 본 발명에 따른 박막트랜지스터의 제 6 실시예
도 9a부터 도 9d는 본 발명에 따른 액정표시장치의 제조공정도
본 발명은 엘디디영역을 가지는 BBC 구조의 박막트랜지스터에서 게이트의 구조를 더블 게이트로 형성한다.
도 2는 본 발명에 따른 박막트랜지스터의 제 1 실시예를 설명하기 위한 도면으로, 본 발명의 목적을 실현하기 위하여, 더불블 게이트를 가지는 BBC 구조의 박막트랜지스터의 단면도를 나타낸 것이다.
절연기판(200) 상에 소오스전극(21S)과 드레인전극(21D) 및 하부게이트전극(21G)이 형성되어 있다. 그리고, 노출된 기판 전면을 덮는 버퍼막(23)이 형성되어 있고, 버퍼막(23) 상의 소정의 위치에는 다결정 실리콘으로 이루어지되, 소오스영역(24S)과 드레인영역(24D) 및 엘디디영역(24L)이 형성되어 있고, 채널영역(24C)이 정의된 활성층(24)이 형성되어 있다. 버퍼막(23)은 하부 게이트절연막의 기능을 한다.
활성층(24) 상에는 게이트절연막(25)과 상부게이트전극(26G)이 형성되어 있는데, 게이트절연막(25)은 활성층의 엘디디영역(24L)과 채널영역(24C)에 중첩되어 있으며, 상부게이트전극(26G)은 게이트절연막(25) 상에 활성층(24)의 채널영역(24C)의 상부에 위치하고 있다. 게이트절연막(25)은 상부 게이트절연막의 기능을 하게 된다.
상술된 바와 같은 기판을 게이트절연막(25)이 덮고 있으며, 게이트절연막(25)에는 절연기판(200) 상에 형성된 소오스전극(21S)과 드레인전극(21D) 및 활성층의 소오스영역(24S)과 드레인영역(24D)을 노출시키는 콘택홀이 형성되어 있다. 게이트절연막(25) 상에는 소오스전극(21S)과 소오스영역(24S)을 연결하는 제 1 연결배선(28-1)과 드레인전극(21D)과 드레인영역(24D)을 연결하는 제 2 연결배선(28-2)이 형성되어 있다.
상기 본 발명의 구조에서는 하부게이트전극(21G)이 채널영역 및 엘디디 영역의 하부에 중첩되도록 형성되어 있고, 상부게이트전극(26G)과 같은 전압을 인가하여 작동시킨다.
상기 본 발명에 따른 박막트랜지스터의 구조에 상부와 하부 게이트전극에 소정의 전압을 인가하는 경우 엘디디영역에는 하부게이트전극에 의해서 캐리어가 유기되어 엘디디영역의 저항을 낮춤으로써 온 전류를 증가시킨다. 또한, 하부게이트 전극에 의해서 활성층의 하부에 채널이 형성되기 때문에, 드레인영역 부근의 전계를 하부로 이동시킨다. 따라서, 게이트절연막 즉, 상부게이트절연막과 활성층의 계면에서의 전계를 약화시킬 수 있다.
도 3a부터 도 3e는 도 2에 나타낸 본 발명에 따른 박막트랜지스터의 제조공정도를 나타낸 것이다.
도 3a를 참조하면, 기판(200) 상에 통상의 도전층 증착기술에 의하여 제 1 도전층을 증착한 후, 사진식각하여 소오스전극(21S), 드레인전극(21D) 및 하부게이트전극(21G)을 형성한다.
도 3b를 참조하면, 기판의 노출된 전면에 통상의 절연층 증착기술에 의하여 버퍼막(23)을 증착한다. 이 때, 버퍼막(23)은 BBC 구조의 박막트랜지스터에 있어서, 기판 상에 직접 형성된 소오스전극(21S), 드레인전극(21D) 및 하부게이트전극(21G)과 그 상부에 형성된 다른 구성 요소들의 전기적 절연을 위하여 형성된다.
이 후, 노출된 버퍼막(23) 상에 비정질 실리콘층을 증착한 후, 레이저 어닐링 작업을 진행하여 비정질 실리콘층을 결정화한다. 이 때, 버퍼막(23)은 비정질 실리콘층을 결정화하는 과정에서 그 하부의 기판(200) 중의 불순물이 실리콘층에 침투하는 것을 방지하고, 실리콘층과 기판을 열적으로 절연시키기 위한 완충막의 기능을 한다. 따라서, 버퍼막(23)의 두께는 1000 Å이상의 두께로 형성하는 것이 유리하다. 그 다음, 결정화된 실리콘층을 사진식각하여 버퍼막(23) 상에 활성층(24)을 형성한다.
도 3c를 참조하면, 노출된 기판 전면에 게이트절연막과 제 2 도전층을 연속적으로 증착한 다. 이 후, 제 2 도전층 상에 상부게이트전극을 형성하기 위한 감광막패턴(PR)을 형성하고, 상기 감광막패턴(PR)을 식각용 마스크로 사용하여 그 하단의 제 2 도전층을 과도식각하여 상부게이트전극(26G)을 형성한다. 그리고, 상기 감광막패턴(PR)을 다시 식각용 마스크로 사용하여 그 하부의 게이트절연막(25)을 이방성으로 식각한다.
도 3d를 참조하면, 기판 전면에 n형 혹은, p형 불순물을 도핑하여 활성층(24)에 소오스영역(24S)과 드레인영역(24D) 및, 엘디디영역(24L)을 동시에형성한다. 과도식각된 상부게이트전극과 게이트절연막의 너비 차이에 의하여 활성층의 엘디디영역의 크기가 마련된다.
도 3e를 참조하면, 노출된 기판 전면을 덮는 보호막(27)을 형성한다. 이 후, 게이트절연막(23)과 보호막(27)을 사진식각하여 소오스전극(21S), 소오스영역(2S), 드레인전극(21D) 및 드레인영역(24D)을 노출시키는 콘택홀을 각각 형성한다.
그리고, 기판의 노출된 전면에 제 3 도전층을 증착한 후, 제 3 도전층을 사진식각하여 소오스전극(21S)과 소오스영역(24S)을 연결하는 제 1 연결배선(28-1)과 드레인전극(21D)과 드레인영역(24D)을 연결하는 제 2 연결배선(28-2)을 형성한다.
제 2 연결배선(28-2)은 본 발명의 박막트랜지스터를 액정표시장치에 적용할 경우, 화소전극으로 이용할 수 있다. 따라서, 제 3 도전층은 통상의 금속도전물질 이외에 투명도전물질을 을 증착하여 형성할 수 있다.
도 4는 본 발명에 따른 박막트랜지스터의 제 2 실시예를 나타낸 것으로, 상술된 본 발명에 따른 박막트랜지스터의 제 1 실시예를 변형한 경우이다.
기판(200) 상에 위치하는 소오스와 드레인전극을 이중층으로 형성하되, 상층이 하층을 덮는 클래드 구조로 형성한 경우를 나타낸 것이다. 소오스와 드레인 전극을 저저항을 가지도록 하기 위하여 저저항 금속물질인 알미늄을 사용하여 형성할 경우에 이용되는 구조이다. 기판(200) 상에 제 2 소오스전극(22S)이 제 1 소오스전극(21S)을 덮는 클래드 구조의 이중층 소오스전극과, 제 2 드레인전극(22D)이 제 1 드레인전극(21D)을 덮는 클래드 구조의 이중층 드레인전극과 하부게이트전극(22G)이 형성되어 있다. 그 외에 다른 부분의 구조는 상술한 본 발명의 제 1 실시예와동일하므로 이에 대한 설명은 생략한다.
상기 소오스전극, 드레인전극 및 하부게이트전극을 형성하기 위하여, 기판 (200) 상에 제 1 금속층 예를 들어, 알미늄층을 2500～3500Å의 두께로 증착한 후, 사진식각하여 제 1 소오스전극(21S)과 제 1 드레인전극(21D)을 형성한다. 그 다음, 노출된 전면을 덮도록 제 2 금속층 예를 들어, 몰리브덴층을 4500～5500Å의 두께로 증착한 후, 사진식각하여 제 1 소오스전극(21S)을 덮는 제 2 소오스전극(22S), 제 1 드레인전극(21D)을 덮는 제 2 드레인전극(22D) 및 하부게이트전극(22G)을 동시에 형성한다.
본 발명에 따른 구조에서 기판(200) 상에 형성되는 전극들을 2중층 이상으로 두껍게 형성하는 경우에 그 상부에 형성되는 버퍼막(23)은 부분적으로 단차가 크게 생기기 때문에 버퍼막(23) 상에 형성되는 활성층은 단차부분에서 단선되기 쉽다. 즉, 버퍼막 상에 비정질 실리콘층을 증착하고, 결정화하는 과정에서 단차부분의 실리콘층이 쉽게 끊어지게 된다. 따라서, 도 4에 보인 바와 같이, 하부게이트전극을 2중층으로 형성하기보다는 단일층으로 형성함으로써, 버퍼막(23)에 생기는 단차크기를 부분적으로 줄이는 것이 유리하다.
도 5와 도 6은 본 발명에 따른 박막트랜지스터의 제 3 실시예와 제 4 실시예를 설명하기 위한 박막트랜지스터의 단면도를 각각 나타낸 것이다.
본 발명의 제 3 실시예를 보여주는 도 5를 참조하면, 절연기판(500) 상에 소오스전극(51S)과 드레인전극(51D) 및 제 1 하부게이트전극(51G)과 제 2 하부게이트전극(51G')이 형성되어 있다. 그리고, 노출된 기판 전면을 덮는 버퍼막(53) 형성되어 있고, 버퍼막(53) 상의 소정의 위치에는 다결정 실리콘으로 이루어지되, 소오스영역(54S)과 드레인영역(54D) 및 엘디디영역(54L)이 형성되어 있고, 채널영역(54C)이 정의된 활성층(54)이 형성되어 있다. 버퍼막(53)은 하부 게이트절연막의 기능을 하고 있다. 제 1 하부게이트전극(51G)과 제 2 하부게이트전극(51G')은 활성층의 엘디디영역(54L)에만 중첩되어 있다.
버퍼막(53)은 언급한 바와 같이, BBC 구조의 박막트랜지스터에 있어서, 기판 상에 직접 형성된 소오스전극(51S), 드레인전극(51D) 및 하부게이트전극(51G)과 그 상부에 형성된 다른 구성 요소들의 전기적 절연을 위하여 형성된다. 또한, 버퍼막 (53)은 비정질 실리콘층을 결정화하는 과정에서 그 하부의 기판(500) 중의 불순물이 실리콘층에 침투하는 것을 방지하고, 실리콘층과 기판을 열적으로 절연시키기 위한 완충막의 기능을 한다. 따라서, 버퍼막(53)의 두께는 1000 Å이상의 두께로 형성하는 것이 유리하다.
활성층(54) 상에는 게이트절연막(55)과 상부 게이트전극(56G)이 형성되어 있는데, 게이트절연막(55)은 활성층(54) 상에 엘디디영역(54L)과 채널영역(54C)에 중첩되어 있으며, 상부게이트전극(56G)은 게이트절연막(55) 상에 활성층의 채널영역 (54C)의 상부에 위치하고 있다. 이 때, 게이트절연막(55)은 상부 게이트절연막의 기능을 하고 있다. 그리고, 노출된 기판 전면을 보호막(57)이 덮고 있으며, 게이트절연막(55)과 보호막(57)에는 절연기판(500) 상에 형성된 소오스전극(51S)과 드레인전극(51D) 및 활성층의 소오스영역(54S)과 드레인영역(54D)을 노출시키는 콘택홀이 각각 형성되어 있다. 그리고, 소오스전극(51S)과 소오스영역(54S)을 연결하는제 1 연결배선(58-1)과 드레인전극(51D)과 드레인영역(54D)을 연결하는 제 2 연결배선(58-2)이 형성되어 있다.
상술한 바와 같이, 제 1 하부게이트전극(51G)과 제 2 하부게이트전극(51G')은 활성층의 엘디디영역(54L)에 중첩되어 있다. 따라서, 제 1 및 제 2 하부게이트전극에 전압을 인가하는 경우, 소오스와 드레인영역(54S)(54D)의 캐리어가 엘디디영역(54L)으로 유기되어 엘디디영역의 저항을 낮춤으로써, 온 전류를 증가시킨다.
상기 본 발명의 구조에서는 하부게이트전극들(51G)(51G')과 상부게이트전극(56G)을 연결하고, 같은 전압을 인가하도록 하여 작동시킬 수 있다. 상기 본 발명에 따른 박막트랜지스터의 구조에 상부와 하부 게이트전극에 소정의 전압을 인가하는 경우, 엘디디영역에는 하부 게이트전극에 의해서 캐리어가 유기되어 엘디디영역의 저항을 낮춘다. 따라서, 박막트랜지스터의 온 전류를 증가시켜 구동회로의 동작속도를 증가시킬 수 있다. 또한, 하부게이트전극에 의해서 활성층의 하부에 채널영역이 형성되기 때문에, 드레인영역 부근의 전계를 하부로 이동시킨다. 따라서, 상부게이트절연막과 활성층의 계면에서의 전계를 약화시킬 수 있어서, 핫캐리어에 의한 소자특성의 열화를 억제할 수 있다. 또한, 상술한 실시예에 비교하여 상부게이트전극과 하부게이트전극이 중첩되는 부분이 적어지므로, 기생캐패시턴스를 감소시킬 수 있기 때문에 구동회로의 속도를 증가시킬 수 있는 잇점이 있다.
도 6은 본 발명에 따른 박막트랜지스터의 제 4 실시예를 보여주는 박막트랜지스터 단면도로, 상기 제 3 실시예를 변형한 경우이다.
기판 상에 위치하는 소오스와 드레인전극을 이중층으로 형성하되, 상층이 하층을 덮는 클래드 구조로 형성한 경우를 나타낸 것이다. 소오스와 드레인전극을 저저항을 가지도록 하기 위하여 알미늄을 사용하여 형성할 경우에 이용되는 구조이다.
기판(500) 상에 제 2 소오스전극(52S)이 제 1 소오스전극(51S)을 덮는 클래드 구조의 이중층 소오스전극과, 제 2 드레인전극(52D)이 제 1 드레인전극(51D)을 덮는 클래드 구조의 이중층 드레인전극과 하부게이트전극(52G)이 형성된 구조이다. 이하, 제 4 실시예의 박막트랜지스터는 상술한 제 3 실시예와 동일하므로, 이에 대한 설명은 생략한다.
상술한 소오스전극과 드레인전극과 하부게이트전극을 형성하기 위하여, 기판 (500) 상에 제 1 금속층 예를 들어, 알미늄층을 2500~3500Å의 두께로 증착한 후, 사진식각하여 제 1 소오스전극(51S)과 제 1 드레인전극(51D)을 형성한다. 그 다음, 노출된 전면을 덮도록 제 2 금속층 예를 들어, 몰리브덴층을 4500~5500Å의 두께로 증착한 후, 사진식각하여 제 1 소오스전극(51S)을 덮는 제 2 소오스전극(52S)과 제 1 드레인전극(51D)을 덮는 제 2 드레인전극(52D)과, 제 1 하부게이트전극(52G)과 제 2 하부게이트전극(52G')을 형성한다.
본 발명에 따른 구조에서 기판(500) 상에 형성되는 전극들을 2중층 이상으로 두껍게 형성하는 경우, 그 상부에 형성되는 버퍼막(53)은 부분적으로 단차가 크게 생기기 때문에 버퍼막(53) 상에 형성되는 활성층(54)은 단차부분에서 단선되기 쉽다. 즉, 버퍼막 상에 비정질 실리콘층을 증착하고, 결정화하는 과정에서 단차부분의 실리콘층이 쉽게 끊어지게 된다. 따라서, 도 4에 보인 바와 같이, 하부게이트전극을 2중층으로 형성하기 보다는 단일층으로 형성함으로써, 버퍼막(53)에 생기는 단차크기를 부분적으로 줄이는 것이 유리하다.
도 7와 도 8은 본 발명에 따른 박막트랜지스터의 제 5 실시예와 제 6 실시예를 설명하기 위한 박막트랜지스터의 단면도를 각각 나타낸 것이다.
도 7은 본 발명에 따른 박막트랜지스터의 제 5 실시예를 설명하기 위한 도면으로, 본 발명의 목적을 실현하기 위하여, 더불블 게이트를 가지는 BBC 구조의 박막트랜지스터의 단면도를 나타낸 것이다.
핫 캐리어에 의한 소자 특성 열화는 드레인 영역에서만 집중되므로, 드레인하부에 드레인전극을 연장하여 배치함으로써 드레인영역에서의 전계를 약화시켜서 신뢰성을 개선하는 구조이다.
절연기판(700) 상에 소오스전극(71S)과, 드레인영역(74D)에 까지 중접되도록 연장된 드레인전극(71D)이 형성되어 있다. 그리고, 기판의 노출된 전면을 덮는 제1 절연막(73)이 형성되어 있고, 버퍼막(73) 상의 소정의 위치에는 다결정 실리콘으로 이루어지되, 소오스영역(74S)과 드레인영역(74D) 및 엘디디영역(74L)이 형성되어 있고, 채널영역(74C)이 정의된 활성층(74)이 형성되어 있다. 버퍼막(73)은 하부 게이트절연막의 기능을 하고 있다.
활성층(74) 상에는 게이트절연막(75)과 게이트전극(76)이 형성되어 있는데, 게이트절연막(75)은 활성층(74) 상에 엘디디영역(74L)과 채널영역(74C)에 중첩되어 있으며, 게이트전극(76)은 게이트절연막(75) 상에 활성층(74)의 채널영역(74C)에중첩되어 있다. 이 때, 게이트절연막(75)은 상부게이트절연막의 기능을 하고 있다.
그리고, 기판의 노출된 전면을 보호막(77)이 덮고 있으며, 버퍼막(73)과 보호막(77)에는 소오스전극(71S)과 드레인전극(71D) 및 활성층의 소오스영역(74S)과 드레인영역(74D)을 노출시키는 콘택홀이 형성되어 있다. 보호막(77) 상에는 소오스전극(71S)과 소오스영역(74S)을 연결하는 제 1 연결배선(78-1)과 드레인전극(71D)과 드레인영역(74D)을 연결하는 제 2 연결배선(78-2)이 형성되어 있다.
핫캐리어에 의한 소자특성열화는 드레인영역에 집중되므로, 상기 구조에 보인 바와 같이, 드레인영역에 중첩되도록 드레인전극을 연장하여 배치하면, 드레인영역에서의 전계를 약화시킬 수 있다. 즉, 별도의 하부게이트전극을 형성할 필요가 없다. 상기 구조의 박막트랜지스터를 구동회로부에 제작하는 경우에는 상부게이트전극과 하부게이트전극을 연결하기 위한 공간을 마련하지 않아도 된다. 즉, 상기 구조에서는 핫캐리어에 의한 소자특성의 열화를 방지할 뿐만 아니라, 상술한 실시예에 비하여 소자열화를 방지하기 위하여 형성되는 두개의 게이트를 연결하기 위한 공간이 없어지므로, 회로가 차지하는 면적을 줄일 수 있다.
도 8은 본 발명에 따른 박막트랜지스터의 제 6 실시예를 나타낸 것으로, 상술된 본 발명에 따른 박막트랜지스터의 제 5 실시예를 변형한 경우이다.
기판(700) 상에 위치하는 소오스와 드레인전극을 이중층으로 형성하되, 상층이 하층을 덮는 클래드 구조로 형성한 경우를 나타낸 것이다. 소오스와 드레인 전극을 저저항을 가지도록 하기 위하여 알미늄을 사용하여 형성하는 경우에 적용되는 구조이다.
기판(700) 상에 제 2 소오스전극(72S)이 제 1 소오스전극(71S)을 덮는 클래드 구조의 이중층 소오스전극과, 제 2 드레인전극(72D)이 제 1 드레인전극(71D)을 덮되, 제 2 드레인전극(72D)을 드레인영역(74D)에 중첩되도록 연장시킨 클래드 구조의 이중층 드레인전극이 형성되어 있다.
기판(700) 상에 형성되는 전극들을 2중층 이상으로 두껍게 형성하는 경우, 그 상부에 형성되는 버퍼막(73)은 부분적으로 단차가 크게 생기기 때문에 버퍼막(73) 상에 형성되는 활성층(74)은 단차부분에서 단선되기 쉽다. 즉, 버퍼막 상에 비정질 실리콘층을 증착하고, 결정화하는 과정에서 단차부분의 실리콘층이 쉽게 끊어지게 된다. 따라서, 도 8에 보인 바와 같이, 활성층과 중첩되는 드레인전극 부분은 2중층으로 형성하기 보다는 단일층으로 형성함으로써, 버퍼막(73)에 생기는 단차크기를 부분적으로 줄이는 것이 유리하다.
도 9a부터 도 9d는 본 발명에 따른 액정표시장치의 제조공정을 보여주는 도면으로, 구동회로부에 본 발명에 따른 박막트랜지스터의 제 1 실시예가 보여주는 박막트랜지스터 구조를 채용한 경우를 예를 든 것이다.
도 9d를 참조하면, 본 발명에 따른 액정표시장치는 구동회로부에 구동회로부의 구동속도를 증가시키기 위하여 상술한 본 발명에 따른 박막트랜지스터 구조를 채용하고, 화소부에 오프전류를 감소시킬 수 있는 엘디디 구조의 박막트랜지스터를 채용한다. 본 발명에 따른 액정표시장치는 구동회로부에 상술한 본 발명의 박막트랜지스터를 형성함으로써 소자신뢰성과 온 전류를 개선할 수 있고, 화소부에는 더불 게이트가 아닌 종래의 기술에 보인 박막트랜지스터를 형성함으로써 누설전류를감소시킬 수 있다.
구동회로부의 박막트랜지스터 구조는 본 발명에 따른 박막트랜지스터의 제 1 실시예를 설명하는 과정에서 서술하였고, 화소부의 박막트랜지스터 구조는 종래의 기술에 의한 박막트랜지스터를 설명하는 과정에서 서술하였으므로, 본 발명에 따른 액정표시장치의 구조에 대한 설명은 생략한다.
도 9a를 참조하면, 기판(900) 상에 통상의 도전층 증착기술에 의하여 제 1 도전층을 증착한 후, 사진식각하여 화소부 박막트랜지스터의 소오스전극(91S), 드레인전극(91D) 및 하부게이트전극(91G)과 구동회로부 박막트랜지스터의 소오스전극(91'S), 드레인전극(91'D) 및 하부게이트전극(91'G)을 형성한다.
그 다음, 기판의 노출된 전면에 통상의 절연층 증착기술에 의하여 버퍼막(92)을 증착한다. 이 때, 버퍼막(92)은 BBC 구조의 박막트랜지스터에 있어서, 기판 상에 직접 형성된 소오스전극, 드레인전극 및 하부게이트전극과 그 상부에 형성된 다른 구성 요소들의 전기적 절연을 위하여 형성된다.
이 후, 노출된 버퍼막(92) 상에 비정질 실리콘층을 증착한 후, 레이저 어닐링 작업을 진행하여 비정질 실리콘층을 결정화한다. 이 때, 버퍼막(92)은 비정질 실리콘층을 결정화하는 과정에서 그 하부의 기판(900) 중의 불순물이 실리콘층에 침투하는 것을 방지하고, 실리콘층과 기판을 열적으로 절연시키기 위한 완충막의 기능을 한다. 따라서, 버퍼막(93)의 두께는 1000 Å이상의 두께로 형성하는 것이 유리하다. 그 다음, 결정화된 실리콘층을 사진식각하여 버퍼막(92) 상에 화소부의 활성층(93)과 구동회로부의 활성층(93')을 형성한다.
도 9b를 참조하면, 노출된 기판 전면에 절연막과 제 2 도전층을 연속적으로 증착한 다. 이 후, 제 2 도전층 상에 상부게이트전극을 형성하기 위한 감광막패턴(PR)을 형성하고, 상기 감광막패턴(PR)을 식각용 마스크로 사용하여 그 하단의 제 2 도전층을 과도식각하여 상부게이트전극(95G)을 형성한다. 그리고, 상기 감광막패턴(PR)을 다시 식각용 마스크로 사용하여 그 하부의 절연막을 이방성으로 식각하여 화소부의 게이트절연막(94)과 구동회로부의 게이트절연막(94')을 형성한다.
도 9c를 참조하면, 기판 전면에 n형 혹은, p형 불순물을 도핑하여 화소부의 활성층(94)에 소오스영역(94S)과 드레인영역(94D) 및 엘디디영역(94L)과 구동회로부의 활성층(94')에 소오스영역(94'S)과 드레인영역(94'D) 및 엘디디영역(94'L)을 동시에 각각 형성한다. 과도식각된 상부게이트전극과 게이트절연막의 너비 차이에 의하여 활성층의 엘디디영역의 크기가 마련된다.
이 때, 구동회로부의 박막트랜지스터를 CMOS 구조로 형성할 경우에는 n형(혹은 p형) 불순물을 선택적으로 도핑하여 n형(혹은 p형) 박막트랜지스터를 형성한 후, p형(혹은, n형) 불순물을 선택적으로 도핑하여 p형(혹은, n형) 박막트랜지스터를 형성한다.
도 9d를 참조하면, 노출된 기판 전면을 덮는 보호막(96)을 형성한다. 이 후, 게이트절연막(94)(94')과 보호막(97)을 사진식각하여 화소부의 소오스전극(91S), 소오스영역(93S), 드레인전극(91D) 및 드레인영역(93D)과 구동회로부의 소오스전극(91'S), 소오스영역(93'S), 드레인전극(91'D) 및 드레인영역(93'D)을 노출시키는 콘택홀을 각각 형성한다.
그 다음, 기판의 노출된 전면에 투명도전층을 증착한 후, 투명도전층을 사진식각하여 화소부의 드레인전극(91D)과 드레인영역(93D)을 연결하는 화소전극(97)과 구동회로부의 소오스전극(91'S)과 소오스영역(93'S)을 연결하는 제 1 연결배선(97'-1) 및 드레인전극(91'D)과 드레인영역(93'D)을 연결하는 제 2 연결배선(97'-2)을 형성한다.
이 때, 구동회로부의 박막트랜지스터를 CMOS 구조로 형성할 경우에는 n형(혹은 p형) 박막트랜지스터와 p형(혹은, n형) 박막트랜지스터를 CMOS 구조로 연결하는 연결배선을 형성한다.
상술한 바와 같이 본 발명에 따른 액정표시장치에서는 종래의 기술과 비교할 때, 소오스전극과 드레이전극을 형성할 때, 하부 게이트전극만을 추가로 형성하기 때문에 추가되는 공정이 없다. 따라서, 별도의 마스크를 추가로 마련해야하거나, 별도의 공정을 추가로 실시하지 않아도 화소부에 엘디디 구조의 박막트랜지스터와 구동회로부에 더블 게이트 구조의 박막트랜지스터를 형성할 수 있다.
본 발명은 엘디디영역을 가지는 BBC 구조의 박박트랜지스터에 더블 게이트구조를 적용한다. 따라서, 하부게이트전극에 의해서 캐리어가 유기되어 엘디디영역의 저항을 낮춤으로써 온 전류를 증가시켜 구동회로의 동작속도를 증가시킬 수 있다. 또한, 하부게이트전극에 의해서 활성층의 하부에 채널이 형성되기 때문에 드레인영역 부근의 전계를 하부로 이동시킴으로써, 상부게이트절연막과 활성층의 계면에서의 전계를 약화시켜 소자특성열화를 감소시킬 수 있다. 본 발명은 종래의 기술에 비하여 별도의 공정을 추가하지 않고도 신뢰성과 구동회로의 동작속도를 증가시킬 수 있는 박막트랜지스터를 제공할 수 있다.
또한, 본 발명은 화소부에 엘디디 구조의 박막트랜지스터를 채용함으로써 누설전류를 줄이고, 구동회로부에 더블 게이트 구조의 박막트랜지스터를 채용함으로써 온 전류를 개선하여 구동속도를 증가시킬 수 있는 액정표시장치를 제공할 수 있다.

Claims (22)

  1. 기판과,
    상기 기판 상에 형성된 소오스전극, 드레인전극 및 하부게이트전극과,
    상기 소오스전극, 드레인전극 및 하부게이트전극을 포함하는 기판 상에 형성되는 버퍼막과,
    상기 버퍼막 상에 소오스영역, 드레인영역, 엘디디영역 및 채널영역을 구비하여 형성된 활성층과,
    상기 채널영역 및 엘디디영역 상에 형성된 게이트절연막과,
    상기 게이트절연막 상에 형성된 상부게이트전극과,
    상기 상부게이트전극을 덮도록 형성된 보호막과,
    상기 소오스전극, 소오스영역, 드레인전극 및 드레인영역을 노출시키도록 상기 버퍼막과 보호막에 형성된 다수의 콘택홀과,
    상기 소오스전극과 소오스영역을 연결하는 제 1 연결배선 및 상기 드레인전극과 드레인영역을 연결하는 제 2 연결배선을 포함하는 박막트랜지스터.
  2. 청구항 1에 있어서, 상기 하부게이트전극은 상기 채널영역 및 엘디디영역과 중첩되는 것을 특징으로 하는 박막트랜지스터.
  3. 청구항 1에 있어서, 상기 하부게이트전극은 상기 엘디디 영역에 각각 중첩되는 두 개의 서브게이트전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기 소오스전극과 드레인전극은 이중층 구조로 형성되는 것을 특징으로 하는 박막트랜지스터.
  5. 청구항 4에 있어서, 상기 소오스전극과 드레인전극은 상층이 하층을 덮는 클래드 구조로 형성되는 것을 특징으로 하는 박막트랜지스터.
  6. 청구항 5에 있어서, 상기 소오스전극과 드레인전극의 하층은 알미늄층이고, 상층은 몰리브덴층인 것을 특징으로 하는 박막트랜지스터.
  7. 청구항 4에 있어서, 상기 하부게이트전극은 상기 소오스전극과 드레인전극의 상층물질과 동일한 것을 특징으로 하는 박막트랜지스터.
  8. 기판과,
    상기 기판 상에 형성된 소오스전극 및 드레인전극과,
    상기 소오스전극 및 드레인전극을 포함하는 기판의 전면을 덮는 버퍼막과,
    상기 버퍼막 상에 소오스영역, 드레인영역, 엘디디영역 및 채널영역을 구비하여 형성되되, 상기 드레인영역과 상기 엘디디영역이 상기 드레인전극에 중첩되는 활성층과,
    상기 채널영역과 엘디디영역 상에 형성된 게이트절연막과,
    상기 게이트절연막 상에 형성된 상부게이트전극과,
    상기 상부게이트전극을 포함하는 노출된 기판 전면을 덮는 보호막과,
    상기 소오스전극, 소오스영역, 드레인전극 및 드레인영역을 노출시키도록 상기 버퍼막과 보호막에 형성되는 다수의 콘택홀과,
    상기 소오스전극과 소오스영역을 연결하는 제 1 연결배선 및 상기 드레인전극과 드레인영역을 연결하는 제 2 연결배선을 포함하는 것을 특징으로 하는 박막트랜지스터.
  9. 청구항 8에 있어서, 상기 드레인전극은 상기 게이트전극과는 중첩되도록 형성되는 것을 특징으로 하는 박막트랜지스터.
  10. 청구항 8 또는 청구항 9에 있어서,
    상기 소오스전극과 드레인전극은 이중층 구조로 형성되는 박막트랜지스터.
  11. 청구항 10에 있어서, 상기 소오스전극과 드레인전극은 상층이 하층을 덮는 구조로 형성되는 박막트랜지스터.
  12. 청구항 10에 있어서, 상기 소오스전극과 드레인전극에서 그 하층은 알미늄층이고, 상층은 몰리브덴층인 박막트랜지스터.
  13. 기판 상에 소오스전극, 드레인전극 및 하부게이트전극을 형성하는 공정과,
    상기 소오스전극, 드레인전극 및 하부게이트전극을 포함하는 기판의 노출된 전면을 덮는 버퍼막을 형성하는 공정과,
    상기 하부게이트전극 상부의 버퍼막 상에 활성층을 형성하는 공정과,
    상기 활성층을 포함하는 기판의 노출된 전면에 게이트절연막과 도전층을 순차적으로 증착하는 공정과,
    상기 도전층 상에 게이트형성용 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로 사용하여 상기 도전층을 과도식각하여 상부게이트전극을 형성하는 공정과,
    상기 감광막패턴을 마스크로 사용하여 상기 게이트절연막을 이방성으로 식각하는 공정과,
    상기 감광막패턴을 제거하는 공정과,
    상기 상부게이트전극과 상기 식각된 게이트절연막을 마스크로 사용하는 불순물 도핑작업을 진행하여 상기 활성층에 소오스영역, 드레인영역 및 엘디디영역을 형성하는 공정과,
    상기 상부게이트전극을 포함하는 기판의 노출된 전면을 덮는 보호막을 형성하는 공정과,
    상기 버퍼막과 보호막에 상기 소오스전극, 소오스영역, 드레인전극 및 드레인영역을 각각 노출시키는 콘택홀을 형성하는 공정과,
    상기 소오스전극과 소오스영역을 연결하는 제 1 연결배선 및 상기 드레인전극과 드레인영역을 연결하는 제 2 연결배선을 형성하는 공정을 포함하는 박막트랜지스터 제조방법.
  14. 청구항 13에 있어서, 상기 소오스전극, 드레인전극 및 하부게이트전극의 형성은,
    상기 기판 상에 도전층을 증착하는 공정과,
    상기 도전층을 사진식각하여 동시에 형성하는 공정을 포함하는 박막트랜지스터 제조방법.
  15. 청구항 13에 있어서, 상기 소오스전극, 드레인전극 및 하부게이트전극의 형성은,
    상기 기판 상에 제 1 도전층을 증착하는 공정과,
    상기 제 1 도전층을 사진식각하여 제 1 소오스전극 및 제 1 드레인전극을 형성하는 공정과,
    상기 제 1 소오스전극 및 제 1 드레인전극을 포함하는 기판의 노출된 전면에 제 2 도전층을 증착하는 공정과,
    상기 제 2 도전층을 사진식각하여 제 2 소오스전극, 제 2 드레인전극 및 하부게이트전극을 형성하는 공정을 포함하는 박막트랜지스터 제조방법.
  16. 기판 상에 소오스전극 및 드레인전극을 형성하는 공정과,
    상기 소오스전극 및 드레인전극을 포함하는 기판의 노출된 전면을 덮는 버퍼막을 형성하는 공정과,
    상기 버퍼막 상에 상기 드레인전극에 중첩되는 활성층을 형성하는 공정과,
    상기 활성층을 포함하는 기판의 노출된 전면에 게이트절연막과 도전층을 순차적으로 증착하는 공정과,
    상기 도전층 상에 상기 드레인전극의 일부에 중첩되는 형상의 게이트형성용 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로 사용하여 상기 도전층을 과도식각하여 게이트전극을 형성하는 공정과,
    상기 감광막패턴을 마스크로 사용하여 상기 게이트절연막을 이방성으로 식각하는 공정과,
    상기 감광막패턴을 제거하는 공정과,
    상기 게이트전극과 상기 식각된 게이트절연막을 마스크로 사용하는 불순물 도핑작업을 진행하여 상기 활성층에 소오스영역 및 상기 소오스영역 내측의 엘디디영역과 상기 드레인전극에 중첩되는 드레인영역 및 드레인영역 내측의 엘디디영역을 형성하는 공정과,
    상기 게이트전극을 포함하는 기판의 노출된 전면을 덮는 보호막을 형성하는 공정과,
    상기 소오스전극, 소오스영역, 드레인전극 및 드레인영역을 노출시키도록 상기 버퍼막과 보호막에 다수의 콘택홀을 형성하는 공정과,
    상기 소오스전극과 소오스영역을 연결하는 제 1 연결배선 및 상기 드레인전극과 드레인영역을 연결하는 제 2 연결배선을 형성하는 공정을 포함하는 박막트랜지스터 제조방법.
  17. 청구항 16에 있어서, 상기 소오스전극과 드레인전극의 형성은,
    상기 기판 상에 제 1 도전층을 증착하는 공정과,
    상기 제 1 도전층을 사진식각하여 제 1 소오스전극 및 제 1 드레인전극을 형성하는 공정과,
    상기 제 1 소오스전극 및 제 1 드레인전극을 포함하는 기판의 노출된 전면에 제 2 도전층을 증착하는 공정과,
    상기 제 2 도전층을 사진식각하여 제 2 소오스전극 및, 제 2 드레인전극을 형성하는 공정을 포함하는 박막트랜지스터 제조방법.
  18. 기판과,
    상기 기판 상에 형성된 소오스전극 및 드레인전극과, 상기 소오스전극 및 드레인전극을 포함하는 기판 전면을 덮도록 형성된 버퍼막과, 상기 버퍼막 상에 소오스영역, 드레인영역, 엘디디영역 및 채널영역을 구비하여 형성된 활성층과, 상기 활성층의 채널영역 및 엘디디영역 상에 형성된 게이트절연막과, 상기 채널영역 상부의 게이트절연막 상에 형성된 게이트전극을 포함하는 제 제 1 박막트랜지스터와,
    상기 기판 상에 형성된 소오스전극, 드레인전극 및 하부게이트전극과, 상기 소오스전극, 드레인전극 및 하부게이트전극을 포함하는 기판 전면을 덮도록 형성된 버퍼막과, 상기 버퍼막 상의 소정의 위치에 소오스영역, 드레인영역, 엘디디영역 및 채널영역을 구비하여 형성된 활성층과, 상기 활성층의 채널영역 및 엘디디영역 상에 형성된 게이트절연막과, 상기 채널영역 상부의 게이트절연막 상에 형성된 상부게이트전극을 포함하는 제 2 박막트랜지스터와,
    상기 제 1 박막트랜지스터와 상기 제 2 박막트랜지스터를 덮도록 형성된 보호막과,
    상기 제 1 박막트랜지스터의 드레인전극 및 드레인영역과 상기 제 2 박막트랜지스터의 소오스전극, 소오스영역, 드레인전극 및 드레인영역을 각각 노출시키도록 형성된 다수의 콘택홀과,
    상기 제 1 박막트랜지스터의 드레인전극과 드레인영역에 연결되도록 형성된 화소전극과,
    상기 제 2 박막트랜지스터의 소오스전극과 소오스영역을 연결하는 제 1 연결배선 및 상기 드레인전극과 드레인영역을 연결하는 제 2 연결배선을 포함하는 액정표시장치.
  19. 청구항 18에 있어서, 상기 화소전극과 제 1 연결배선 및 제 2 연결배선은 동일한 물질로 형성된 액정표시장치.
  20. 청구항 18에 있어서, 상기 제 1 박막트랜지스터의 버퍼막과 상기 제 2 박막트랜지스터의 버퍼막은 동일한 층에 동일한 물질로 형성된 액정표시장치.
  21. 화소부와 구동회로부가 정의된 기판을 마련하는 공정과,
    상기 기판 상에 화소부의 소오스전극 및 드레인전극과 구동회로부의 소오스전극, 드레인전극 및 하부게이트전극을 형성하는 공정과,
    상기 하부게이트전극을 포함하는 기판의 노출된 전면을 덮는 버퍼막을 형성하는 공정과,
    상기 버퍼막 상에 화소부의 활성층과 구동회로부의 활성층을 형성하는 공정과,
    상기 활성층을 포함하는 기판의 노출된 전면에 게이트절연막과 도전층을 순차적으로 증착하는 공정과,
    상기 도전층 상에 게이트형성용 감광막패턴을 각각 형성하는 공정과,
    상기 감광막패턴을 마스크로 사용하여 상기 도전층을 과도식각하여 화소부의 게이트전극과 구동회로부의 상부게이트전극을 형성하는 공정과,
    상기 감광막패턴을 마스크로 사용하여 상기 게이트절연막을 이방성으로 식각하는 공정과,
    상기 감광막패턴을 제거하는 공정과,
    상기 화소부의 게이트전극 및 상기 구동회로부의 상부게이트전극과 상기 식각된 게이트절연막을 마스크로 사용하는 불순물 도핑작업을 진행하여 상기 화소부의 활성층과 상기 구동회로부의 활성층에 소오스영역, 드레인영역 및, 엘디디영역을 각각 형성하는 공정과,
    상기 화소부의 게이트전극 및 상기 구동회로부의 상부게이트전극을 포함하는 기판 전면을 덮는 보호막을 형성하는 공정과,
    상기 버퍼막과 보호막에 상기 화소부의 드레인전극 및 드레인영역과 상기 구동회로부의 소오스영역, 소오스전극, 드레인영역 및 드레인전극을 노출시키는 다수의 콘택홀을 형성하는 공정과,
    상기 화소부의 드레인전극과 드레인영역에 연결되는 화소전극, 상기 구동회로부의 소오스전극과 소오스영역을 연결하는 제 1 연결배선 및 상기 드레인전극과 드레인영역을 연결하는 제 2 연결배선을 형성하는 공정을 포함하는 액정표시장치의 제조방법.
  22. 청구항1에 있어서, 상기 제 2 연결배선과 일체로 형성되는 화소전극을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
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