KR20210142046A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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KR20210142046A
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lower insulating
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transistor
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서종오
소병수
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Abstract

표시 장치 및 표시 장치의 제조 방법이 제공된다. 표시 장치는 기판, 상기 기판 상에 배치된 하부 도전 패턴, 상기 하부 도전 패턴 상에 배치되며 상기 하부 도전 패턴을 덮는 하부 절연막으로서, 상기 하부 도전 패턴과 중첩하는 중첩 영역 및 상기 하부 도전 패턴의 측면보다 외측으로 돌출된 돌출 영역을 포함하는 제1 하부 절연 패턴을 포함하는 하부 절연막, 상기 제1 하부 절연 패턴 상에 배치되며, 측면이 상기 제1 하부 절연 패턴의 측면에 정렬되거나 그보다 내측에 위치하는 반도체 패턴, 상기 반도체 패턴 상에 배치된 게이트 절연막, 및 상기 게이트 절연막 상에 배치된 게이트 전극을 포함하되, 상기 기판과 상기 제1 하부 절연 패턴의 상기 돌출 영역 사이에는 빈 공간이 배치된다.

Description

표시 장치 및 표시 장치의 제조 방법{Display device and method of fabricating the same}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
사용자에게 영상을 제공하는 텔레비전, 스마트 폰, 태블릿 PC, 디지털 카메라, 노트북 컴퓨터, 네비게이션 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 복수의 화소 및 각 화소를 구동하는 화소 회로를 포함할 수 있다. 각 화소 회로는 절연 기판 상에 형성된 배선과 박막 트랜지스터를 이용하여 구성된다.
표시 장치의 화소 회로는 실리콘을 이용한 박막 트랜지스터를 포함한다. 박막 트랜지스터를 구성하는 실리콘으로는 비정질 실리콘 또는 다결정질 실리콘이 사용된다.
화소 회로에 사용되는 비정질 실리콘 박막 트랜지스터(amorphous silicon TFT: a-Si TFT)는 소스, 드레인 및 채널을 구성하는 반도체 활성층이 비정질 실리콘이기 때문에 1㎠/Vs 이하의 낮은 전자 이동도를 갖는다. 이에 따라 최근에는 상기 비정질 실리콘 박막 트랜지스터를 다결정질 실리콘 박막 트랜지스터(polycrystalline silicon TFT: poly-Si TFT)로 대체하는 경향으로 가고 있다. 다결정질 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 전자 이동도가 크고, 빛의 조사에 대한 안정성이 우수하다. 따라서, 이 다결정질 실리콘 박막 트랜지스터는 표시 장치의 구동 및/또는 스위칭 박막 트랜지스터의 활성층으로 사용되기에 적합하다.
본 발명이 해결하고자 하는 과제는 비정질 실리콘을 다결정질 실리콘으로 결정화하는 과정에서 발생할 수 있는 불량을 최소화하는 표시 장치 및 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 하부 도전 패턴, 상기 하부 도전 패턴 상에 배치되며 상기 하부 도전 패턴을 덮는 하부 절연막으로서, 상기 하부 도전 패턴과 중첩하는 중첩 영역 및 상기 하부 도전 패턴의 측면보다 외측으로 돌출된 돌출 영역을 포함하는 제1 하부 절연 패턴을 포함하는 하부 절연막, 상기 제1 하부 절연 패턴 상에 배치되며, 측면이 상기 제1 하부 절연 패턴의 측면에 정렬되거나 그보다 내측에 위치하는 반도체 패턴, 상기 반도체 패턴 상에 배치된 게이트 절연막, 및 상기 게이트 절연막 상에 배치된 게이트 전극을 포함하되, 상기 기판과 상기 제1 하부 절연 패턴의 상기 돌출 영역 사이에는 빈 공간이 배치된다.
상기 하부 절연막은 제2 하부 절연 패턴을 더 포함하고, 상기 제1 하부 절연 패턴과 상기 제2 하부 절연 패턴 사이에는 상기 제1 하부 절연 패턴과 상기 제2 하부 절연 패턴이 적어도 부분적으로 분리된 분리 영역이 위치할 수 있다.
상기 분리 영역은 상기 빈 공간의 적어도 일부를 노출할 수 있다.
상기 분리 영역에는 상기 제1 게이트 절연막이 배치될 수 있다.
상기 제2 하부 절연 패턴은 상기 반도체 패턴과 중첩하지 않을 수 있다.
상기 제1 하부 절연 패턴과 상기 제2 하부 절연 패턴은 완전히 분리되고, 상기 제1 하부 절연 패턴은 섬(island) 형상으로 배치되며, 상기 제2 하부 절연 패턴은 상기 제1 하부 절연 패턴을 둘러쌀 수 있다.
상기 반도체 패턴의 적어도 일부 측면은 상기 하부 도전 패턴의 측면보다 외측으로 돌출될 수 있다.
상기 반도체 패턴은 상기 게이트 전극과 중첩하는 영역에서 채널 영역을 포함하고, 상기 채널 영역은 상기 하부 도전 패턴과 중첩할 수 있다.
상기 반도체 패턴은 상기 채널 영역의 일측 및 타측에 위치하는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 더 포함하고, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역은 상기 빈 공간과 중첩할 수 있다.
상기 빈 공간의 상면은 상기 제1 하부 절연 패턴의 상기 돌출 영역의 저면에 의해 정의되고, 일 측면은 상기 하부 도전 패턴의 측면에 의해 정의되고, 타 측면은 게이트 절연막에 의해 정의될 수 있다.
상기 기판과 상기 하부 도전 패턴 사이에 배치된 배리어층을 더 포함하되, 상기 빈 공간의 하면은 상기 배리어층의 상면에 의해 정의될 수 있다.
상기 빈 공간의 높이는 상기 하부 도전 패턴의 두께와 동일할 수 있다.
상기 게이트 전극 상에 배치되는 상부 절연막, 및 상기 상부 절연막 상에 배치되며, 상기 반도체 패턴과 전기적으로 연결되는 신호 라인을 더 포함하고, 상기 신호 라인은 제1 전원 라인 또는 데이터 라인 중 어느 하나일 수 있다.
상기 신호 라인과 동일한 층에 배치되는 제1 소스/드레인 전극 및 제2 소스/드레인 전극을 더 포함하고, 상기 하부 도전 패턴은 상기 게이트 전극과 전기적으로 연결되거나, 상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극 중 어느 하나와 전기적으로 연결될 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 하부 도전 패턴을 형성하는 단계, 상기 기판 상에 상면이 상기 하부 도전 패턴의 상면의 연장면 상에 놓이는 희생막을 형성하는 단계, 상기 하부 도전 패턴 및 상기 희생막 상에, 상기 하부 도전 패턴과 중첩하는 중첩 영역, 및 상기 하부 도전 패턴의 측면보다 외측으로 돌출된 돌출 영역을 포함하는 하부 절연 패턴을 형성하는 단계, 상기 하부 절연 패턴 상에 반도체 패턴을 형성하는 단계, 상기 희생막을 제거하여, 상기 기판과 상기 하부 절연 패턴의 상기 돌출 영역 사이에 빈 공간을 형성하는 단계, 및 상기 반도체 패턴을 결정화하는 단계를 포함할 수 있다.
상기 희생막을 제거하는 단계는 상기 희생막을 습식 식각하는 단계를 포함하고, 상기 습식 식각에 사용되는 식각액은 불화수소(HF)를 포함하고, 상기 희색막은 티타늄(Ti)을 포함할 수 있다.
상기 반도체 패턴은 상기 하부 절연 패턴과 완전히 중첩하고, 상기 하부 절연 패턴은 상기 하부 도전 패턴 및 상기 빈 공간과 중첩할 수 있다.
상기 하부 도전 패턴의 두께는 상기 빈 공간의 높이와 동일할 수 있다.
상기 반도체 패턴의 적어도 일부 측면은 상기 하부 도전 패턴의 측면보다 외측으로 돌출될 수 있다.
상기 빈 공간의 상면은 상기 제1 하부 절연 패턴의 상기 돌출 영역의 저면에 의해 정의되고, 일 측면은 상기 하부 도전 패턴의 측면에 의해 정의되고, 타 측면은 게이트 절연막에 의해 정의될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
비정질 실리콘을 다결정질 실리콘으로 결정화하는 과정에서 발생할 수 있는 불량을 최소화하는 표시 장치 및 표시 장치의 제조 방법을 제공할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타내는 블록도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다.
도 5는 도 4의 A 영역을 확대한 확대도이다.
도 6은 일 실시예에 따른 제1 도전층, 하부 절연막 및 반도체층의 레이아웃도이다.
도 7은 도 4의 Ⅶ-Ⅶ' 선을 따라 자른 단면도이다.
도 8은 일 실시예에 따른 표시 장치의 제조 방법의 순서도이다.
도 9 내지 도 18일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 19은 다른 실시예에 따른 표시 장치의 일 화소의 일부를 확대한 확대도이다.
도 20은 또 다른 실시예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타내는 블록도이다.
표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치(1)는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
일 실시예에 따른 표시 장치(1)는 평면상 실질적인 직사각형 형상으로 이루어질 수 있다. 표시 장치(1)는 평면상 모서리가 수직인 직사각형일 수 있다. 다만, 이에 제한되는 것은 아니며, 표시 장치(1)는 평면상 모서리가 둥근 직사각형 형상일 수 있다.
도면에서 제1 방향(DR1)은 평면도상 표시 장치(1)의 가로 방향을 나타내고, 제2 방향(DR2)은 평면도상 표시 장치(1)의 세로 방향을 나타낸다. 또한, 제3 방향(DR3)은 표시 장치(1)의 두께 방향을 나타낸다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직으로 교차하며, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)이 놓이는 평면에 교차하는 방향으로 제1 방향(DR1) 및 제2 방향(DR2)에 모두 수직으로 교차한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
다른 정의가 없는 한, 본 명세서에서 제3 방향(DR3)을 기준으로 표현된 “상부”, “상면”, "상측"은 표시 장치(1)를 기준으로 표시면 측을 의미하고, “하부”, “하면”, "하측"은 표시 장치(1)를 기준으로 표시면의 반대측을 의미하는 것으로 한다.
일 실시예에 따른 표시 장치(1)는 표시 패널(10), 타이밍 제어부(21), 데이터 구동부(22) 및 스캔 구동부(30)를 포함할 수 있다.
표시 패널(10)은 유기 발광 표시 패널일 수 있다. 이하의 실시예에서는 표시 패널(10)로서 유기 발광 표시 패널이 적용된 경우를 예시하지만, 이에 제한되지 않고, 액정 디스플레이(LCD), 퀀텀닷 유기 발광 표시 패널(QD-OLED), 퀀텀닷 액정 디스플레이(QD-LCD), 퀀텀 나노 발광 표시 패널(nano NED), 마이크로 엘이디(Micro LED) 등 다른 종류의 표시 패널이 적용될 수도 있다.
표시 패널(10)은 화면을 표시하는 표시 영역(DA) 및 표시가 이루어지지 않는 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)은 평면도상 표시 영역(DA)과 비표시 영역(NDA)으로 구분될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 베젤을 구성할 수 있다.
표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 다만, 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다.
표시 영역(DA)은 복수의 화소(PX)를 포함할 수 있다. 각 화소(PX)는 매트릭스 형상으로 배열될 수 있다. 각 화소(PX)는 발광층과 발광층의 발광량을 제어하는 회로층을 포함할 수 있다. 회로층은 배선, 전극 및 적어도 하나의 트랜지스터를 포함할 수 있다. 발광층은 유기 발광 물질을 포함할 수 있다. 발광층은 봉지막에 의해 밀봉될 수 있다. 화소(PX)의 구체적인 구성에 대해서는 후술하기로 한다.
표시 영역(DA)에는 화소(PX)들 뿐만 아니라, 화소(PX)들에 연결되는 복수의 스캔 라인(SL1~SLk, k는 2 이상의 정수), 복수의 데이터 라인(DL1~DLj, j는 2 이상의 정수), 및 복수의 전원 라인(미도시)이 배치될 수 있다. 스캔 라인(SL)은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)을 따라 배열될 수 있다. 데이터 라인(DL)은 제2 방향(DR2)으로 연장되며, 제1 방향(DR1)을 따라 배열될 수 있다.
표시 패널(10)은 복수의 스캔 라인(SL1~SLk, k는 2 이상의 정수) 및 복수의 데이터 라인(DL1~DLj, j는 2 이상의 정수)의 교차부에 위치되어, 행렬 형태로 배열된 복수의 화소(PX)를 포함한다. 화소(PX) 각각은 스캔 라인(SL)들 중 적어도 어느 하나 및 데이터 라인(DL)들 중 어느 하나에 연결될 수 있다.
타이밍 제어부(21)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 타이밍 제어부(21)는 데이터 구동부(22)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호(CS)들을 생성한다. 제어신호(CS)들은 데이터 구동부(22)의 동작 타이밍을 제어하기 위한 소스 제어 신호(CONT2)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(CONT1)를 포함할 수 있다.
스캔 구동부(30)는 스캔 제어 신호(CONT1)에 따라 스캔 신호들(S1~Sk, k는 2 이상의 정수)을 생성하여 표시 패널(10)의 스캔 라인들(SL1~SLk)에 공급한다.
데이터 구동부(22)는 소스 제어 신호(CONT2)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 표시 패널(10)의 데이터 라인들(DL1~DLj)에 공급한다.
전원 공급 회로(미도시)는 시스템 보드로부터 인가되는 메인 전원으로부터 표시 패널(10)의 구동에 필요한 전압들을 생성하여 표시 패널(10)에 공급할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3을 참조하면, 화소(PX)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 발광 소자(OLED), 및 커패시터(Cst)를 포함할 수 있다. 도 3에서는 각 화소(PX)가 두개의 트랜지스터(TR1, TR2)와 하나의 커패시터(Cst)를 갖는 2T1C(2Transistor - 1Capacitor) 구조인 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 각 화소(PX)는 복수의 트랜지스터와 복수의 커패시터를 포함할 수 있다. 예를 들어, 각 화소(PX)에는 3T1C 구조, 6T1C 구조, 7T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
제1 및 제2 트랜지스터(TR1, TR2) 각각은 제1 소스/드레인 전극, 제2 소스/드레인 전극 및 게이트 전극을 포함할 수 있다. 제1 소스/드레인 전극 및 제2 소스/드레인 전극 중 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
제1 및 제2 트랜지스터(TR1, TR2) 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 제1 및 제2 트랜지스터(TR1, TR2) 각각이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것으로 설명하였으나, 이에 제한되지 않는다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 P 타입 MOSFET으로 형성될 수도 있다. 이 경우, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2) 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다. 이하에서는, 제1 및 제2 트랜지스터(TR1, TR2)은 N타입 MOSFET인 경우를 예시하여 설명한다.
제1 트랜지스터(TR1)는 구동 트랜지스터일 수 있다. 구체적으로 설명하면, 제1 트랜지스터(TR1)의 게이트 전극은 제2 트랜지스터(TR2)의 제2 소스/드레인 전극 및 커패시터(Cst)의 제2 전극(또는 제1 전극)과 연결된다. 제1 트랜지스터(TR1)의 제1 소스/드레인 전극은 제1 전원 라인(ELVDL)과 연결된다. 제1 트랜지스터(TR1)의 제2 소스/드레인 전극은 발광 소자(OLED)의 애노드 전극과 연결된다. 제1 트랜지스터(TR1)는 제2 트랜지스터(TR2)의 스위칭 동작에 따라 데이터 신호(Dj, j는 1 이상의 정수)를 전달받아 발광 소자(OLED)에 구동 전류를 공급한다.
제2 트랜지스터(TR2)는 스위칭 트랜지스터일 수 있다. 구체적으로 설명하면, 제2 트랜지스터(TR2)의 게이트 전극은 스캔 라인(SL)과 연결된다. 제2 트랜지스터(TR2)의 제1 소스/드레인 전극은 데이터 라인(DL)과 연결된다. 제2 트랜지스터(TR2)의 제2 소스/드레인 전극은 제1 트랜지스터(TR1)의 게이트 전극 및 커패시터(Cst)의 제2 전극과 연결된다. 제2 트랜지스터(TR2)는 스캔 신호(Sk, k는 1 이상의 정수)에 따라 턴온되어 데이터 신호(Dj, j는 1 이상의 정수)를 제1 트랜지스터(TR1)의 게이트 전극으로 전달하는 스위칭 동작을 수행한다.
커패시터(Cst)의 제1 전극(또는 제2 전극)은 제1 전원 라인(ELVDL) 및 제1 트랜지스터(TR1)의 제1 소스/드레인 전극과 연결되고, 커패시터(Cst)의 제2 전극은 제1 트랜지스터(TR1)의 게이트 전극 및 제2 트랜지스터(TR2)의 제2 소스/드레인 전극과 연결될 수 있다. 커패시터(Cst)는 제1 트랜지스터(TR1)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
발광 소자(OLED)는 제1 트랜지스터(TR1)의 구동 전류에 따라 발광할 수 있다. 발광 소자(OLED)는 애노드 전극(또는 제1 전극), 유기 발광층, 및 캐소드 전극(또는 제2 전극)을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 다만, 이에 제한되는 것은 아니다. 발광 소자(OLED)의 애노드 전극은 제1 트랜지스터(TR1)의 제2 소스/드레인 전극에 연결되고, 캐소드 전극은 제1 전원 전압(ELVDD)보다 낮은 제2 전원 전압(ELVSS)이 인가되는 제2 전원 라인(ELVSL)에 연결될 수 있다.
이하, 상술한 화소(PX)의 평면 배치 및 단면 구조에 대해 상세히 설명한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다. 도 5는 도 4의 A 영역을 확대한 확대도이다. 도 6은 일 실시예에 따른 제1 도전층, 하부 절연막 및 반도체층의 레이아웃도이다. 도 7은 도 4의 Ⅶ-Ⅶ' 선을 따라 자른 단면도이다.
도 4 내지 도 7을 참조하면, 일 화소(PX)는 발광 영역(EA) 및 회로 영역(CA)을 포함할 수 있다. 발광 영역(EA)은 발광 소자(OLED)가 배치되며, 빛을 방출하는 영역이다. 회로 영역(CA)은 데이터 라인(DL) 및 스캔 라인(SL)과 전기적으로 연결되는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 커패시터(Cst)를 포함하며, 발광 소자(OLED)를 구동하는 영역이다.
각 트랜지스터들(TR1, TR2)은 전극을 이루는 도전층, 채널을 형성하는 반도체 패턴 및 절연층을 포함한다. 커패시터(Cst)는 전극을 이루는 도전층들과 도전층들 사이에 배치되는 절연층을 포함한다. 구체적으로, 커패시터(Cst)는 커패시터(Cst)의 제1 전극(151, 또는 커패시터 상부 전극)과 커패시터(Cst)의 제2 전극(143, 또는 커패시터 하부 전극) 및 그 사이에 배치된 절연층을 포함한다. 상술한 도전 물질이나 도전층, 반도체층, 및 절연층은 베이스 기판(101) 상에 배치된다.
일 실시예에 따른 표시 패널(10)은 베이스 기판(101) 상에 배치된 반도체층(130), 복수의 도전층 및 복수의 절연층을 포함한다. 복수의 도전층은 제1 도전층(110), 제2 도전층(140), 제3 도전층(150), 제4 도전층(160) 및 애노드 전극(ANO)를 포함할 수 있다. 복수의 절연층은 하부 절연막(120, 또는 버퍼층), 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 층간 절연막(ILD) 및 비아층(VIA)을 포함할 수 있다. 표시 패널(10)의 각 층들은 베이스 기판(101) 상에 배리어층(102), 제1 도전층(110), 하부 절연막(120), 반도체층(130), 제1 게이트 절연막(GI1), 제2 도전층(140), 제2 게이트 절연막(GI2), 제3 도전층(150), 층간 절연막(ILD), 제4 도전층(160), 비아층(VIA), 애노드 전극(ANO), 화소 정의막(PDL) 등의 순서로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
베이스 기판(101)은 그 위에 배치되는 각 층들을 지지한다. 베이스 기판(101)은 예를 들어, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 베이스 기판(101)은 금속 재질의 물질을 포함할 수도 있다.
베이스 기판(101)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
유기 발광 표시 장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기 발광 표시 장치가 전면 발광형인 경우 투명한 기판뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
배리어층(102)은 베이스 기판(101) 상에 배치될 수 있다. 배리어층(102)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 배리어층(102)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 배리어층(102)은 베이스 기판(101)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
제1 도전층(110)은 배리어층(102) 상에 배치된다. 다만, 이에 제한되는 것은 아니고 배리어층(102)이 생략되는 경우 제1 도전층(110)은 베이스 기판(101) 상에 배치될 수도 있다. 제1 도전층(110)은 제1 하부 도전 패턴(111) 및 제2 하부 도전 패턴(112)를 포함할 수 있다.
제1 하부 도전 패턴(111)은 제1 트랜지스터(TR1)의 반도체 패턴(131)의 하부에 배치될 수 있다. 제1 하부 도전 패턴(111)은 적어도 제1 트랜지스터(TR1)의 반도체 패턴(131)의 채널 영역(131c)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 제1 하부 도전 패턴(111)은 적어도 일부가 제1 트랜지스터(TR1)의 반도체 패턴(131)의 채널 영역(131c)과 완전히 중첩하되, 제1 트랜지스터(TR1)의 반도체 패턴(131)의 제1 및 제2 소스/드레인 영역(131a, 131b)과 두께 방향(제3 방향(DR3))으로 중첩하지 않거나, 일부만 중첩할 수 있으나, 이에 제한되는 것은 아니다.
제1 하부 도전 패턴(111)은 층간 절연막(ILD), 제2 게이트 절연막(GI2), 제1 게이트 절연막(GI1) 및 하부 절연막(120)을 관통하는 컨택홀(CNT1)을 통해 제4 도전층(160)의 제1 도전 패턴(163)(또는, 제1 트랜지스터(TR1)의 제2 소스/드레인 전극(161b))과 전기적으로 연결될 수 있다. 제1 트랜지스터(TR1)의 반도체 패턴(131)의 하부에 제1 하부 도전 패턴(111)을 배치함에 따라, 제1 트랜지스터(TR1)가 구동 트랜지스터로서 보다 원활히 작동하도록 하며, 제1 트랜지스터(TR1)의 반도체 패턴(131)의 전기적 특성이 저하되는 것을 방지할 수 있다.
구체적으로, 제1 트랜지스터(TR1)가 턴-오프(turn-off)되는 경우, 제1 하부 도전 패턴(111)으로부터 제1 트랜지스터(TR1)에 양(positive)의 백-바이어싱 전압(back-bias)이 인가될 수 있고, 채널 영역(131c) 내의 포획 전하(trap charge)량이 감소할 수 있다. 즉, 제1 트랜지스터(TR1)의 반도체 패턴(131)의 채널 영역(131c)에서 공핍 영역(depletion region)이 보다 원활히 형성될 수 있다. 이에 따라, 표시 장치(1)에서 잔상, 히스테리시스 이슈(hysteresis issue), 및 플리커(flicker) 현상 등을 억제하거나 방지할 수 있다. 또한, 베이스 기판(101)의 하부에서 입사되는 빛이 제1 트랜지스터(TR1)의 반도체 패턴(131)에 도달하는 것을 방지하여 제1 트랜지스터(TR1)의 문턱 전압이 변동되는 것을 최소화할 수 있다.
제2 하부 도전 패턴(112)은 제2 트랜지스터(TR2)의 반도체 패턴(132)의 하부에 배치될 수 있다. 제2 하부 도전 패턴(112)은 적어도 제2 트랜지스터(TR2)의 반도체 패턴(132)의 채널 영역(132c)과 중첩할 수 있다. 제2 하부 도전 패턴(112)은 층간 절연막(ILD) 및 제2 게이트 절연막(GI2)을 관통하는 컨택홀(CNT2)을 통해 제2 트랜지스터(TR2)의 게이트 전극(142)과 전기적으로 연결될 수 있다. 제2 트랜지스터(TR2)의 반도체 패턴(132)의 하부에 제2 하부 도전 패턴(112)을 배치함에 따라, 제2 트랜지스터(TR2)가 2개의 게이트 전극(142, 112)에 의해 제어되므로, 제2 트랜지스터(TR2)가 스위칭 트랜지스터로서 보다 원활히 작동하도록 할 수 있다.
제1 도전층은 몰리브덴(Mo)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 도전층(110) 상에는 하부 절연막(120)이 배치된다. 하부 절연막(120)은 표시 영역(DA) 및 비표시 영역(NDA)에서 제1 도전층(110)을 덮으며, 제1 도전층(110)이 노출하는 배리어층(102) 상에 전면적으로 배치될 수 있다. 하부 절연막(120)은 제1 도전층(110)과 반도체층(130) 사이를 절연하는 층간 절연막의 역할을 수행할 수 있다.
하부 절연막(120)은 제1 하부 절연 패턴(121), 제2 하부 절연 패턴(122), 및 제3 하부 절연 패턴(123)을 포함할 수 있다. 제1 하부 절연 패턴(121), 제2 하부 절연 패턴(122), 및 제3 하부 절연 패턴(123)은 상호간 적어도 부분적으로 분리되어 배치될 수 있다. 하부 절연막(120)은 상기 분리 영역에서 이격 공간(ES, 또는 빈 공간)의 적어도 일부를 노출할 수 있다. 상기 분리 영역에는 별도의 절연층 등이 배치되어 충진될 수 있다. 일 실시예에서, 제1 하부 절연 패턴(121), 제2 하부 절연 패턴(122), 및 제3 하부 절연 패턴(123)이 완전히 분리된 것으로 설명하나, 이에 제한되는 것은 아니다.
제1 하부 절연 패턴(121)은 상부의 제1 트랜지스터(TR1)의 반도체 패턴(131)과 두께 방향(제3 방향(DR3))으로 중첩하고, 제2 하부 절연 패턴(122)은 상부의 제2 트랜지스터(TR2)의 반도체 패턴(132)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 제3 하부 절연 패턴(123)은 하부 절연막(120)에서 제1 하부 절연 패턴(121) 및 제2 하부 절연 패턴(122)을 제외한 영역이다. 제3 하부 절연 패턴(123)은 반도체층(130)과 두께 방향(제3 방향(DR3))으로 중첩하지 않을 수 있으나, 이에 제한되는 것은 아니다.
제1 하부 절연 패턴(121) 및 제2 하부 절연 패턴(122)은 각 화소(PX)마다 배치되고, 제3 하부 절연 패턴(123)은 복수의 화소(PX)에 걸쳐 배치될 수 있다. 제3 하부 절연 패턴(123)은 각 화소(PX)의 발광 영역(EA) 및 회로 영역(CA)의 대부분 영역에 배치될 수 있다. 제1 하부 절연 패턴(121)은 제1 트랜지스터 영역(TRR1)에 배치되고, 제2 하부 절연 패턴(122)은 제2 트랜지스터 영역(TRR2)에 배치될 수 있다. 제3 하부 절연 패턴(123)의 일부는 커패시터 영역(CPR)에 배치되면서, 제1 하부 절연 패턴(121) 및 제2 하부 절연 패턴(122)이 배치되지 않은 화소(PX)의 나머지 영역에도 배치될 수 있다. 즉, 제3 하부 절연 패턴(123)은 하부 절연막(120)의 대부분 영역을 차지할 수 있다.
하부 절연막(120)은 제3 하부 절연 패턴(123)에 의해 정의되는 제1 버퍼 개구(OPB1) 및 제2 버퍼 개구(OPB2)를 더 포함할 수 있다. 제1 버퍼 개구(OPB1) 및 제2 버퍼 개구(OPB2)는 회로 영역(CA)에 배치되며, 서로 이격되어 배치될 수 있다.
제1 버퍼 개구(OPB1)는 제1 하부 절연 패턴(121)과 중첩하도록 배치되며, 제2 버퍼 개구(OPB2)는 제2 하부 절연 패턴(122)과 중첩하도록 배치될 수 있다. 즉, 제1 하부 절연 패턴(121) 및 제2 하부 절연 패턴(122)은 평면상 섬 형상으로 형성될 수 있다. 평면상 제1 하부 절연 패턴(121) 및 제2 하부 절연 패턴(122)은 제3 하부 절연 패턴(123)과 분리되되, 제3 하부 절연 패턴(123)에 의해 둘러싸일 수 있다. 제1 버퍼 개구(OPB1) 및 제2 버퍼 개구(OPB2)는 제1 하부 절연 패턴(121) 및 제2 하부 절연 패턴(122)이 배치되지 않은 영역에서, 하부의 배리어층(102)의 적어도 일부 및/또는 제1 도전층(110)의 적어도 일부를 노출할 수 있다.
제1 하부 절연 패턴(121) 및 제2 하부 절연 패턴(122)은 각각 중첩 영역(121a, 122a) 및 돌출 영역(121a, 122a)을 포함할 수 있다. 제1 하부 절연 패턴(121)의 중첩 영역(121a)은 제1 하부 도전 패턴(111)과 두께 방향(제3 방향(DR3))으로 중첩하고, 제1 하부 절연 패턴(121)의 돌출 영역(121a)은 상기 중첩 영역(121a)으로부터 외측으로 연장될 수 있다. 제1 하부 절연 패턴(121)의 돌출 영역(121a)은 제1 하부 도전 패턴(111)의 측면보다 외측으로 돌출될 수 있다.
제1 하부 절연 패턴(121)의 적어도 일부 영역은 하부의 배리어층(102 또는, 베이스 기판(101))과 두께 방향(제3 방향(DR3))으로 이격되고, 그 사이에 이격 공간(ES 또는, 빈 공간)이 배치될 수 있다. 구체적으로 설명하면, 제1 하부 절연 패턴(121)의 중첩 영역(121a)과 하부의 배리어층(102) 사이에는 제1 하부 도전 패턴(111)이 배치되되, 제1 하부 절연 패턴(121)의 돌출 영역(121b)과 하부의 배리어층(102) 사이에는 이격 공간(ES)이 배치될 수 있다.
상기 이격 공간(ES)에는 별도의 구성이 배치되지 않을 수 있다. 이격 공간(ES)은 진공 상태이거나, 기체 등에 의해 충진될 수 있다. 상기 기체는 이에 제한되지 않으나, 예를 들어, 불활성 기체 또는 일반 대기 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 상기 이격 공간(ES)에서 배리어층(102), 제1 하부 도전 패턴(111) 및/또는 제1 하부 절연 패턴(121) 상에는 파티클(Particle, 또는 이물질)이 배치될 수도 있다. 상기 이물은 티타늄(Ti)을 포함할 수 있으며, 후술하는 희생막(SFL, 도 12 참조)이 식각되고 남은 일부일 수 있다.
이격 공간(ES)은 배리어층(102), 제1 하부 도전 패턴(111), 제1 하부 절연 패턴(121) 및 별개의 절연층(예를 들어, 제1 게이트 절연막(GI1))으로 둘러싸일 수 있다. 즉, 이격 공간(ES)은 배리어층(102), 제1 하부 도전 패턴(111), 제1 하부 절연 패턴(121) 및 별도의 절연층(예를 들어, 제1 게이트 절연막(GI1))에 의해 정의될 수 있다.
다시 말해서, 이격 공간(ES)의 하부에는 배리어층(102)의 상면이 위치하고, 이격 공간(ES)의 상부에는 제1 하부 절연 패턴(121)이 위치할 수 있다. 이격 공간(ES)의 일측, 및 이와 대향하는 타측에는 각각 제1 하부 도전 패턴(111)과 별도의 절연층(예를 들어, 제1 게이트 절연막(GI1))이 위치할 수 있다. 즉, 이격 공간(ES)의 저면(하면)은 배리어층(102)의 상면에 의해 정의되고, 이격 공간(ES)의 상면은 제1 하부 절연 패턴(121)에 의해 정의되며, 이격 공간(ES)의 일 측면 및 타 측면은 각각 제1 하부 도전 패턴의 측면 및 별도의 절연층(예를 들어, 제1 게이트 절연막(GI1))에 의해 정의될 수 있다.
이격 공간(ES)의 두께(TH2, 제3 방향(DR3)의 폭)는 제1 하부 도전 패턴(111)의 두께(TH1, 제3 방향(DR3)의 폭)와 실질적으로 동일할 수 있으나, 이에 제한되는 것은 아니다. 또한, 이격 공간(ES)의 높이는 제1 하부 도전 패턴(111)의 두께(TH1, 제3 방향(DR3)의 폭)와 실질적으로 동일할 수 있다. 즉, 제1 하부 도전 패턴(111)의 상면과 이격 공간(ES)의 상면은 동일한 레벨에 있고, 실질적으로 동일한 평면에 있거나, 이격 공간(ES)의 상면은 제1 하부 도전 패턴(111)의 상면의 연장면 상에 있을 수 있다.
이격 공간(ES)의 상면이 제1 하부 도전 패턴(111)의 상면의 연장면 상에 배치됨에 따라, 제1 하부 절연 패턴(121)의 저면(하면)은 대체로 평탄할 수 있으며, 제1 하부 절연 패턴(121)의 상면도 대체로 평탄할 수 있다. 또한, 제1 하부 절연 패턴(121) 상에 배치되는 제1 트랜지스터(TR1)의 반도체 패턴(131)도 대체로 평탄하게 배치될 수 있다.
따라서, 제1 트랜지스터(TR1)의 반도체 패턴(131)의 일부와 두께 방향(제3 방향(DR3))으로 중첩하는 제1 하부 도전 패턴(111)을 배치하더라도, 제1 하부 절연 패턴(121)의 돌출 영역(121b)을 배리어층(102)과 이격시킴으로써, 제1 하부 절연 패턴(121)을 단차없이 대체로 평탄하게 만들 수 있다. 이에 따라, 상기 제1 하부 절연 패턴(121) 상에 배치되는 제1 트랜지스터(TR1)의 반도체 패턴(131)은 전 영역에서 단차없이 배치될 수 있다. 후술하겠으나, 제1 트랜지스터(TR1)의 반도체 패턴(131)은 전 영역에서 단차없이 배치되는 경우, 상기 반도체 패턴(131)을 보다 원활히 결정화할 수 있다.
이상에서, 제1 하부 절연 패턴(121)에 대해 설명하였으나, 해당 설명은 제2 하부 절연 패턴(122)에도 동일하게 적용됨은 물론이다. 따라서, 중복되는 설명은 생략한다.
하부 절연막(120)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등 중 적어도 하나를 포함하여 이루어질 수 있다.
반도체층(130)은 하부 절연막(120) 상에 배치될 수 있다. 반도체층(130)은 일 화소(PX)의 발광 영역(EA) 및 회로 영역(CA)에 배치될 수 있다. 반도체층(130)은 제1 트랜지스터(TR1)의 반도체 패턴(131 또는, 제1 반도체 패턴) 및 제2 트랜지스터(TR2)의 반도체 패턴(132 또는, 제2 반도체 패턴)을 포함할 수 있다. 제1 트랜지스터(TR1)의 반도체 패턴(131)은 제1 트랜지스터(TR1)의 활성층이고, 제2 트랜지스터(TR2)의 반도체 패턴(132)은 제2 트랜지스터(TR2)의 활성층일 수 있다.
제1 트랜지스터(TR1)의 반도체 패턴(131) 및 제2 트랜지스터(TR2)의 반도체 패턴(132)은 각 화소(PX) 별로 배치될 수 있다. 제1 트랜지스터(TR1)의 반도체 패턴(131)은 제1 트랜지스터 영역(TRR1)에 배치되고, 제2 트랜지스터(TR2)의 반도체 패턴(132)은 제2 트랜지스터 영역(TRR2)에 배치될 수 있다. 제1 트랜지스터(TR1)의 반도체 패턴(131) 및 제2 트랜지스터(TR2)의 반도체 패턴(132)은 제1 방향(DR1)으로 연장되는 것으로 도시하였으나, 이는 예시적인 것이며, 제1 트랜지스터(TR1)의 반도체 패턴(131) 및 제2 트랜지스터(TR2)의 반도체 패턴(132)의 형상은 이에 제한되지 않는다.
제1 트랜지스터(TR1)의 반도체 패턴(131)은 제1 하부 절연 패턴(121)과 두께 방향(제3 방향(DR3))으로 완전히 중첩하며, 제1 하부 절연 패턴(121) 상에 배치될 수 있다. 즉, 제1 트랜지스터(TR1)의 반도체 패턴(131)은 전 영역에서 제1 하부 절연 패턴(121)과 두께 방향(제3 방향(DR3))으로 중첩하되, 제1 하부 절연 패턴(121)은 적어도 일부 영역에서 제1 트랜지스터(TR1)의 반도체 패턴(131)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 즉, 제1 트랜지스터(TR1)의 반도체 패턴(131)의 측면은 제1 하부 절연 패턴(121)의 측면과 정렬되거나, 제1 하부 절연 패턴(121)의 측면보다 내측에 배치될 수 있다.
제1 트랜지스터(TR1)의 반도체 패턴(131)의 평면상 면적은 제1 하부 절연 패턴(121)의 평면상 면적과 같거나 작을 수 있다. 제1 트랜지스터(TR1)의 반도체 패턴(131)은 제1 버퍼 개구(OPB1)와 완전히 중첩하며, 평면상 제1 버퍼 개구(OPB1) 내에 배치될 수 있다.
제1 트랜지스터(TR1)의 반도체 패턴(131)은 적어도 일부 영역에서 제1 하부 도전 패턴(111)과 중첩할 수 있다. 이에 제한되는 것은 아니지만, 제1 트랜지스터(TR1)의 반도체 패턴(131)의 적어도 일부 측면은 제1 하부 도전 패턴(111)의 측면보다 외측으로 돌출될 수 있다.
제1 트랜지스터(TR1)의 반도체 패턴(131)은 상부의 제1 트랜지스터(TR1)의 게이트 전극(141)과 두께 방향으로 중첩 배치된 제1 트랜지스터(TR1)의 채널 영역(131c), 상기 채널 영역(131c)의 일측 및 타측에 각각 위치한 제1 트랜지스터(TR1)의 제1 소스/드레인 영역(131a)과 제1 트랜지스터(TR1)의 제2 소스/드레인 영역(131b)을 포함할 수 있다. 제1 트랜지스터(TR1)의 제1 및 제2 소스/드레인 영역(131a, 131b)은 다수의 캐리어 이온을 포함하는 영역으로, 제1 트랜지스터(TR1)의 채널 영역(131c)에 비해 도전성이 크고, 전기적인 저항이 낮을 수 있다.
반도체층(130)은 다결정 실리콘(Polycrystalline silicon)으로 이루어질 수 있다. 이 경우, 상기 다결정 실리콘은 비정질 실리콘(amorphous silicon)을 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등의 결정화 방법으로 결정화하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니고, 반도체층(130)은 산화물 반도체를 포함하여 이루어질 수도 있다.
제1 트랜지스터(TR1)의 반도체 패턴(131)은 대체로 평탄한 제1 하부 절연 패턴(121) 상에 배치되고, 제1 트랜지스터(TR1)의 반도체 패턴(131)도 대체로 평탄하게 배치될 수 있다. 즉, 제1 트랜지스터(TR1)의 반도체 패턴(131) 하부에 제1 트랜지스터(TR1)의 반도체 패턴(131)의 일부와 두께 방향(제3 방향(DR3))으로 중첩하는 제1 하부 도전 패턴(111)을 배치하더라도, 제1 트랜지스터(TR1)의 반도체 패턴(131)은 단차가 실질적으로 존재하지 않고 대체로 평탄하게 배치될 수 있다. 따라서, 상기 결정화 과정에서, 단차가 존재하는 경우 발생할 수 있는 상기 단차 부근에서 다결정 실리콘이 끊어지는 현상을 억제 또는 방지할 수 있다.
결과적으로, 제1 트랜지스터(TR1)의 반도체 패턴(131) 하부에 제1 하부 도전 패턴(111)을 배치하여 제1 트랜지스터(TR1)의 구동 특성을 향상시킬 수 있을 뿐만 아니라, 제1 하부 도전 패턴(111) 상부의 제1 하부 절연 패턴(121)을 평탄하게 형성함으로써, 제1 트랜지스터(TR1)의 반도체 패턴(131)을 단차없이 배치하여 상기 반도체 패턴(131)을 보다 원활히 결정화할 수 있다.
이상에서, 제1 트랜지스터(TR1)의 반도체 패턴(131)을 기준으로 설명하였으나, 해당 설명은 제2 트랜지스터(TR2)의 반도체 패턴(132)에도 동일하게 적용됨은 물론이다. 따라서, 중복되는 설명은 생략한다.
제1 게이트 절연막(GI1)은 반도체층(130) 상에 배치된다. 제1 게이트 절연막(GI1)은 대체로 베이스 기판(101)의 전면에 걸쳐 배치될 수 있다. 제1 게이트 절연막(GI1)은 반도체층(130)의 상면을 덮을 뿐만 아니라 반도체층(130)의 측면까지도 덮을 수 있다. 제1 게이트 절연막(GI1)은 하부 절연막(120)의 상면을 덮을 뿐만 아니라 하부 절연막(120)의 측면까지도 덮을 수 있다. 제1 게이트 절연막(GI1)은 배리어층(102)의 상면 일부를 덮을 수 있다. 즉, 제1 버퍼 개구(OPB1) 및 제2 버퍼 개구(OPB2)가 노출하는 배리어층(102)의 상면 일부를 덮을 수 있다.
제1 게이트 절연막(GI1)은 제1 하부 절연 패턴(121) 및 제2 하부 절연 패턴(122)의 상면 및 측면을 덮으면서, 제3 방향(DR3) 하부로 연장되어, 이격 공간(ES)의 측면을 덮을 수 있다. 이에 따라, 이격 공간(ES)은 밀폐될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 절연막(GI1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 게이트 절연막(GI1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 도전층(140)은 게이트 절연막(GI) 상에 배치된다. 제2 도전층(140)은 제1 트랜지스터(TR1)의 게이트 전극(141, 또는 제1 게이트 전극), 제2 트랜지스터(TR2)의 게이트 전극(142, 또는 제2 게이트 전극), 커패시터(Cst)의 제2 전극(143) 및 스캔 배선(144)을 포함할 수 있다. 스캔 배선(144)은 상술한 스캔 라인(SL, 도 3 참조)과 실질적으로 동일한 구성이나, 설명의 편의를 위해 이하에서 다른 도면 부호(144)를 부여한다.
제1 트랜지스터(TR1)의 게이트 전극(141), 및 커패시터(Cst)의 제2 전극(143)은 일체로 형성될 수 있다. 즉, 커패시터(Cst)의 제2 전극(143)은 제1 트랜지스터(TR1)의 게이트 전극(141) 그 자체로 이루어지거나, 제1 트랜지스터(TR1)의 게이트 전극(141)으로부터 연장된 부위로 이루어질 수 있다. 예를 들어, 일체화된 제2 도전층(140)의 패턴 중 일부는 제1 트랜지스터(TR1)의 반도체 패턴(131)에 중첩하여 해당 부위에서 제1 트랜지스터(TR1)의 게이트 전극(141)으로 기능하고, 다른 일부는 제1 트랜지스터(TR1)의 반도체 패턴(131)과 비중첩하고 상부의 커패시터 제1 전극(151)과 중첩하는 커패시터 제2 전극으로 기능할 수 있다.
상기 제2 도전층(140)의 패턴 중 일부는 제4 도전층(160)의 제2 도전 패턴(164)과 중첩할 수 있고, 상기 중첩 영역에서 컨택홀(CNT3)을 통해 제4 도전층(160)의 제2 도전 패턴(164)과 전기적으로 연결될 수 있다.
제2 트랜지스터(TR2)의 게이트 전극(142), 및 스캔 배선(144)은 일체로 형성될 수 있다. 즉, 제2 트랜지스터(TR2)의 게이트 전극(142)은 스캔 배선(144) 그 자체로 이루어지거나, 스캔 배선(144)으로부터 연장된 부위로 이루어질 수 있다. 예를 들어, 일체화된 제2 도전층(140)의 패턴 중 일부는 제2 트랜지스터(TR2)의 반도체 패턴(132)에 중첩하여 해당 부위에서 제2 트랜지스터(TR2)의 게이트 전극(142)으로 기능하고, 다른 일부는 스캔 신호를 전달하는 스캔 배선(144)으로 기능할 수 있다. 스캔 배선(144)은 평면상 일 화소(PX)의 하측(또는 회로 영역(CA)의 하측)에 배치될 수 있다. 스캔 배선(144)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 배선(144)은 일 화소(PX)의 제1 방향(DR1)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
제2 도전층(140)은 저저항 물질로 이루어질 수 있다. 제2 도전층(140)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 도전층(140) 상에는 제2 게이트 절연막(GI2)이 배치된다. 제2 게이트 절연막(GI2)은 대체로 베이스 기판(101)의 전면에 걸쳐 배치될 수 있다. 제2 게이트 절연막(GI2)은 제2 도전층(140)의 상면을 덮을 뿐만 아니라 제2 도전층(140)의 측면까지도 덮을 수 있다.
제2 게이트 절연막(GI2)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제2 게이트 절연막(GI2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제3 도전층(150)은 제2 게이트 절연막(GI2) 상에 배치된다. 제3 도전층(150)은 커패시터(Cst)의 제1 전극(151)을 포함할 수 있다. 커패시터(Cst)의 제1 전극(151)은 하부의 커패시터(Cst)의 제2 전극(143)과 중첩한는 영역에서 상호 대향하면서, 커패시터(Cst)를 형성할 수 있다. 상기 중첩 영역에서 커패시터(Cst)의 제1 전극(151)과 커패시터(Cst)의 제2 전극(143) 사이에 배치된 제2 게이트 절연막(GI2)은 상기 커패시터(Cst)의 유전체 역할을 수행할 수 있다.
커패시터(Cst)의 제1 전극(151)은 제4 도전층(160)의 제1 전원 배선(161)과 중첩할 수 있고, 상기 중첩 영역에서 컨택홀(CNT4)을 통해 제4 도전층(160)의 제1 전원 배선(161)과 전기적으로 연결될 수 있다.
제3 도전층(150)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제3 도전층(150) 상에는 층간 절연막(ILD)가 배치된다. 층간 절연막(ILD)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 층간 절연막(ILD1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
층간 절연막(ILD) 상에는 제4 도전층(160)이 배치된다. 제4 도전층(160)은 제1 전원 배선(161), 제1 전원 배선(161)으로부터 분지된 제1 트랜지스터(TR1)의 제1 소스/드레인 전극(161a), 데이터 배선(162), 데이터 배선(162)으로부터 분지된 제2 트랜지스터(TR2)의 제1 소스/드레인 전극(162a), 제1 도전 패턴(163), 제2 도전 패턴(164)을 포함할 수 있다. 제1 전원 배선(161)과 데이터 배선(162)은 각각 상술한 제1 전원 라인 라인(ELVDL, 도 3 참조) 및 데이터 라인(DL, 도 3 참조)과 실질적으로 동일한 구성이나, 설명의 편의를 위해 이하에서 다른 도면 부호(161, 162)를 부여한다.
제1 전원 배선(111)은 평면상 일 화소(PX)의 우측에 배치될 수 있다. 제1 전원 배선(111)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 배선(111)은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
제1 전원 배선(161)은 평면상 일 화소(PX)의 우측에 배치될 수 있다. 제1 전원 배선(161)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 배선(161)은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다. 제1 전원 배선(161)은 일부 영역이 제1 트랜지스터 영역(TRR1)에 배치될 수 있다. 도면상 제2 방향(DR2)으로 연장되는 제1 전원 배선(161)에서 일부가 제1 방향(DR1)으로 돌출되어, 상기 돌출된 부분이 제1 트랜지스터 영역(TRR1)에 배치되도록 연장될 수 있다. 다만, 이에 제한되는 것은 아니다.
상기 돌출된 부분은 제1 트랜지스터(TR1)의 제1 소스/드레인 전극(161a)을 포함할 수 있다. 즉, 제4 도전층(160)의 일부 패턴 중 제1 트랜지스터(TR1)의 제1 소스/드레인 전극(161a)과 제1 전원 배선(161)은 일체로 형성될 수 있다. 상기 패턴은 제1 트랜지스터(TR1)의 반도체 패턴(131)과 중첩하는 부분에서 제1 트랜지스터(TR1)의 제1 소스/드레인 전극(161a)으로 기능하며, 비 중첩하는 부분에서 제1 전원 배선(161)으로 기능할 수 있다.
제1 트랜지스터(TR1)의 반도체 패턴(131)과 중첩하는 부분에서, 제1 트랜지스터(TR1)의 제1 소스/드레인 전극(161a)은 층간 절연막(IDL), 제2 게이트 절연막(GI2), 제1 게이트 절연막(GI1)을 관통하여 제1 트랜지스터(TR1)의 반도체 패턴(131)을 노출하는 컨택홀(CNT5)을 통해 제1 트랜지스터(TR1)의 반도체 패턴(131)과 전기적으로 연결될 수 있다.
데이터 배선(162)은 평면상 일 화소(PX)의 좌측에 배치될 수 있다. 데이터 배선(162)은 제2 방향(DR2)으로 연장될 수 있다. 데이터 배선(162)은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다. 데이터 배선(162)은 일부 영역이 제2 트랜지스터 영역(TRR2)에 배치될 수 있다. 도면상 제2 방향(DR2)으로 연장되는 데이터 배선(162)에서 일부가 제1 방향(DR1)으로 돌출되어, 상기 돌출된 부분이 제2 트랜지스터 영역(TRR2)에 배치되도록 연장될 수 있다. 다만, 이에 제한되는 것은 아니다.
상기 돌출된 부분은 제2 트랜지스터(TR2)의 제1 소스/드레인 전극(162a)을 포함할 수 있다. 즉, 제4 도전층(160)의 일부 패턴 중 제2 트랜지스터(TR2)의 제1 소스/드레인 전극(162a)과 데이터 배선(162)은 일체로 형성될 수 있다. 상기 패턴은 제2 트랜지스터(TR2)의 반도체 패턴(132)과 중첩하는 부분에서 제2 트랜지스터(TR2)의 제1 소스/드레인 전극(162a)으로 기능하며, 비 중첩하는 부분에서 데이터 배선(162)으로 기능할 수 있다.
제2 트랜지스터(TR2)의 반도체 패턴(132)과 중첩하는 부분에서, 제2 트랜지스터(TR2)의 제1 소스/드레인 전극(162a)은 층간 절연막(IDL), 제2 게이트 절연막(GI2), 제1 게이트 절연막(GI1)을 관통하여 제2 트랜지스터(TR2)의 반도체 패턴(132)을 노출하는 컨택홀(CNT6)을 통해 제2 트랜지스터(TR2)의 반도체 패턴(132)과 전기적으로 연결될 수 있다.
제1 도전 패턴(163)은 평면상 일 화소(PX)의 중앙 부근에 배치될 수 있다. 제1 도전 패턴(163)은 일 화소(PX)별로 배치될 수 있다. 제1 도전 패턴(163)은 일부 영역이 제1 트랜지스터 영역(TRR1)에 배치될 수 있으며, 제1 도전 패턴(163)의 일부는 제1 트랜지스터(TR1)의 제2 소스/드레인 전극(161b) 기능을 수행할 수 있다. 제1 도전 패턴(163)은 일부 영역이 제1 트랜지스터(TR1)의 반도체 패턴(131)과 중첩할 수 있다. 상기 중첩 영역에서 제1 트랜지스터(TR1)의 제2 소스/드레인 전극(161b)은 층간 절연막(IDL), 제2 게이트 절연막(GI2), 제1 게이트 절연막(GI1)을 관통하여 제1 트랜지스터(TR1)의 반도체 패턴(131)을 노출하는 컨택홀(CNT7)을 통해 제1 트랜지스터(TR1)의 반도체 패턴(131)과 전기적으로 연결될 수 있다.
제2 도전 패턴(164)은 평면상 일 화소(PX)의 하측 부근에 배치될 수 있다. 제2 도전 패턴(164)은 일 화소(PX)별로 배치될 수 있다. 제2 도전 패턴(164)은 일부 영역이 제2 트랜지스터 영역(TRR2)에 배치될 수 있으며, 제2 도전 패턴(164)의 일부는 제2 트랜지스터(TR2)의 제2 소스/드레인 전극(162b) 기능을 수행할 수 있다. 제2 도전 패턴(164)은 일부 영역이 제2 트랜지스터(TR2)의 반도체 패턴(132)과 중첩할 수 있다. 상기 중첩 영역에서 제2 트랜지스터(TR2)의 제2 소스/드레인 전극(162b)은 층간 절연막(IDL), 제2 게이트 절연막(GI2), 제1 게이트 절연막(GI1)을 관통하여 제2 트랜지스터(TR2)의 반도체 패턴(132)을 노출하는 컨택홀(CNT8)을 통해 제2 트랜지스터(TR2)의 반도체 패턴(132)과 전기적으로 연결될 수 있다.
제4 도전층(160)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(160)은 단일막 또는 다층막일 수 있다. 예를 들어, 제4 도전층(160)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
제4 도전층(160) 상에는 비아층(VIA)이 배치된다. 비아층(VIA)은 제4 도전층(160) 상부에 배치되어 제4 도전층(160)의 상면을 완전히 덮을 수 있다. 비아층(VIA)이 유기막으로 이루어지는 경우, 하부의 단차에도 불구하고 그 상면은 평탄할 수 있다.
비아층(VIA)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 비아층(VIA)은 감광성 물질을 더 포함할 수 있지만, 이에 제한되는 것은 아니다.
비아층(VIA) 하부에는 제4 도전층(160)을 덮는 패시베이션층(미도시)이 더 배치될 수도 있다.
애노드 전극(ANO)은 비아층(VIA) 상에 배치된다. 애노드 전극(ANO)은 각 화소마다 분리되어 배치될 수 있다. 애노드 전극(ANO)은 비아층(VIA)을 관통하며, 제1 트랜지스터(TR1)의 제2 소스/드레인 영역(161b)의 일부를 노출하는 컨택홀(CNT9)을 통해 제1 트랜지스터(TR1)의 제2 소스/드레인 영역(161b)과 전기적으로 연결될 수 있다. 애노드 전극(ANO)은 표시 영역(DA)에 배치되며, 비표시 영역(NDA)에는 배치되지 않을 수 있다.
애노드 전극(ANO)은 이에 제한되는 것은 아니지만, 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층(EL)에 가깝게 배치될 수 있다. 애노드 전극(ANO)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
화소 정의막(PDL)은 애노드 전극(ANO) 상에 배치될 수 있다. 화소 정의막(PDL)은 애노드 전극(ANO)을 부분적으로 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
화소 정의막(PDL)이 노출하는 애노드 전극(ANO) 상에는 발광층(EL), 캐소드 전극(CAT) 및 박막 봉지층(170)이 더 배치될 수 있다.
발광층(EL)은 유기 물질층을 포함할 수 있다. 발광층의 유기 물질층은 유기 발광층을 포함하며, 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다.
캐소드 전극(CAT)은 발광층(EL) 상에 배치될 수 있다. 캐소드 전극(CAT)은 화소(PX)의 구별없이 전면적으로 배치된 공통 전극일 수 있다. 애노드 전극(ANO), 발광층(EL) 및 캐소드 전극(CAT)은 각각 유기 발광 소자(OLED)를 구성할 수 있다.
캐소드 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 캐소드 전극(CAT)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
박막 봉지층(170)은 캐소드 전극(CAT) 상에 배치된다. 박막 봉지층(170)은 제1 무기막(171), 제1 유기막(172) 및 제2 무기막(173)을 포함할 수 있다. 도시하진 않았으나, 박막 봉지층(170)의 단부에서 제1 무기막(171)과 제2 무기막(173)은 서로 접할 수 있다. 제1 유기막(172)은 제1 무기막(171)과 제2 무기막(173)에 의해 밀봉될 수 있다.
제1 무기막(171) 및 제2 무기막(173)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 제1 유기막(172)은 유기 절연 물질을 포함할 수 있다.
이하, 일 실시예에 따른 표시 장치(1)의 제조 방법에 대해 설명한다.
도 8은 일 실시예에 따른 표시 장치의 제조 방법의 순서도이다. 도 9 내지 도 18일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 8 및 도 9를 참조하면, 먼저 베이스 기판(101)의 전면에 배리어층(102)을 형성하고, 배리어층(102) 상에 패턴화된 제1 도전층(110)을 형성한다(S01).
패턴화된 제1 도전층(110)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 배리어층(102) 상에 제1 도전층용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 9에 도시된 바와 같은 제1 하부 도전 패턴(111) 및 제2 하부 도전 패턴(112)을 포함하는 제1 도전층(110)을 형성할 수 있다.
이어, 도 10을 참조하면, 배리어층(102) 상에 패턴화된 희생막(SFL)을 형성한다(S02).
패턴화된 희생막(SFL)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제1 도전층(110)을 덮으면서, 배리어층(102) 상에 희생막용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 10에 도시된 바와 같은 희생막(SFL)을 형성할 수 있다.
희생막(SFL)은 제1 도전층(110) 주변에 배치될 수 있다. 희생막(SFL)은 배리어층(102) 상에 배치되면서, 제1 도전층(110)의 측면 상에 배치될 수 있다. 패턴화된 희생막(SFL)의 두께(제3 방향(DR3)의 폭)은 제1 도전층(110)의 두께(제3 방향(DR3)의 폭)와 실질적으로 동일할 수 있다. 희생막(SFL)의 상면과 제1 도전층(110)의 상면 사이에는 높이 차이가 존재하지 않을 수 있다. 즉, 희생막(SFL)의 상면은 제1 도전층(110)의 상면의 연장면 상에 위치할 수 있다.
따라서, 희생막(SFL) 및 제1 도전층(110) 상에 배치되는 하부 절연막(120, 도 11 참조)의 하면은 대체로 평탄할 수 있다. 이에 따라, 희생막(SFL) 및 제1 도전층(110) 상에 배치되는 하부 절연막(120, 도 11 참조)의 상면도 대체로 평탄할 수 있으며, 하부 절연막(120, 도 11 참조) 상에 배치되는 반도체층(130, 도 12 참조)도 대체로 평탄하게 배치될 수 있다.
희생막(SFL)은 티타늄(Ti)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 희생막(SFL)은 포토레지스트 패턴으로 이루어질 수도 있다. 이 경우, 애슁(Ashing) 공정 등에 의해 상기 포토 레지스트 패턴이 제거될 수 있다.
이어, 도 11을 참조하면, 패턴화된 제1 도전층(110) 및 희생막(SFL)이 배치된 배리어층(102) 상에 패턴화된 하부 절연막(120)을 형성한다(S03).
패턴화된 하부 절연막(120)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 패턴화된 제1 도전층(110) 및 희생막(SFL)을 덮으면서 배리어층(102) 상에 하부 절연막용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 11에 도시된 바와 같은 제1 하부 절연 패턴(121), 제2 하부 절연 패턴(122) 및 제3 하부 절연 패턴(123)을 포함하는 하부 절연막(120)을 형성할 수 있다.
하부 절연막(120)은 제1 하부 절연 패턴(121), 제2 하부 절연 패턴(122) 및 제3 하부 절연 패턴(123)을 포함하며, 상기 구성들은 적어도 부분적으로 분리되어 있다. 상기 분리된 영역에서 하부 절연막(120)은 희생막(SFL)의 적어도 일부를 노출할 수 있다.
이어, 도 12를 참조하면, 패턴화된 하부 절연막(120) 상에 패턴화된 반도체층(130)을 형성한다(S04).
패턴화된 반도체층(130)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 패턴화된 하부 절연막(120) 상에 반도체층용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 12에 도시된 바와 같은 제1 반도체 패턴(131) 및 제2 반도체 패턴(132)을 포함하는 반도체층(130)을 형성할 수 있다.
제1 하부 절연 패턴(121)은 제1 하부 도전 패턴(111) 및 희생막(SFL) 상에 배치되며, 단차없이 대체로 평탄하게 형성될 수 있다. 제2 하부 절연 패턴(122)은 제2 하부 도전 패턴(112) 및 희생막(SFL) 상에 배치되며, 단차없이 대체로 평탄하게 형성될 수 있다.
이어, 도 13을 참조하면, 희생막(SFL)을 식각하여 제거한다(S05).
희생막(SFL)의 제거는 패턴화된 하부 절연막(120)을 마스크로 하여, 희생막(SFL)을 습식 식각함으로써 수행될 수 있다. 다시 말해서, 희생막(SFL)의 적어도 일부를 노출하는 하부 절연막(120)을 통해 희생막(SFL)이 식각되어 제거될 수 있다. 상기 습식 식각 공정에서는 불화수소(HF) 용액이 사용될 수 있으나, 이에 제한되는 것은 아니다. 상기 식각 공정에서 불화수소(HF)는 희생막(SFL)만 선택적으로 식각하여 제거하고, 다른 구성들은 그대로 남아 있을 수 있다.
희생막(SFL)이 제거됨에 따라, 상기 희생막(SFL)과 중첩하던 제1 하부 절연 패턴(121)의 일부 및 제2 하부 절연 패턴(122)의 일부는 하부의 배리어층(102)과 두께방향(제3 방향(DR3))으로 이격되고, 이격 공간(ES)이 형성된다. 제1 하부 절연 패턴(121) 및 제2 하부 절연 패턴(122)에서 제1 하부 도전 패턴(111) 및 제2 하부 도전 패턴(112)의 측면으로 돌출된 영역은, 상기 영역을 지지하는 구성이 없더라도, 제1 하부 절연 패턴(121) 및 제2 하부 절연 패턴(122)의 대부분의 영역이 제1 하부 도전 패턴(111) 및 제2 하부 도전 패턴(112)에 의해 지지되어, 하부를 향해 하강하지 않을 수 있다.
도면에 도시하진 않았으나, 희생막(SFL)이 제거된 후, 상술한 결정화 방법에 따라, 제1 반도체 패턴(131) 및 제2 반도체 패턴(132)이 결정화될 수 있다. 다만, 이에 제한되는 것은 아니고, 제1 반도체 패턴(131) 및 제2 반도체 패턴(132)이 결정화된 후, 희생막(SFL)이 제거될 수도 있다.
이어, 도 14를 참조하면, 반도체층(130)이 배치된 하부 절연막(120) 상에 제1 게이트 절연막(GI1)을 전면 증착하고, 상기 제1 게이트 절연막(GI1) 상에 제2 도전층(140)을 형성한다(S06).
반도체층(130)이 배치된 하부 절연막(120) 상에 제1 게이트 절연막(GI1)을 전면 증착하고, 상기 제1 게이트 절연막(GI1) 상에 패턴화된 제2 도전층(140)을 형성한다. 패턴화된 제2 도전층(140)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 상기 제1 게이트 절연막(GI1) 상에 제2 도전층용 물질을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 14에 도시된 바와 같은 제1 게이트 전극(141), 제2 게이트 전극(142) 및 커패시터(Cst)의 제2 전극(143)을 포함하는 제2 도전층(140)을 형성할 수 있다.
제1 게이트 절연막(GI1)은 패턴화된 하부 절연막(120)의 상면 및 측면을 덮을 수 있다. 제1 게이트 절연막(GI1)은 패턴화된 반도체층(130)의 상면 및 측면을 덮을 수 있다. 뿐만 아니라, 제1 게이트 절연막(GI1)은 배리어층(102)의 상면의 일부를 덮을 수 있다. 제1 게이트 절연막(GI1)은 제1 하부 절연 패턴(121), 제2 하부 절연 패턴(122) 및 제3 하부 절연 패턴(123) 사이에 위치할 수 있다.
이어, 도 15를 참조하면, 제2 도전층(140)이 배치된 제1 게이트 절연막(GI1) 상에 제2 게이트 절연막(GI2)을 전면 증착하고, 상기 제2 게이트 절연막(GI2) 상에 제3 도전층(150)을 형성한다(S07).
제2 도전층(140)이 배치된 제1 게이트 절연막(GI1) 상에 제2 게이트 절연막(GI2)을 전면 증착하고, 상기 제2 게이트 절연막(GI2) 상에 패턴화된 제3 도전층(150)을 형성한다. 패턴화된 제3 도전층(150)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 상기 제2 게이트 절연막(GI2) 상에 제3 도전층용 물질을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 15에 도시된 바와 같은 커패시터(Cst)의 제1 전극(151)을 포함하는 제3 도전층(150)을 형성할 수 있다.
이어, 도 16을 참조하면, 제3 도전층(150)이 배치된 제2 게이트 절연막(GI2) 상에 층간 절연막(ILD)을 전면 증착하고, 상기 층간 절연막(ILD) 상에 제4 도전층(160)을 형성한다(S08).
우선, 제3 도전층(150)이 배치된 제2 게이트 절연막(GI2) 상에 층간 절연막(ILD)을 전면 증착한 뒤, 제1 반도체 패턴(131) 또는 제2 반도체 패턴(132)을 노출하는 컨택홀(CNT5, CNT6, CNT7, CNT8)을 형성한다. 컨택홀(CNT5, CNT6, CNT7, CNT8)은 마스크 공정에 의해 형성될 수 있다. 층간 절연막(ILD) 상에 제1 반도체 패턴(131) 또는 제2 반도체 패턴(132)의 일부를 노출하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용하여 층간 절연막(ILD), 제2 게이트 절연막(GI2) 및 제1 게이트 절연막(GI1)을 식각하여 제1 반도체 패턴(131) 또는 제2 반도체 패턴(132)의 일부를 노출하는 컨택홀(CNT5, CNT6, CNT7, CNT8)을 형성한다.
이후, 층간 절연막(ILD) 상에 패턴화된 제4 도전층(160)을 형성한다. 패턴화된 제4 도전층(160)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 층간 절연막(ILD) 상에 제4 도전층용 물질층을 전면 증착한다. 상기 증착 과정에서 제4 도전층용 물질층은 컨택홀(CNT5, CNT6, CNT7, CNT8)의 내부까지 증착될 수 있다. 제1 트랜지스터(TR1)의 제1 및 제2 소스/드레인 전극(161a, 161b)과 제2 트랜지스터(TR2)의 제1 및 제2 소스/드레인 전극(162a, 162b)은 각각 제1 반도체 패턴(131)과 제2 반도체 패턴(132)과 물리적 및/또는 전기적으로 연결될 수 있다.
이어, 제4 도전층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 제4 도전층용 물질층을 패터닝하여, 도 16에 도시된 바와 같은 제1 트랜지스터(TR1)의 제1 및 제2 소스/드레인 전극(161a, 161b)과 제2 트랜지스터(TR2)의 제1 및 제2 소스/드레인 전극(162a, 162b)을 포함하는 제4 도전층(160)을 완성한다.
이어, 도 17을 참조하면, 제4 도전층(160) 상에 비아층(VIA)을 형성하고, 비아층(VIA) 상에 애노드 전극(ANO)을 형성(S09)한다.
우선, 제4 도전층(160)을 덮으며, 제4 도전층(160)이 배치된 층간 절연막(ILD) 상에 비아층용 물질층을 도포하여 비아층(VIA)을 형성한다. 이후, 비아층(VIA)을 식각함으로써, 비아층(VIA)을 관통하여, 제1 트랜지스터(TR1)의 제2 소스/드레인 전극(161b)의 일부를 노출하는 컨택홀(CNT9)을 형성할 수 있다.
컨택홀(CNT9)을 형성한 뒤, 애노드 전극(ANO)을 형성한다. 애노드 전극(ANO)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 비아층(VIA) 상에 애노드 전극용 물질층을 전면 증착한다. 상기 증착 과정에서 애노드 전극용 물질층은 컨택홀(CNT9) 내부까지 증착될 수 있다. 따라서, 애노드 전극(ANO)은 제1 트랜지스터(TR1)의 제2 소스/드레인 전극(161b)에 연결될 수 있다. 이어, 애노드 전극용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 애노드 전극용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 애슁 공정을 통해 제거하여, 도 17에 도시된 바와 같은 패턴화된 애노드 전극(ANO)을 완성한다.
이어, 도 18을 참조하면, 애노드 전극(ANO)을 덮으며, 비아층(VIA) 상에 패턴화된 화소 정의막(PDL)을 형성(S10)한다.
상세히 설명하면, 화소 정의막(PDL)은 예를 들어, 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있다. 이 경우, 패턴화된 화소 정의막(PDL)은 화소 정의막용 유기 물질층을 도포한 후, 노광 및 현상을 통해 형성될 수 있다.
화소 정의막(PDL)은 화소(PX)의 경계를 따라 형성되며, 애노드 전극(ANO)에 부분적으로 중첩할 수 있다. 화소 정의막(PDL)은 컨택홀(CNT9)과 중첩하도록 형성될 수 있다. 애노드 전극(ANO)이 컨택홀(CNT9)의 내부 공간을 완전히 충진하지 못하고 부분적으로만 충진할 경우, 화소 정의막(PDL)은 컨택홀(CNT9)의 내부 공간을 완전히 충진할 수 있다.
화소 정의막(PDL) 상부의 발광층(EL, 도 7 참조), 캐소드 전극(CAT, 도 7 참조) 및 박막 봉지층(170, 도 7 참조)에 대한 제조 방법은 널리 알려진 것이므로, 본 명세서에서 상기 구성들의 제조 방법에 대한 설명은 생략한다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
도 19은 다른 실시예에 따른 표시 장치의 일 화소의 일부를 확대한 확대도이다.
도 19를 참조하면, 본 실시예에 따른 표시 장치의 하부 절연막(120_1)은 제1 하부 절연 패턴(121), 제2 하부 절연 패턴(122) 및 제3 하부 절연 패턴(123)을 포함하되, 제1 하부 절연 패턴(121), 제2 하부 절연 패턴(122) 및 제3 하부 절연 패턴(123)이 일체로 형성된다는 점에서 도 4의 실시예와 차이가 있다. 도 19에서 제2 하부 절연 패턴(122)을 도시하진 않았으나, 이하에서 설명하는 제1 하부 절연 패턴(121)에 대한 설명이 동일하게 적용될 수 있다.
구체적으로 설명하면, 본 실시예에 따른 하부 절연막(120_1)은 제1 하부 절연 패턴(121), 제2 하부 절연 패턴(122) 및 제3 하부 절연 패턴(123)을 포함하고, 제1 하부 절연 패턴(121), 제2 하부 절연 패턴(122) 및 제3 하부 절연 패턴(123)이 부분적으로 분리되되, 서로 연결되도록 배치될 수 있다.
상기 분리된 영역은 상술한 표시 장치의 제조 방법에서 희생막(SFL, 도 13 참조)의 적어도 일부를 노출할 수 있고, 제1 하부 절연 패턴(121) 및 제3 하부 절연 패턴(123)이 일체로 형성된다 하더라도, 희생막(SFL, 도 13 참조)을 식각하여 제거할 수 있다. 이에 따라, 제1 하부 도전 패턴(111) 및 제1 하부 도전 패턴(111) 주변의 이격 공간(ES)을 형성할 수 있다.
이 경우에도, 반도체층(130) 하부에 제1 도전층(110)이 배치되더라도, 제1 하부 절연 패턴(121) 및 제2 하부 절연 패턴(122)을 대체로 평탄하게 배치할 수 있고, 제1 하부 절연 패턴(121) 및 제2 하부 절연 패턴(122) 상에 배치되는 제1 반도체 패턴(131) 및 제2 반도체 패턴(132)도 단차 없이 평탄하게 배치될 수 있다.
도 20은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 20을 참조하면, 본 실시예에 따른 표시 장치(10_2)의 제2 트랜지스터(TR2)의 채널 영역(132c)은 이격 공간(ES_2)과 두께 방향(제3 방향(DR3))으로 중첩한다는 점에서 도 7의 실시예와 차이가 있다.
구체적으로 설명하면, 본 실시예에 따른 표시 장치(10_2)의 제2 하부 절연 패턴(122)은 제2 하부 도전 패턴(112_2)과 중첩하는 중첩 영역(122a), 및 제2 하부 도전 패턴(112_2)과 비중첩하는 비중첩 영역(122c)을 포함할 수 있다. 본 실시예에 따른 이격 공간(ES_2)은 제2 하부 도전 패턴(112_2) 사이에 위치할 수 있다. 즉, 상기 비중첩 영역(122c)은 상기 중첩 영역(122a) 사이에 배치될 수 있다. 제2 하부 절연 패턴(122)의 중첩 영역(122a)은 하부의 제2 하부 도전 패턴(112_2) 및 상부의 제2 트랜지스터(TR2)의 반도체 패턴(132)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다.
다만, 제2 트랜지스터(TR2)의 채널 영역(132c)은 하부의 제2 하부 도전 패턴(112_2)과 두께 방향(제3 방향(DR3))으로 중첩하지 않으며, 이격 공간(ES_2)과 두께 방향으로 중첩할 수 있다. 제2 트랜지스터(TR2)의 제1 및 제2 소스/드레인 영역(132a, 132b)은 하부의 제2 하부 도전 패턴(112_2)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 따라서, 제2 트랜지스터(TR2)의 반도체 패턴(132)은 하부의 제2 하부 도전 패턴(112_2)에 의해 지지될 수 있으며, 제2 트랜지스터(TR2)의 채널 영역(132c)은 하부로 하강하지 않을 수 있다.
다만, 제1 하부 절연 패턴(121) 하부에는 이격 공간(ES_2)이 배치되지 않을 수 있다. 즉, 제1 하부 절연 패턴(121) 하부에는 제1 하부 도전 패턴(111_2)이 배치되되, 제1 하부 도전 패턴(111_2)은 상부의 제1 하부 절연 패턴(121) 및 제1 트랜지스터(TR1)의 반도체 패턴(131)과 완전히 중첩할 수 있다.
이 경우에도, 반도체층(130) 하부에 제1 도전층(110)이 배치되더라도, 제1 하부 절연 패턴(121) 및 제2 하부 절연 패턴(122)을 대체로 평탄하게 배치할 수 있고, 제1 하부 절연 패턴(121) 및 제2 하부 절연 패턴(122) 상에 배치되는 제1 반도체 패턴(131) 및 제2 반도체 패턴(132)도 단차 없이 평탄하게 배치될 수 있다. 아울러, 스위칭 트랜지스터인 제2 트랜지스터(TR2)의 채널 영역(132c)의 하부에 이격 공간(ES_2)을 배치함에 따라, 상기 채널 영역(132c)의 캐리어 이동도(mobility)가 증가할 수 있다. 결과적으로, 제2 트랜지스터(TR2)의 온-오프(on-off) 특성이 더 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 121a: 중첩 영역
10: 표시 패널 121b: 돌출 영역
101: 베이스 기판 ES: 이격 공간(빈 공간)
110: 제1 도전층 130: 반도체층
120: 하부 절연막 140: 제2 도전층
121: 제1 하부 절연 패턴 150: 제3 도전층
122: 제2 하부 절연 패턴 160: 제4 도전층
123: 제3 하부 절연 패턴

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 하부 도전 패턴;
    상기 하부 도전 패턴 상에 배치되며 상기 하부 도전 패턴을 덮는 하부 절연막으로서, 상기 하부 도전 패턴과 중첩하는 중첩 영역 및 상기 하부 도전 패턴의 측면보다 외측으로 돌출된 돌출 영역을 포함하는 제1 하부 절연 패턴을 포함하는 하부 절연막;
    상기 제1 하부 절연 패턴 상에 배치되며, 측면이 상기 제1 하부 절연 패턴의 측면에 정렬되거나 그보다 내측에 위치하는 반도체 패턴;
    상기 반도체 패턴 상에 배치된 게이트 절연막; 및
    상기 게이트 절연막 상에 배치된 게이트 전극을 포함하되,
    상기 기판과 상기 제1 하부 절연 패턴의 상기 돌출 영역 사이에는 빈 공간이 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 하부 절연막은 제2 하부 절연 패턴을 더 포함하고,
    상기 제1 하부 절연 패턴과 상기 제2 하부 절연 패턴 사이에는 상기 제1 하부 절연 패턴과 상기 제2 하부 절연 패턴이 적어도 부분적으로 분리된 분리 영역이 위치하는 표시 장치.
  3. 제2 항에 있어서,
    상기 분리 영역은 상기 빈 공간의 적어도 일부를 노출하는 표시 장치.
  4. 제3 항에 있어서,
    상기 분리 영역에는 상기 제1 게이트 절연막이 배치된 표시 장치.
  5. 제2 항에 있어서,
    상기 제2 하부 절연 패턴은 상기 반도체 패턴과 중첩하지 않는 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 하부 절연 패턴과 상기 제2 하부 절연 패턴은 완전히 분리되고, 상기 제1 하부 절연 패턴은 섬(island) 형상으로 배치되며, 상기 제2 하부 절연 패턴은 상기 제1 하부 절연 패턴을 둘러싸는 표시 장치.
  7. 제1 항에 있어서,
    상기 반도체 패턴의 적어도 일부 측면은 상기 하부 도전 패턴의 측면보다 외측으로 돌출되는 표시 장치.
  8. 제7 항에 있어서,
    상기 반도체 패턴은 상기 게이트 전극과 중첩하는 영역에서 채널 영역을 포함하고, 상기 채널 영역은 상기 하부 도전 패턴과 중첩하는 표시 장치.
  9. 제8 항에 있어서,
    상기 반도체 패턴은 상기 채널 영역의 일측 및 타측에 위치하는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 더 포함하고,
    상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역은 상기 빈 공간과 중첩하는 표시 장치.
  10. 제1 항에 있어서,
    상기 빈 공간의 상면은 상기 제1 하부 절연 패턴의 상기 돌출 영역의 저면에 의해 정의되고, 일 측면은 상기 하부 도전 패턴의 측면에 의해 정의되고, 타 측면은 게이트 절연막에 의해 정의되는 표시 장치.
  11. 제10 항에 있어서,
    상기 기판과 상기 하부 도전 패턴 사이에 배치된 배리어층을 더 포함하되, 상기 빈 공간의 하면은 상기 배리어층의 상면에 의해 정의되는 표시 장치.
  12. 제10 항에 있어서,
    상기 빈 공간의 높이는 상기 하부 도전 패턴의 두께와 동일한 표시 장치.
  13. 제1 항에 있어서,
    상기 게이트 전극 상에 배치되는 상부 절연막, 및 상기 상부 절연막 상에 배치되며, 상기 반도체 패턴과 전기적으로 연결되는 신호 라인을 더 포함하고,
    상기 신호 라인은 제1 전원 라인 또는 데이터 라인 중 어느 하나인 표시 장치.
  14. 제13 항에 있어서,
    상기 신호 라인과 동일한 층에 배치되는 제1 소스/드레인 전극 및 제2 소스/드레인 전극을 더 포함하고,
    상기 하부 도전 패턴은 상기 게이트 전극과 전기적으로 연결되거나, 상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극 중 어느 하나와 전기적으로 연결되는 표시 장치.
  15. 기판 상에 하부 도전 패턴을 형성하는 단계;
    상기 기판 상에 상면이 상기 하부 도전 패턴의 상면의 연장면 상에 놓이는 희생막을 형성하는 단계;
    상기 하부 도전 패턴 및 상기 희생막 상에, 상기 하부 도전 패턴과 중첩하는 중첩 영역, 및 상기 하부 도전 패턴의 측면보다 외측으로 돌출된 돌출 영역을 포함하는 하부 절연 패턴을 형성하는 단계;
    상기 하부 절연 패턴 상에 반도체 패턴을 형성하는 단계;
    상기 희생막을 제거하여, 상기 기판과 상기 하부 절연 패턴의 상기 돌출 영역 사이에 빈 공간을 형성하는 단계; 및
    상기 반도체 패턴을 결정화하는 단계를 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 희생막을 제거하는 단계는 상기 희생막을 습식 식각하는 단계를 포함하고,
    상기 습식 식각에 사용되는 식각액은 불화수소(HF)를 포함하고, 상기 희색막은 티타늄(Ti)을 포함하는 표시 장치의 제조 방법.
  17. 제15 항에 있어서,
    상기 반도체 패턴은 상기 하부 절연 패턴과 완전히 중첩하고, 상기 하부 절연 패턴은 상기 하부 도전 패턴 및 상기 빈 공간과 중첩하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 하부 도전 패턴의 두께는 상기 빈 공간의 높이와 동일한 표시 장치의 제조 방법.
  19. 제15 항에 있어서,
    상기 반도체 패턴의 적어도 일부 측면은 상기 하부 도전 패턴의 측면보다 외측으로 돌출되는 표시 장치의 제조 방법.
  20. 제15 항에 있어서,
    상기 빈 공간의 상면은 상기 제1 하부 절연 패턴의 상기 돌출 영역의 저면에 의해 정의되고, 일 측면은 상기 하부 도전 패턴의 측면에 의해 정의되고, 타 측면은 게이트 절연막에 의해 정의되는 표시 장치의 제조 방법.
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