CN113745240A - 显示装置和制造显示装置的方法 - Google Patents

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CN113745240A
CN113745240A CN202110522595.7A CN202110522595A CN113745240A CN 113745240 A CN113745240 A CN 113745240A CN 202110522595 A CN202110522595 A CN 202110522595A CN 113745240 A CN113745240 A CN 113745240A
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CN
China
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transistor
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CN202110522595.7A
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徐宗吾
苏炳洙
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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Abstract

提供了一种显示装置和一种制造显示装置的方法。显示装置包括：下部导电图案，设置在基底上；下部绝缘层，设置在所述下部导电图案上，所述下部绝缘层包括第一下部绝缘图案，所述第一下部绝缘图案包括与所述下部导电图案重叠的重叠区域以及突出区域。所述显示装置包括：半导体图案，设置在所述第一下部绝缘图案上并具有侧表面，所述侧表面与所述第一下部绝缘图案的侧表面对准或者从所述第一下部绝缘图案的所述侧表面向内设置；栅极绝缘层，设置在所述半导体图案上；栅极电极，设置在所述栅极绝缘层上；以及空的空间，设置在所述基底和所述第一下部绝缘图案的所述突出区域之间。

Description

显示装置和制造显示装置的方法
相关申请的交叉引用
本申请要求于2020年5月15日向韩国知识产权局提交的第10-2020-0058325号韩国专利申请的优先权和权益，上述韩国专利申请的全部内容通过引用包含于此。
技术领域
本发明涉及一种显示装置和一种制造显示装置的方法。
背景技术
用于显示图像的显示装置可以用于用来向用户提供图像的各种电子设备，诸如智能电话、平板PC、数码相机、笔记本式计算机、导航仪和电视机。显示装置可以包括像素和驱动每个像素的像素电路。可以使用形成在绝缘基底上的布线和薄膜晶体管来构成每个像素电路。
显示装置的像素电路可以包括使用硅的薄膜晶体管。非晶硅或多晶硅可以用作构成薄膜晶体管的硅。
因为构成源极、漏极和沟道的半导体有源层可以由非晶硅制成，所以可以用于像素电路中的非晶硅薄膜晶体管(a-Si TFT)可以具有约1cm2/Vs或更小的低电子迁移率。因此，近年来，已经存在利用多晶硅薄膜晶体管(多晶硅TFT：poly-Si TFT)替代非晶硅薄膜晶体管的趋势。与非晶硅薄膜晶体管相比，多晶硅薄膜晶体管可以具有更高的电子迁移率和更好的抵御光照射的稳定性。因此，该多晶硅薄膜晶体管可以适合于用作显示装置的驱动薄膜晶体管和/或开关薄膜晶体管的有源层。
将理解的是，本背景技术部分部分地旨在提供用于理解技术的有用背景。但是，本背景技术部分还可以包括不作为在本文中公开的主题的相应有效递交日期之前由相关领域的技术人员已知或领会的构思、概念或认知的一部分的构思、概念或认知。
发明内容
本发明的各方面可以提供一种显示装置和一种制造显示装置的方法，所述显示装置能够通过将用于驱动光的半导体元件高度集成来实现高分辨率，同时使在将非晶硅结晶为多晶硅的过程中出现的缺陷最小化。
然而，本发明的各方面不限于本文中明确阐述的那些方面。通过参考下面给出的本发明的详细描述，本发明的上述和其他方面对于本发明所属领域的普通技术人员而言将变得更加明显。
一种显示装置的实施例可以包括：下部导电图案，所述下部导电图案设置在基底上；下部绝缘层，所述下部绝缘层设置在所述下部导电图案上，所述下部绝缘层包括第一下部绝缘图案，所述第一下部绝缘图案包括：与所述下部导电图案重叠的重叠区域；以及突出区域。所述显示装置可以包括半导体图案，所述半导体图案设置在所述第一下部绝缘图案上并具有侧表面，所述侧表面与所述第一下部绝缘图案的侧表面对准或者从所述第一下部绝缘图案的所述侧表面向内设置；栅极绝缘层，所述栅极绝缘层设置在所述半导体图案上；栅极电极，所述栅极电极设置在所述栅极绝缘层上；以及空的空间，所述空的空间设置在所述基底和所述第一下部绝缘图案的所述突出区域之间。
所述下部绝缘层还可以包括第二下部绝缘图案，分离区域可以设置在所述第一下部绝缘图案和所述第二下部绝缘图案之间，并且所述第一下部绝缘图案和所述第二下部绝缘图案可以由所述分离区域至少部分地分离。
所述分离区域可以暴露所述空的空间的至少一部分。
所述栅极绝缘层可以设置在所述分离区域中。
所述第二下部绝缘图案可以不与所述半导体图案重叠。
所述第一下部绝缘图案和所述第二下部绝缘图案可以完全分离，所述第一下部绝缘图案可以具有岛状，并且所述第二下部绝缘图案可以围绕所述第一下部绝缘图案。
所述半导体图案的所述侧表面的至少一部分可以相对于所述下部导电图案的侧表面向外突出。
所述半导体图案可以包括与所述栅极电极重叠的沟道区，并且所述沟道区可以与所述下部导电图案重叠。
所述半导体图案可以包括分别设置在所述沟道区的一侧和另一侧的第一源极或漏极区和第二源极或漏极区，并且所述第一源极或漏极区和所述第二源极或漏极区可以与所述空的空间重叠。
所述空的空间的上部可以由所述第一下部绝缘图案的所述突出区域的下表面限定，所述空的空间的侧部可以由所述下部导电图案的侧表面限定，并且所述空的空间的另一侧部可以由所述栅极绝缘层限定。
所述显示装置还可以包括设置在所述基底和所述下部导电图案之间的屏障层。所述空的空间的下部可以由所述屏障层的上表面限定。
所述空的空间的高度可以等于所述下部导电图案的厚度。
所述显示装置还可以包括：上部绝缘层，所述上部绝缘层设置在所述栅极电极上；和信号线，所述信号线设置在所述上部绝缘层上并电连接到所述半导体图案。所述信号线可以是第一电源线和数据线之一。
所述显示装置还可以包括第一源极或漏极电极以及第二源极或漏极电极。所述第一源极或漏极电极、所述第二源极或漏极电极以及所述信号线可以设置在同一层上。所述下部导电图案可以电连接到所述栅极电极，或者可以电连接到所述第一源极或漏极电极和所述第二源极或漏极电极中的一个。
一种制造显示装置的方法的实施例可以包括：在基底上形成下部导电图案；在所述基底上形成牺牲层，所述牺牲层具有与所述下部导电图案的上表面的延伸表面相同的上表面；在所述下部导电图案和所述牺牲层上形成下部绝缘图案，所述下部绝缘图案包括与所述下部导电图案重叠的重叠区域和与所述牺牲层重叠的突出区域；在所述下部绝缘图案上形成半导体图案；去除所述牺牲层，以在所述基底和所述下部绝缘图案的所述突出区域之间形成空的空间；以及使所述半导体图案结晶。
所述去除所述牺牲层可以包括湿法蚀刻所述牺牲层，在所述湿法蚀刻中使用的蚀刻剂包括氟化氢(HF)，并且所述牺牲层包括钛(Ti)。
所述半导体图案可以与所述下部绝缘图案完全重叠，并且所述下部绝缘图案可以与所述下部导电图案和所述空的空间重叠。
所述下部导电图案的厚度可以等于所述空的空间的高度。
所述半导体图案的侧表面的至少一部分可以从所述下部导电图案的侧表面向外突出。
所述空的空间的上部可以由所述下部绝缘图案的所述突出区域的下表面限定，所述空的空间的侧部可以由所述下部导电图案的侧表面限定，并且所述空的空间的另一侧部可以由栅极绝缘层限定。
可以提供一种显示装置以及一种制造显示装置的方法，所述显示装置能够使在将非晶硅结晶为多晶硅的过程中出现的缺陷最小化。
本发明的效果不受前述内容限制，并且在本文中预计到其他各种效果。
附图说明
通过参考附图详细描述本发明的实施例，本发明的上述及其他方面和特征将变得更加明显，在附图中：
图1是根据实施例的显示装置的示意性平面图；
图2是根据实施例的显示装置的示意性框图；
图3是根据实施例的显示装置的一个像素的等效电路的示意图；
图4是根据实施例的显示装置的一个像素的示意性平面图；
图5是图4中的区域A的放大示意图；
图6是根据实施例的第一导电层、下部绝缘层和半导体层的示意性平面图；
图7是沿着图4中的线VII-VII’截取的示意性截面图；
图8是根据实施例的制造显示装置的方法的流程图；
图9至图18是示出根据实施例的制造显示装置的方法的工艺步骤的示意性截面图；
图19是根据另一实施例的显示装置的一个像素的一部分的放大示意图；以及
图20是根据另一实施例的显示装置的示意性截面图。
具体实施方式
现在将在下文中参照附图更充分地描述本发明，在附图中示出了本发明的实施例。然而，本发明可以以不同的形式实施，并且不应被解释为局限于本文中阐述的实施例。而是，提供这些实施例使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本发明的范围。
将理解的是，当层被称为“在”另一层或基底“上”时，所述层可以直接在另一层或基底上，或者也可以存在中间层。在整个说明书中，相同的附图标记表示相同的组件。在附图中，为了清楚起见，可能夸大了层和区域的厚度。
除非上下文另外明确指出，否则使用单数形式(例如，“一个”、“一种”、“所述(该)”)也可以包括复数形式。
诸如“包括”、“包含”和“具有”的术语旨在表明存在本公开中公开的元件，而并非旨在排除可能存在或可能添加一个或多个其他元件的可能性。
尽管术语“第一”、“第二”等在本文中可用于描述各种元件，但是这些元件不应受到这些术语的限制。这些术语可以用于将一个元件与另一元件区分开。因此，在不脱离一个或多个实施例的教导的情况下，下面讨论的第一元件可以被称为第二元件。将元件描述为“第一”元件可能不需要或暗示第二元件或其他元件的存在。术语“第一”、“第二”等在本文中也可以用于区分不同类别的元件或不同组的元件。为了简洁起见，术语“第一”、“第二”等可以分别表示“第一类别(或第一组)”、“第二类别(或第二组)”等。
术语“重叠”可以包括：层叠、堆叠、面向或面对、在……上方延伸、在……下方延伸、覆盖或部分地覆盖或者将由本领域普通技术人员领会和理解的任何其他合适的术语。表述“不重叠”可以包括：间隔开、分离开、偏离开或者将由本领域普通技术人员领会和理解的任何其他合适的等同物。
为了其含义和解释的目的，短语“……中的至少一个(种)”旨在包括“从……组中选择的至少一个(种)”的含义。例如，“A和B中的至少一个(种)”可以理解为是指“A、B或者A和B”。
为了其含义和解释的目的，术语“和/或”旨在包括术语“和”和“或”的任何组合。例如，“A和/或B”可以被理解为是指“A、B或者A和B”。术语“和”和“或”可以以结合或分离的含义使用，并且可以被理解为等同于“和/或”。
如本文中所使用的，考虑到讨论中的测量和与特定量的测量相关的误差(即，测量系统的局限性)，“约”或“近似”包括所陈述的值，并且表示在本领域普通技术人员所确定的特定值的可接受的偏差范围内。例如，“约”可以表示在一个或多个标准偏差内，或者在所陈述的值的±30％、±20％、±10％或±5％以内。
尽管可以针对各种工艺(例如，“第一”和“随后”等)描述顺序，但是可以修改所述顺序，并且这样的修改的实施例被认为在本公开的范围内。
除非另有定义或暗示，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的技术人员所通常理解的相同的含义。将进一步理解的是，除非在说明书中明确地定义，否则诸如在通用词典中定义的术语的术语应当被解释为具有与它们在相关领域的背景中的含义相一致的含义，并且将不以理想化的或过于形式化的含义来解释。
在下文中，将参照附图描述本发明的实施例。
图1是根据实施例的显示装置的示意性平面图，并且图2是根据实施例的显示装置的示意性框图。
可以作为用于显示运动图像或静止图像的装置的显示装置1可以用作各种产品的显示屏，所述各种产品诸如电视机、笔记本式计算机、监控器、广告牌、物联网(IOT)以及便携式电子设备，所述便携式电子设备诸如移动电话、智能电话、平板个人计算机(平板PC)、智能手表、手表电话、移动通信终端、电子笔记本、电子书、便携式多媒体播放器(PMP)、导航仪和超级移动PC(UMPC)。
根据实施例的显示装置1可以在平面上以大致矩形形状形成。显示装置1可以具有在平面上具备垂直角的矩形形状。然而，本发明不限于此，并且显示装置1可以具有在平面上具备倒圆角的矩形形状。
在附图中，第一方向DR1在平面图中表示显示装置1的水平方向，并且第二方向DR2在平面图中表示显示装置1的垂直方向。第三方向DR3指示显示装置1的厚度方向。第一方向DR1和第二方向DR2在彼此垂直的方向上彼此相交，并且第三方向DR3在与其中第一方向DR1和第二方向DR2所在的平面相交的方向上与第一方向DR1和第二方向DR2两者相交。然而，在实施例中提及的方向应被理解为提及的相对方向，并且实施例不限于所提及的方向。
除非另有定义，否则如本文中所使用的，基于第三方向DR3表示的“上部”、“上表面”和“上侧”是指基于显示面板10的显示表面的一侧，并且基于第三方向DR3表示的“下部”、“下表面”和“下侧”是指基于显示面板10的显示表面的相对侧。
根据实施例的显示装置1可以包括显示面板10、时序控制器21、数据驱动器22和扫描驱动器30。
显示面板10可以是有机发光显示面板。在以下实施例中，示出了可以应用有机发光显示面板作为显示面板10的情况，但是本发明不限于此，并且可以应用诸如液晶显示(LCD)面板、量子点有机发光显示(QD-OLED)面板、量子点液晶显示(QD-LCD)面板、量子纳米发光显示面板(纳米NED)和微型发光二极管(LED)的不同类型的显示面板。
显示面板10可以包括其中可以显示图像的显示区域DA和其中不可以显示图像的非显示区域NDA。在平面图中，显示面板10可以被划分为显示区域DA和非显示区域NDA。非显示区域NDA可以设置为围绕显示区域DA。非显示区域NDA可以构成边框。
显示区域DA可以具有具备垂直角的矩形形状或具备倒圆角的矩形形状。然而，显示区域DA的平面形状不限于矩形，并且可以具有圆形形状、椭圆形形状或其他各种形状。
显示区域DA可以包括像素PX。像素PX可以以矩阵形状布置。每个像素PX可以包括发光层和电路层，电路层可以控制从发光层发射的光的量。电路层可以包括线、电极和至少一个晶体管。发光层可以包括有机发光材料。发光层可以由封装层密封。稍后将描述像素PX的详细配置。
在显示区域DA中，不仅可以布置像素PX，而且可以布置扫描线SL1、SL2、……、SLk(在下文中，简称为“扫描线SL1至SLk”或“扫描线SL(参见图3)”)(k可以是2或更大的整数)、数据线DL1、DL2、……、DLj(在下文中，简称为“数据线DL1至DLj”或“数据线DL(参见图3)”)(j可以是2或更大的整数)以及电源线(未示出)。扫描线SL(参见图3)可以在第一方向DR1上延伸，并且可以沿着第二方向DR2布置。数据线DL(参见图3)可以在第二方向DR2上延伸，并且可以沿着第一方向DR1布置。
显示面板10可以包括像素PX，像素PX可以定位在扫描线SL1至SLk与数据线DL1至DLj的交叉处，并且可以以矩阵形式布置。像素PX中的每一个可以电连接到扫描线SL(参见图3)中的至少一条和数据线DL(参见图3)中的至少一条。
时序控制器21可以从主机系统接收图像信号RGB并将图像信号RGB转换为数字视频数据DATA，并且还可以从主机系统接收时序信号。时序控制器21可以生成用于控制数据驱动器22和扫描驱动器30的操作时序的控制信号CS。控制信号CS可以包括用于控制数据驱动器22的操作时序的源极控制信号CONT2和用于控制扫描驱动器30的操作时序的扫描控制信号CONT1。
扫描驱动器30根据扫描控制信号CONT1生成扫描信号S1、S2、……、Sk(在下文中，简称为“扫描信号S1至Sk”)(k可以是2或更大的整数)，并且将扫描信号S1至Sk供应给显示面板10的扫描线SL1至SLk。
数据驱动器22根据源极控制信号CONT2将数字视频数据DATA转换为数据电压(例如，模拟数据电压)，并将数据电压(例如，模拟数据电压)作为数据信号D1、D2、……、Dj供应给显示面板10的数据线DL1至DLj。
电源电路(未示出)可以从主电源生成驱动显示面板10所需的电压，并将所述电压供应给显示面板10，所述主电源是从系统板施加的。
图3是根据实施例的显示装置的一个像素的等效电路的示意图。
参照图3，像素PX可以包括第一晶体管TR1、第二晶体管TR2、发光元件OLED和电容器Cst。尽管在图3中示出了每个像素PX具有两个晶体管TR1和TR2以及一个电容器Cst的2T1C结构，但是本发明不限于此。每个像素PX可以包括不同数量的晶体管和电容器。例如，每个像素PX可以具有诸如3T1C、6T1C和7T1C的各种结构。
第一晶体管TR1和第二晶体管TR2中的每一个可以包括第一源极/漏极电极(也称为“第一源极或漏极电极”)、第二源极/漏极电极(也称为“第二源极或漏极电极”)和栅极电极。第一源极/漏极电极和第二源极/漏极电极中的一个可以是源极电极，并且第一源极/漏极电极和第二源极/漏极电极中的另一个可以是漏极电极。
第一晶体管TR1和第二晶体管TR2中的每一个可以是薄膜晶体管。尽管在图3中示出了第一晶体管TR1和第二晶体管TR2中的每一个可以是N型金属氧化物半导体场效应晶体管(MOSFET)，但是本发明不限于此。第一晶体管TR1和第二晶体管TR2中的每一个可以是P型MOSFET。第一晶体管TR1和第二晶体管TR2中的每一个的源极电极和漏极电极的位置可以改变。在下文中，将描述第一晶体管TR1和第二晶体管TR2中的每一个可以是N型MOSFET的情况作为示例。
第一晶体管TR1可以是驱动晶体管。具体地，第一晶体管TR1的栅极电极可以电连接到第二晶体管TR2的第二源极/漏极电极和电容器Cst的第二电极。第一晶体管TR1的第一源极/漏极电极可以电连接到第一电源线ELVDL。第一晶体管TR1的第二源极/漏极电极可以电连接到发光元件OLED的阳极电极。第一晶体管TR1可以根据第二晶体管TR2的开关操作接收数据信号Dj(j可以是1或更大的整数)，并且可以向发光元件OLED供应驱动电流。
第二晶体管TR2可以是开关晶体管。具体地，第二晶体管TR2的栅极电极可以电连接到扫描线SL。第二晶体管TR2的第一源极/漏极电极可以电连接到数据线DL。第二晶体管TR2的第二源极/漏极电极可以电连接到第一晶体管TR1的栅极电极和电容器Cst的第二电极。第二晶体管TR2可以根据扫描信号Sk(k可以是1或更大的整数)而导通，以执行将数据信号Dj(j可以是1或更大的整数)传输到第一晶体管TR1的栅极电极的开关操作。
电容器Cst的第一电极(或第二电极)可以电连接到第一电源线ELVDL和第一晶体管TR1的第一源极/漏极电极，并且电容器Cst的第二电极可以电连接到第一晶体管TR1的栅极电极和第二晶体管TR2的第二源极/漏极电极。电容器Cst可以用于保持施加到第一晶体管TR1的栅极电极的恒定数据电压。
发光元件OLED可以根据第一晶体管TR1的驱动电流而发光。发光元件OLED可以是包括阳极电极(或第一电极)、有机发光层和阴极电极(或第二电极)的有机发光二极管。然而，本发明不限于此。发光元件OLED的阳极电极可以电连接到第一晶体管TR1的第二源极/漏极电极，并且发光元件OLED的阴极电极可以电连接到第二电源线ELVSL，可以对第二电源线ELVSL施加比第一电源电压ELVDD低的第二电源电压ELVSS。
在下文中，将详细描述前述像素PX的平面布置和截面结构。
图4是根据实施例的显示装置的一个像素的示意性平面图，图5是图4中的区域A的放大示意图，图6是根据实施例的第一导电层、下部绝缘层和半导体层的示意性平面图，并且图7是沿着图4中的线VII-VII’截取的示意性截面图。
参照图3至图7，一个像素PX可以包括发光区域EA和电路区域CA。发光区域EA可以是其中可以设置有发光元件OLED以发光的区域。电路区域CA可以是其中可以提供有可以电连接到数据线DL和扫描线SL的第一晶体管TR1、第二晶体管TR2和电容器Cst的区域，并且可以驱动发光元件OLED。
第一晶体管TR1和第二晶体管TR2中的每一个可以包括形成电极的导电层、形成沟道的半导体图案以及绝缘层。电容器Cst可以包括形成电极的导电层和设置在导电层之间的绝缘层。具体地，电容器Cst可以包括第一电极151(或上部电极)、第二电极143(或下部电极)以及设置在第一电极151和第二电极143之间的绝缘层。上述导电材料、导电层、半导体层和绝缘层可以设置在基体基底101上。
根据实施例的显示面板10可以包括半导体层130、导电层和绝缘层，半导体层130、导电层和绝缘层可以设置在基体基底101上。导电层可以包括第一导电层110、第二导电层140、第三导电层150、第四导电层160和阳极电极ANO。绝缘层可以包括下部绝缘层120(或缓冲层)、第一栅极绝缘层GI1、第二栅极绝缘层GI2、层间绝缘层ILD和过孔层VIA。显示面板10的各个层可以按照屏障层102、第一导电层110、下部绝缘层120、半导体层130、第一栅极绝缘层GI1、第二导电层140、第二栅极绝缘层GI2、第三导电层150、层间绝缘层ILD、第四导电层160、过孔层VIA、阳极电极ANO和像素限定层PDL的顺序布置在基体基底101上。上述层中的每一个可以形成为单个膜，但是也可以形成为包括多个膜的层叠膜。在各个层之间可以进一步设置另一层。
基体基底101可以支撑设置在基体基底101上的每个层。基体基底101可以由诸如聚合物树脂的绝缘材料制成。聚合物树脂的示例可以包括聚醚砜(PES)、聚丙烯酸酯(PA)、聚芳酯(PAR)、聚醚酰亚胺(PEI)、聚萘二甲酸乙二酯(PEN)、聚对苯二甲酸乙二酯(PET)、聚苯硫醚(PPS)、聚烯丙酸酯(polyallylate)、聚酰亚胺(PI)、聚碳酸酯(PC)、三乙酸纤维素(CAT)、乙酸丙酸纤维素(CAP)和它们的组合。基体基底101可以包括金属材料。
基体基底101可以是能够弯曲、折叠或卷曲等的柔性基底。构成柔性基底的材料的示例包括但不限于聚酰亚胺(PI)。
在有机发光显示装置可以是背面发射型或双面发射型的显示装置的情况下，可以使用透明基底。在有机发光显示装置可以是正面发射型的显示装置的情况下，不仅可以使用透明基底，而且可以使用半透明或不透明的基底。
屏障层102可以设置在基体基底101上。屏障层102可以防止杂质离子的扩散，可以防止湿气或外部空气的渗透，并且可以执行表面平坦化功能。屏障层102可以包括氮化硅、氧化硅和氮氧化硅中的至少一种。根据基体基底101的类型或工艺条件，可以省略屏障层102。
第一导电层110可以设置在屏障层102上。但是，本发明不限于此，并且在可以省略屏障层102的情况下，第一导电层110可以设置在基体基底101上。第一导电层110可以包括第一下部导电图案111和第二下部导电图案112。
第一下部导电图案111可以设置在第一晶体管TR1的半导体图案131下方。第一下部导电图案111可以在厚度方向(第三方向DR3)上至少与第一晶体管TR1的半导体图案131的沟道区131c重叠。第一下部导电图案111的至少一部分与第一晶体管TR1的半导体图案131的沟道区131c完全重叠，但是第一下部导电图案111可以在厚度方向(第三方向DR3)上不与第一晶体管TR1的半导体图案131的第一源极/漏极区(也称为“第一源极或漏极区”)131a和第二源极/漏极区(也称为“第二源极或漏极区”)131b重叠，或者可以与半导体图案131的第一源极/漏极区131a和第二源极/漏极区131b部分地重叠，但是本发明不限于此。
第一下部导电图案111可以通过穿透层间绝缘层ILD、第二栅极绝缘层GI2、第一栅极绝缘层GI1和下部绝缘层120的接触孔CNT1电连接到第四导电层160的第一导电图案163(或第一晶体管TR1的第二源极/漏极电极161b)。由于第一下部导电图案111可以设置在第一晶体管TR1的半导体图案131下方，因此第一晶体管TR1可以易于作为驱动晶体管工作，并且可以防止第一晶体管TR1的半导体图案131的电气特性的劣化。
具体地，在第一晶体管TR1可以截止的情况下，可以从第一下部导电图案111向第一晶体管TR1施加正的反向偏置电压，并且可以减少沟道区131c中的陷阱电荷的量。例如，在第一晶体管TR1的半导体图案131的沟道区131c中可能更易于形成耗尽区。因此，在显示装置1中，可以抑制或防止余像、迟滞问题和闪烁现象。可以防止从基体基底101的下部入射的光到达第一晶体管TR1的半导体图案131，从而使第一晶体管TR1的阈值电压的变化最小化。
第二下部导电图案112可以设置在第二晶体管TR2的半导体图案132下方。第二下部导电图案112可以至少与第二晶体管TR2的半导体图案132的沟道区132c重叠。第二下部导电图案112可以通过穿透层间绝缘层ILD和第二栅极绝缘层GI2的接触孔CNT2电连接到第二晶体管TR2的栅极电极142。由于第二下部导电图案112可以设置在第二晶体管TR2的半导体图案132下方，因此第二晶体管TR2可以由两个栅极电极142和112(在此情况下，第二下部导电图案112可以用作第二晶体管TR2的栅极电极)控制，并且因此第二晶体管TR2可以更易于作为开关晶体管工作。
第一导电层110可以包括钼(Mo)。然而，第一导电层110的材料不限于此。
下部绝缘层120可以设置在第一导电层110上。下部绝缘层120可以在显示区域DA和非显示区域NDA中覆盖第一导电层110，并且可以完全设置在由第一导电层110暴露的屏障层102上。下部绝缘层120可以用作使第一导电层110和半导体层130绝缘的层间绝缘层。
下部绝缘层120可以包括第一下部绝缘图案121、第二下部绝缘图案122和第三下部绝缘图案123。第一下部绝缘图案121、第二下部绝缘图案122和第三下部绝缘图案123可以设置为彼此至少部分地分离。下部绝缘层120可以暴露分离区域中的空间(ES，空的空间)的至少一部分。可以在分离区域中设置分离绝缘层等。在实施例中，尽管可以描述第一下部绝缘图案121、第二下部绝缘图案122和第三下部绝缘图案123可以完全分离，但是本发明不限于此。
第一下部绝缘图案121可以在厚度方向(第三方向DR3)上与上覆的的第一晶体管TR1的半导体图案131重叠，并且第二下部绝缘图案122可以在厚度方向(第三方向DR3)上与上覆的第二晶体管TR2的半导体图案132重叠。第三下部绝缘图案123可以是从下部绝缘层120排除第一下部绝缘图案121和第二下部绝缘图案122的区域。第三下部绝缘图案123可以在厚度方向(第三方向DR3)上不与半导体层130重叠，但是本发明不限于此。
第一下部绝缘图案121和第二下部绝缘图案122可以针对每个像素PX设置，并且第三下部绝缘图案123可以设置在多个像素PX上方。第三下部绝缘图案123可以设置在每个像素PX的大部分发光区域EA和电路区域CA中。第一下部绝缘图案121可以设置在第一晶体管区域TRR1中，并且第二下部绝缘图案122可以设置在第二晶体管区域TRR2中。第三下部绝缘图案123的一部分可以设置在电容器区域CPR中，并且还可以设置在像素PX的其中可以不设置第一下部绝缘图案121和第二下部绝缘图案122的其余区域中。例如，第三下部绝缘图案123可以占据大部分下部绝缘层120。
下部绝缘层120还可以包括由第三下部绝缘图案123限定的第一缓冲开口OPB1和第二缓冲开口OPB2。第一缓冲开口OPB1和第二缓冲开口OPB2可以设置在电路区域CA中，并且可以设置为彼此间隔开。
第一缓冲开口OPB1可以设置为与第一下部绝缘图案121重叠，并且第二缓冲开口OPB2可以设置为与第二下部绝缘图案122重叠。例如，第一下部绝缘图案121和第二下部绝缘图案122可以在平面图中形成为岛状。在平面图中，第一下部绝缘图案121和第二下部绝缘图案122可以与第三下部绝缘图案123分离，但是可以由第三下部绝缘图案123围绕。第一缓冲开口OPB1和第二缓冲开口OPB2可以在其中可以不设置第一下部绝缘图案121和第二下部绝缘图案122的区域中暴露下层的屏障层102的至少一部分和/或下层的第一导电层110的至少一部分。
第一下部绝缘图案121和第二下部绝缘图案122可以分别包括重叠区域121b和突出区域121a以及重叠区域122b和突出区域122a。第一下部绝缘图案121的重叠区域121b可以在厚度方向(第三方向DR3)上与第一下部导电图案111重叠，并且第一下部绝缘图案121的突出区域121a可以从重叠区域121b向外延伸。第一下部绝缘图案121的突出区域121a可以相对于第一下部导电图案111的侧表面向外突出。
第一下部绝缘图案121的至少一部分可以在厚度方向(第三方向DR3)上与下层的屏障层102或基体基底101间隔开。可以在第一下部绝缘图案121和下层的屏障层102之间或在第一下部绝缘图案121和基体基底101之间设置空间(ES，空的空间)。具体地，第一下部导电图案111可以设置在第一下部绝缘图案121的重叠区域121b和下层的屏障层102之间，并且空间ES可以设置在第一下部绝缘图案121的突出区域121a和下层的屏障层102之间。
在空间ES中可以不设置单独的配置。空间ES可以处于真空状态或填充有气体等。气体可以是例如惰性气体或一般大气，但不限于此。然而，本发明不限于此，并且在空间ES中，颗粒(或异物)可以设置在屏障层102上、设置在第一下部导电图案111旁边和/或设置在第一下部绝缘图案121下方。所述异物可以包括钛(Ti)，并且可以是在可以蚀刻稍后将描述的牺牲层SFL(参照图10)之后剩余的部分。
空间ES可以由屏障层102、第一下部导电图案111、第一下部绝缘图案121和分离绝缘层(例如，第一栅极绝缘层GI1)围绕。例如，空间ES可以由屏障层102、第一下部导电图案111、第一下部绝缘图案121和分离绝缘层(例如，第一栅极绝缘层GI1)限定。
换句话说，屏障层102的上表面可以定位在空间ES下方，并且第一下部绝缘图案121可以定位在空间ES上方。第一下部导电图案111和分离绝缘层(例如，第一栅极绝缘层GI1)可以定位在空间ES的一侧以及空间ES的面对空间ES的一侧的另一侧。例如，空间ES的底表面(下表面)可以由屏障层102的上表面限定，空间ES的上表面可以由第一下部绝缘图案121限定，并且空间ES的一侧和另一侧可以由第一下部导电图案111的侧表面和分离绝缘层(例如，第一栅极绝缘层GI1)限定。
空间ES的厚度(TH2，在第三方向DR3上的宽度)可以与第一下部导电图案111的厚度(TH1，在第三方向DR3上的宽度)基本相同，但是本发明不限于此。此外，空间ES的在第三方向DR3上的高度可以与第一下部导电图案111的厚度(TH1，在第三方向DR3上的宽度)基本相同。例如，第一下部导电图案111的上表面和空间ES的上表面可以定位在同一水平处并且基本位于同一平面上，或者空间ES的上表面可以与第一下部导电图案111的上表面的延伸表面相同。
由于空间ES的上表面可以设置在第一下部导电图案111的上表面的延伸表面上，因此第一下部绝缘图案121的底表面(下表面)可以是基本平坦的，并且第一下部绝缘图案121的上表面也可以是基本平坦的。此外，第一晶体管TR1的设置在第一下部绝缘图案121上的半导体图案131也可以是基本平坦的。
因此，即使在可以设置在厚度方向(第三方向DR3)上与第一晶体管TR1的半导体图案131的一部分重叠的第一下部导电图案111的情况下，第一下部绝缘图案121的突出区域121a也可以与屏障层102间隔开，从而使第一下部绝缘图案121基本平坦而没有台阶。因此，第一晶体管TR1的设置在第一下部绝缘图案121上的半导体图案131可以设置在整个区域上方而没有台阶。如稍后将描述的，在第一晶体管TR1的半导体图案131可以设置在整个区域上方而没有台阶的情况下，半导体图案131可以更易于结晶。
尽管已经描述了第一下部绝缘图案121，但是所述描述可以以相同的方式应用于第二下部绝缘图案122。因此，省略了冗余的描述。
下部绝缘层120可以包括氮化硅、氧化硅和氮氧化硅中的至少一种。
半导体层130可以设置在下部绝缘层120上。半导体层130可以设置在一个像素PX的发光区域EA和电路区域CA中。半导体层130可以包括第一晶体管TR1的半导体图案131(或第一半导体图案)和第二晶体管TR2的半导体图案132(第二半导体图案)。第一晶体管TR1的半导体图案131可以是第一晶体管TR1的有源层，并且第二晶体管TR2的半导体图案132可以是第二晶体管TR2的有源层。
可以针对每个像素PX设置第一晶体管TR1的半导体图案131和第二晶体管TR2的半导体图案132。第一晶体管TR1的半导体图案131可以设置在第一晶体管区域TRR1中，并且第二晶体管TR2的半导体图案132可以设置在第二晶体管区域TRR2中。尽管在附图中示出了第一晶体管TR1的半导体图案131和第二晶体管TR2的半导体图案132在第一方向DR1上延伸，但是这是示例性的，并且第一晶体管TR1的半导体图案131和第二晶体管TR2的半导体图案132的形状不限于此。
第一晶体管TR1的半导体图案131可以在厚度方向(第三方向DR3)上与第一下部绝缘图案121完全重叠，并且可以设置在第一下部绝缘图案121上。例如，第一晶体管TR1的半导体图案131可以在厚度方向(第三方向DR3)上在所有区域中与第一下部绝缘图案121重叠，而第一下部绝缘图案121可以在厚度方向(第三方向DR3)上在至少一些区域中与第一晶体管TR1的半导体图案131重叠。例如，第一晶体管TR1的半导体图案131的侧表面可以与第一下部绝缘图案121的侧表面对准，或者可以从第一下部绝缘图案121的侧表面向内设置。
第一晶体管TR1的半导体图案131的平面面积可以等于或小于第一下部绝缘图案121的平面面积。第一晶体管TR1的半导体图案131可以与第一缓冲开口OPB1完全重叠，并且可以在平面图中设置在第一缓冲开口OPB1中。
第一晶体管TR1的半导体图案131可以在至少一些区域中与第一下部导电图案111重叠。尽管不限于此，但是第一晶体管TR1的半导体图案131的至少一些侧表面可以相对于第一下部导电图案111的侧表面向外突出。
第一晶体管TR1的半导体图案131可以包括第一晶体管TR1的在厚度方向上与第一晶体管TR1的栅极电极141重叠的沟道区131c以及可以分别定位在沟道区131c的一侧和另一侧处的第一晶体管TR1的第一源极/漏极区131a和第一晶体管TR1的第二源极/漏极区131b。第一晶体管TR1的第一源极/漏极区131a和第二源极/漏极区131b可以是包括载流子离子的区域，并且可以具有比第一晶体管TR1的沟道区131c高的电导性和低的电阻。
半导体层130可以由多晶硅制成。可以通过使用诸如快速热退火(RTA)、固相结晶(SPC)、准分子激光退火(ELA)、金属诱导结晶(MIC)、金属诱导横向结晶(MILC)或顺序横向固化(SLS)的结晶方法使非晶硅结晶以形成多晶硅。然而，本发明不限于此，并且半导体层130可以包括氧化物半导体。
第一晶体管TR1的半导体图案131可以设置在基本平坦的第一下部绝缘图案121上，并且第一晶体管TR1的半导体图案131也可以设置为基本平坦。例如，即使在厚度方向(第三方向DR3)上与第一晶体管TR1的半导体图案131的一部分重叠的第一下部导电图案111可以设置在第一晶体管TR1的半导体图案131下方的情况下，第一晶体管TR1的半导体图案131也可以设置为基本平坦而没有台阶。因此，在结晶过程中，可以抑制或防止其中在可以存在台阶的情况下可能发生的多晶硅在台阶附近可能破裂的现象。
因此，在第一下部导电图案111可以设置在第一晶体管TR1的半导体图案131下方的情况下，可以改善第一晶体管TR1的驱动特性，并且位于第一下部导电图案111上的第一下部绝缘图案121可以形成为平坦的，从而放置第一晶体管TR1的半导体图案131以使半导体图案131易于结晶。
已经基于第一晶体管TR1的半导体图案131进行了描述，但是所述描述可以应用于第二晶体管TR2的半导体图案132。因此，省略了冗余的描述。
第一栅极绝缘层GI1可以设置在半导体层130上。第一栅极绝缘层GI1通常可以设置在基体基底101的整个表面上方。第一栅极绝缘层GI1不仅可以覆盖半导体层130的上表面，而且可以覆盖半导体层130的侧表面。第一栅极绝缘层GI1不仅可以覆盖下部绝缘层120的上表面，而且可以覆盖下部绝缘层120的侧表面。第一栅极绝缘层GI1可以覆盖屏障层102的上表面的一部分。例如，第一栅极绝缘层GI1可以覆盖屏障层102的上表面的由第一缓冲开口OPB1和第二缓冲开口OPB2暴露的一部分。
第一栅极绝缘层GI1可以覆盖第一下部绝缘图案121和第二下部绝缘图案122的上表面和侧表面，并且可以在第三方向DR3上向下延伸以覆盖空间ES的侧表面。
第一栅极绝缘层GI1可以包括硅化合物或金属氧化物等或者它们的组合。例如，第一栅极绝缘层GI1可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛等。这些可以单独使用或彼此组合使用。
第二导电层140可以设置在第一栅极绝缘层GI1上。第二导电层140可以包括第一晶体管TR1的栅极电极141(或第一栅极电极)、第二晶体管TR2的栅极电极142(或第二栅极电极142)、电容器Cst的第二电极143以及扫描布线144。扫描布线144可以具有与上述扫描线SL(参照图3)基本相同的配置，但是为了便于描述，下面给出了不同的附图标记144。
第一晶体管TR1的栅极电极141和电容器Cst的第二电极143可以一体地形成。例如，电容器Cst的第二电极143可以由第一晶体管TR1的栅极电极141本身形成，或者可以由从第一晶体管TR1的栅极电极141延伸的一部分形成。
例如，集成的第二导电层140的图案的一部分可以与第一晶体管TR1的半导体图案131重叠，并且可以在相应的位置用作第一晶体管TR1的栅极电极141，并且集成的第二导电层140的图案的另一部分可以用作电容器Cst的不与第一晶体管TR1的半导体图案131重叠且与电容器Cst的第一电极151重叠的第二电极。
第二导电层140的一些图案可以与第四导电层160的第二导电图案164重叠，并且可以通过接触孔CNT3电连接到第四导电层160的第二导电图案164。
第二晶体管TR2的栅极电极142和扫描布线144可以一体地形成。例如，第二晶体管TR2的栅极电极142可以由扫描布线144本身形成，或者可以由从扫描布线144延伸的一部分形成。例如，集成的第二导电层140的一些图案可以与第二晶体管TR2的半导体图案132重叠，并且集成的第二导电层140的其他图案可以用作传输扫描信号的扫描布线144。扫描布线144可以在平面上设置在一个像素PX下方(或设置在电路区域CA下方)。扫描布线144可以在第一方向DR1上延伸。扫描布线144可以延伸到被定位为与一个像素PX相邻的另一像素PX。
第二导电层140可以由低电阻材料制成。第二导电层140可以包括从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中选择的至少一种金属，但不限于从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中选择的至少一种金属。
第二栅极绝缘层GI2可以设置在第二导电层140上。第二栅极绝缘层GI2通常可以设置在基体基底101的整个表面上方。第二栅极绝缘层GI2不仅可以覆盖第二导电层140的上表面，而且可以覆盖第二导电层140的侧表面。
第二栅极绝缘层GI2可以包括硅化合物或金属氧化物等或者它们的组合。例如，第二栅极绝缘层GI2可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛等。这些可以单独使用或彼此组合使用。
第三导电层150可以设置在第二栅极绝缘层GI2上。第三导电层150可以包括电容器Cst的第一电极151。在电容器Cst的第一电极151与电容器Cst的下层的第二电极143重叠的区域中，电容器Cst的第一电极151可以面对电容器Cst的下层的第二电极143，从而形成电容器Cst。在重叠区域中，设置在电容器Cst的第一电极151和电容器Cst的第二电极143之间的第二栅极绝缘层GI2可以用作电容器Cst的电介质。
电容器Cst的第一电极151可以与第四导电层160的第一电源布线161重叠，并且可以在重叠区域中电连接到第四导电层160的第一电源布线161。
第三导电层150可以包括从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中选择的至少一种金属，但不限于从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中选择的至少一种金属。
层间绝缘层ILD可以设置在第三导电层150上。层间绝缘层ILD可以包括硅化合物、金属氧化物等或它们的组合。例如，层间绝缘层ILD可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛等。这些可以单独使用或彼此组合使用。
第四导电层160可以设置在层间绝缘层ILD上。第四导电层160可以包括第一电源布线161、第一晶体管TR1的从第一电源布线161分支的第一源极/漏极电极161a、数据布线162、第二晶体管TR2的从数据布线162分支的第一源极/漏极电极162a、第一导电图案163和第二导电图案164。第一电源布线161和数据布线162可以分别与第一电源线(ELVDL，参照图3)和数据线(DL，参照图3)基本相同，但是为了便于描述，下面给出了其他附图标记161和162。
第一电源布线161可以在平面上设置在一个像素PX的右侧。第一电源布线161可以在第二方向DR2上延伸。第一电源布线161可以延伸到被定位为在第二方向DR2上与一个像素PX相邻的另一像素PX。第一电源布线161的一部分可以设置在第一晶体管区域TRR1中。在附图中，第一电源布线161的在第二方向DR2上延伸的一部分可以在第一方向DR1上突出，并且突出部分可以延伸为被设置在第一晶体管区域TRR1中。然而，本发明不限于此。
突出部分可以包括第一晶体管TR1的第一源极/漏极电极161a。例如，在第四导电层160的一些图案中，第一晶体管TR1的第一源极/漏极电极161a和第一电源布线161可以一体地形成。图案可以在与第一晶体管TR1的半导体图案131重叠的部分中用作第一晶体管TR1的第一源极/漏极电极161a，并且可以在不与第一晶体管TR1的半导体图案131重叠的部分中用作第一电源布线161。
在与第一晶体管TR1的半导体图案131重叠的部分中，第一晶体管TR1的第一源极/漏极电极161a可以通过接触孔CNT5电连接到第一晶体管TR1的半导体图案131，接触孔CNT5穿透层间绝缘层IDL、第二栅极绝缘层GI2和第一栅极绝缘层GI1以暴露第一晶体管TR1的半导体图案131。
数据布线162可以在平面上设置在一个像素PX的左侧。数据布线162可以在第二方向DR2上延伸。数据布线162可以延伸到被定位为在第二方向DR2上与一个像素PX相邻的另一像素PX。数据布线162的一部分可以设置在第二晶体管区域TRR2中。在附图中，在第二方向DR2上延伸的数据布线162的一部分在第一方向DR1上突出，并且突出部分可以延伸为被设置在第二晶体管区域TRR2中。然而，本发明不限于此。
突出部分可以包括第二晶体管TR2的第一源极/漏极电极162a。例如，在第四导电层160的一些图案中，第二晶体管TR2的第一源极/漏极电极162a和数据布线162可以一体地形成。图案可以在与第二晶体管TR2的半导体图案132重叠的部分中用作第二晶体管TR2的第一源极/漏极电极162a，并且可以在不与第二晶体管TR2的半导体图案132重叠的部分中用作数据布线162。
在与第二晶体管TR2的半导体图案132重叠的部分中，第二晶体管TR2的第一源极/漏极电极162a可以通过接触孔CNT6电连接到第二晶体管TR2的半导体图案132，接触孔CNT6穿透层间绝缘层IDL、第二栅极绝缘层GI2和第一栅极绝缘层GI1以暴露第二晶体管TR2的半导体图案132。
第一导电图案163可以在平面上设置在一个像素PX的中心周围。可以针对每个像素PX设置第一导电图案163。第一导电图案163的一部分可以设置在第一晶体管区域TRR1中，并且第一导电图案163的一部分可以用作第一晶体管TR1的第二源极/漏极电极161b。第一导电图案163的一部分可以与第一晶体管TR1的半导体图案131重叠。在重叠区域中，第一晶体管TR1的第二源极/漏极电极161b可以通过接触孔CNT7电连接到第一晶体管TR1的半导体图案131，接触孔CNT7穿透层间绝缘层IDL、第二栅极绝缘层GI2和第一栅极绝缘层GI1以暴露第一晶体管TR1的半导体图案131。
第二导电图案164可以在平面上设置在一个像素PX的下侧周围。可以针对每个像素PX设置第二导电图案164。第二导电图案164的一部分可以设置在第二晶体管区域TRR2中，并且第二导电图案164的一部分可以用作第二晶体管TR2的第二源极/漏极电极162b。第二导电图案164的一部分可以与第二晶体管TR2的半导体图案132重叠。在重叠区域中，第二晶体管TR2的第二源极/漏极电极162b可以通过接触孔CNT8电连接到第二晶体管TR2的半导体图案132，接触孔CNT8穿透层间绝缘层IDL、第二栅极绝缘层GI2和第一栅极绝缘层GI1以暴露第二晶体管TR2的半导体图案132。
第四导电层160可以包括从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中选择的至少一种金属。第四导电层160可以是单层膜或多层膜。例如，第四导电层160可以形成为具有Ti/Al/Ti、Mo/Al/Mo、Mo/AlGe/Mo或Ti/Cu的层叠结构。
过孔层VIA可以设置在第四导电层160上。过孔层VIA可以设置在第四导电层160上以完全覆盖第四导电层160的上表面。在过孔层VIA可以由有机层形成的情况下，尽管存在较低的台阶，但是过孔层VIA的上表面可以是平坦的。
过孔层VIA可以包括无机绝缘材料、有机绝缘材料或它们的组合，有机绝缘材料诸如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂、苯并环丁烯(BCB)。过孔层VIA还可以包括光敏材料，但是过孔层VIA的材料不限于此。
覆盖第四导电层160的钝化层(未示出)可以进一步设置在过孔层VIA下方。
阳极电极ANO可以设置在过孔层VIA上。阳极电极ANO可以针对每个像素PX单独地设置。阳极电极ANO可以通过接触孔CNT9电连接到第一晶体管TR1的第二源极/漏极电极161b，接触孔CNT9穿透过孔层VIA以暴露第一晶体管TR1的第二源极/漏极电极161b的一部分。阳极电极ANO可以设置在显示区域DA中，并且可以不设置在非显示区域NDA中。
阳极电极ANO可以具有层叠膜结构，在层叠膜结构中可以层叠有包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)或氧化铟(In2O3)的高功函数材料层和包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、铅(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)或它们的混合物的反射材料层。高功函数材料层可以设置在反射材料层上方以更靠近发光层EL。阳极电极ANO可以具有ITO/Mg、ITO/MgF、ITO/Ag或ITO/Ag/ITO的多层结构，但是本发明不限于此。
像素限定层PDL可以设置在阳极电极ANO上。像素限定层PDL可以包括部分地暴露阳极电极ANO的开口。像素限定层PDL可以包括有机绝缘材料、无机绝缘材料或它们的组合。例如，像素限定层PDL可以包括聚酰亚胺树脂、丙烯酸树脂、硅化合物和聚丙烯酸树脂中的至少一种。
发光层EL、阴极电极CAT和薄膜封装层170可以进一步设置在由像素限定层PDL暴露的阳极电极ANO上。
发光层EL可以包括有机材料层。发光层EL的有机材料层可以包括有机发光层，并且还可以包括空穴注入/传输层和/或电子注入/传输层。
阴极电极CAT可以设置在发光层EL上。阴极电极CAT可以是公共电极，所述公共电极可以与像素PX无关地整体设置。阳极电极ANO、发光层EL和阴极电极CAT可以构成发光元件OLED。
阴极电极CAT可以包括低功函数材料层，所述低功函数材料层包括Li、Ca、LiF、Al、Mg、Ag、Pt、Pd、Ni、Au、Nd、Ir、Cr、BaF、Ba、它们的化合物或它们的混合物(例如，Ag和Mg的混合物)。阴极电极CAT还可以包括设置在低功函数材料层上的透明金属氧化物层。
薄膜封装层170可以设置在阴极电极CAT上。薄膜封装层170可以包括第一无机层171、第一有机层172和第二无机层173。尽管未示出，但是在薄膜封装层170的端部处，第一无机层171和第二无机层173可以彼此接触。第一有机层172可以由第一无机层171和第二无机层173封装。
第一无机层171和第二无机层173中的每一个可以各自包括氮化硅、氧化硅、氧氮化硅或它们的组合。第一有机层172可以包括有机绝缘材料。
在下文中，将描述根据实施例的制造显示装置1的方法。
图8是根据实施例的制造显示装置的方法的流程图，并且图9至图18是示出根据实施例的制造显示装置的方法的工艺步骤的示意性截面图。
参照图8和图9，首先，可以在基体基底101的整个表面上形成屏障层102，并且可以在屏障层102上形成可以被图案化的第一导电层110(S01)。
可以通过掩模工艺形成可以被图案化的第一导电层110。例如，用于第一导电层110的材料层可以完全沉积在屏障层102上，并且如图9中所示，通过光刻工艺将用于第一导电层110的材料层图案化以形成包括第一下部导电图案111和第二下部导电图案112的第一导电层110。
随后，参照图10，可以在屏障层102上形成可以被图案化的牺牲层SFL(S02)。
可以通过掩模工艺形成可以被图案化的牺牲层SFL。例如，用于牺牲层SFL的材料层可以在覆盖第一导电层110的同时完全沉积在屏障层102上，并且如图10中所示，可以通过光刻工艺将用于牺牲层SFL的材料层图案化以形成牺牲层SFL。
牺牲层SFL可以设置在第一导电层110周围。牺牲层SFL可以设置在屏障层102上，并且同时可以设置在第一导电层110的侧表面上。图案化的牺牲层SFL的厚度(在第三方向DR3上的宽度)可以与第一导电层110的厚度(在第三方向DR3上的宽度)基本相同。在牺牲层SFL的上表面和第一导电层110的上表面之间可以不存在高度差。例如，牺牲层SFL的上表面可以与第一导电层110的上表面的延伸表面相同。
因此，设置在牺牲层SFL和第一导电层110上的下部绝缘层120(参照图11)的下表面可以是基本平坦的。因此，设置在牺牲层SFL和第一导电层110上的下部绝缘层120(参照图11)的上表面也可以是基本平坦的，并且设置在下部绝缘层120(参照图11)上的半导体层130(参照图12)也可以是基本平坦的。
牺牲层SFL可以包括钛(Ti)。然而，本发明不限于此，并且牺牲层SFL可以由光致抗蚀剂图案形成。可以通过灰化工艺等去除光致抗蚀剂图案。
随后，参照图11，可以在其上可以设置有图案化的第一导电层110和牺牲层SFL的屏障层102上形成图案化的下部绝缘层120(S03)。
图案化的下部绝缘层120可以通过掩模工艺形成。例如，用于下部绝缘层120的材料层可以完全沉积在屏障层102上以覆盖图案化的第一导电层110和牺牲层SFL，并且如图11中所示，可以通过光刻工艺将用于下部绝缘层120的材料层图案化以形成包括第一下部绝缘图案121、第二下部绝缘图案122和第三下部绝缘图案123的下部绝缘层120。
下部绝缘层120可以包括第一下部绝缘图案121、第二下部绝缘图案122和第三下部绝缘图案123，并且这些组件可以至少部分地分离。在分离的区域中，下部绝缘层120可以暴露牺牲层SFL的至少一部分。
随后，参照图12，可以在图案化的下部绝缘层120上形成图案化的半导体层130(S04)。
图案化的半导体层130可以通过掩模工艺形成。例如，用于半导体层130的材料层可以完全沉积在图案化的下部绝缘层120上，并且如图12中所示，可以通过光刻工艺将用于半导体层130的材料层图案化以形成包括第一半导体图案131和第二半导体图案132的半导体层130。
第一下部绝缘图案121可以设置在第一下部导电图案111和牺牲层SFL上，并且可以基本平坦而没有台阶。第二下部绝缘图案122可以设置在第二下部导电图案112和牺牲层SFL上，并且可以基本平坦而没有台阶。
随后，参照图13，可以通过蚀刻去除牺牲层SFL(S05)。
可以通过使用图案化的下部绝缘层120作为掩模湿法蚀刻牺牲层SFL来去除牺牲层SFL。换句话说，可以通过暴露牺牲层SFL的至少一部分的下部绝缘层120蚀刻和去除牺牲层SFL。在湿法蚀刻工艺中，可以使用氟化氢(HF)溶液，但是本发明不限于此。在蚀刻工艺中，氟化氢(HF)可以通过仅选择性地蚀刻牺牲层SFL而去除牺牲层SFL，并且可以保留其他组件。
由于可以去除牺牲层SFL，因此与牺牲层SFL重叠的第一下部绝缘图案121的一部分和第二下部绝缘图案122的一部分可以在厚度方向(第三方向DR3)上与下层的屏障层102间隔开，并且可以形成空间ES。因为即使在可能不存在支撑第一下部绝缘图案121和第二下部绝缘图案122的区域的配置的情况下第一下部绝缘图案121和第二下部绝缘图案122的大部分区域仍可以由第一下部导电图案111和第二下部导电图案112支撑，所以从第一下部绝缘图案121和第二下部绝缘图案122突出超过第一下部导电图案111和第二下部导电图案112的侧表面的区域可能不向下下降。
尽管在附图中未示出，但是在可以去除牺牲层SFL之后，可以根据上述结晶方法使第一半导体图案131和第二半导体图案132结晶。然而，本发明不限于此。在可以使第一半导体图案131和第二半导体图案132结晶之后，可以去除牺牲层SFL。
随后，参照图14，第一栅极绝缘层GI1可以完全沉积在其上可以设置有半导体层130的下部绝缘层120上，并且可以在第一栅极绝缘层GI1上形成第二导电层140(S06)。第一栅极绝缘层GI1可以完全沉积在其上可以设置有半导体层130的下部绝缘层120上，并且可以在第一栅极绝缘层GI1上形成图案化的第二导电层140。图案化的第二导电层140可以通过掩模工艺形成。例如，用于第二导电层140的材料层可以完全沉积在第一栅极绝缘层GI1上，并且如图14中所示，通过光刻工艺将用于第二导电层140的材料层图案化以形成包括第一栅极电极141、第二栅极电极142和电容器Cst(参照图3)的第二电极143的第二导电层140。
第一栅极绝缘层GI1可以覆盖图案化的下部绝缘层120的上表面和侧表面。第一栅极绝缘层GI1可以覆盖图案化的半导体层130的上表面和侧表面。第一栅极绝缘层GI1可以覆盖屏障层102的上表面的一部分。第一栅极绝缘层GI1可以定位在第一下部绝缘图案121、第二下部绝缘图案122和第三下部绝缘图案123之间。
随后，参照图15，第二栅极绝缘层GI2可以完全沉积在其上可以设置有第二导电层140的第一栅极绝缘层GI1上，并且可以在第二栅极绝缘层GI2上形成第三导电层150(S07)。
第二栅极绝缘层GI2可以完全沉积在其上可以设置有第二导电层140的第一栅极绝缘层GI1上，并且可以在第二栅极绝缘层GI2上形成图案化的第三导电层150。可以通过掩模工艺形成图案化的第三导电层150。例如，用于第三导电层150的材料层可以完全沉积在第二栅极绝缘层GI2上，并且如图15中所示，通过光刻工艺将用于第三导电层150的材料层图案化以形成包括电容器Cst(参照图3)的第一电极151的第三导电层150。
随后，参照图16，层间绝缘层ILD可以完全沉积在其上可以设置有第三导电层150的第二栅极绝缘层GI2上，并且可以在层间绝缘层ILD上形成第四导电层160(S08)。
首先，层间绝缘层ILD可以完全沉积在其上可以设置有第三导电层150的第二栅极绝缘层GI2上，并且可以形成暴露第一半导体图案131或第二半导体图案132的接触孔CNT5、CNT6、CNT7和CNT8。接触孔CNT5、CNT6、CNT7和CNT8可以通过掩模工艺形成。可以在层间绝缘层ILD上形成暴露第一半导体图案131的一部分或第二半导体图案132的一部分的光致抗蚀剂图案，并且可以使用光致抗蚀剂图案作为掩模蚀刻层间绝缘层ILD、第二栅极绝缘层GI2和第一栅极绝缘层GI1，以形成暴露第一半导体图案131的一部分或第二半导体图案132的一部分的接触孔CNT5、CNT6、CNT7和CNT8。
此后，可以在层间绝缘层ILD上形成图案化的第四导电层160。可以通过掩模工艺形成图案化的第四导电层160。例如，用于第四导电层160的材料层可以完全沉积在层间绝缘层ILD上。在沉积工艺中，可以将用于第四导电层160的材料层沉积直到接触孔CNT5、CNT6、CNT7和CNT8的内部。第一晶体管TR1的第一源极/漏极电极161a和第二源极/漏极电极161b以及第二晶体管TR2的第一源极/漏极电极162a和第二源极/漏极电极162b可以分别物理连接到和/或电连接到第一半导体图案131和第二半导体图案132。
随后，可以将光致抗蚀剂层涂覆到用于第四导电层160的材料层上，可以通过曝光和显影形成光致抗蚀剂图案，并且可以使用该光致抗蚀剂图案作为蚀刻掩模将用于第四导电层160的材料层图案化，以完成包括第一晶体管TR1的第一源极/漏极电极161a和第二源极/漏极电极161b以及第二晶体管TR2的第一源极/漏极电极162a和第二源极/漏极电极162b的第四导电层160。
随后，参照图17，可以在第四导电层160上形成过孔层VIA，并且可以在过孔层VIA上形成阳极电极ANO(S09)。
首先，可以将用于过孔层VIA的材料层涂覆到提供有第四导电层160的层间绝缘层ILD上，以形成用于覆盖第四导电层160的过孔层VIA。可以蚀刻过孔层VIA以形成穿透过孔层VIA的接触孔CNT9，以暴露第一晶体管TR1的第二源极/漏极电极161b的一部分。
在可以形成接触孔CNT9之后，可以形成阳极电极ANO。阳极电极ANO可以通过掩模工艺形成。例如，用于阳极电极ANO的材料层可以完全沉积在过孔层VIA上。在沉积过程中，可以将用于阳极电极ANO的材料层沉积直到接触孔CNT9的内部。因此，阳极电极ANO可以电连接到第一晶体管TR1的第二源极/漏极电极161b。随后，可以将光致抗蚀剂层涂覆到用于阳极电极ANO的材料层上，可以通过曝光和显影形成光致抗蚀剂图案，并且可以使用该光致抗蚀剂图案作为蚀刻掩模来蚀刻用于阳极电极ANO的材料层。如图17中所示，可以通过剥离或灰化工艺去除光致抗蚀剂图案，以完成图案化的阳极电极ANO。
随后，参照图18，可以在过孔层VIA上形成覆盖阳极电极ANO的图案化的像素限定层PDL(S10)。
详细地，像素限定层PDL可以包括例如包含光敏材料的有机材料。在涂覆用于像素限定层PDL的有机材料层之后，可以通过曝光和显影来形成图案化的像素限定层PDL。
像素限定层PDL可以沿着像素PX的边界形成，并且可以与阳极电极ANO部分地重叠。像素限定层PDL可以形成为与接触孔CNT9重叠。在阳极电极ANO部分地填充接触孔CNT9的内部空间而不完全填充接触孔CNT9的内部空间的情况下，像素限定层PDL可以完全填充接触孔CNT9的内部空间。
由于用于在像素限定层PDL上方制造发光层EL(参照图7)、阴极电极CAT(参照图7)和薄膜封装层170(参照图7)的方法可以是已知的，因此省略了用于制造组件的方法的描述。
在下文中，将描述其他实施例。在以下实施例中，对于与先前描述的组件相同的组件，省略或简化了重复描述，并且将描述差异。
图19是根据另一实施例的显示装置的一个像素的一部分的放大示意图。
参照图19，本实施例的显示装置的一个像素PX_1的下部绝缘层120_1与图4的实施例的下部绝缘层120的不同之处可以在于，下部绝缘层120_1可以包括第一下部绝缘图案121、第二下部绝缘图案122和第三下部绝缘图案123，并且第一下部绝缘图案121、第二下部绝缘图案122和第三下部绝缘图案123可以一体地形成。尽管在图19中未示出第二下部绝缘图案122，但是可以等同地应用将在下面描述的第一下部绝缘图案121的描述。
具体地，根据本实施例的下部绝缘层120_1可以包括第一下部绝缘图案121、第二下部绝缘图案122和第三下部绝缘图案123，并且第一下部绝缘图案121、第二下部绝缘图案122和第三下部绝缘图案123可以部分地彼此分离，并且可以设置为延伸到彼此。
在上述制造显示装置的方法中，分离的区域可以暴露牺牲层SFL(参照图11和图13)的至少一部分，并且即使在第一下部绝缘图案121和第三下部绝缘图案123可以一体地形成的情况下，也可以蚀刻和去除牺牲层SFL(参照图11和图13)。因此，可以在第一下部导电图案111周围形成空间ES。
即使在第一导电层110可以设置在半导体层130下方的情况下，第一下部绝缘图案121和第二下部绝缘图案122也可以设置为基本平坦的，并且设置在第一下部绝缘图案121上的第一半导体图案131和设置在第二下部绝缘图案122上的第二半导体图案132也可以设置为平坦而没有台阶。
图20是根据另一实施例的显示装置的示意性截面图。
参照图20，根据本实施例的显示装置1_2与图17的实施例的显示装置1的不同之处可以在于，显示装置1_2的第二晶体管TR2的沟道区132c可以在厚度方向(第三方向DR3)上与空间ES_2重叠。
具体地，根据本实施例的显示装置1_2的第二下部绝缘图案122_2可以包括与第二下部导电图案112_2重叠的重叠区域122a和不与第二下部导电图案112_2重叠的非重叠区域122c。根据本实施例的空间ES_2可以定位在第二下部导电图案112_2之间。例如，非重叠区域122c可以设置在重叠区域122a之间。第二下部绝缘图案122_2的重叠区域122a可以在厚度方向(第三方向DR3)上与下层的第二下部导电图案112_2和第二晶体管TR2的上覆的半导体图案132重叠。
然而，第二晶体管TR2的沟道区132c在厚度方向(第三方向DR3)上不与下层的第二下部导电图案112_2重叠，并且可以在厚度方向上与空间ES_2重叠。第二晶体管TR2的第一源极/漏极区132a和第二源极/漏极区132b可以在厚度方向(第三方向DR3)上与下层的第二下部导电图案112_2重叠。因此，第二晶体管TR2的半导体图案132可以由下层的第二下部导电图案112_2支撑，并且第二晶体管TR2的沟道区132c可以不向下下降。
然而，空间ES_2可以不设置在第一下部绝缘图案121下方。例如，第一下部导电图案111_2可以设置在第一下部绝缘图案121下方，但是第一下部导电图案111_2可以与上覆的第一下部绝缘图案121和第一晶体管TR1的上覆的半导体图案131完全重叠。
即使在第一导电层110可以设置在半导体层130下方的情况下，第一下部绝缘图案121和第二下部绝缘图案122也可以设置为基本平坦的，并且设置在第一下部绝缘图案121上的第一半导体图案131和设置在第二下部绝缘图案122上的第二半导体图案132也可以设置为平坦而没有台阶。此外，由于可以将空间ES_2设置在作为开关晶体管的第二晶体管TR2的沟道区132c下方，因此可以增加沟道区132c的载流子迁移率。结果，可以进一步改善第二晶体管TR2的开关特性。
在结束详细描述时，本领域技术人员将理解，可以在基本不脱离本公开的原理的情况下对实施例进行许多变化和修改。因此，所公开的本发明的实施例仅在一般性和描述性的意义上使用，而不是出于限制的目的。

Claims (20)

1.一种显示装置，其中，所述显示装置包括：
下部导电图案，所述下部导电图案设置在基底上；
下部绝缘层，所述下部绝缘层设置在所述下部导电图案上，所述下部绝缘层包括第一下部绝缘图案，所述第一下部绝缘图案包括：
与所述下部导电图案重叠的重叠区域；以及
突出区域；
半导体图案，所述半导体图案设置在所述第一下部绝缘图案上并具有侧表面，所述侧表面与所述第一下部绝缘图案的侧表面对准或者从所述第一下部绝缘图案的所述侧表面向内设置；
栅极绝缘层，所述栅极绝缘层设置在所述半导体图案上；
栅极电极，所述栅极电极设置在所述栅极绝缘层上；以及
空的空间，所述空的空间设置在所述基底和所述第一下部绝缘图案的所述突出区域之间。
2.根据权利要求1所述的显示装置，其中，
所述下部绝缘层还包括第二下部绝缘图案，
分离区域设置在所述第一下部绝缘图案和所述第二下部绝缘图案之间，并且
所述第一下部绝缘图案和所述第二下部绝缘图案由所述分离区域至少部分地分离。
3.根据权利要求2所述的显示装置，其中，所述分离区域暴露所述空的空间的至少一部分。
4.根据权利要求3所述的显示装置，其中，所述栅极绝缘层设置在所述分离区域中。
5.根据权利要求2所述的显示装置，其中，所述第二下部绝缘图案不与所述半导体图案重叠。
6.根据权利要求2所述的显示装置，其中，
所述第一下部绝缘图案和所述第二下部绝缘图案完全分离，
所述第一下部绝缘图案具有岛状，并且
所述第二下部绝缘图案围绕所述第一下部绝缘图案。
7.根据权利要求1所述的显示装置，其中，所述半导体图案的所述侧表面的至少一部分相对于所述下部导电图案的侧表面向外突出。
8.根据权利要求7所述的显示装置，其中，
所述半导体图案包括与所述栅极电极重叠的沟道区，并且
所述沟道区与所述下部导电图案重叠。
9.根据权利要求8所述的显示装置，其中，
所述半导体图案包括分别设置在所述沟道区的一侧和另一侧的第一源极或漏极区和第二源极或漏极区，并且
所述第一源极或漏极区和所述第二源极或漏极区与所述空的空间重叠。
10.根据权利要求1所述的显示装置，其中，
所述空的空间的上部由所述第一下部绝缘图案的所述突出区域的下表面限定，
所述空的空间的侧部由所述下部导电图案的侧表面限定，并且
所述空的空间的另一侧部由所述栅极绝缘层限定。
11.根据权利要求10所述的显示装置，其中，所述显示装置还包括：
屏障层，所述屏障层设置在所述基底和所述下部导电图案之间，
其中，所述空的空间的下部由所述屏障层的上表面限定。
12.根据权利要求10所述的显示装置，其中，所述空的空间的高度等于所述下部导电图案的厚度。
13.根据权利要求1所述的显示装置，其中，所述显示装置还包括：
上部绝缘层，所述上部绝缘层设置在所述栅极电极上；和
信号线，所述信号线设置在所述上部绝缘层上并电连接到所述半导体图案，
其中，所述信号线是第一电源线和数据线之一。
14.根据权利要求13所述的显示装置，其中，所述显示装置还包括：
第一源极或漏极电极以及第二源极或漏极电极，其中，
所述第一源极或漏极电极、所述第二源极或漏极电极以及所述信号线设置在同一层上，并且
所述下部导电图案电连接到所述栅极电极，或者电连接到所述第一源极或漏极电极和所述第二源极或漏极电极中的一个。
15.一种制造显示装置的方法，其中，所述方法包括：
在基底上形成下部导电图案；
在所述基底上形成牺牲层，所述牺牲层具有与所述下部导电图案的上表面的延伸表面相同的上表面；
在所述下部导电图案和所述牺牲层上形成下部绝缘图案，所述下部绝缘图案包括与所述下部导电图案重叠的重叠区域和与所述牺牲层重叠的突出区域；
在所述下部绝缘图案上形成半导体图案；
去除所述牺牲层，以在所述基底和所述下部绝缘图案的所述突出区域之间形成空的空间；以及
使所述半导体图案结晶。
16.根据权利要求15所述的方法，其中，
所述去除所述牺牲层包括湿法蚀刻所述牺牲层，
在所述湿法蚀刻中使用的蚀刻剂包括氟化氢，并且
所述牺牲层包括钛。
17.根据权利要求15所述的方法，其中，
所述半导体图案与所述下部绝缘图案完全重叠，并且
所述下部绝缘图案与所述下部导电图案和所述空的空间重叠。
18.根据权利要求17所述的方法，其中，所述下部导电图案的厚度等于所述空的空间的高度。
19.根据权利要求15所述的方法，其中，所述半导体图案的侧表面的至少一部分相对于所述下部导电图案的侧表面向外突出。
20.根据权利要求15所述的方法，其中，
所述空的空间的上部由所述下部绝缘图案的所述突出区域的下表面限定，
所述空的空间的侧部由所述下部导电图案的侧表面限定，并且
所述空的空间的另一侧部由栅极绝缘层限定。
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