KR102283814B1 - 반도체 장치 - Google Patents

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Abstract

전기 특성의 변화가 억제되고 산화물 반도체를 포함하는 트랜지스터를 사용한 반도체 장치의 신뢰도가 개선된다. 반도체 장치는 절연 표면 상에 산화물 반도체막, 절연 표면 및 산화물 반도체막 상에 산화 방지막, 산화 방지막과 접하고 있는 한 쌍의 전극, 한 쌍의 전극 상에 게이트 절연막, 및 게이트 절연막 상 그리고 산화물 반도체막과 중첩하고 있는 게이트 전극을 포함한다. 산화 방지막에 있어서, 한 쌍의 전극과 중첩하는 영역의 폭은 한 쌍의 전극과 중첩하고 있지 않은 영역의 폭보다 길다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 일 실시형태는 전계-효과 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
또한, 본 발명의 일 실시형태는 상기 기술 분야에 제한되는 것은 아니다. 본 명세서 등에 개시된 본 발명의 일 실시형태의 기술 분야는 물건, 방법, 또는 제조방법에 관한 것이다. 또한, 본 발명의 일 실시형태는 공정, 기계, 제조, 또는 물질의 조성에 관한 것이다. 구체적으로, 본 명세서에 개시된 본 발명의 일 실시형태의 기술 분야의 예로는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 메모리 장치, 그들 중 어느 하나를 구동하기 위한 방법, 및 그들 중 어느 하나를 제조하기 위한 방법을 포함한다.
본 명세서 등에 있어서, 반도체 장치란 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터, 반도체 회로, 연산 장치, 및 메모리 장치와 같은 반도체 소자는 각각 반도체 장치의 일 실시형태이다. 화상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 전력 발생 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함), 및 전자 장치는 각각 반도체 장치를 포함할 수 있다.
액정 표시 장치 및 발광 표시 장치로 대표되는 대부분의 평판 표시에 사용되는 트랜지스터는 유리 기판 상에 제공되는 비정질 실리콘, 단결정 실리콘, 및 다결정질 실리콘과 같은 실리콘 반도체를 사용하여 형성된다. 또한, 이러한 실리콘 반도체를 채용하는 이러한 트랜지스터는 직접 회로(IC) 등에 사용된다.
최근, 실리콘 반도체 대신에 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목받아 왔다. 또한, 본 명세서에서 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라 불린다.
예를 들면, 트랜지스터가 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물을 사용하여 제조되고 트랜지스터가 표시 장치 화소의 스위칭 소자 등으로서 사용되는 기술이 개시되어 있다(특허문헌 1 및 2 참조).
특히 산화물 반도체에서 수소가 캐리어의 공급원이라고 지적되어 왔다. 따라서, 산화물 반도체를 형성할 때에 수소가 산화물 반도체로 침입하는 것을 방지하기 위해 몇몇 조치가 필요하다. 또한, 산화물 반도체막 또는 산화물 반도체와 접하는 게이트 절연막에 함유되는 수소의 양을 감소시킴으로써 임계 전압의 변화가 억제된다(특허문헌 3 참조).
일본 공개특허출원 제2007-123861호 일본 공개특허출원 제2007-096055호 일본 공개특허출원 제2009-224479호
그러나, 수소와 마찬가지로 질소는 캐리어 공급원이 된다. 따라서, 다량의 질소가 산화물 반도체막과 접하는 막에 함유되는 경우, 산화물 반도체막을 포함하는 트랜지스터의 전기 특성이 달라진다: 대표예로 트랜지스터의 임계 전압이 시프트된다. 또한, 트랜지스터 중에서도 전기 특성이 달라진다는 점에서 문제가 있다.
산화물 반도체막의 산소 결손을 감소시키기 위해서, 산소는 산화물 반도체막에 공급될 필요가 있다. 다만, 산소가 산화물 반도체막에 직접적으로 첨가되는 경우, 산화물 반도체막의 결정 구조는 무질서해지고, 이것은 결정도의 감소를 야기한다. 따라서, 산화물 반도체막과 접하는 막에 산소를 첨가하여, 막에서 산화물 반도체막으로 산소가 공급되게 할 수 있다.
그러나, 산화물 반도체막과 접하는 막은 질소를 함유할 수 있다. 이러한 막에 산소가 첨가되는 경우, 질소 산화물(일산화질소 및 이산화질소로 대표됨)이 발생되고, 이 경우 산화물 반도체 막과 접하는 막의 질소 산화물은 막과 산화물 반도체막 사이의 계면에서 트랩 준위를 형성하므로, 트랜지스터의 전기 특성이 달라진다.
본 발명의 일 실시형태의 하나의 목적은 전기 특성의 변화를 억제하고 산화물 반도체를 포함하는 트랜지스터를 사용하여 반도체 장치의 신뢰도를 개선시키는 것이다. 본 발명의 일 실시형태의 또 다른 목적은 저전력 소비를 가진 반도체 장치를 제공하는 것이다. 본 발명의 일 실시형태의 또 다른 목적은 신규한 반도체 장치를 제공하는 것이다. 또한, 이들 목적의 설명은 다른 목적의 존재를 방해하지 않는다. 본 발명의 일 실시형태에 있어서, 모든 목적을 달성할 필요는 없다. 다른 목적은 본 명세서의 설명, 도면, 청구항 등으로부터 분명해질 것이고 그것으로부터 유래될 수 있다.
본 발명의 일 실시형태는 절연 표면 상에 산화물 반도체막을 포함하는 반도체 장치, 절연 표면 및 산화물 반도체막 상에 산화 방지막, 산화 방지막과 접하는 한 쌍의 전극, 한 쌍의 전극 상에 게이트 절연막, 및 게이트 절연막 상에 존재하고 산화물 반도체막과 중첩하는 게이트 전극이다. 산화 방지막에 있어서, 한 쌍의 전극과 중첩되는 영역의 폭은 한 쌍의 전극과 중첩되지 않는 영역의 폭보다 길다.
상기 구조에 있어서, 산화물 반도체막은 산화 방지막으로서 기능할 수 있다.
본 발명의 또 다른 실시형태는 절연 표면 상에 산화물 반도체막을 포함하는 반도체 장치, 산화물 반도체막과 접하는 한 쌍의 전극, 한 쌍의 전극 상에 게이트 절연막, 및 게이트 절연막 상에 존재하고 산화물 반도체막과 중첩하는 게이트 전극이다. 산화물 반도체막에 있어서, 한 쌍의 전극과 중첩되는 영역의 폭은 한 쌍의 전극과 중첩되지 않는 영역의 폭보다 길다.
상기 구조에 있어서, 도전막 및 베이스 절연막은 절연 표면과 산화물 반도체막 사이에 포함될 수 있다. 도전막은 절연 표면과 접할 수 있다. 베이스 절연막은 절연 표면 및 산화물 반도체막과 접할 수 있다.
상기 구조에 있어서, 게이트 절연막 및 베이스 절연막 중 적어도 하나의 전자 스핀 공명 스펙트럼에서 2.037 이상 및 2.039 이하의 g 인자에서 나타나는 제 1 신호, 2.001 이상 및 2.003 이하의 g 인자에서 나타나는 제 2 신호, 및 1.964 이상 및 1.966 이하의 g 인자에서 나타나는 제 3 신호가 관찰된다.
상기 구조에 있어서, 게이트 절연막 및 베이스 절연막 중 적어도 하나는 1×1020 원자/㎤ 미만의 질소 밀도를 가진 부분을 포함한다.
상기 구조에 있어서, 게이트 절연막 및 베이스 절연막 중 적어도 하나는 5×1020 원자/㎤ 미만의 수소 농도를 가진 부분을 포함한다.
상기 구조에 있어서, 질소 산화물에 기인되는 신호는 전자 스핀 공명 스펙트럼에서 게이트 절연막 및 베이스 절연막 중 적어도 하나에서 관찰된다.
상기 구조에 있어서, 질소 산화물은 일산화질소 또는 이산화질소이다.
본 발명의 일 실시형태는 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 억제시킬 수 있고 신뢰도를 개선시킬 수 있다. 본 발명의 일 실시형태는 저전력 소비를 가진 반도체 장치를 제공할 수 있다. 본 발명의 일 실시형태는 신규한 반도체 장치를 제공할 수 있다. 또한, 이들 효과의 설명은 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 실시형태에 있어서, 모든 효과를 얻을 필요는 없다. 다른 효과는 명세서의 설명, 도면, 청구항 등으로부터 분명해질 것이고 그것으로부터 유래될 수 있다.
도 1(A)~1(C)은 트랜지스터를 도시하는 상면도 및 단면도이다.
도 2(A)~2(C)는 트랜지스터를 형성하기 위한 방법을 도시한다.
도 3(A)~3(C)은 트랜지스터를 형성하기 위한 방법을 도시한다.
도 4(A)~4(D)는 트랜지스터를 형성하기 위한 방법을 도시한다.
도 5(A)~5(C)는 트랜지스터를 도시하는 상면도 및 단면도이다.
도 6(A)~6(C)은 각각 트랜지스터를 도시하는 단면도이다.
도 7(A)~7(C)은 트랜지스터를 도시하는 상면도 및 단면도이다.
도 8(A)~8(D)은 각각 트랜지스터의 밴드 구조를 나타낸다.
도 9(A) 및 9(B)는 트랜지스터를 도시하는 단면도이다.
도 10(A)~10(C)은 각각 트랜지스터를 도시하는 단면도이다.
도 11(A)~11(C)은 각각 트랜지스터를 도시하는 단면도이다.
도 12(A)~12(C)는 각각 트랜지스터를 도시하는 단면도이다.
도 13(A)~13(C)은 트랜지스터를 도시하는 상면도 및 단면도이다.
도 14(A)~14(C)는 트랜지스터를 형성하기 위한 방법을 도시한다.
도 15(A)~15(C)는 트랜지스터를 형성하기 위한 방법을 도시한다.
도 16(A)~16(C)은 각각 트랜지스터를 도시하는 단면도이다.
도 17(A)~17(C)은 트랜지스터를 도시하는 상면도 및 단면도이다.
도 18(A)~18(C)은 각각 트랜지스터를 도시하는 단면도이다.
도 19(A)~19(C)는 각각 트랜지스터를 도시하는 단면도이다.
도 20(A)~20(C)은 각각 트랜지스터를 도시하는 단면도이다.
도 21(A) 및 21(B)은 형성 에너지와 전이 준위 사이의 관계 및 결함의 전자 배치를 도시한다.
도 22는 페르미 준위의 변화 및 결함의 전하 상태의 변화를 도시한다.
도 23은 c-SiO2의 결정질 모델을 나타낸다.
도 24는 c-SiO2 모델의 틈새로 NO2가 도입되는 모델을 나타낸다.
도 25는 c-SiO2 모델의 틈새로 N2O가 도입되는 모델을 나타낸다.
도 26은 c-SiO2 모델의 틈새로 NO가 도입되는 모델을 나타낸다.
도 27은 c-SiO2 모델의 틈새로 N 원자가 도입되는 모델을 나타낸다.
도 28은 밴드 다이어그램이다.
도 29(A) 및 29(B)는 각각 클러스터 구조의 모델을 나타낸다.
도 30은 트랜지스터의 임계 전압을 양의 방향으로 시프트시키는 현상의 메카니즘을 도시한다.
도 31(A)~31(D)은 벌크 모델을 도시한다.
도 32는 모델의 구조를 도시한다.
도 33(A) 및 33(B)은 VOH의 형성 에너지와 전이 준위 사이의 관계 및 VOH의 열역학적 전이 준위를 도시한다.
도 34는 VOH의 캐리어 밀도와 결함 밀도 사이의 관계를 나타낸다.
도 35는 산화물 반도체막 내부 및 산화물 반도체막 계면 근방의 DOS의 밴드 구조를 도시한다.
도 36은 암 상태에서 산화물 반도체막을 포함하는 트랜지스터의 열화를 나타내는 그래프이다.
도 37은 암 상태에서 산화물 반도체막을 포함하는 트랜지스터의 열화를 도시한다.
도 38은 광 조사 하에서 산화물 반도체막을 포함하는 트랜지스터의 열화를 나타내는 그래프이다.
도 39는 광 조사 하에서 산화물 반도체막을 포함하는 트랜지스터의 열화를 도시한다.
도 40은 광 조사 하에서 산화물 반도체막을 포함하는 트랜지스터의 열화를 도시한다.
도 41(A)~41(F)은 산화물 반도체막이 진성화되도록 고순도화된 모델을 도시한다.
도 42(A)~42(D)는 CAAC-OS막 단면의 Cs-보정된 고해상도 TEM상 및 CAAC-OS막의 단면 모식도이다.
도 43(A)~43(D)은 CAAC-OS막 평면의 Cs-보정된 고해상도 TEM상이다.
도 44(A)~44(C)는 XRD에 의한 CAAC-OS막 및 단결정 산화물 반도체막의 구조 분석을 나타낸다.
도 45(A) 및 45(B)는 CAAC-OS막의 전자 회절 패턴을 나타낸다.
도 46은 전자 조사에 의해 유도된 In-Ga-Zn 산화물의 결정부 변화를 나타낸다.
도 47(A) 및 47(B)은 CAAC-OS막 및 nc-OS막의 증착 모델을 나타내는 모식도이다.
도 48(A)~48(C)은 InGaZnO4 결정 및 펠릿을 나타낸다.
도 49(A)~49(D)는 CAAC-OS막의 증착 모델을 나타내는 모식도이다.
도 50(A)~50(D)은 각각 반도체 장치를 도시하는 단면도 및 회로도이다.
도 51(A)~51(C)은 각각 메모리 장치를 도시하는 회로도 및 단면도이다.
도 52는 RF 태그의 구성예를 도시한다.
도 53은 CPU의 구성예를 도시한다.
도 54는 메모리 소자의 회로 다이어그램이다.
도 55(A)는 표시 장치의 구성예를 도시하고 도 55(B) 및 55(C)는 화소의 회로 다이어그램이다.
도 56은 표시 모듈을 도시한다.
도 57(A)~57(F)은 각각 전자 장치를 도시한다.
도 58(A)~58(F)은 각각 RF 장치의 적용예를 도시한다.
도 59(A)~59(C)는 ESR 측정결과를 나타낸다.
도 60은 ESR 측정결과를 나타낸다.
도 61은 TDS 분석의 측정결과를 나타낸다.
도 62는 TDS 분석의 측정결과를 나타낸다.
도 63은 TDS 분석의 측정결과를 나타낸다.
도 64는 산소 분압과 각 분자량에 따라 방출된 가스량 사이에 관계를 나타낸다.
도 65는 임계 전압의 변동 및 시프트값의 차이를 나타낸다.
도 66은 임계 전압의 변동 및 3개 신호의 스핀 밀도의 합 및 산화질화 실리콘막으로부터 방출된 질화 산화물과 산소의 양에 따르는 시프트값의 상관관계를 나타낸다.
도 67은 SIMS의 측정결과를 나타낸다.
도 68은 SIMS의 측정결과를 나타낸다.
도 69(A) 및 69(B)는 단면 STEM상이다.
도 70(A) 및 70(B)은 각각 비교예의 전기 특성을 나타낸다.
도 71(A)~71(C)은 각각 실시예 시료의 전기 특성을 나타낸다.
도 72(A) 및 72(B)는 각각 실시예 시료의 전기 특성을 나타낸다.
도 73(A) 및 73(B)은 각각 실시예 시료의 전기 특성을 나타낸다.
본 발명의 실시형태는 도면을 참조하여 상세하게 후술된다. 또한, 본 발명은 하기 설명에 제한되는 것은 아니고, 본 발명의 취지 및 범위에서 벗어나는 것 없이 그 형태 및 세부사항을 다양하게 변화시킬 수 있다는 것이 당업자에게 용이하게 이해된다. 따라서, 본 발명은 하기 실시형태 및 실시예의 설명에 제한되어 해석되는 것은 아니다. 또한, 하기 실시형태 및 실시예에서, 동일한 부분 또는 유사한 기능을 갖는 부분은 상이한 도면에서 동일한 참조 번호 또는 동일한 해칭 패턴에 의해 나타나고, 그 설명은 반복되지 않는다.
또한, 본 명세서에 기재된 각각의 도면에서, 각 구성 요소의 크기, 막 두께, 또는 영역은 명료화를 위해 과장되는 경우가 있다. 따라서, 본 발명의 실시형태는 이러한 규모에 제한되는 것은 아니다.
또한, 본 명세서에서 "제 1", "제 2", 및 "제 3"과 같은 용어는 구성 요소 중에서 혼동을 피하기 위해서 사용되고, 용어는 수적으로 구성 요소를 제한하지 않는다. 따라서, 예를 들면 용어 "제 1"은 용어 "제 2", "제 3" 등으로 적절하게 대체될 수 있다.
"소스" 및 "드레인"의 기능은, 예를 들면 회로 동작에서 전류 흐름의 방향이 변화되는 경우 가끔 서로 대체된다. 따라서, 용어 "소스" 및 "드레인"은 본 명세서에서 각각 드레인 및 소스를 나타내는데 사용된다.
또한, 전압이란 2점 전위 간의 차이를 말하고, 전위란 정전기장의 주어진 일점에서 단위 전하의 정전기 에너지(전기력에 의한 위치에너지)를 말한다. 또한, 일반적으로 일점의 전위와 기준 전위(예를 들면, 접지 전위) 간의 차이는 단순하게 전위 또는 전압이라 불리고, 전위 및 전압은 동의어로서 사용되는 경우가 많다. 따라서, 본 명세서에서, 전위는 전압이라 바꾸어 말할 수 있고 전압은 달리 특정하지 않는 한 전위라 바꾸어 말할 수 있다.
또한, 산화물 반도체막을 포함하는 트랜지스터는 n-채널 트랜지스터이므로; 본 명세서에서 게이트 전압이 0V인 경우 드레인 전류가 그 안에서 흐르지 않는 것으로 간주될 수 있는 트랜지스터는 노멀리-오프 특성을 갖는 트랜지스터라 정의된다. 반대로, 게이트 전압이 0V인 경우 드레인 전류가 그 안에서 흐르는 것으로 간주될 수 있는 트랜지스터는 노멀리-온 특성을 갖는 트랜지스터라 정의된다.
또한, 채널 길이란, 예를 들면 트랜지스터의 상면도에 있어서 산화물 반도체막(또는 트랜지스터가 온인 경우 산화물 반도체막에 전류가 흐르는 부분)과 게이트 전극이 서로 중첩하는 영역 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에 있어서, 모든 영역에서의 채널 길이가 반드시 동일할 필요는 없다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값에 제한되지 않는 경우가 있다. 따라서, 본 명세서에서 채널 길이는 채널이 형성되는 영역에서의 값, 최대값, 최소값, 또는 평균값 중의 어느 하나이다.
채널 폭이란, 예를 들면 산화물 반도체막(또는 트랜지스터가 온인 경우 산화물 반도체막에 전류가 흐르는 부분)과 게이트 전극이 서로 중첩하는 영역 또는 채널이 형성되는 영역에서의 소스 또는 드레인의 폭을 말한다. 하나의 트랜지스터에 있어서, 모든 영역에서의 채널 폭이 반드시 동일할 필요는 없다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 제한되지 않는 경우가 있다. 따라서, 본 명세서에서 채널 폭은 채널이 형성되는 영역에서의 값, 최대값, 최소값, 또는 평균값 중의 어느 하나이다.
또한, 트랜지스터 구조에 따라 채널이 실제로 형성되는 영역에서의 채널 폭(이하, 유효 채널 폭이라 불림)은 트랜지스터의 상면도에 나타낸 채널 폭(이하, 겉보기 채널 폭이라 불림)과 다른 경우가 있다. 예를 들면, 3차원 구조를 갖는 트랜지스터에서 유효 채널 폭은 트랜지스터의 상면도에 나타낸 겉보기 채널 폭보다 크고, 그것의 영향은 무시할 수 없는 경우가 있다. 예를 들면, 3차원 구조를 갖는 소형화된 트랜지스터에서 산화물 반도체막의 측면에 형성된 채널 영역의 비율은 산화물 반도체막의 상면에 형성된 채널 영역의 비율보다 높은 경우가 있다. 그 경우에 있어서, 채널이 실제로 형성되는 경우 얻어지는 유효 채널 폭은 상면도에 나타낸 겉보기 채널 폭보다 크다.
3차원 구조를 갖는 트랜지스터에서 유효 채널 폭을 측정하기 어려운 경우가 있다. 예를 들면, 설계값으로부터 유효 채널 폭의 추정은 산화물 반도체막의 형상이 알려져 있는 가정을 필요로 한다. 따라서, 산화물 반도체막의 형상이 정확하게 알려져 있지 않은 경우에 유효 채널 폭을 정확하게 측정하기가 어렵다.
따라서, 본 명세서에서 트랜지스터의 상면도에 있어서, 겉보기 채널 폭, 즉 산화물 반도체막과 게이트 전극이 서로 중첩하는 영역에서의 소스 또는 드레인의 폭은 둘러싸인 채널 폭(SCW)이라 불리는 경우가 있다. 또한, 본 명세서에서 용어 "채널 폭"이 단순하게 사용되는 경우에 그것은 둘러싸인 채널 폭 또는 겉보기 채널 폭을 나타낼 수 있다. 또한, 본 명세서에서 용어 "채널 폭"이 단순하게 사용되는 경우에 그것은 유효 채널 폭을 나타내는 경우가 있다. 또한, 채널 길이, 채널 폭, 유효 채널 폭, 겉보기 채널 폭, 둘러싸인 채널 폭 등의 값은 단면 TEM상 등을 얻어 해석함으로써 결정될 수 있다.
또한, 트랜지스터의 전계-효과 이동도, 채널 폭 당 전류값 등이 산출에 의해 얻어지는 경우 둘러싸인 채널 폭은 산출용으로 사용될 수 있다. 그 경우에 있어서, 값은 유효 채널 폭을 사용하여 산출되는 것과 다를 수 있는 경우가 있다.
본 명세서에 있어서, 용어 "평행"이란 2개의 직선 사이에 형성된 각이 -10°이상 및 10°이하이므로, 각이 -5°이상 및 5°이하인 경우도 포함한다는 것을 나타낸다. 용어 "실질적으로 평행"이란 2개의 직선 사이에 형성된 각이 -30°이상 및 30°이하인 것을 나타낸다. 용어 "수직"이란 2개의 직선 사이에 형성된 각이 80°이상 및 100°이하이므로, 각이 85°이상 및 95°이하인 경우를 포함한다는 것을 나타낸다. 용어 "실질적으로 수직"이란 2개의 직선 사이에 형성된 각이 60°이상 및 120°이하인 것을 나타낸다.
본 명세서에 있어서, 삼방정계 및 능면정계는 육방정계에 포함된다.
(실시형태 1)
본 실시형태에 있어서, 본 발명의 일 실시형태의 반도체 장치 및 반도체 장치를 제조하기 위한 방법에 대해서 도면을 참조하여 설명한다. 본 실시형태에 기재된 트랜지스터(10)는 이중 게이트 구조를 갖는다.
<1. 트랜지스터의 구조>
도 1(A)~1(C)은 반도체 장치에 포함되는 트랜지스터(10)의 상면도 및 단면도이다. 도 1(A)은 트랜지스터(10)의 상면도이고, 도 1(B)은 도 1(A)의 일점쇄선 A1-A2를 따라 취해진 단면도이며, 도 1(C)은 도 1(A)의 일점쇄선 A3-A4를 따라 취해진 단면도이다. 도 1(A)~1(C)에 있어서, 이해를 용이하게 하기 위해서 몇몇 구성 요소를 확대, 크기 감소, 또는 생략한다. 몇몇 경우에 있어서, 일점쇄선 A1-A2의 방향을 채널 길이 방향이라 불리고, 일점쇄선 A3-A4의 방향을 채널 폭 방향이라 부른다.
도 1(A)~1(C)에 도시된 트랜지스터(10)는 기판(11) 상에 도전막(12), 기판(11)과 도전막(12) 상에 베이스 절연막(13), 베이스 절연막(13) 상에 산화물 반도체막(14), 베이스 절연막(13) 및 산화물 반도체막(14)과 접하는 산화 방지막(20), 산화 방지막(20) 상에 한 쌍의 전극(15, 16), 한 쌍의 전극(15, 16) 상에 게이트 절연막(17), 및 게이트 절연막(17)을 통해서 산화물 반도체막(14)과 중첩하는 게이트 전극(18)을 포함한다. 절연막(19)은 게이트 절연막(17) 및 게이트 전극(18) 상에 형성될 수 있다.
절연막(19)은 산소, 수소, 물 등을 차단하는 배리어막으로서 기능한다. 이것은 절연막(19)이 수소 및 물을 외부로부터 산화물 반도체막(14)을 침입하는 것을 방지할 수 있고 산화물 반도체막의 산소가 외부에 방출되는 것을 방지할 수 있다는 것을 의미한다.
산화 방지막(20)은 한 쌍의 전극(15, 16) 하에 직접적으로 제공된다. 산화 방지막(20)은 베이스 절연막(13)으로부터 방출되는 산소에 의해 유도된 한 쌍의 전극의 산화를 억제한다. 이런 이유로 인해, 산화로 인한 한 쌍의 전극(15, 16)의 부피 팽창을 억제할 수 있고 게이트 절연막(17)과 한 쌍의 전극(15, 16)의 피복성을 개선시킬 수 있다.
산화 방지막(20)에 있어서, 한 쌍의 전극(15, 16)과 중첩하는 영역의 폭은 한 쌍의 전극(15, 16)과 중첩하지 않는 영역의 폭보다 길다. 따라서, 트랜지스터의 소형화로 이어지는 한 쌍의 전극(15, 16)과 중첩하지 않는 영역의 폭은 짧을 수 있고, 접촉 내성의 감소로 이어지는 산화 방지막(20)이 한 쌍의 전극(15, 16)과 접하는 영역의 부분이 증가될 수 있다.
산화 방지막(20)으로서, 베이스 절연막(13)에서의 산소가 한 쌍의 전극(15, 16)에 도달하는 것을 방지하는 어느 하나의 막이 사용될 수 있다. 예를 들면, 1:1:1, 1:3:4, 1:3:6, 1:3:8, 또는 1:4:5의 원자비에서 In, Ga, 및 Zn을 함유하는 타겟을 사용하여 스퍼터링법에 의해 형성되는 In-Ga-Zn 산화물 반도체막이 사용될 수 있다.
본 실시형태에 있어서, 산화물 반도체막(14)과 가깝게 위치되는 막, 대표예로서 베이스 절연막(13)과 게이트 절연막(17) 중 적어도 하나는 질소를 함유하고 작은 결함수를 갖는 산화물 절연막이 바람직하다.
질소를 함유하고 작은 결함수를 갖는 산화물 절연막의 대표예로는 산화질화 실리콘막 및 산화질화 알루미늄막을 포함한다. 또한, 산화질화 실리콘막 또는 산화질화 알루미늄막과 같은 "산화질화막"은 질소보다 산소를 더 많이 함유하는 막을 말하고, 질화산화 실리콘막 또는 질화산화 알루미늄막과 같은 "질화산화막"은 산소보다 질소를 더 많이 함유하는 막을 말한다.
작은 결함수를 갖는 산화물 절연막의 100 K 이하에서의 ESR 스펙트럼에 있어서, 2.037 이상 및 2.039 이하의 g 인자에서 나타나는 제 1 신호, 2.001 이상 및 2.003 이하의 g 인자에서 나타나는 제 2 신호, 및 1.964 이상 및 1.966 이하의 g 인자에서 나타나는 제 3 신호가 관찰된다. 본 실시형태에 있어서, "신호가 관찰된다"란 4.7×1015 스핀/㎤ 이상의 스핀 밀도가 g 인자에서 관찰되는 것을 의미한다. X 밴드를 사용한 ESR 측정에 의해 얻어지는 제 1과 제 2 신호의 스플릿 폭 및 제 2와 제 3 신호의 스플릿 폭은 각각 약 5 mT이다. 제 1~제 3 신호의 스핀 밀도의 합은 4×1018 스핀/㎤ 미만, 대표적으로 2.4×1018 스핀/㎤ 이상 및 4×1018 스핀/㎤ 미만이다.
100 K 이하에서의 ESR 스펙트럼에 있어서, 2.037 이상 및 2.039 이하의 g 인자에서 나타나는 제 1 신호, 2.001 이상 및 2.003 이하의 g 인자에서 나타나는 제 2 신호, 및 1.964 이상 및 1.966 이하의 g 인자에서 나타나는 제 3 신호는 질소 산화물(NOx; x는 0 초과 및 2 이하, 바람직하게 1 이상 및 2 이하)에 기인되는 신호와 대응된다. 질소 산화물의 대표예는 일산화질소 및 이산화질소를 포함한다. 즉, 2.037 이상 및 2.039 이하의 g 인자에서 나타나는 제 1 신호, 2.001 이상 및 2.003 이하의 g 인자에서 나타나는 제 2 신호, 및 1.964 이상 및 1.966 이하의 g 인자에서 나타나는 제 3 신호의 총 스핀 밀도가 적을수록 산화물 절연막의 질소 산화물의 함량이 작다.
질소를 함유하고 작은 결함수를 갖는 산화물 절연막에 있어서, 증착 온도가 증가할수록 질소 농도 및 수소 농도는 낮아지게 된다. 산화물 절연막의 대표적인 증착 온도는 500℃ 이상, 바람직하게 500℃ 이상 및 550℃ 이하이다. 질소 농도가 감소된 후에 산소가 첨가되는 경우, 질소 산화물의 발생이 억제될 수 있으므로, 산화물 절연막에 산소가 첨가될 수 있고 산화물 반도체막(14)에 공급될 수 있다.
산화물 반도체막(14) 가까이에 위치된 베이스 절연막(13) 및 게이트 절연막(17) 중 적어도 하나가 상술한 바와 같이 소량의 질소 산화물을 함유하는 경우, 베이스 절연막(13)과 산화물 반도체막(14) 사이의 계면에서 캐리어 트랩이 억제될 수 있다. 따라서, 반도체 장치에 포함되는 트랜지스터의 임계 전압의 시프트가 억제될 수 있고, 이것은 트랜지스터 전기 특성의 감소된 변화로 이어진다.
베이스 절연막(13) 및 게이트 절연막(17) 중 적어도 하나는 이차 이온 질량분석(SIMS)에 의해 측정된 질소 농도가 1×1020 원자/㎤ 미만인 부분을 갖는 것이 바람직하다. 그 경우에 있어서, 질소 산화물은 베이스 절연막(13) 및 게이트 절연막(17) 중 적어도 하나에서 발생될 가능성이 낮아 베이스 절연막(13)과 산화물 반도체막(14) 사이의 계면에 캐리어 트랩이 억제될 수 있다. 또한, 반도체 장치에 포함되는 트랜지스터의 임계 전압의 시프트가 억제될 수 있고, 이것은 트랜지스터의 전기 특성의 감소된 변화로 이어진다.
베이스 절연막(13) 및 게이트 절연막(17) 중 적어도 하나는 SIMS에 의해 측정된 수소 농도가 5×1020 원자/㎤ 미만인 부분을 포함하는 것이 바람직하다. 산화물 반도체막(14) 가까이에 위치된 베이스 절연막(13) 및 게이트 절연막(17)의 낮은 수소 농도는 수소가 산화물 반도체막(14)을 침입하는 것을 방지할 수 있다.
트랜지스터(10)의 다른 구성 요소의 세부사항에 대해서 후술한다.
재료가 적어도 후 열처리에 견디기 충분한 내열성을 가지기만 하면 기판(11)의 재료 등의 특성에 특별히 제한되지 않는다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판은 기판(11)으로서 사용될 수 있다. 또한, 실리콘, 탄화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, 실리콘 온 인슐레이터(SOI) 기판 등은 기판(11)으로서 사용될 수 있다. 또한, 반도체 소자가 더 제공된 이들 기판 중 어느 하나가 기판(11)으로서 사용될 수 있다.
또한, 가요성 기판은 기판(11)으로서 사용될 수 있고, 트랜지스터(10)는 가요성 기판에 직접적으로 제공될 수 있다. 또한, 박리층은 기판(11)과 트랜지스터(10) 사이에 제공될 수 있다. 박리층 상에 형성된 반도체 장치의 일부 또는 전체가 기판으로부터 박리되어 또 다른 기판 상에 이송되는 경우 박리층이 사용될 수 있다. 이러한 경우에 있어서, 낮은 내열성을 갖는 기판 또는 가요성 기판도 트랜지스터(10)에 이송될 수 있다.
도전막(12)은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택되는 금속 원소; 이들 금속 원소 중 어느 하나를 구성 요소로서 함유하는 합금; 이들 금속 원소를 조합해서 함유하는 합금 등을 사용하여 형성할 수 있다. 망간 및 지르코늄으로부터 선택되는 하나 이상의 금속 원소를 사용할 수 있다. 도전막(12)은 단층 구조 또는 2층 이상의 적층 구조를 가질 수 있다. 예를 들면, 하기: 실리콘을 함유하는 알루미늄막의 단층 구조; 티타늄막이 알루미늄막 상에 적층된 2층 구조; 티타늄막이 질화 티타늄막 상에 적층된 2층 구조; 텅스텐막이 질화 티타늄막 상에 적층된 2층 구조; 텅스텐막이 질화 탄탈막 또는 질화 텅스텐막 상에 적층된 2층 구조; 티타늄막, 알루미늄막, 및 티타늄막이 순서대로 적층된 3층 구조 등 중 어느 하나를 사용할 수 있다. 또한, 알루미늄 및 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소를 함유하는 합금막 또는 질화막을 사용할 수 있다.
도전막(12)은 인듐 주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 함유하는 인듐 주석 산화물, 산화 마그네슘을 함유하는 인듐 산화물 화합물, 산화 갈륨을 함유하는 아연 산화물, 산화 알루미늄을 함유하는 아연 산화물, 산화 마그네슘을 함유하는 아연 산화물, 또는 플루오르를 함유하는 주석 산화물과 같은 투광성 도전 재료를 사용하여 형성될 수도 있다. 상기 투광성 도전 재료 중 어느 하나 및 상기 금속 원소 중 어느 하나를 사용하여 형성된 적층 구조를 채용하는 것도 가능해진다.
도전막(12)은 게이트 전극으로서 기능하고 백 게이트로서 사용될 수 있으므로 온-상태의 전류를 더 증가시키고 임계 전압을 제어하는데 사용될 수 있다. 온-상태의 전류를 증가시키기 위해서, 예를 들면 게이트 전극(18) 및 도전막(12)은 동일한 전위를 갖기 위해 서로 전기적으로 접속되고, 트랜지스터는 이중 게이트 트랜지스터로서 구동된다. 임계 전압을 제어하기 위해서, 게이트 전극(18)의 전위와 다른 고정된 전위가 도전막(12)에 공급되도록 게이트 전극(18) 및 도전막(12)은 서로 전기적으로 접속되지 않는다. 또한, 게이트 전극(18)은 도전막(12)용 재료 중 어느 하나를 사용하여 형성될 수 있다.
베이스 절연막(13)은, 예를 들면 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 또는 산화질화 알루미늄을 사용하여 형성될 수 있다. 또한, 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등이 베이스 절연막(13)에 사용되는 경우, 기판(11) 측으로부터 알칼리 금속, 물, 및 수소와 같은 불순물을 산화물 반도체막(14)으로 확산시키는 것을 억제하는 것이 가능해진다.
베이스 절연막(13)이 질소를 함유하고 작은 결함수를 갖는 산화물 절연막을 사용하여 형성되는 경우에 있어서, 게이트 절연막(17)은, 예를 들면 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, Ga-Zn계 금속 산화물 등 중 어느 하나를 사용한 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 또한, 산화물 반도체막(14)과의 계면 특성을 개선시키기 위해서 적어도 게이트 절연막(17)의 영역에 산화물 절연막이 사용되는 것이 바람직하고, 이것은 산화물 반도체막(14) 가까이에 위치된다.
또한, 게이트 절연막(17)으로서 산소, 수소, 물 등에 대하여 차단 효과를 갖는 절연막을 제공함으로써 산화물 반도체막(14)으로 산소의 외부 확산 및 외부로부터 산화물 반도체막(14)으로 수소, 물 등의 침입을 방지하는 것이 가능해진다. 산소, 수소, 물 등에 대하여 차단 효과를 갖는 절연막으로서, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 및 산화질화 하프늄막이 실시예로서 주어질 수 있다.
게이트 절연막(17)은 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOy), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy), 산화 하프늄, 또는 산화 이트륨과 같은 하이-k 재료를 사용하여 형성될 수 있어서 트랜지스터의 게이트 누전을 감소시킬 수 있다.
산화물 반도체막(14)은 적어도 In 또는 Zn을 함유하는 금속 산화물을 사용하여 형성되고; 대표예로서 In-Ga 산화물, In-Zn 산화물, In-Mg 산화물, Zn-Mg 산화물, 또는 In-M-Zn 산화물(M은 Al, Ga, Sn, Y, Zr, La, Ce, Mg, 또는 Nd임)을 들 수 있다.
또한, 산화물 반도체막(14)이 In-M-Zn 산화물을 함유하는 경우, Zn 및 O를 고려하지 않은 In 및 M의 비율은 하기: In의 비율은 25 원자% 이상이고 M의 비율은 75 원자% 미만이 바람직하거나, In의 비율은 34 원자% 이상이고 M의 비율은 66 원자% 미만이 더욱 바람직하다.
산화물 반도체막(14)의 에너지 갭은 2 eV 이상, 바람직하게 2.5 eV 이상, 더욱 바람직하게 3 eV 이상이다. 이러한 넓은 에너지 갭을 갖는 산화물 반도체의 사용으로 트랜지스터(10)의 오프-상태 전류는 감소될 수 있다.
산화물 반도체막(14)의 두께는 3 ㎚ 이상 및 200 ㎚ 이하, 바람직하게 3 ㎚ 이상 및 100 ㎚ 이하, 더욱 바람직하게 3 ㎚ 이상 및 50 ㎚ 이하이다.
산화물 반도체막(14)이 In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, Mg, 또는 Nd를 나타냄)을 함유하는 경우, In-M-Zn 산화물의 막을 형성하기 위해 사용되는 스퍼터링 타겟의 금속 원소의 원자비는 In≥≥M 및 Zn≥M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타겟의 금속 원소의 원자비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, 및 In:M:Zn=3:1:2가 바람직하다. 또한, 형성된 산화물 반도체막(14)의 금속 원소의 원자비는 오차로서 ±40% 범위 내의 스퍼터링 타겟의 금속 원소의 상기 원자비와 다르다.
산화물 반도체에 함유되는 수소는 금속 원자와 결합되는 산소와 반응해서 물이되고, 산소가 방출되는 격자(또는 부분)의 산소 결손을 야기한다. 수소가 산소 결손으로 침입함으로써 캐리어로서 기능하는 전자가 생성된다. 또한, 수소의 일부와 금속 원소와 결합된 산소의 결합이 캐리어로서 기능하는 전자의 생성을 야기하는 경우가 있다. 따라서, 수소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다.
따라서, 산화물 반도체막(14)의 산소 결손뿐만 아니라 수소가 가능한 한 많이 감소되는 것이 바람직하다. 구체적으로, 산화물 반도체막(14)은 SIMS로 측정되는 수소 농도가 2×1020 원자/㎤ 이하, 바람직하게 5×1019 원자/㎤ 이하, 더욱 바람직하게 1×1019 원자/㎤ 이하, 더욱 바람직하게 5×1018 원자/㎤ 이하, 더욱 바람직하게 1×1018 원자/㎤ 이하, 더욱 바람직하게 5×1017 원자/㎤ 이하, 더욱 바람직하게 1×1016 원자/㎤ 이하로 설정된 부분을 갖는다. 결과적으로, 트랜지스터(10)는 양의 임계 전압(노멀리-오프 특성)을 갖는다.
제 14족에 속하는 원소의 하나인 실리콘 또는 탄소가 산화물 반도체막(14)에 함유되는 경우, 산소 결손은 산화물 반도체막(14)에서 증가되고, 산화물 반도체막(14)은 n형 막이 된다. 따라서, 산화물 반도체막(14)은 실리콘 또는 탄소의 농도(농도는 SIMS로 측정됨)가 2×1018 원자/㎤ 이하, 바람직하게 2×1017 원자/㎤ 이하인 부분을 갖는다. 결과적으로, 트랜지스터(10)는 양의 임계 전압(노멀리-오프 특성)을 갖는다.
또한, 산화물 반도체막(14)은 SIMS로 측정되는 알칼리 금속 또는 알칼리 토류 금속의 농도가 1×1018 원자/㎤ 이하, 바람직하게 2×1016 원자/㎤ 이하인 부분을 갖는다. 알칼리 금속 및 알칼리 토류 금속은 산화물 반도체와 결합되는 경우 캐리어를 생성시킬 수 있고, 이 경우 트랜지스터의 오프-상태 전류가 증가될 수 있다. 따라서, 산화물 반도체막(14)의 알칼리 금속 또는 알칼리 토류 금속의 농도를 감소시키는 것이 바람직하다. 결과적으로, 트랜지스터(10)는 양의 임계 전압(노멀리-오프 특성)을 갖는다.
또한, 질소를 함유하는 경우, 산화물 반도체막(14)은 캐리어로서 기능하는 전자가 생성되고 캐리어 밀도가 증가하여 n형 막이 되기 쉽다. 따라서, 질소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이런 이유로 인해, 산화물 반도체막의 질소는 가능한 한 많이 감소되는 것이 바람직하다. 예를 들면, 산화물 반도체막은 SIMS로 측정되는 질소의 농도가 5×1018 원자/㎤ 이하인 부분을 갖는 것이 바람직하다.
산화물 반도체막(14)의 불순물이 감소되는 경우, 산화물 반도체막(14)의 캐리어 밀도가 낮아질 수 있다. 산화물 반도체는 1×1017 /㎤ 이하, 더욱 바람직하게 1×1015 /㎤ 이하, 가장 바람직하게 1×1013 /㎤ 이하, 가장 바람직하게 1×1011 /㎤ 이하의 캐리어 밀도를 가진 부분을 갖는 것이 바람직하다.
또한, 산화물 반도체막(14)으로서 불순물 농도가 낮고 결함 상태의 밀도가 낮은 산화물 반도체막을 사용하는 것이 바람직하고, 이 경우 트랜지스터는 보다 뛰어난 전기 특성을 가질 수 있다. 여기서, 불순물 농도가 낮고 결함 상태의 밀도가 낮은 상태(산소 결손수가 작음)를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라 부른다. 고순도 진성 또는 실질적으로 고순도 진성 산화물 반도체는 적은 캐리어 발생원을 가지므로, 낮은 캐리어 밀도를 갖는 경우가 있다. 따라서, 채널 영역이 형성되는 산화물 반도체막을 포함하는 트랜지스터는 양의 임계 전압을 가지기 쉽다(노멀리-오프 특성). 고순도 진성 또는 실질적으로 고순도 진성 산화물 반도체막은 결함 상태의 밀도가 낮으므로 낮은 트랩 상태를 갖는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성 산화물 반도체막은 매우 낮은 오프-상태 전류를 갖고; 1V~10V의 소스 전극과 드레인 전극 사이의 전압(드레인 전압)에서 오프-상태 전류는 반도체 파라미터 애널라이저의 측정 제한 이하, 즉 1×10-13 A 이하일 수 있다. 따라서, 채널 영역이 산화물 반도체막에 형성되는 트랜지스터는 전기 특성의 변동이 작고 신뢰도가 높은 경우가 있다.
산화물 반도체막(14)은, 예를 들면 비단결정 구조를 가질 수 있다. 비단결정 구조는, 예를 들면 후술하는 c축 정렬된 결정질 산화물 반도체(CAAC-OS), 다결정 구조, 후술하는 미정질 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중에서도, 비정질 구조는 결함 준위의 가장 높은 밀도를 갖는 반면, CAAC-OS는 결함 준위의 가장 낮은 밀도를 갖는다.
또한, 산화물 반도체막(14)은 하기: 비정질 구조를 갖는 영역, 미정질 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS의 영역, 및 단결정 구조를 갖는 영역 중 2개 이상을 포함하는 혼합막일 수 있다. 혼합막은, 예를 들면 비정질 구조를 갖는 영역, 미정질 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2개 이상을 포함하는 경우가 있다. 또한, 혼합막은 비정질 구조를 갖는 영역, 미정질 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2개 이상의 적층 구조를 갖는 경우가 있다.
소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(15, 16)은 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 및 텅스텐과 같은 금속의 어느 하나 및 주성분으로서 이들 금속의 어느 하나를 함유하는 합금을 사용하여 단층 구조 또는 적층 구조로 형성된다. 예를 들면, 실리콘을 함유하는 알루미늄막의 단층 구조; 알루미늄막이 티타늄막 상에 적층된 2층 구조; 알루미늄막이 텅스텐막 상에 적층된 2층 구조; 구리막이 구리-마그네슘-알루미늄 합금막 상에 적층된 2층 구조; 구리막이 티타늄막 상에 적층된 2층 구조; 구리막이 텅스텐막 상에 적층된 2층 구조; 티타늄막 또는 질화 티타늄막, 알루미늄막 또는 구리막, 및 티타늄막 또는 질화 티타늄막이 순서대로 적층된 3층 구조; 몰리브덴막 또는 질화 몰리브덴막, 알루미늄막 또는 구리막, 및 몰리브덴막 또는 질화 몰리브덴막이 순서대로 적층된 3층 구조 등을 들 수 있다. 또한, 인듐 산화물, 주석 산화물, 또는 아연 산화물을 함유하는 투명한 도전 재료가 사용될 수 있다.
또한, 절연막(19)으로서 산소, 수소, 물 등에 대하여 차단 효과를 갖는 절연막을 제공함으로써 산화물 반도체막(14)으로부터 산소의 외부 확산 및 외부로부터 산화물 반도체막(14)으로 수소, 물 등의 침입을 방지하는 것이 가능해진다. 산소, 수소, 물 등에 대하여 차단 효과를 갖는 절연막에 대해 말하자면, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 및 산화질화 하프늄막을 예로서 들 수 있다.
절연막(19)의 두께는 150 ㎚ 이상 및 400 ㎚ 이하가 바람직하다.
<2. 트랜지스터의 제조방법>
이어서, 도 1(A)~1(C)에 도시된 트랜지스터(10)를 제조하기 위한 방법을 도 2(A)~2(C), 도 3(A)~3(C), 및 도 4(A)~4(D)를 참조하여 설명한다. 도 1(A)의 일점쇄선 A1-A2를 따르는 채널 길이 방향으로의 단면 및 도 1(A)의 일점쇄선 A3-A4를 따르는 채널 폭 방향으로의 단면을 도 2(A)~2(C), 도 3(A)~3(C), 및 도 4(A)~4(D)를 사용해서 트랜지스터(10)를 제조하기 위한 방법을 설명한다.
트랜지스터(10)에 포함된 막(즉, 절연막, 산화물 반도체막, 금속 산화물막, 도전막 등)은 스퍼터링법, 화학 기상 증착(CVD)법, 진공 증착법, 및 펄스 레이저 증착(PLD)법 중 어느 하나에 의해 형성될 수 있다. 또한, 코팅법 또는 인쇄법이 사용될 수 있다. 스퍼터링법 및 플라즈마-향상된 화학 기상 증착(PECVD)법이 막 형성법의 대표예지만, 열 CVD법이 사용될 수 있다. 열 CVD법으로서, 예를 들면 금속 유기 화학 기상 증착(MOCVD)법 또는 원자층 증착(ALD)법이 사용될 수 있다.
열 CVD법에 의한 증착은 챔버 내의 압력을 대기압 또는 감압으로 설정하고 소스 가스와 산화제를 한번에 챔버에 공급하여 기판 근방 또는 기판 상에서 서로 반응시키는 방식으로 행해질 수 있다. 따라서, 증착으로 플라즈마가 발생하지 않으므로, 열 CVD법은 플라즈마 손상으로 인한 결함이 야기되지 않는 이점을 갖는다.
ALD법에 의한 증착은 챔버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 소스 가스를 챔버에 순차적으로 도입한 다음, 가스 도입 순서를 반복하는 방식으로 행해질 수 있다. 예를 들면, 각각의 스위칭 밸브(고속 밸브라고도 불림)를 전환시킴으로써 2종 이상의 소스 가스가 챔버에 순차적으로 공급된다. 이러한 경우에 있어서, 제 1 소스 가스가 도입되고, 불활성 가스(예를 들면, 아르곤 또는 질소) 등이 동시에 또는 제 1 소스 가스가 도입된 후에 도입되어서 소스 가스를 혼합시키지 않은 다음, 제 2 소스 가스를 도입한다. 또한, 제 1 소스 가스 및 불활성 가스가 한번에 도입되는 경우에 있어서, 불활성 가스는 캐리어 가스로서 기능하고, 불활성 가스는 제 2 소스 가스로서 동시에 도입될 수도 있다. 또한, 제 1 소스 가스는 불활성 가스의 도입 대신에 진공 배출에 의해 배기된 다음, 제 2 소스 가스가 도입될 수 있다. 제 1 소스 가스는 기판의 표면에 흡착되어 제 1 단원자층을 형성한 다음, 제 2 소스 가스를 제 1 단원자층과 반응시키기 위해 도입된 결과, 제 2 단원자층은 제 1 단원자층 상에 적층되어 박막을 형성한다.
원하는 두께를 얻을 때까지 가스 도입 순서를 복수회 반복함으로써 뛰어난 단차 피복성을 가진 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서의 반복 회수에 의해 조정될 수 있으므로, ALD법은 두께를 정확하게 조정하는 것이 가능하기 때문에 극미한 FET를 제조하기에 적합하다.
도전막(12)은 기판(11) 상에 형성된다.
도전막(12)의 형성방법에 대해서 후술한다. 우선, 도전막은 스퍼터링법, 진공 증착법, 펄스 레이저 증착(PLD)법, 열 CVD법 등에 의해 형성된 다음, 마스크를 리소그래피 공정에 의해 도전막 상에 형성한다. 이어서, 도전막은 마스크를 사용하여 부분적으로 에칭되어서 도전막(12)이 형성된다. 그 후, 마스크가 제거된다.
또한, 상기 형성방법 대신에 도전막(12)은 전해 도금법, 인쇄법, 잉크젯법 등에 의해 형성될 수 있다.
또한, ALD를 채용하는 증착 장치를 사용하여 도전막으로서 텅스텐막을 형성할 수 있다. 이 경우에 있어서, WF6 가스 및 B2H6 가스가 1번 이상 순차적으로 도입되어 초기 텅스텐막을 형성한 다음, WF6 및 H2 가스가 한번에 도입되어 텅스텐막이 형성된다. 또한, SiH4 가스는 B2H6 가스 대신에 사용될 수 있다.
여기서, 100 ㎚ 두께의 텅스텐막을 스퍼터링법에 의해 형성한다. 이어서, 마스크는 리소그래피 공정에 의해 형성되고, 마스크를 사용하여 텅스텐막에 드레이 에칭을 실시하여 도전막(12)을 형성한다.
그 후, 베이스 절연막(13a)은 기판(11) 및 도전막(12) 상에 형성된다(도 2(A) 참조). 그 다음, 평탄화 처리는 베이스 절연막(13a)에서 행해져 베이스 절연막(13)이 형성된다(도 2(B) 참조). 평탄화 처리로서, 예를 들면 화학적 기계적 연마(CMP) 또는 에칭 처리와 같은 연마 처리가 행해질 수 있다.
베이스 절연막(13)은 스퍼터링법, CVD법, 진공 증착법, 펄스 레이저 증착(PLD)법, 열 CVD법 등에 의해 형성된다.
베이스 절연막(13)으로서 산화 실리콘막 또는 산화질화 실리콘막을 형성하는 경우에 있어서, 실리콘 및 산화성 가스를 함유하는 증착 가스는 소스 가스로서 사용되는 것이 바람직하다. 실리콘을 함유하는 증착 가스의 대표예로는 실란, 디실란, 트리실란, 및 플루오르화 실란을 포함한다. 산화성 가스의 예로는 산소, 오존, 일산화이질소, 및 이산화질소를 포함한다.
산화 갈륨막이 베이스 절연막(13)으로서 형성되는 경우에 있어서, 금속 유기 화학 기상 증착(MOCVD)법이 사용될 수 있다.
산화 하프늄막이 MOCVD법 또는 ALD법과 같은 열 CVD법에 의해 베이스 절연막(13)으로서 형성되는 경우에 있어서, 2종의 가스, 즉 산화제로서 오존(O3) 및 용제와 하프늄 전구체 화합물(하프늄 알콕시드 용액, 이것은 테트라키스(디메틸아미드)하프늄(TDMAH)로 대표됨)을 함유하는 기화액에 의해 얻어지는 소스 재료 가스가 사용된다. 또한, 테트라키스(디메틸아미드)하프늄의 화학식은 Hf[N(CH3)2]4이다. 또 다른 재료액의 예로는 테트라키스(에틸메틸아미드)하프늄을 포함한다.
산화 알루미늄막이 MOCVD법 또는 ALD법과 같은 열 CVD법에 의해 베이스 절연막(13)으로서 형성되는 경우에 있어서, 2종의 가스, 즉 산화제로서 H2O 및 용제와 알루미늄 전구체 화학물(예를 들면, 트리메틸알루미늄(TMA))을 함유하는 기화액에 의해 얻어지는 소스 재료 가스가 사용된다. 또한, 트리메틸알루미늄의 화학식은 Al(CH3)3이다. 또 다른 재료액의 예로는 트리스(디메틸아미드)알루미늄, 트리이소부틸알루미늄, 및 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트)를 포함한다.
또한, 산화 실리콘막이 MOCVD법 또는 ALD법과 같은 열 CVD법에 의해 베이스 절연막(13)으로서 형성되는 경우에 있어서, 헥사클로로디실란은 증착 표면에 흡착되고, 흡착질에 함유되는 염소는 제거되며, 산화성 가스(예를 들면, O2 또는 일산화이질소)의 라디칼은 흡착질과 반응하기 위해 공급된다.
여기서, PECVD에 의해 형성된 산화질화 실리콘막이 사용되어 베이스 절연막(13)을 형성한다.
이어서, 산소(30)는 베이스 절연막(13)에 첨가된다(도 2(C) 참조). 베이스 절연막(13)에 첨가되는 산소(30)는 산소 라디칼, 산소 원자, 산소 분자, 산소 원자 이온, 및 산소 분자 이온 중 적어도 하나를 포함한다. 산소(30)를 베이스 절연막(13)에 첨가하기 위한 방법으로서, 이온 도핑법, 이온 주입법 등이 사용된다.
또한, 산소(30)는 산화물 반도체막(14)이 형성된 후에 첨가될 수 있다. 산소(30)가 산화물 반도체막(14)이 형성된 후에 첨가되는 경우에 있어서, 그것은 산소 분자의 양이온(O2 +)을 산화물 반도체막(14)에 첨가하는 것이 특히 바람직하다. O2 +을 사용함으로써, 원자당 가속 전압은 산소 원자(O+)의 양이온을 첨가하는 경우의 것의 절반일 수 있고, 베이스 절연막(13)을 도달하는 산소의 양은 감소될 수 있다. 또한, O2 +를 첨가할 때, O2 +가 최외곽 표면에 부딪쳐서 O+로 스플릿된 다음, O+가 분산되므로 O+를 첨가하는 경우보다 산소가 더 균일하게 첨가될 수 있다.
또한, 베이스 절연막(13)에서 산화물 반도체막(14)과 접하고 있는 한 쌍의 전극(15, 16)으로 산소를 공급할 경우, 한 쌍의 전극(15, 16)의 부피는 팽창하고 한 쌍의 전극(15, 16) 상에 게이트 절연막(17)을 절단시킬 수 있으며, 불량한 특성을 야기할 수 있다. 이것을 방지하기 위해서, 한 쌍의 전극(15, 16)을 도달하는 산소의 양을 감소시키는 것이 바람직하다.
이어서, 베이스 절연막(13) 상 그리고 도전막(12)과 중첩하는 영역에서 산화물 반도체막(14)이 형성된다(도 3(A) 참조).
산화물 반도체막(14)의 형성방법에 대해서 후술한다. 산화물 반도체막은 베이스 절연막(13) 상에 스퍼터링법, 코팅법, 펄스 레이저 증착법, 레이저 절제법, 열 CVD법 등에 의해 형성된다. 이어서, 도전막은 산화물 반도체막 상에 형성되고 마스크는 포토리소그래피 공정에 의해 도전막 상에 형성된다. 그 후, 도전막 및 산화물 반도체막을 마스크를 사용하여 부분적으로 에칭함으로써 베이스 절연막(13) 상 그리고 도전막(12)과 부분적으로 중첩하는 위치에서 소자-분리된 산화물 반도체막(14)이 형성된다. 그 다음, 마스크 및 도전막이 제거된다. 또한, 도전막에 대해서, 마스크에 대한 에칭 선택비가 높고 마스크가 얇은 경우라도 패턴이 용이하게 형성되는 막이 사용되는 것이 바람직하다. 또한, 산화물 반도체막이 에칭될 때 도전막이 마스크로서 사용되기 때문에 산화물 반도체막이 에칭되는 조건 하에서 도전막이 용이하게 에칭되지 않는 것이 바람직하다. 도전막으로서, 예를 들면 텅스텐막이 사용될 수 있다.
도전막을 제거하는 것 없이 한 쌍의 전극(15, 16)을 형성하기 위해서 사용될 수 있다.
또한, 산화물 반도체막(14)을 형성하기 위한 인쇄법을 사용함으로써 소자 분리가 실시된 산화물 반도체막(14)을 직접적으로 형성할 수 있다.
스퍼터링법, RF 전력 공급 장치, AC 전력 공급 장치, DC 전력 공급 장치 등에 의해 산화물 반도체막을 형성하는 경우에 있어서 플라즈마를 발생시키기 위한 전력 공급 장치로서, AC 전력 공급 장치, DC 전력 공급 장치 등이 적절하게 사용될 수 있다.
스퍼터링 가스로서, 희가스(대표예로는 아르곤), 산소 가스, 또는 희가스와 산소의 혼합 가스가 적절하게 사용된다. 희가스와 산소의 혼합 가스인 경우에 있어서, 희가스에 대한 산소의 비율을 증가시키는 것이 바람직하다.
또한, 형성되는 산화물 반도체막의 조성에 따라 타겟이 적절하게 선택될 수 있다.
예를 들면, 산화물 반도체막이 기판 온도 150℃ 이상 및 750℃ 이하, 바람직하게 150℃ 이상 및 450℃ 이하, 더욱 바람직하게 200℃ 이상 및 350℃ 이하에서 스퍼터링법에 의해 형성되는 경우에 있어서, 산화물 반도체막은 CAAC-OS막일 수 있다.
CAAC-OS막의 증착에 대해서, 하기 조건을 사용하는 것이 바람직하다.
증착 중에 CAAC-OS막으로 불순물의 침입을 억제함으로써, 결정 상태가 불순물에 의해 붕괴되는 것을 방지할 수 있다. 예를 들면, 증착실 내에 존재하는 불순물의 농도(예를 들면, 수소, 물, 이산화탄소, 또는 질소)가 감소될 수 있다. 또한, 스퍼터링 가스의 불순물의 농도가 감소될 수 있다. 구체적으로, 노점이 -80℃ 이하, 바람직하게 -100℃ 이하인 스퍼터링 가스가 사용된다.
또한, 증착에서 플라즈마 손상을 감소시키기 위해서 스퍼터링 가스의 산소의 비율을 증가시키고 전력을 최적화시키는 것이 바람직하다. 스퍼터링 가스 중의 산소의 비율은 30 부피% 이상, 바람직하게 100 부피%이다.
산화물 반도체막이 형성된 후, 열 처리에 의해 탈수소화 또는 탈수화를 행할 수 있다. 열 처리의 온도는 대표적으로 150℃ 이상 및 기판의 변형점 미만, 바람직하게 250℃ 이상 및 450℃ 이하, 더욱 바람직하게 300℃ 이상 및 450℃ 이하이다.
헬륨, 네온, 아르곤, 크세논, 또는 크립톤과 같은 질소 또는 희가스를 함유하는 불활성 가스 분위기 하에서 열 처리가 행해진다. 또한, 불활성 가스 분위기 하에서 우선 열 처리를 행한 다음, 산소 분위기 하에서 행할 수 있다. 상기 불활성 가스 분위기 및 상기 산소 분위기는 수소, 물 등을 함유하지 않는 것이 바람직하다. 처리 시간은 3분~24시간이다.
열 처리에 전기로, RTA 장치 등이 사용될 수 있다. RTA 장치의 사용함으로써 가열 시간이 단축되는 경우 열 처리는 기판의 변형점 이상의 온도에서 행해질 수 있다. 따라서, 열 처리 시간은 단축될 수 있다.
산화물 반도체막의 형성 후에 가열 또는 열 처리를 행하면서 산화물 반도체막을 형성함으로써 산화물 반도체막은 수소 농도가 2×1020 원자/㎤ 이하, 바람직하게 5×1019 원자/㎤ 이하, 더욱 바람직하게 1×1019 원자/㎤ 이하, 가장 바람직하게 5×1018 원자/㎤ 이하, 가장 바람직하게 1×1018 원자/㎤ 이하, 가장 바람직하게 5×1017 원자/㎤ 이하, 가장 바람직하게 1×1016 원자/㎤ 이하인 부분을 가질 수 있다.
예를 들면, ALD를 채용하는 증착 장치를 사용하여 산화물 반도체막, 예를 들면 InGaZnOX(X>0)막을 형성하는 경우에 있어서, In(CH3)3 가스 및 O3 가스가 2회 이상 순차적으로 도입되어 InO2층을 형성하고, Ga(CH3)3 가스 및 O3 가스가 한번에 도입되어서 GaO층을 형성한 다음, Zn(CH3)2 가스 및 O3 가스가 한번에 도입되어서 ZnO층을 형성한다. 또한, 이들 층의 순서는 본 실시예에 제한되지 않는다. InGaO2 층, InZnO2층, GaInO층, ZnInO층, 또는 GaZnO층과 같은 혼합 화합물층은 이러한 가스의 혼합에 의해 형성될 수 있다. 또한, Ar과 같은 불활성 가스와 버블링함으로써 얻어지는 H2O 가스가 O3가스 대신에 사용될 수 있지만, H를 함유하지 않은 O3 가스를 사용하는 것이 바람직하다. In(CH3)3 가스 대신에 In(C2H5)3가 사용될 수 있다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스가 사용될 수 있다. 또한, Zn(CH3)2 가스가 사용될 수 있다.
여기서, 35 ㎚ 두께의 산화물 반도체막은 스퍼터링법에 의해 형성되고, 마스크는 산화물 반도체막 상에 형성된 다음, 산화물 반도체막의 일부가 선택적으로 에칭된다. 그 다음, 마스크가 제거된 후에 질소 및 산소를 함유하는 혼합 분위기 하에서 열 처리가 행해짐으로써, 산화물 반도체막(14)이 형성된다.
열 처리가 350℃ 초과 및 650℃ 이하, 바람직하게 450℃ 이상 및 600℃ 이하의 온도에서 행해지는 경우, CAAC의 비율이 70% 이상 및 100% 미만, 바람직하게 80% 이상 및 100% 미만, 더욱 바람직하게 90% 이상 및 100% 미만, 가장 바람직하게 95% 이상 및 98% 이하인 산화물 반도체막을 얻는 것이 가능해진다. 여기서, CAAC의 비율은 CAAC-OS막의 회절 패턴이 예정된 영역에서 관찰되는 영역의 비율이다. 또한, 저함량의 수소, 물 등을 갖는 산화물 반도체막을 얻는 것이 가능해진다. 이것은 낮은 불순물 농도를 갖고 결함 상태의 밀도가 낮은 산화물 반도체막을 형성할 수 있다는 것을 의미한다.
산화물 반도체막(14)을 형성하기 위해 에칭할 때에 베이스 절연막(13)의 표면을 약간 에칭하여 얇은 영역을 형성할 수 있다.
이어서, 산화 방지막(20a) 및 도전막(15a)을 포함하는 적층은 베이스 절연막(13) 및 산화물 반도체막(14) 상에 형성된다(도 3(B) 참조).
그 후, 산화 방지막(20a) 및 도전막(15a)을 포함하는 적층을 에칭하여 섬 형상의 산화 방지막(20b) 및 섬 형상의 도전막(15b)을 포함하는 적층을 형성한다(도 3(C) 참조).
그 다음, 섬 형상의 산화 방지막(20b) 및 섬 형상의 도전막(15b)을 포함하는 적층을 에칭하여 한 쌍의 전극(15, 16) 및 산화 방지막(20c)을 형성한다(도 4(A) 참조). 또한, 한 쌍의 전극을 형성하기 위해 에칭할 때에 산화 방지막의 표면을 약간 에칭하여 얇은 영역을 형성할 수 있다.
또한, 한 쌍의 전극(15, 16)이 형성된 후에 열 처리가 행해질 수 있다. 예를 들면, 산화물 반도체막(14)이 형성된 후에 행해진 열 처리의 것과 유사한 방식으로 이 열 처리가 행해질 수 있다.
한 쌍의 전극(15, 16)이 형성된 후, 에칭 잔사를 제거하기 위해 세정 처리가 행해지는 것이 바람직하다. 한 쌍의 전극(15, 16)의 단축 회로는 이 세정 처리에 의해 억제될 수 있다. 세정 처리는 테트라메틸암모늄 히드록시드(TMAH) 용액과 같은 알칼리성 용액; 플루오르화수소산, 옥살산 용액, 또는 인산 용액과 같은 산성 용액; 또는 물을 사용하여 행해질 수 있다.
그 다음, 레지스트 마스크를 산화 방지막(20c) 상에 형성하고 산화 방지막(20c)을 에칭해서 산화 방지막(20)을 형성한다(도 4(B) 참조). 또한, 산화 방지막(20)을 형성하기 위해 에칭할 때에 베이스 절연막(13)의 표면을 더 에칭해서 가장 얇은 영역을 형성한다. 이때, 산화 방지막(20)에 있어서, 이때의 한 쌍의 전극(15, 16)과 중첩하는 영역의 폭이 한 쌍의 전극(15, 16)과 중첩하지 않은 영역의 폭보다 길다.
그 후, 게이트 절연막(17)은 산화 방지막(20) 및 한 쌍의 전극(15, 16) 상에 형성된다(도 4(C) 참조). 게이트 절연막(17)의 재료 및 형성방법에 대해서 베이스 절연막(13)의 것을 말한다.
이어서, 게이트 절연막(17)을 통해서 산화물 반도체막(14)과 중첩하도록 게이트 전극(18)을 형성한다. 게이트 전극(18)의 재료 및 형성방법에 대해서 도전막(12)의 것을 말한다. 도 4(D)의 경우와 같이 도전막(12)에 게이트 전극(18)을 전기적으로 접속시키기 위해서, 게이트 절연막(17) 및 베이스 절연막(13)에 도전막(12)이 도달하는 개구부를 형성한 다음, 게이트 전극(18)을 형성한다.
이어서, 절연막(19)을 게이트 절연막(17) 및 게이트 전극(18) 상에 형성한다(도 4(D) 참조). 절연막(19)은 스퍼터링법, CVD법, 증착법 등에 의해 형성될 수 있다.
질소를 함유하고 작은 결함수를 갖는 산화물 절연막이 절연막(19)으로서 형성되는 경우에 있어서, 산화질화 실리콘막이 산화물 절연막의 예로서 CVD법에 의해 형성될 수 있다. 이 경우에 있어서, 실리콘 및 산화성 가스를 함유하는 증착 가스는 소스 가스로서 사용되는 것이 바람직하다. 실리콘을 함유하는 증착 가스의 대표예로는 실란, 디실란, 트리실란, 및 플루오르화 실란을 포함한다. 산화성 가스의 예로는 일산화이질소 및 이산화질소를 포함한다.
질소를 함유하고 작은 결함수를 갖는 산화물 절연막은 증착 가스에 대한 산화성 가스의 비가 20회 초과 및 100회 미만, 바람직하게 40회 이상 및 80회 이하이고 처리실 내의 압력은 100 ㎩ 미만, 바람직하게 50 ㎩ 이하인 조건 하에서 CVD법에 의해 형성될 수 있다.
여기서, 산화질화 실리콘막은 기판(11)이 220℃의 온도에서 유지되고, 50 sccm 유속에서의 실란 및 2000 sccm 유속에서의 일산화이질소가 소스 가스로서 사용되며, 처리실 내의 압력이 20 ㎩이고, 13.56 ㎒에서 100W의 고주파 전력(전력 밀도로서 1.6×10-2W/㎠)이 평행판 전극에 공급되는 조건 하에서 PECVD법에 의해 형성된다.
이어서, 열 처리가 행해질 수 있다. 열 처리의 온도는 대표적으로 150℃ 이상 및 기판의 변형점 미만, 바람직하게 200℃ 이상 및 450℃ 이하, 더욱 바람직하게 300℃ 이상 및 450℃ 이하이다. 열 처리에 의해, 절연막(19)에 함유되는 물, 수소 등이 방출될 수 있다.
여기서, 1시간 동안 질소 및 산소를 함유하는 혼합 분위기 하 350℃에서 열 처리가 행해진다.
상기 단계를 통해서, 임계 전압의 시프트가 감소되는 트랜지스터가 제조될 수 있다. 또한, 전기 특성의 변화가 감소되는 트랜지스터가 제조될 수 있다.
<변형예 1>
본 실시형태에 기재된 트랜지스터(10)의 변형예는 도 5(A)~5(C) 및 도 6(A)~6(C)를 참조하여 설명된다. 본 실시형태에 기재된 트랜지스터(10)는 단층 산화물 반도체막을 포함하고; 반대로, 본 변형예에 기재된 트랜지스터(10a) 및 트랜지스터(10b)는 각각 다층막을 포함한다.
도 5(A)~5(C)는 반도체 장치에 포함되는 트랜지스터(10a)의 상면도 및 단면도이다. 도 5(A)는 트랜지스터(10a)의 상면도이고, 도 5(B)는 도 5(A)의 일점쇄선 A1-A2를 따라 취해진 단면도이며, 도 5(C)는 도 5(A)의 일점쇄선 A3-A4를 따라 취해진 단면도이다. 도 5(A)~5(C)에 있어서, 이해하기 쉽게 하기 위해서 몇몇 구성 요소가 확대, 크기 감소, 또는 생략된다.
도 5(A)~5(C)에 도시된 트랜지스터(10a)는 산화물 반도체막(14) 대신에 다층막(24)이 제공된다는 점에서 트랜지스터(10)와 다르다.
본 실시형태에 기재된 트랜지스터(10a)에 있어서, 다층막(24)은 산화물 반도체막(14) 및 산화물 반도체막(25)을 포함한다. 즉, 다층막(24)은 2층 구조를 갖는다. 또한, 산화물 반도체막(14)의 일부는 채널 영역으로서 기능한다.
산화물 반도체막(25)은 산화물 반도체막(14)을 형성하는 하나 이상의 원소를 함유한다. 따라서, 산화물 반도체막(14)과 산화물 반도체막(25) 사이의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 캐리어의 이동이 계면에서 방해되지 않기 때문에 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다.
산화물 반도체막(25)은 적어도 In 또는 Zn을 함유하는 금속 산화물을 사용하여 형성된다. 금속 산화물의 대표예로는 In-Ga 산화물, In-Zn 산화물, In-Mg 산화물, Zn-Mg 산화물, 및 In-M-Zn 산화물(M은 Al, Ga, Sn, Y, Zr, La, Ce, Mg, 또는 Nd를 나타냄)을 포함한다. 산화물 반도체막(25)의 전도대 하단은 산화물 반도체막(14)의 것보다 진공 준위에 근접하고; 대표예로서, 산화물 반도체막(25)의 전도대 하단과 산화물 반도체막(14)의 전도대 하단 사이에 에너지 차는 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상, 또는 0.15 eV 이상 중 어느 하나이고, 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하 중 어느 하나이다. 즉, 산화물 반도체막(25)의 전자 친화도와 산화물 반도체막(14)의 전자 친화도 사이의 차는 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상, 또는 0.15 eV 이상 중 어느 하나이고, 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하 중 어느 하나이다.
캐리어 이동도(전자 이동도)가 증가될 수 있기 때문에 산화물 반도체막(25)은 In을 함유하는 것이 바람직하다.
산화물 반도체막(25)이 원자비 중 In의 양보다 다량의 Al, Ga, Sn, Y, Zr, La, Ce, Mg, 또는 Nd를 함유하는 경우, 하기 효과 중 어느 하나가 얻어질 수 있다: (1) 산화물 반도체막(25)의 에너지 갭이 넓음; (2) 산화물 반도체막(25)의 전자 친화도가 감소; (3) 외부로부터 불순물 확산이 억제; (4) 산화물 반도체막(25)의 절연성이 산화물 반도체막(14)의 것과 비교해서 증가; 및 (5) Al, Ga, Sn, Y, Zr, La, Ce, Mg, 및 Nd가 산소와 강하게 결합되는 금속 원소이기 때문에 원자비 중 In의 양보다 원자비 중 다량의 Al, Ga, Sn, Y, Zr, La, Ce, Mg, 또는 Nd를 함유하는 산화물 반도체막(25)에서 산소 결손이 발생되기 어렵다.
산화물 반도체막(25)에 In-M-Zn 산화물을 사용하는 경우에 있어서, Zn 및 O를 고려하지 않은 경우, In의 비율 및 M의 비율은 각각 바람직하게 50 원자% 미만 및 50 원자% 이상이고, 각각 보다 바람직하게 25 원자% 미만 및 75 원자% 이상이다.
또한, 각각의 산화물 반도체막(14, 25)이 In-M-Zn 산화물(M은 Al, Ga, Sn, Y, Zr, La, Ce, Mg, 또는 Nd를 나타냄)을 함유하는 경우에 있어서, 산화물 반도체막(25)에서 M원자의 비율은 산화물 반도체막(14)의 것보다 높다. 대표예로서, 산화물 반도체막(25)에서 M의 비율은 산화물 반도체막(14)의 것만큼 높은 1.5배 이상, 바람직하게 2배 이상, 및 보다 바람직하게 3배 이상이다.
또한, 각각의 산화물 반도체막(14, 25)이 In-M-Zn 산화물(M은 Al, Ga, Sn, Y, Zr, La, Ce, Mg, 또는 Nd를 나타냄)을 함유하는 경우에 있어서, In:M:Zn=x1:y1:z1[원자비]가 산화물 반도체막(25)에 만족되고 In:M:Zn=x2:y2:z2[원자비]가 산화물 반도체막(14)에 만족되는 경우, y1/x1은 y2/x2보다 높고, 바람직하게 y1/x1이 y2/x2만큼 높은 1.5배 이상이다. 또한, y1/x1은 y2/x2만큼 높은 2배 이상이 바람직하다. 또한, y1/x1은 y2/x2만큼 높은 3배 이상이 바람직하다. 이 경우에 있어서, 산화물 반도체막에 있어서, 산화물 반도체막을 포함하는 트랜지스터가 안정한 전기 특성을 가질 수 있기 때문에 y2가 x2 이상인 것이 바람직하다. 그러나, y2가 x2만큼 큰 3배 이상인 경우, 산화물 반도체막을 포함하는 트랜지스터의 전계 효과 이동도는 감소되고; 따라서, y2가 x2의 3배 미만인 것이 바람직하다.
산화물 반도체막(14)이 In-M-Zn 산화물(M은 Al, Ga, Sn, Y, Zr, La, Ce, Mg, 또는 Nd를 나타냄)을 함유하고 In:M:Zn=x1:y1:z1의 금속 원소의 원자비를 갖는 타겟이 산화물 반도체막(14)을 형성하기 위해 사용되는 경우에 있어서, x1/y1은 바람직하게 1/3 이상 및 6 이하, 더욱 바람직하게 1 이상 및 6 이하이고, z1/y1은 바람직하게 1/3 이상 및 6 이하, 더욱 바람직하게 1 이상 및 6 이하이다. 또한, z1/y1가 1 이상 및 6 이하인 경우, 산화물 반도체막(14)으로서 후술되는 CAAC-OS막이 용이하게 형성된다. 타겟의 금속 원소의 원자비의 대표예로는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, 및 In:M:Zn=3:1:2이다.
산화물 반도체막(25)이 In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, Mg, 또는 Nd를 나타냄)을 함유하고 In:M:Zn=x2:y2:z2의 금속 원소의 원자비를 갖는 타겟이 산화물 반도체막(25)을 형성하기 위해 사용되는 경우에 있어서, x2/y2은 x1/y1 미만인 것이 바람직하고, z2/y2은 1/3 이상 및 6 이하가 바람직하며, 1 이상 및 6 이하가 더욱 바람직하다. 또한, z2/y2가 1 이상 및 6 이하인 경우, 산화물 반도체막(25)으로서 후술되는 CAAC-OS막이 용이하게 형성된다. 타겟의 금속 원소의 원자비의 대표예로는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8 등이다.
또한, 각각의 산화물 반도체막(14, 25)의 원자비의 각 금속 원소의 비율은 오차로서 상기 원자비의 것의 ±40% 범위 내로 달라진다.
산화물 반도체막(25)의 두께는 3 ㎚ 이상 및 100 ㎚ 이하, 바람직하게 3 ㎚ 이상 및 50 ㎚ 이하이다.
산화물 반도체막(25)은, 예를 들면 산화물 반도체막(14)과 같은 비단결정 구조를 가질 수 있다. 비단결정 구조는, 예를 들면 후술되는 CAAC-OS, 다결정질 구조, 후술되는 미정질 구조, 또는 비정질 구조를 포함한다.
산화물 반도체막(25)은, 예를 들면 비정질 구조를 가질 수 있다. 비정질 산화물 반도체막은, 예를 들면 원자 배열이 무질서하고 결정 성분을 갖지 않는다. 또한, 비정질 산화물 반도체막은, 예를 들면 완전한 비정질 구조이고 결정부를 갖지 않는다.
또한, 산화물 반도체막(14, 25)은 각각 하기: 비정질 구조를 갖는 영역, 미정질 구조를 갖는 영역, 다결정질 구조를 갖는 영역, CAAC-OS의 영역, 및 단결정 구조를 갖는 영역 중 2개 이상을 포함하는 혼합막일 수 있다. 혼합막은, 예를 들면 비정질 구조를 갖는 영역, 미정질 구조를 갖는 영역, 다결정질 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2개 이상을 포함하는 경우가 있다. 또한, 혼합막은 비정질 구조를 갖는 영역, 미정질 구조를 갖는 영역, 다결정질 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2개 이상의 적층 구조를 갖는 경우가 있다.
이 경우에 있어서, 산화물 반도체막(25)은 산화물 반도체막(14)과 게이트 절연막(17) 사이에 제공된다. 따라서, 트랩 준위가 불순물 및 결함에 의해 산화물 반도체막(25)과 게이트 절연막(17) 사이의 영역에 형성되면, 산화물 반도체막(14)과 영역 사이의 거리가 있기 때문에 산화물 반도체막(14)에 흐르는 전자는 트랩 준위에 의해 트랩되기 어려워진다. 따라서, 트랜지스터의 온-상태 전류량이 증가될 수 있고, 전계 효과 이동도가 증가될 수 있다. 전자가 트랩 준위에 의해 트랩되는 경우, 전자는 음의 고정된 전하가 된다. 결과적으로, 트랜지스터의 임계 전압이 달라진다. 그러나, 산화물 반도체막(14)과 영역 사이의 거리에 의해 트랩 준위에 의한 전자의 트랩이 감소될 수 있고, 따라서 임계 전압의 변동이 감소될 수 있다.
산화물 반도체막(25)은 외부로부터 불순물을 차단할 수 있고, 따라서 외부에서 산화물 반도체막(14)으로 이송되는 불순물의 양을 감소시킬 수 있다. 또한, 산소 결손이 산화물 반도체막(25)에 형성되기 어려워진다. 결과적으로, 산화물 반도체막(14)의 불순물 밀도 및 산소 결손수는 감소될 수 있다.
또한, 산화물 반도체막(14, 25)은 각각의 막을 단순하게 적층함으로써 형성되는 것이 아니고 연속 접합(여기서, 특히 전도대 하단이 각각의 막 사이에 연속적으로 변화되는 구조)을 형성하기 위해 형성된다. 즉, 각각의 계면에서 트랩 중심 또는 재결합 중심과 같은 결합 준위를 형성하는 불순물이 존재하지 않는 적층 구조가 제공된다. 적층되는 산화물 반도체막(14, 25) 사이에 불순물이 존재하는 경우, 에너지 밴드의 연속성이 손상되고, 캐리어가 계면에서 트랩되거나 재조합된 다음 사라지게 된다.
이러한 연속적인 에너지 밴드를 형성하기 위해서, 로드 록실(load lock chamber)을 포함하는 다중실 증착 장치(스퍼터링 장치)를 사용하여 대기에 노출되는 것 없이 연속적으로 막을 형성할 필요가 있다. 스퍼터링 장치에서 각 실은 산화물 반도체막에 대하여 불순물로서 기능하는 물 등을 가능한 한 많이 제거하기 위해서 크라이오 펌프와 같은 흡착 진공 배기 펌프를 사용해서 고진공 상태(약 5×10-7 ㎩~1×10-4 ㎩ 정도까지)가 되도록 배기되는 것이 바람직하다. 또한, 터보 분자 펌프 및 골드 트랩은 가스, 특히 배기계에서 실 내부로 탄소 또는 수소를 함유하는 가스의 역류를 방지하도록 조합되는 것이 바람직하다.
또한, 도 6(A)에 도시되는 트랜지스터(10b)의 다층막(34)은 다층막(24) 대신에 포함될 수 있다.
산화물 반도체막(26), 산화물 반도체막(14), 및 산화물 반도체막(25)은 순서대로 다층막(34)에 적층된다. 즉, 다층막(34)은 3층 구조를 갖는다. 또한, 산화물 반도체막(14)은 채널 영역으로서 기능한다.
또한, 베이스 절연막(13)은 산화물 반도체막(26)과 접하고 있다. 이것은 산화물 반도체막(26)이 베이스 절연막(13)과 산화물 반도체막(14) 사이에 제공되는 것을 의미한다.
게이트 절연막(17)은 산화물 반도체막(25)과 접하고 있다. 즉, 산화물 반도체막(25)은 게이트 절연막(17)과 산화물 반도체막(14) 사이에 제공된다.
산화물 반도체막(26)은 산화물 반도체막(25)의 것과 유사한 재료 및 형성방법을 사용하여 형성될 수 있다.
산화물 반도체막(26)의 두께는 산화물 반도체막(14)의 것보다 작은 것이 바람직하다. 산화물 반도체막(26)의 두께가 1 ㎚ 이상 및 5 ㎚ 이하, 바람직하게 1 ㎚ 이상 및 3 ㎚ 이하인 경우, 트랜지스터의 임계 전압의 변동이 감소될 수 있다.
본 실시형태에 기재된 트랜지스터에서, 산화물 반도체막(26)은 산화물 반도체막(14)과 베이스 절연막(13) 사이에 제공된다. 따라서, 불순물 및 결함에 의해 산화물 반도체막(26)과 베이스 절연막(13) 사이의 영역에 트랩 준위가 형성되는 경우, 산화물 반도체막(14)과 영역 사이의 거리가 있기 때문에 산화물 반도체막(14)에 흐르는 전자는 트랩 준위에 의해 트랩되기 어려워진다. 따라서, 트랜지스터의 온-상태 전류량이 증가될 수 있고, 전계 효과 이동도가 증가될 수 있다. 전자가 트랩 준위에 의해 트랩되는 경우, 전자는 음의 고정된 전하가 된다. 결과적으로, 트랜지스터의 임계 전압이 달라진다. 그러나, 산화물 반도체막(14)과 영역 사이의 거리에 의해 트랩 준위에 의한 전자의 트랩이 감소될 수 있고, 따라서 임계 전압의 변동이 감소될 수 있다.
산화물 반도체막(26)은 외부로부터 불순물의 침입을 차단할 수 있고, 따라서 외부로부터 산화물 반도체막(14)에 이송되는 불순물의 양이 감소될 수 있다. 또한, 산소 결손은 산화물 반도체막(26)에 형성되기 어려워진다. 결과적으로, 산화물 반도체막(14)의 불순물 농도 및 산소 결손수는 감소될 수 있다.
산화물 반도체막(25)은 게이트 절연막(17)과 산화물 반도체막(14) 사이에 제공되고, 산화물 반도체막(26)은 산화물 반도체막(14)과 베이스 절연막(13) 사이에 제공된다. 따라서, 산화물 반도체막(25)과 산화물 반도체막(14) 사이의 계면 근방에서, 산화물 반도체막(14)에서, 또는 산화물 반도체막(26)과 산화물 반도체막(14) 사이의 계면 근방에서 실리콘 또는 탄소의 농도를 감소시키는 것이 가능해진다.
이러한 구조를 갖는 트랜지스터(10b)는 산화물 반도체막(14)을 포함하는 다층막(34)의 매우 적은 결함을 포함하기 때문에 온-상태 전류 및 전계 효과 이동도에 의해 대표되는 이러한 트랜지스터의 전기 특성을 개선시킬 수 있다. 또한, 스트레스 시험의 예인 게이트 BT 스트레스 시험 및 게이트 BT 포토스트레스 시험에서 임계 전압의 변동이 작으므로, 신뢰도가 높다.
도 6(B)에 도시된 트랜지스터(10c)의 경우와 같이, 도전막(12)이 제공되지 않은 구조를 채용할 수 있다.
또한, 도 6(C)에 도시된 트랜지스터(10d)의 구조를 채용할 수 있다.
<변형예 2>
본 실시형태에 기재된 트랜지스터(10)의 변형예는 도 7(A)~7(C)을 참조하여 설명된다. 본 변형예에 있어서, 산화물 반도체막이 게이트 절연막과 한 쌍의 전극 사이에 제공되는 트랜지스터가 설명된다.
도 7(A)~7(C)은 본 발명의 일 실시형태의 반도체 장치에 포함되는 트랜지스터(10e)의 상면도 및 단면도이다. 도 7(A)은 상면도이고, 도 7(B)은 도 7(A)의 일점쇄선 A1-A2를 따라 취해진 모식적인 단면도이며, 도 7(C)은 도 7(A)의 일점쇄선 A3-A4를 따라 취해진 모식적인 단면도이다. 도 7(A)~7(C)에 있어서, 이해를 용이하게 하기 위해서 몇몇 구성 요소를 확대, 크기 감소, 또는 생략한다.
도 7(A)에 도시된 트랜지스터(10e)는 기판(11) 상에 도전막(12), 기판(11)과 도전막(12) 상에 베이스 절연막(13), 베이스 절연막(13) 상에 산화물 반도체막(26), 산화물 반도체막(26) 상에 산화물 반도체막(14), 베이스 절연막(13)과 산화물 반도체막(26) 상에 있고 산화물 반도체막(14)과 접하고 있는 산화 방지막(20), 산화 방지막(20) 상에 한 쌍의 전극(15, 16), 산화 방지막(20)과 한 쌍의 전극(15, 16)과 접하고 있는 산화물 반도체막(25), 산화물 반도체막(25) 상에 게이트 절연막(17), 및 게이트 절연막(17)을 통해서 산화물 반도체막(14)과 중첩하는 게이트 전극(18)을 포함한다. 절연막(19)은 게이트 절연막(17)과 게이트 전극(18) 상에 형성될 수 있다.
도 7(B)에 도시된 바와 같이, 산화물 반도체막(25)은 산화 방지막(20)의 상면 및 한 쌍의 전극(15, 16)의 상면 및 측면과 접하고 있다. 도 7(C)에 도시된 바와 같이, 산화물 반도체막(25)은 베이스 절연막(13) 상면의 일부와 접하고 있다.
도 7(C)에 도시된 바와 같이, 트랜지스터(10e)의 채널 폭 방향에서 게이트 전극(18)은 게이트 절연막(17)을 통해서 산화물 반도체막(14) 및 산화물 반도체막(26) 상면 및 측면과 면하고 있다.
게이트 전극(18)은 산화물 반도체막(14)을 전기적으로 둘러싸고 있다. 이 구조를 사용하여 트랜지스터(10e)의 온-상태 전류가 증가될 수 있다. 이러한 트랜지스터 구조를 둘러싸인 채널(s-채널) 구조라 불린다. 또한, s-채널 구조에서, 전류는 산화물 반도체막(14)의 전체(벌크)에 흐른다. 산화물 반도체막(14)의 내부에 전류가 흐르기 때문에, 전류는 계면 산란에 의해 거의 영향을 받지 않고, 높은 온-상태 전류가 얻어질 수 있다. 또한, 산화물 반도체막(14)을 두껍게 제조함으로써 온-상태 전류가 증가될 수 있다.
작은 채널 길이 및 작은 채널 폭을 가진 트랜지스터를 제조할 때, 레지스트 마스크를 크기 감소시키면서 한 쌍의 전극, 산화물 반도체막 등이 가공되는 경우, 한 쌍의 전극, 산화물 반도체막 등은 둥근 단부(곡면)를 갖는 경우가 있다. 이 구조를 사용하여 산화물 반도체막(14) 상에 형성되는 산화물 반도체막(25) 및 게이트 절연막(17)과의 피복성을 개선시킬 수 있다. 또한, 한 쌍의 전극(15, 16)의 단부에서 일어날 수 있는 전계 집중을 완화시킬 수 있고, 이것은 트랜지스터의 열화를 억제시킬 수 있다.
또한, 트랜지스터를 소형화함으로써 높은 직접도와 높은 밀도를 달성할 수 있다. 예를 들면, 트랜지스터의 채널 길이는 100 ㎚ 이하, 바람직하게 40 ㎚ 이하, 더욱 바람직하게 30 ㎚ 이하, 가장 바람직하게 20 ㎚ 이하로 설정되고, 트랜지스터의 채널 폭은 100 ㎚ 이하, 바람직하게 40 ㎚ 이하, 더욱 바람직하게 30 ㎚ 이하, 가장 바람직하게 20 ㎚ 이하로 설정된다. 상술한 바와 같이 그것의 채널 폭이 단축되는 경우라도 s-채널 구조를 가진 본 발명의 일 실시형태의 트랜지스터는 온-상태 전류를 증가시킬 수 있다.
반도체 장치의 높은 직접도는 트랜지스터의 소형화를 요구한다. 그러나, 트랜지스터의 소형화는 트랜지스터의 전기 특성의 열화를 야기한다는 것으로 알려져 있다. 채널 폭의 감소는 온-상태 전류의 감소를 야기한다.
그러나, 본 발명의 일 실시형태의 트랜지스터에서, 상술한 바와 같이 산화물 반도체막(25)은 산화물 반도체막(14)의 채널 형성 영역을 덮기 위해 형성되고, 채널 형성 영역 및 게이트 절연막(17)은 서로 접하고 있지 않다. 따라서, 산화물 반도체막(14)과 게이트 절연막(17) 사이의 계면에 형성되는 캐리어의 산란은 억제될 수 있음으로써 트랜지스터의 온 상태 전류가 증가될 수 있다.
산화물 반도체막이 진성 또는 실질적 진성으로 제조되는 경우에 있어서, 산화물 반도체막에 함유되는 캐리어 수의 감소는 전계 효과 이동도를 감소시킬 수 있다. 그러나, 본 발명의 일 실시형태의 트랜지스터에서, 산화물 반도체막(14)에 수직 방향뿐만 아니라 측면으로도 게이트 전계가 적용된다. 즉, 게이트 전계가 산화물 반도체막(14)의 전체에 적용됨으로써 산화물 반도체막의 벌크에 전류가 흐른다. 고순도 진성 특성에 의해 전기 특성의 변화가 감소되면서 트랜지스터의 전계 효과 이동도를 개선시키는 것이 가능해진다.
본 발명의 일 실시형태의 트랜지스터에서, 산화물 반도체막(14)은 산화물 반도체막(26) 상에 형성되어 계면 상태가 형성되기 어려워진다. 또한, 산화물 반도체막(14)이 산화물 반도체막(25, 26) 사이에 제공되기 때문에 불순물이 상하로부터 산화물 반도체막(14)에 침입하지 않는다. 따라서, 산화물 반도체막(14)은 산화물 반도체막(26)과 산화물 반도체막(25)에 의해 둘러싸여 있어(게이트 전극(18)에 의해 전기적으로도 둘러싸임), 상술한 트랜지스터의 온-상태 전류의 개선에 더해서 임계 전압의 안정성이 가능해진다. 결과적으로, 게이트 전극의 전압이 0V인 경우 소스와 드레인 사이에 흐르는 전류는 감소될 수 있고, 이것은 낮은 전력 소비를 이끈다. 또한, 트랜지스터의 임계 전압이 안정해지므로, 반도체 장치의 장기간 신뢰도가 개선될 수 있다.
또한, 본 실시형태에 기재된 구조, 방법 등은 다른 실시형태 및 실시예에 기재된 구조, 방법 등 중 어느 하나와 적절하게 조합해서 사용될 수 있다.
<트랜지스터의 밴드 구조>
이어서, 도 5(A)~5(C)에 도시된 트랜지스터(10a)에 포함되는 다층막(24) 및 도 6(A)에 도시된 트랜지스터(10b)에 포함되는 다층막(34)의 밴드 구조를 도 8(A)~8(D)을 참조해서 설명할 것이다.
여기서, 3.15 eV의 에너지 갭을 갖는 In-Ga-Zn 산화물은 산화물 반도체막(14)에 사용되고, 3.5 eV의 에너지 갭을 갖는 In-Ga-Zn 산화물은 산화물 반도체막(25)에 사용된다. 에너지 갭은 분광 엘립소미터(HORIBA JOBIN YVON SAS.사 UT-300)를 사용하여 측정된다.
산화물 반도체막(14)의 진공 준위와 가전자대 상단 사이의 에너지 차(이온화 전위라고도 불림) 및 산화물 반도체막(25)의 진공 준위와 가전자대 상단 사이의 에너지 차는 각각 8 eV 및 8.2 eV이다. 또한, 진공 준위와 가전자대 상단 사이의 에너지 차는 자외광 전자분광법(UPS) 장치(ULVAC-PHI, Inc.사 VersaProbe)를 사용하여 측정된다.
따라서, 산화물 반도체막(14)의 진공 준위와 전도대 하단 사이의 에너지 차(전자 친화력이라고도 불림) 및 산화물 반도체막(25)의 진공 준위와 전도대 하단 사이의 에너지 차는 각각 4.85 eV 및 4.7 eV이다.
도 8(A)은 트랜지스터(10a)에 포함되는 다층막(24)의 밴드 구조의 일부를 모식적으로 도시한다. 여기서, 산화 실리콘막이 베이스 절연막(13) 및 게이트 절연막(17)에 사용되고 산화 실리콘막이 다층막(24)과 접하여 제공되는 경우에 대해서 설명한다. 도 8(A)에 있어서, EcI1은 산화 실리콘막의 전도대 하단을 나타내고; EcS1은 산화물 반도체막(14)의 전도대 하단을 나타내며; EcS2는 산화물 반도체막(25)의 전도대 하단을 나타내고; EcI2는 산화 실리콘막의 전도대 하단을 나타낸다. 또한, EcI1 및 EcI2는 각각 도 5(B)의 베이스 절연막(13) 및 게이트 절연막(17)과 대응된다.
도 8(A)에 도시된 바와 같이, 산화물 반도체막(14, 25) 사이에 전도대 하단이 서서히 변화된다. 즉, 전도대 하단이 연속적으로 변화된다. 이것은 다층막(24)이 산화물 반도체막(14)에 함유되는 원소를 함유하고 산소가 산화물 반도체막(14, 25) 사이에 이송되어 혼합층이 형성되기 때문이다.
도 8(A)에 나타낸 바와 같이, 다층막(24)의 산화물 반도체막(14)은 우물(well)로서 기능하고 다층막(24)을 포함하는 트랜지스터의 채널 영역은 산화물 반도체막(14)에 형성된다. 또한, 다층막(24)의 전도대 하단이 연속적으로 변화하기 때문에, 산화물 반도체막(14, 25) 사이에 연속 접합이 형성된다고 말할 수 있다.
도 8(A)에 나타낸 바와 같이, 산화물 반도체막(25)과 게이트 절연막(17) 사이에 계면 근방에서 불순물 또는 결함으로 인한 트랩 준위가 발생될 수 있지만, 트랩 준위가 산화물 반도체막(25)의 존재로 인해 발생되는 영역으로부터 산화물 반도체막(14)이 떨어져 있다. 그러나, EcS1과 EcS2 사이의 에너지 차가 작을 경우, 산화물 반도체막(14)의 전자는 에너지 차를 지나 트랩 준위에 도달할 수 있다. 전자가 트랩 준위에 의해 트랩되는 경우, 음의 고정된 전하가 게이트 절연막과의 계면에 발생됨으로써 트랜지스터의 임계 전압이 양의 방향으로 시프트한다. 따라서, 트랜지스터의 임계 전압의 변화가 감소되고 안정한 전기 특성이 얻어지기 때문에 EcS1와 EcS2 사이의 에너지 차는 0.1 eV 이상, 더욱 바람직하게는 0.15 eV 이상인 것이 바람직하다.
도 8(B)은 트랜지스터(10a)의 다층막(24)의 밴드 구조의 일부를 모식적으로 도시하고, 이것은 도 8(A)에 나타낸 밴드 구조의 변화이다. 여기서, 산화 실리콘막이 베이스 절연막(13)과 게이트 절연막(17)에 사용되고 산화 실리콘막이 다층막(24)과 접하고 있는 구조에 대해서 설명한다. 도 8(B)에 있어서, EcI1은 산화 실리콘막의 전도대 하단을 나타내고; EcS1은 산화물 반도체막(14)의 전도대 하단을 나타내며; EcI2는 산화 실리콘막의 전도대 하단을 나타낸다. 또한, EcI1 및 EcI2는 각각 도 5(B)의 베이스 절연막(13)과 게이트 절연막(17)과 대응된다.
도 5(B)에 도시된 트랜지스터에 있어서, 다층막(24)의 상부, 즉 산화물 반도체막(25)은 한 쌍의 전극(15, 16) 형성 시에 에칭될 수 있다. 또한, 산화물 반도체막(14)의 혼합층은 산화물 반도체막(25) 형성시의 산화물 반도체막(14)의 상면에 형성되기 쉽다.
예를 들면, 산화물 반도체막(14)이 스퍼터링 타겟으로서 In~Ga 및 Zn의 원자비가 1:1:1 또는 3:1:2인 In-Ga-Zn 산화물의 사용으로 형성되는 산화물 반도체막이고, 산화물 반도체막(25)이 스퍼터링 타겟으로서 In~Ga 및 Zn의 원자비가 1:3:2, 1:3:4, 1:3:6, 또는 1:4:5인 In-Ga-Zn 산화물의 사용으로 형성되는 산화물막인 경우에 있어서, 산화물 반도체막(25) 중 Ga 함량은 산화물 반도체막(14)의 것보다 높다. 따라서, Ga 함량이 산화물 반도체막(14)의 것보다 높은 GaOx층 또는 혼합층이 산화물 반도체막(14)의 상면에 형성될 수 있다.
그 이유로 인해, 산화물 반도체막(25)이 에칭되는 경우라도 EcI2측에 대한 전도대 하단 EcS1은 증가되고, 도 8(B)에 나타낸 밴드 구조가 얻어질 수 있는 경우가 있다.
도 8(B)에 나타낸 밴드 구조의 경우와 같이, 채널 영역 단면의 관찰시에 다층막(24)의 산화물 반도체막(14)만 명확하게 관찰되는 경우가 있다. 그러나, 실제로 산화물 반도체막(14)보다 많은 Ga를 함유하는 혼합층을 산화물 반도체막(14) 상에 형성함으로써, 혼합층이 1.5번째 층으로서 여겨질 수 있다. 또한, 혼합층은, 예를 들면 EDX 분석에 의해 다층막(24)에 함유되는 원소가 측정되는 경우 산화물 반도체막(14)의 상부 조성을 분석함으로써 확인될 수 있다. 혼합층은, 예를 들면 산화물 반도체막(14)의 상부 조성의 Ga 함량이 산화물 반도체막(14)의 Ga 함량보다 큰 방식으로 확인될 수 있다.
도 8(C)은 트랜지스터(10b)의 다층막(34)의 밴드 구조의 일부를 모식적으로 도시한다. 여기서, 산화 실리콘막이 베이스 절연막(13)과 게이트 절연막(17)에 사용되고 산화 실리콘막이 다층막(34)과 접하고 있는 경우에 대해서 설명한다. 도 8(C)에 있어서, EcI1은 산화 실리콘막의 전도대 하단을 나타내고; EcS1은 산화물 반도체막(14)의 전도대 하단을 나타내며; EcS2는 산화물 반도체막(25)의 전도대 하단을 나타내고; EcS3은 산화물 반도체막(26)의 전도대 하단을 나타내며; EcI2는 산화 실리콘막의 전도대 하단을 나타낸다. 또한, EcI1 및 EcI2는 각각 도 6(A)의 베이스 절연막(13) 및 게이트 절연막(17)과 대응된다.
도 8(C)에 도시된 바와 같이, 산화물 반도체막(26, 14, 25) 사이의 에너지 배리어가 존재하지 않고, 그것의 전도대 하단은 완만하게 달라진다. 즉, 전도대 하단은 연속적이다. 이것은 산화물 반도체막(14)에 함유되는 원소를 다층막(34)이 함유하고 산화물 반도체막(14, 26) 사이 및 산화물 반도체막(14, 25) 사이에 산소가 이송되어 혼합층을 형성하기 때문이다.
도 8(C)에 나타낸 바와 같이, 다층막(34)의 산화물 반도체막(14)은 우물(well)로서 기능하고 다층막(34)을 포함하는 트랜지스터의 채널 영역은 산화물 반도체막(14)에 형성된다. 또한, 다층막(34)의 전도대 하단이 연속적으로 변화하기 때문에, 그것은 상기 연속 접합이 산화물 반도체막(26, 14) 사이 및 산화물 반도체막(25, 14) 사이에 형성될 수 있다.
불순물 또는 결함으로 인해 트랩 준위가 산화물 반도체막(14)과 게이트 절연막(17) 사이의 근방 및 산화물 반도체막(14)과 베이스 절연막(13) 사이의 계면 근방에서 발생될 수 있지만, 도 8(C)에 도시된 바와 같이 산화물 반도체막(25, 26)의 존재로 인해 트랩 준위가 발생되는 영역으로부터 산화물 반도체막(14)이 떨어져 있을 수 있다. 그러나, EcS1과 EcS2 사이의 에너지 차 및 EcS1과 EcS3 사이의 에너지 차가 작은 경우, 산화물 반도체막(14)의 전자는 에너지 차를 지나 트랩 준위에 도달할 수 있다. 전자가 트랩 준위에 의해 트랩되는 경우, 음의 고정된 전하가 절연막과의 계면에서 발생됨으로써 트랜지스터의 임계 전압은 양의 방향으로 시프트된다. 따라서, 트랜지스터의 임계 전압의 변화가 감소되고 안정한 전기 특성이 얻어지기 때문에, EcS1과 EcS2 사이의 에너지 차 및 EcS1과 EcS3 사이의 에너지 차는 0.1 eV 이상, 더욱 바람직하게는 0.15 eV 이상인 것이 바람직하다.
산화물 반도체막(27)은 산화물 반도체막(25)과 게이트 절연막(17) 사이에 제공될 수 있다. 산화물 반도체막(27)이 산화물 반도체막(25)보다 낮은 전자 친화력을 가지도록 산화물 반도체막(27)의 재료가 선택된다. 산화물 반도체막(27)의 재료에 대해서, 산화물 반도체막(14), 산화물 반도체막(25), 산화물 반도체막(26) 등의 재료를 나타낸다. 도 8(D)은 이러한 다층막의 밴드 구조를 나타낸다. 또한, EcS4는 산화물 반도체막(27)의 전도대 하단을 나타낸다.
또한, 트랜지스터의 구조는 상기 구조에 제한되지 않는다. 도 9(A)의 도시된 트랜지스터가 형성되도록 한 쌍의 전극(15, 16)을 마스크로서 사용하여 산화 방지막(20)을 형성하거나, 도 9(B)의 도시된 트랜지스터가 형성되도록 한 쌍의 전극(15, 16) 및 레지스트를 마스크로서 사용하여 산화 방지막(20)을 형성할 수 있다. 상술한 다층막 중 어느 하나를 포함하는 트랜지스터는 이러한 구조를 가질 수 있다.
도 10(A), 도 10(B), 또는 도 10(C)에 도시된 바와 같이, 상기 구조는 각각 오프셋 영역의 저항이 감소되는 자기 정렬된 구조일 수 있다.
n형 저저항 영역(41) 및 n형 저저항 영역(42)은 마스크로서 게이트 전극(18)을 사용하여 불순물을 첨가함으로써 형성될 수 있다. 불순물을 첨가하기 위한 방법으로서, 이온 주입법, 이온 도핑법, 플라즈마 액침 이온 주입법 등이 사용될 수 있다.
수소, 헬륨, 네온, 아르곤, 크립톤, 크세논, 붕소, 질소, 인, 및 비소와 같은 불순물은 산화물 반도체막(14, 25, 26)의 도전성을 증가시킨다.
또한, 마스크로서 게이트 전극(18)을 사용하여 불순물을 첨가할 필요가 없다. 그 경우의 예를 도 11(A)~11(C)에 나타낸다. 게이트 전극(18)의 단부가 도 11(A)~11(C)의 한 쌍의 전극(15, 16)의 단부와 정렬되지 않지만, 본 발명의 일 실시형태는 그것에 제한되지 않고, 게이트 전극(18)의 단부는 한 쌍의 전극(15, 16)의 단부와 정렬될 수 있다.
테이퍼드된 형상을 갖는 게이트 전극(18)으로 저저항 영역(41, 42)의 형상은 도 12(A)~12(C)에 도시된 바와 같이 제어될 수 있다.
채널 등이 산화물 반도체막에 형성되는 예를 본 실시형태에 기재하지만, 본 발명의 일 실시형태는 그것에 제한되지 않는다. 예를 들면, 경우 또는 조건에 따라, 채널, 채널 근방, 소스 영역, 드레인 영역 등은 Si(실리콘), Ge(게르마늄), SiGe(실리콘 게르마늄), GaAs(갈륨 비소) 등을 함유하는 재료를 사용하여 형성될 수 있다.
또한, 본 실시형태에 기재된 구조, 방법 등은 다른 실시형태 및 실시예에 기재된 구조, 방법 등의 어느 하나와 적절하게 조합하여 사용될 수 있다.
(실시형태 2)
본 실시형태에 있어서, 실시형태 1에 기재된 트랜지스터의 구조와 다른 구조를 갖는 트랜지스터에 대해서 설명할 것이다.
<1. 트랜지스터의 구조>
도 13(A)~13(C)은 반도체 장치에 포함되는 트랜지스터(50)의 상면도 및 단면도이다. 도 13(A)은 트랜지스터(50)의 상면도이고, 도 13(B)은 도 13(A)의 일점쇄선 B1-B2를 따라 취해진 단면도이며, 도 13(C)은 도 13(A)의 일점쇄선 B3-B4를 따라 취해진 단면도이다. 도 13(A)~13(C)에 있어서, 이해하기 용이하게 하기 위해서 몇몇 구성 요소는 확대, 크기 감소, 또는 생략된다. 몇몇 경우에 있어서, 일점쇄선 B1-B2의 방향은 채널 길이 방향이라 불리고, 일점쇄선 B3-B4의 방향은 채널 폭 방향이라 불린다.
도 13(A)~13(C)에 도시된 트랜지스터(50)는 기판(11) 상에 도전막(12), 기판(11)과 도전막(12) 상에 베이스 절연막(13), 베이스 절연막(13) 상에 산화물 반도체막(26), 산화물 반도체막(26) 상에 산화물 반도체막(14), 산화물 반도체막(14)의 상면에 한 쌍의 전극(15, 16), 산화물 반도체막(14) 및 한 쌍의 전극(15, 16)과 접하는 산화물 반도체막(25), 산화물 반도체막(25) 상에 게이트 절연막(17), 및 게이트 절연막(17)을 통해서 산화물 반도체막(14)과 중첩하는 게이트 전극(18)을 포함한다. 절연막(19)은 게이트 절연막(17)과 게이트 전극(18) 상에 형성될 수 있다.
한 쌍의 전극(15, 16)이 산화물 반도체막(14)의 상면에만 형성되기 때문에, 베이스 절연막(13)으로부터 산소에 의해 유도되는 한 쌍의 전극(15, 16)의 산화가 억제될 수 있다. 산화물 반도체막(14)에 있어서, 한 쌍의 전극(15, 16)과 중첩하는 영역의 채널 폭은 한 쌍의 전극(15, 16)과 중첩하지 않는 영역(채널이 형성되는 영역)의 채널 폭보다 길다. 따라서, 한 쌍의 전극(15, 16)과 중첩하지 않는 영역의 채널 폭을 단축할 수 있고, 이것은 트랜지스터의 소형화를 이끌며, 산화물 반도체막(14)이 한 쌍의 전극(15, 16)과 접하고 있는 영역의 부분이 증가될 수 있고, 이것은 접촉 저항의 감소를 이끈다.
<2. 트랜지스터를 제조하기 위한 방법>
이어서, 도 13(A)~13(C)의 트랜지스터(50)를 제조하기 위한 방법은 도 14(A)~14(C) 및 15(A)~15(C)를 참조하여 설명된다. 도 13(A)의 일점쇄선 B1-B2를 따르는 채널 길이 방향으로의 단면 및 도 13(A)의 일점쇄선 B3-B4를 따르는 채널 폭 방향으로의 단면은 도 14(A)~14(C) 및 도 15(A)~15(C)에 사용되어 트랜지스터(50)를 제조하기 위한 방법을 설명한다.
도 2(A)~2(C)의 단계 후, 산화물 반도체막(26a), 산화물 반도체막(14a), 및 도전막(15a)을 포함하는 적층은 베이스 절연막(13) 상에 형성된다(도 14(A) 참조). 산화물 반도체막(26a), 산화물 반도체막(14a), 및 도전막(15a)의 재료 및 형성방법을 실시형태 1에 나타낸다.
그 다음, 도전막(15a)을 에칭하여 도전막(15b)을 형성한다(도 14(B) 참조).
이어서, 산화물 반도체막(26a) 및 산화물 반도체막(14a)을 마스크로서 도전막(15b)을 사용하여 에칭해서 산화물 반도체막(26) 및 산화물 반도체막(14)을 형성한다(도 14(C) 참조).
이어서, 도전막(15b)을 에칭하여 한 쌍의 전극(15, 16)을 형성한다(도 15(A) 참조).
그 다음, 산화물 반도체막(25) 및 게이트 절연막(17)을 산화물 반도체막(14) 및 한 쌍의 전극(15, 16) 상에 형성한다(도 15(B) 참조). 산화물 반도체막(25) 및 게이트 절연막(17)의 재료 및 형성방법을 실시형태 1에 나타낸다.
그 후, 게이트 절연막(17)을 통해서 산화물 반도체막(14)과 중첩하는 게이트 전극(18)을 형성한다. 이어서, 절연막(19)을 게이트 절연막(17) 및 게이트 전극(18) 상에 형성한다(도 15(C) 참조). 게이트 전극(18) 및 절연막(19)의 재료 및 형성방법을 실시형태 1에 나타낸다.
상기 단계를 통해서, 임계 전압의 시프트가 감소되는 트랜지스터가 제조될 수 있다. 또한, 전기 특성 변화가 감소되는 트랜지스터가 제조될 수 있다.
<변형예 1>
본 실시형태에 기재된 트랜지스터(50)의 변형예는 도 16(A)~16(C)을 참조하여 설명된다.
도 16(A)에 도시된 트랜지스터(50a)는 산화물 반도체막(25)과 게이트 절연막(17)의 형상에 있어서 트랜지스터(50)와 다르다. 도 16(A)의 산화물 반도체막(25)과 게이트 절연막(17)이 마스크로서 게이트 전극(18)을 사용하여 형성되기 때문에 마스크 수가 감소될 수 있다.
또한, 산화물 반도체막(25) 및 게이트 절연막(17)을 형성하기 위한 마스크 및 게이트 전극(18)을 형성하기 위한 마스크를 사용해서 도 16(B)에 도시된 트랜지스터(50b)가 형성될 수 있다.
도 16(C)에 도시된 트랜지스터(50c)의 경우와 같이, 도전막(12)이 제공되지 않는 구조를 채용할 수 있다.
도 17(A)~17(C)에 도시된 트랜지스터(50d)는 한 쌍의 전극(15, 16)을 형성한 후에 산화물 반도체막(26, 14)을 형성함으로써 얻어지는 구조를 가질 수 있다.
도 18(A)~18(C)에 도시된 바와 같이, 상기 구조는 각각 오프셋 영역의 저항이 감소되는 자기 정렬된 구조일 수 있다.
n형 저저항 영역(41, 42)은 마스크로서 게이트 전극(18)을 사용하여 불순물을 첨가함으로써 형성될 수 있다. 불순물 및 불순물을 첨가하기 위한 방법을 실시형태 1에 나타낸다.
또한, 마스크로서 게이트 전극(18)의 사용으로 불술물을 첨가할 필요는 없다. 그 경우의 예를 도 19(A)~19(C)에 나타낸다. 게이트 전극(18)의 단부가 도 19(A)~19(C)의 한 쌍의 전극(15, 16)의 단부와 정렬되지 않지만, 본 발명의 일 실시형태는 그것에 제한되지 않고, 게이트 전극(18)의 단부는 한 쌍의 전극(15, 16)의 단부와 정렬될 수 있다.
도 12(A)~12(C)의 경우와 같이, 도 18(A)~18(C)의 게이트 전극(18)은 테이퍼드된 형상을 가질 수 있어 저저항 영역(41, 42)의 형상이 도 20(A)~20(C)에 도시된 바와 같이 제어될 수 있다.
또한, 본 실시형태에 기재된 구조, 방법 등은 다른 실시형태 및 실시예에 기재된 구조, 방법 등의 어느 하나와 적절하게 조합해서 사용될 수 있다.
(실시형태 3)
본 실시형태에 있어서, 트랜지스터에 포함되는 산화물 반도체막, 산화물 반도체막과 접하는 산화물 절연막(베이스 절연막 또는 게이트 절연막)에 포함되는 결함, 트랜지스터 특성의 열화에 대해서 설명한다.
<1. NOx>
우선, 산화물 반도체막과 접하는 산화물 절연막에 함유되는 질소 산화물(이하, NOx; x는 0 초과 및 2 이하, 바람직하게 1 이상 및 2 이하임)에 대해서 설명한다.
<1-1. 산화물 절연막 중의 NOx의 전이 레벨>
우선, 고체의 점 결함의 전이 레벨에 대해서 설명한다. 전이 레벨은 갭의 상태를 형성하는 불순물 또는 결함(이하, 결함 D라 불림)의 전하 상태를 나타내고, 결함의 형성 에너지로부터 산출된다. 즉, 전이 레벨은 도너 준위 또는 어셉터 준위와 유사하다.
결함 D의 전하 상태의 형성 에너지 및 전이 레벨 사이의 관계에 대해서 설명한다. 결함 D의 형성 에너지는 전하 상태에 따라 달라지고 페르미 에너지에도 의존한다. 또한, D+는 결함이 1개의 전자를 방출하는 상태를 나타내고, D-는 결합이 1개의 전자를 트랩하는 상태를 나타내며, D0은 전자가 이송되지 않는 상태를 나타낸다.
도 21(A)은 각각의 결함 D+, D0, 및 D-의 형성 에너지와 전이 레벨 사이의 관계를 도시한다. 도 21(B)은 결함 D+, D0, 및 D-의 전자 구성을 도시한다.
도 21(A)에 있어서, 점선은 결함 D+의 형성 에너지를 나타내고, 실선은 결함 D0의 형성 에너지를 나타내며, 파선은 결함 D-의 형성 에너지를 나타낸다. 결함 D+가 결함 D0로 변화되는 전이 레벨(즉, 점선 및 실선이 교차하는 레벨)은 ε(+/0)로 나타내고, 결함 D0이 결함 D-로 변화되는 전이 레벨(즉, 실선 및 파선이 교차하는 레벨)은 ε(0/-)로 나타낸다.
도 22는 페르미 준위가 변화되는 경우 결함의 전하 상태 변화의 구상 다이어그램이다. 도 22에 있어서, 이점쇄선은 페르미 준위를 나타낸다. 도 22의 오른쪽 도면은 도 22의 왼쪽 도면의 페르미 준위 (1), (2), 및 (3)를 도시하는 밴드 다이어그램이다.
고체의 전이 레벨을 발견함으로써, 페르미 준위가 파라미터로서 사용되는 경우 각 페르미 레벨에서의 결함이 어떻게 전하 상태를 취할지를 정성적으로 알 수 있다.
산화물 반도체막과 접하는 산화물 절연막의 대표예로서, 산화질화 실리콘(SiON)막이 사용되고, 산화질화 실리콘막의 결함 준위 및 결함 준위에 기인하는 ESR 신호가 산출에 의해 검증된다. 구체적으로, NO2, N2O, NO, 및 N 원자가 각각의 산화 실리콘(SiO2)으로 도입되는 모델이 형성되고, 그것의 전이 레벨은 산화 실리콘으로 도입되는 NO2, N2O, NO, 및 N 원자가 트랜지스터의 전자 트랩으로서 기능하는지 아닌지를 증명하기 위해 검증된다.
산출에 있어서, 저온도의 석영(α-석영) 결정 구조를 가진 SiO2(c-SiO2)가 모델로서 사용된다. 결함이 없는 c-SiO2의 결정 모델을 도 23에 나타낸다.
우선, 구조 최적화 산출은 72원자를 포함하는 모델, 특히 격자 정수 및 원자 좌표에 대해서 행해진다. c-SiO2의 모든 축 방향으로 단위 세포를 2배 함으로써 모델이 얻어진다. 산출에 있어서, 제 1 원리 산출 소프트웨어 VASP(Vienna Ab initio Simulation Package)가 사용된다. 속껍질 전자의 효과는 프로젝터 증가된 파동(PAW)법에 의해 산출되고, 범함수로서는 Heyd-Scuseria-Ernzerhof(HSE) DFT 하이브리드 인자(HSE06)가 사용된다. 산출 조건을 하기에 나타낸다.
Figure 112016069543705-pct00001
구조 최적화 후에 c-SiO2 모델의 밴드갭은 실험값 9.0 eV와 근접한 8.97 eV이다.
이어서, 각각의 결정 구조의 공간(틈새)으로 NO2, N2O, NO, 및 N 원자가 도입되는 상기 c-SiO2 모델에 대해서 구조 최적화 산출이 행해진다. 구조 최적화 산출은 하기 3가지 경우: 전체 계가 양의 1가인 경우(전하: +1); 전체 계가 전기적으로 중성(0가)인 경우(전하: 중성); 및 전체 계가 음의 1가인 경우(전하: -1)에 대한 각 모델에 대해서 행해진다. 또한, 전체 계에 부과되는 전하는 전자의 기저 상태에서 NO2, N2O, NO, 및 N 원자를 포함하는 결함에 국부적이다.
NO2가 c-SiO2 모델의 틈새로 도입되는 모델에 대해 말하자면, 구조 최적화 산출이 행해진 후에 구조와 NO2의 구조 파라미터를 도 24에 나타낸다. 도 24에 있어서, 가스 상태의 NO2 분자의 구조 파라미터를 참조예로서도 나타낸다.
또한, 전기적으로 중성이 아닌 분자를 분자 이온이라 흔히 부르지만, 여기서 논의되는 분자가 결정 격자의 내부에 도입되는 것이기 때문에 고립계와 달리 분자의 원자가를 정량하는 것이 어려워진다. 따라서, 전기적으로 중성이 아닌 분자를 편의상 분자라 부른다.
NO2 분자가 도입되는 경우, 계의 전하가 +1인 경우에 NO2 분자는 선형 배열에 있는 경향이 있다는 것을 도 24에 나타낸다. 전하가 -1인 계의 O-N-O 결합각은 전하가 중성인 모델의 것보다 작고, 전하가 중성인 모델의 O-N-O 결합각은 전하가 +1인 모델의 것보다 작다는 것도 도 24에 나타낸다. 가스상에서 고립 분자의 전하수가 달라지는 경우 NO2 분자의 이 구조 변화는 결합각의 변화와 거의 동일하다. 따라서, 가정되는 전하 대부분은 NO2 분자에 기인되고, SiO2의 NO2 분자는 아마도 고립 분자와 근접한 상태에 존재한다고 추정된다.
이어서, N2O 분자가 c-SiO2 모델의 틈새로 도입되는 모델에 대해 말하자면, 구조 최적화 산출이 행해진 후에 구조와 N2O 분자의 구조 파라미터를 도 25에 나타낸다. 도 25에 있어서, 가스 상태의 N2O 분자의 구조 파라미터를 참조예로서도 나타낸다.
도 25에 의해서, 계의 전하가 +1인 경우와 전하가 중성인 경우에 있어서, N2O 분자의 구조는 모두 선형 배열로 있고, 이것은 2가지 경우의 N2O 분자가 거의 동일한 구조를 갖는다는 것을 의미한다. 반대로, 계의 전하가 -1인 경우에 있어서, N2O 분자는 구부러진 형상을 갖고, N과 O 사이의 거리는 상기 2가지 경우의 것보다 길다. 이것이 가능한 이유는 전자가 N2O 분자의 π* 궤도인 LUMO 준위를 침입하기 때문이다.
이어서, NO 분자가 c-SiO2 모델의 틈새로 도입되는 모델에 대해 말하자면, 구조 최적화 산출이 행해진 후에 구조와 NO 분자의 구조 파라미터를 도 26에 나타낸다.
도 26에 의해서, 계의 전하가 +1인 경우에는 N과 O 사이의 거리가 단축되고, 계의 전하가 -1인 경우에는 N과 O 사이의 거리가 길어진다. 이 경향은 하기: 고립 NO 분자의 전하가 +1인 경우 N-O 결합의 결합 차수는 3.0이고; 고립 NO 분자의 전하가 0인 경우 결합 차수는 2.5이며; 고립 NO 분자의 전하가 -1인 경우 결합 차수는 2.0이기 때문에 전하가 +1인 경우 결합 차수가 가장 크다고 추정된다. 따라서, SiO2의 NO 분자는 고립 분자와 근접한 상태에서 안정하게 존재한다고 추정된다.
그 다음, N 원자가 c-SiO2 모델의 틈새로 도입되는 모델에 대해 말하자면, 구조 최적화 산출이 행해진 후에 구조를 도 27에 나타낸다.
도 27에 의해서, 어느 전하 상태에서, SiO2의 원자와 결합되는 N 원자는 틈새의 고립 원자로서 N 원자가 존재하는 것보다 에너지의 관점에서 보다 안정적이다.
이어서, 전이 레벨의 산출은 각 시료에 대해서 행해진다.
그 구조의 결함 D를 갖는 모델의 전하 q 상태와 전하 q' 상태 사이의 전이되는 전이 레벨 ε(q/q')은 식 1로 산출될 수 있다.
[식 1]
Figure 112016069543705-pct00002
상기 식에 있어서, Etot(Dq)는 전하 q의 결함 D를 갖는 모델의 총 에너지를 나타내고, Etot(벌크)는 결함이 없는 모델의 총 에너지를 나타내며, ni는 결함에 기여하는 원자수 i를 나타내고, μi는 원자의 화학적 전위 i를 나타내며, εVBM은 결함이 없는 모델의 가전자대 상단을 나타내고, ΔVq는 정전위와 관련되는 보정항을 나타나며, Ef는 페르미 에너지를 나타낸다.
도 28은 상기 식으로부터 얻어지는 전위 레벨을 나타내는 밴드 다이어그램이다. 산화물 반도체막으로서, In:Ga:Zn=1:1:1의 원자비를 갖는 금속 산화물을 사용하여 형성되는 산화물 반도체막(이하, IGZO(III)라고 불림)을 사용한다. 도 28에 있어서, IGZO(III)의 밴드 다이어그램은 상기 4개의 모델의 밴드 다이어그램에 더해서 나타낸다. 도 28의 단위값은 "eV"이다.
도 28에 있어서, SiO2의 가전자대 상단이 베이스(0.0 eV)로서 여겨지는 경우 얻어지는 값을 각 전이 레벨의 값으로 나타낸다. 참조값이 여기서 SiO2의 전자 친화력으로서 사용되지만, SiO2가 IGZO(III)와 결합하는 경우에 밴드의 실용적인 위치 관계는 SiO2의 전자 친화력에 의해 영향을 받는 경우가 있다.
이하, 계의 전하가 +1인 상태와 모델의 전하가 0인 상태 사이에 전이되는 전이 레벨은 (+/0)라 부르고, 계의 전하가 0인 상태와 계의 전하가 -1인 상태 사이에 전이되는 전이 레벨은 (0/-)라 부른다.
도 28에 의해서, NO2 분자가 SiO2로 도입되는 모델에 있어서, (+/0) 및 (0/-)의 2개의 전이 레벨은 IGZO(III)의 밴드갭 내의 위치에 존재하고, 이것은 NO2 분자가 전자의 트랩 및 디트랩과 연관될 수 있다는 것을 시사한다. NO 분자가 SiO2로 도입되는 모델 및 N 원자가 SiO2로 도입되는 모델 모두에 있어서, (+/0)의 전이 레벨은 IGZO(III)의 밴드갭 내의 위치에 존재한다. 반대로, N2O 분자가 SiO2로 도입되는 모델의 전이 레벨은 IGZO(III)의 밴드갭의 외부에 존재하고, N2O 분자는 아마도 페르미 준위의 위치와 상관없이 중성 분자로서 안정하게 존재한다.
상기 결과는 전자의 트랩 및 디트랩과 연관되고 양의 방향으로 트랜지스터의 임계 전압의 시프트를 야기하는 인자인 질소를 함유하는 격자간 분자는 IGZO(III)의 전도대와 근접한 측에 밴드갭 내에 위치에서 전이 레벨을 갖는 NO2 또는 NO 분자 중 어느 하나 또는 그들 모두일 가능성을 강하게 시사한다.
<1-2. ESR 신호의 검증>
트랜지스터 준위의 산출 결과 다음에 NO2 분자의 ESR 신호가 산출된다. 또한, SiO2 내의 O 원자의 위치에 N 원자가 치환된 모델은 상기 경우의 것과 유사한 방식으로 검증된다.
이 경우에 있어서, N 원자는 7개의 전자를 갖고, O 원자는 8개의 전자를 가지며; 즉, NO2 분자의 전자 구조는 열린 껍질을 갖는다. 따라서, 중성 NO2 분자는 고립 전자를 갖고, ESR에 의해 측정될 수 있다. SiO2 내의 O 원자의 위치에 N 원자가 치환되는 경우에 있어서, 2개의 Si 원자만 N 원자의 주변에 존재하고 N 원자는 불포화결합을 포함한다. 따라서, 이 경우는 ESR에 의해 측정될 수도 있다. 또한, 14N은 하나의 핵 스핀만을 갖고, 14N과 관련되는 ESR 신호의 피크는 3개로 스플릿된다. 이 때, ESR 신호의 스플릿 폭은 초미세 결합 상수이다.
따라서, 산화물 절연막의 ESR 신호가 3개로 스플릿이 SiO2 내의 O 원자의 위치에서 치환되는 NO2 분자 또는 N 원자에 의해 야기되는지 아닌지를 검증하기 위해 산출이 행해진다. SiO2 결정 구조가 모델로서 사용되는 경우, 산출량이 거대하다. 따라서, 이 경우에 있어서 도 29(A) 및 29(B)에 나타낸 바와 같이 2종의 클러스터 구조 모델이 사용되고, 구조 최적화가 이들 모델에 대해서 행해진 다음, g-인자 및 초미세 결합 상수가 산출된다. 도 29(A)는 중성 상태에서 NO2 분자의 모델을 나타내고, 도 29(B)는 Si-N-Si 결합을 포함하는 클러스터 모델을 나타낸다. 또한, 도 29(B)에 나타낸 모델은 Si 원자의 불포화결합이 H 원자와 종단한 클러스터 모델이다.
모델의 구조 최적화 및 구조가 최적화되는 모델의 g 인자와 초미세 결합 상수에 암스테르담 밀도 범함수(ADF) 소프트웨어가 사용된다. 모델의 구조 최적화와 산출 및 구조가 최적화된 모델의 g 인자와 초미세 결합 상수에 있어서, "GGA:BP"는 범함수로서 사용되고, "QZ4P"는 기본 함수로서 사용되며, "None"은 Core Type으로서 사용된다. 또한, g 인자 및 초미세 결합 상수의 산출에서, "Spin-Orbit"은 상대론적 효과로서 고찰되고, ESR/EPR의 산출방법으로서는 "g&A-Tensor(full SO)"가 채용된다. 산출 조건은 하기와 같다.
Figure 112016069543705-pct00003
구조 최적화의 결과로서, 도 29(A)에 나타낸 NO2 분자인 경우에 있어서, N-O 결합의 결합 거리는 0.1205 ㎚이고, O-N-O 결합각은 134.1°이며, 이것은 NO2 분자의 실험값(결합 거리: 0.1197 ㎚, 및 결합각 134.3°)과 근접하다. 도 29(B)에 나타낸 Si-N-Si 클러스터 모델인 경우에 있어서, Si-N의 결합 거리는 0.172 ㎚이고 Si-N-Si 결합각은 138.3°이며, 이것은 SiO2 결정 내의 O원자의 위치에서 N 원자가 치환되는 상태에서 제 1 원리 산출에 의해 구조 최적화가 실시되는 구조에서 Si-N의 결합 거리(0.170 ㎚) 및 Si-N-Si 결합각(139.0°)과 거의 동일하다.
산출된 g 인자 및 초미세 결합 상수를 하기에 나타낸다.
Figure 112016069543705-pct00004
상술한 바와 같이, 초미세 결합 상수 A는 ESR 신호 간의 거리(또는 피크 간의 스플릿 폭)와 대응된다. 표 3에 의해서, NO2 분자의 초미세 결합 상수 A의 평균값은 약 5 mT이다. Si-N-Si 클러스터 모델인 경우에 있어서, 초미세 결합 상수 A에서 A_x만 양의 값이고, 이것은 약 3 mT이다.
이 결과에 의해서, X 밴드를 사용하여 ESR 측정에 의해 얻어지는 3개의 신호, 약 5 mT의 초미세 결합 상수, 및 약 2의 g 인자를 갖는 ESR 스펙트럼은 아마도 SiO2 결정 내의 NO2 분자로 인해 얻어진다. 3개 신호 중, 중앙 신호의 g 인자는 약 2이다.
<1-3. 트랜지스터의 열화 메카니즘의 고찰>
트랜지스터의 임계 전압이 양의 GBT 시험이 행해지는 경우 양의 방향으로 시프트되는 현상의 메카니즘을 상기 결과를 기초해서 하기에 고찰된다.
메카니즘은 도 30을 참조하여 고찰된다. 도 30은 게이트(GE), 게이트 절연막(GI), 산화물 반도체막(OS), 및 산화질화 실리콘막(SiON)이 순서대로 적층되어 있는 구조를 도시한다. 여기서, OS의 백채널측에 위치되는 SiON이 질소 산화물을 함유하고 있는 경우에 대해서 설명한다.
양의 GBT 시험이 트랜지스터에 대해서 행해지는 경우, GI측과 SiON측에 대한 OS 전자 밀도는 높아지게 된다. SiON측에 대한 OS 전자 밀도가 GI측보다 낮다. SiON에 함유되는 NO2 분자 또는 NO 분자가 GI와 OS 사이의 계면 및 OS와 SiON 사이의 계면으로 확산되는 경우, 양의 GBT에 의해서 유도되는 GI측 및 백채널측의 전자가 트랩된다. 결과적으로, 트랩된 전자가 GI와 OS 사이의 계면 및 OS와 SiON 사이의 계면 근방에 남아있기 때문에 트랜지스터의 임계 전압은 양의 방향으로 시프트된다.
즉, 산화물 반도체막과 접하는 산화질화 실리콘막에 함유되는 질소 산화물의 저농도는 트랜지스터의 임계 전압의 변화를 억제시킬 수 있다. 여기서, 산화물 반도체막과 접하는 산화질화 실리콘막의 구체예로서 베이스 절연막, 게이트 절연막 등을 들 수 있다. 산화물 반도체막과 접하는 매우 소량의 질소 산화물을 함유하는 산화질화 실리콘막을 제공함으로써 트랜지스터는 뛰어난 신뢰도를 가질 수 있다.
<2. VOH>
이어서, 산화물 반도체막에 함유되는 결함 중의 하나인 산소 결손 VO에 위치되는 H 원자(이하, VOH라 불림)에 대해서 설명한다.
<2-1. H의 존재 형태 간의 에너지 및 안정성>
우선, 산화물 반도체막에 존재하는 H 모드의 에너지 차 및 안정성은 산출된 결과로 설명된다. 여기서, IGZO(III)는 산화물 반도체막으로서 사용된다.
산출하는데 사용되는 구조는 IGZO(III)의 6각형 단위 세포수를 a축 및 b축을 따라 두배로 배열된 84원자 벌크 모델을 기초로 한다.
벌크 모델로서, 3개 In 원자와 1개 Zn 원자와 결합된 1개 O 원자가 H 원자로 대체되는 모델을 준비한다(도 31(A) 참조). 도 31(B)은 도 31(A)의 InO층의 a-b 평면을 c축 방향에서 보았을 때의 다이어그램을 나타낸다. 3개 In 원자와 1개 Zn 원자와 결합된 1개 O 원자가 제거되는 영역을 산소 결손 VO로서 나타내고, 이것은 도 31(A) 및 31(B)에서 파선으로 나타낸다. 또한, 산소 결손 VO의 H 원자를 VOH라 표시한다.
벌크 모델에 있어서, 3개 In 원자와 1개 Zn 원자와 결합된 1개 O 원자가 제거됨으로써 산소 결손(VO)이 형성된다. 산소 결손 VO 근처에서 1개 Ga 원자와 2개 Zn 원자가 a-b 평면에 대해서 결합한 1개의 O 원자에 H 원자가 결합한 모델을 준비한다(도 31(C) 참조). 도 31(D)은 도 31(C)의 InO층의 a-b 평면을 c축 방향에서 보았을 때에 다이어그램을 나타낸다. 도 31(C) 및 31(D)에 있어서, 산소 결손 VO은 파선으로 나타낸다. 산소 결손 VO가 형성되고, 산소 결손 VO 근처에서 1개 Ga 원자와 2개 Zn 원자가 a-b 평면에 결합되는 1개의 O 원자에 H 원자가 결합되는 모델을 VO+H라 표시한다.
최적화 산출은 고정된 격자 정수를 가진 상기 2개의 모델에 대해서 행해져 총 에너지가 산출된다. 또한, 총 에너지의 값이 작으면 작을수록, 구조가 보다 안정해진다.
산출에 있어서, 제 1 원리 산출 소프트웨어 VASP가 사용된다. 산출 조건을 표 4에 나타낸다.
Figure 112016069543705-pct00005
전자 상태의 유사 퍼텐셜 산출로서는 PAW법에 의해 발생되는 전위가 사용되고, 범함수로서는 일반적인 기울기 근사값/Perdew-Burke-Ernzerhof(GGA/PBE)가 사용된다.
또한, 산출에 의해 얻어지는 2개의 모델의 총 에너지를 표 5에 나타낸다.
Figure 112016069543705-pct00006
표 5에 의해서, VOH의 총 에너지는 0.78 eV에 의한 VO+H의 것보다 낮다. 따라서, VOH는 VO+H보다 더 안정하다. 이것은 H 원자가 산소 결손(VO)과 근접한 경우, H 원자는 O 원자와의 결합보다 산소 결손(VO)에 용이하게 트랩된다는 것을 시사한다.
<2-2. VOH의 열역학적 상태>
이어서, 산소 결손(VO)으로 트랩된 H 원자인 VOH의 열역학적 상태는 전자 상태 산출로 평가되고, 결과를 설명한다.
IGZO에 함유되는 결함 VOH의 형성 에너지에 대해서 (VOH)+, (VOH)-, 및 (VOH)0가 산출된다. 또한, (VOH)+는 결함이 1개의 전자를 방출하는 상태를 나타내고, (VOH)-는 결함이 1개의 전자를 트랩한 상태를 나타내며, (VOH)0은 전자가 이송되지 않는 상태를 나타낸다.
산출에 있어서, 제 1 원리 산출 소프트웨어 VASP가 사용된다. 산출 조건을 표 6에 나타낸다. 도 32는 산출하는데 사용되는 모델을 도시한다. 형성 에너지는 하기 식 2에 반응을 가정해서 산출된다. 전자 상태의 유사 퍼텐셜 산출로서는 PAW법에 의해 발생되는 전위가 사용되고, 범함수로서는 Heyd-Scuseria-Ernzerhof(HSE) DFT 하이브리드 인자(HSE06)가 사용된다. 또한, 산소 결손의 형성 에너지는 하기: 산소 결손 농도의 희석 제한을 가정하고, 전도대와 가전자대에 전자 및 정공의 과잉 확산을 보정하여 산출한다. 또한, 결함 구조로 인해 가전자대의 이동은 에너지 기원으로서 기능하는 완전한 결정의 가전자대 상단으로 평균 정전위를 사용하여 보정한다.
Figure 112016069543705-pct00007
[식 2]
Figure 112016069543705-pct00008
산출에 의해 얻어진 형성 에너지를 도 33(A)에 나타낸다.
도 33(A)은 (VOH)+, (VOH)-, 및 (VOH)0의 형성 에너지를 나타낸다. 가로축은 페르미 준위를 나타내고, 세로축은 형성 에너지를 나타낸다. 점선은 (VOH)+의 형성 에너지를 나타내고, 실선은 (VOH)0의 형성 에너지를 나타내며, 파선은 (VOH)-의 형성 에너지를 나타낸다. 또한, (VOH)+에서 (VOH)0를 거쳐 (VOH)-로의 VOH 전하의 전이 레벨은 ε(+/-)로 나타내어진다.
도 33(B)은 VOH의 열역학적 전이 레벨을 나타낸다. 산출 결과로부터, InGaZnO4의 에너지 갭은 2.739 eV이다. 또한, 가전자대 에너지는 0 eV이고, 전이 레벨(ε(+/-))은 2.62 eV이며, 이것은 전도대 하에만 존재한다. 페르미 준위가 에너지 갭에 존재하는 경우에 있어서, 이들은 VOH의 전하 상태가 항상 +1이고 VOH가 도너로서 기능한다는 것을 시사한다. 이것은 산소 결손(VO)의 H 원자가 트랩됨으로써 IGZO(III)는 n형이 된다는 것을 나타낸다.
이어서, 도 34는 캐리어(전자) 밀도와 결함(VOH) 밀도 사이의 관계의 산출 결과를 나타낸다.
도 34는 결함(VOH) 밀도가 증가될수록 캐리어 밀도가 증가되는 것을 나타낸다.
따라서, IGZO(III)의 VOH가 도너로서 기능한다는 것을 발견했다. 또한, VOH의 밀도가 높아지는 경우, IGZO(III)가 n형이 된다는 것도 발견했다.
<3. 산화물 반도체막의 DOS와 DOS가 되는 원소 사이의 관계를 설명하는 모델>
밀도의 상태(DOS)가 산화물 반도체막 내부 및 산화물 반도체막과 외부 사이의 계면 근방에 존재하는 경우, DOS는 산화물 반도체막을 포함하는 트랜지스터의 열화를 야기할 수 있다. 산화물 반도체막 내부 및 산화물 반도체막과의 계면 근방에서 DOS는 산소(O), 산소 결손(VO), 수소(H), 및 질소 산화물(NOx) 중에서 위치 및 결합 관계에 근거하여 설명될 수 있다. 모델의 개요를 하기에 설명한다.
안정한 전기 특성을 가진 트랜지스터를 제조하기 위해서, 산화물 반도체막 내부 및 계면 근방에서 DOS를 감소시키는 것(고순도 진성화 상태를 제조)이 중요하다. DOS를 감소시키기 위해서, 산소 결손, 수소, 및 질소 산화물이 감소되어야 한다. 산화물 반도체막 내부 및 산화물 반도체막과의 계면 근방에 존재하는 DOS, 산소 결손, 수소, 및 질소 산화물 간의 관계는 모델을 사용하여 하기에 설명할 것이다.
도 35는 산화물 반도체막 내부 및 산화물 반도체막의 계면 근방에서 DOS의 밴드 구조를 도시한다. 산화물 반도체막은 인듐, 갈륨, 및 아연을 함유하는 산화물 반도체막(IGZO(III))인 경우에 대해서 하기에 설명한다.
2종의 DOS, 얕은 준위에서의 DOS(얕은 준위 DOS) 및 깊은 준위에서의 DOS(깊은 준위 DOS)가 존재한다. 또한, 본 명세서에 있어서, 얕은 준위 DOS는 전도대 하단(Ec)에서의 에너지와 미드갭 사이의 DOS라 불린다. 따라서, 예를 들면 얕은 준위 DOS는 전도대 하단에서 에너지와 근접하게 위치된다. 또한, 본 명세서에 있어서, 깊은 준위 DOS는 가전자대 상단(Ev)에서의 에너지와 미드갭 사이의 DOS라 불린다. 따라서, 예를 들면 깊은 준위 DOS는 가전자대 상단에서의 에너지보다 미드갭과 근접하게 위치된다.
산화물 반도체막에 있어서, 2종의 얕은 준위 DOS가 존재한다. 한가지는 산화물 반도체막(절연막(절연체)과의 계면에서 또는 절연막과의 계면 근방에서)의 표면 근방에서의 DOS, 즉 얕은 표면 DOS이다. 나머지는 산화물 반도체막 내부의 DOS, 즉 얕은 벌크 DOS이다. 또한, 깊은 준위 DOS의 종류로서는 산화물 반도체막 내부의 DOS, 즉 깊은 벌크 DOS가 존재한다.
이러한 종류의 DOS는 하기 기재된 바와 같이 작용할 가능성이 있다. 산화물 반도체막의 표면 근방의 얕은 표면 DOS는 전도대 하단으로부터 얕은 준위에 위치되므로, 전하의 트랩 및 손실이 얕은 표면 DOS에서 용이하게 일어날 가능성이 있다. 산화물 반도체막 표면 근방의 얕은 표면 DOS와 비교해서 산화물 반도체막 내부의 얕은 벌크 DOS는 전도대 하단으로부터 깊은 준위에 위치되므로, 전하의 손실이 얕은 벌크 DOS에서 용이하게 일어나지 않는다.
산화물 반도체막의 DOS를 야기하는 원소를 하기에 설명한다.
예를 들면, 산화 실리콘막이 산화물 반도체막 상에 형성되는 경우, 산화물 반도체막에 함유되는 인듐은 산화 실리콘막에 침투하고 실리콘으로 대체되어서 얕은 준위 DOS를 형성한다.
예를 들면, 산화물 반도체막과 산화 실리콘막 사이의 계면에서 산화물 반도체막에 함유되는 산소와 인듐 사이의 결합은 붕괴되고 산소와 실리콘 사이의 결합이 발생된다. 이것은 실리콘과 산소 사이의 결합 에너지가 인듐과 산소 사이의 결합 에너지보다 높기 때문이고, 실리콘의 원자가(4가)가 인듐의 원자가(3가)보다 크기 때문이다. 산화물 반도체막에 함유되는 산소는 실리콘에 의해 트랩되어 인듐과 결합되는 산소의 위치가 산소 결손이 된다. 또한, 이 현상은 표면뿐만 아니라 실리콘이 산화물 반도체막 내부에 함유되는 경우 마찬가지로 일어난다. 이러한 산소 결손은 깊은 준위 DOS를 형성한다.
실리콘뿐만 아니라 또 다른 원인은 인듐과 산소 사이의 결합을 붕괴시킬 수 있다. 예를 들면, 인듐, 갈륨, 및 아연을 함유하는 산화물 반도체막에서 인듐과 산소 사이의 결합은 산소와 갈륨 또는 아연 사이의 결합보다 약해서 더 쉽게 절단된다. 이런 이유로 인해, 인듐과 산소 사이의 결합은 플라즈마 손상 또는 스퍼터드된 입자로 인한 손상에 의해 붕괴되어서 산소 결손이 생성될 수 있다. 산소 결손은 깊은 준위 DOS를 형성한다.
깊은 준위 DOS는 정공을 트랩할 수 있으므로 정공 트랩(정공 트랩 중심)으로서 기능한다. 이것은 산소 결손이 산화물 반도체막 내부에 깊은 벌크 DOS를 형성한다는 것을 의미한다. 이러한 산소 결손이 깊은 벌크 DOS를 형성하기 때문에 산소 결손은 산화물 반도체막에 불안정한 인자이다.
산소 결손으로 인한 이러한 깊은 준위 DOS는 산화물 반도체막의 얕은 벌크 DOS를 형성하기 위한 원인 중 하나이고, 이것을 하기에 설명한다.
또한, 산화물 반도체막의 산소 결손은 준안정되기 위해 수소를 트랩한다. 즉, 깊은 준위 DOS 및 정공을 트랩할 수 있는 산소 결손이 수소를 트랩하는 경우, 산소 결손은 얕은 벌크 DOS를 형성하고 준안정해진다. 본 실시형태의 <VOH의 열역학적 상태>에 기재된 바와 같이, 산소 결손이 수소를 트랩하는 경우 산소 결손은 양으로 대전된다. 즉, 산화물 반도체막 1개의 얕은 벌크 DOS인 VOH가 중성 또는 양으로 대전되기 위해 전자를 방출하고, 이것은 트랜지스터 특성에 악영향을 준다.
트랜지스터 특성에 악영향을 방지하기 위해서 산소 결손의 밀도를 감소시키는 것이 중요하다. 따라서, 산화물 반도체막에 과잉 산소를 공급함으로써, 즉 과잉의 산소로 산소 결손이 채워짐으로써 산화물 반도체막의 산소 결손의 밀도가 낮아질 수 있다. 즉, 산소 결손이 과잉 산소를 들임으로써 안정해진다. 예를 들면, 과잉의 산소가 산화물 반도체막 또는 산화물 반도체막과의 계면 가까이에 제공되는 절연막에 포함되는 경우, 과잉 산소는 산화물 반도체막의 산소 결손이 채워짐으로써, 산화물 반도체막의 산소 결손을 효과적으로 제거하거나 감소시킬 수 있다.
상술한 바와 같이, 산소 결손은 수소 또는 산소에 의해 준안정 상태 또는 안정 상태가 될 수 있다.
본 실시형태의 <산화물 절연막의 NOx의 전이 레벨>에 기재된 바와 같이, NOx인 NO 또는 NO2는 산화물 반도체막에 포함되는 전자를 트랩한다. NOx인 NO 또는 NO2가 산화물 반도체막 표면 근방의 얕은 표면 DOS이기 때문에, NOx가 산화물 반도체막과의 계면 근방에 절연막에 포함되는 경우 트랜지스터 특성에 악영향을 준다.
트랜지스터 특성에 악영향을 방지하기 위해서 산화물 반도체막과의 계면 근방에서 절연막의 NOx 함량을 감소시키는 것이 중요하다.
<3-1. 산화물 반도체막을 포함하는 트랜지스터의 암 상태의 히스테리시스 열화 모델>
산화물 반도체막을 포함하는 트랜지스터의 열화 메카니즘을 이어서 설명한다. 트랜지스터가 광으로 조사되는지 아닌지에 따라 산화물 반도체막을 포함하는 트랜지스터는 다르게 열화한다. 트랜지스터가 광으로 조사되는 경우, 열화는 산화물 반도체막 내부의 깊은 준위에서의 깊은 벌크 DOS가 원인일 가능성이 있다. 트랜지스터가 광으로 조사되지 않는 경우, 열화는 산화물 반도체막 표면 근방(절연막과의 계면 또는 그 근방)의 얕은 준위에서의 얕은 표면 DOS가 원인이 될 가능성이 있다.
따라서, 산화물 반도체막을 포함하는 트랜지스터가 광으로 조사되지 않는 상태(암 상태)를 설명한다. 암 상태에 있어서, 트랜지스터의 열화 메카니즘은 산화물 반도체막 표면 근방(절연막과의 계면 또는 계면의 근방)의 얕은 준위에서의 얕은 표면 DOS에 의한 전하의 트랩 및 방출에 근거하여 설명될 수 있다. 또한, 여기서 게이트 절연막은 산화물 반도체막과의 계면 근방에 제공된 절연막으로서 설명된다.
산화물 반도체막을 포함하는 트랜지스터가 암 상태에서 반복적으로 게이트 바이어스 온도(BT) 스트레스 시험이 실시되는 경우 임계 전압(Vth)의 변화를 도 36에 나타낸다. 도 36에 드러난 바와 같이, 임계 전압은 양의 게이트 BT(+GBT) 스트레스 시험에 의해 양의 측으로 시프트된다. 그 다음, 트랜지스터는 음의 게이트 BT(-GBT) 스트레스 시험이 실시되어서 임계 전압이 음의 측으로 시프트되고 실질적으로 초기값(초기)과 동일하다. 이런 식으로, 양의 게이트 BT 스트레스 시험과 음의 게이트 BT 스트레스 시험을 번갈아 반복함으로써 임계 전압은 양과 음으로 시프트된다(즉, 히스테리시스가 일어남). 즉, 양의 게이트 BT 스트레스 시험과 음의 게이트 BT 스트레스 시험이 광 조사 없이 반복되는 경우, 임계 전압이 양의 측으로, 그 다음 음의 측으로 번갈아 시프트되지만, 시프트는 전체로서 소정 범위에서 고정된다는 것을 발견했다.
암 상태에서 게이트 BT 스트레스 시험으로 인해 트랜지스터의 임계 전압의 변화는 산화물 반도체막 표면 근방에서 얕은 표면 DOS로 설명될 수 있다. 도 37은 산화물 반도체막의 밴드 구조 및 밴드 구조와 대응하는 플로우 차트를 도시한다.
게이트 BT 스트레스의 인가 전(0의 게이트 전압(Vg)에서), 산화물 반도체막 표면 근방의 얕은 표면 DOS는 페르미 준위(Ef)보다 큰 에너지를 갖고 전자가 트랩되지 않기 때문에 전기적으로 중성이다(도 37에서 단계 S101). 단계 S101에 있어서, 이때 측정된 임계 전압은 게이트 BT 스트레스가 인가되기 전에 초기값으로서 설정된다.
이어서, 양의 게이트 BT 스트레스 시험(암 상태)이 행해진다. 양의 게이트 전압이 인가되는 경우, 전도대는 만곡되고 산화물 반도체막 표면 근방의 얕은 표면 DOS의 에너지는 페르미 준위보다 낮아지게 된다. 따라서, 전자는 산화물 반도체막 표면 근방의 얕은 표면 DOS에 트랩되어서 DOS는 음으로 대전된다(도 37에서 단계 S102).
이어서, 게이트 전압을 0으로 하기 위해 스트레스의 인가를 정지시킨다. 0에서의 게이트 전압에 의해, 산화물 반도체막 표면 근방의 얕은 표면 DOS는 페르미 준위보다 높은 에너지를 갖는다. 그러나, 산화물 반도체막 표면 근방의 얕은 표면 DOS에 트랩된 전자가 방출되는데 오랜 시간이 걸린다. 따라서, 산화물 반도체막 표면 근방의 얕은 표면 DOS는 음으로 대전된 채 남아있다(도 37에서 단계 S103). 이때, 트랜지스터의 채널 형성 영역은 게이트 전압뿐만 아니라 음의 전압의 인가가 실시된다. 따라서, 트랜지스터를 변화시키기 위해서 초기값보다 큰 게이트 전압은 인가되어서 임계 전압이 양의 측으로 시프트된다. 즉, 트랜지스터는 노멀리 오프가 되는 경향이 있다.
이어서, 음의 게이트 전압은 음의 게이트 BT 스트레스 시험(암 상태)으로서 인가된다. 음의 게이트 전압이 인가되는 경우, 전도대는 만곡되고 산화물 반도체막 표면 근방의 얕은 표면 DOS의 에너지는 훨씬 높아지게 된다. 따라서, 산화물 반도체막 표면 근방의 얕은 표면 DOS의 트랩된 전자는 방출되어서 DOS는 전기적으로 중성이 된다(도 37에서 단계 S104).
이어서, 게이트 전압을 0으로 하기 위해 스트레스의 인가를 정지시킨다. 이때 산화물 반도체막 표면 근방의 얕은 표면 DOS는 전자를 방출하고 전기적으로 중성이다(단계 S101). 따라서, 임계 전압이 양의 측으로 시프트되어서 게이트 BT 스트레스 시험 전에 초기값으로 다시 바뀐다. 음의 게이트 BT 시험 및 양의 게이트 BT 스트레스 시험이 암 상태에서 반복되어서 임계 전압이 양의 측 및 음의 측으로 반복적으로 시프트된다. 그러나, 양의 게이트 BT 스트레스 시험시 산화물 반도체막 표면 근방의 얕은 표면 DOS에 트랩된 전자가 음의 게이트 BT 스트레스 시험시에 방출되므로, 전체로서 임계 전압은 소정 범위 내에서 시프트된다는 것을 발견했다.
상술한 바와 같이, 암 상태에서 게이트 BT 스트레스 시험으로 인한 트랜지스터의 임계 전압의 시프트는 산화물 반도체막 표면 근방의 얕은 표면 DOS의 이해에 근거하여 설명될 수 있다.
<3-2. 산화물 반도체막을 포함하는 트랜지스터의 명 상태의 열화 모델>
그 다음, 광 조사 하(명 상태)에 열화 메카니즘을 여기서 설명한다. 명 상태에서 트랜지스터의 열화 메카니즘은 산화물 반도체막의 깊은 준위에서 깊은 벌크 DOS의 전자의 트랩 및 방출에 근거하여 설명된다.
게이트 BT 스트레스 시험이 명 상태에서 산화물 반도체막을 포함하는 트랜지스터에 대해서 반복적으로 행해지는 경우 임계 전압(Vth)의 시프트를 도 38에 나타낸다. 도 38에 나타낸 바와 같이, 임계 전압(Vth)은 음의 방향으로 초기값(초기)으로부터 시프트된다.
도 38에 있어서, 게이트 BT 스트레스의 인가 없이 암 상태에서 측정되는 값은 임계 전압의 초기값으로서 플롯된다. 그 다음, 임계 전압은 게이트 BT 스트레스의 인가 없이 명 상태에서 측정된다. 결과적으로, 명 상태의 임계 전압은 암 상태의 임계 전압으로부터 크게 음의 측으로 시프트된다. 가능한 인자 중 하나는 전자 및 정공이 광 조사에 의해 발생되는 것이고 발생된 전자가 전도대에 여기된다. 즉, 게이트 BT 스트레스가 인가되는 경우라도, 산화물 반도체막을 포함하는 트랜지스터의 임계 전압은 광 조사에 의해 음의 측으로 시프트되어 트랜지스터는 쉽게 노멀리 온이된다. 이 경우에 있어서, 산화물 반도체막의 에너지 갭이 클수록 또는 갭에 적은 DOS가 존재할수록 적은 전자가 여기된다. 그 이유로 인해, 광 조사로 인해 임계 전압의 시프트가 작은 경우가 있다.
그 다음, 음의 게이트 BT 스트레스가 광 조사 하에서 인가되는 경우(-GBT), 임계 전압은 음의 측으로 추가 시프트된다.
그 후, 양의 게이트 BT(+GBT) 스트레스 시험이 광 조사 하에서 행해져서 임계 전압이 양의 측으로 시프트된다.
또한, 음의 게이트 BT 스트레스 시험 및 양의 게이트 BT 스트레스 시험이 광 조사 하에서 반복되는 경우, 임계 전압은 양의 측 및 음의 측으로 반복적으로 시프트되고; 결과적으로 전체로서 임계 전압이 음의 측으로 서서히 시프트된다.
명 상태에서 게이트 BT 스트레스 시험(양의 게이트 BT 스트레스 시험 및 음의 게이트 BT 스트레스 시험이 반복됨)에 있어서, 트랜지스터의 임계 전압 이동의 메카니즘은 도 39 및 도 40의 밴드 구조를 참조하여 설명된다. 도 39 및 도 40을 참조하여, 산화물 반도체막의 깊은 벌크 DOS 및 게이트 절연막의 비가교 산소 정공 중심(NBOHC1 및 NBOHC2)을 설명한다. 또한, 비가교 산소 정공 중심(NBOHC1)은 비가교 산소 정공 중심(NBOHC2)보다 산화물 반도체막(표면측)과의 계면과 근접하게 위치되는 NBOHC이다.
게이트 BT 스트레스 시험 및 광 조사 전(게이트 전압(Vg)이 0인 경우), 산화물 반도체막의 깊은 벌크 DOS는 페르미 준위(Ef)보다 낮은 에너지를 갖고, 정공이 트랩되지 않기 때문에 전기적으로 중성이다(도 39에서 단계 S111). 이때, 암 상태에서 측정되는 임계 전압은 암 상태에서 초기값으로서 여겨진다.
이어서, 산화물 반도체막은 게이트 BT 스트레스가 실시되는 것 없이 광으로 조사되어 전자 및 정공이 발생된다(도 39에서 단계 S112). 발생된 전자는 전도대에 여기되어 임계 전압이 음의 측으로 시프트된다(전자는 후속 단계에서 설명하지 않음). 또한, 발생된 정공은 정공의 의사-페르미 준위(Efp)를 낮아지게 한다. 정공의 의사-페르미 준위(Efp)가 낮아지기 때문에, 정공은 산화물 반도체막 내부에 깊은 벌크 DOS에 트랩된다(도 39에서 단계 S113). 따라서, 게이트 BT 스트레스 시험 없이 광 조사 하에서 임계 전압은 음의 측으로 시프트되어서 암 상태의 트랜지스터와 달리 트랜지스터는 쉽게 노멀리 온이 된다.
이어서, 음의 게이트 BT 스트레스 시험은 광 조사 하에서 행해져 전계 기울기가 발생되고 산화물 반도체막 내부에 깊은 벌크 DOS에 트랩되는 정공은 게이트 절연막의 비가교 산소 정공 중심(NBOHC1)에 주입된다(도 39에서 단계 S114). 또한, 전계에 의해 게이트 절연막 내부에 비가교 산소 정공 중심(NBOHC2)으로 몇몇 정공이 추가 이동한다(도 40에서 단계 S115). 게이트 절연막 중에서 비가교 산소 정공 중심(NBOHC1)에서 비가교 산소 정공 중심(NBOHC2)으로 정공의 이동이 전계 인가 시간이 지남에 따라 진행된다. 게이트 절연막 중 비가교 산소 정공 중심(NBOHC1 및 NBOHC2)의 정공은 양전하가 고정된 전하로서 작용하고, 임계 전압을 음의 측으로 시프트시켜 트랜지스터가 쉽게 노멀리 온이 된다.
광 조사 및 음의 게이트 BT 스트레스 시험을 이해하기 쉽게 하기 위해서 상이한 단계로서 설명했지만, 본 발명은 본 실시형태의 설명에 제한되어 해석되지 않는다. 예를 들면, 단계 S112~단계 S115는 동시에 일어날 수 있다.
이어서, 양의 게이트 BT 스트레스 시험은 광 조사 하에서 행해지고, 산화물 반도체막 내부에 깊은 벌크 DOS에 트랩된 정공 및 게이트 절연막의 비가교 산소 정공 중심(NBOHC1)의 정공은 양의 게이트 전압의 인가에 의해 방출된다(도 40에서 단계 S116). 따라서, 임계 전압은 양의 측으로 시프트된다. 또한, 게이트 절연막의 비가교 산소 정공 중심(NBOHC2)이 게이트 절연막의 깊은 준위에 있기 때문에, 양의 게이트 BT 스트레스 시험이 명 상태에 있는 경우라도 비가교 산소 정공 중심(NBOHC2)의 정공이 거의 직접적으로 방출되지 않는다. 게이트 절연막 중 비가교 산소 정공 중심(NBOHC2)의 정공을 방출시키기 위해서, 표면 측의 비가교 산소 정공 중심(NBOHC1)으로 정공을 이동시켜야 한다. 게이트 절연막 중 비가교 산소 정공 중심(NBOHC2)에서 비가교 산소 정공 중심(NBOHC1)으로 정공의 이동은 전계 인가 시간이 지남에 따라 서서히 진행된다. 따라서, 임계 전압의 양의 측으로의 시프트량은 작고, 임계 전압은 초기값으로 완전하게 되돌아오지 않는다.
또한, 정공의 이동은 게이트 절연막 중의 비가교 산소 정공 중심(NBOHC1)과 산화물 반도체막 내부에 깊은 벌크 DOS 사이에서 발생한다. 그러나, 다수의 정공이 산화물 반도체막 내부의 깊은 벌크 DOS에 트랩되기 때문에 산화물 반도체막 및 게이트 절연막의 전체 전하는 거의 감소되지 않을 수 있다.
이어서, 음의 게이트 BT 스트레스 시험은 광 조사 하에서 다시 행해져 전계 기울기가 발생하고 산화물 반도체막 내부의 깊은 벌크 DOS에 트랩된 정공은 게이트 절연막 중 비가교 산소 정공 중심(NBOHC1)으로 주입된다. 또한, 몇몇의 정공은 전계에 의해 게이트 절연막 내부에 깊은 비가교 산소 정공 중심(NBOHC2)로 주입된다(도 40에서 단계 S117). 또한, 게이트 절연막 중 비가교 산소 정공 중심(NBOHC2)의 단계 S115에서 그 안에 주입되는 정공은 방출되는 것 없이 남아있다. 따라서, 정공이 추가 주입되어서 고정된 전하로서 기능하는 정공수가 더 증가된다. 임계 전압은 음의 측으로 더 시프트되어서 트랜지스터는 더 쉽게 노멀리 온이 된다.
이어서, 양의 게이트 BT 스트레스 시험은 광 조사 하에서 행해져 산화물 반도체막 중 깊은 벌크 DOS에 트랩된 정공 및 게이트 절연막 중 비가교 산소 정공 중심(NBOHC1)의 정공은 양의 게이트 전압의 인가에 의해 방출된다(도 40에서 단계 S118). 결과적으로, 임계 전압은 양의 측으로 시프트된다. 그러나, 게이트 절연막 중 비가교 산소 정공 중심(NBOHC2)의 정공은 거의 방출되지 않는다. 따라서, 임계 전압의 양의 측으로의 시프트량은 작고, 임계 전압은 초기값으로 완전하게 되돌아오지 않는다.
상술한 바와 같이 명 상태에서 음의 게이트 BT 스트레스 시험 및 양의 게이트 BT 스트레스 시험을 반복함으로써 임계 전압은 양의 측과 음의 측으로 반복적으로 시프트되면서 전체로서 임계 전압은 음의 측으로 서서히 시프트된다.
명 상태에서 게이트 BT 스트레스 시험에 있어서 트랜지스터의 임계 전압의 시프트는 산화물 반도체막 내부의 깊은 벌크 DOS 및 게이트 절연막 중 비가교 산소 정공 중심(NBOHC1 및 NBOHC2)에 근거하여 설명될 수 있다.
<3-3. 산화물 반도체막의 탈수화, 탈수소화, 및 산소 첨가의 공정 모델>
안정한 전기 특성을 가진 트랜지스터를 제조하기 위해서, 산화물 반도체막 내부 및 산화물 반도체막 계면 근방의 DOS를 감소시키는 것(고순도 진성화 상태를 제조)이 중요하다. 산화물 반도체막이 고순도 진성화되는 공정 모델을 하기에 설명한다. 산화물 반도체막의 탈수화 및 탈수소화를 우선 설명한 다음 산소 결손(VO)이 산소로 채워지는 산소 첨가에 대해서 설명한다.
산화물 반도체막이 고순도 진성화되는 공정 모델을 설명하기 전에 산소 결손이 산화물 반도체막 중에 발생될 가능성이 있는 위치에 대해서 설명한다. 인듐, 갈륨, 및 아연을 함유하는 산화물 반도체막에 있어서, 갈륨과 산소 사이에 결합 및 아연과 산소 사이에 결합과 비교해서 인듐과 산소 사이에 결합이 대부분 쉽게 붕괴된다. 따라서, 인듐과 산소 사이에 결합은 붕괴되어 산소 결손을 형성하는 모델에 대해서 하기 설명한다.
인듐과 산소 사이에 결합이 붕괴되는 경우, 산소가 방출되고 인듐과 결합하는 산소의 위치가 산소 결손으로서 기능한다. 산소 결손은 산화물 반도체막의 깊은 준위에서의 깊은 준위 DOS를 형성한다. 산화물 반도체막 중 산소 결손이 불안정하기 때문에, 이것은 안정되기 위해서 산소 또는 수소를 트랩한다. 이런 이유로 인해, 수소가 산소 결손 근처에 존재하는 경우, 산소 결손은 수소를 트랩하여 VOH가 된다. VOH는 산화물 반도체막의 얕은 준위에서의 얕은 준위 DOS를 형성한다.
이어서, 산화물 반도체막 중 VOH에 산소가 다가오는 경우, 산소는 VOH로부터 수소를 추출하여 히드록실기(OH)가 되어 수소는 VOH로부터 방출된다(도 41(A) 및 41(B) 참조). 열 처리 등으로 수소에 다가오도록 산소는 산화물 반도체막 내에서 이동할 수 있다.
또한, 산화물 반도체막 중 또 다른 VOH에 히드록실기가 다가오는 경우, 히드록실기는 VOH로부터 수소를 추출해서 물분자(H2O)가 되어 수소는 VOH로부터 방출된다(도 41(C) 및 41(D) 참조). 이런 식으로, 1개의 산소 원자는 산화물 반도체막으로부터 2개의 수소 원자를 방출시킨다. 이것은 산화물 반도체막의 탈수화 또는 탈수소화라 불린다. 탈수화 또는 탈수소화에 의해, 산화물 반도체막 중 얕은 준위에서의 얕은 준위 DOS는 감소되고, 깊은 준위 DOS가 형성된다.
이어서, 산화물 반도체막 중 산소 결손에 산소가 다가오는 경우, 산소는 산소 결손에 의해 트랩되어 산소 결손이 감소된다(도 41(E) 및 41(F) 참조). 이것은 산화물 반도체막 중 산소 첨가라 불린다. 산소 첨가에 의해, 산화물 반도체막 중 깊은 준위에서의 깊은 준위 DOS가 감소된다.
상술한 바와 같이, 산화물 반도체막의 탈수화 및 탈수소화 및 산소 첨가가 행해지는 경우, 산화물 반도체막 중 얕은 준위 DOS 및 깊은 준위 DOS가 감소될 수 있다. 이 공정은 진성화 산화물 반도체를 제조하기 위한 고순도화 공정이라 불린다.
또한, 본 실시형태에 기재된 구조, 방법 등은 다른 실시형태 및 실시예에 기재된 구조, 방법 등의 어느 하나와 적절하게 조합해서 사용될 수 있다.
(실시형태 4)
본 실시형태에 있어서, 상기 실시형태에 기재된 반도체 장치에 포함된 트랜지스터의 어느 하나에 산화물 반도체막에 인가될 수 있는 일 실시형태에 대해서 설명할 것이다.
산화물 반도체막은 단결정 산화물 반도체막 및 비단결정 산화물 반도체막으로 분류된다. 비단결정 산화물 반도체막의 예는 c축 정렬된 결정질 산화물 반도체(CAAC-OS)막, 다결정질 산화물 반도체막, 나노결정질 산화물 반도체(nc-OS)막, 비정질형 산화물 반도체(a형 OS)막, 및 비정질 산화물 반도체막을 포함한다.
또 다른 관점으로부터, 산화물 반도체막은 비정질 산화물 반도체막 및 결정질 산화물 반도체막으로 분류된다. 결정질 산화물 반도체막의 예로는 단결정 산화물 반도체막, CAAC-OS막, 다결정질 산화물 반도체막, 및 nc-OS막을 포함한다.
비정질 구조는 일반적으로 준안정적이고 고정되지 않으며, 등방성이고 균일하지 않은 구조를 갖지 않는 것으로 정의된다고 알려져 있다. 즉, 비정질 구조는 가요성 결합각을 갖고 단거리 질서를 갖지만 장거리 질서는 갖지 않는다.
이것은 내재하는 안정한 산화물 반도체막이 완전하게 비정질 산화물 반도체막으로서 여겨지지 않을 수 있다는 것을 의미한다. 또한, 등방성이 아닌 산화물 반도체막(예를 들면, 미세한 영역에서 주기 구조를 갖는 산화물 반도체막)은 완전하게 비정질 산화물 반도체막이라 여겨질 수 없다. 또한, a형 OS막은 미세한 영역에서 주기 구조를 갖지만, 동시에 보이드를 갖고 불안정한 구조를 갖는다. 이런 이유로 인해, a형 OS막은 비정질 산화물 반도체막의 것과 유사한 물리적 특성을 갖는다.
<CAAC-OS막>
우선, CAAC-OS막에 대해서 설명한다.
CAAC-OS막은 복수의 c축 정렬된 결정부(펠릿이라고도 불림)를 갖는 산화물 반도체막 중 하나이다.
투과형 전자 현미경(TEM)을 사용하여 얻어지는 CAAC-OS막의 명시 화상 및 회절 패턴의 조합된 분석 화상(고해상도 TEM상이라고도 불림)에 있어서, 복수의 펠릿이 관찰될 수 있다. 그러나, 고해상도 TEM상에 있어서, 펠릿 간의 경계, 즉 결정 경계가 명확하게 관찰되지 않는다. 따라서, CAAC-OS막에 있어서, 결정 경계로 인해 전자 이동도의 감소가 일어나기 어렵다.
TEM으로 관찰된 CAAC-OS막에 대해서 하기에 설명한다. 도 42(A)는 시료 표면과 실질적으로 평행한 방향에서 관찰되는 CAAC-OS막 단면의 고해상도 TEM상을 나타낸다. 고해상도 TEM상은 구면 수차 보정 기능으로 얻어진다. 구면 수차 보정 기능으로 얻어진 고해상도 TEM상은 특히 Cs-보정된 고해상도 TEM상이라 불린다. Cs-보정된 고해상도 TEM상은, 예를 들면 JEOL Ltd.사의 원자 해상도 분석 전자 현미경 JEM-ARM200F으로 얻어질 수 있다.
도 42(B)는 도 42(A)의 영역(1)의 확대된 Cs-보정된 고해상도 TEM상이다. 도 42(B)는 금속 원자가 펠릿의 적층 방식으로 배열되는 것을 나타낸다. 각 금속 원자층은 CAAC-OS막이 형성되는 표면(이하, 표면은 형성면이라 불림) 또는 CAAC-OS막의 상면의 요철을 반영하는 구성을 갖고, CAAC-OS막의 형성면 또는 상면과 평행하게 배열된다.
도 42(B)에 나타낸 바와 같이, CAAC-OS막은 특징적인 원자 배열을 갖는다. 특징적인 원자 배열은 도 42(C)의 보조선으로 나타낸다. 도 42(B) 및 42(C)는 펠릿의 크기가 약 1 ㎚~3 ㎚이고, 펠릿의 틸트에 의해 야기되는 공간의 크기가 약 0.8 ㎚인 것을 증명한다. 따라서, 펠릿은 나노결정(nc)이라고도 불릴 수 있다. 또한, CAAC-OS막은 c축 정렬된 나노결정(CANC)을 포함하는 산화물 반도체막이라고도 불릴 수 있다.
여기서, Cs-보정된 고해상도 TEM상에 따라, 기판(5120) 상에 CAAC-OS막 펠릿(5100)의 모식적인 배열은 벽돌 또는 블록이 적층되는 이러한 구조에 의해 도시된다(도 42(D) 참조). 도 42(C)에서 관찰된 바와 같이 펠릿이 틸트된 일부는 도 42(D)에 나타낸 영역(5161)과 대응된다.
도 43(A)은 시료 표면과 실질적으로 수직인 방향으로부터 관찰되는 CAAC-OS막 평면의 Cs-보정된 고해상도 TEM상을 나타낸다. 도 43(B), 43(C), 및 43(D)은 각각 도 43(A)에서 영역(1), (2), 및 (3)의 확대된 Cs-보정된 고해상도 TEM상이다. 도 43(B), 43(C), 및 43(D)은 금속 원자가 펠릿의 삼각형, 사각형, 또는 육각형 구성으로 배열된다는 것을 나타낸다. 그러나, 상이한 펠릿 간의 금속 원자 배열의 규칙성은 없다.
이어서, X선 회절(XRD)에 의해 분석되는 CAAC-OS막에 대해서 설명한다. 예를 들면, InGaZnO4 결정을 포함하는 CAAC-OS막의 구조가 면외법에 의해 분석되는 경우, 도 44(A)에 나타낸 바와 같이, 약 31°의 회절각(2θ)에서 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009) 평면으로부터 유래되고, 이것은 CAAC-OS막의 결정이 c축 정렬을 갖고, c축은 CAAC-OS막의 형성면 또는 상면과 실질적으로 수직인 방향으로 정렬된다는 것을 나타낸다.
또한, 면외법에 의해 CAAC-OS막의 구조적인 분석에서 약 31°의 2θ에서의 피크 외에 2θ가 약 36°인 경우 또 다른 피크가 나타날 수 있다. 약 36°의 2θ에서의 피크는 CAAC-OS막의 일부에 c축 정렬을 갖지 않는 결정이 포함되는 것을 나타낸다. 면외법에 의해 분석되는 CAAC-OS막에 있어서, 2θ가 약 31°인 경우 피크가 나타나고 2θ가 약 36°인 경우 피크가 나타나지 않는 것이 바람직하다.
한편, 시료에 c축과 실질적으로 수직인 방향으로 X선 빔을 입사시키는 면내법에 의해 CAAC-OS막의 구조적인 분석에 있어서, 2θ가 약 56°인 경우 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110) 평면에 기인된다. CAAC-OS막인 경우에 있어서, 도 44(B)에 나타낸 바와 같이 약 56°에서 고정된 2θ 및 축(φ축)으로서 시료면의 법선 벡터를 사용하여 회전되는 시료로 분석(φ스캔)을 행할 경우 피크가 명확하게 관찰되지 않는다. 반대로, InGaZnO4의 단결정 산화물 반도체막인 경우에 있어서, 약 56°에서 고정된 2θ로 φ스캔이 행해지는 경우 (110) 평면과 동등한 결정 평면으로부터 유래되는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석은 a축과 b축의 방향이 CAAC-OS막에 있어서 다르다는 것을 나타낸다.
이어서, 전자 회절에 의해 분석되는 CAAC-OS막에 대해서 설명한다. 예를 들면, 300 ㎚의 프로브 직경을 가진 전자 빔이 시료면과 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS막에 입사되는 경우, 도 45(A)에 나타낸 회절 패턴(선택된 영역의 투과 전자 회절 패턴이라고도 불림)이 얻어질 수 있다. 이 회절 패턴에 있어서, InGaZnO4 결정의 (009) 평면으로부터 유래되는 스폿이 포함된다. 따라서, 전자 회절은 CAAC-OS막에 포함되는 펠릿이 c축 정렬을 갖고 c축은 CAAC-OS막의 형성면 또는 상면과 실질적으로 수직인 방향으로 정렬된다는 것도 나타낸다. 한편, 300 ㎚의 프로브 직경을 가진 전자 빔이 시료 표면과 수직인 방향으로 동일한 시료에 입사되는 방식으로 얻어지는 회절 패턴을 도 45(B)에 나타낸다. 도 45(B)에 나타낸 바와 같이, 링형 회절 패턴이 관찰된다. 따라서, 전자 회절은 CAAC-OS막에 포함되는 펠릿의 a축과 b축이 규칙적인 정렬을 갖지 않는 것도 나타낸다. 도 45(B)의 제 1 링은 InGaZnO4 결정의 (010) 평면, (100) 평면 등으로부터 유래된다고 여겨진다. 도 45(B)의 제 2 링은 (110) 평면 등으로부터 유래된다고 여겨진다.
상술한 바와 같이, CAAC-OS막은 높은 결정도를 가진 산화물 반도체막이다. 불순물의 침입, 결함의 형성 등은 산화물 반도체막의 결정도를 감소시킬 수 있다. 이것은 CAAC-OS막이 소량의 불순물 및 결함(예를 들면, 산소 결손)을 갖는다는 것을 의미한다.
또한, 불순물은 수소, 탄소, 실리콘, 또는 전이금속 원소와 같은 산화물 반도체막의 주성분 이외에 원소를 의미한다. 예를 들면, 산화물 반도체막에 포함되는 금속 원소보다 산소와의 결합 강도가 높은 원소(구체적으로, 실리콘 등)는 산화물 반도체막으로부터 산소를 추출하고, 이것은 산화물 반도체막의 원자 배열의 무질서 및 감소된 결정도를 야기한다. 철 또는 니켈과 같은 중금속, 아르곤, 이산화탄소 등은 큰 원자 반경(또는 분자 반경)을 가지므로, 산화물 반도체막의 원자 배열을 방해하고 결정도를 감소시킨다.
불순물 또는 결함을 갖는 산화물 반도체막의 특성은 광, 열 등으로 변화될 수 있다. 산화물 반도체막에 함유되는 불순물은, 예를 들면 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다. 또한, 산화물 반도체막의 산소 결손은 캐리어 트랩으로서 기능하거나 그 안에 수소가 포착되는 경우 캐리어 발생원으로서 기능한다.
소량의 불순물 및 산소 결손을 갖는 CAAC-OS막은 낮은 캐리어 밀도를 가진 산화물 반도체막이다. 구체적으로, 8×1011 /㎤ 미만, 바람직하게 1×1011 /㎤ 미만, 더욱 바람직하게 1×1010 /㎤ 미만, 및 1×10-9 /㎤ 이상의 캐리어 밀도를 가진 산화물 반도체막이 사용될 수 있다. 이러한 산화물 반도체막은 고순도 진성화 또는 실질적으로 고순도 진성화 산화물 반도체막이라 불린다. CAAC-OS막은 낮은 불순물 농도 및 저밀도의 결함 상태를 갖는다. 따라서, CAAC-OS막은 안정한 특성을 갖는 산화물 반도체막이라 불릴 수 있다.
<nc-OS 막>
이어서, nc-OS막에 대해서 설명할 것이다.
nc-OS막은 고해상도 TEM상에서 결정부가 관찰되는 영역 및 결정부가 명확하게 관찰되지 않는 영역을 갖는다. 대부분의 경우에 있어서, nc-OS막에 포함되는 결정부의 크기는 1 ㎚ 이상 및 10 ㎚ 이하, 또는 1 ㎚ 이상 및 3 ㎚ 이하이다. 또한, 크기가 10 ㎚ 초과 및 100 ㎚ 이하인 결정부를 포함하는 산화물 반도체막은 때때로 미정질 산화물 반도체막이라 불린다. nc-OS막의 고해상도 TEM상에 있어서, 예를 들면 결정 경계가 명확하게 관찰되지 않는 경우가 있다. 또한, 나노결정의 기원이 CAAC-OS막의 펠릿과 동일할 가능성이 있다. 따라서, nc-OS막의 결정부가 하기 설명의 펠릿이라 불릴 수 있다.
nc-OS막에 있어서, 미세한 영역(예를 들면, 1 ㎚ 이상 및 10 ㎚ 이하의 크기를 가진 영역, 특히 1 ㎚ 이상 및 3 ㎚ 이하의 크기를 가진 영역)은 주기적인 원자 배열을 갖는다. nc-OS막 중 상이한 펠릿 간 결정 배향의 규칙성이 없다. 따라서, 전체 막의 배향이 관찰되지 않는다. 따라서, nc-OS막은 분석방법에 따라 a형 OS막 또는 비정질 산화물 반도체막으로 구별될 수 없다. 예를 들면, nc-OS막이 펠릿의 크기보다 큰 직경을 갖는 X선 빔을 사용한 면외법에 의해 분석되는 경우, 결정 평면을 나타내는 피크는 나타나지 않는다. 또한, nc-OS막이 펠릿의 크기보다 큰 프로브 직경(예를 들면, 50 ㎚ 이상)을 가진 전자 빔을 사용하여 전자 회절을 행할 경우 할로 패턴형 회절 패턴이 관찰된다. 한편, 펠릿의 크기와 근접하거나 그것보다 작은 프로브 직경을 갖는 전자 빔이 적용되는 경우 nc-OS막의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS막의 나노빔 전자 회절 패턴에 있어서, 원형(링) 패턴의 높은 휘도를 가진 영역이 나타나는 경우가 있다. nc-OS막의 나노빔 전자 회절 패턴에 있어서도 복수의 스폿이 링형 영역에서 나타나는 경우가 있다.
상술한 바와 같이, 펠릿간 결정 배향의 규칙성이 없기 때문에 nc-OS막을 무작위로 정렬된 나노결정을 포함하는 산화물 반도체막(RANC) 또는 비정렬된 나노결정(NANC)을 포함하는 산화물 반도체막이라고도 불릴 수 있다.
nc-OS막은 비정질 산화물 반도체막과 비교해서 높은 규칙성을 갖는 산화물 반도체막이다. 따라서, nc-OS막은 a형 OS막과 비정질 산화물 반도체막보다 결함 상태의 낮은 밀도를 갖는 경향이 있다. 또한, nc-OS막의 상이한 펠릿간 결정 배양의 규칙성이 없다. 따라서, nc-OS막은 CAAC-OS막보다 결함 상태의 밀도가 높다.
<a형 OS막>
a형 OS막은 nc-OS막 및 비정질 산화물 반도체막의 것 사이의 중간 구조를 갖는다.
a형 OS막의 고해상도 TEM상에 있어서, 보이드가 관찰될 수 있다. 또한, 고해상도 TEM상에 있어서, 결정부가 명확하게 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다.
a형 OS막은 보이드를 포함하고 있기 때문에 불안정한 구조를 갖는다. CAAC-OS막 및 nc-OS막과 비교한 바와 같이 a형 OS막이 불안정한 구조를 갖는다는 것을 증명하기 위해서 전자 조사에 의해 야기되는 구조 변화를 하기에 설명한다.
a형 OS막(시료 A라 불림), nc-OS막(시료 B라 불림), 및 CAAC-OS막(시료 C라 불림)은 전자 조사가 행해진 시료로서 준비된다. 각 시료는 In-Ga-Zn 산화물을 포함한다.
우선, 각 시료의 고해상도 단면 TEM상이 얻어진다. 고해상도 단면 TEM상은 모든 시료가 결정부를 갖는다는 것을 나타낸다.
또한, 결정부로서 여겨진 어느 부분을 하기와 같이 판정한다. 3개의 In-O층 및 6개의 Ga-Zn-O층을 포함하는 9개 층이 c축 방향으로 적층되는 구조를 InGaZnO4 결정의 단위 세포가 갖는다고 알려져 있다. 인접한 층 사이의 거리는 (009) 평면 상의 격자간 거리(d값이라고도 불림)와 동등하다. 결정 구조 분석으로부터 0.29 ㎚가 되는 값이 산출된다. 따라서, 격자 무늬 사이에 격자간 거리가 0.28 ㎚ 이상 및 0.30 ㎚ 이하인 부분을 InGaZnO4의 결정부라 여겨진다. 각 격자간 거리는 InGaZnO4 결정의 a-b 평면과 대응된다.
도 46은 각 시료의 결정부(22개소~45개소)의 평균 크기 변화를 나타낸다. 또한, 결정부 크기는 격자간 거리 길이와 대응된다. 도 46은 a형 OS막의 결정부 크기가 누적 전자량의 증가에 따라 증가된다는 것을 나타낸다. 구체적으로, 도 46에서 (1)에 의해 나타낸 바와 같이, TEM 관찰 초기에서 약 1.2 ㎚의 결정부(초기 핵이라고도 불림)가 4.2×108 e-/㎚2의 누적 전자량에서 약 2.6 ㎚의 크기로 성장한다. 반대로, nc-OS막 및 CAAC-OS막의 결정부 크기는 전자 조사의 초기에서 4.2×108 e-/㎚2의 누적 전자량으로 변화를 약간 보인다. 구체적으로, 도 46에서 (2) 및 (3)에 의해 나타낸 바와 같이, 누적 전자량의 상관없이 nc-OS막 및 CAAC-OS막의 평균 결정 크기는 각각 약 1.4 ㎚ 및 약 2.1 ㎚이다.
이런 식으로, a형 OS막의 결정부의 성장은 전자 조사에 의해 유도된다. 반대로, nc-OS막 및 CAAC-OS막에 있어서, 결정부의 성장은 거의 전자 조사에 의해 유도되지 않는다. 따라서, a형 OS막은 nc-OS막 및 CAAC-OS막과 비교해서 불안정한 구조를 갖는다.
a형 OS막은 보이드를 포함하고 있기 때문에 nc-OS막 및 CAAC-OS막보다 저밀도를 갖는다. 구체적으로, a형 OS막의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체막 밀도의 78.6% 이상 및 92.3% 미만이다. nc-OS막 및 CAAC-OS막 각각의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체막 밀도의 92.3% 이상 및 100% 미만이다. 또한, 단결정 산화물 반도체막 밀도의 78% 미만의 밀도를 갖는 산화물 반도체막을 증착시키는 것이 어려워진다.
예를 들면, In:Ga:Zn=1:1:1의 원자비를 갖는 산화물 반도체막인 경우에 있어서, 능면정 구조를 가진 단결정 InGaZnO4의 밀도는 6.357 g/㎤이다. 따라서, In:Ga:Zn=1:1:1의 원자비를 갖는 산화물 반도체막인 경우에 있어서, a형 OS막의 밀도는 5.0 g/㎤ 이상 및 5.9 g/㎤ 미만이다. 예를 들면, In:Ga:Zn=1:1:1의 원자비를 갖는 산화물 반도체막인 경우에 있어서, nc-OS막 및 CAAC-OS막 각각의 밀도는 5.9 g/㎤ 이상 및 6.3 g/㎤ 미만이다.
또한, 소정 조성을 갖는 산화물 반도체막이 단결정 구조 내에 존재하지 않을 가능성이 있다. 그 경우에 있어서, 상이한 조성을 가진 단결정 산화물 반도체막은 충분한 비율에서 조합되고, 이것은 원하는 조성을 가진 단결정 산화물 반도체막의 것과 동등한 밀도를 산출할 수 있게 한다. 원하는 조성을 갖는 단결정 산화물 반도체막의 밀도는 상이한 조성을 가진 단결정 산화물 반도체막의 조합비에 따라 가중 평균을 사용하여 산출될 수 있다. 또한, 밀도를 산출하기 위해서 가능한 한 적은 종의 단결정 산화물 반도체막을 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체막은 다양한 구조 및 다양한 특성을 갖는다. 또한, 산화물 반도체막은, 예를 들면 비정질 산화물 반도체막, a형 OS막, nc-OS막, 및 CAAC-OS막 중 2종 이상의 막을 포함하는 적층막일 수 있다.
<증착 모델>
CAAC-OS 및 nc-OS 증착 모델의 예를 하기에 설명할 것이다.
도 47(A)은 CAAC-OS막이 스퍼터링법에 의해 증착되는 증착실 내부의 모식도이다.
타겟(5130)은 백킹 플레이트에 부착된다. 복수의 자석이 백킹 플레이트를 통해서 타겟(5130)과 면하기 위해서 제공된다. 복수의 자석은 자기장을 발생시킨다. 자석의 자기장을 이용함으로써 증착 속도가 증가되는 스퍼터링법을 마그네트론 스퍼터링법이라 불린다.
기판(5120)은 타겟(5130)을 면하도록 위치되고, 거리 d(타겟-기판 거리(T-S 거리)라고도 불림)는 0.01 m 이상 및 1 m 이하, 바람직하게 0.02 m 이상 및 0.5 m 이하이다. 증착실은 대개 증착 가스(예를 들면, 산소 가스, 아르곤 가스, 또는 5 vol% 이상에서의 산소를 함유하는 혼합 가스)로 채워지고 증착실 내의 압력은 0.01 ㎩ 이상 및 100 ㎩ 이하, 바람직하게 0.1 ㎩ 이상 및 10 ㎩ 이하가 되도록 제어된다. 여기서, 타겟(5130)에 소정 값 이상의 전압을 인가하여 방전을 개시하고, 플라즈마가 관찰된다. 자기장은 타겟(5130) 근방의 고밀도 플라즈마 영역을 형성한다. 고밀도 플라즈마 영역에 있어서, 증착 가스가 이온화되어 이온(5101)이 발생한다. 이온(5101)의 예는 산소 양이온(O+) 및 아르곤 양이온(Ar+)을 포함한다.
여기서, 타겟(5130)은 복수의 결정 입자를 포함하는 다결정질 구조를 갖고, 이들 중 적어도 하나의 결정 입자에는 벽개면이 존재한다. 도 48(A)은 예로서 타겟(5130)에 포함되는 InGaZnO4 결정 구조를 나타낸다. 또한, 도 48(A)은 InGaZnO4 결정이 b축과 평행한 방향으로부터 관찰되는 경우의 구조를 나타낸다. 도 48(A)은 Ga-Zn-O층의 산소 원자가 인접한 Ga-Zn-O층의 것과 근접하게 위치되는 것을 나타낸다. 산소 원자가 음 전하를 가짐으로써 2개의 인접한 Ga-Zn-O층 사이에 척력이 발생한다. 결과적으로, InGaZnO4 결정은 2개의 인접한 Ga-Zn-O층 사이에 벽개면을 갖는다.
고밀도 플라즈마 영역에서 발생되는 이온(5101)은 전계에 의해 타겟(5130)측을 향하여 가속화된 다음, 타겟(5130)과 충돌한다. 이때, 평판형(펠릿형) 스퍼터드된 입자인 펠릿(5100a) 및 펠릿(5100b)은 벽개면으로부터 분리되고 스퍼터드된다. 또한, 펠릿(5100a) 및 펠릿(5100b)의 구조는 이온(5101) 충돌의 영향에 의해 왜곡될 수 있다.
펠릿(5100a)은 삼각형 평면, 예를 들면 정삼각형 평면을 갖는 평판형(펠릿형) 스퍼터드된 입자이다. 펠릿(5100b)은 육각형 평면, 예를 들면 정육각형 평면을 갖는 평판형(펠릿형) 스퍼터드된 입자이다. 또한, 펠릿(5100a) 및 펠릿(5100b)과 같은 평판형(펠릿형) 스퍼터드된 입자를 총괄하여 펠릿(5100)이라 부른다. 펠릿(5100)의 평면 형상은 삼각형 또는 육각형에 제한되지 않는다. 예를 들면, 평면은 2개 이상의 삼각형을 조합함으로써 형성되는 형상을 가질 수 있다. 예를 들면, 사각형(예를 들면, 마름모)은 2개의 삼각형(예를 들면, 정삼각형)을 조합함으로써 형성될 수 있다.
이 같은 증착 가스 종류 등에 따라 펠릿(5100)의 두께가 결정된다. 펠릿(5100)의 두께는 균일한 것이 바람직하고; 이것에 대한 이유를 후술한다. 또한, 스퍼터드된 입자는 큰 두께를 가진 주사위 형상과 비교해서 작은 두께를 가진 펠릿 형상을 갖는 것이 바람직하다. 예를 들면, 펠릿(5100)의 두께는 0.4 ㎚ 이상 및 1 ㎚ 이하, 바람직하게 0.6 ㎚ 이상 및 0.8 ㎚ 이하이다. 또한, 예를 들면 펠릿(5100)의 폭은 1 ㎚ 이상 및 3 ㎚ 이하, 바람직하게 1.2 ㎚ 이상 및 2.5 ㎚ 이하이다. 펠릿(5100)은 도 46에서 (1)의 설명에서 초기 핵과 대응된다. 예를 들면, In-Ga-Zn 산화물을 포함하는 타겟(5130)과 이온(5101)이 충돌하는 경우, 도 48(B)에 나타낸 바와 같이 Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3층을 포함하는 펠릿(5100)이 분리된다. 또한, 도 48(C)은 c축과 평행한 방향으로부터 관찰되는 분리된 펠릿(5100)의 구조를 나타낸다. 펠릿(5100)은 2개의 Ga-Zn-O층(빵 조각) 및 In-O층(필링)을 포함하는 나노미터 크기의 샌드위치를 갖는다.
펠릿(5100)은 플라즈마를 통과할 때 전하를 받아들여 그 측면이 음 또는 양으로 대전될 수 있다. 펠릿(5100)에 있어서, 예를 들면 그것의 측면에 위치된 산소 원자가 음으로 대전될 수 있다. 측면이 동일한 극성으로 대전되는 경우, 전하가 서로 반발하고, 따라서 펠릿(5100)은 평판(펠릿) 형상을 유지할 수 있다. CAAC-OS막이 In-Ga-Zn 산화물을 포함하는 경우에 있어서, 인듐 원자와 결합하는 산소 원자가 음으로 대전될 가능성이 있다. 인듐 원자, 갈륨 원자, 또는 아연 원자와 결합하는 산소 원자가 음으로 대전될 가능성이 있다. 또한, 펠릿(5100)은 플라즈마를 통과할 때 인듐 원자, 갈륨 원자, 아연 원자, 산소 원자 등과 결합함으로써 성장할 수 있다. 도 46에서 (2)와 (1) 사이의 크기 차이는 플라즈마 중에서의 성장량과 대응된다. 여기서, 기판(5120)의 온도가 실온 정도인 경우에 있어서, 기판(5120) 상에 펠릿(5100)은 거의 성장하기 어려우므로 nc-OS막이 형성된다(도 47(B) 참조). nc-OS막의 증착은 실온에서 행해질 수 있기 때문에 기판(5120)이 대형을 가질 경우 nc-OS막이 증착될 수 있다. 또한, 펠릿(5100)이 플라즈마 중에서 성장하기 위해서 그것은 스퍼터링할 때에 증착 전력을 증가시키는 것이 효과적이다. 높은 증착 전력은 펠릿(5100)의 구조를 안정화시킬 수 있다.
도 47(A) 및 47(B)에 나타낸 바와 같이, 펠릿(5100)은 플라즈마 중에서 연처럼 날아다니고 기판(5120)까지 훨훨 날아간다. 펠릿(5100)이 대전되기 때문에 또 다른 펠릿(5100)이 이미 증착되어 있는 영역과 펠릿(5100)이 근접하게 있을 경우 반발이 발생한다. 여기서, 기판(5120) 상에 기판(5120)의 상면과 평행한 방향에서의 자기장(수평 자기장이라고도 불림)이 발생한다. 전위차가 기판(5120)과 타겟(5130) 사이에 주어짐으로써, 기판(5120)에서 타겟(5130) 쪽으로 전류가 흐른다. 따라서, 펠릿(5100)은 자기장 및 전류의 효과에 의해 기판(5120) 상면 상에 힘(로렌츠 힘)을 준다. 이것은 플레밍의 왼손 법칙으로 설명 가능하다.
펠릿(5100)의 질량은 원자의 것보다 크다. 따라서, 기판(5120) 상면 상에 펠릿(5100)을 이동시키기 위해서 외부로부터 펠릿(5100)에 몇몇 힘을 가하는 것이 중요하다. 일종의 힘은 자기장 및 전류의 작용에 의해 발생되는 힘일 수 있다. 기판(5120) 상면 상에 펠릿(5100)을 이동시키도록 펠릿(5100)에 충분한 힘을 가하기 위해서, 기판(5120) 상면과 평행한 방향으로 자기장을 10 G 이상, 바람직하게 20 G 이상, 더욱 바람직하게 30 G 이상, 가장 바람직하게 50 G 이상인 영역을 상면 상에 제공하는 것이 바람직할 수 있다. 또한, 기판(5120) 상면과 평행한 방향으로 자기장을 기판(5120) 상면과 수직인 방향으로의 자기장만큼 높은 1.5배 이상, 바람직하게 2배 이상, 더욱 바람직하게 3배 이상, 가장 바람직하게 5배 이상인 영역을 상면 상에 제공하는 것이 바람직할 수 있다.
이때, 자석 및 기판(5120)이 상대적으로 이동하거나 회전함으로써 기판(5120) 상면 상에 수평 자기장의 방향을 계속 변화시킨다. 따라서, 다양한 방향으로 힘을 받아들임으로써 펠릿(5100)은 기판(5120) 상면 상에 다양한 방향으로 이동될 수 있다.
또한, 도 47(A)에 나타낸 바와 같이, 기판(5120)이 가열되는 경우 마찰 등으로 인해 펠릿(5100)과 기판(5120) 사이의 저항은 낮다. 결과적으로, 펠릿(5100)은 기판(5120) 상면 상에서 활공한다. 펠릿(5100)의 활공은 그 평면이 기판(5120)을 면하는 상태에서 야기된다. 그 다음, 펠릿(5100)이 이미 증착되어 있는 또 다른 펠릿(5100)의 측면을 도달하는 경우, 펠릿(5100)의 측면이 결합된다. 이때, 펠릿(5100)의 측면 상에 산소 원자가 방출된다. 방출된 산소 원자를 이용하여 CAAC-OS막의 산소 결손을 채울 수 있으므로, CAAC-OS막은 결함 상태의 저밀도를 갖는다. 또한, 기판(5120) 상면의 온도는, 예를 들면 100℃ 이상 및 500℃ 이하, 150℃ 이상 및 450℃ 이하, 또는 170℃ 이상 및 400℃ 이하이다. 이런 이유로, 기판(5120)이 대형을 가지는 경우라도 CAAC-OS막을 증착시키는 것이 가능하다.
또한, 펠릿(5100)이 기판(5120) 상에서 가열됨으로써 원자가 재배열되고, 이온(5101)의 충돌에 의해 야기되는 구조 왜곡이 감소될 수 있다. 구조 왜곡이 감소된 펠릿(5100)은 실질적으로 단결정이다. 펠릿(5100)이 결합된 후에 가열되는 경우라도 펠릿(5100) 자체의 팽창 및 수축은 거의 일어나기 어렵고, 이것은 펠릿(5100)을 실질적으로 단결정으로 변경함으로써 야기된다. 따라서, 펠릿(5100) 사이의 공간의 팽창으로 인해 결정 경계와 같은 결함 형성을 방지할 수 있으므로, 크레바스의 발생을 방지할 수 있다.
CAAC-OS막은 단결정 산화물 반도체의 보드와 같은 구조를 갖는 것이 아니라 적층된 벽돌 또는 블록형 펠릿(5100)(나노 결정)군을 가진 배열을 갖는다. 또한, 결정 경계는 펠릿(5100) 사이에 존재하지 않는다. 따라서, 증착 중에 가열, 증착 후에 가열 또는 벤딩으로 인해 CAAC-OS막에서 쉬링크와 같은 변형이 발생하더라도 국부 응력을 완화시키거나 왜곡을 제거하는 것이 가능해진다. 따라서, 이 구조는 가요성 산화물 장치에 적합하다. 또한, nc-OS막은 펠릿(5100)(나노결정)이 무작위로 적층되는 배열을 갖는다.
타겟(5130)이 펠릿(5100) 외에 이온(5101)으로 스퍼터드되는 경우, 산화 아연 등이 분리될 수 있다. 산화 아연은 펠릿(5100)보다 가벼우므로 펠릿 전에 기판(5120) 상면을 도달한다. 결과적으로, 산화 아연은 0.1 ㎚ 이상 및 10 ㎚ 이하, 0.2 ㎚ 이상 및 5 ㎚ 이하, 또는 0.5 ㎚ 이상 및 2 ㎚ 이하의 두께를 가진 산화 아연층(5102)을 형성한다. 도 49(A)~49(D)는 단면 모식도이다.
도 49(A)에 도시된 바와 같이, 펠릿(5105a) 및 펠릿(5105b)은 산화 아연층(5102) 상에 증착된다. 여기서, 펠릿(5105a) 및 펠릿(5105b)의 측면은 서로 접하고 있다. 또한, 펠릿(5105c)은 펠릿(5105b) 상에 증착된 다음, 펠릿(5105b) 상에서 활공한다. 또한, 산화 아연과 함께 타겟으로부터 분리된 복수의 입자(5103)는 기판(5120)으로부터 열에 의해 결정화되어서 펠릿(5105a)의 또 다른 측면에 영역(5105a1)을 형성한다. 또한, 복수의 입자(5103)는 산소, 아연, 인듐, 갈륨 등을 함유할 수 있다.
그 다음, 도 49(B)에 도시된 바와 같이, 영역(5105a1)은 펠릿(5105a)의 일부로 성장하여 펠릿(5105a2)을 형성한다. 또한, 펠릿(5105c)의 측면은 펠릿(5105b)의 또 다른 측면과 접하고 있다.
이어서, 도 49(C)에 도시된 바와 같이, 펠릿(5105d)은 펠릿(5105a2) 및 펠릿(5105b) 상에 증착된 다음, 펠릿(5105a2) 및 펠릿(5105b) 상에서 활공한다. 또한, 펠릿(5105e)은 산화 아연층(5102) 상에 펠릿(5105c)의 또 다른 측면쪽으로 활공한다.
그 다음, 도 49(D)에 도시된 바와 같이, 펠릿(5105d)의 측면이 펠릿(5105a2)의 측면과 접하도록 펠릿(5105d)이 위치된다. 또한, 펠릿(5015e)의 측면은 펠릿(5015c)의 또 다른 측면과 접하고 있다. 산화 아연과 함께 타겟(5130)으로부터 분리된 복수의 입자(5103)는 기판(5120)의 열에 의해 결정화되어 펠릿(5105d)의 또 다른 측면에 영역(5105d1)을 형성한다.
상술한 바와 같이, 증착된 펠릿은 서로 접하도록 위치된 다음 성장이 펠릿의 측면에서 야기됨으로써 CAAC-OS막이 기판(5120) 상에 형성된다. 따라서, 각 펠릿의 CAAC-OS막은 nc-OS막의 것보다 크다. 도 46에서 (3)과 (2) 사이의 크기 차이는 증착 후 성장량과 대응된다.
펠릿 사이의 공간이 매우 작을 경우 펠릿은 큰 펠릿을 형성할 수 있다. 큰 펠릿은 단결정 구조를 갖는다. 예를 들면, 펠릿의 크기는 상기로부터 볼 수 있듯이 10 ㎚ 이상 및 200 ㎚ 이하, 15 ㎚ 이상 및 100 ㎚ 이하, 또는 20 ㎚ 이상 및 50 ㎚ 이하일 수 있다. 이 경우에 있어서, 극히 작은 트랜지스터에 사용되는 산화물 반도체막에 있어서, 채널 형성 영역은 큰 펠릿 내부에 피트될 수 있다. 즉, 단결정 구조를 갖는 영역은 채널 형성 영역으로서 사용될 수 있다. 또한, 펠릿의 크기가 증가되는 경우, 단결정 구조를 갖는 영역은 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역으로서 사용될 수 있다.
이런 식으로, 트랜지스터의 채널 형성 영역 등이 단결정 구조를 갖는 영역 내에 형성되는 경우, 트랜지스터의 주파수 특성을 증가시킬 수 있는 경우가 있다.
이러한 모델에 나타낸 바와 같이, 펠릿(5100)은 기판(5120)에 증착되는 것으로 여겨진다. 따라서, CAAC-OS막은 형성면이 결정 구조를 갖지 않는 경우라도 증착될 수 있으므로, 이 경우의 성장 메카니즘은 에피택셜 성장과 다르다. 또한, 레이저 결정화가 CAAC-OS막 형성에 필요하지 않고, 균일한 막이 대형 유리 기판 등 상이라도 형성될 수 있다. 예를 들면, 기판(5120)의 상면(형성면)이 비정질 구조(예를 들면, 상면이 비정질 산화 실리콘으로 이루어짐)를 가지는 경우라도 CAAC-OS막이 형성될 수 있다.
또한, CAAC-OS막의 형성에 있어서 형성면이 요철을 가지는 경우라도 형성면인 기판(5120)의 상면 형상에 따라 펠릿(5100)이 배열된다는 것을 알 수 있다. 예를 들면, 기판(5120)의 상면이 원자 수준에서 평평한 경우에 있어서, a-b 평면과 평행한 평면이 아래쪽을 면하도록 펠릿(5100)이 배열된다. 펠릿(5100)의 두께가 균일한 경우에 있어서, 균일한 두께, 평편도, 및 높은 결정도를 가진 층이 형성된다. n층(n은 자연수)을 적층함으로써 CAAC-OS막을 얻을 수 있다.
기판(5120) 상면이 요철을 가지는 경우에 있어서, 펠릿(5100)이 요철을 따라 배열되는 n층(n은 자연수)이 적층된 CAAC-OS막이 형성된다. 기판(5120)이 요철을 갖기 때문에, CAAC-OS막 중 펠릿(5100) 사이에서 갭이 용이하게 발생되는 경우가 있다. 또한, 이러한 경우라도, 분자간 힘 때문에 요철 표면이라도 펠릿 사이의 갭이 가능한 한 작게 되도록 펠릿(5100)이 배열된다. 따라서, 형성면이 요철을 가지는 경우라도 높은 결정도를 가진 CAAC-OS막을 얻을 수 있다.
이러한 모델에 따라 CAAC-OS막이 증착되기 때문에, 스퍼터드된 입자는 두께가 작은 펠릿 형상을 갖는 것이 바람직하다. 또한, 스퍼터드된 입자가 두께가 큰 주사위 형상을 갖는 경우, 기판(5120)을 면하는 평면이 달라지므로, 결정의 두께 및 배향이 균일하지 않는 경우가 있다.
상술한 증착 모델에 따라, 높은 결정도를 가진 CAAC-OS는 비정질 구조를 가진 형성면에라도 형성될 수 있다.
또한, 본 실시형태에 기재된 구조, 방법 등은 다른 실시형태 및 실시예에 기재된 구조, 방법 등의 어느 하나와 적절하게 조합해서 사용될 수 있다.
(실시형태 5)
본 실시형태에 있어서, 본 발명의 일 실시형태의 트랜지스터를 포함하는 회로의 예를 도면을 참조하여 설명한다.
[단면 구조]
도 50(A)은 본 발명의 일 실시형태의 반도체 장치의 단면도이다. 도 50(A)에 도시된 반도체 장치는 하부의 제 1 반도체 재료를 함유하는 트랜지스터(2200) 및 상부의 제 2 산화물 재료를 함유하는 트랜지스터(2100)를 포함한다. 트랜지스터(2100)로서, 상기 실시형태에 기재된 트랜지스터의 어느 하나를 사용할 수 있고, 도 50(A)에 트랜지스터(10)가 트랜지스터(2100)로서 사용되는 예를 나타낸다. 채널 길이 방향으로의 트랜지스터 단면도는 좌측의 일점쇄선이고, 채널 폭 방향으로의 트랜지스터 단면도는 우측의 일점쇄선이다.
단면도에서 반도체 장치는 트랜지스터(2100)가 백 게이트를 제공하는 구조를 갖지만; 백 게이트가 없는 구조를 채용할 수 있다.
여기서, 제 1 반도체 재료 및 제 2 반도체 재료는 상이한 밴드갭을 갖는 재료인 것이 바람직하다. 예를 들면, 제 1 반도체 재료는 산화물 반도체 이외에 반도체 재료(실리콘(변형된 실리콘을 포함), 게르마늄, 게르마늄 실리콘, 탄화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체와 같은)일 수 있고, 제 2 반도체 재료는 산화물 반도체일 수 있다. 산화물 반도체 이외에 단결정 실리콘과 같은 재료를 사용한 트랜지스터는 용이하게 고속에서 동작할 수 있다. 반대로, 산화물 반도체를 사용한 트랜지스터는 낮은 오프-상태 전류를 갖는다.
트랜지스터(2200)는 n채널 트랜지스터 또는 P채널 트랜지스터 중 어느 하나일 수 있고, 적절한 트랜지스터는 회로에 의해서 사용될 수 있다. 또한, 반도체 장치에 사용되는 재료 또는 구조와 같은 반도체 장치의 특정 구조는 산화물 반도체를 사용하는 본 발명의 일 실시형태의 트랜지스터를 사용하는 것을 제외하고 여기 기재된 것에 제한될 필요는 없다.
트랜지스터(2100)가 절연막(2201) 및 절연막(2207)을 통해서 트랜지스터(2200) 상에 제공되는 구조를 도 50(A)에 도시한다. 복수의 배선(2202)은 트랜지스터(2200)와 트랜지스터(2100) 사이에 제공된다. 또한, 절연막 상 및 하에 제공되는 배선 및 전극은 절연막에 내장된 복수의 플러그(2203)를 통해 서로 전기적으로 접속된다. 트랜지스터(2100)를 덮는 절연막(2204), 절연막(2204) 상에 배선(2205), 및 트랜지스터(2100)의 한 쌍의 전극에도 사용되는 도전막을 가공함으로써 형성되는 배선(2206)이 제공된다.
2종의 트랜지스터의 적층은 복수의 회로가 고집적화되는 것을 허용하는 회로에 의해 차지되는 면적을 감소시킨다.
여기서, 실리콘계 반도체 재료가 하부에 제공된 트랜지스터(2200)에 사용되는 경우에 있어서, 트랜지스터(2200)의 반도체층 근방에 제공되는 절연막의 수소가 실리콘의 불포화결합을 종단하므로, 트랜지스터(2200)의 신뢰도를 개선시킬 수 있다. 한편, 산화물 반도체가 상부에 제공된 트랜지스터(2100)에 사용되는 경우에 있어서, 트랜지스터(2100)의 반도체층 근방에 제공되는 절연막의 수소가 산화물 반도체에서 캐리어를 발생시키는 인자가 되므로, 트랜지스터(2100)의 신뢰도가 감소될 수 있다. 따라서, 산화물 반도체를 사용한 트랜지스터(2100)가 실리콘계 반도체 재료를 사용한 트랜지스터(2200) 상에 제공되는 경우에 있어서, 수소의 확산을 방지하는 기능을 갖는 절연막(2207)이 트랜지스터(2100, 2200) 사이에 제공되는 것이 특히 효과적이다. 절연막(2207)은 하부에 수소가 잔류함으로써 트랜지스터(2200)의 신뢰도가 개선된다. 또한, 절연막(2207)이 하부에서 상부로 수소 확산을 억제하기 때문에 트랜지스터(2100)의 신뢰도도 개선될 수 있다.
절연막(2207)은, 예를 들면 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 또는 이트리아 안정화 지르코니아(YSZ)를 사용하여 형성될 수 있다.
또한, 수소의 확산을 방지하는 기능을 갖는 차단막(2208)(트랜지스터(10)에서 절연막(19)과 대응)은 산화물 반도체층을 포함하는 트랜지스터(2100)를 덮기 위해 트랜지스터(2100) 상에 형성되는 것이 바람직하다. 차단막(2208)에 대해서, 절연막(2207)의 것과 유사한 재료가 사용될 수 있고, 특히 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알류미늄막은 수소와 수분과 같은 산소 및 불순물 모두의 침투를 방지하는 높은 차폐(차단) 효과를 갖는다. 따라서, 트랜지스터(2100)를 덮는 차단막(2208)으로서 산화 알루미늄막을 사용함으로써 트랜지스터(2100)에 포함되는 산화물 반도체층으로부터 산소 방출을 방지할 수 있고 산화물 반도체층으로의 물 및 수소의 침입을 방지할 수 있다.
또한, 트랜지스터(2200)는 플래너형 트랜지스터에 제한되는 것 없이 다양한 종류의 트랜지스터일 수 있다. 예를 들면, FIN형 트랜지스터, TRI-GATE 트랜지스터 등이 사용될 수 있다. 이 경우의 단면도의 예를 도 50(D)에 나타낸다. 절연막(2212)은 반도체 기판(2211) 상에 제공된다. 반도체 기판(2211)은 얇은 팁(핀이라고도 불림)을 가진 돌출부를 포함한다. 또한, 절연막은 돌출부 상에 제공될 수 있다. 돌출부가 형성되는 경우 반도체 기판(2211)이 에칭되는 것을 방지하기 위해서 절연막은 마스크로서 기능한다. 예를 들면, 돌출부는 얇은 팁을 가질 필요가 없고; 직육면체형 돌출부 및 두꺼운 팁을 가진 돌출부가 허용된다. 게이트 절연막은 반도체 기판(2211)의 돌출부 상에 제공되고, 게이트 전극(2213)은 게이트 절연막(2214) 상에 제공된다. 소스 및 드레인 영역(2215)은 반도체 기판(2211)에 형성된다. 또한, 여기서 반도체 기판(2211)이 돌출부를 포함하는 예를 나타내지만, 본 발명의 일 실시형태의 반도체 장치는 그것에 제한되지 않는다. 예를 들면, 돌출부를 갖는 반도체 영역은 SOI 기판을 가공함으로써 형성될 수 있다.
[회로 구성예]
상기 구조에 있어서, 트랜지스터(2100) 및 트랜지스터(2200)의 전극은 다양한 방식으로 접속될 수 있으므로, 다양한 회로가 형성될 수 있다. 본 발명의 일 실시형태의 반도체 장치를 사용함으로써 달성될 수 있는 회로 구성의 예를 하기에 나타낸다.
[CMOS 회로]
도 50(B)의 회로 다이어그램은 p채널 트랜지스터(2200) 및 n채널 트랜지스터(2100)가 직렬로 서로 접속하고 그들의 게이트가 서로 접속한 "CMOS 회로"의 구성을 나타낸다.
[아날로그 스위치]
도 50(C)의 회로 다이어그램은 트랜지스터(2100, 2200)의 소스가 서로 접속하고 트랜지스터(2100, 2200)의 드레인이 서로 접속하는 구성을 나타낸다. 이러한 구성을 사용하여 트랜지스터는 아날로그 스위치라 불리는 것으로서 기능할 수 있다.
[메모리 장치예]
본 발명의 일 실시형태의 트랜지스터를 포함하고, 전력화되지 않는 경우라도 저장된 데이터를 유지할 수 있으며, 기록 횟수에 제한이 없는 반도체 장치의 예를 도 51(A)~51(C)에 나타낸다.
도 51(A)에 도시된 반도체 장치는 제 1 반도체 재료를 사용한 트랜지스터(3200), 제 2 반도체 재료를 사용한 트랜지스터(3300), 커패시터(3400)를 포함한다. 또한, 상술한 트랜지스터의 어느 하나는 트랜지스터(3300)로서 사용될 수 있다.
도 51(B)은 도 51(A)에 도시된 반도체 장치의 단면도이다. 단면도의 반도체 장치는 트랜지스터(3300)에 백 게이트가 제공된 구조를 갖는다.
트랜지스터(3300)는 산화물 반도체를 포함하는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(3300)의 오프-상태 전류가 낮기 때문에 저장된 데이터는 장기간 동안 유지될 수 있다. 즉, 리프레시 동작이 불필요하거나 리프레시 동작의 빈도가 매우 낮은 반도체 장치가 제공될 수 있기 때문에 전력 소비가 충분히 감소될 수 있다.
도 51(A)에 있어서, 제 1 배선(3001)은 트랜지스터(3200)의 소스 전극과 전기적으로 접속된다. 제 2 배선(3002)은 트랜지스터(3200)의 드레인 전극과 전기적으로 접속된다. 제 3 배선(3003)은 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 하나와 전기적으로 접속된다. 제 4 배선(3004)은 트랜지스터(3300)의 게이트 전극과 전기적으로 접속된다. 트랜지스터(3200)의 게이트 전극은 트랜지스터(3300)의 소스 전극, 드레인 전극의 나머지 하나, 및 커패시터(3400)의 한 전극과 전기적으로 접속된다. 제 5 배선(3005)은 커패시터(3400)의 다른 전극과 전기적으로 접속된다.
도 51(A)의 반도체 장치는 트랜지스터(3200)의 게이트 전극 전위가 유지될 수 있는 특징을 가지므로, 하기와 같이 데이터의 기록, 유지, 및 읽기가 가능하다.
데이터의 기록 유지에 대해서 설명한다. 우선, 트랜지스터(3300)가 온 상태가 되도록 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온으로 된 전위로 설정한다. 따라서, 제 3 배선(3003)의 전위는 트랜지스터(3200) 및 커패시터(3400)의 게이트 전극에 공급된다. 즉, 소정의 전하가 트랜지스터(3200)의 게이트 전극에 공급된다(기록). 여기서, 상이한 전위 레벨을 제공하는 2종의 전하(이하, 저-레벨 전하 및 고-레벨 전하라 불린다) 중 하나가 공급된다. 그 후, 트랜지스터(3300)가 오프 상태가 되도록 제 4 배선(3004)의 전위를 트랜지스터(3300)가 오프가 된 전위로 설정한다. 따라서, 트랜지스터(3200)의 게이트 전극에 공급되는 전하가 유지된다(유지).
트랜지스터(3300)의 오프-상태 전류가 매우 낮기 때문에 트랜지스터(3200)의 게이트 전극의 전하가 오랜 시간 동안 유지된다.
이어서, 데이터 읽기에 대해서 설명한다. 적절한 전위(읽기 전위)는 제 1 배선(3001)에 소정 전위(일정 전위)가 공급되면서 제 5 배선(3005)에 공급됨으로써 제 2 배선(3002) 전위가 트랜지스터(3200)의 게이트 전극에 유지되는 전하량에 따라 달라진다. 이것은 트랜지스터(3200)로서 n-채널 트랜지스터를 사용하는 경우에 있어서, 트랜지스터(3200)의 게이트 전극에 고레벨 전하가 주어질 때에 명백한 임계 전압(Vth _H)은 트랜지스터(3200)의 게이트 전극에 저레벨 전하가 주어질 때에 명백한 임계 전압(Vth _L)보다 낮기 때문이다. 여기서, 명백한 임계 전압은 트랜지스터(3200)를 온 상태로 하는데 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위는 Vth _H와 Vth _L 사이에 있는 전위 VO로 설정됨으로써 트랜지스터(3200)의 게이트 전극에 공급되는 전하가 결정될 수 있다. 예를 들면, 기록에서 트랜지스터(3200)의 게이트 전극에 고레벨 전하가 공급되고 제 5 배선(3005)의 전위가 VO(>Vth _H)인 경우에 있어서, 트랜지스터(3200)는 온 상태가 된다. 한편, 기록에서 트랜지스터(3200)의 게이트 전극에 저레벨 전하가 공급되는 경우에 있어서, 제 5 배선(3005)의 전위가 V0(<Vth _L)인 경우라도 트랜지스터(3200)는 오프 상태로 남아있다. 따라서, 트랜지스터(3200)의 게이트 전극에 유지되는 데이터는 제 2 배선(3002)의 전위를 결정함으로써 읽을 수 있다.
또한, 메모리 셀이 어레이되는 경우에 있어서, 원하는 메모리 셀의 데이터를 읽을 필요가 있다. 이러한 읽기가 행해지지 않는 경우에 있어서, 게이트 전극의 상태와 상관없이 트랜지스터(3200)가 오프 상태가 되는 전위, 즉 Vth _H 미만의 전위가 제 5 배선(3005)에 공급될 수 있다. 또한, 게이트 전극의 상태와 상관없이 트랜지스터(3200)가 온 상태가 되는 전위, 즉 Vth _L 이상의 전위가 제 5 배선(3005)에 공급될 수 있다.
도 51(C)에 도시된 반도체 장치는 트랜지스터(3200)가 제공되지 않는다는 점에서 도 51(A)에 도시된 반도체 장치와 다르다. 이 경우에 있어서도 데이터의 기록 및 유지 동작이 도 51(A)에 도시된 반도체 장치와 유사한 방식으로 행해질 수 있다.
이어서, 데이터의 읽기에 대해서 설명한다. 트랜지스터(3300)가 온 상태가 되는 경우, 부유 상태에 있는 제 3 배선(3003) 및 커패시터(3400)가 서로 전기적으로 접속되고, 전하가 제 3 배선(3003)과 커패시터(3400) 사이의 재분배된다. 결과적으로, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위 변화량은 커패시터(3400)의 하나의 전극의 전위(또는 커패시터(3400)에 축적된 전하)에 따라 달라진다.
예를 들면, V는 커패시터(3400)의 하나의 전극의 전위이고, C는 커패시터(3400)의 커패시턴스이며, CB는 제 3 배선(3003)의 커패시턴스 구성 요소이고, VB0는 전하 재분배 전에 제 3 배선(3003)의 전위일 경우, 전하 재분배 후에 제 3 배선(3003)의 전위는 (CB×VB0+C×V)/(CB+C)이다. 따라서, 커패시터(3400)의 하나의 전극 전위가 V1 및 V0(V1>V0)인 2가지 상태 중 어느 하나가 메모리 셀이라 가정하면 전위 V1(=(CB×VB0+C×V1)/(CB+C))를 유지하는 경우에 제 3 배선(3003)의 전위가 전위 V0(=(CB×VB0+C×V0)/(CB+C))를 유지하는 경우에 제 3 배선(3003)의 전위보다 높다.
그 다음, 소정 전위와 제 3 배선(3003)의 전위를 비교함으로써 데이터를 읽을 수 있다.
이 경우에 있어서, 제 1 반도체 재료를 포함하는 트랜지스터는 메모리 셀을 구동하기 위한 구동 회로에 사용될 수 있고, 제 2 반도체 재료를 포함하는 트랜지스터는 트랜지스터(3300)로서 구동 회로 상에 적층될 수 있다.
채널 형성 영역이 산화물 반도체를 사용하여 형성되고 매우 낮은 오프-상태 전류를 가지는 트랜지스터를 포함하는 경우, 본 실시형태에 기재된 반도체 장치는 매우 긴 시간 동안 저장된 데이터를 유지할 수 있다. 즉, 리프레시 동작이 불필요하게 되거나 리프레시 동작의 빈도가 매우 낮을 수 있고, 이것은 전력 소비의 충분한 감소를 이끈다. 또한, 전력이 공급되지 않는 경우(또한, 전위가 고정되는 것이 바람직함)라도 저장된 데이터는 오랜 시간 동안 유지될 수 있다.
또한, 본 실시형태에 기재된 반도체 장치에 있어서, 고전압은 데이터를 기록하기 위해 필요하지 않고 소자 열화의 문제가 없다. 예를 들면, 종래의 비휘발성 메모리와 달리, 플로팅 게이트에 전자의 주입과 플로팅 게이트로부터 전자를 추출할 필요가 없으므로 게이트 절연막의 열화와 같은 문제가 야기되지 않는다. 즉, 개시된 발명의 반도체 장치는 종래의 비휘발성 메모리의 문제가 있는 재기록될 수 있는 데이터의 횟수에 제한을 갖지 않고, 그 안정성이 비약적으로 개선된다. 또한, 데이터는 트랜지스터의 상태(온 또는 오프)에 따라 기록됨으로써 고속 동작이 용이하게 달성될 수 있다.
또한, 본 명세서 등에 있어서, 능동 소자(예를 들면, 트랜지스터 또는 다이오드), 수동 소자(예를 들면, 커패시터 또는 레지스터) 등의 모든 단자가 접속되는 부분이 특정되지 않는 경우라도 당업자라면 본 발명의 일 실시형태를 구성하는 것이 가능해질 수 있다. 즉, 본 발명의 일 실시형태는 접속 부분이 특정되지 않은 경우라도 명확해진다. 또한, 본 명세서 등에 접속 부분이 개시되는 경우에 있어서, 접속 부분이 특정되지 않는 본 발명의 일 실시형태가 본 명세서 등에 개시되는 것을 결정할 수 있다. 특히, 단자가 접속되는 부분의 수가 1개 이상인 경우에 있어서, 단자가 접속되는 부분을 지정할 필요는 없다. 따라서, 능동 소자(예를 들면, 트랜지스터 또는 다이오드), 수동 소자(예를 들면, 커패시터 또는 레지스터) 등의 몇몇 단자가 접속되는 부분만을 특정함으로써 본 발명의 일 실시형태를 구성하는 것이 가능할 수 있다.
또한, 본 명세서 등에 있어서, 적어도 회로의 접속 부분이 특정되는 경우 당업자는 본 발명을 특정하는 것이 가능할 수 있다. 또한, 적어도 회로의 기능이 특정되는 경우 당업자는 본 발명을 특정하는 것이 가능할 수 있다. 즉, 회로의 기능이 특정되는 경우, 본 발명의 일 실시형태가 명확해진다. 또한, 기능을 특정하는 본 발명의 일 실시형태는 본 명세서 등에 개시되는 것을 결정할 수 있다. 따라서, 회로의 접속 부분을 특정하는 경우, 기능이 특정되지 않은 경우라도 본 발명의 일 실시형태로서 회로가 개시되고, 본 발명의 일 실시형태가 구성될 수 있다. 또한, 회로의 기능이 특정되는 경우, 접속 부분이 특정되지 않는 경우라도 본 발명의 일 실시형태로서 회로가 개시되고, 본 발명의 일 실시형태가 구성될 수 있다.
또한, 본 명세서 등에서 일 실시형태에 기재된 다이어그램 또는 텍스트의 일부는 본 발명의 일 실시형태를 구성하기 위해 추출될 수 있다. 따라서, 소정 부분과 관련된 다이어그램 또는 텍스트가 기재되어 있는 경우에 있어서, 다이어그램 또는 문헌의 일부로부터 추출된 내용은 본 발명의 일 실시형태로서도 개시되고, 본 발명의 일 실시형태를 구성할 수 있다. 따라서, 하나 이상의 능동 소자(예를 들면, 트랜지스터 또는 다이오드), 배선, 수동 소자(예를 들면, 커패시터 또는 레지스터), 도전층, 절연막, 반도체층, 유기 재료, 무기 재료, 구성 요소, 장치, 작동 방법, 제조 방법 등이 기재되어 있는 다이어그램 또는 텍스트에 있어서, 다이어그램 또는 텍스트의 일부를 추출하여 본 발명의 일 실시형태를 구성할 수 있다. 예를 들면, N회로 소자(예를 들면, 트랜지스터 또는 커패시터; N은 정수)가 제공되는 회로 다이어그램으로부터 M 회로 소자(예를 들면, 트랜지스터 또는 커패시터; M<N일 경우 M은 정수)를 추출하고 본 발명의 일 실시형태를 구성하는 것이 가능해진다. 또 다른 예에 대해서, N층(N은 정수)이 제공되는 단면도로부터 M층(M<N일 경우 M은 정수)을 추출하고 본 발명의 일 실시형태를 구성하는 것이 가능해진다. 또 다른 예에 대해서, N 소자(N은 정수)가 제공되는 플로우 차트로부터 M 소자(M<N일 경우 M은 정수)를 추출하고 본 발명의 일 실시형태를 구성하는 것이 가능해진다.
또한, 본 실시형태는 본 명세서에서 다른 실시형태 및 실시예와 적절하게 조합될 수 있다.
(실시형태 6)
본 실시형태에 있어서, 상기 실시형태에 기재된 트랜지스터를 포함하는 RF 태그 또는 상기 실시형태에 기재된 메모리 장치를 도 52를 참조하여 설명한다.
본 실시형태의 RF 태그는 메모리 회로를 포함하고, 메모리 회로에 필요한 데이터를 저장하며, 비접촉 수단, 예를 들면 무선 통신을 사용함으로써 외부에/외부로부터 데이터를 송수신한다. 이러한 특징으로, RF 태그는, 예를 들면 물품 등의 개별 정보를 읽어냄으로써 인식되는 개별 인증 시스템에 사용될 수 있다. 또한, RF 태그는 이 목적에 사용되기 위해서 매우 높은 신뢰도를 갖는 것이 요구된다.
RF 태그의 구성은 도 52를 참조하여 설명될 것이다. 도 52는 RF 태그의 구성예를 도시하는 블록 다이어그램이다.
도 52에 나타낸 바와 같이, RF 태그(800)는 통신 장치(801)(인터로게이터, 읽기/기록 등이라고도 불림)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 포함한다. RF 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 메모리 회로(810), 및 ROM(811)을 포함한다. 복조 회로(807)에 포함되는 정류 기능을 갖는 트랜지스터는 역전류가 충분히 낮아질 수 있는 재료, 예를 들면 산화물 반도체를 사용하여 형성될 수 있다. 이것은 역전류의 발생으로 인해 약해지게 되는 정류 기능의 현상을 억제시킬 수 있고 복조 회로로부터 출력의 포화를 방지할 수 있다. 즉, 복조 회로에의 입력 및 복조 회로로부터의 출력은 선형 관계와 근접한 관계를 가질 수 있다. 또한, 데이터 전송 방법은 하기: 한 쌍의 코일이 서로 면하도록 제공되고 상호 유도에 의해 서로 통신하는 전자기 결합 방법, 유도 전자계를 사용하여 통신이 행해지는 전자기 유도 방법, 및 전파를 사용하여 통신이 행해지는 전파 방법의 3가지 방법으로 대략 분류된다. 이들 방법의 어느 하나는 본 실시형태에 기재된 RF 태그(800)에 사용될 수 있다.
이어서, 각 회로의 구조에 대해서 설명한다. 안테나(804)는 무선 신호(803)를 통신 장치(801)에 접속되는 안테나(802)로 교환한다. 정류 회로(805)는 정류, 예를 들면 안테나(804)에서 무선 신호를 수신하여 발생되는 입력 교류 신호의 반파장 배전압 정류 및 정류 회로(805)의 후단에 제공된 커패시터로 정류된 신호를 평활화하여 입력 전위를 생성한다. 또한, 리미터 회로는 정류 회로(805)의 입력측 또는 출력측에 제공될 수 있다. 리미터 회로는 입력 교류 신호의 진폭이 크고 내부 생성 전압이 큰 경우 소정 전력 이상인 전력을 후단의 회로에 입력하지 않도록 전력을 제어한다.
정전압 회로(806)는 입력 전위로부터 안정한 전력 전압을 생성하고 각 회로에 그것을 공급한다. 또한, 정전압 회로(806)는 재고정 신호 발생 회로를 포함할 수 있다. 재고정 신호 발생 회로는 안정한 전력 전압의 생성을 이용함으로써 논리 회로(809)의 재고정 신호를 발생시키는 회로이다.
복조 회로(807)는 입력 교류 신호를 포락선 검파에 의해 복조하여 복조된 신호를 발생시킨다. 또한, 복조 회로(808)는 안테나(804)로부터 출력되도록 데이터에 의해 변조가 행해진다.
논리 회로(809)는 복조 신호를 분석하고 처리한다. 메모리 회로(810)는 입력 데이터를 유지하고 로우 해독기, 칼럼 해독기, 메모리 영역 등을 포함한다. 또한, ROM811은 고유 번호(ID) 등을 저장하고 처리에 따라 그것을 출력한다.
또한, 상술한 각 회로가 제공되는지 아닌지의 결정을 필요에 따라 적절하게 제조할 수 있다.
여기서, 상기 실시형태에 기재된 메모리 회로는 메모리 회로(810)로서 사용될 수 있다. 본 발명의 일 실시형태의 메모리 회로가 전력화되지 않는 경우라도 데이터를 유지할 수 있고, 메모리 회로는 RF 태그에 유리하게 사용될 수 있다. 또한, 본 발명의 일 실시형태의 메모리 회로는 데이터 기록에 필요한 전력(전압)이 종래 비휘발성 메모리에 필요한 것보다 상당하게 작기 때문에 데이터의 읽기 및 데이터 기록시 최대 통신 거리 사이의 차이를 방지하는 것이 가능해진다. 또한, 데이터 기록시 전력 부족에 의해 야기되는 오작동 또는 부정확한 기록을 억제하는 것이 가능해진다.
본 발명의 일 실시형태의 메모리 회로가 비휘발성 메모리로서 사용될 수 있기 때문에 그것은 ROM811으로서도 사용될 수 있다. 이 경우에 있어서, 생산자가 ROM811에 데이터를 기록하기 위해 명령을 별도 준비하여 사용자가 자유롭게 데이터를 재기록할 수 없는 것이 바람직할 수 있다. 모든 제조된 RF 태그에 고유 번호를 넣는 것 대신에 생산자가 출하 전에 고유 번호를 부여한 다음 제품의 출하를 개시하기 때문에, 출하되는 양호한 제품에만 고유 번호가 부여되는 것이 가능해진다. 따라서, 출하된 제품의 고유 번호가 연속하고 출하된 제품에 대응되는 고객 관리가 용이하게 행해진다.
또한, 본 실시형태는 본 명세서의 다른 실시형태 및 실시예를 적절하게 조합할 수 있다.
(실시형태 7)
본 실시형태에 있어서, 상기 실시형태에 기재된 메모리 장치를 포함하는 CPU에 대해서 설명할 것이다.
도 53은 구성 요소로서 상기 실시형태에 기재된 트랜지스터의 어느 하나를 포함하여 적어도 부분적으로 CPU의 구성예를 도시한 블록 다이어그램이다.
도 53에 도시된 CPU은 기판(1190) 상에 산술 논리 장치(ALU)(1191), ALU 제어기(1192), 명령 해독기(1193), 인터럽트 제어기(1194), 타이밍 제어기(1195), 레지스터(1196), 레지스터 제어기(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 포함한다. 반도체 기판, SOI 기판, 유리 기판 등이 기판(1190)으로서 사용된다. ROM(1199) 및 ROM 인터페이스(1189)는 분리 칩 상에 제공될 수 있다. 말할 필요도 없이, 도 53의 CPU는 구성이 단순화되어 있는 예에 지나지 않고, 실제 CPU는 용도에 따라 다양한 구성을 가질 수 있다. 예를 들면, CPU는 하기: 도 53에 도시된 CPU 또는 연산 회로를 포함하는 구조가 하나의 코어로서 여겨지고; 복수의 코어를 포함하며; 코어가 평행하게 동작하는 구성을 가질 수 있다. CPU가 내부 연산 회로나 데이터 버스에서 처리될 수 있는 비트수는, 예를 들면 8, 16, 32, 또는 64일 수 있다.
버스 인터페이스(1198)를 통해서 CPU에 입력된 명령은 명령 해독기(1193)에 입력되고 그 안에서 해독된 다음, ALU 제어기(1192), 인터럽트 제어기(1194), 레지스터 제어기(1197), 및 타이밍 제어기(1195)에 입력된다.
ALU 제어기(1192), 인터럽트 제어기(1194), 레지스터 제어기(1197), 및 타이밍 제어기(1195)는 해독된 명령에 따라 다양한 제어가 행해진다. 구체적으로, ALU 제어기(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 발생시킨다. CPU가 프로그램을 실행하면서 인터럽트 제어기(1194)는 그 우선순위 또는 마스크 상태에 근거해서 외부 입력/출력 장치 또는 주변 회로로부터 인터럽트 요구를 판단하고 요구를 처리한다. 레지스터 제어기(1197)는 레지스터(1196)의 어드레스를 발생시키고, CPU의 상태에 따라 레지스터(1196)로부터/레지스터(1196)에 데이터를 읽기/기록한다.
타이밍 제어기(1195)는 ALU(1191), ALU 제어기(1192), 명령 해독기(1193), 인터럽트 제어기(1194), 및 레지스터 제어기(1197)의 동작 시간을 제어하기 위한 신호를 발생시킨다. 예를 들면, 타이밍 제어기(1195)는 기준 클록 신호(CLK1)에 근거해서 내부 클록 신호(CLK2)를 발생시키기 위해 내부 클록 발전기를 포함하고, 상기 회로에 내부 클록 신호(CLK2)를 공급한다.
도 53에 도시된 CPU에 있어서, 메모리 셀은 레지스터(1196) 내에 제공된다. 레지스터(1196)의 메모리 셀에 대해서, 상기 실시형태에 기재된 트랜지스터의 어느 하나가 사용될 수 있다.
도 53에 도시된 CPU에 있어서, 레지스터 제어기(1197)가 ALU(1191)로부터의 명령에 따라 레지스터(1196)의 데이터를 유지시키는 동작을 선택한다. 즉, 레지스터 제어기(1197)는 데이터가 플립-플롭 또는 레지스터(1196)에 포함된 메모리 셀의 커패시터에 의해 유지되는지 아닌지에 따라 선택된다. 플립-플롭에 의해 유지되는 데이터가 선택되는 경우, 전력 전압이 레지스터(1196)의 메모리 셀에 공급된다. 커패시터에 의해 유지되는 데이터가 선택되는 경우, 데이터는 커패시터에서 재기록되고, 레지스터(1196)에서 메모리 셀에 전력 전압의 공급이 중단될 수 있다.
도 54는 레지스터(1196)로서 사용될 수 있는 메모리 소자의 회로 다이어그램의 예이다. 메모리 소자(1200)는 전력이 중단되는 경우 저장된 데이터가 휘발성인 회로(1201), 전력이 중단되는 경우라도 저장된 데이터가 비휘발성인 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 커패시터(1207), 및 선택 기능을 갖는 회로(1220)를 포함한다. 회로(1202)는 커패시터(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 또한, 메모리 소자(1200)는 필요에 따라 다이오드, 레지스터, 또는 인덕터와 같은 또 다른 소자를 더 포함할 수 있다.
여기서, 상기 실시형태에 기재된 메모리 장치는 회로(1202)로서 사용될 수 있다. 메모리 소자(1200)의 전력 전압의 공급이 중단되는 경우, 접지 전위(0V) 또는 회로(1202)의 트랜지스터(1209)가 오프 상태가 되는 전위는 트랜지스터(1209)의 게이트에 계속적으로 입력된다. 예를 들면, 트랜지스터(1209)의 제 1 게이트가 레지스터와 같은 로드를 통해서 접지된다.
스위치(1203)가 하나의 도전형(예를 들면, n채널 트랜지스터)을 갖는 트랜지스터(1213) 및 스위치(1204)가 하나의 도전형(예를 들면, p채널 트랜지스터)에 상반되는 도전형을 갖는 트랜지스터(1214)인 예를 여기에 나타낸다. 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 하나와 대응되고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 나머지 하나에 대응되며, 스위치(1203)의 제 1 단자와 제 2 단자 사이에 도전 또는 비도전(즉, 트랜지스터(1213)의 온/오프 상태)은 트랜지스터(1213)의 게이트에 제어 신호 RD 입력에 의해 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 하나와 대응되고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 나머지 하나에 대응되며, 스위치(1204)의 제 1 단자와 제 2 단자 사이의 도전 또는 비도전(즉, 트랜지스터(1214)의 온/오프 상태)은 트랜지스터(1214)의 게이트에 제어 신호 RD 입력에 의해 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 하나는 커패시터(1208)의 한 쌍의 전극 및 트랜지스터(1210)의 게이트 중 하나에 전기적으로 접속된다. 여기서, 접속 부분은 노드 M2라 불린다. 트랜지스터(1210)의 소스 및 드레인 중 하나는 낮은 전력 전위(예를 들면, GND선)를 공급할 수 있는 선에 전기적으로 접속되고, 그 나머지는 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 하나)와 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 나머지 하나)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 나머지 하나)는 전력 전위 VDD를 공급할 수 있는 선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 나머지 하나), 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나), 논리 소자(1206)의 입력 단자, 및 커패시터(1207)의 한 쌍의 전극 중 하나는 서로 전기적으로 접속되어 있다. 여기서, 접속 부분을 노드 M1이라 부른다. 커패시터의 한 쌍의 전극의 나머지 하나는 정전위로 공급될 수 있다. 예를 들면, 커패시터(1207)의 한 쌍의 전극 중 나머지 하나에는 저전력 전위(예를 들면, GND) 또는 고전력 전위(예를 들면, VDD)가 공급될 수 있다. 커패시터(1207)의 한 쌍의 전극 중 나머지 하나에는 저전력 전위(예를 들면, GND선)를 공급할 수 있는 선에 전기적으로 접속된다. 커패시터(1208)의 한 쌍의 전극 중 나머지 하나에는 정전위가 공급될 수 있다. 예를 들면, 커패시터(1208)의 다른 쌍의 전극에는 저전력 전위(예를 들면, GND) 또는 고전력 전위(예를 들면, VDD)가 공급될 수 있다. 커패시터(1208)의 다른 쌍의 전극은 저전력 전위(예를 들면, GND선)를 공급할 수 있는 선에 전기적으로 접속된다.
커패시터(1207) 및 커패시터(1208)는 트랜지스터, 배선의 기생 용량 등을 활발하게 이용하는 한 필수적이지 않다.
트랜지스터(1209)의 제 1 게이트(제 1 게이트 전극)에 제어 신호WE가 입력된다. 스위치(1203) 및 스위치(1204) 각각에 대해서 말하자면, 제 1 단자와 제 2 단자 사이의 도전 상태 또는 비도전 상태는 제어 신호WE와 다른 제어 신호 RD에 의해 선택된다. 스위치 중 하나의 제 1 단자 및 제 2 단자가 도전 상태에 있는 경우, 스위치의 나머지 하나의 제 1 단자 및 제 2 단자가 비도전 상태에 있다.
또한, 도 54의 트랜지스터(1209)는 제 2 게이트(제 2 게이트 전극; 백게이트)를 가진 구조를 갖는다. 제어 신호WE는 제 1 게이트에 입력될 수 있고 제어 신호WE2는 제 2 게이트에 입력될 수 있다. 제어 신호WE2는 정전위를 갖는 신호이다. 정전위로서, 예를 들면 접지 전위 GND 또는 트랜지스터(1209)의 소스 전위 미만의 전위가 선택된다. 제어 신호WE2는 트랜지스터(1209)의 임계 전압을 제어하기 위한 전위 신호이고, 트랜지스터(1209)의 Icut은 더 감소될 수 있다. 제어 신호WE2는 제어 신호WE의 것과 동일한 전위를 갖는 신호일 수 있다. 또한, 트랜지스터(1209)로서, 제 2 게이트가 없는 트랜지스터가 사용될 수 있다.
회로(1201)에 유지되는 데이터와 대응되는 신호는 트랜지스터(1209)의 소스 및 드레인의 나머지 하나에 입력된다. 도 54는 회로(1201)로부터 신호 출력이 트랜지스터(1209)의 소스 및 드레인의 다른 하나에 입력되는 예를 도시한다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인의 다른 하나)로부터 신호 출력의 논리값은 논리 소자(1206)에 의해 변환되고, 변환된 신호는 회로(1220)를 통해서 회로(1201)에 입력된다.
도 54의 예에 있어서, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인의 다른 하나)로부터 신호 출력은 논리 소자(1206) 및 회로(1220)를 통해서 회로(1201)에 입력되지만; 본 발명의 일 실시형태는 그것에 제한되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인의 다른 하나)로부터 신호 출력은 그것의 논리값이 변화되는 것 없이 회로(1201)에 입력될 수 있다. 예를 들면, 회로(1201)가 입력 단자로부터 신호 입력의 논리값의 변환에 의해 얻어지는 신호가 유지되는 노드를 포함하는 경우에 있어서, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인의 다른 하나)로부터 신호 출력은 노드에 입력될 수 있다.
도 54에 있어서, 트랜지스터(1209) 이외에 메모리 소자(1200)에 포함되는 트랜지스터는 각각 산화물 반도체 이외에 반도체를 사용하여 형성되는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터일 수 있다. 예를 들면, 트랜지스터는 채널이 실리콘층 또는 실리콘 기판에 형성되는 트랜지스터일 수 있다. 또한, 메모리 소자(1200)의 모든 트랜지스터는 채널이 산화물 반도체층에 형성되는 트랜지스터일 수 있다. 또한, 메모리 소자(1200)에서, 채널이 산화물 반도체층에 형성되는 트랜지스터는 트랜지스터(1209) 외에 포함될 수 있고, 채널이 산화물 반도체 이외에 반도체를 포함하는 층 또는 기판(1190)에 형성되는 트랜지스터는 트랜지스터의 나머지에 사용될 수 있다.
도 54의 회로(1201)로서, 예를 들면 플립-플롭 회로가 사용될 수 있다. 논리 회로(1206)로서, 예를 들면 인버터 또는 클록된 인버터가 사용될 수 있다.
메모리 소자(1200)에 전력 전압이 공급되지 않는 기간에 본 발명의 일 실시형태의 반도체 장치는 회로(1202)에 제공되는 커패시터(1208)에 의해 회로(1201)에 저장된 데이터를 유지할 수 있다.
채널이 산화물 반도체층에 형성되는 트랜지스터의 오프-상태 전류는 매우 낮다. 예를 들면, 채널이 산화물 반도체층에 형성되는 트랜지스터의 오프-상태 전류는 채널이 결정도를 갖는 실리콘에 형성되는 트랜지스터의 것보다 상당하게 낮다. 따라서, 트랜지스터가 트랜지스터(1209)로서 사용되는 경우, 전력 전압이 메모리 소자(1200)에 공급되지 않는 기간에도 커패시터(1208)에 유지된 신호는 오랜 시간 동안 유지된다. 메모리 소자(1200)는 전력 전압의 공급이 중단되는 기간에도 저장된 내용(데이터)을 유지할 수 있다.
상술한 메모리 소자가 스위치(1203) 및 스위치(1204)를 사용하여 프리차지(pre-charge) 동작이 행해지기 때문에, 전력 전압의 공급이 재개시된 후에 회로(1201)가 원래 데이터를 다시 유지하는데 요구되는 시간이 단축될 수 있다.
회로(1202)에 있어서, 커패시터(1208)에 의해 유지되는 신호는 트랜지스터(1210)의 게이트에 입력된다. 따라서, 메모리 소자(1200)에 전력 전압의 공급이 재개시된 후, 커패시터(1208)에 의해 유지되는 신호는 회로(1202)로부터 읽어지기 위해 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)와 대응하는 것으로 전환될 수 있다. 결과적으로, 원래 신호는 커패시터(1208)에 의해 유지되는 신호와 대응하는 전위가 약간 변화되는 경우라도 정확하게 읽어낼 수 있다.
상술한 메모리 소자(1200)를 처리기에 포함하는 레지스터 또는 캐시 메모리와 같은 메모리 장치에 적용함으로써, 전력 전압 공급의 중단으로 인해 메모리 장치의 데이터를 소실하는 것을 방지할 수 있다. 또한, 전력 전압 공급이 재개시된 직후 메모리 장치는 전력이 중단되기 전의 것과 동일한 상태로 되돌아올 수 있다. 따라서, 전력이 처리기 또는 처리기에 포함되는 하나 또는 복수의 논리 회로의서 단시간이라도 중단될 수 있고, 이것은 낮은 전력 소비를 할 수 있다.
본 실시형태의 CPU에 메모리 소자(1200)가 사용되지만, 메모리 소자(1200)는 디지털 신호 처리기(DSP), 커스텀 LSI, 또는 프로그램 가능한 논리 장치(PLD)와 같은 LSI, 및 무선 주파수(RF) 장치에도 사용될 수 있다.
또한, 본 실시형태는 본 명세서의 다른 실시형태 및 예를 적절하게 조합할 수 있다.
(실시형태 8)
본 실시형태에 있어서, 본 발명의 일 실시형태의 트랜지스터를 사용한 표시 장치의 구성예에 대해서 설명할 것이다.
[구성예]
도 55(A)는 본 발명의 일 실시형태의 표시 장치의 상면도이다. 도 55(B)는 액정 소자가 본 발명의 일 실시형태의 표시 장치의 화소에 사용되는 경우에 사용될 수 있는 화소 회로를 도시하는 회로 다이어그램이다. 도 55(C)는 유기 EL 소자가 본 발명의 일 실시형태의 표시 장치의 화소에 사용되는 경우에 사용될 수 있는 화소 회로를 도시하는 회로 다이어그램이다.
화소부의 트랜지스터는 상기 실시형태에 의해서 형성될 수 있다. 또한, 트랜지스터는 용이하게 n채널 트랜지스터가 될 수 있기 때문에 구동 회로의 n채널 트랜지스터를 사용하여 형성될 수 있는 구동 회로의 일부는 화소부의 트랜지스터와 동일한 기판 상에 형성된다. 이런 식으로 화소부 또는 구동 회로에 상기 실시형태에 기재된 트랜지스터 중 어느 하나를 사용함으로써, 신뢰도가 높은 표시 장치를 제공할 수 있다.
도 55(A)는 액티브 매트릭스 표시 장치의 상면도의 예이다. 화소부(701), 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704)는 표시 장치의 기판(700) 상에 제공된다. 화소부(701)에 있어서, 신호선 구동 회로(704)로부터 확장된 복수의 신호선은 배열되고, 제 1 주사선 구동 회로(702) 및 제 2 주사선 구동 회로(703)로부터 확장된 복수의 주사선이 배열된다. 주사선과 신호선이 서로 교차하는 각각의 영역에 표시 소자를 포함하는 각 화소가 매트릭스로 제공된다. 표시 장치의 기판(700)은 가요성 인쇄 회로(FPC)와 같은 접속부를 통해서 타이밍 제어 회로(제어기 또는 제어 IC라고도 불림)에 접속되어 있다.
도 55(A)에 있어서, 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704)는 화소부(701)와 동일한 기판(700) 상에 형성된다. 따라서, 구동 회로와 같은 외부에 제공된 구성 요소의 수는 감소되어서 비용의 감소를 달성할 수 있다. 또한, 구동 회로가 기판(700) 외부에 제공되는 경우, 배선은 확장될 필요가 있을 것이고 배선 접속수가 증가될 것이다. 그러나, 기판(700) 상에 구동 회로를 제공함으로써 배선 접속수는 감소될 수 있고 신뢰도 또는 양산성을 개선시킬 수 있다. 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704) 중 하나 이상은 기판(700)에 탑재될 수 있거나 기판(700) 외부에 제공될 수 있다.
[액정 표시 장치]
도 55(B)는 화소의 회로 구성의 예를 도시한다. 여기서, VA 액정 표시 장치의 화소에 사용될 수 있는 화소 회로를 예로서 도시한다.
하나의 화소가 복수의 화소 전극층을 포함하는 구조에 이 화소 회로가 사용될 수 있다. 화소 전극은 상이한 트랜지스터에 접속되고, 트랜지스터는 상이한 게이트 신호로 구동될 수 있다. 따라서, 다중 도메인 화소의 개별 화소 전극층에 적용되는 신호를 단독적으로 제어할 수 있다.
트랜지스터(716)의 게이트 배선(712) 및 트랜지스터(717)의 게이트 배선(713)은 분리되어서 그것에 상이한 게이트 신호를 부여할 수 있다. 반대로, 데이터선(714)은 트랜지스터(716, 717)에 공통으로 사용된다. 상기 실시형태에 기재된 트랜지스터 중 어느 하나는 각각의 트랜지스터(716, 717)로서 적절하게 사용될 수 있다. 이런 식으로, 신뢰도가 높은 액정 표시 장치가 제공될 수 있다.
트랜지스터(716)에 전기적으로 접속된 제 1 화소 전극층 및 트랜지스터(717)에 전기적으로 접속된 제 2 화소 전극층의 형상에 대해서 설명한다. 제 1 화소 전극층 및 제 2 화소 전극층은 슬릿에 의해 분리된다. 제 1 화소 전극층은 V형상을 갖고 제 2 화소 전극층은 제 1 화소 전극층을 둘러싸기 위해서 제공된다.
트랜지스터(716)의 게이트 전극은 게이트 배선(712)에 접속되고, 트랜지스터(717)의 게이트 전극은 게이트 배선(713)에 접속된다. 상이한 게이트 신호가 게이트 배선(712) 및 게이트 배선(713)에 공급되는 경우, 트랜지스터(716) 및 트랜지스터(717)의 동작 타이밍이 달라질 수 있다. 결과적으로, 액정의 정렬이 제어될 수 있다.
또한, 저장 커패시터는 커패시터 배선(710), 유전체로서 기능하는 게이트 절연막, 및 제 1 화소 전극층 또는 제 2 화소 전극층에 전기적으로 접속되는 커패시터 전극을 사용하여 형성될 수 있다.
다중 도메인 화소는 제 1 액정 소자(718) 및 제 2 액정 소자(719)를 포함한다. 제 1 액정 소자(718)는 제 1 화소 전극층, 대향 전극층, 및 그 사이의 액정층을 포함한다. 제 2 액정 소자(719)는 제 2 화소 전극층, 대향 전극층, 및 그 사이의 액정층을 포함한다.
또한, 본 발명의 화소 회로는 도 55(B)에 나타낸 것에 제한되지 않는다. 예를 들면, 스위치, 레지스터, 커패시터, 트랜지스터, 센서, 논리 회로 등을 도 55(B)에 도시된 화소 회로에 첨가될 수 있다.
[유기 EL 표시 장치]
도 55(C)는 화소의 회로 구성의 또 다른 예를 도시한다. 여기서, 유기 EL 소자를 사용한 표시 장치의 화소 구조를 도시한다.
유기 EL 소자에 있어서, 발광 소자에 전압을 인가함으로써 한 쌍의 전극에서 발광 유기 화합물을 함유하는 층으로 전자가 주입되고 다른 한 쌍의 전극에서 발광 유기 화합물을 함유하는 층으로 정공이 주입됨으로써, 전류가 흐른다. 전자 및 정공이 재조합됨으로써, 발광 유기 화합물이 여기된다. 발광 유기 화합물이 여기 상태에서 기저 상태로 되돌아옴으로써 광을 발한다. 이러한 메카니즘에 근거해서, 이러한 발광 소자는 전류 여기형 발광 소자라 부른다.
도 55(C)는 사용될 수 있는 화소 회로의 예를 도시한다. 여기서, 2개의 n채널 트랜지스터가 하나의 화소에 사용되는 예를 나타낸다. 또한, 화소 회로에 디지털 시간 계조 구동을 채용할 수 있다.
사용할 수 있는 화소 회로의 구성 및 디지털 시간 계조 구동을 채용하는 화소의 동작에 대해서 설명한다.
화소(720)는 스위칭 트랜지스터(721), 구동 트랜지스터(722), 발광 소자(724), 및 커패시터(723)를 포함한다. 스위칭 트랜지스터(721)의 게이트 전극층은 주사선(726)에 접속된다. 스위칭 트랜지스터(721)의 제 1 전극(소스 전극층 및 드레인 전극층 중 하나)은 신호선(725)에 접속된다. 스위칭 트랜지스터(721)의 제 2 전극(소스 전극층 및 드레인 전극층 중 나머지 하나)은 구동 트랜지스터(722)의 게이트 전극층에 접속된다. 구동 트랜지스터(722)의 게이트 전극층은 커패시터(723)를 통해 전력선(727)에 접속되고, 구동 트랜지스터(722)의 제1 전극은 전력선(727)에 접속되며, 구동 트랜지스터(722)의 제 2 전극은 발광 소자(724)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(724)의 제 2 전극은 공통 전극(728)과 대응된다. 공통 전극(728)은 공통 전극(728)과 동일한 기판 상에 형성된 공통 전위선에 전기적으로 접속된다.
스위칭 트랜지스터(721) 및 구동 트랜지스터(722)로서, 상기 실시형태에 기재된 트랜지스터 중 어느 하나를 적절하게 사용할 수 있다. 이런 식으로, 신뢰도가 높은 유기 EL 표시 장치가 제공될 수 있다.
발광 소자(724)의 제 2 전극(공통 전극(728)) 전위는 저전력 전위로 설정된다. 또한, 저전력 전위는 전력선(727)에 공급되는 고전력 전위보다 낮다. 예를 들면, 저전력 전위는 GND, 0V 등일 수 있다. 고전력 전위 및 저전력 전위는 발광 소자(724)의 포워드 임계 전압 이상으로 설정되고, 전위간의 차는 발광 소자(724)에 인가됨으로써 전류가 발광 소자(724)에 공급되어 발광한다. 발광 소자(724)의 포워드 전압은 원하는 휘도가 얻어지는 전압을 나타내고, 적어도 포워드 임계 전압을 포함한다.
또한, 커패시터(723)를 생략하길 수 있기 위해서, 구동 트랜지스터(722)의 게이트 커패시턴스는 커패시터(723)를 대신하여 사용될 수 있다.
이어서, 구동 트랜지스터(722)에 입력되는 신호에 대해서 설명한다. 전압-입력 전압 구동 방법에 대해서, 구동 트랜지스터(722)를 실패 없이 온 또는 오프 상태로 바꾸기 위한 비디오 신호를 구동 트랜지스터(722)에 입력한다. 구동 트랜지스터(722)를 역치 영역에서 동작시키기 위해서, 전력선(727)의 전압보다 높은 전압이 구동 트랜지스터(722)의 게이트 전극층에 인가된다. 전력선 전압 및 구동 트랜지스터(722)의 임계 전압(Vth)의 합인 전압 이상의 전압이 신호선(725)에 인가된다.
아날로그 계조 구동이 행해지는 경우에 있어서, 발광 소자(724)의 포워드 전압 및 구동 트랜지스터(722)의 임계 전압(Vth)의 합인 전압 이상의 전압이 구동 트랜지스터(722)의 게이트 전극층에 인가된다. 구동 트랜지스터(722)가 포화 영역에서 동작하는 비디오 신호를 입력하여 발광 소자(724)에 전류를 공급한다. 구동 트랜지스터(722)를 포화 영역에서 동작시키기 위해서, 전력선(727)의 전위는 구동 트랜지스터(722)의 게이트 전위보다 높게 설정된다. 아날로그 비디오 신호가 사용되는 경우, 비디오 신호와 대응하는 전류는 발광 소자(724)에 공급될 수 있고 아날로그 계조 구동이 행해질 수 있다.
또한, 화소 회로의 구성은 도 55(C)에 나타낸 것에 제한되지 않는다. 예를 들면, 스위치. 레지스터, 커패시터, 센서, 트랜지스터, 논리 회로 등은 도 55(C)에 도시된 화소 회로에 첨가될 수 있다.
상기 실시형태에 기재된 트랜지스터가 도 55(A)~55(C)에 나타낸 회로에 사용되는 경우에 있어서, 소스 전극(제 1 전극)은 저전위측에 전기적으로 접속되고 드레인 전극(제 2 전극)은 고전위측에 전기적으로 접속된다. 또한, 제 1 게이트 전극 전위는 제어 회로 등에 의해 제어될 수 있고, 예로서 상술한 전위, 예를 들면 소스 전극에 인가되는 전위보다 낮은 전위는 도시되지 않은 배선을 통해서 제 2 게이트 전극에 입력될 수 있다.
본 명세서 등에 있어서, 예를 들면 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 모드를 채용할 수 있거나 다양한 소자를 포함할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 적어도 하나의 일렉트로루미네선스(EL) 소자(예를 들면, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예를 들면, 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 발하는 트랜지스터), 전자 방사체, 액정 소자, 전자 잉크, 전기 영동 소자, 회절 광 밸브(GLV), 플라즈마 표시 패널(PDP), 미세 전자기계 시스템(MEMS)을 사용한 표시 소자, 디지털 미소반사 표시기(DMD), 디지털 마이크로 셔터(DMS), MIRASOL(등록상표), 간섭 측정의 변조기 표시(IMOD) 소자, MEMS 셔터 표시 소자, 광간섭형 MEMS 표시 소자, 일렉트로웨팅 소자, 압전기 세라믹 표시, 탄소 나노튜브를 포함하는 표시 소자 등을 포함한다. 또한, 대비, 휘도, 반사율, 투과율 등이 전자기적 작용에 의해 변화되는 표시 매체를 포함할 수 있다. 또한, EL 소자를 갖는 표시 장치의 예로는 EL 표시를 포함한다. 전자 방사체를 갖는 표시 장치의 예로는 전계 방출 표시(FED) 및 SED형 평면판 표시(SED: 표면-전도 전자-방사체 표시)를 포함한다. 액정 소자를 갖는 표시 장치의 예로는 액정 표시(예를 들면, 투과형 액정 표시, 반투과형 액정 표시, 반사형 액정 표시, 직시형 액정 표시, 또는 투사형 액정 표시)를 포함한다. 전자 잉크, 전자 액체 분말, 또는 전기영동 소자를 사용한 표시 장치의 예로는 전자 페이퍼를 포함한다. 반투과형 액정 표시 또는 반사형 액정 표시인 경우에 있어서, 화소 전극의 일부 또는 전부는 반사형 전극으로서 기능한다. 예를 들면, 화소 전극의 일부 또는 전부는 알루미늄, 은 등을 함유하기 위해 형성된다. 이러한 경우에 있어서, SRAM과 같은 메모리 회로는 반사형 전극 하에 제공될 수 있다. 따라서, 전력 소비는 더 감소될 수 있다.
또한, 본 실시형태는 본 명세서에서 다른 실시형태 및 실시예와 적절하게 조합될 수 있다.
(실시형태 9)
본 실시형태에 있어서, 본 발명의 일 실시형태의 반도체 장치를 사용하여 형성될 수 있는 표시 모듈은 도 56을 참조하여 설명될 것이다.
도 56에 도시된 표시 모듈(8000)에 있어서, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백라이트 유닛(8007), 프레임(8009), 인쇄판(8010), 및 배터리(8011)는 상부 커버(8001)와 하부 커버(8002) 사이에 제공된다. 또한, 백라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등은 제공되지 않는 경우가 있다.
본 발명의 일 실시형태의 반도체 장치는, 예를 들면 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 크기는 터치 패널(8004) 및 표시 패널(8006)의 크기에 의해 적절하게 변화될 수 있다.
터치 패널(8004)은 저항식 터치 패널 또는 정전식 터치 패널일 수 있고 표시 패널(8006)과 중첩되도록 형성될 수 있다. 표시 패널(8006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 광센서는 각 화소의 표시 패널(8006)에 제공되어서 광학 터치 패널 기능을 첨가할 수 있다. 터치 센서의 전극은 각 화소의 표시 패널(8006)에 제공되어서 정전식 터치 패널 기능을 첨가할 수 있다.
백라이트 유닛(8007)은 광원(8008)을 포함한다. 광원(8008)은 백라이트 유닛(8007)의 단부에 제공될 수 있고 광 확산판이 사용될 수 있다.
프레임(8009)은 표시 패널(8006)을 보호하고 인쇄판(8010)에 의해 발생되는 전자기파를 차단하기 위한 전자기 차폐로서도 기능한다. 프레임(8009)은 방열판으로서 기능할 수 있다.
인쇄판(8010)은 전원 회로 및 비디오 신호와 클록 신호를 출력하기 위한 신호 처리 회로를 제공한다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부의 상업용 전원 또는 별도로 제공된 배터리(8011)가 사용될 수 있다. 또한, 배터리(8011)는 상업용 전원이 사용되는 경우에 필수적이지 않다.
표시 모듈(8000)은 편광판, 위상차판, 또는 프리즘 시트와 같은 부재를 추가적으로 제공할 수 있다.
또한, 본 실시형태는 본 명세서에서 다른 실시형태 및 실시예와 적절하게 조합될 수 있다.
(실시형태 10)
본 발명의 일 실시형태의 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공되는 화상 재생 장치(대표예로, 디지털 다기능 디스크(DVD)와 같은 기록 매체의 내용을 재생하고 재생된 화상을 표시하기 위한 표시를 갖는 장치)에 사용될 수 있다. 본 발명의 일 실시형태의 반도체 장치를 갖출 수 있는 전자 장치의 다른 예로는 휴대 전화, 휴대형 게임 콘솔을 포함하는 게임기, 휴대형 데이터 기기, 전자책 단말기, 비디오 카메라 및 디지털 스틸 카메라와 같은 카메라, 고글형 표시(머리 장착 표시), 네비게이션 시스템, 오디오 재생 장치(예를 들면, 카오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 인쇄기, 복합기, 현금 자동 입출금기(ATM), 및 자동판매기이다. 도 57(A)~57(F)은 이들 전자 장치의 구체예를 도시한다.
도 57(A)은 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작키(907), 스타일러스(908) 등을 포함하는 휴대형 게임 콘솔을 도시한다. 도 57(A)의 휴대형 게임기가 2개의 표시부(903, 904)를 갖지만, 휴대형 게임기에 포함되는 표시부의 수는 이것에 제한되지 않는다.
도 57(B)은 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접합부(915), 조작키(916) 등을 포함하는 휴대형 데이터 단말을 도시한다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공된다. 제 1 하우징(911) 및 제 2 하우징(912)은 접합부(915)와 서로 접속되고, 제 1 하우징(911) 및 제 2 하우징(912) 사이의 각은 접합부(915)로 변화될 수 있다. 제 1 표시부(913)의 화상은 접합부(915)에서 제 1 하우징(911) 및 제 2 하우징(912) 사이에 각에 따라 전환될 수 있다. 위치 입력 기능을 가진 표시 장치는 적어도 하나의 제 1 표시부(913) 및 제 2 표시부(914)로서 사용될 수 있다. 또한, 위치 입력 기능은 표시 장치의 터치 패널을 제공함으로써 첨가될 수 있다. 또한, 위치 입력 기능은 표시 장치의 화소부의 광센서라 불리는 광전 변환 소자의 제공에 의해 첨가될 수 있다.
도 57(C)은 하우징(921), 표시부(922), 키보드(923), 포인팅 장치(924) 등을 포함하는 노트북 퍼스널 컴퓨터를 도시한다.
도 57(D)은 하우징(931), 표시부(932), 리스트밴드(933) 등을 포함하는 손목시계형 정보 단말을 도시한다.
도 57(E)은 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작키(944), 렌즈(945), 접합부(946) 등을 포함하는 비디오 카메라를 도시한다. 조작키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 제 1 하우징(941) 및 제 2 하우징(942)은 접합부(946)와 서로 접속되고, 제 1 하우징(941)과 제 2 하우징(942) 사이에 각은 접합부(946)로 변화될 수 있다. 표시부(943)에 표시되는 화상은 제 1 하우징(941)과 제 2 하우징(942) 사이에 접합부(946)에서의 각에 따라 전환될 수 있다.
도 57(F)은 차체(951), 휠(952), 대시보드(953), 라이트(954) 등을 포함하는 보통의 차량을 도시한다.
또한, 본 실시형태는 본 명세서에서 다른 실시형태 및 실시예와 적절하게 조합될 수 있다.
(실시형태 11)
본 실시형태에 있어서, 본 발명의 일 실시형태의 RF 장치의 적용예를 도 58(A)~58(F)을 참조하여 설명한다. RF 장치는 범용적이고, 예를 들면 지폐, 동전, 유가증권, 무기명 채권, 증서(예를 들면, 운전면허증 또는 주민등록증, 도 58(A) 참조), 기록 매체(예를 들면, DVD 또는 비디오 테이프, 도 58(B) 참조), 차량(예를 들면, 자전거, 도 58(C) 참조), 포장 용기(예를 들면, 포장지 또는 보틀, 도 58(D) 참조), 개인 용품(예를 들면, 가방 또는 안경), 음식, 식물, 동물, 인체, 의류, 생활 용품, 약품 및 약제와 같은 의약 용품, 및 전자 장치(예를 들면, 액정 표시 장치, EL 표시 장치, 텔레비전 수상기, 또는 휴대 전화), 또는 제품의 태그(도 58(E) 및 58(F) 참조)와 같은 제품에 제공될 수 있다.
본 발명의 일 실시형태의 RF 장치(4000)는 그 표면에 부착 또는 그 안에 내장됨으로써 제품에 고정된다. 예를 들면, RF 장치(4000)는 책의 종이에 내장되거나, 포장의 유기 수지에 내장됨으로써 각 제품에 고정된다. 본 발명의 일 실시형태의 RF 장치(4000)는 크기, 두께, 및 중량을 감소시킬 수 있기 때문에, 이것은 제품의 디자인을 망치는 것 없이 제품에 고정될 수 있다. 또한, 지폐, 동전, 유가증권, 무기명 채권, 증서 등은 본 발명의 일 실시형태의 RF 장치(4000)로 제공됨으로써 신원 확인 기능을 가질 수 있고, 신원 확인 기능은 위조를 방지하는데 이용될 수 있다. 또한, 검품 시스템와 같은 시스템의 효율성은 포장 용기, 기록 매체, 개인 용품, 음식, 의류, 생활 용품, 전자 장치 등에 본 발명의 일 실시형태의 RF 장치를 제공함으로써 개선될 수 있다. 본 발명의 일 실시형태의 RF 장치를 제공함으로써 차량은 절도 등에 대하여 높은 안전성도 가질 수 있다.
상술한 바와 같이, 본 실시형태에 기재된 각 용도에 본 발명의 일 실시형태의 RF 장치를 사용함으로써, 데이터의 기록 또는 읽기와 같은 동작에 대한 전력을 감소시킬 수 있고, 이것은 최대 통신 거리의 증가를 야기한다. 또한, 데이터는 전력이 공급되지 않는 상태라도 매우 장기간 동안 유지될 수 있으므로, RF 장치는 자주 기록 또는 읽히지 않는 용도에 사용되는 것이 바람직하다.
또한, 본 실시형태는 본 명세서에서 다른 실시형태 및 실시예와 적절하게 조합될 수 있다.
[실시예 1]
본 실시예에 있어서, 산화물 절연막의 결함수는 전자 스핀 공명(ESR)의 측정 결과를 사용해서 설명된다.
<시료의 제조방법 1>
본 실시예의 시료 A1~A3의 제조방법에 대해서 하기 설명한다.
<시료 A1>
35 ㎚ 두께의 산화물 반도체막은 스퍼터링법에 의해 석영 기판 상에 형성된다. 산화물 반도체막은 하기: 1:1:1 원자비의 In, Ga, 및 Zn을 함유하는 스퍼터링 타겟을 사용하고; 50%의 유량비에서의 산소(산소:아르곤=1:1)를 스퍼터링 장치의 반응실에서 스퍼터링 가스로서 공급하며; 반응실 내의 압력을 0.6 ㎩로 제어하고; 2.5 kW의 직류 전력을 공급하는 조건 하에서 형성된다. 또한, 산화물 반도체막은 170℃의 기판 온도에서 형성된다.
이어서, 열 처리를 1시간 동안 질소 분위기 하 450℃에서 행해지고, 그 후 또 다른 열 처리가 1시간 동안 질소 및 산소의 혼합 가스 하 450℃에서 행해진다.
그 다음, 제 1 산화물 절연막 및 제 2 산화물 절연막은 산화물 반도체막 상에 형성된다.
제 1 산화물 절연막은 하기: 50 sccm 유속에서의 실란 및 2000 sccm 유속에서의 일산화이질소는 소스 가스로서 사용되고; 반응실 내의 압력은 20 ㎩이며; 기판 온도는 220℃이고; 100W의 고주파 전력은 평행판 전극에 공급되는 조건 하에서 PECVD법에 의해 50 ㎚의 두께로 형성된다.
제 2 산화물 절연막은 하기: 160 sccm 유속에서의 실란 및 4000 sccm 유속에서의 일산화이질소는 소스 가스로서 사용되고, 반응실 내의 압력은 200 ㎩이며, 기판 온도는 220℃이고, 1500W의 고주파 전력은 평행판 전극에 공급되는 조건 하에서 PECVD법에 의해 400 ㎚의 두께로 형성된다. 상기 조건 하에서, 화학량론적 조성의 산소보다 많은 비율의 산소를 함유하고 열에 의해 산소의 일부가 방출되는 산화질화 실리콘막을 형성하는 것이 가능해진다.
이어서, 열 처리에 의해 물, 질소, 수소 등은 제 1 산화물 절연막 및 제 2 산화물 절연막으로부터 방출되고 제 2 산화물 절연막에 함유되는 산소의 일부가 산화물 반도체막에 공급된다. 여기서, 열 처리는 1시간 동안 질소 및 산소의 분위기 하 350℃에서 행해진다.
상기 공정을 통해서 본 실시예의 시료 A1이 제조된다.
<시료 A2>
비교용으로 사용되는 시료 A2는 제 1 산화물 절연막의 형성 압력을 제외하고 시료 A1의 것과 동일한 조건 하에서 제조된다. 구체적으로, 하기 조건 하에서 형성된 제 1 산화물 절연막을 포함하는 시료는 시료 A2로서 제조된다.
시료 A2에 있어서, 제 1 산화물 절연막은 하기: 50 sccm 유속에서의 실란 및 2000 sccm 유속에서의 일산화이질소는 소스 가스로서 사용되고; 반응실 내의 압력은 100 ㎩이며; 기판 온도는 220℃이고; 100W의 고주파 전력은 평행판 전극에 공급되는 조건 하에서 PECVD법에 의해 형성된다.
<시료 A3>
비교용으로 사용되는 시료 A3은 제 1 산화물 절연막의 형성 압력을 제외하고 시료 A1의 것과 동일한 조건 하에서 제조된다. 구체적으로, 하기 조건 하에서 형성된 제 1 산화물 절연막을 포함하는 시료는 시료 A3으로서 제조된다.
시료 A3에 있어서, 제 1 산화물 절연막은 하기: 50 sccm 유속에서의 실란 및 2000 sccm 유속에서의 일산화이질소는 소스 가스로서 사용되고; 반응실 내의 압력은 200 ㎩이며; 기판 온도는 220℃이고; 100W의 고주파 전력은 평행판 전극에 공급되는 조건 하에서 PECVD법에 의해 형성된다.
<ESR 측정>
이어서, 시료 A1~A3은 ESR 측정에 의해 측정된다. 여기서, ESR 측정은 하기 조건 하에서 행해진다. 측정 온도는 -170℃이고, 8.92 ㎓의 고주파 전력(마이크로파의 전력)은 1 mW이며, 자기장의 방향은 각 시료의 표면과 평행하다. NOx에 기인되는 신호의 스핀 밀도의 검출 한계는 4.7×1015 스핀/㎤이다. 이것은 스핀수가 작을 경우 막의 결함수가 작다는 것을 의미한다.
도 59(A)는 시료 A1의 NOx에 기인되는 신호의 스핀 밀도를 나타낸다. 도 59(B)는 시료 A2의 NOx에 기인되는 신호의 스핀 밀도를 나타낸다. 도 59(C)는 시료 A3의 NOx에 기인되는 신호의 스핀 밀도를 나타낸다. 또한, 측정되는 스핀수를 단위 부피당으로 전환함으로써 얻어지는 스핀 밀도를 여기에 나타낸다.
도 59(A)~59(C)에 나타낸 바와 같이, 2.037 이상 및 2.039 이하의 g인자에서 나타나는 제 1 신호, 2.001 이상 및 2.003 이하의 g인자에서 나타나는 제 2 신호, 및 1.964 이상 및 1.966 이하의 g 인자에서 나타나는 제 3 신호가 관찰된다. 이들 3개의 신호는 NOx에 의한 것이고 질소 원자의 전자 스핀과 핵 스핀 사이에 상호 작용으로부터 일어나는 초미세 구조의 스플릿을 나타낸다. NOx에 기인되는 신호는 이방성의 스핀종을 가지므로 파형이 비대칭이다.
시료 A2 및 A3의 NOx에 기인되는 신호의 스핀 밀도는 시료 A1의 것 보다 높으므로, 시료 A2 및 A3의 산화물 절연막은 다수의 결함을 갖는다. 도 59(A)~59(C)에 있어서, 시료 A1의 NOx에 기인되는 신호의 스핀 밀도는 가장 작다. 따라서, 산화물 반도체막과 접하고 있는 제 1 산화물 절연막이 낮은 압력에서 형성되는 경우 감소된 결함수를 갖는 산화물 절연막이 형성된다는 것을 나타낸다.
<시료의 제조방법 2>
본 실시예의 시료 B1~B4의 제조방법에 대해서 하기에 설명한다.
<시료 B1>
실리콘 웨이퍼의 열 산화에 의해 실리콘 웨이퍼의 표면에 100 ㎚ 두께의 열 산화막이 형성된다. 열 산화는 산소에 대하여 3 부피%의 HCl을 함유하는 열 산화 분위기 하 4시간 동안 950℃에서 행해진다.
그 다음, 300 ㎚ 두께의 산화질화 실리콘막은 하기: 2.3 sccm 유속에서의 실란 및 800 sccm 유속에서의 일산화이질소가 소스 가스로서 사용되고, 반응실 내의 압력이 40 ㎩이며, 기판 온도가 400℃이고, 50W의 전력(RF)이 공급되는 조건 하에서 PECVD법에 의해 열 산화막 상에 형성된다.
이어서, 산소 이온(16O+)은 하기: 가속 전압이 60 kV이고, 도시지는 2.0×1016 이온/㎠이며, 틸트 각은 7°이고, 트위스트 각은 72°인 조건 하에서 이온 주입법에 의해 산화질화 실리콘막으로 주입된다.
그 후, 20 ㎚ 두께의 In-Ga-Zn 산화물 반도체막은 하기: 1:3:4의 원자비의 In, Ga, 및 Zn을 함유하는 타겟이 사용되고; 산소 분압은 11%이며; 압력은 0.4㎩이고; 전력(DC)은 0.5 kW이며; 기판 온도는 200℃이고; 기판과 타겟 사이의 거리는 60 ㎜인 조건 하에서 스퍼터링법에 의해 산화질화 실리콘막 상에 형성된다.
이어서, 열 처리는 1시간 동안 질소 분위기 하 450℃에서 행해지고, 그 후 또 다른 열 처리가 1시간 동안 산소 분위기 하 450℃에서 행해진다.
상기 공정을 통해서 본 실시예의 시료 B1이 제조된다.
<시료 B2>
시료 B2는 산화물 반도체막을 형성하기 위한 산소 분압이 33%인 것을 제외하고 시료 B1의 것과 동일한 조건 하에서 제조된다.
<시료 B3>
시료 B3은 산화물 반도체막을 형성하기 위한 산소 분압이 50%인 것을 제외하고 시료 B1의 것과 동일한 조건 하에서 제조된다.
<시료 B4>
시료 B4는 100%의 산소 분압에서 산화물 반도체막이 형성되는 것을 제외하고 시료 B1의 것과 동일한 조건 하에서 제조된다.
<ESR 측정>
시료 B1~B4가 ESR에 의해 측정된다. 도 60은 시료 B1~B4의 NOx에 기인되는 3개의 신호의 스핀 밀도의 합을 나타낸다.
도 60에 의해서, 산화물 반도체막을 형성하기 위한 산소 분압이 낮을수록 산화질화 실리콘막의 3개의 신호의 스핀 밀도의 합계가 낮아진다.
[실시예 2]
본 실시예에 있어서, 실시예 1에서 제조된 시료 B1~B4 각각에 산화질화 실리콘막으로부터 열에 의해 방출되는 일산화질소, 이산화질소, 및 산소량의 TDS 결과에 대해서 설명할 것이다.
우선, 시료 B1~B4의 전체 산화물 반도체막을 에칭해서 산화질화 실리콘막을 노출시킨다. 에칭액으로서, 약 85% 인산액 또는 인산(72%), 질산(2%), 및 아세트산(9.8%)을 함유하는 혼합액(알루미늄 에칭액이라고도 불림)이 사용된다.
<TDS 분석>
시료 B1~B4의 산화질화 실리콘막에 열탈착 분광기(TDS) 분석이 행해진다. 각 시료에 있어서, 실리콘 웨이퍼는 50℃ 이상 및 927℃ 이하의 온도에서 가열된다. 도 61~63은 시료 B1~B4에서 방출되는 일산화질소(m/z=30), 이산화질소(m/z=46), 및 산소(m/z=32)의 양을 나타낸다.
도 61~63에 있어서, 가로축은 기판 온도를 나타내고; 여기서 온도는 0℃ 이상 및 600℃ 이하이다. 세로축은 각 분자량에 따라 방출되는 가스량과 비례하는 강도를 나타낸다. 외부로 방출되는 분자의 총수는 피크의 적분값과 대응한다. 따라서, 피크 강도의 정도에 따라 산화질화 실리콘막에 함유되는 분자의 총수가 평가될 수 있다.
도 64는 산화물 반도체막을 형성하기 위한 산소 분압과 각 분자량에 따라 방출되는 가스량(분자수) 사이의 관계를 나타낸다.
도 61~64에 의해서, 방출되는 일산화질소(m/z=30) 및 산소(m/z=32)의 양은 산화물 반도체막을 형성하기 위한 산소 분압에 거의 의존되지 않고; 반대로 방출되는 이산화질소(m/z=46)의 양은 산화물 반도체막을 형성하기 위한 산소 분압이 낮을수록 감소된다.
[실시예 3]
본 실시예에 있어서, 제조된 트랜지스터의 신뢰도의 시험 결과에 대해서 설명할 것이다.
<시료의 제조방법>
트랜지스터는 본 실시예의 시료 C1~C4로서 제조된다.
<시료 C1>
실리콘 웨이퍼의 열 산화에 의해 실리콘 웨이퍼의 표면에 100 ㎚ 두께의 열 산화막이 형성된다. 열 산화는 산소에 대하여 3 부피%의 HCl을 함유하는 열 산화 분위기 하에서 1시간 동안 950℃에서 행해진다.
이어서, 열 산화막 상에 베이스 절연막으로서 기능하는 산화질화 실리콘막은 하기: 1 sccm 유속에서의 실란(SiH4) 및 800 sccm 유속에서의 일산화이질소(N2O)는 소스 가스로서 사용되고; 반응실 내의 압력은 200 ㎩이며; 기판 온도는 350℃이고; 150W의 고주파 전력은 60 ㎒ 고주파 전력원을 사용해서 평행판 전극에 공급되는 조건 하에서 PECVD법에 의해 300 ㎚ 두께를 갖도록 형성된다.
그 다음, 산소 이온(16O+)은 하기: 가속 전압은 60 kV이고, 도시지는 2.0×1015 이온/㎠이며, 틸트 각은 7°이고, 트위스트 각은 72°인 조건 하에서 이온 주입법에 의해 산화질화 실리콘막으로 주입된다.
그 후, 20 ㎚ 두께의 In-Ga-Zn 산화물 반도체막(이하, 제 1 산화물 반도체막)은 하기: 1:3:4의 원자비의 In, Ga, 및 Zn을 함유하는 타겟이 사용되고; 산소 분압은 11%(40 sccm 유속에서의 Ar, 5 sccm 유속에서의 O2)이며; 압력은 0.4 ㎩이고; 전력(DC)은 0.5 kW이고; 기판 온도는 200℃이며; 기판과 타겟 사이에 거리는 60 ㎜인 조건 하에서 스퍼터링법에 의해 산화질화 실리콘막 상에 형성된다.
이어서, 15 ㎚ 두께의 In-Ga-Zn 산화물 반도체막(이하, 제 2 산화물 반도체막)은 하기: 1:1:1 원자비의 In, Ga, 및 Zn을 함유하는 타겟이 사용되고; 산소 분압은 33%(30 sccm 유속에서의 Ar, 15 sccm 유속에서의 O2)이며; 압력은 0.4 ㎩이고; 전력(DC)은 0.5 kW이고; 기판 온도는 300℃이며; 기판과 타겟 사이에 거리는 60 ㎜인 조건 하에서 스퍼터링법에 의해 제 1 산화물 반도체막 상에 형성된다.
이어서, 열 처리가 행해진다. 열 처리는 1시간 동안 450℃에서 질소 분위기 하에서 행해진 다음, 1시간 동안 450℃에서 산소 분위기 하에서 행해진다.
그 다음, 제 1 및 제 2 반도체막은 하기: 60 sccm 유속에서의 삼염화 붕소(BCl3) 가스 및 20 sccm 유속에서의 염소(Cl2) 가스의 혼합 분위기가 사용되며; 전력은 450W이고; 바이어스 전력은 100W이며; 압력은 1.9 ㎩이고; 기판 온도는 70℃인 조건 하에서 ICP 에칭에 의해 섬 형상으로 가공된다.
이어서, 텅스텐막은 하기: 텅스텐 타겟이 사용되고; 80 sccm 유속에서의 아르곤(Ar) 가스의 분위기가 사용되며; 압력은 0.8 ㎩이고; 기판 온도는 230℃이며; 타겟과 기판 사이의 거리는 60 ㎜이고; 1.0 kW의 DC 전력이 적용되는 조건 하에서 스퍼터링법에 의해 100 ㎚의 두께를 갖도록 제 1 및 제 2 산화물 반도체막 상에 형성된다.
이어서, 텅스텐막은 한 쌍의 전극을 형성하기 위해 ICP 에칭이 3회 실시된다. 제 1 에칭은 하기: 45 sccm 유속에서의 사플루오르화 탄소(CF4) 가스, 45 sccm 유속에서의 염소(Cl2) 가스, 및 55 sccm 유속에서의 산소(O2) 가스의 혼합 분위기가 사용되고; 전력은 3000W이며; 바이어스 전력은 110W이고; 압력은 0.67 ㎩인 조건 하에서 행해진다. 제 2 에칭은 하기: 100 sccm 유속에서의 산소(O2) 분위기가 사용되고; 전력은 2000W이며; 바이어스 전력은 0W이고; 압력은 3.00 ㎩인 하기 조건 하에서 행해진다. 제 3 에칭은 하기: 45 sccm 유속에서의 사플루오르화 탄소(CF4) 가스, 45 sccm 유속에서의 염소(Cl2) 가스, 및 55 sccm 유속에서의 산소(O2) 가스가 사용되고; 전력은 3000W이며; 바이어스 전력은 110W이고; 압력은 0.67 ㎩인 조건 하에서 행해진다.
이어서, 5 ㎚ 두께의 In-Ga-Zn 산화물 반도체막(이하, 제 3 산화물 반도체막)은 하기: 1:3:2의 원자비에서 In, Ga, 및 Zn을 함유하는 타겟이 사용되고; 산소 분압이 33%(30 sccm 유속에서의 Ar, 15 sccm 유속에서의 O2)이며; 압력은 0.4 ㎩이고; 전력(DC)은 0.5 kW이며; 기판 온도는 200℃이고; 기판과 타겟 사이의 거리는 60 ㎜인 조건 하에서 스퍼터링법에 의해 제 2 산화물 반도체막 및 한 쌍의 전극 상에 형성된다.
그 후, 제 3 산화물 반도체막 상에 게이트 절연막이 되도록 산화질화 실리콘막을 하기: 1 sccm 유속에서의 실란(SiH4) 및 800 sccm 유속에서의 일산화이질소(N2O)는 소스 가스로서 사용되고; 반응실 내의 압력은 200 ㎩이며; 기판 온도는 350℃이고; 150W의 고주파 전력은 60 ㎒ 고주판 전력원을 사용하여 평행판 전극에 공급되는 조건 하에서 PECVD법에 의해 20 ㎚의 두께를 갖도록 형성한다.
이어서, 질화 탄탈막은 하기: 질화 탄탈 타겟이 사용되고; 50 sccm 유속에서의 아르곤(Ar) 가스 및 10 sccm 유속에서의 질소(N2) 가스가 증착 가스로서 사용되며; 압력은 0.6 ㎩이고; 기판 온도는 실온이며; 1.0 kW의 DC 전력이 적용되는 조건 하에서 스퍼터링법에 의해 산화질화 실리콘막 상에 30 ㎚ 두께를 갖도록 형성된다. 질화 탄탈막 상에 텅스텐막은 하기: 텅스텐 타겟이 사용되고; 100 sccm 유속에서의 아르곤 가스가 증착 가스로서 사용되며; 압력은 2.0 ㎩이고; 기판 온도는 230℃이며; 타겟과 기판 사이의 거리는 60 ㎜이며; 4.0 kW의 DC 전력이 적용되는 조건 하에서 스퍼터링법에 의해 135 ㎚의 두께를 갖도록 형성된다.
그 후, 질화 탄탈막 및 텅스텐막은 ICP 에칭을 2회 실시하여 게이트 전극을 형성한다. 제 1 에칭은 하기: 55 sccm 유속에서의 사플루오르화 탄소(CF4) 가스, 45 sccm 유속에서의 염소(Cl2) 가스, 및 55 sccm 유속에서의 산소(O2) 가스의 혼합 분위기가 사용되고; 전력은 3000W이며; 바이어스 전력은 110W이고; 압력은 0.67 ㎩인 조건 하에서 행해진다. 제 2 에칭은 하기: 100 sccm 유속에서의 염소(Cl2) 분위기가 사용되고; 전원은 2000W이며; 바이어스 전력은 50W이고; 압력은 0.67 ㎩인 조건 하에서 행해진다.
그 다음, 마스크로서 게이트 전극을 사용하여 게이트 절연막 및 제 3 산화물 반도체막은 하기: 80 sccm 유속에서의 삼염화 붕소(BCl3) 가스 분위기가 사용되고; 전원은 450W이며; 바이어스 전력은 100W이고; 압력은 1.0 ㎩인 조건 하에서 ICP 에칭에 의해 섬 형상으로 가공된다.
이어서, 게이트 전극 및 한 쌍의 전극 상에 산화 알루미늄막은 하기: 산화 알루미늄 타겟이 사용되고; 25 sccm 유속에서의 아르곤(Ar) 가스 및 25 sccm 유속에서의 산소(O2) 가스가 증착 가스로서 사용되며; 압력은 0.4 ㎩이고; 기판 온도는 250℃이며; 타겟과 기판 사이의 거리는 60 ㎜이고; 2.5 kW의 RF 전력이 적용되는 조건 하에서 스퍼터링법에 의해 70 ㎚ 두께를 갖도록 형성된다.
그 다음, 산화 알루미늄막 상에 산화질화 실리콘막은 하기: 5 sccm 유속에서의 실란(SiH4) 및 1000 sccm 유속에서의 일산화이질소(N2O)는 소스 가스로서 사용되고; 반응실 내의 압력은 133 ㎩이며; 기판 온도는 325℃이고; 35W의 고주파 전력은 13.56 ㎒ 고주파 전원을 사용하여 평행판 전극에 공급되는 조건 하에서 PECVD법에 의해 300 ㎚의 두께를 갖도록 형성된다.
상기 공정을 통해서, 본 실시예의 시료 C1이 제조된다. 또한, 본 실시예의 시료 C1의 채널 길이 및 채널 폭은 각각 0.49 ㎛ 및 10 ㎛이다.
<시료 C2>
시료 C2는 제 1 산화물 반도체막이 33%(30 sccm 유속에서 Ar, 15 sccm 유속에서의 O2) 산소 분압에서 형성되는 것을 제외하고 시료 C1의 것과 동일한 조건 하에서 제조된다.
<시료 C3>
시료 C3은 제 1 산화물 반도체막이 50%(23 sccm 유속에서의 Ar, 23 sccm 유속에서의 O2)의 산소 분압에서 형성되는 것을 제외하고 시료 C1의 것과 동일한 조건 하에서 제조된다.
<시료 C4>
시료 C4는 제 1 산화물 반도체막이 100%(45 sccm 유속에서의 O2)의 산소 분압에서 형성되는 것을 제외하고 시료 C1의 것과 동일한 조건 하에서 제조된다.
<스트레스 시험>
이어서, 스트레스 시험은 하기: 소스 전압(Vs) 및 드레인 전압(Vd)은 0V이고, 게이트 전압은 -3.3V 또는 +3.3V이며, 스트레스 온도는 150℃이고, 스트레스 시간은 3600초인 조건 하에서 시료 C1~C4에 대하여 행해진다.
양의 게이트 BT 스트레스 시험에 있어서 양의 전압은 게이트 전극에 적용되고, 음의 게이트 BT 스트레스 시험에 있어서 음의 전압은 게이트 전극에 적용된다. 도 65는 초기 특성의 임계 전압과 BT 스트레스 시험 후에 임계 전압 사이의 차(즉, 임계 전압의 변화(ΔVth)) 및 초기 특성의 시프트값과 BT 스트레스 시험 후에 시프트값 사이의 차(즉, 각 시료 C1~C4의 시프트값의 변화(Δ시프트))를 나타낸다.
여기서, 본 명세서에서 임계 전압 및 시프트값에 대해서 설명한다. 임계 전압(Vth)은 가로축이 게이트 전압 Vg[V]을 나타내고 세로축이 드레인 전류의 제곱근 Id(Id 1/2)[A]을 나타내는 경우 Vg-Vd 곡선에 있어서, Id 1 /2=0(Vg축) 선의 교점 및 곡선의 기울기가 가파른 점에서의 곡선의 접선에서의 게이트 전압으로서 정의된다.
또한, 본 명세서에서 시프트(Shift)값은 가로축이 게이트 전압 Vg[V]을 나타내고 세로축이 드레인 전류 Id[A]의 로그를 나타낼 경우 Vg-Id 곡선에 있어서, Id=1.0×10-12[A] 선의 교점 및 곡선의 기울기가 가파른 점에서의 곡선의 접선에서의 게이트 전압으로서 정의된다. 또한, 여기서 시프트값은 10V의 드레인 전압 Vd으로 산출된다.
도 65의 양의 게이트 BT 스트레스 시험의 결과는 제 1 산화물 반도체막을 형성하기 위한 산소 분압이 낮을수록 임계 전압의 변화 및 시프트값의 변화가 작아진다는 것을 나타낸다.
양의 게이트 BT 스트레스 시험 후, 3개의 신호의 스핀 밀도의 합 및 베이스 절연막으로서 기능하는 산화질화 실리콘막으로부터 방출되는 질화 산화물 및 산소의 양이 측정된다.
도 66은 3개의 신호의 스핀 밀도의 합 및 질화 산화물 및 산화질화 실리콘막으로부터 방출되는 산소의 양으로 임계 전압 및 시프트값의 변화의 상관 관계를 나타낸다.
도 66은 임계 전압 및 시프트값의 변화와 3개 신호의 스핀 밀도의 합 사이 및 임계 전압의 변화와 질화 산화물인 이산화질소의 방출량 사이의 상관 관계가 있다는 것을 나타낸다. 도 66은 제 1 산화물 반도체막을 형성하기 위한 산소 분압이 낮을수록 방출되는 이산화질소의 양은 작고 양의 게이트 BT 스트레스 시험으로 인해 보다 열화가 개선된다.
[실시예 4]
본 실시예에 있어서, SIMS에 의해 측정되는 산화물 절연막에 함유되는 수소 및 질소의 양에 대해서 설명할 것이다.
본 실시예의 각 시료에 대해서, 100 ㎚ 두께의 산화물 절연막은 실리콘 웨이퍼 상에 형성된다. 산화물 절연막으로서, 산화질화 실리콘막은 350℃, 400℃, 450℃, 500℃, 또는 550℃의 증착 온도에서 PECVD법에 의해 형성된다.
<SIMS 분석>
상기 시료에 대해서 SIMS 분석을 실시했다. 각 시료의 수소 및 질소의 농도는 각각 산화물 절연막의 표면에서 실리콘 웨이퍼 쪽으로 측정된다. 도 67은 측정 결과를 나타낸다. 도 67에 있어서, 가로축은 막 두께 방향으로의 거리를 나타내고, 세로축은 각 원소의 농도를 나타낸다.
도 67에 의해서, 증착 온도가 높을수록 산화물 절연막의 수소 농도 및 질소 농도는 낮아진다. 산화물 절연막의 수소 농도는 약 500℃의 증착 온도에서 감소되도록 중단되지만, 산화물 절연막의 질소 농도는 500℃ 이상에서도 감소되는 것을 도 67에 나타낸다.
SIMS에 의해 측정된 산화물 절연막의 원소 농도에 대해 10시간 동안 125℃에서 가열 후 전류 밀도의 플롯을 도 68에 나타낸다.
도 68의 상단 그래프에 나타낸 바와 같이, 전류 밀도는 기판 온도가 증가함에 따라 감소되고, 전류 밀도는 500℃ 이상의 기판 온도에서 상당하게 변화되지 않는다. 도 68의 하단 2개의 그래프에 나타낸 바와 같이, 전류 밀도와 산화물 절연막의 수소 농도 사이의 상관 관계가 있다. 전류 밀도와 산화물 절연막의 질소 농도 사이의 상관 관계도 있지만; 1×1019 ㎝-3과 1×1020 ㎝-3의 질소 농도 사이의 전류 밀도의 큰 차이는 없다.
[실시예 5]
본 실시예에 있어서, 트랜지스터는 실시예 시료로서 제조되고 그 단면 형상을 검사했다. 또한, 제조되는 트랜지스터의 전기 특성을 평가했다.
<시료의 제조방법>
본 실시예의 트랜지스터는 제 2 산화물 반도체막과 한 쌍의 전극 사이에 산화 방지막이 제공되는 것을 제외하고 실시예 3의 트랜지스터와 동일한 구조를 갖는다.
제 1 산화물 반도체막 및 제 2 산화물 반도체막이 실시예 3의 경우와 같이 ICP 에칭법에 의해 에칭된 후, 25 ㎚ 두께의 In-Ga-Zn 산화물 반도체막(이하, 산화 방지막이라 불림)은 하기: 1:1:1 원자비의 In, Ga, 및 Zn을 함유하는 타겟이 사용되고, 산소 분압은 33%(30 sccm 유속에서의 Ar, 15 sccm 유속에서의 O2)이며, 압력은 0.7 ㎩이고, 전력(DC)은 0.5 kW이며, 기판 온도는 300℃이고, 기판과 타겟 사이의 거리는 60 ㎜인 조건 하에서 스퍼터링법에 의해 형성된다.
그 다음, 100 ㎚ 두께의 텅스텐막은 압력이 0.8 ㎩이고, 기판 온도가 230℃이며, 타겟과 기판 사이의 거리는 60 ㎜이고, 1.0 kW의 DC 전력이 적용되는 조건 하에서 80 sccm 유속에서의 아르곤(Ar) 가스의 분위기 하 텅스텐 타겟을 사용하여 스퍼터링법에 의해 산화 방지막 상에 형성된다.
그 다음, 텅스텐막은 에칭되어서 한 쌍의 전극이 형성된다(실시예 3 참조).
그 후, 산화 방지막은 하기: 16 sccm 유속에서의 메탄(CH4) 가스 및 32 sccm 유속에서의 아르곤(Ar) 가스의 혼합 분위기가 사용되고, 전력은 600W이며, 바이어스 전력은 50W이고, 압력은 3.0 ㎩인 조건 하에서 ICP 에칭법에 의해 제 1 에칭이 실시된다. 이어서, 제 2 에칭이 하기: 16 sccm 유속에서의 메탄(CH4) 가스 및 32 sccm 유속에서의 아르곤(Ar) 가스의 혼합 분위기가 사용되고, 전력은 600W이며, 바이어스 전력은 50W이고, 압력은 1.0 ㎩인 조건 하에서 ICP 에칭법에 의해 행해진다.
이어서, 제 3 산화물 반도체막, 게이트 절연막, 게이트 전극, 산화 알루미늄막, 및 산화 알루미늄막 상에 산화질화 실리콘막을 실시예 3에 기재된 바와 같이 형성한다.
또한, 게이트 절연막이 형성된 후에 열 처리가 400℃, 490℃, 또는 530℃의 산소 분위기 하에서 행해진다.
산화 방지막이 없는 시료(게이트 절연막 형성 후에 열 처리의 온도는 400℃임)는 비교예로서 제조된다.
도 69(A) 및 69(B)는 상기 방식으로 제조된 시료의 단면 STEM상이다. 도 69(A)는 채널 폭 방향으로 비교 시료의 단면도이고 도 69(B)는 채널 폭 방향으로 실시예 시료(게이트 절연막 형성 후에 열 처리의 온도는 530℃임)의 단면도이다.
도 69(A)에 나타낸 비교예에 있어서, 점선으로 둘러싸인 부분에 나타낸 바와 같이, 베이스 절연막으로부터의 산소가 점선으로 둘러싸인 부분의 한 쌍의 전극을 산화시키고 이것은 한 쌍의 전극의 팽창을 야기시킨 결과; 게이트 절연막과의 불량한 피복성을 야기하며 산화물 반도체막과 한 쌍의 전극 사이에 공간을 형성한다. 도 69(B)에 나타낸 실시예 시료에 있어서, 한 쌍의 전극의 산화가 관찰되지 않는다.
이어서, 제조된 시료에 있어서, 드레인 전압 Vd이 0.1V 또는 1V로 설정되고 게이트 전압 Vg이 -3V~3V로 이동시킨 조건 하에서 드레인 전류(Id: [A])를 측정한다. 도 70(A) 및 70(B)은 비교예의 측정 결과를 나타내고 도 71(A)~71(C)은 실시예 시료의 측정 결과를 나타낸다. 도 70(A)과 70(B) 및 도 71(A)~71(C)에 있어서, 0.1V 및 3V의 드레인 전압 Vd에서의 측정 결과를 나타내고; 가로축은 게이트 전압(Vg: [V]) 및 오른쪽 세로축은 드레인 전류(Id: [A])를 나타낸다. 또한, 소스 전위가 기준 전위로서 사용되는 경우 드레인과 소스 사이의 전위차를 "드레인 전압(Vd: [V])"라 불리고, 소스의 전위가 기준 전위로서 사용되는 경우 게이트와 소스 사이의 전위차를 "게이트 전압(Vg: [V])"이라 불린다. 또한, 각 그래프 상에 "L/W"은 트랜지스터(시료)의 크기를 나타내고; L은 채널 길이를 나타내며W는 채널 폭을 나타낸다.
도 70(A)에 나타낸 바와 같이, 3V의 드레인 전압에서의 드레인 전류는 게이트 전압이 약 -3V~-2V인 경우 1×10-12 A 이상이다. 도 70(B)은 게이트 절연막과의 불량한 피복성으로 인해 게이트 전극과 한 쌍의 전극 사이의 단락에 의해 야기되는 불량한 특성을 나타낸다.
반대로, 도 71(A)~71(C)에 나타낸 바와 같이, 실시예 시료는 트랜지스터의 온/오프가 제어될 수 있는 양호한 특성을 갖는다.
[실시예 6]
본 실시예에 있어서, 도 17(A)~17(C)에 도시된 구조를 갖는 트랜지스터가 제조되고 그 신뢰도가 평가된다.
실리콘 웨이퍼의 열 산화에 의해, 400 ㎚ 두께의 열 산화막이 실리콘 웨이퍼의 표면에 형성된다. 열 산화는 산소에 대하여 3 부피%의 HCl을 함유하는 열 산화 분위기에서 1시간 동안 950℃에서 행해진다.
그 다음, 압력이 0.8 ㎩이고, 기판 온도가 230℃이며, 타겟과 기판 사이의 거리는 60 ㎜이고, 1.0 kW의 DC 전력이 적용되는 조건 하에서 80 sccm 유속에서의 아르곤(Ar) 가스의 분위기에서 텅스텐 타겟을 사용하여 스퍼터링법에 의해 50 ㎚ 두께의 텅스텐막을 형성한다.
그 후, 백 게이트 전극을 형성하기 위해서, 텅스텐막은 하기: 45 sccm 유속에서의 사플루오르화 탄소(CF4) 가스, 45 sccm 유속에서의 염소(Cl2) 가스, 및 55 sccm 유속에서의 산소(O2) 가스의 혼합 분위기가 사용되고; 전력이 3000W이며; 바이어스 전력은 110W이고; 압력은 0.67 ㎩인 조건 하에서 ICP 에칭이 실시된다.
이어서, 베이스 절연막으로서 기능하는 산화질화 실리콘막은 하기: 1 sccm 유속에서의 실란(SiH4) 및 800 sccm 유속에서의 일산화이질소(N2O)가 소스 가스로서 사용되고; 반응실 내의 압력은 40 ㎩이며; 기판 온도는 500℃이고; 150W의 고주파 전력이 60 ㎒ 고주파 전력원을 사용하여 평행판 전극에 공급되는 조건 하에서 PECVD법에 의해 100 ㎚의 두께를 갖도록 형성된다.
그 후, 실시예 3에 기재된 바와 같이, 제 1 산화물 반도체막 및 제 2 산화물 반도체막이 형성되고 열 처리가 행해진다. 이어서, 한 쌍의 전극이 형성된다.
그 다음, 제 1 및 제 2 반도체막은 하기: 80 sccm 유속에서의 삼염화 붕소(BCl3) 가스의 분위기가 사용되고; 전력이 450W이며; 바이어스 전력은 100W이고; 압력은 1.2 ㎩이며; 기판 온도는 70℃인 조건 하에서 ICP 에칭에 의해 섬 형상으로 가공된다.
이어서, 제 3 산화물 반도체막은 실시예 3에 기재된 바와 같이 형성되고, 산소 이온(16O+)은 하기: 가속 전압이 60 kV이고, 도시지는 2.0×1016 이온/㎠이며, 틸트 각은 7°이고, 트위스트 각은 72°인 조건 하에서 이온 주입법에 의해 제 3 산화물 반도체막으로 주입된다.
그 다음, 게이트 절연막이 되도록 산화질화 실리콘막을 실시예 3에 기재된 바와 같이 제 3 산화물 반도체막 상에 형성한다.
이어서, 질화 티타늄막은 하기: 질화 티타늄 타겟이 사용되고; 50 sccm 유속에서의 질소(N2) 가스가 증착 가스로서 사용되며; 압력은 0.2 ㎩이고; 기판 온도는 실온이며; 12 kW의 DC 전력이 적용되는 조건 하에서 스퍼터링법에 의해 산화질화 실리콘막 상에 30 ㎚의 두께를 갖도록 형성된다. 질화 티타늄막 상에 텅스텐막은 하기: 텅스텐 타겟이 사용되고; 100 sccm 유속에서의 아르곤 가스가 증착 가스로서 사용되며; 압력이 2.0 ㎩이고; 기판 온도가 230℃이며; 타겟과 기판 사이의 거리는 60 ㎜이고; 4.0 kW의 DC 전력이 적용되는 조건 하에서 스퍼터링법에 의해 135 ㎚의 두께를 갖도록 형성된다.
그 후, 질화 티타늄막 및 텅스텐막은 ICP 에칭을 2회 실시하여 게이트 전극을 형성한다. 제 1 에칭은 하기: 55 sccm 유속에서의 사플루오르화 탄소(CF4), 45 sccm 유속에서의 염소(Cl2) 가스, 및 55 sccm 유속에서의 산소(O2) 가스의 혼합 분위기가 사용되고; 전력이 3000W이며; 바이어스 전력은 110W이고; 압력은 0.67 ㎩인 조건 하에서 행해진다. 제 2 에칭은 하기: 100 sccm 유속에서의 염소(Cl2) 및 150 sccm 유속에서의 삼염화 붕소(BCl3)의 혼합 분위기가 사용되고; 전력은 1000W이며; 바이어스 전력은 50W이고; 압력은 0.67 ㎩인 조건 하에서 행해진다.
이어서, 게이트 절연막 및 제 3 산화물 반도체막을 실시예 3에 기재된 바와 같이, 마스크로서 게이트 전극을 사용하여 섬 형상으로 가공한다.
그 다음, 150 ㎚ 두께의 산화 알루미늄막은 25 sccm 유속에서의 아르곤(Ar) 가스 및 25 sccm 유속에서의 산소(O2) 가스가 증착 가스로서 사용되고, 압력이 0.4 ㎩이며, 기판 온도가 250℃이며, 타겟과 기판 사이의 거리가 60 ㎜이고, 2.5 kW의 RF 전력이 적용되는 조건 하에서 산화 알루미늄 타겟을 사용하여 스퍼터링법에 의해 게이트 전극 및 한 쌍의 전극 상에 형성된다.
그 다음, 300 ㎚ 두께의 산화질화 실리콘막은 5 sccm 유속에서의 실란(SiH4) 및 1000 sccm 유속에서의 일산화이질소(N2O)가 소스 가스로서 사용되고, 반응실 내의 압력이 133 ㎩이며, 기판 온도가 325℃이고, 35W의 고주파 전력이 13.56 ㎒ 고주파 전력원을 사용함으로써 평행판 전극에 공급되는 PECVD법에 의해 산화 알루미늄막 상에 형성된다.
상기 공정을 통해서, 본 실시예의 시료가 제조된다. 또한, 본 실시예의 시료의 채널 길이 및 채널 폭은 각각 0.82 ㎛ 및 0.8 ㎛이다.
이어서, 제조된 시료에 있어서, 드레인 전압 Vd이 0.1V 또는 1.8V로 설정되고 게이트 전압 Vg은 -3V~3V로 이동되는 조건 하에서 드레인 전류(Id: [A])가 측정된다. 도 72(A)는 실시예 시료의 측정 결과를 나타낸다. 트랜지스터(실시예 시료)는 도 51(A)에 도시된 메모리 장치의 8행 및 8열로 배열된다. 도 72(B)는 1.8V의 드레인 전압 Vd에서 실시예 시료의 측정 결과를 나타낸다.
도 72(A) 및 72(B)에 나타낸 바와 같이, 트랜지스터의 온/오프가 제어될 수 있는 양호한 특성이 얻어진다.
또한, 데이터 메모리 장치가 데이터 "1"로 저장된 상태에서 제 1 스트레스 시험이 행해지고 메모리 장치가 "0"으로 저장된 상태에서 제 2 스트레스 시험이 행해진다. 제 1 스트레스 시험은 0V의 소스 전압 Vs, 0V의 게이트 전압 Vg, 및 1.8V의 드레인 전압 Vd에서 행해진다. 제 2 스트레스 시험은 0V의 소스 전압, 0V의 드레인 전압, 및 0V의 게이트 전압에서 행해진다. 제 1 스트레스 시험 및 제 2 스트레스 시험은 하기: 백 게이트 전압 Vbg가 -7.0V(시프트값이 0.8V~1.0V가 되도록 백 게이트 전압이 조정됨), 스트레스 온도가 150℃이며, 스트레스 시간이 3600초인 공통 조건 하에서 행해진다.
도 73(A)은 트랜지스터의 초기 특성 및 제 1 스트레스 시험 후 트랜지스터의 특성을 나타내고, 도 73(B)은 트랜지스터의 초기 특성 및 제 2 스트레스 시험 후 트랜지스터의 특성을 나타낸다.
도 73(A) 및 73(B)에 나타낸 바와 같이, 트랜지스터의 초기 특성(스트레스 시험 전 특성) 및 스트레스 시험 후 특성은 상당하게 서로 다르지 않다. 트랜지스터의 초기 특성의 임계 전압과 제 1 스트레스 시험(ΔVth) 후에 임계 전압 사이의 차는 0.05V이고, 시프트값(Δ시프트)의 차는 0.02V이며, 온-상태 전류의 열화 비율은 10.5%이다. 트랜지스터의 초기 특성의 임계 전압과 제 2 스트레스 시험(ΔVth) 후에 임계 전압 사이의 차는 0.04V이고, 시프트값(Δ시프트)의 차는 0.02V이며, 온-상태 전류의 열화는 7.0%이다.
상기 결과는 스트레스 시험으로 인한 트랜지스터의 열화가 억제될 수 있다는 것을 나타낸다.
10: 트랜지스터 10a: 트랜지스터
10b: 트랜지스터 10c: 트랜지스터
10d: 트랜지스터 10e: 트랜지스터
11: 기판 12: 도전막
13: 베이스 절연막 13a: 베이스 절연막
14: 산화물 반도체막 14a: 산화물 반도체막
15: 전극 15a: 도전막
15b: 도전막 16: 전극
17: 게이트 절연막 18: 게이트 전극
19: 절연막 20: 산화 방지막
20a: 산화 방지막 20b: 산화 방지막
20c: 산화 방지막 24: 다층막
25: 산화물 반도체막 26: 산화물 반도체막
26a: 산화물 반도체막 27: 산화물 반도체막
30: 산소 34: 다층막
41: 저저항 영역 42: 저저항 영역
50: 트랜지스터 50a: 트랜지스터
50b: 트랜지스터 50c: 트랜지스터
50d: 트랜지스터 700: 기판
701: 화소부 702: 주사선 구동 회로
703: 주사선 구동 회로 704: 신호선 구동 회로
710: 커패시터 배선 712: 게이트 배선
713: 게이트 배선 714: 데이터선
716: 트랜지스터 717: 트랜지스터
718: 액정 소자 719: 액정 소자
720: 화소 721: 스위칭 트랜지스터
722: 구동 트랜지스터 723: 커패시터
724: 발광 소자 725: 신호선
726: 주사선 727: 전력선
728: 공통 전극 800: RF 태그
801: 통신 장치 802: 안테나
803: 무선 신호 804: 안테나
805: 정류 회로 806: 정전압 회로
807: 복조 회로 808: 변조 회로
809: 논리 회로 810: 메모리 회로
811: ROM 901: 하우징
902: 하우징 903: 표시부
904: 표시부 905: 마이크로폰
906: 스피커 907: 동작 키
908: 스타일러스 911: 하우징
912: 하우징 913: 표시부
914: 표시부 915: 접속부
916: 동작 키 921: 하우징
922: 표시부 923: 키보드
924: 포인팅 장치 931: 하우징
932: 표시부 933: 리스트밴드
941: 하우징 942: 하우징
943: 표시부 944: 동작 키
945: 렌즈 946: 접속부
951: 차체 952: 휠
953: 대시보드 954: 라이트
1189: ROM 인터페이스 1190: 기판
1191: ALU 1192: ALU 제어기
1193: 명령 해독기 1194: 인터럽트 제어기
1195: 타이밍 제어기 1196: 레지스터
1197: 레지스터 제어기 1198: 버스 인터페이스
1199: ROM 1200: 메모리 소자
1201: 회로 1202: 회로
1203: 스위치 1204: 스위치
1206: 논리 소자 1207: 커패시터
1208: 커패시터 1209: 트랜지스터
1210: 트랜지스터 1213: 트랜지스터
1214: 트랜지스터 1220: 회로
2100: 트랜지스터 2200: 트랜지스터
2201: 절연막 2202: 배선
2203: 플러그 2204: 절연막
2205: 배선 2206: 배선
2207: 절연막 2208: 차단막
2211: 반도체 기판 2212: 절연막
2213: 게이트 전극 2214: 게이트 절연막
2215: 소스 영역 및 드레인 영역 3001: 배선
3002: 배선 3003: 배선
3004: 배선 3005: 배선
3200: 트랜지스터 3300: 트랜지스터
3400: 커패시터 4000: RF 장치
5100: 펠릿 5100a: 펠릿
5100b: 펠릿 5101: 이온
5102: 산화 아연층 5103: 입자
5105a: 펠릿 5105a1: 영역
5105a2: 펠릿 5105b: 펠릿
5105c: 펠릿 5105d: 펠릿
5105d1: 영역 5105e: 펠릿
5120: 기판 5130: 타겟
5161: 영역 8000: 표시 모듈
8001: 상부 커버 8002: 하부 커버
8003: FPC 8004: 터치 패널
8005: FPC 8006: 표시 패널
8007: 백라이트 유닛 8008: 광원
8009: 프레임 8010: 인쇄판
8011: 배터리
본 출원은 2013년 12월 25일자로 일본 특허청에 제출된 일본 특허출원번호 2013-267525에 기초하고, 그 전문을 참조로서 여기에 포함한다.

Claims (20)

  1. 반도체 장치에 있어서:
    절연 표면 위의 산화물 반도체막;
    상기 절연 표면 및 상기 산화물 반도체막 위에 있고 산소를 차단할 수 있는 막;
    상기 막 위에 있고 상기 막과 접촉하는 한 쌍의 전극들로서, 상기 산화물 반도체막과 전기적으로 접속되어 있는 상기 한 쌍의 전극들;
    상기 막 및 상기 한 쌍의 전극들 위의 게이트 절연막; 및
    상기 게이트 절연막 위에 있고 상기 산화물 반도체막과 중첩하는 게이트 전극을 포함하고,
    상기 막은 한 쌍의 제 1 영역들 및 제 2 영역을 포함하고,
    상기 한 쌍의 제 1 영역들은 상기 한 쌍의 전극들과 중첩하고,
    상기 제 2 영역은 상기 한 쌍의 전극들과 중첩하지 않고,
    상기 제 2 영역은 상기 게이트 전극과 중첩하고,
    상기 한 쌍의 제 1 영역들의 각각의 폭은 채널 폭 방향으로 상기 제 2 영역의 폭보다 길고,
    상기 게이트 절연막 및 상기 절연 표면을 갖는 절연막 중 적어도 하나는 제 1 신호, 제 2 신호, 및 제 3 신호를 갖고,
    상기 제 1 신호는 2.037 이상 및 2.039 이하의 g 인자에서 나타나고,
    상기 제 2 신호는 2.001 이상 및 2.003 이하의 g 인자에서 나타나고,
    상기 제 3 신호는 1.964 이상 및 1.966 이하의 g 인자에서 나타나고, 그리고
    상기 제 1 신호, 상기 제 2 신호, 및 상기 제 3 신호의 스핀 밀도들의 합은 4×1018 스핀/㎤ 미만인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 절연 표면 위에 있고 상기 산화물 반도체막과 중첩하는 도전막; 및
    상기 도전막 위 및 상기 산화물 반도체막 아래에 상기 절연막을 더 포함하는, 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 게이트 절연막 및 상기 절연 표면을 갖는 상기 절연막 중 적어도 하나는 1×1020 원자/㎤ 미만의 질소 농도를 가진 부분을 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 게이트 절연막 및 상기 절연 표면을 갖는 상기 절연막 중 적어도 하나는 5×1020 원자/㎤ 미만의 수소 농도를 가진 부분을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 막은 상기 산화물 반도체막의 전체 부분과 중첩하는, 반도체 장치.
  7. 반도체 장치에 있어서:
    절연 표면 위의 제 1 산화물 반도체막;
    상기 절연 표면 및 상기 제 1 산화물 반도체막 위에 있고 산소를 차단할 수 있는 막;
    상기 막 위에 있고 상기 막과 접촉하는 한 쌍의 전극들로서, 상기 제 1 산화물 반도체막과 전기적으로 접속되어 있는 상기 한 쌍의 전극들;
    상기 한 쌍의 전극들 위의 제 2 산화물 반도체막;
    상기 막 및 상기 제 2 산화물 반도체막 위의 게이트 절연막; 및
    상기 게이트 절연막 위에 있고 상기 제 1 산화물 반도체막과 중첩하는 게이트 전극을 포함하고,
    상기 막은 한 쌍의 제 1 영역들 및 제 2 영역을 포함하고,
    상기 한 쌍의 제 1 영역들은 상기 한 쌍의 전극들과 중첩하고,
    상기 제 2 영역은 상기 한 쌍의 전극들과 중첩하지 않고,
    상기 제 2 영역은 상기 게이트 전극과 중첩하고,
    상기 한 쌍의 제 1 영역들의 각각의 폭은 채널 폭 방향으로 상기 제 2 영역의 폭보다 긴, 반도체 장치.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 막은 산화물 반도체를 포함하는, 반도체 장치.
  9. 제 1 항 또는 제 7 항에 있어서,
    상기 막은 수소 및 물을 더 차단할 수 있는, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 절연 표면 위에 있고 상기 제 1 산화물 반도체막과 중첩하는 도전막; 및
    상기 도전막 위 및 상기 제 1 산화물 반도체막 아래에 절연막을 더 포함하는, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 게이트 절연막 및 상기 절연 표면을 갖는 절연막 중 적어도 하나는 제 1 신호, 제 2 신호, 및 제 3 신호를 갖고,
    상기 제 1 신호는 2.037 이상 및 2.039 이하의 g 인자에서 나타나고,
    상기 제 2 신호는 2.001 이상 및 2.003 이하의 g 인자에서 나타나고,
    상기 제 3 신호는 1.964 이상 및 1.966 이하의 g 인자에서 나타나고,
    상기 제 1 신호, 상기 제 2 신호, 및 상기 제 3 신호의 스핀 밀도들의 합은 4×1018 스핀/㎤ 미만인, 반도체 장치.
  12. 제 7 항에 있어서,
    상기 게이트 절연막 및 상기 절연 표면을 갖는 절연막 중 적어도 하나는 1×1020 원자/㎤ 미만의 질소 농도를 가진 부분을 포함하는, 반도체 장치.
  13. 제 7 항에 있어서,
    상기 게이트 절연막 및 상기 절연 표면을 갖는 절연막 중 적어도 하나는 5×1020 원자/㎤ 미만의 수소 농도를 가진 부분을 포함하는, 반도체 장치.
  14. 제 7 항에 있어서,
    상기 막은 상기 제 1 산화물 반도체막의 전체 부분과 중첩하는, 반도체 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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