TWI569446B - 半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置 - Google Patents

半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置 Download PDF

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Description

半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置
本發明係關於一種作為主動層使用氧化物半導體的半導體元件、半導體元件的製造方法以及包含半導體元件的半導體裝置。
注意，在本說明書中，“半導體元件”是指能夠藉由利用半導體特性工作的元件諸如電晶體及二極體等。另外，“半導體裝置”是指能夠藉由利用半導體元件的半導體特性工作的所有裝置，因此，電子顯示裝置、電光裝置以及記憶體裝置都是半導體裝置。
作為主動層使用形成在具有絕緣表面的基板上的半導體薄膜的電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等的電子裝置。
習知的薄膜電晶體的主要結構是在平面上層疊有半導體層、絕緣膜以及電極等的所謂的平面型結構，隨著製程的微型化得到進展，產生各種問題諸如短通道效應或洩漏電流的增加等。因此，近年來，對代替習知的平面型結構的新結構的電晶體進行開發。例如，專利文獻1公開了將多晶矽膜用於主動層(在專利文獻1中記載為半導體薄膜)的鰭(fin)型結構的電晶體。
[專利文獻1]日本專利申請公開第2009-206306號公報
如上述專利文獻那樣，與包括平面型結構的薄膜電晶 體相比，包括鰭型結構的主動層的薄膜電晶體可以降低截止電流(當電晶體處於截止狀態時在源極和汲極之間流過的電流)，從而對耗電量的降低很有效。然而，對半導體裝置的低耗電量化的要求今後進一步增高是明顯的，因此要求進一步抑制薄膜電晶體的截止電流的對策。
作為降低薄膜電晶體的截止電流的方法之一，已提出了將氧化物半導體材料用於主動層的電晶體。與使用矽類半導體材料的電晶體相比，將氧化物半導體材料用於主動層的電晶體的截止電流非常低，並可以將截止電流降至藉由一般方法測量不到的程度。
但是，氧化物半導體材料對一般用作電極及佈線的金屬膜的接觸電阻較高，在將氧化物半導體材料用於使用鰭型結構來微型化的電晶體的主動層的情況下，有可能由於氧化物半導體材料與金屬膜之間的接觸電阻而導致導通電流(當電晶體處於導通狀態時，在源極-汲極之間流過的電流)的減小及電特性的不均勻性(例如，臨界電壓的不均勻性等)。
鑒於上述問題，本發明的目的之一是提供一種使用氧化物半導體材料的鰭型結構的電晶體及其製造方法，該電晶體可以抑制隨著微型化而顯著的導通電流的減小及電特性的不均勻性的增大。
就是說，本發明的一個實施例是一種半導體元件，包 括：設置在絕緣表面上的包括通道形成區及夾著通道形成區的一對低電阻區的氧化物半導體層；覆蓋氧化物半導體層的頂面及側面的閘極絕緣膜；隔著閘極絕緣膜覆蓋通道形成區的頂面及側面的閘極電極；以及與低電阻區電連接的電極，其中電極至少與低電阻區的側面電連接。
藉由製造上述方式的半導體元件，由於在微型的鰭型結構的電晶體中電極在形成於低電阻區中的溝槽部的側面或者側面及底面的大面積上與低電阻區電連接，所以可以抑制隨著接觸電阻的增大而產生的導通電流的減小及電特性的不均勻性的增大。
注意，也可以電極在形成於低電阻區中的溝槽部與低電阻區電連接。由此，低電阻區和電極在溝槽部的側面接觸，以可以降低接觸電阻，因此能夠有效地抑制隨著接觸電阻的增大而產性的導通電流的減小及電特性的不均勻性的增大。
另外，藉由形成電極在通道寬度方向上穿過低電阻區的結構，可以進一步擴大電極和低電阻區的接觸面積，因此能夠有效地抑制隨著接觸電阻的增大而產生的導通電流的減小及電特性的不均勻性的增大。
注意，較佳的是，將通道形成區在通道寬度方向上的長度設定為1nm以上且60nm以下。藉由將該部分的長度設定為60nm以下，可以製造完全耗盡型或與完全耗盡型極近的半導體元件。另外，當該部分的長度短於1nm時，難以進行加工。
注意，為了提高藉由擴大電極和低電阻區的接觸面積而抑制導通電流的減小並減小電特性的不均勻性的效果，而較佳為將通道形成區的膜厚度設定為通道形成區在通道寬度方向上的長度的2倍以上。
另外，本發明的一個實施例是一種半導體元件，包括：設置在絕緣表面上的包括氧化物半導體層及夾著氧化物半導體層的一對電極的結構體；覆蓋結構體的頂面及側面的閘極絕緣膜；以及隔著閘極絕緣膜覆蓋氧化物半導體層的頂面及側面的閘極電極。
藉由製造上述實施例的半導體元件，由於在微型的鰭型結構的電晶體中氧化物半導體層和電極在大面積上電連接，並且兩者直接接觸而兩者之間沒有任何構件，所以能夠有效地抑制隨著接觸電阻的增大而產生的導通電流的減小及電特性的不均勻性的增大。
注意，較佳的是，將氧化物半導體層在通道寬度方向上的長度設定為1nm以上且60nm以下。藉由將該部分的長度設定為60nm以下，可以製造完全耗盡型或與完全耗盡型極近的半導體元件。另外，當該部分的長度短於1nm時，難以進行加工。
注意，為了提高藉由擴大電極和氧化物半導體層的接觸面積而抑制導通電流的減小並減小電特性的不均勻性的效果，而較佳為將氧化物半導體層的膜厚度設定為氧化物半導體層在通道寬度方向上的長度的2倍以上。
注意，作為上述一個實施例中的氧化物半導體層使用 包括如下結構的氧化物半導體層，即，作為其主要成分至少包含銦或鋅，並包括在非晶相中具有結晶部及非晶部的結晶-非晶混合相結構，在該結晶部中，c軸在平行於氧化物半導體層的被形成面的法線向量或氧化物半導體膜表面的法線向量的方向上一致，在從垂直於ab面的方向看時包括三角形或六角形的原子排列，並且在從垂直於c軸的方向看時金屬原子排列為層狀或金屬原子和氧原子排列為層狀，由此可以製造當對半導體元件照射強烈的光時產生的電特性變化(也稱為光劣化)得到抑制的高可靠性的半導體元件。注意，主要成分是指占組成5atomic%以上的元素。
另外，本發明的一個實施例是一種半導體元件的製造方法，包括以下步驟：在絕緣表面上形成島狀氧化物半導體層；形成覆蓋氧化物半導體層的頂面及側面的閘極絕緣膜；形成隔著閘極絕緣膜至少覆蓋部分氧化物半導體層的頂面及側面的閘極電極；藉由對氧化物半導體層進行離子添加處理來在氧化物半導體層中形成通道形成區及夾著通道形成區的一對低電阻區；形成覆蓋氧化物半導體層、閘極絕緣膜以及閘極電極的層間絕緣膜；在層間絕緣膜及低電阻區中形成在其側面的至少一部分中露出低電阻區的溝槽部；以及在層間絕緣膜上形成藉由溝槽部與低電阻區電連接的電極。
藉由上述一個實施例的方法製造半導體元件，由於在微型的鰭型結構的電晶體中可以在大面積上電連接電極和 低電阻區，所以可以抑制隨著接觸電阻的增大而產生的導通電流的減小及電特性的不均勻性的增大。
注意，關於溝槽部的形成，藉由形成在通道寬度方向上穿過低電阻區並至少在其側面的一部分中露出低電阻區的溝槽部，當在該溝槽部中形成電極時，低電阻區和電極在溝槽部的側面接觸，以可以降低接觸電阻，因此能夠有效地抑制隨著接觸電阻的增大而產生的導通電流的減小及電特性的不均勻性的增大。
另外，較佳為形成通道寬度方向的長度為1nm以上且60nm以下的氧化物半導體層。藉由將該部分的長度設定為60nm以下，可以製造完全耗盡型或與完全耗盡型極近的半導體元件。另外，從加工的觀點來看，該部分的長度較佳為1nm以上。
注意，為了提高藉由擴大電極和低電阻區的接觸面積而抑制導通電流的減小並減小電特性的不均勻性的效果，而較佳為將通道形成區的膜厚度設定為通道寬度方向的長度的2倍以上。
另外，本發明的一個實施例是一種半導體元件的製造方法，包括以下步驟：在絕緣表面上形成包括絕緣表面被露出的開口部的導電膜；形成覆蓋導電膜的氧化物半導體膜；對氧化物半導體膜的至少一部分進行去除處理來使導電膜露出；對氧化物半導體膜及導電膜進行加工來形成包括氧化物半導體層及夾著氧化物半導體層的一對電極的結構體；形成覆蓋結構體的頂面及側面的閘極絕緣膜；以及 形成隔著閘極絕緣膜覆蓋氧化物半導體層的頂面及側面的閘極電極。
注意，上述結構也可以藉由以下製造方法來製造，包括以下步驟：在絕緣表面上形成島狀氧化物半導體膜；形成覆蓋氧化物半導體膜的導電膜；對導電膜的至少一部分進行去除處理來使氧化物半導體膜露出；對氧化物半導體膜及導電膜進行加工來形成包括氧化物半導體層及夾著氧化物半導體層的一對電極的結構體；在結構體上形成覆蓋結構體的頂面及側面的閘極絕緣膜；以及形成隔著閘極絕緣膜覆蓋氧化物半導體層的頂面及側面的閘極電極。
藉由上述一個實施例的方法製造半導體元件，由於在微型的鰭型結構的電晶體中氧化物半導體層和電極在大面積上電連接，並且兩者直接接觸而兩者之間沒有任何構件，所以能夠有效地抑制隨著接觸電阻的增大而產生的導通電流的減小及電特性的不均勻性的增大。
另外，較佳為形成通道寬度方向的長度為1nm以上且60nm以下的結構體。藉由將該部分的長度設定為60nm以下，可以製造完全耗盡型或與完全耗盡型極近的半導體元件。另外，從加工的觀點來看，該部分的長度較佳為1nm以上。
注意，為了提高藉由擴大氧化物半導體層和電極的接觸面積而抑制導通電流的減小並減小電特性的不均勻性的效果，而較佳為將氧化物半導體層的膜厚度設定為通道寬度方向的長度的2倍以上。
本發明的一個實施例的半導體元件包括：設置在絕緣表面上的包括通道形成區及夾著通道形成區的一對低電阻區的氧化物半導體層；覆蓋氧化物半導體層的頂面及側面的閘極絕緣膜；隔著閘極絕緣膜覆蓋通道形成區的頂面及側面的閘極電極；以及與低電阻區電連接的電極，其中電極至少與低電阻區的側面電連接。或者，本發明的一個實施例的半導體元件包括：設置在絕緣表面上的包括氧化物半導體層及夾著氧化物半導體層的一對電極的結構體；覆蓋結構體的頂面及側面的閘極絕緣膜；以及隔著閘極絕緣膜覆蓋氧化物半導體層的頂面及側面的閘極電極。由此，因為氧化物半導體層和電極在大面積上接觸，所以可以降低電極與低電阻區之間的接觸電阻。
下面，參照圖式詳細地說明本說明書所公開的發明的實施例。但是，本發明不侷限於以下的說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是，其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施例所記載的內容中。
注意，在以下說明的實施例中，在不同的圖式之間共同使用同一元件符號來表示相同部分或具有相同功能的部分，而省略其重複說明。
另外，圖式等所示的各結構的位置、大小、範圍等為 了容易理解而有時不表示實際上的位置、大小、範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小、範圍等。
另外，在本說明書等中使用的“第一”、“第二”、“第三”等序數詞是為了避免構成要素的混同，而不是為了在數目方面上限定。
另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“直接在...之上”或“直接在...之下”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層和閘極電極之間包含其他構成要素的情況。
另外，在本說明書等中，“電極”或“佈線”不在功能上限定其構成要素。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”被形成為一體的情況等。
另外，在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，“源極”及“汲極”的功能有時被互相調換。因此，在本說明書等中，“源極”和“汲極”可以互相調換。
另外，在本說明書等中，“電連接”包括隔著“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
實施例1
在本實施例中，參照圖1A至圖5B說明半導體元件的結構及其製造方法的一個例子。
〈半導體元件的結構例子〉
作為半導體元件的例子，圖1A至1C示出頂閘極結構的電晶體的俯視圖及剖面圖的一個例子。圖1A是俯視圖，圖1B是沿圖1A中的點劃線X1-X2的剖面圖，並且圖1C是沿圖1A中的點劃線Y1-Y2的剖面圖。注意，在圖1A中，為了簡化起見，省略電晶體120的構成要素的一部分(例如，基板100等)。
圖1A至1C所示的電晶體120包括：設置在基板100上的基底膜102；設置在基底膜102上並包括低電阻區104a及通道形成區104b的氧化物半導體層104；覆蓋氧化物半導體層104的閘極絕緣膜106；隔著閘極絕緣膜106覆蓋通道形成區104b的頂面及側面的閘極電極108；覆蓋閘極絕緣膜106及閘極電極108的第一層間絕緣膜110及第二層間絕緣膜112；以及藉由設置在低電阻區104a、閘極絕緣膜106、第一層間絕緣膜110以及第二層間絕緣膜112中的溝槽部至少在溝槽部的側面的一部分中與低電阻區104a電連接的電極114。注意，電極114與佈線116電連接。並且，雖然未圖示，電晶體120藉由佈線116與其他半導體元件(例如，電晶體等)電連接。
注意，如圖1A所示，當從垂直於基底膜102的方向看氧化物半導體層104時，有時將通道形成區104b的通道長度方向稱作X軸方向(或X1-X2方向)，並且將其通道寬度方向稱作Y軸方向(或Y1-Y2方向)。並且，有時將垂直於X-Y平面的方向稱作Z軸方向。
在電晶體120中，雖然隨著電晶體的尺寸微型化而低電阻區104a和電極114的接觸面積減小，但是如圖1A至1C所示，藉由採用設置在低電阻區104a中的溝槽部填充有電極114的結構，電極114在溝槽部的側面中與低電阻區104a接觸，因此電極114和低電阻區104a能夠在很大的面積上電連接。由此，即使在微型的鰭型結構的電晶體中，也可以抑制因接觸電阻的增加而導致的導通電流的減小及電特性的不均勻性的增大。
注意，如圖1B所示，在沿著氧化物半導體層104的長邊方向切斷氧化物半導體層104的剖面中，通道形成區104b和低電阻區104a接觸的邊(圖1B的粗線箭頭O)的長度比通道形成區104b和基底膜102接觸的邊(圖1B的粗線箭頭P)的長度越長，上述接觸電阻的降低效果越大。明確而言，較佳為將通道形成區104b和低電阻區104a接觸的邊的長度(也可以稱為通道形成區104b的膜厚度)設定為通道形成區104b和基底膜102接觸的邊的長度(也可以稱為通道形成區104b在通道長度方向上的長度)的2倍以上。
另外，在電晶體120中，隨著電晶體的尺寸微型化而 通道長度(在圖1A中由粗線箭頭M表示的長度)及通道寬度(在圖1A中由粗線箭頭N表示的長度)減小。當通道寬度小時，即使在由於氧化物半導體層104的加工而在通道寬度方向上產生微小的加工不均勻性的情況下，因為通道寬度W非常小，所以也有可能對電特性的不均勻性(例如，臨界電壓的不均勻性等)帶來很大的影響。
然而，藉由將包括通道形成區104b的氧化物半導體層104形成為薄板狀的結構，當對閘極電極108施加電壓時，如圖1C的粗虛線Z1-Z2所示，通道部分以U字形狀形成在通道形成區104b中的與閘極絕緣膜106的介面附近，因此在氧化物半導體層104的加工時產生的通道寬度(圖1A的粗線箭頭N)的變動對電晶體120的電特性的不均勻性帶來的影響較小。
用於薄板結構的氧化物半導體層104的氧化物半導體至少包含銦(In)。尤其是包含In及鋅(Zn)較佳。
氧化物半導體層104處於單晶、多晶(也稱為polycrystal)或非晶等狀態。
氧化物半導體層104較佳為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)膜。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中包括結晶部及非晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在很多情況下該結晶部的尺寸為能夠容納於一個邊長小於100nm的立方體 的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。此外，利用TEM在CAAC-OS膜中觀察不到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且包含金屬原子及氧原子的層重疊。另外，層的法線向量的方向為c軸方向。另外，在不同結晶之間可以a軸及b軸的方向不同。在本說明書中，當只記載“垂直”時，包括85°以上且95°以下的範圍。另外，當只記載“平行”時，包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部產生非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。另 外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。藉由進行成膜或在成膜之後進行熱處理等的結晶化處理來形成結晶部。
在使用CAAC-OS膜的電晶體中，因照射可見光或紫外光而產生的電特性變動小。因此，這種電晶體的可靠性高。
另外，構成氧化物半導體膜的氧的一部分也可以用氮取代。
另外，像CAAC-OS那樣的包含結晶部的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳為在平坦的表面上形成氧化物半導體，明確而言，在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。因此，較佳的是，對氧化物半導體被形成的表面進行平坦化處理。作為平坦化處理可以使用化學機械拋光(CMP：Chemical Mechanical Polishing)處理或乾蝕刻等。另外，可以進行只有一次的CMP處理或多次的CMP處理。當分多次進行CMP處理時，較佳為在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。像這樣，藉由組合拋光率不同的拋光，可以進一步提高氧化物半導體被形成的表面的平坦性。
注意，Ra是為了可以應用於曲面而將在JIS B 0601： 2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維來得到的值，可以將Ra表示為“將從基準面到指定面的偏差的絕對值平均來得到的值”，並且Ra以算式(1)定義。
這裏，指定面是指成為測量粗糙度對象的面，並且是以座標(x1，y1，f(x1，y1))、(x1，y2，f(x1，y2))、(x2，y1，f(x2，y1))、(x2，y2，f(x2，y2))的四點表示的四角形的區域，指定面投影在xy平面的長方形的面積為S0，基準面的高度(指定面的平均高度)為Z0。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)測定Ra。
氧化物半導體層104如圖1B所示那樣包括：添加有為降低電阻的雜質的低電阻區104a；以及夾在一對低電阻區104a之間的通道形成區104b。注意，在電晶體120中，從一對低電阻區104a的一方對通道形成區104b供應載流子(電子或電洞)，並且從通道形成區104b對一對低電阻區104a的另一方輸出載流子(電子或電洞)，因此也可以將低電阻區104a稱為源極區或汲極區。
注意，當從垂直於基底膜102的方向看氧化物半導體層104時，較佳為將通道形成區104b在通道寬度方向上的長度(就是說，圖1A的粗線箭頭N的長度)設定為1nm以上且60nm以下。藉由將該部分的長度設定為60nm以 下並以隔著閘極絕緣膜106覆蓋通道形成區104b的方式形成閘極電極108，通道形成區104b成為完全耗盡型或者與完全耗盡型極近的狀態。由此，電晶體120不僅能夠降低截止電流，而且還能夠得到完全耗盡型電晶體所具有的特性諸如次臨界特性良好等。注意，因為氧化物半導體層104如圖1A至1C所示形成為薄板狀(也可以稱為薄片狀)，所以當該部分過薄時產生難以加工的問題。因此，較佳的是，將該部分的長度設定為1nm以上。
如圖1B及1C所示，閘極電極108在氧化物半導體層104上以隔著閘極絕緣膜106覆蓋通道形成區104b的頂面及側面的方式設置。
注意，雖然在圖1A至1C中，閘極電極108的端部與通道形成區104b的端部重疊，但是並不需要採用該結構。例如，也可以採用閘極電極108的一部分與低電阻區104a重疊的結構(參照圖2A)。
另外，雖然在圖1A中閘極電極108在X1-X2方向上的長度(也可以稱為閘極電極108的寬度)為一定，但是該寬度並不需要為一定。例如，在閘極電極108與其他半導體元件(例如電晶體等)電連接的情況下，閘極電極108的一部分還具有佈線的功能。在此情況下，藉由擴大閘極電極108的與氧化物半導體層104不重疊的部分的寬度，可以降低佈線電阻。
電極114藉由形成於閘極絕緣膜106、第一層間絕緣膜110以及第二層間絕緣膜112中的溝槽部至少在溝槽部 的側面與低電阻區104a電連接，並且用作電晶體120的源極電極或汲極電極。另外，也可以將藉由與電極114相同的製程形成的導電膜例如用作用來電連接半導體元件之間的佈線等。
注意，雖然在圖1B中溝槽部包括基底膜102的一部分露出的結構，但是不侷限於該結構。例如，如圖2B所示，也可以採用電極114的底部位於低電阻區104a中的結構。藉由採用這種結構，電極114在溝槽部的側面及底面與低電阻區104a電連接，因此可以有效地降低接觸電阻。另外，因為可以縮短形成溝槽部的時間，所以可以縮短半導體元件的製造時間。另外，從加工的觀點來看，如圖2C所示，也可以採用電極114與低電阻區104a的一個側面接觸的結構。
注意，如圖1A所示，當從垂直於基底膜102的方向看氧化物半導體層104時，電極114較佳為包括在通道寬度方向(也可以稱為Y軸方向)上穿過低電阻區104a的結構。藉由採用該結構，可以進一步擴大電極和低電阻區的接觸面積，從而可以有效地抑制因接觸電阻的增加而導致的導通電流的減小及電特性的不均勻性的增大。
並且，電極114藉由佈線116與其他半導體元件(例如電晶體等)電連接。
〈電晶體120的製造方法〉
參照圖3A至圖6B說明圖1A至1C所示的電晶體120 的製程的一個例子。
首先，準備具有絕緣表面的基板100，並在該基板100上形成基底膜102(參照圖3A)。
對可用作具有絕緣表面的基板100的基板沒有大的限制，但是基板100需要至少具有能夠承受後面進行的熱處理的程度的耐熱性。例如，可以使用玻璃基板如硼矽酸鋇玻璃和硼矽酸鋁玻璃等、陶瓷基板、石英基板、藍寶石基板等。另外，只要具有絕緣表面，就也可以應用由矽或碳化矽等形成的單晶半導體基板、多晶半導體基板、由矽鍺等形成的化合物半導體基板、SOI基板等。
另外，作為基板100，也可以使用撓性基板。在使用撓性基板時，既可以在撓性基板上直接形成包括氧化物半導體層104的電晶體120，又可以在其他製造基板上形成包括氧化物半導體層104的電晶體120，然後將該電晶體120從製造基板剝離並轉置到撓性基板上。另外，為了將電晶體120從製造基板剝離並轉置到撓性基板上，較佳為在製造基板與包括氧化物半導體層104的電晶體120之間設置剝離層。
另外，較佳的是，預先以低於基板100的應變點的溫度進行加熱處理來使基板100收縮(也被稱為熱收縮)。由此，可以抑制在電晶體120的製程中對基板進行加熱而引起的基板100的收縮的程度。從而，例如可以抑制曝光製程等中的掩模的不對準。並且，藉由該加熱處理，可以去除附著在基板100表面上的水分及有機物等。
基底膜102具有抑制雜質(例如，鋁、鎂、鍶以及硼等金屬元素、氫、水等)從基板100擴散到氧化物半導體層104來抑制對電晶體120的電特性帶來負面影響(例如，電晶體的常導通化(臨界值向負一側漂移)、臨界電壓的偏差的產生、場效應遷移率的下降等)的功能。
作為基底膜102，例如可以藉由真空蒸鍍法及濺射法等物理氣相成長法(PVD)或電漿CVD法等化學氣相成長法(CVD)，形成氧化矽膜、氧氮化矽膜、氮化矽膜、氮氧化矽膜、氧化鋁膜、氮化鋁膜、氧氮化鋁膜、氮氧化鋁膜等的單層或疊層。此外，在本說明書中，氧氮化膜是指在其組成中氧的含量多於氮的含量的膜。此外，氮氧化膜是指在其組成中氮的含量多於氧的含量的膜。
從生產率及上述雜質的擴散防止的觀點來看，較佳為將基底膜102的膜厚度設定為50nm以上且500nm以下。
在電晶體120中，當在通道形成區104b中存在有氧缺損時，有時起因於氧缺損而產生電荷。一般來說，氧化物半導體膜中的氧缺損的一部分成為施體，而釋放出作為載流子的電子。其結果，導致電晶體的臨界電壓向負方向漂移。因此，基底膜102較佳為包含能夠對氧化物半導體層充分地供應的程度的氧。
在基底膜102包含氧的情況下，因為藉由後面描述的氧化物半導體膜103的成膜後的熱處理能夠使基底膜102中的氧的一部分脫離，所以能夠將氧供應到氧化物半導體膜103(或氧化物半導體層104)來填補氧化物半導體膜 103(或氧化物半導體層104)中的氧缺損，從而能夠抑制電晶體的臨界電壓向負方向漂移。尤其是，在基底膜102(塊體)中較佳為存在至少超過化學計量組成的量的氧。例如，在作為基底膜102使用氧化矽的情況下，較佳為使用以SiO2+α(注意，α>0)表示的氧化矽膜。注意，這樣的包含超過化學計量組成的量的氧的區域(以下也稱為氧過剩區域)只要存在於基底膜102的至少一部分即可。
在使基底膜102具有藉由熱處理將氧供應到氧化物半導體膜103(或氧化物半導體層104)的功能的情況下，為了有效地將從基底膜102脫離的氧供應到氧化物半導體膜103(或氧化物半導體層104)，而較佳為形成包括氧透過性低的膜和氧供應性高的膜的疊層結構的基底膜102。例如，作為基底膜102，也可以層疊形成氧透過性低的氧化鋁膜(形成在接觸於基板100的一側)和上述包含超過化學計量組成的量的氧的氧化矽膜(形成在接觸於氧化物半導體膜103的一側)。
較佳的是，在基底膜102中儘量不包含氫原子。這是因為如下緣故：當在後面的製程中形成的氧化物半導體膜103含有氫原子時，該氫原子與氧化物半導體結合而使該氫的一部分成為施體，由此產生作為載流子的電子，結果導致電晶體的臨界電壓向負方向漂移。因此，雖然從降低膜中的氫原子的觀點來看，較佳為將濺射法等物理氣相成長法(PVD)用於基底膜102的成膜，但是從降低面內的不均勻性、微粒的混入以及成膜時間的觀點來看，可以說使 用CVD法形成基底膜102是有效的。並且，因為CVD法具有上述效果，所以可以藉由CVD法有效地進行對大面積基板的成膜。
在藉由CVD法(例如電漿CVD法等)形成基底膜102的情況下，因為作為成膜氣體使用矽烷氣體(SiH4)等的包含氫的氣體，所以導致基底膜102包含多量的氫。
因此，在藉由CVD法形成基底膜102的情況下，需要對成膜後的基底膜102進行以去除膜中的氫原子為目的的熱處理(以下，在本說明書中，將以去除膜中的氫原子為目的的加熱稱為脫水化處理或脫氫化處理)。將該熱處理的溫度設定為250℃以上且650℃以下，較佳為450℃以上且600℃以下或低於基板的應變點。例如，將基板放進加熱處理裝置之一的電爐中，在真空(減壓)氛圍下以650℃對基底膜102進行1小時的加熱處理即可。
上述加熱處理裝置不侷限於電爐，還可以使用利用來自電阻發熱體等的發熱體的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫氣體進行熱處理的裝置。作為高溫氣體，使用如氬等的稀有氣體或如氮那樣的即使進行熱處理也不與被處 理物產生反應的惰性氣體。注意，當作為加熱處理裝置使用GRTA裝置時，其處理時間很短，從而也可以在加熱到650℃至700℃的高溫的惰性氣體中加熱基板。
加熱處理在氮、氧、超乾燥空氣(水的含量為20ppm以下，較佳為1ppm以下，更佳為10ppb以下的空氣)、或者稀有氣體(氬、氦等)的氛圍下進行，即可。並且，上述氮、氧、超乾燥空氣、稀有氣體等的氛圍不包含水、氫等較佳。另外，較佳的是，將引入到加熱處理裝置中的氮、氧或稀有氣體的純度設定為6N(99.9999%)以上，較佳為設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下)。
當對基底膜102進行上述加熱處理時，氧的一部分有可能與氫一起從基底膜102被去除。因此，也可以在進行上述加熱處理之後對基底膜102進行引入氧的處理(以下稱為氧引入處理)。注意，藉由氧引入處理注入到基底膜102的氧至少包含氧自由基、臭氧、氧原子和氧離子(包括分子離子、簇離子)中的任何一種以上。藉由對進行了脫水化處理或脫氫化處理的基底膜102進行氧引入處理來能夠使基底膜102中含有氧，以能夠填補由於脫水化處理或脫氫化處理而從基底膜102脫離的氧。另外，藉由後面描述的氧化物半導體膜103的成膜後的熱處理能夠使基底膜102中的氧的一部分脫離，能夠將氧供應到氧化物半導體膜103(或氧化物半導體層104)來填補氧化物半導體膜103(或氧化物半導體層104)中的氧缺損。
作為對基底膜102引入氧的方法，例如可以使用離子植入法、離子摻雜法、電漿浸沒式離子植入法、電漿處理等。另外，作為離子植入法，也可以使用氣體簇離子束。另外，既可對基板100的整個表面藉由一次的處理進行氧的引入，又可例如使用線狀離子束進行氧的引入。在使用線狀離子束的情況下，藉由相對地移動(掃描)基板或離子束，能夠對基底膜102的整個表面引入氧。
作為氧的供應氣體，使用包含O的氣體即可，例如可以使用O2氣體、N2O氣體、CO2氣體、CO氣體、NO2氣體等。注意，也可以使氧的供應氣體中含有稀有氣體(例如Ar)。
在藉由離子植入法引入氧的情況下，將氧的劑量設定為1×1013ions/cm2以上且5×1016ions/cm2以下。注意，氧的注入深度根據注入條件適當地控制即可。
在作為基底膜102使用氧化物絕緣層的情況下，因為氧是該氧化物絕緣層的主要成分材料之一，所以難以藉由SIMS(Secondary Ion Mass Spectrometry：二次離子質譜測定技術)等的方法正確估計氧化物絕緣層中的氧濃度。也就是說，難以判斷是否有意地對氧化物絕緣層中添加氧。另外，包含在基底膜102中的過剩的氧在後面的製程中供應到氧化物半導體層的情況亦是如此。
另外，氧有17O和18O等同位素，並且，一般認為在自然界的17O和18O的存在比率分別是氧原子整體的0.038%和0.2%左右。也就是說，在基底膜102中的上述 同位素的濃度為藉由SIMS等的方法可估計的程度，因此有時藉由測量這些濃度可以進一步正確地估計基底膜102中的氧濃度。由此，也可以藉由測量這些濃度判斷是否有意地對基底膜102添加了氧。注意，該方法可以用於在後面的製程中形成的氧化物半導體層104及閘極絕緣膜106。
由於氧化物半導體膜103的成膜後的加熱處理而從基底膜102脫離的氧不但補充氧化物半導體膜103(或氧化物半導體層104)中的氧缺損，而且降低基底膜102與氧化物半導體膜103(或氧化物半導體層104)之間的介面態密度。由此可以抑制因電晶體的工作等載流子在氧化物半導體層與基底絕緣層之間的介面被俘獲，從而可以獲得可靠性高的電晶體。
注意，雖然以上描述了在進行基底膜102的脫水化處理或脫氫化處理之後對基底膜102進行氧引入處理的情況，但是也可以在脫水化處理或脫氫化處理之前進行氧引入處理。藉由在脫水化處理或脫氫化處理之前對基底膜102進行氧引入處理，對基底膜102的結晶結構施加應變，切斷構成基底膜102的元素(例如，矽)與氫之間的結合、或者該元素與羥基之間的結合，同時，使這些氫、羥基與被引入的氧起反應來生成水。因此，藉由在進行氧引入處理之後對基底膜102進行脫水化處理或脫氫化處理，可以容易使包含在基底膜102中的氫或羥基成為水而脫離。另外，可以降低脫水化處理或脫氫化處理的溫度或者 縮短處理時間。
也可以多次進行上述氧引入處理和脫水化處理(或脫氫化處理)中的一者或兩者。例如，藉由兩次進行氧引入處理，例如進行第一氧引入處理、脫水化處理(或脫氫化處理)、以及第二氧引入處理，來可以藉由第一氧引入處理在結晶結構中形成應變，並且藉由第二氧引入處理對結晶結構內引入更多的氧。因此，可以進一步增加當對基底膜102進行加熱處理時的氧釋放量。
接下來，藉由真空蒸鍍法及濺射法等物理氣相成長法(PVD)或電漿CVD法等化學氣相成長法(CVD)在基底膜102上形成氧化物半導體膜103(參照圖3B)。
用作氧化物半導體膜103的氧化物半導體至少包含銦(In)。尤其是包含In及鋅(Zn)較佳。另外，作為用來降低使用該氧化物半導體的電晶體的電特性的不均勻性的穩定劑，除了上述元素以外較佳為還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。另外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。另外，作為穩定劑較佳為包含鋯(Zr)。
此外，作為其他穩定劑，也可以包含鋼系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體可以使用氧化銦、氧化錫、氧化鋅、In-Zn類氧化物、In-Mg類氧化物、In-Ga類氧化 物、In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、以及In-Hf-Al-Zn類氧化物。
注意，在此，例如，“In-Ga-Zn類氧化物”是指以In、Ga以及Zn為主要成分的氧化物，對In、Ga以及Zn的比率沒有限制。此外，也可以包含In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體，也可以使用表示為InMO3(ZnO)m(m>0且m不是整數)的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種或多種金屬元素。另外，作為氧化物半導體，也可以使用表示為In2SnO5(ZnO)n(n>0且n是整數)的材料。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)、In：Ga：Zn=2：2：1(=2/5：2/5：1/5)、In：Ga：Zn=1：3：2(=1/6：1/2：1/3)或In：Ga：Zn=3：1：2(=1/2：1/6：1/3)的In-Ga-Zn類氧化物或接近其組成的氧化物。或者，也可以使用其原子數比為In： Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或接近其組成的氧化物。
但是，含有銦的氧化物半導體不侷限於此，可以根據所需要的半導體特性(遷移率、臨界值、偏差等)而使用適當的組成的材料。另外，較佳為採用適當的載流子濃度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間距離、密度等，以得到所需要的半導體特性。
例如，In-Sn-Zn類氧化物比較容易得到高遷移率。然而，當使用In-Ga-Zn類氧化物時也可以藉由減小塊體內缺陷密度提高遷移率。
注意，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成近於原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成是指a、b、c滿足(a-A)2+(b-B)2+(c-C)2 r2的關係。作為r，例如設定為0.05，即可。其他氧化物也是同樣的。
為了儘量減少氧化物半導體膜103中的氧缺損，而較佳為在成膜氛圍的氣體種中氧氣體所占的比率高的狀態下形成氧化物半導體膜103，因此，較佳為使用能夠對裝置內引入氧且調整氣體流量的濺射裝置。並且，較佳的是，對濺射裝置的成膜處理室內引入的氣體的90%以上為氧氣體，其他氣體為稀有氣體。另外，更較佳的是，作為對成膜處理室內引入的氣體，只使用氧氣體，將成膜氛圍的氣體種中氧氣體所占的比率儘量接近於100%。
當利用濺射裝置形成氧化物半導體膜103時，作為靶材，使用具有上述組成的各種靶材即可。例如，可以使用原子數比為In：Ga：Zn=1：1：1的氧化物靶材、原子數比為In：Ga：Zn=3：1：2的氧化物靶材或原子數比為In：Ga：Zn=2：1：3的氧化物靶材。此外，靶材的相對密度為90%以上且100%以下，較佳為95%以上且99.9%以下。藉由採用相對密度高的靶材，從而所形成的氧化物半導體膜103成為緻密的膜。
當形成氧化物半導體膜103時使用的氣體不包含諸如水、氫、羥基或氫化物等雜質較佳。或者，較佳為使用其純度為6N以上，較佳為7N以上(就是說，氣體中的雜質濃度為1ppm以下，較佳為0.1ppm以下)的氣體。
當氧化物半導體膜103含有多量的氫時，該氫與氧化物半導體結合而使該氫的一部分成為施體，由此產生作為載流子的電子。其結果導致電晶體的臨界電壓向負方向漂移。因此，較佳的是，氧化物半導體膜103中的氫濃度低於5×1018atoms/cm3，較佳為1×1018atoms/cm3以下，更較佳為5×1017atoms/cm3以下，進一步較佳為1×1016atoms/cm3以下。另外，上述氧化物半導體膜中的氫濃度是藉由使用二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)而測量的。
當形成氧化物半導體膜103時，為了去除沉積室中的水分(包括水、水蒸氣、氫、羥基或氫化物)，較佳為使用吸附型的真空泵，例如低溫泵、離子泵、鈦昇華泵。另 外，作為排氣單元也可以使用配備有冷阱的渦輪分子泵。由於在利用低溫泵進行了排氣的沉積室中，如氫原子、水(H2O)等的含有氫原子的化合物(較佳為還包括含有碳原子的化合物)等被排出，由此可以降低在該沉積室中形成的氧化物半導體膜103所包含的氫、水分等雜質的濃度。
另外，當氧化物半導體膜103含有鹼金屬或鹼土金屬時，有時該鹼金屬或鹼土金屬與氧化物半導體結合而產生載流子，而導致增大電晶體的截止電流。因此，較佳的是，將氧化物半導體膜103中的鹼金屬或鹼土金屬的濃度設定為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。
注意，當作為氧化物半導體膜103形成CAAC-OS膜時，藉由以下三種方法形成，即可。作為第一方法，在200℃以上且450℃以下的溫度下形成氧化物半導體膜103，從而作為氧化物半導體膜103形成CAAC-OS膜。作為第二方法，在形成氧化物半導體膜103之後，對該膜進行200℃以上且700℃以下的熱處理，從而作為氧化物半導體膜103形成CAAC-OS膜。作為第三方法，將第一層的氧化物半導體膜形成為薄，對該膜進行200℃以上且700℃以下的熱處理來使第一層的膜成為CAAC-OS膜，然後在該膜上形成第二層的膜，以第一層的膜的結晶為晶種使第二層的氧化物半導體膜成為CAAC-OS膜。
氧化物半導體膜103的膜厚度(Z軸方向上的長度)需要根據在後面的製程中形成的通道形成區104b的通道寬 度(圖1A的粗線箭頭N的長度)改變。明確而言，較佳的是，將氧化物半導體膜103的膜厚度(Z軸方向上的長度)設定為通道寬度的設計值的2倍以上。由此，可以有效地提高在後面的製程中形成的低電阻區104a與電極114之間的接觸電阻的降低效果。
另外，較佳的是，在形成氧化物半導體膜103之前，進行引入氬氣體產生電漿而去除附著於基底膜102表面的粉狀物質(也稱為微粒、塵屑)或有機物的處理(也稱為反濺射處理)。此外，也可以使用氮、氦、氧等的氣體代替氬。
接著，藉由光微影法、印刷法、噴墨法等在氧化物半導體膜103上形成掩模105，利用該掩模選擇性地去除氧化物半導體膜103的一部分來形成氧化物半導體層104(參照圖3C)。
因為在藉由對氧化物半導體膜103進行加工來形成的氧化物半導體層104中，如圖1A至1C所示，短邊方向(點劃線Y1-Y2方向)的長度非常短，所以較佳為利用各向異性高的離子束蝕刻法及反應離子蝕刻(RIE：Reactive Ion Etching)法等的乾蝕刻法對氧化物半導體膜103進行加工。此外，也可以利用使用中性粒子的束蝕刻法(beam etching method)。
注意，作為掩模105可以使用光阻掩模及硬掩模。尤其是，在與氧化物半導體層104在Y1-Y2方向上的長度(圖3C中的粗線箭頭E)相比氧化物半導體層104的厚度 (圖3C中的粗線箭頭F)大的情況下，有時，當只使用光阻掩模對氧化物半導體膜103進行加工時光阻掩模也被去除，不能到氧化物半導體膜103的底部進行加工。在此情況下，在氧化物半導體膜103上形成成為硬掩模的膜，然後在該膜上形成光阻掩模，由此，首先利用光阻掩模形成硬掩模。然後，利用硬掩模(當還殘留著光阻掩模時一起利用光阻掩模)對氧化物半導體膜103進行加工，即可。注意，作為硬掩模，例如可以使用氧化矽、氮化矽以及鎢膜等。
注意，雖然在圖3C中未圖示，在形成氧化物半導體層104之後藉由藥液處理或蝕刻處理去除掩模105，即可。
接著，藉由真空蒸鍍法及濺射法等物理氣相成長法(PVD)或電漿CVD法等化學氣相成長法(CVD)在基底膜102及氧化物半導體層104上形成閘極絕緣膜106及導電膜107(參照圖4A)。
為了實現電晶體120的高性能化(例如，電晶體120的微型化、低耗電量化等)，而需要減薄閘極絕緣膜106。因此，當閘極絕緣膜106的覆蓋性不好時，有可能產生閘極絕緣膜106的斷開。因此，較佳為利用覆蓋性比較好的CVD法形成閘極絕緣膜106。此外，也可以利用對應原子級的疊層的方法如原子層沉積(ALD：Atomic Layer Deposition)法。注意，藉由原子層沉積法形成的膜因為具有良好的臺階覆蓋性、膜厚度控制性以及膜厚度均勻性， 所以適合於如圖4A所示的覆蓋薄板狀的氧化物半導體層104的膜。
閘極絕緣膜106較佳為使用具有充分的耐壓性及絕緣性的氧化物絕緣膜。因此，藉由上述成膜法形成氧化矽膜、氧氮化矽膜、氮化矽膜、氮氧化矽膜、氧化鋁膜、氮化鋁膜、氧氮化鋁膜、氮氧化鋁膜、氧化鎵膜、氧化釔膜、氧化鑭膜等的單層或疊層。此外，作為閘極絕緣膜106的至少一部分可以使用氧化鉿膜、矽酸鉿膜(HfSixOy(x>0，y>0))、添加有氮的矽酸鉿膜(HfSiOxNy(x>0、y>0))以及鋁酸鉿膜(HfAlxOy(x>0、y>0))等high-k材料。由此可以降低閘極漏電流。
將閘極絕緣膜106的厚度較佳為設定為1nm以上且300nm以下，更佳為5nm以上且50nm以下。當閘極絕緣膜為5nm以下時因穿隧電流而發生的洩漏電流增大。
注意，作為閘極絕緣膜106，也可以形成如下氧化物絕緣膜，即，與基底膜102同樣，能夠利用熱處理釋放出氧，使氧的一部分脫離並將該氧供應到氧化物半導體層104以填補氧化物半導體層104中的氧缺損的氧化物絕緣膜。該熱處理的詳細內容可以參照基底膜102的說明。對閘極絕緣膜106進行加熱處理(脫水化處理(或脫氫化處理))的時序只要在形成閘極絕緣膜106之後就沒有特別的限制。
另外，與基底膜102同樣，也可以對閘極絕緣膜106進行氧引入處理。因為閘極絕緣膜106具有確保在後面的 製程中形成的通道形成區104b與閘極電極108之間的絕緣性的功能，所以當進行氧引入處理時較佳為降低對閘極絕緣膜106的損傷。因此，當閘極絕緣膜106的膜厚度為50nm以下時，作為氧引入處理也可以進行氧電漿處理。注意，在作為氧引入處理利用對閘極絕緣膜106的損傷少的方法(例如，氧電漿處理等)的情況下，與基底膜102同樣，也可以對閘極絕緣膜106多次進行氧引入處理和脫水化處理(或脫氫化處理)中的一者或兩者。
導電膜107藉由真空蒸鍍法及濺射法等物理氣相成長法(PVD)或電漿CVD法等化學氣相成長法(CVD)使用鉬(Mo)、鈦(Ti)、鉭(Ta)、鎢(W)、鋁(Al)、銅(Cu)、鉻(Cr)、釹(Nd)、鈧(Sc)等金屬材料或以這些金屬材料為主要成分的合金材料形成，即可。
導電膜107可以具有單層結構或者兩層以上的疊層結構。例如可以舉出如下結構：使用含有矽的鋁的單層結構；在鋁上層疊有鈦的兩層結構；在氮化鈦上層疊有鈦的兩層結構；在氮化鈦上層疊有鎢的兩層結構；在氮化鉭上層疊有鎢的兩層結構；在Cu-Mg-Al合金上層疊有Cu的兩層結構；在氮化鈦上層疊有銅的兩層結構；在氮化鈦上層疊有銅，且在其上層疊有鎢的三層結構；以及在氮化鈦上層疊有銅，且在其上層疊有鉬的三層結構等。
此外，也可以使用導電金屬氧化物材料。作為導電金屬氧化物材來，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、銦錫氧化物(In2O3-SnO2，有時縮寫為 ITO)、銦鋅氧化物(In2O3-ZnO)或者藉由使這些金屬氧化物材料含有矽、氧化矽、氧化鈦或氧化鎢而形成的金屬氧化物材料。導電膜107藉由利用上述材料形成單層或疊層即可。
此外，作為導電膜107，可以使用包含氮的金屬氧化物膜，明確地說，包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜以及金屬氮化膜(InN、SnN等)。因為這些膜具有5eV(電子伏特)，較佳為具有5.5eV(電子伏特)以上的功函數，所以藉由該膜與閘極絕緣膜106接觸而可以使電晶體的電特性的臨界電壓成為正，並且實現所謂的常關閉型的切換元件。
接著，藉由光微影法、印刷法、噴墨法等在導電膜107的一部分上形成光阻掩模，然後藉由乾蝕刻法或濕蝕刻法使用該光阻掩模選擇性地去除導電膜107的一部分，來形成閘極電極108(包括利用與此相同的層形成的佈線)(參照圖4B)。
接著，利用離子摻雜法或離子植入法對氧化物半導體層104引入用來改變氧化物半導體層104的導電率的雜質離子109。此時，由於閘極電極108用作掩模，所以在氧化物半導體層104中自對準地形成添加有雜質離子109的低電阻區104a及夾在一對低電阻區104a之間的通道形成區104b(參照圖5A)。注意，因為氧化物半導體層104具有如圖1A至1C所示的薄板狀的結構，所以在從大致垂直 於氧化物半導體層104的表面的方向(就是說，圖1B及1C中的Z軸方向)引入雜質離子109的情況下，難以將雜質離子109引入到氧化物半導體層104的底部(與基底膜102接觸的面)附近。因此，較佳的是，如圖5A的右圖所示，從傾斜的方向引入雜質離子109(也稱為傾斜注入、傾斜離子植入)來進行上述離子引入處理。此外，也可以採用在以基板100的表面中心為軸使基板100旋轉的狀態下進行傾斜離子植入(也稱為旋轉注入、旋轉離子植入)的方法。注意，雖然在圖5A的右圖中示出雜質離子109仿佛引入到沿點劃線Y1-Y2剖面的通道形成區104b部分中的情況，但是圖5A的右圖是為了在概念上容易理解對氧化物半導體層104的雜質離子109的傾斜注入而表示的圖式，實際上因為沿點劃線Y1-Y2剖面的通道形成區104b隔著閘極絕緣膜106被閘極電極108覆蓋，所以雜質離子不會引入到通道形成區104b。
注意，在如上那樣利用閘極電極108作為掩模形成低電阻區104a及通道形成區104b的情況下，也可以對與閘極電極108重疊的部分的氧化物半導體層104的一部分引入雜質離子109，來如圖2A所示使與閘極電極108重疊的部分中的一部分成為低電阻區104a。在此情況下，因為該部分的雜質離子109的引入量比與閘極電極108不重疊的部分的低電阻區104a少，所以該部分用作緩和施加到通道形成區的電場的電場緩和區。因此，圖2A可以被認為包括在低電阻區104a與通道形成區104b之間形成有電 場緩和區的結構。注意，也可以根據雜質離子109的注入方法(也可以稱為注入方向)使電場緩和區具有雜質離子109的濃度分佈，例如越接近通道形成區104b，雜質離子109的濃度越低。
作為上述雜質離子109，可以使用選自15族元素(典型的是氮(N)、磷(P)、砷(As)及銻(Sb))、硼(B)、鋁(Al)、氬(Ar)、氦(He)、氖(Ne)、銦(In)、氟(F)、氯(Cl)、鈦(Ti)和鋅(Zn)中的一種以上。在離子植入法中，因為使用僅引出所需要的離子的質量分離器，所以能夠對目標選擇性地添加雜質離子109。因此，與利用離子摻雜法添加的情況相比，混入到氧化物半導體層104中的雜質(例如氫等)被減少，所以是較佳的。注意，這並不是將離子摻雜法排除在外。
接著，在閘極絕緣膜106及閘極電極108上設置第一層間絕緣膜110及第二層間絕緣膜112，然後在第一層間絕緣膜110、第二層間絕緣膜112、閘極絕緣膜106以及低電阻區104a的一部分中形成溝槽部113(參照圖5B)。
在作為第一層間絕緣膜110或第二層間絕緣膜112形成無機材料膜的情況下，使用與閘極絕緣膜106相同的材料及成膜方法來形成即可。
另外，在作為第一層間絕緣膜110或第二層間絕緣膜112形成有機材料膜的情況下，藉由旋塗法、印刷法、分配器法或噴墨法等塗敷具有絕緣性的材料，並根據所塗敷的材料進行硬化處理(例如，加熱處理或光照射處理等)形 成即可。注意，作為具有絕緣性的材料，例如可以使用丙烯酸樹脂、聚醯亞胺樹脂、聚醯胺樹脂、聚醯胺-醯亞胺樹脂、環氧樹脂等有機樹脂。另外，也可以使用低介電常數材料(low-k材料)、矽氧烷基樹脂、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)等。另外，也可以層疊多個由這些材料形成的絕緣膜。注意，平坦絕緣膜由於在很多情況下包含比較多的水分等雜質，所以較佳為形成在上述絕緣膜(例如，氧化鋁、包含氧化鋁的疊層膜)上。
作為第一層間絕緣膜110，例如藉由濺射法形成氧化鋁膜即可。氧化鋁膜是抑制水分及氫等雜質從外部侵入的效果高的膜。因此，藉由作為第一層間絕緣膜110形成氧化鋁膜或包含氧化鋁的疊層膜，可以抑制水分及氫等雜質侵入到氧化物半導體層104中。注意，藉由將氧化鋁膜的膜密度設定為3.2g/cm3以上，更佳為3.5g/cm3以上，可以進一步有效地抑制水分及氫等雜質侵入到氧化物半導體層104中。
另外，在作為閘極絕緣膜106使用能夠藉由熱處理使氧的一部分脫離的氧化物絕緣膜並在形成第一層間絕緣膜110之後進行脫水化處理(或脫氫化處理)的情況下，藉由如上那樣作為第一層間絕緣膜110使用氧化鋁膜，能夠抑制從閘極絕緣膜106脫離的氧擴散到第二層間絕緣膜112一側，以能夠有效地將氧供應到氧化物半導體層104。
注意，藉由將上述抑制水分及氫等雜質的侵入的效果高的膜用於基底膜102及第一層間絕緣膜110的兩者，如 圖1A至1C所示，氧化物半導體層104的周圍被上述膜覆蓋，因此，可以在形成第一層間絕緣膜110之後的脫水化處理(或脫氫化處理)中非常有效地將氧供應到氧化物半導體層104。
對第一層間絕緣膜110的膜厚度沒有特別的限制，根據上述雜質抑制效果及電晶體120的製造時間較佳為設定為100nm以上且500nm以下。
作為第二層間絕緣膜112，例如藉由旋塗法塗敷感光性聚醯亞胺樹脂，然後進行硬化處理來形成即可。藉由在第一層間絕緣膜110上形成感光性聚醯亞胺樹脂等有機材料膜，能夠使膜表面平坦。由此，容易在電晶體120上還形成其他半導體元件，因此，尤其是，當製造在多個層次中形成有半導體元件的疊層型半導體裝置時，這是較佳的。
對第二層間絕緣膜112的膜厚度沒有特別的限制，根據上述平坦化效果及樹脂的硬化時間及硬化條件較佳為設定為100nm以上且3000nm以下。
藉由乾蝕刻法、濕蝕刻法形成溝槽部113即可。注意，雖然在圖5B中，溝槽部113的底面位於基底膜102的表面上，但是並不需要形成這樣的開口狀態。例如，如圖2B所示，溝槽部113的底面也可以位於低電阻區104a的內部。另外，溝槽部113的底面也可以位於基底膜102的內部。
如圖1A所示，當從垂直於基底膜102的方向看氧化 物半導體層104時，溝槽部113較佳為包括在通道寬度方向(也可以稱為Y軸方向)上穿過低電阻區104a的結構，但是並不需要包括該結構。
接著，在第二層間絕緣膜112上形成導電膜，然後對該導電膜進行去除處理，以在溝槽部113內形成夾著閘極電極108的一對電極114(參照圖6A)。藉由上述步驟，可以製造電晶體120，該電晶體120包括：包括通道形成區104b及夾著通道形成區104b的一對低電阻區104a的氧化物半導體層104；覆蓋氧化物半導體層104的閘極絕緣膜106；隔著閘極絕緣膜106至少覆蓋通道形成區104b的閘極電極108；以及與低電阻區104a電連接的電極114。注意，一對電極114與低電阻區104a電連接，並用作源極電極或汲極電極。
作為用於電極114的導電膜，例如可以使用含有選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。另外，還可以採用在鋁、銅等的金屬膜的下側和上側中的一者或兩者層疊鈦、鉬、鎢等的高熔點金屬膜或它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)的結構。另外，用於電極114的導電膜可以由導電金屬氧化物形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦錫(In2O3-SnO2，縮寫為ITO)或氧化銦鋅(In2O3-ZnO)。用於源極電極及汲極電極的導電膜可以使用上述材料的單層或疊層形成。對 形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法、旋塗法等的各種成膜方法。
作為對導電膜的去除處理，與平坦化處理同樣，可以使用化學機械拋光(CMP：Chemical Mechanical Polishing)或乾蝕刻法等。
然後，在第二層間絕緣膜112及電極114上形成導電膜，藉由光微影法、印刷法、噴墨法等在導電膜上形成掩模，利用該掩模選擇性地去除導電膜的一部分來形成佈線116(參照圖6B)。佈線116例如用作電連接電晶體120和其他電晶體的引導佈線等。注意，作為用於佈線116的導電膜，可以使用與電極114相同的材料。
藉由上述步驟，可以形成圖1A至1C所示的結構。
實施例2
在本實施例中，參照圖7A至圖11說明包括與實施例1所記載的半導體元件不同的結構的半導體元件的結構及製造方法。
〈半導體元件的結構例子〉
作為半導體元件的一個例子，圖7A至7C示出頂閘極結構的電晶體的俯視圖及剖面圖的一個例子。圖7A是俯視圖，圖7B是沿圖7A中的點劃線X1-X2的剖面圖，並且圖7C是沿圖7A中的點劃線Y1-Y2的剖面圖。注意，在圖7A中，為了簡化起見，省略電晶體720的結構要素 的一部分(例如，基板100等)。
本實施例的電晶體720與實施例1不同之處在於：電晶體720包括結構體710，該結構體710包括氧化物半導體層708、夾著氧化物半導體層708並其表面與氧化物半導體層708的表面在大致相同的平面上的一對電極706。
圖7A至7C所示的電晶體720包括：設置在基板100上的基底膜102；設置在基底膜102上並包括電極706及氧化物半導體層708的結構體710；覆蓋結構體710的閘極絕緣膜106；以及位於閘極絕緣膜106上並隔著閘極絕緣膜106覆蓋氧化物半導體層708的頂面及側面的閘極電極108。另外，在電晶體720上設置有覆蓋閘極絕緣膜106及閘極電極108的第一層間絕緣膜110及第二層間絕緣膜112。並且，佈線116藉由設置在閘極絕緣膜106、第一層間絕緣膜110以及第二層間絕緣膜112中的溝槽部與電極706電連接。注意，雖然未圖示，電晶體720藉由佈線116與其他半導體元件等(例如，電晶體等)電連接。
如圖7B所示，結構體710包括一對電極706和夾在一對電極706之間的氧化物半導體層708。氧化物半導體層708具有實施例1的通道形成區104b的功能，並且以與氧化物半導體層708直接接觸的方式形成有一對電極706。因此，因為與實施例1不同，在通道形成區與電極之間不存在成為電阻成分的區域(在實施例1中，低電阻區104a相當於成為電阻成分的區域)，所以可以降低給電晶體的電特性帶來的負面影響(例如，導通電流的減小 等)。另外，因為電極706和氧化物半導體層708在彼此相對的側面整體接觸並在大面積上電連接，所以可以有效地抑制因接觸電阻的增加而導致的導通電流的減小及電特性的不均勻性的增大。
另外，藉由將包括氧化物半導體層708的結構體710形成為薄板狀的結構，當對閘極電極108施加電壓時，如圖7C的粗虛線Z1-Z2所示，通道部分以U字形狀形成在氧化物半導體層708中的與閘極絕緣膜106的介面附近，因此在結構體710的加工時產生的通道寬度(圖7A的粗線箭頭N)的變動對電晶體720的電特性的不均勻性帶來的影響較小。
並且，結構體710中的電極706藉由設置在閘極絕緣膜106、第一層間絕緣膜110以及第二層間絕緣膜112中的溝槽部與佈線116電連接。注意，雖然在圖7B中，佈線116設置為與從溝槽部露出的電極706的表面接觸，但是例如也可以採用溝槽部到達電極706的內部且佈線116與電極706的內部接觸的結構。由此，由於電極706和佈線116接觸的面積增大，所以有效地抑制因接觸電阻的增加而導致的導通電流的減小及電特性的不均勻性的增大。
在氧化物半導體層708中，當從垂直於基底膜102表面的方向看結構體710時，較佳為將通道寬度方向(圖7A中的粗線箭頭N部分，也可以稱為Y軸方向)的長度設定為1nm以上且60nm以下。藉由將該部分的長度設定為60nm以下，並且藉由閘極電極108隔著閘極絕緣膜106 覆蓋氧化物半導體層708的頂面及側面，氧化物半導體層708成為完全耗盡型或與完全耗盡型極近的狀態。由此，電晶體720可以具有浮體效應小、次臨界特性良好的特性。注意，因為結構體710如圖7A至7C所示形成為薄板狀(也可以稱為薄片狀)，所以當過薄時產生難以加工的問題。因此，較佳的是，將該部分的長度設定為1nm以上。
注意，如圖7B所示，在沿結構體710的長邊方向截斷氧化物半導體層708的剖面中，氧化物半導體層708和電極706接觸的邊(圖7B的粗線箭頭Q部分)的長度比氧化物半導體層708和基底膜102接觸的邊(圖7B的粗線箭頭R部分)的長度越長，上述接觸電阻的降低效果越大。明確而言，較佳的是，將氧化物半導體層708和電極706接觸的邊的長度(也可以稱為氧化物半導體層708的膜厚度)設定為氧化物半導體層708和基底膜102接觸的邊的長度(也可以稱為氧化物半導體層708的通道長度方向的長度)的2倍以上。
閘極電極108如圖7B及7C所示設置為在結構體710上隔著閘極絕緣膜106覆蓋氧化物半導體層708的側面及頂面。
注意，雖然在圖7A至7C中，閘極電極108的端部與氧化物半導體層708的端部重疊，但是並不需要採用該結構，例如也可以採用閘極電極108的一部分與電極706重疊的結構。
另外，雖然在圖7A中的閘極電極108中，點劃線 X1-X2方向的長度為固定，但是該長度並不需要為固定。例如，在閘極電極108與其他半導體元件(例如，電晶體等)電連接的情況下，由於閘極電極108的一部分還具有佈線的功能，所以藉由擴大閘極電極108的與結構體710不重疊的部分的寬度，可以降低佈線電阻。
〈電晶體720的製造方法〉
參照圖8A至圖11說明圖7A至7C所示的電晶體720的製程的一個例子。
首先，準備具有絕緣表面的基板100，在該基板100上形成基底膜102，並在基底膜102上形成導電膜702(參照圖8A)。關於基板100的材料、基底膜102的材料及形成方法等可以參照實施例1。
作為導電膜702的材料，使用能夠承受電晶體720的製程中的加熱處理的材料。例如，可以使用包含選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。此外，還可以採用在Al、Cu等的金屬膜的下側和上側的一者或兩者層疊Ti、Mo、W等的高熔點金屬膜或層疊它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)的結構。或者，也可以使用導電金屬氧化物形成導電膜702。作為導電金屬氧化物可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2，縮寫為ITO)、氧化銦氧化鋅(In2O3-ZnO)或使這些金屬氧 化物材料包含氧化矽的材料。
接著，藉由光微影法、印刷法、噴墨法等在導電膜702上形成掩模，利用該掩模選擇性地去除導電膜702的一部分來形成開口部703(參照圖8B)。
接著，在基底膜102及導電膜702上形成氧化物半導體膜704，對氧化物半導體膜704進行去除處理來去除氧化物半導體膜704的至少一部分以使導電膜702露出(參照圖9A)。注意，氧化物半導體膜704可以使用與實施例1所記載的氧化物半導體層104相同的材料及形成方法來形成。
在進行去除處理之後的導電膜702及氧化物半導體膜704的膜厚度(Z軸方向的長度)需要根據在後面的製程中形成的氧化物半導體層708的通道寬度(圖7A的粗線箭頭N的長度)改變。明確而言，較佳的是，將導電膜702及氧化物半導體膜704的膜厚度(Z軸方向的長度)設定為通道寬度的設計值的2倍以上。由此，可以提高在後面的製程中形成的電極706與氧化物半導體層708之間的接觸電阻的降低效果。
作為對氧化物半導體膜704的去除處理，與實施例1的平坦化處理同樣，可以使用化學機械拋光(CMP：Chemical Mechanical Polishing)處理或乾蝕刻法等。注意，雖然在圖9A中，導電膜702的表面和氧化物半導體膜704的表面位於同一平面上，但是本實施例的內容並不限於該狀態。例如，當從導電膜702露出的狀態進一步進行CMP 處理時，如果導電膜702和氧化物半導體膜704的硬度不同，對CMP處理的它們的去除速度(拋光速度)就不同，因此有時在導電膜702的表面與氧化物半導體膜704的表面之間產生臺階。
注意，當作為去除處理進行CMP處理時，既可只進行一次，又可進行多次。當分多次進行CMP處理時，較佳為在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。像這樣，藉由組合拋光率不同的拋光，可以進一步提高導電膜702及氧化物半導體膜704的表面的平坦性，因此可以提高在後面的製程中形成於導電膜702及氧化物半導體膜704上的閘極絕緣膜106的膜厚度的均勻性。
接著，藉由光微影法、印刷法、噴墨法等在導電膜702及氧化物半導體膜704上形成掩模105，利用該掩模選擇性地去除導電膜702及氧化物半導體膜704的一部分來形成包括電極706及氧化物半導體層708的結構體710(參照圖9B)。注意，雖然在圖9B中未圖示，在形成結構體710之後藉由藥液處理或蝕刻處理去除掩模105，即可。注意，掩模105可以參照實施例1。
接著，在基底膜102及結構體710上形成閘極絕緣膜106，並在閘極絕緣膜106上形成閘極電極108。注意，閘極絕緣膜106及閘極電極108的材料及製造方法等可以參照實施例1。藉由上述步驟，可以形成電晶體720，該電晶體720包括：包括氧化物半導體層708及夾著氧化物半導體層708的一對電極706的結構體710；結構體710上 的閘極絕緣膜106；以及隔著閘極絕緣膜106覆蓋氧化物半導體層708的閘極電極108(參照圖10A)。
接著，在閘極絕緣膜106及閘極電極108上形成第一層間絕緣膜110及第二層間絕緣膜112，然後在第一層間絕緣膜110、第二層間絕緣膜112以及閘極絕緣膜106的一部分中形成溝槽部705(參照圖10B)。注意，第一層間絕緣膜110及第二層間絕緣膜112的材料及製造方法等可以參照實施例1。另外，溝槽部705的形成方法也可以參照實施例1。
然後，在第二層間絕緣膜112上形成導電膜，藉由光微影法、印刷法、噴墨法等在導電膜上形成掩模，利用該掩模選擇性地去除導電膜的一部分來形成佈線116(參照圖11)。佈線116例如用作電連接電晶體720和其他電晶體的引導佈線等。注意，佈線116的材料及製造方法等可以參照實施例1。
注意，雖然在本實施例中，夾著氧化物半導體層708的一對電極706的兩者藉由引導至第二層間絕緣膜112上的佈線116與其他半導體元件等(例如，電晶體等)電連接，但是不侷限於該結構，例如，一對電極706的一者或兩者也可以直接與其他半導體元件等(例如，電晶體等)電連接。
藉由上述步驟，可以形成圖7A至7C所示的結構。
實施例3
在本實施例中，參照圖12A和12B及圖13A和13B說明與實施例2不同的結構體710的製造方法。
〈結構體的製造方法〉
首先，在基板100上形成基底膜102，在基底膜102上形成氧化物半導體膜704(參照圖12A)。氧化物半導體膜704的材料及形成方法可以參照實施例1。
接著，藉由光微影法、印刷法、噴墨法等在氧化物半導體膜704上形成掩模105，利用該掩模選擇性地去除氧化物半導體膜704的一部分(參照圖12B)。掩模105的材料及形成方法可以參照實施例1。
注意，雖然在圖12B中未圖示，在加工氧化物半導體膜704之後藉由藥液處理或蝕刻處理去除掩模105，即可。
接著，在基底膜102及氧化物半導體膜704上形成導電膜702，對該導電膜進行去除處理，來去除導電膜702的至少一部分以使氧化物半導體膜704露出(參照圖13A)。導電膜702的材料及形成方法可以參照實施例2。另外，導電膜702的去除處理可以參照實施例1。
並且，與圖9B同樣，藉由光微影法、印刷法、噴墨法等在導電膜702及氧化物半導體膜704上形成掩模115，利用該掩模選擇性地去除導電膜702及氧化物半導體膜704的一部分來形成包括電極706及氧化物半導體層708的結構體710(參照圖13B)。注意，雖然在圖13B中未 圖示，在形成結構體710之後藉由藥液處理或蝕刻處理去除掩模115，即可。
關於以後的步驟，藉由參照圖10A及10B、圖11以及對應於該圖式的實施例2的內容，可以製造圖7A至7C所記載的包括電晶體720的結構。
實施例4
在本實施例中，參照圖式對半導體裝置的一個例子進行說明，該半導體裝置使用上述實施例1至3所示的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
圖14A至14C示出半導體裝置的結構的一個例子。圖14A示出半導體裝置的剖面圖，圖14B示出半導體裝置的俯視圖，並且圖14C示出半導體裝置的電路圖。這裏，圖14A相當於沿圖14B中的K-L線、M-N線的剖面。
圖14A及14B所示的半導體裝置在其下部包括使用第一半導體材料的電晶體1460，並在其上部包括使用第二半導體材料的電晶體1462。作為電晶體1462，可以採用上述實施例所示的電晶體的結構。這裏示出使用實施例2的電晶體720的情況的例子。
這裏，第一半導體材料和第二半導體材料較佳為具有不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。使用氧化物半導體以外的 材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體利用其特性而可以長時間地保持電荷。
另外，雖然對上述電晶體都為n通道型電晶體的情況進行說明，但是當然也可以使用p通道型電晶體。另外，用於半導體裝置的材料或半導體裝置的結構等，半導體裝置的具體結構不侷限於在此所示的結構。
圖14A中的電晶體1460包括：設置在包含半導體材料(例如，矽等)的基板1400中的通道形成區1416；以夾著通道形成區1416的方式設置的雜質區1420；與雜質區1420接觸的金屬間化合物區1424；設置在通道形成區1416上的閘極絕緣膜1408；以及設置在閘極絕緣膜1408上的閘極電極1410。注意，雖然有時在圖式中沒有明顯示出源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。另外，此時，為了對電晶體的連接關係進行說明，有時將源極區或汲極區也稱為源極電極或汲極電極。也就是說，在本說明書中，源極電極的記載會包括源極區。
在基板1400上以圍繞電晶體1460的方式設置有元件隔離絕緣層1406，並且以覆蓋電晶體1460的方式設置有絕緣膜1428及絕緣膜1430。另外，在電晶體1460中，也可以在閘極電極1410的側面設置側壁絕緣層，來形成包含雜質濃度不同的區域的雜質區1420。
使用單晶半導體基板的電晶體1460能夠進行高速工作。因此，藉由將該電晶體用作讀出用電晶體，可以高速 地進行資訊的讀出。以覆蓋電晶體1460的方式形成兩個絕緣膜。並且，作為在絕緣膜1428及絕緣膜1430上形成電晶體1462及電容元件1464的預處理，對絕緣膜1428及絕緣膜1430進行去除處理來使絕緣膜1428及絕緣膜1430平坦化並使閘極電極1410的頂面露出。注意，該去除處理與實施例1所記載的去除處理相同。
作為絕緣膜1428及絕緣膜1430，典型地是，可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氮化矽膜、氮化鋁膜、氮氧化矽膜、氮氧化鋁膜等的無機絕緣膜。絕緣膜1428及絕緣膜1430可以使用電漿CVD法或濺射法等形成。
另外，可以使用聚醯亞胺樹脂、丙烯酸樹脂、苯並環丁烯類樹脂等的有機材料。此外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。在使用有機材料時，也可以使用旋塗法、印刷法等濕處理形成絕緣膜1428、絕緣膜1430。
注意，在本實施例中，作為絕緣膜1428使用氮化矽膜，作為絕緣膜1430使用氧化矽膜。
在本實施例中，在藉由拋光處理(例如，CMP處理)充分平坦化了的絕緣膜1428、絕緣膜1430(絕緣膜1428及絕緣膜1430的平均面粗糙度較佳為0.15nm以下)上形成基底膜102，並在基底膜102上形成氧化物半導體層708及夾著氧化物半導體層708的一對電極706。並且，一對電極706的一部分藉由設置在基底膜102中的開口部與電 晶體1460的閘極電極1410電連接。注意，夾著氧化物半導體層708的一對電極706用作源極電極或汲極電極。另外，以覆蓋電極706及氧化物半導體層708的方式設置閘極絕緣膜106，並且以隔著閘極絕緣膜106至少覆蓋氧化物半導體層708的方式在閘極絕緣膜106上設置閘極電極108。
圖14A所示的電晶體1462是將氧化物半導體材料用於通道形成區的電晶體。這裏，包括在電晶體1462中的氧化物半導體層708較佳是如上述實施例所記載的水分及氫等雜質儘量被去除的高度純化的層。此外，較佳是氧缺損充分被填補的層。藉由使用這樣的氧化物半導體層可以得到截止電流極小的電晶體1462。
因為電晶體1462的截止電流極小，所以藉由使用該電晶體而可以在較長期間內保持儲存資料。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低耗電量。
在電晶體1462上設置有單層或疊層的第一層間絕緣膜110、第二層間絕緣膜112以及第三層間絕緣膜1450。在本實施例中，作為第一層間絕緣膜110使用氧化鋁膜。藉由形成高密度(膜密度為3.2g/cm3以上，較佳為3.6g/cm3以上)的氧化鋁膜，可以使電晶體1462具有穩定的電特性。另外，作為第二層間絕緣膜112使用聚醯亞胺樹脂，來使因電晶體1462的形成而產生的凹凸平坦化。另外，作為第三層間絕緣膜1450使用依次層疊有氮氧化 矽和氧氮化矽的膜。由此，可以抑制雜質從第二層間絕緣膜112擴散到其上層。
另外，在隔著第一層間絕緣膜110、第二層間絕緣膜112以及第三層間絕緣膜1450與電晶體1462的電極706重疊的區域上設置有導電層1453，並且由電極706、第一層間絕緣膜110、第二層間絕緣膜112、第三層間絕緣膜1450以及導電層1453構成電容元件1464。就是說，形成電晶體1462的一對電極的一方用作電容元件1464的一方電極，並且導電層1453用作電容元件1464的另一方電極。另外，當不需要電容時，也可以採用不設置電容元件1464的結構。另外，電容元件1464也可以另行設置在電晶體1462的上方。
在電晶體1462及電容元件1464上設置有絕緣膜1454。並且，在絕緣膜1454上設置有用來連接電晶體1462和其他電晶體的佈線1456。雖然在圖14A中未圖示，佈線1456藉由形成在第一層間絕緣膜110、第二層間絕緣膜112、第三層間絕緣膜1450以及絕緣膜1454等中的開口部與電極706電連接。
在圖14A及14B中，較佳的是，電晶體1460與電晶體1462至少部分重疊，並且電晶體1460的源極區或汲極區與氧化物半導體層708的一部分重疊。另外，電晶體1462及電容元件1464與電晶體1460的至少一部分重疊。例如，電容元件1464的導電層1453與電晶體1460的閘極電極1410至少部分重疊。藉由採用這種平面佈局，可 以縮小半導體裝置所占的面積，從而可以實現高積體化。
注意，電極706和佈線1456的電連接既可藉由使電極706和佈線1456直接接觸來進行，又可在電極706與佈線1456之間的絕緣膜中設置電極並藉由該電極進行。另外，介於兩者之間的電極也可以是多個。
接著，圖14C示出對應於圖14A及14B的電路結構的一個例子。
在圖14C中，第一佈線(1st Line)與電晶體1460的源極電極電連接，第二佈線(2nd Line)與電晶體1460的汲極電極電連接。此外，第三佈線(3rd Line)與電晶體1462的源極電極(或汲極電極)電連接，第四佈線(4th Line)與電晶體1462的閘極電極電連接。再者，電晶體1460的閘極電極和電晶體1462的汲極電極(或源極電極)與電容元件1464的電極的另一方電連接，第五佈線(5th Line)與電容元件1464的電極的一方電連接。
在圖14C所示的半導體裝置中，藉由有效地利用可以保持電晶體1460的閘極電極的電位的特徵，可以如下所示那樣進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線的電位設定為使電晶體1462成為導通狀態的電位，使電晶體1462成為導通狀態。由此，第三佈線的電位施加到電晶體1460的閘極電極及電容元件1464。也就是說，對電晶體1460的閘極電極施加規定的電荷(寫入)。這裏，施加賦予兩種不同電位電平的電荷(以下，稱為低位準電荷、 高位準電荷)中的任一種。然後，藉由將第四佈線的電位設定為使電晶體1462成為截止狀態的電位，來使電晶體1462成為截止狀態，而保持施加到電晶體1460的閘極電極的電荷(保持)。
因為電晶體1462的截止電流極小，所以電晶體1460的閘極電極的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一佈線施加規定的電位(恆電位)的狀態下對第五佈線施加適當的電位(讀出電位)時，根據保持在電晶體1460的閘極電極中的電荷量，第二佈線具有不同的電位。這是因為如下緣故：一般而言，在電晶體1460為n通道型的情況下，對電晶體1460的閘極電極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體1460的閘極電極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體1460成為“導通狀態”所需要的第五佈線的電位。從而，藉由將第五佈線的電位設定為Vth_L與Vth_H之間的電位V0，可以辨別施加到電晶體1460的閘極電極的電荷。例如，在寫入時被供應高位準電荷的情況下，如果第五佈線的電位為V0(>Vth_H)，則電晶體1460成為“導通狀態”。當被供應低位準電荷時，即使第五佈線的電位為V0(<Vth_L)，電晶體1460也維持“截止狀態”。因此，根據第二佈線的電位可以讀出所保持的資訊。
注意，當將記憶單元配置為陣列狀時，需要唯讀出所希望的記憶單元的資訊。在此情況下，當不讀出資訊時， 對第五佈線施加不管閘極電極的狀態如何都使電晶體1460成為“截止狀態”的電位，即小於Vth_H的電位，即可。或者，對第五佈線施加不管閘極電極的狀態如何都使電晶體1460成為“導通狀態”的電位，即大於Vth_L的電位，即可。
在本實施例所示的半導體裝置中，藉由使用將氧化物半導體用於通道形成區的截止電流極小的電晶體，可以極長期地保持儲存資料。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給(但是，固定電位較佳)，也可以在較長期間內保持儲存資料。
另外，在本實施例所示的半導體裝置中，資訊的寫入不需要高電壓，而且也沒有元件劣化的問題。由於例如不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此完全不發生如閘極絕緣膜的劣化等的問題。就是說，在根據所公開的發明的半導體裝置中，對習知的非揮發性記憶體的問題的能夠重寫的次數沒有限制，而顯著提高可靠性。再者，根據電晶體的導通狀態或截止狀態而進行資訊寫入，而可以容易實現高速工作。
如上所述，能夠提供實現了微型化及高積體化且具有高電特性的半導體裝置以及該半導體裝置的製造方法。
以上，本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而使用。
實施例5
在本實施例中，關於使用實施例1至3所示的電晶體的半導體裝置，參照圖15A至圖16B對與實施例4所示的結構不同的結構進行說明，該半導體裝置即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
圖15A示出半導體裝置的電路結構的一個例子，圖15B是示出半導體裝置的一個例子的示意圖。首先對圖15A所示的半導體裝置進行說明，接著對圖15B所示的半導體裝置進行說明。
在圖15A所示的半導體裝置中，位元線BL與電晶體1462的源極電極或汲極電極電連接，字線WL與電晶體1462的閘極電極電連接，並且電晶體1462的源極電極或汲極電極與電容元件1464的第一端子電連接。
接著，說明對圖15A所示的半導體裝置(記憶單元1550)進行資訊的寫入及保持的情況。
首先，藉由將字線WL的電位設定為電晶體1462成為導通狀態的電位，使電晶體1462成為導通狀態。由此，將位元線BL的電位施加到電容元件1464的第一端子(寫入)。然後，藉由將字線WL的電位設定為電晶體1462成為截止狀態的電位，來使電晶體1462成為截止狀態，由此儲存電容元件1464的第一端子的電位(保持)。
使用氧化物半導體的電晶體1462具有截止電流極小 的特徵。因此，藉由使電晶體1462成為截止狀態，可以極長時間地儲存電容元件1464的第一端子的電位(或累積在電容元件1464中的電荷)。
接著，對資訊的讀出進行說明。當電晶體1462成為導通狀態時，處於浮動狀態的位元線BL與電容元件1464導通，於是，在位元線BL與電容元件1464之間電荷被再次分配。結果，位元線BL的電位變化。位元線BL的電位的變化量根據電容元件1464的第一端子的電位(或累積在電容元件1464中的電荷)而取不同的值。
例如，在以V為電容元件1464的第一端子的電位，以C為電容元件1464的電容，以CB為位元線BL所具有的電容成分(以下也稱為位元線電容)，並且以VB0為再次分配電荷之前的位元線BL的電位的條件下，再次分配電荷之後的位元線BL的電位為(CB×VB0+C×V)/(CB+C)。因此，作為記憶單元1550的狀態，當電容元件1464的第一端子的電位為V1和V0(V1>V0)的兩個狀態時，保持電位V1時的位元線BL的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由比較位元線BL的電位與預定的電位，可以讀出資訊。
如上所述，圖15A所示的半導體裝置可以利用電晶體1462的截止電流極小的特徵長期保持累積在電容元件1464中的電荷。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降 低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存資料。
接著，對圖15B所示的半導體裝置進行說明。
圖15B所示的半導體裝置在其上部作為儲存電路包括記憶單元陣列1551a及記憶單元陣列1551b，該記憶單元陣列1551a及記憶單元陣列1551b包括多個圖15A所示的記憶單元1550，並且在其下部包括用來使記憶單元陣列1551(記憶單元陣列1551a及記憶單元陣列1551b)工作的週邊電路1553。另外，週邊電路1553與記憶單元陣列1551電連接。藉由採用這種結構，可以實現半導體裝置的小型化。
在設置在週邊電路1553中的電晶體中，更佳使用與實施例4的電晶體1462不同的半導體材料。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳為使用單晶半導體。另外，還可以使用有機半導體材料等。使用這種半導體材料的電晶體能夠進行充分的高速工作。從而，藉由利用該電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
另外，圖15B所示的半導體裝置示出層疊有兩個記憶單元陣列1551(記憶單元陣列1551a、記憶單元陣列1551b)的結構，但是所層疊的記憶單元陣列的個數不侷限於此。也可以採用層疊有三個以上的記憶單元的結構。
接著，參照圖16A及16B對圖15A所示的記憶單元1550的具體結構進行說明。
圖16A及16B是記憶單元1550的結構的一個例子。圖16A示出記憶單元1550的剖面圖，而圖16B示出記憶單元1550的俯視圖。在此，圖16A相當於沿著圖16B的O-P以及Q-R的剖面。
隔著基底膜102設置在基板1600上的電晶體1462可以採用與實施例1至實施例3所示的結構相同的結構。
在電晶體1462上設置有單層或疊層的第一層間絕緣膜110、第二層間絕緣膜112以及第三層間絕緣膜1450。另外，在隔著第一層間絕緣膜110、第二層間絕緣膜112以及第三層間絕緣膜1450與電晶體1462的電極706重疊的區域上設置有導電層1453，並且由電極706、第一層間絕緣膜110、第二層間絕緣膜112、第三層間絕緣膜1450以及導電層1453構成電容元件1464。就是說，電晶體1462的電極706用作電容元件1464的一方電極，並且導電層1453用作電容元件1464的另一方電極。
在電晶體1462及電容元件1464上設置有絕緣膜1454。並且，在絕緣膜1454上設置有用來連接記憶單元1550和相鄰的記憶單元1550的佈線1456。雖然未圖示，佈線1456藉由形成在第一層間絕緣膜110、第二層間絕緣膜112、第三層間絕緣膜1450以及絕緣膜1454等中的開口與電晶體1462的電極706電連接。但是，也可以在開口中設置其他導電層，並藉由該其他導電層電連接佈線1456與電極706。另外，佈線1456相當於圖15A的電路圖中的位元線BL。
在圖16A及16B中，電晶體1462的電極706也可以用作包括在所相鄰的記憶單元中的電晶體的源極電極。
藉由採用圖16A所示的平面佈局，可以縮小半導體裝置所占的面積，從而可以實現高積體化。
如上所述，在上部層疊形成的多個記憶單元由使用氧化物半導體的電晶體形成。由於使用氧化物半導體的電晶體的截止電流小，因此藉由使用這種電晶體，能夠長期保持儲存資料。換言之，可以使更新工作的頻率極低，所以可以充分降低耗電量。
如上所述，藉由將具備使用氧化物半導體以外的材料的電晶體(換言之，能夠進行充分高速的工作的電晶體)的週邊電路以及具備使用氧化物半導體的電晶體(作更廣義解釋，其截止電流十分小的電晶體)的儲存電路設置為一體，能夠實現具有新穎特徵的半導體裝置。另外，藉由採用週邊電路和儲存電路的疊層結構，可以實現半導體裝置的積體化。
如上所述，能夠提供實現了微型化及高積體化且具有高電特性的半導體裝置以及該半導體裝置的製造方法。
本實施例可以與其他實施例所記載的結構適當地組合而實施。
實施例6
在本實施例中，參照圖17A至圖20對將上述實施例所示的半導體裝置應用於行動電話、智慧手機、電子書閱 讀器等移動設備的例子進行說明。
在行動電話、智慧手機、電子書閱讀器等移動設備中，為了暫時儲存影像資料而使用SRAM或DRAM。這是因為快閃記憶體的回應速度較低，因而快閃記憶體不適合於影像處理的緣故。另一方面，當將SRAM或DRAM用於影像資料的暫時儲存時，有如下特徵。
如圖17A所示，在一般的SRAM中，一個記憶單元包括電晶體1701至電晶體1706的六個電晶體，並且該電晶體1701至電晶體1706由X解碼器1707和Y解碼器1708驅動。電晶體1703和1705及電晶體1704和1706各構成反相器，並且能夠高速驅動。然而，由於一個記憶單元由六個電晶體構成，所以有記憶單元面積大的缺點。在將設計規則的最小尺寸設定為F時，SRAM的記憶單元面積一般為100F2至150F2。因此，SRAM的每個比特位的單價是各種記憶體中最高的。
另一方面，在DRAM中，如圖17B所示，記憶單元由電晶體1711和儲存電容器1712構成，並且該電晶體1711和儲存電容器1712由X解碼器1713和Y解碼器1714驅動。由於一個記憶單元由一個電晶體和一個電容器構成，所以所占的面積小。DRAM的記憶單元面積一般為10F2以下。但是，DRAM需要一直進行更新工作，因此即使在不進行改寫的情況下也消耗電力。
相對於此，上述實施例所說明的半導體裝置的記憶單元面積為10F2左右，並且不需要頻繁的更新工作。從 而，能夠縮小記憶單元面積，還能夠降低耗電量。
圖18示出移動設備的塊圖。圖18所示的移動設備包括：RF電路1801；類比基帶電路1802；數位基帶電路1803；電池1804；電源電路1805；應用處理器1806；快閃記憶體1810；顯示器控制器1811；儲存電路1812；顯示器1813；觸控感應器1819；聲頻電路1817；以及鍵盤1818等。顯示器1813包括顯示部1814、源極驅動器1815以及閘極驅動器1816。應用處理器1806包括CPU1807、DSP1808以及介面1809(也稱為IF)。儲存電路1812一般由SRAM或DRAM構成，藉由將上述實施例所說明的半導體裝置用於該部分，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
圖19示出將上述實施例所說明的半導體裝置用於顯示器的儲存電路1950的例子。圖19所示的儲存電路1950包括記憶體1952、記憶體1953、開關1954、開關1955以及記憶體控制器1951。另外，儲存電路連接於：用來讀出及控制從信號線輸入的影像資料(輸入影像資料)、儲存在記憶體1952及記憶體1953中的資料(儲存影像資料)的顯示器控制器1956；以及根據來自顯示器控制器1956的信號來進行顯示的顯示器1957。
首先，藉由應用處理器(未圖示)形成一個影像資料(輸入影像資料A)。該輸入影像資料A藉由開關1954被儲存在記憶體1952中。然後，將儲存在記憶體1952中的影像資料(儲存影像資料A)藉由開關1955及顯示器控制器 1956發送到顯示器1957而進行顯示。
在輸入影像資料A沒有變化時，儲存影像資料A一般以30Hz至60Hz左右的週期從記憶體1952藉由開關1955由顯示器控制器1956讀出。
另外，例如在使用者進行了改寫畫面的操作時(即在輸入影像資料A有變化時)，應用處理器形成新的影像資料(輸入影像資料B)。該輸入影像資料B藉由開關1954被儲存在記憶體1953中。儲存影像資料A也在該期間繼續定期性地從記憶體1952藉由開關1955被讀出。當在記憶體1953中儲存完新的影像資料(儲存影像資料B)時，由顯示器1957的下一個圖框開始讀出儲存影像資料B，並且將該儲存影像資料B藉由開關1955及顯示器控制器1956發送到顯示器1957而進行顯示。該讀出一直持續直到下一個新的影像資料儲存到記憶體1952中。
如上所述，藉由由記憶體1952及記憶體1953交替進行影像資料的寫入和影像資料的讀出，來進行顯示器1957的顯示。另外，記憶體1952、記憶體1953不侷限於兩個不同的記憶體，也可以將一個記憶體分割而使用。藉由將上述實施例所說明的半導體裝置用於記憶體1952及記憶體1953，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
圖20示出電子書閱讀器的塊圖。圖20中的電子書閱讀器包括電池2001、電源電路2002、微處理器2003、快閃記憶體2004、音頻電路2005、鍵盤2006、記憶體電路 2007、觸控螢幕2008、顯示器2009和顯示器控制器2010。
在此，可以將上述實施例所說明的半導體裝置用於圖20的儲存電路2007。儲存電路2007具有暫時保持書籍內容的功能。作為該功能的例子，例如有使用者使用高亮功能的情況等。例如，當使用者看電子書籍時，有時要在特定的部分上打標。將該打標功能稱為高亮功能，是指：藉由改變顯示的顏色，添加下劃線，加粗文本，或改變文本字體類型，來示出與周圍的文本的差異。也是指：儲存且保持使用者所指定的部分的資訊的功能。當長期保持該資訊時，也可以將該資訊拷貝到快閃記憶體2004。即使在此情況下，也藉由採用上述實施例所說明的半導體裝置，而能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
如上所述，本實施例所示的移動設備安裝有根據上述實施例的半導體裝置。因此，能夠實現以高速進行資訊的讀出、長期保持儲存資料且充分降低耗電量的移動設備。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而實施。
實施例7
可以將本說明書等所公開的半導體裝置應用於多種電子裝置(包括遊戲機)。作為電子裝置，例如可以舉出電視機(也稱為電視或電視接收機)、用於電腦等的監視器、數 位相機、數位攝影機等影像拍攝裝置、數位相框、行動電話機(也稱為行動電話、行動電話裝置)、可攜式遊戲機、可攜式資訊終端、音頻再生裝置、彈珠機等大型遊戲機等。以下，對具備在上述實施例中說明的液晶顯示裝置的電子裝置的例子進行說明。
圖21A示出可攜式資訊終端，其包括外殼2101、外殼2102、第一顯示部2103a、第二顯示部2103b等。外殼2101及外殼2102的內部組裝有各種電子構件(例如，CPU、MPU、記憶元件等)。另外，第一顯示部2103a及第二顯示部2103b安裝有用來顯示影像的電子電路(例如，驅動電路或選擇電路等)。藉由將上述實施例所示的半導體裝置用於這些電子構件或電子電路，可以提供可靠性高的可攜式資訊終端。另外，上述實施例所示的半導體裝置設置在外殼2101和外殼2102中的至少一方，即可。
另外，第一顯示部2103a和第二顯示部2103b的至少一方為具有觸控輸入功能的面板。例如如圖21A的左邊的圖所示，可以由第一顯示部2103a顯示的選擇按鈕2104a及2104b選擇進行“觸控輸入”還是進行“鍵盤輸入”。由於可以以各種各樣的尺寸顯示選擇按鈕，所以各個年齡層的人都能容易使用。在此，例如在選擇“鍵盤輸入”的情況下，如圖21A的右邊的圖所示，由第一顯示部2103a顯示鍵盤2105。由此，如習知的資訊終端同樣可以利用鍵盤進行迅速的文字輸入。
另外，圖21A所示的可攜式資訊終端如圖21A的右 邊的圖所示可以將外殼2101和外殼2102分開。由此能夠在將外殼2101掛在牆上且多數人共用畫面資訊的同時由外殼2102控制畫面資訊，非常方便。另外，當不使用該裝置時，較佳為以第一顯示部2103a和第二顯示部2103b相對的方式折疊外殼2101和外殼2102。由此在從外部受到衝擊時可以保護第一顯示部2103a和第二顯示部2103b。藉由作為第一顯示部2103a採用具有觸控輸入功能的面板，可以減輕攜帶時的重量，並可以在一隻手上拿著外殼2102並用另一隻手進行操作，非常方便。
圖21A所示的可攜式資訊終端可以具有如下功能：顯示各種各樣的資訊(靜態影像、動態影像、文字影像等)；將日曆、日期或時刻等顯示在顯示部上；對顯示在顯示部上的資訊進行操作或編輯；藉由各種各樣的軟體(程式)控制處理等。此外，可以在外殼的背面或側面上提供外部連接用端子(耳機端子、USB端子等)、儲存介質插入部等。
此外，圖21A所示的可攜式資訊終端也可以採用無線地發送並接收資訊的結構。還可以採用以無線的方式從電子書閱讀器伺服器購買所希望的書籍資料等，然後下載的結構。
再者，也可以對圖21A所示的外殼2101或外殼2102提供天線、擴音器功能及無線通信功能，來將其用作行動電話。
圖21B示出電子書閱讀器的一個例子。例如，電子書閱讀器2120由兩個外殼，即外殼2121及外殼2123構 成。外殼2121及外殼2123由軸部2122形成為一體，且可以以該軸部2122為軸進行開閉工作。藉由採用這種結構，可以進行如紙的書籍那樣的工作。
外殼2121組裝有顯示部2125，而外殼2123組裝有顯示部2127。顯示部2125及顯示部2127的結構既可以是顯示一畫面的結構，又可以是顯示不同的畫面的結構。藉由採用顯示不同的畫面的結構，例如在右邊的顯示部(圖21B中的顯示部2125)中可以顯示文字，而在左邊的顯示部(圖21B中的顯示部2127)中可以顯示影像。藉由應用上述實施例所示的半導體裝置，能夠提供高可靠性的電子書閱讀器2120。
此外，在圖21B中示出外殼2121具備操作部等的例子。例如，在外殼2121中具備電源開關2126、操作鍵2128、揚聲器2129等。利用操作鍵2128可以翻頁。注意，在與外殼的顯示部相同的平面上可以設置鍵盤、指向裝置等。另外，也可以採用在外殼的背面或側面具備外部連接端子(耳機端子、USB端子等)、儲存介質插入部等的結構。再者，電子書閱讀器2120也可以具有電子詞典的功能。
此外，電子書閱讀器2120也可以採用能夠以無線的方式收發資訊的結構。還可以採用以無線的方式從電子書閱讀器伺服器購買所希望的書籍資料等，並且下載的結構。
圖21C示出智慧手機，其包括外殼2130、按鈕 2131、麥克風2132、具備觸控螢幕的顯示部2133、揚聲器2134、影像拍攝用透鏡2135，並用作可攜式電話機。藉由應用實施例1或實施例2所示的半導體裝置，能夠提供高可靠性的智慧手機。
顯示部2133根據使用方式適當地改變顯示的方向。另外，由於在與顯示部2133同一面上設置影像拍攝用透鏡2135，所以能夠實現可視電話。揚聲器2134及麥克風2132不侷限於音頻通話，還可以進行可視通話、錄音、再生等。
另外，外部連接端子2136可以與AC轉接器及各種電纜如USB電纜等連接，而可以進行充電及與個人電腦等的資料通訊。另外，藉由將儲存介質插入外部儲存槽(未圖示)中，可以對應於更大量資料的保存及移動。
另外，除了上述功能之外，該智慧手機還可以具有紅外線通信功能、電視接收功能等。
圖21D示出數位攝影機，其包括主體2141、顯示部2142、操作開關2143以及電池2144等。藉由應用上述實施例所示的半導體裝置，能夠提供高可靠性的數位攝影機。
圖21E示出電視機的一例。在電視機2150中，外殼2151組裝有顯示部2153。利用顯示部2153可以顯示影像。此外，在此示出利用支架2155支撐外殼2151的結構。藉由應用上述實施例所示的半導體裝置，能夠提供高可靠性的電視機2150。
可以藉由利用外殼2151所具備的操作開關或另行提供的遙控器進行電視機2150的操作。此外，也可以採用在遙控器中設置顯示從該遙控器輸出的資訊的顯示部的結構。
另外，電視機2150採用具備接收機、數據機等的結構。可以藉由利用接收機接收一般的電視廣播。再者，藉由數據機連接到有線或無線方式的通信網路，從而可以進行單向(從發送者到接收者)或雙向(在發送者和接收者之間或在接收者之間等)的資訊通信。
以上，本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而使用。
100‧‧‧基板
102‧‧‧基底膜
103‧‧‧氧化物半導體膜
104‧‧‧氧化物半導體層
104a‧‧‧低電阻區
104b‧‧‧通道形成區
105‧‧‧掩模
106‧‧‧閘極絕緣膜
107‧‧‧導電膜
108‧‧‧閘極電極
109‧‧‧質離子
110‧‧‧第一層間絕緣膜
112‧‧‧第二層間絕緣膜
113‧‧‧溝槽部
114‧‧‧電極
116‧‧‧佈線
120‧‧‧電晶體
702‧‧‧導電膜
703‧‧‧開口部
704‧‧‧氧化物半導體膜
705‧‧‧溝槽部
706‧‧‧電極
708‧‧‧氧化物半導體層
710‧‧‧結構體
720‧‧‧電晶體
1400‧‧‧基板
1406‧‧‧元件隔離絕緣層
1408‧‧‧閘極絕緣膜
1410‧‧‧閘極電極
1416‧‧‧通道形成區
1420‧‧‧雜質區
1424‧‧‧金屬間化合物區
1428‧‧‧絕緣膜
1430‧‧‧絕緣膜
1450‧‧‧第三層間絕緣膜
1453‧‧‧導電層
1454‧‧‧絕緣膜
1456‧‧‧佈線
1460‧‧‧電晶體
1462‧‧‧電晶體
1464‧‧‧電容元件
1550‧‧‧記憶單元
1551‧‧‧記憶單元陣列
1551a‧‧‧記憶單元陣列
1551b‧‧‧記憶單元陣列
1553‧‧‧週邊電路
1600‧‧‧基板
1701‧‧‧電晶體
1702‧‧‧電晶體
1703‧‧‧電晶體
1704‧‧‧電晶體
1705‧‧‧電晶體
1706‧‧‧電晶體
1707‧‧‧X解碼器
1708‧‧‧Y解碼器
1711‧‧‧電晶體
1712‧‧‧儲存電容器
1713‧‧‧X解碼器
1714‧‧‧Y解碼器
1801‧‧‧RF電路
1802‧‧‧類比基帶電路
1803‧‧‧數位基帶電路
1804‧‧‧電池
1805‧‧‧電源電路
1806‧‧‧應用處理器
1807‧‧‧CPU
1808‧‧‧DSP
1809‧‧‧介面
1810‧‧‧快閃記憶體
1811‧‧‧顯示器控制器
1812‧‧‧儲存電路
1813‧‧‧顯示器
1814‧‧‧顯示部
1815‧‧‧源極驅動器
1816‧‧‧閘極驅動器
1817‧‧‧聲頻電路
1818‧‧‧鍵盤
1819‧‧‧觸控感應器
1950‧‧‧儲存電路
1951‧‧‧記憶體控制器
1952‧‧‧記憶體
1953‧‧‧記憶體
1954‧‧‧開關
1955‧‧‧開關
1956‧‧‧顯示器控制器
1957‧‧‧顯示器
2001‧‧‧電池
2002‧‧‧電源電路
2003‧‧‧微處理器
2004‧‧‧快閃記憶體
2005‧‧‧音頻電路
2006‧‧‧鍵盤
2007‧‧‧記憶體電路
2008‧‧‧觸控螢幕
2009‧‧‧顯示器
2010‧‧‧顯示器控制器
2101‧‧‧外殼
2102‧‧‧外殼
2103a‧‧‧第一顯示部
2103b‧‧‧第二顯示部
2104‧‧‧選擇按鈕
2104a‧‧‧選擇按鈕
2104b‧‧‧選擇按鈕
2105‧‧‧鍵盤
2120‧‧‧電子書閱讀器
2121‧‧‧外殼
2122‧‧‧軸部
2123‧‧‧外殼
2125‧‧‧顯示部
2126‧‧‧電源
2127‧‧‧顯示部
2128‧‧‧操作键
2129‧‧‧揚聲器
2130‧‧‧外殼
2131‧‧‧按鈕
2132‧‧‧麥克風
2133‧‧‧顯示部
2134‧‧‧揚聲器
2135‧‧‧影像拍攝用透鏡
2136‧‧‧外部連接端子
2141‧‧‧主體
2142‧‧‧顯示部
2143‧‧‧操作開關
2144‧‧‧電池
2150‧‧‧電視機
2151‧‧‧外殼
2153‧‧‧顯示部
2155‧‧‧支架
在圖式中：圖1A至1C是示出半導體裝置的一個實施例的俯視圖及剖面圖；圖2A至2C是半導體裝置的一個實施例的剖面圖；圖3A至3C是示出半導體裝置的製程的一個例子的剖面圖；圖4A和4B是示出半導體裝置的製程的一個例子的剖面圖；圖5A和5B是示出半導體裝置的製程的一個例子的剖面圖；圖6A和6B是示出半導體裝置的製程的一個例子的剖 面圖；圖7A至7C是示出半導體裝置的一個實施例的俯視圖及剖面圖；圖8A和8B是示出半導體裝置的製程的一個例子的剖面圖；圖9A和9B是示出半導體裝置的製程的一個例子的剖面圖；圖10A和10B是示出半導體裝置的製程的一個例子的剖面圖；圖11是示出半導體裝置的製程的一個例子的剖面圖；圖12A和12B是示出半導體裝置的製程的一個例子的剖面圖；圖13A和13B是示出半導體裝置的製程的一個例子的剖面圖；圖14A至14C是示出半導體裝置的結構的一個例子的圖；圖15A和15B是示出半導體裝置的結構的一個例子的圖；圖16A和16B是示出半導體裝置的結構的一個例子的圖；圖17A和17B是示出半導體裝置的結構的一個例子的圖；圖18是示出半導體裝置的結構的一個例子的圖； 圖19是示出半導體裝置的結構的一個例子的圖；圖20是示出半導體裝置的結構的一個例子的圖；圖21A至21E是示出電子裝置的圖。
100‧‧‧基板
102‧‧‧基底膜
104‧‧‧氧化物半導體層
104a‧‧‧低電阻區
104b‧‧‧通道形成區
106‧‧‧閘極絕緣膜
108‧‧‧閘極電極
110‧‧‧第一層間絕緣膜
112‧‧‧第二層間絕緣膜
114‧‧‧電極
116‧‧‧佈線
120‧‧‧電晶體

Claims (16)

  1. 一種半導體元件，包括：氧化物半導體層，包括：第一低電阻區；第二低電阻區；以及該第一低電阻區與該第二低電阻區之間的通道形成區，其中該通道形成區包括第一側面和相對於該第一側面的第二側面；該氧化物半導體層上的第一絕緣膜；隔著該第一絕緣膜面對該通道形成區的頂面、該第一側面以及該第二側面的閘極電極；該閘極電極上的第二絕緣膜；該第二絕緣膜上的第一電極；以及該第二絕緣膜上的第二電極，其中該第一低電阻區和該第二低電阻區都具有低於該通道形成區的電阻，其中該第一電極藉由該第一絕緣膜和該第二絕緣膜中的第一開口與該第一低電阻區接觸，並且其中該第二電極藉由該第一絕緣膜和該第二絕緣膜中的第二開口與該第二低電阻區接觸。
  2. 根據申請專利範圍第1項之半導體元件，其中該第一電極的側面與該第一低電阻區接觸，並且其中該第二電極的側面與該第二低電阻區接觸。
  3. 根據申請專利範圍第1項之半導體元件， 其中該第一電極的底面設置在該第一低電阻區中，並且其中該第二電極的底面設置在該第二低電阻區中。
  4. 根據申請專利範圍第1項之半導體元件，其中該通道形成區在通道寬度方向上的寬度為1nm以上且60nm以下。
  5. 一種半導體元件，包括：第一電極；第二電極；該第一電極與該第二電極之間的氧化物半導體層，其中該氧化物半導體層包括第一側面和相對於該第一側面的第二側面；該第一電極、該第二電極以及該氧化物半導體層上的第一絕緣膜；隔著該第一絕緣膜面對該氧化物半導體層的頂面、該第一側面以及該第二側面的閘極電極；該閘極電極上的第二絕緣膜；該第二絕緣膜上的第一佈線；以及該第二絕緣膜上的第二佈線，其中該第一電極的側面和該第二電極的側面與該氧化物半導體層接觸，其中該第一佈線藉由該第一絕緣膜和該第二絕緣膜中的第一開口與該第一電極接觸，並且其中該第二佈線藉由該第一絕緣膜和該第二絕緣膜中 的第二開口與該第二電極接觸。
  6. 根據申請專利範圍第5項之半導體元件，其中該氧化物半導體層在通道寬度方向上的寬度為1nm以上且60nm以下。
  7. 一種半導體元件，包括：氧化物半導體層；該氧化物半導體層上的第一絕緣膜；隔著該第一絕緣膜面對該氧化物半導體層的頂面的一部分、該氧化物半導體層的第一側面的一部分以及該氧化物半導體層的第二側面的一部分的閘極電極，其中該第一側面與該第二側面相對；該閘極電極上的第二絕緣膜；該第二絕緣膜上的第一電極；以及該第二絕緣膜上的第二電極，其中該第一電極藉由該第一絕緣膜和該第二絕緣膜中的第一開口與該氧化物半導體層接觸，並且其中該第二電極藉由該第一絕緣膜和該第二絕緣膜中的第二開口與該氧化物半導體層接觸。
  8. 根據申請專利範圍第1、5及7項中任一項之半導體元件，其中該氧化物半導體層包含銦和鋅。
  9. 一種半導體元件的製造方法，包括以下步驟：形成氧化物半導體層；形成覆蓋該氧化物半導體層的第一絕緣膜；形成隔著該第一絕緣膜面對該氧化物半導體層的頂面 的一部分、該氧化物半導體層的第一側面的一部分以及該氧化物半導體層的第二側面的一部分的閘極電極，其中該第一側面與該第二側面相對；在該閘極電極上形成第二絕緣膜；藉由去除該第一絕緣膜的一部分和該第二絕緣膜的一部分形成第一開口和第二開口；以及在該第一開口中形成第一電極並在該第二開口中形成第二電極，其中該第一電極和該第二電極與該氧化物半導體層接觸。
  10. 根據申請專利範圍第9項之半導體元件的製造方法，還包括以下步驟：在形成該閘極電極之後藉由對該氧化物半導體層引入雜質離子來形成第一低電阻區、第二低電阻區以及夾在該第一低電阻區與該第二低電阻區之間的通道形成區，其中該通道形成區與該閘極電極重疊，其中該第一電極與該第一低電阻區接觸，其中該第二電極與該第二低電阻區接觸，並且其中該第一低電阻區和該第二低電阻區都具有低於該通道形成區的電阻。
  11. 根據申請專利範圍第10項之半導體元件的製造方法，其中該雜質離子包括選自N、P、As、Sb、B、Al、Ar、He、Ne、In、F、Cl、Ti以及Zn中的至少一種。
  12. 一種半導體元件的製造方法，包括以下步驟： 形成第一電極和第二電極；形成氧化物半導體層；在該第一電極、該第二電極以及該氧化物半導體層上形成第一絕緣膜；形成隔著該第一絕緣膜面對該氧化物半導體層的頂面、第一側面以及第二側面的閘極電極，其中該第一側面與該第二側面相對；在該閘極電極上形成第二絕緣膜；藉由去除該第一絕緣膜的一部分和該第二絕緣膜的一部分形成第一開口和第二開口；以及在該第一開口中形成第一佈線並在該第二開口中形成第二佈線，其中該第一電極的側面和該第二電極的側面與該氧化物半導體層接觸，其中該第一佈線與該第一電極接觸，並且其中該第二佈線與該第二電極接觸。
  13. 根據申請專利範圍第12項之半導體元件的製造方法，其中該氧化物半導體層藉由以下步驟形成：在該第一電極和該第二電極上且在兩者之間形成氧化物半導體膜；以及去除該氧化物半導體膜的一部分，以使該第一電極的頂面和該第二電極的頂面露出。
  14. 根據申請專利範圍第12項之半導體元件的製造方 法，其中該第一電極和該第二電極藉由以下步驟形成：形成覆蓋該氧化物半導體層的導電膜；以及去除該導電膜的一部分，以使該氧化物半導體層的頂面露出。
  15. 根據申請專利範圍第9或12項之半導體元件的製造方法，其中該氧化物半導體層包含銦和鋅。
  16. 根據申請專利範圍第9或12項之半導體元件的製造方法，其中該氧化物半導體層在通道寬度方向上的寬度為1nm以上且60nm以下。
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