WO2023094941A1 - 半導体装置 - Google Patents

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WO2023094941A1
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oxide
conductor
transistor
region
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山崎舜平
國武寛司
方堂涼太
村川努
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株式会社半導体エネルギー研究所
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • One embodiment of the present invention relates to transistors, semiconductor devices, and electronic devices. Alternatively, one embodiment of the present invention relates to a method for manufacturing a semiconductor device. Alternatively, one aspect of the present invention relates to semiconductor wafers and modules.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are examples of semiconductor devices.
  • a display device (such as a liquid crystal display device or a light-emitting display device), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like can be said to include a semiconductor device in some cases.
  • One aspect of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to a product, a method, or a manufacturing method.
  • One aspect of the invention also relates to a process, machine, manufacture, or composition of matter.
  • a CPU is an assembly of semiconductor elements that are processed from a semiconductor wafer, have semiconductor integrated circuits (at least transistors and memories) that are chipped, and have electrodes that are connection terminals.
  • IC chips Semiconductor circuits (IC chips) such as LSIs, CPUs, and memories are mounted on circuit boards, such as printed wiring boards, and used as one of the components of various electronic devices.
  • transistor is widely applied to electronic devices such as integrated circuits (ICs) and image display devices (also simply referred to as display devices).
  • ICs integrated circuits
  • image display devices also simply referred to as display devices.
  • Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials.
  • Patent Document 1 discloses a low-power-consumption CPU and the like that utilize a characteristic that a transistor including an oxide semiconductor has a small leakage current.
  • Patent Document 2 discloses a memory device or the like that can retain stored data for a long period of time by utilizing the characteristic that a transistor including an oxide semiconductor has low leakage current.
  • An object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated.
  • An object of one embodiment of the present invention is to provide a semiconductor device with favorable electrical characteristics.
  • An object of one embodiment of the present invention is to provide a semiconductor device in which variations in electrical characteristics of transistors are small.
  • An object of one embodiment of the present invention is to provide a highly reliable semiconductor device.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high on-state current.
  • An object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • One embodiment of the present invention is a semiconductor device including a first insulator, a first metal oxide, a first conductor, a second conductor, and a third conductor.
  • the first metal oxide has a first recess, a second recess, and a third recess located between the first recess and the second recess.
  • the first conductor is provided to fill the first recess, and the second conductor is provided to fill the second recess.
  • the top surface of the first conductor and the top surface of the second conductor match or substantially match the top surface of the first metal oxide.
  • the first insulator is arranged inside the third recess.
  • the third conductor is provided over the first insulator and has a region overlapping with the first metal oxide with the first insulator interposed therebetween.
  • One embodiment of the present invention includes a first insulator, a second insulator, a third insulator, a fourth insulator, a first metal oxide, and a second metal oxide.
  • a semiconductor device includes an object, a first conductor, a second conductor, and a third conductor.
  • a first metal oxide, a fourth insulator, and a second metal oxide are provided over the second insulator.
  • the fourth insulator is positioned between the first metal oxide and the second metal oxide.
  • the top surface of the first metal oxide and the top surface of the second metal oxide are level with or substantially level with the top surface of the fourth insulator.
  • a third insulator is provided over the first metal oxide, the fourth insulator, and the second metal oxide.
  • the first metal oxide has a first recess, a second recess, and a third recess located between the first recess and the second recess.
  • the first conductor is provided to fill the first recess
  • the second conductor is provided to fill the second recess.
  • the top surface of the first conductor and the top surface of the second conductor match or substantially match the top surface of the first metal oxide.
  • the third insulator has an opening overlapping the third recess.
  • the first insulator is positioned inside the third recess and the opening.
  • the third conductor is provided over the first insulator and has a region overlapping with the first metal oxide with the first insulator interposed therebetween.
  • the bottom surface of the first recess is located closer to the bottom surface of the first metal oxide than the bottom surface of the third recess, and the bottom surface of the second recess is located closer to the bottom surface of the third recess than the bottom surface of the third recess. It is preferably located on the bottom side of the first metal oxide.
  • the bottom surface of the first recess matches or substantially matches the bottom surface of the third recess in height
  • the bottom surface of the second recess matches the bottom surface of the third recess in height. or roughly match.
  • the bottom surface of the first recess is located closer to the top surface of the first metal oxide than the bottom surface of the third recess, and the bottom surface of the second recess is located closer to the bottom surface of the third recess. More preferably, it is positioned on the upper surface side of the first metal oxide.
  • Another embodiment of the present invention includes a first insulator, a second insulator, a third insulator, a metal oxide, a first conductor, a second conductor, and a third insulator.
  • 3 conductors and a semiconductor device A metal oxide and a third insulator are provided over the second insulator. In top view, the metal oxide is surrounded by a third insulator. The top surface of the metal oxide is level or substantially level with the top surface of the third insulator.
  • the metal oxide has a first recess, a second recess, and a third recess located between the first recess and the second recess.
  • the first conductor is provided to fill the first recess
  • the second conductor is provided to fill the second recess.
  • the top surface of the first conductor and the top surface of the second conductor match or substantially match the top surface of the metal oxide.
  • the first insulator is arranged inside the third recess.
  • the third conductor is provided over the first insulator and has a region overlapping with the metal oxide with the first insulator interposed therebetween.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with little variation in electrical characteristics of transistors can be provided.
  • a semiconductor device with favorable electrical characteristics can be provided.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device with low power consumption can be provided.
  • FIG. 1A is a top view of a semiconductor device which is one embodiment of the present invention.
  • 1B to 1D are cross-sectional views of semiconductor devices that are embodiments of the present invention.
  • FIG. 2 is a cross-sectional view of a semiconductor device which is one embodiment of the present invention.
  • 3A and 3B are cross-sectional views of a semiconductor device that is one embodiment of the present invention.
  • 4A, 4C, and 4E are top views of a semiconductor device that is one embodiment of the present invention.
  • 4B, 4D, and 4F are cross-sectional views of semiconductor devices that are embodiments of the present invention.
  • FIG. 5 is a cross-sectional view of a semiconductor device which is one embodiment of the present invention.
  • FIG. 6A is a top view of a semiconductor device which is one embodiment of the present invention.
  • 6B and 6C are cross-sectional views of semiconductor devices that are embodiments of the present invention.
  • 7A to 7C are top views of semiconductor devices that are embodiments of the present invention.
  • FIG. 8A is a top view of a semiconductor device which is one embodiment of the present invention.
  • 8B to 8D are cross-sectional views of semiconductor devices that are embodiments of the present invention.
  • FIG. 9A is a top view of a semiconductor device which is one embodiment of the present invention.
  • 9B to 9D are cross-sectional views of semiconductor devices that are embodiments of the present invention.
  • FIG. 10A is a top view of a semiconductor device which is one embodiment of the present invention.
  • FIG. 10B to 10D are cross-sectional views of semiconductor devices that are embodiments of the present invention.
  • FIG. 11A is a top view of a semiconductor device which is one embodiment of the present invention.
  • 11B to 11D are cross-sectional views of semiconductor devices that are one embodiment of the present invention.
  • FIG. 12A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 12B to 12D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 13A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 13B to 13D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 14A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 14B to 14D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 15A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 15B to 15D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 16A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 16B to 16D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 15A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 16B to 16D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 17A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 17B to 17D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 18A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 18B to 18D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 19A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 19B to 19D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 19A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 19B to 19D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 20A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 20B to 20D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 21A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 21B to 21D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 22A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 22B to 22D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 21A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 22B to 22D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 23 is a top view illustrating a microwave processing apparatus according to one embodiment of the present invention.
  • FIG. 24 is a cross-sectional schematic diagram illustrating a microwave processing apparatus according to one embodiment of the present invention.
  • FIG. 25 is a cross-sectional schematic diagram illustrating a microwave processing apparatus according to one embodiment of the present invention.
  • FIG. 26 is a schematic diagram illustrating a microwave processing device according to one embodiment of the present invention.
  • FIG. 27A is a top view of a semiconductor device according to one embodiment of the present invention.
  • 27B and 27C are cross-sectional views of a semiconductor device that is one embodiment of the present invention.
  • FIG. 28 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 29 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 30A is a block diagram illustrating a configuration example of a storage device according to one embodiment of the present invention.
  • FIG. 30B is a perspective view illustrating a configuration example of a memory device according to one embodiment of the present invention.
  • 31A to 31H are circuit diagrams illustrating configuration examples of memory devices according to one embodiment of the present invention.
  • 32A and 32B are schematic diagrams of a semiconductor device according to one embodiment of the present invention.
  • 33A and 33B are diagrams illustrating an example of an electronic component.
  • 34A to 34E are schematic diagrams of a memory device according to one embodiment of the present invention.
  • 35A to 35H are diagrams illustrating electronic devices according to one embodiment of the present invention.
  • top views also referred to as “plan views”
  • perspective views also referred to as “plan views”.
  • description of some hidden lines may be omitted.
  • the ordinal numbers such as first and second are used for convenience and do not indicate the order of steps or the order of stacking. Therefore, for example, “first” can be appropriately replaced with “second” or “third”. Also, the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one aspect of the present invention.
  • connection relationships other than the connection relationships shown in the drawings or the text are not limited to the predetermined connection relationships, for example, the connection relationships shown in the drawings or the text.
  • X and Y are objects (for example, devices, elements, circuits, wiring, electrodes, terminals, conductive films, layers, etc.).
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a region in which a channel is formed (hereinafter also referred to as a channel formation region) is provided between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode).
  • a current can flow between the source and the drain through the formation region.
  • a channel formation region means a region where current mainly flows.
  • the function of the source or drain may be switched when using transistors of different polarities or when the direction of current changes in circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” can be used interchangeably in some cases.
  • the channel length is, for example, a region in which a semiconductor (or a portion of the semiconductor in which current flows when the transistor is on) overlaps with a gate electrode in a top view of a transistor, or the source length in a channel formation region.
  • channel lengths in one transistor do not always have the same value in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one value, maximum value, minimum value, or average value in the channel forming region.
  • the channel width is, for example, a region in which a semiconductor (or a portion of the semiconductor in which current flows when the transistor is on) overlaps with a gate electrode in a top view of a transistor, or a channel formation region in the channel length direction.
  • a channel width in a region where a channel is actually formed (hereinafter also referred to as an “effective channel width”) and a channel width shown in a top view of a transistor ( hereinafter also referred to as “apparent channel width”) may be different.
  • the effective channel width becomes larger than the apparent channel width, and its influence cannot be ignored.
  • the proportion of the channel formation region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
  • channel width may refer to the apparent channel width.
  • channel width may refer to the effective channel width.
  • the channel length, channel width, effective channel width, or apparent channel width can be determined by analyzing cross-sectional TEM images, for example.
  • impurities in a semiconductor refer to, for example, substances other than the main components that constitute the semiconductor.
  • an element whose concentration is less than 0.1 atomic percent can be said to be an impurity.
  • the inclusion of impurities may cause, for example, an increase in the defect level density of the semiconductor, a decrease in crystallinity, and the like.
  • impurities that change the characteristics of the semiconductor include, for example, group 1 elements, group 2 elements, group 13 elements, group 14 elements, group 15 elements, and oxide semiconductors.
  • transition metals other than the main component such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • water may also function as an impurity.
  • oxygen vacancies also referred to as V 2 O 3
  • silicon oxynitride contains more oxygen than nitrogen as its composition.
  • Silicon nitride oxide contains more nitrogen than oxygen in its composition.
  • aluminum oxynitride has a higher content of oxygen than nitrogen as its composition.
  • aluminum oxynitride has a composition in which the content of nitrogen is higher than that of oxygen.
  • hafnium oxynitride has a higher content of oxygen than nitrogen as its composition.
  • hafnium oxynitride has a composition in which the content of nitrogen is higher than that of oxygen.
  • insulator can be replaced with an insulating film or an insulating layer.
  • conductor can be replaced with a conductive film or a conductive layer.
  • semiconductor can be interchanged with a semiconductor film or a semiconductor layer.
  • parallel means a state in which two straight lines are arranged at an angle of -10 degrees or more and 10 degrees or less. Therefore, the case of ⁇ 5 degrees or more and 5 degrees or less is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of -30 degrees or more and 30 degrees or less.
  • Perfect means that two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, the case of 85 degrees or more and 95 degrees or less is also included.
  • substantially perpendicular means a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • a metal oxide is a metal oxide in a broad sense.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OSs), and the like.
  • oxide semiconductors also referred to as oxide semiconductors or simply OSs
  • an OS transistor can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • the term “normally-off” means that the drain current per 1 ⁇ m of the channel width flowing through the transistor when no potential is applied to the gate or when a ground potential is applied to the gate is 1 ⁇ 10 ⁇ 1 at room temperature. 20 A or less, 1 ⁇ 10 ⁇ 18 A or less at 85° C., or 1 ⁇ 10 ⁇ 16 A or less at 125° C.
  • Voltage is a potential difference from a reference potential.
  • the reference potential is ground potential
  • “voltage” can be replaced with “potential”. Note that the ground potential does not necessarily mean 0V.
  • the potential is relative, and when the reference potential changes, the potential applied to the wiring, the potential applied to the circuit, etc., and the potential output from the circuit etc. also change.
  • the heights are the same or approximately the same” refers to a configuration in which the heights from a reference surface (for example, a flat surface such as a substrate surface) are equal in cross-sectional view.
  • planarization processing typically CMP processing
  • CMP processing may expose the surface of a single layer or multiple layers.
  • the surfaces to be CMP-processed have the same height from the reference surface.
  • the heights of the layers may differ depending on the processing equipment, processing method, or material of the surface to be processed during the CMP processing. In this specification and the like, this case is also treated as "the height matches or roughly matches".
  • the height of the top surface of the first layer and the height of the second layer When the difference in height from the upper surface of the layer is 20 nm or less, it is also said that the heights are the same or approximately the same.
  • the ends match or roughly match means that at least part of the outline overlaps between the laminated layers when viewed from the top.
  • the upper layer and the lower layer may be processed with the same mask pattern, or partially with the same mask pattern.
  • the contours do not overlap, and the upper contour may be positioned inside the lower contour, or the upper contour may be positioned outside the lower contour. “match or approximate match”.
  • a semiconductor device which is one embodiment of the present invention includes a transistor.
  • FIGS. 1A to 1D are top and cross-sectional views of a semiconductor device having transistor 10.
  • FIG. 1A is a top view of the semiconductor device.
  • 1B to 1D are cross-sectional views of the semiconductor device.
  • FIG. 1B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 1A, and is also a cross-sectional view of the transistor 10 in the channel length direction.
  • 1C is a cross-sectional view of the portion indicated by the dashed-dotted line A3-A4 in FIG.
  • FIG. 1A is also a cross-sectional view of the transistor 10 in the channel width direction.
  • FIG. 1D is sectional drawing of the site
  • transistor 10 As shown in FIGS. 1A-1D, transistor 10 includes oxide 30 , conductor 42 a , conductor 42 b , insulator 50 and conductor 60 .
  • the oxide 30 has a first recess, a second recess and a third recess.
  • the recess includes, for example, an opening, a groove, a slit, and the like.
  • the third recess is located between the first recess and the second recess in the channel length direction of the transistor 10 . Note that in a cross-sectional view in the channel length direction, the height of the top surface of the region overlapping the third recess (or the conductor 60) of the oxide 30 is between the first recess and the third recess of the oxide 30. and the top surface of the region between the second and third recesses of oxide 30 .
  • the region of the oxide 30 that overlaps with the third recess (or the conductor 60) has an upwardly convex shape. That is, the third concave portion can be said to be a saddle portion.
  • the saddle has a recess when viewed from a certain direction (for example, the direction in which the conductor 60 extends).
  • the saddle that is in contact shall be referred to as the third recess.
  • the conductor 42 a is provided so as to fill the first concave portion of the oxide 30
  • the conductor 42 b is provided so as to fill the second concave portion of the oxide 30 . Therefore, it can be said that the third concave portion of the oxide 30 is positioned between the conductor 42a and the conductor 42b in the channel length direction of the transistor 10 .
  • top surface of the conductor 42a and the top surface of the conductor 42b match or substantially match the top surface of the oxide 30 respectively.
  • the top surface shape of the conductors 42a and 42b has a polygonal shape with rounded corners, but the top surface shape is not limited to this.
  • the top surface shape may be polygonal, elliptical, circular, or the like.
  • the polygon is a quadrilateral, but the polygon may be a triangle, a pentagon, or other shape other than a quadrilateral.
  • the top surface shape of the first recessed portion of the oxide 30 matches the top surface shape of the conductor 42a
  • the top surface shape of the second recessed portion of the oxide 30 matches the top surface shape of the conductor 42b.
  • the insulator 80 is provided with openings reaching the oxide 30 .
  • the opening also has a region that overlaps with the third recess that the oxide 30 has. In other words, the third recess overlaps the opening provided in the insulator 80 .
  • An insulator 50 and a conductor 60 are arranged inside the opening and the third recess. That is, the conductor 60 is provided on the insulator 50 .
  • the conductor 60 has a region overlapping with the oxide 30 with the insulator 50 interposed therebetween.
  • the insulator 50 has a region in contact with the side surface of the conductor 60 and a region in contact with the bottom surface of the conductor 60 .
  • the conductor 60 functions as a gate electrode.
  • Insulator 50 also functions as a gate insulator.
  • the gate insulator is sometimes called a gate insulating layer or a gate insulating film.
  • the conductor 42a functions as one of the source electrode and the drain electrode
  • the conductor 42b functions as the other of the source electrode and the drain electrode.
  • At least part of the region of the oxide 30 overlapping with the conductor 60 functions as a channel formation region.
  • the transistor 10 preferably uses a metal oxide functioning as a semiconductor (hereinafter also referred to as an oxide semiconductor) for the oxide 30 including the channel formation region.
  • a metal oxide functioning as a semiconductor hereinafter also referred to as an oxide semiconductor
  • the bandgap of the metal oxide that functions as a semiconductor is preferably 2 eV or more, more preferably 2.5 eV or more.
  • the off-state current of the transistor can be reduced by using a metal oxide with a large bandgap. Note that an off-state current is a current that flows between a source and a drain when a transistor is in an off state.
  • the oxide 30 preferably has crystallinity.
  • CAAC-OS c-axis aligned crystal oxide semiconductor
  • CAAC-OS is a metal oxide that has a dense structure with high crystallinity and few impurities and defects (such as oxygen vacancies).
  • heat treatment is performed at a temperature at which the metal oxide is not polycrystallized (for example, 400° C. or more and 600° C. or less), so that the CAAC-OS has a dense structure with higher crystallinity.
  • a temperature at which the metal oxide is not polycrystallized for example, 400° C. or more and 600° C. or less
  • FIGS. 1A to 1D show a structure in which the oxide 30 is a single layer, the present invention is not limited to this, and a laminated structure of two or more layers may be used.
  • FIG. 2 shows an enlarged view of the vicinity of the channel forming region in FIG. 1B.
  • Oxide 30 has region 30n1, region 30n2, and region 30i. Moreover, at least a part of the region 30i overlaps the conductor 60 .
  • Region 30i is located between region 30n1 and region 30n2.
  • Region 30n1 is located between conductor 42a and region 30i, and region 30n2 is located between conductor 42b and region 30i. In other words, region 30i is located in the region between conductors 42a and 42b.
  • At least part of the region 30i functions as a channel forming region of the transistor 10.
  • At least part of the region 30n1 functions as one of the source region and the drain region of the transistor 10, and at least part of the region 30n2 functions as the other of the source region and the drain region of the transistor 10.
  • region 30i has less oxygen vacancies or a lower impurity concentration than the regions 30n1 and 30n2, and is therefore a high resistance region with a low carrier concentration.
  • region 30i can be said to be i-type (intrinsic) or substantially i-type.
  • the carrier concentration of the region 30i is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , and less than 1 ⁇ 10 16 cm ⁇ 3 is more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , even more preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the region 30i it can be set to 1 ⁇ 10 ⁇ 9 cm ⁇ 3 , for example.
  • the regions 30n1 and 30n2 are regions with a large amount of oxygen vacancies or a high concentration of impurities such as hydrogen, nitrogen, and metal elements, so that the carrier concentration is increased and the resistance is lowered. That is, the regions 30n1 and 30n2 are n-type regions having a higher carrier concentration and a lower resistance than the region 30i.
  • the carrier concentration is equal to or lower than the carrier concentration of the regions 30n1 and 30n2, and equal to or higher than the carrier concentration of the region 30i.
  • a region may be formed. That is, the region functions as a junction region between the region 30i and the region 30n1 or the region 30n2.
  • the bonding region may have a hydrogen concentration equal to or lower than the hydrogen concentration of the regions 30n1 and 30n2 and equal to or higher than the hydrogen concentration of the region 30i.
  • the bonding region may have oxygen vacancies equal to or less than those of the regions 30n1 and 30n2 and equal to or greater than those of the region 30i.
  • concentrations of metal elements and impurity elements such as hydrogen and nitrogen detected in each region are not limited to stepwise changes for each region, and may change continuously within each region. In other words, it is sufficient if the concentration of impurity elements such as hydrogen and nitrogen is reduced in a region closer to the channel formation region.
  • a region that functions as a source region or a drain region is preferably large. Specifically, the area of the region where the conductor 42a or the conductor 42b is in contact with the oxide 30 is preferably large. By increasing the size of the region, the contact resistance between the source or drain electrode and the oxide semiconductor can be reduced, and the on-state characteristics of the transistor can be improved.
  • the conductor 42a is provided so as to fill the first recess formed in the oxide 30, and the conductor 42b is provided so as to fill the second recess formed in the oxide 30. and
  • the conductor 42a or the conductor 42b and the oxide 30 are in contact with each other without increasing the areas of the conductor 42a and the conductor 42b in top view.
  • the area of the region can be increased. Therefore, it is possible to reduce the contact resistance between the source electrode or the drain electrode and the oxide semiconductor, improve the on-characteristics of the transistor, and achieve miniaturization or high integration of the semiconductor device having the transistor.
  • the extraction of oxygen from the CAAC-OS is more likely to occur on the sides of the CAAC-OS than on the top of the CAAC-OS.
  • conductors 42a and 42b are respectively located in the sidewalls of the first recess and in the second recess. contact with the side wall of the recess.
  • the conductor 42a and the conductor 42b are in contact with the sides of the CAAC-OS.
  • oxygen is easily extracted in the region 30n1 in contact with the conductor 42a and in the region 30n2 in contact with the conductor 42b. Therefore, the regions 30n1 and 30n2 have a lower resistance than the region 30i and can be n-type.
  • region 30i is in contact with the insulator 50. Oxygen vacancies in the region 30i are reduced by supplying oxygen contained in the insulator 50 to the region 30i. Therefore, region 30i has a higher resistance than regions 30n1 and 30n2, and can be i-type (intrinsic) or substantially i-type.
  • the region 30i functioning as a channel forming region can be i-type or substantially i-type, and the regions 30n1 and 30n2 functioning as a source region or drain region can be n-type.
  • a semiconductor device having electrical characteristics can be provided.
  • a semiconductor device having good electrical characteristics can be provided. Further, a semiconductor device that can be miniaturized or highly integrated can be provided. In addition, a semiconductor device that can be miniaturized or highly integrated while having favorable electrical characteristics can be provided.
  • the bottom surface of conductor 42a is located below the bottom surface of insulator 50 in the region overlapping oxide 30, and the bottom surface of conductor 42b is located below the bottom surface of insulator 50 in the region overlapping oxide 30, as shown in FIG. 1B. , below the bottom surface of the insulator 50 in the region overlapping the oxide 30 .
  • the bottom surface of the first recess of the oxide 30 is positioned closer to the bottom surface of the oxide 30 than the bottom surface of the third recess of the oxide 30, and the bottom surface of the second recess of the oxide 30 is located closer to the bottom surface of the oxide 30 than the bottom surface of the third concave portion of the oxide 30 .
  • the positional relationship between the bottom surfaces of the conductors 42a and 42b and the bottom surface of the insulator 50 in the region overlapping with the oxide 30 is not limited to the above.
  • the bottom surface of conductor 42a and the bottom surface of conductor 42b may each be flush or nearly flush with the bottom surface of insulator 50 in the region overlapping oxide 30.
  • the bottom surface of the first recess and the bottom surface of the second recess may match or substantially match the bottom surface of the third recess in height.
  • the processing conditions for the oxide 30 when forming the first recess and the second recess and the processing conditions for the oxide 30 when forming the third recess are set to be the same. It is possible to reduce variations in the depth of the recess.
  • the channel length is the distance between the source electrode and the drain electrode, and the channel length can be easily controlled, which is preferable.
  • the bottom surface of conductor 42a is above the bottom surface of insulator 50 in the region overlapping oxide 30, and the bottom surface of conductor 42b overlaps oxide 30. It may be located above the bottom surface of the insulator 50 of the region.
  • the bottom surface of the first recess is closer to the top surface of oxide 30 than the bottom surface of the third recess
  • the bottom surface of the second recess is closer to the top surface of oxide 30 than the bottom surface of the third recess.
  • the effective channel length also referred to as effective channel length
  • the semiconductor device that can be miniaturized or highly integrated can be provided.
  • the short-channel effect is the deterioration of electrical characteristics that becomes apparent as transistors are miniaturized (reduced channel length).
  • the short channel effect is due to the electric field effect of the drain extending to the source.
  • Specific examples of the short channel effect include a decrease in threshold voltage, an increase in subthreshold swing value (S value), and an increase in leakage current.
  • the S value refers to the amount of change in gate voltage in the sub-threshold region that changes the drain current by one digit with a constant drain voltage.
  • 3A and 3B are cross-sectional views of the portion indicated by the dashed-dotted line A1-A2 in FIG. 1A, and are also cross-sectional views of the transistor 10 in the channel length direction.
  • a semiconductor device of one embodiment of the present invention includes an insulator 20 over a substrate (not shown), a transistor 10 over the insulator 20, and an insulator 80 over the transistor 10. , an insulator 35a and an insulator 35b.
  • the insulator 35a, the insulator 35b, and the insulator 80 function as interlayer films.
  • a conductor 46a electrically connected to the conductor 42a and a conductor 46b electrically connected to the conductor 42b are provided.
  • the distance from the bottom surface of the third concave portion of the oxide 30 to the top surface of the insulator 20 must be kept at a certain level or more. For example, if the third recess reaches the upper surface of the insulator 20, it cannot have a channel forming region. In addition, since it may be difficult to form the CAAC structure in the oxide 30 near the insulator 20, if the distance is short, the channel formation region may not have the CAAC structure. Therefore, the distance is set to 2 nm or more, preferably 3 nm or more, and more preferably 5 nm or more. By increasing the distance, the effective channel width is increased, and the on-characteristics of the transistor 10 can be improved.
  • the distance is set to 500 nm or less, preferably 200 nm or less, more preferably 150 nm or less, and even more preferably 100 nm or less.
  • the side walls of the first recess of the oxide 30 and the side walls of the second recess of the oxide 30 may be tapered.
  • a tapered shape refers to a shape in which at least a part of the side surface of the structure is inclined with respect to the substrate surface.
  • the angle formed by the inclined side surface and the substrate surface (hereinafter sometimes referred to as taper angle) is preferably less than 90°.
  • the side wall may have a taper angle of, for example, 60° or more and less than 90°.
  • the structure is not limited to the above, and the sidewall may be substantially perpendicular to the bottom surface of the oxide 30 .
  • the sidewall may be substantially perpendicular to the bottom surface of the oxide 30 .
  • the side walls of the third recess in the oxide 30 and the side walls of the opening in the insulator 80 may be tapered.
  • the sidewall may have a taper angle of, for example, 60° or more and less than 90°.
  • the structure is not limited to the above, and the sidewall may be substantially perpendicular to the bottom surface of the oxide 30 .
  • the sidewall may be substantially perpendicular to the bottom surface of the oxide 30 .
  • the width of the oxide 30 in the region overlapping with the conductor 60 is the same as the width of the oxide 30 in the region not overlapping with the conductor 60.
  • the present invention is not limited to this.
  • FIG. 4A and 4B show a top view and a cross-sectional view of a semiconductor device having a transistor in which the shape of the oxide 30 is different from that of the transistor 10 shown in FIGS. 1A to 1D.
  • FIG. 4A is a top view of the semiconductor device.
  • FIG. 4B is a cross-sectional view of the semiconductor device.
  • 4B is a cross-sectional view of the portion indicated by the dashed-dotted line A3-A4 in FIG. 4A, and is also a cross-sectional view of the transistor 10 in the channel width direction.
  • FIG. 4A and a cross-sectional view of the semiconductor device indicated by the dashed-dotted line A5-A6 in FIG. 4A are shown in FIG. 1B. It matches the cross-sectional view of the semiconductor device and the cross-sectional view of the semiconductor device shown in FIG. 1D. Also, in the top view of FIG. 4A, some elements are omitted for clarity of illustration.
  • the width of the oxide 30 in the region overlapping with the conductor 60 is greater than the width of the oxide 30 in the region not overlapping with the conductor 60. may also be narrower. This is because part of the side surface of the oxide 30 that overlaps with the opening of the insulator 80 may be removed when the third recess is formed in the oxide 30 .
  • the semiconductor device shown in FIGS. 1A to 1D has a configuration in which the width of the oxide 30 in the channel width direction is larger than the width of the conductors 42a and 42b in the channel width direction. have.
  • the present invention is not limited to this.
  • FIG. 4C and 4D show a top view and a cross-sectional view of a semiconductor device having a transistor in which the conductors 42a and 42b and the oxide 30 are different in structure from the transistor 10 shown in FIGS. 1A to 1D.
  • FIG. 4C is a top view of the semiconductor device.
  • FIG. 4D is a cross-sectional view of the semiconductor device.
  • FIG. 4D is a cross-sectional view of the portion indicated by the dashed-dotted line A5-A6 in FIG. 4C.
  • a cross-sectional view of the semiconductor device indicated by the dashed-dotted line A1-A2 in FIG. 4C and a cross-sectional view of the semiconductor device indicated by the dashed-dotted line A3-A4 in FIG. 4C are shown in FIG. 1B. It matches the cross-sectional view of the semiconductor device and the cross-sectional view of the semiconductor device shown in FIG. 1C. Also, in the top view of FIG. 4C, some elements are omitted for
  • the width of the oxide 30 in the channel width direction may match or substantially match the width of the conductors 42a and 42b in the channel width direction.
  • the curved regions of the upper surface shapes of the conductors 42a and 42b are reduced, and the areas of the mutually facing side surfaces of the conductors 42a and 42b are increased. Therefore, the regions functioning as the source region and the drain region are increased, the on-current of the transistor can be increased, and the frequency characteristics can be improved.
  • FIG. 4E and 4F show a top view and a cross-sectional view of a semiconductor device having a transistor in which the conductors 42a and 42b and the oxide 30 are different in structure from the transistor 10 shown in FIGS. 1A to 1D.
  • FIG. 4E is a top view of the semiconductor device.
  • FIG. 4F is a cross-sectional view of the semiconductor device.
  • FIG. 4F is a cross-sectional view of the portion indicated by the dashed-dotted line A5-A6 in FIG. 4E.
  • a cross-sectional view of the semiconductor device indicated by the dashed-dotted line A1-A2 in FIG. 4E and a cross-sectional view of the semiconductor device indicated by the dashed-dotted line A3-A4 in FIG. 4E are shown in FIG. 1B. It matches the cross-sectional view of the semiconductor device and the cross-sectional view of the semiconductor device shown in FIG. 1C.
  • some elements are omitted for clarity of illustration.
  • the width of the oxide 30 in the channel width direction may be smaller than the width of the conductors 42a and 42b in the channel width direction.
  • each of the conductors 42a and 42b has a region overlapping with the insulator 35a and a region overlapping with the insulator 35b.
  • an In-M-Zn oxide containing indium, element M and zinc (element M is aluminum, gallium, yttrium, tin, boron, silicon, vanadium, beryllium, copper, titanium, iron, nickel , germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt, etc.).
  • an In--M oxide, an In--Zn oxide, or an indium oxide may be used as the oxide 30, an In--M oxide, an In--Zn oxide, or an indium oxide may be used.
  • the conductors 42a and 42b it is preferable to use a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen.
  • the conductive material include a conductive material containing nitrogen and a conductive material containing oxygen. Thereby, it is possible to suppress the decrease in the conductivity of the conductors 42a and 42b.
  • the conductors 42a and 42b contain at least a metal element and nitrogen.
  • Examples of the conductors 42a and 42b include nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, nitrides containing tantalum and aluminum, and nitrides containing titanium and aluminum. It is preferable to use an object or the like. Alternatively, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, or the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even after absorbing oxygen.
  • the conductors 42a and 42b it is particularly preferable to use a nitride containing tantalum or a nitride containing titanium as the conductors 42a and 42b.
  • the conductors 42a and 42b contain tantalum or titanium and nitrogen.
  • hydrogen contained in the oxide 30 or the like may diffuse into the conductor 42a or the conductor 42b.
  • hydrogen contained in the oxide 30 or the like easily diffuses into the conductor 42a or the conductor 42b, and the diffused hydrogen It may bond with nitrogen contained in 42a or conductor 42b. That is, hydrogen contained in the oxide 30 or the like might be absorbed by the conductor 42a or the conductor 42b.
  • the sheet resistance of the oxide 30 in the region in contact with the conductor 42a or the conductor 42b may decrease.
  • the carrier concentration may increase. Therefore, the resistance of the oxide 30 in the region overlapping with the conductor 42a or the conductor 42b can be reduced in a self-aligning manner.
  • FIGS. 1A to 1D show the configuration in which the conductor 42a and the conductor 42b are single layers, the present invention is not limited to this, and a laminated structure of two or more layers may be used.
  • the insulator 50 it is preferable to use an insulator that easily transmits oxygen. With such a configuration, oxygen contained in the insulator 80 can be supplied to the region 30 i through the insulator 50 .
  • the insulator 50 is made of, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having vacancies. etc. can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 50 contains at least oxygen and silicon.
  • the concentration of impurities such as water and hydrogen in the insulator 50 is reduced.
  • the thickness of the insulator 50 is preferably 0.1 nm or more and 20 nm or less, more preferably 0.5 nm or more and 15 nm or less.
  • the thickness of the insulator 50 is preferably from 0.5 nm to 10 nm, more preferably from 0.5 nm to 5 nm.
  • the insulator 50 may at least partially have a region with the film thickness as described above.
  • FIGS. 1A to 1D show a structure in which the insulator 50 is a single layer, the present invention is not limited to this, and a laminated structure of two or more layers may be used.
  • the conductor 60 preferably uses a conductive material whose main component is tungsten, copper, or aluminum. Also, the conductor 60 may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material.
  • the difference between the height of the bottom surface of the conductor 60 in the region that does not overlap with the oxide 30 and the height of the bottom surface of the oxide 30 with respect to the top surface of the insulator 20 is the insulation equal to the film thickness of the body 50;
  • the bottom surface of the conductor 60 in a region that does not overlap with the oxide 30 in the channel width direction of the transistor 10 is the bottom surface of the oxide 30 (the top surface of the insulator 20).
  • the conductor 60 functioning as a gate electrode covers the side surface and top surface of the channel formation region of the oxide 30 with the insulator 50 interposed therebetween. Easier to work. Therefore, it is possible to increase the ON current of the transistor 10 and improve the frequency characteristic.
  • the insulator 20 preferably functions as a barrier insulating film that suppresses diffusion of impurities such as water and hydrogen from the substrate side into the transistor 10 . Therefore, the insulator 20 has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2 etc.), copper atoms. It is preferable to use an insulating material (through which the impurities are less likely to permeate). Alternatively, it is preferable to use an insulating material that has a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (through which oxygen hardly permeates).
  • oxygen for example, at least one of oxygen atoms and oxygen molecules
  • a barrier insulating film refers to an insulating film having barrier properties.
  • barrier property refers to the function of suppressing the diffusion of the corresponding substance (also referred to as “low permeability”).
  • the corresponding substance has the function of capturing and fixing (also called gettering).
  • the insulator 20 it is preferable to use an insulator having a function of suppressing diffusion of impurities such as water and hydrogen, and oxygen.
  • the insulator 20 can be formed using aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, silicon nitride oxide, or the like.
  • an insulator with a higher hydrogen barrier property may be used as the insulator 20 .
  • an insulator having a high function of trapping hydrogen and fixing hydrogen may be used.
  • the insulator 20 it is preferable to use aluminum oxide, magnesium oxide, or the like as the insulator 20 . This can prevent impurities such as water and hydrogen from diffusing into the transistor 10 from the substrate side through the insulator 20 . Alternatively, diffusion of oxygen contained in the oxide 30 to the substrate side through the insulator 20 can be suppressed.
  • an oxide having an amorphous structure as the insulator 20 .
  • metal oxides such as AlO x (x is any number greater than 0) or MgO y (y is any number greater than 0).
  • Oxygen atoms in metal oxides having such an amorphous structure have dangling bonds, and the dangling bonds sometimes have the property of capturing or fixing hydrogen.
  • hydrogen contained in the transistor 10 or hydrogen existing around the transistor 10 is captured or fixed. be able to.
  • it is preferable to capture or fix hydrogen contained in the channel formation region of transistor 10 By using a metal oxide having an amorphous structure as a component of the transistor 10 or providing it around the transistor 10, the transistor 10 and a semiconductor device with favorable characteristics and high reliability can be manufactured.
  • the insulator 20 preferably has an amorphous structure, but may partially have a polycrystalline region.
  • the insulator 20 may have a multi-layer structure in which a layer having an amorphous structure and a layer having a polycrystalline structure are laminated.
  • a laminated structure in which a layer of polycrystalline structure is formed on a layer of amorphous structure may be used.
  • FIGS. 1A to 1D show a structure in which the insulator 20 is a single layer, the present invention is not limited to this, and a laminated structure of two or more layers may be used.
  • An oxide 30, an insulator 35a, and an insulator 35b are provided on the insulator 20.
  • the oxide 30 is provided between the insulator 35a and the insulator 35b.
  • the insulators 35a and 35b are provided so as to sandwich the oxide 30 when viewed from above.
  • the top surface of the oxide 30 matches or substantially matches the top surface of the insulator 35a and the top surface of the insulator 35b.
  • the insulator 80 is provided over the oxide 30, the conductor 42a, the conductor 42b, the insulator 35a, and the insulator 35b.
  • the insulator 80 it is preferable to use an insulator containing oxygen that is desorbed by heating (hereinafter sometimes referred to as excess oxygen).
  • the insulator 80 is, for example, an oxide containing silicon such as silicon oxide, silicon oxynitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having vacancies. is preferably used.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having holes is preferable because a region containing excess oxygen can be easily formed.
  • the dielectric constant is low.
  • the silicon-containing oxides described above are preferred because they are materials with low dielectric constants.
  • the concentrations of impurities such as water and hydrogen in the insulators 35a, 35b, and 80 are preferably reduced.
  • the conductors 46a and 46b function as wiring.
  • a conductive material containing tungsten, copper, or aluminum as its main component is preferably used for the conductors 46a and 46b.
  • each of the conductors 46a and 46b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material.
  • FIG. 1A and 1D show a configuration in which the bottom surface of the conductor 42a and the bottom surface of the conductor 42b are located above the bottom surface of the oxide 30.
  • FIG. In other words, the bottom surface of the first recessed portion of oxide 30 and the bottom surface of the second recessed portion of oxide 30 are located above the bottom surface of oxide 30 .
  • the present invention is not limited to this.
  • conductors 42a and 42b may contact the top surface of insulator 20, as shown in FIG.
  • the first recess and the second recess may reach insulator 20 .
  • the insulator 20 as an etching stopper film when forming the first recess and the second recess, the first recess and the second recess can be easily formed.
  • the semiconductor device shown in FIGS. 1A to 1D has a configuration in which the insulator 80 is positioned between the conductor 46a and the insulator 50, and the insulator 80 is positioned between the conductor 46b and the insulator 50.
  • the present invention is not limited to this.
  • FIG. 6A and 6B show a top view and a cross-sectional view of a semiconductor device having a transistor in which the structure of the conductors 46a and 46b is different from that of the transistor 10 shown in FIGS. 1A to 1D.
  • FIG. 6A is a top view of the semiconductor device.
  • FIG. 6B is a cross-sectional view of the semiconductor device.
  • FIG. 6B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 6A.
  • a cross-sectional view of the semiconductor device indicated by the dashed-dotted line A3-A4 in FIG. 6A and a cross-sectional view of the semiconductor device indicated by the dashed-dotted line A5-A6 in FIG. 6A are shown in FIG. 1C. It matches the cross-sectional view of the semiconductor device and the cross-sectional view of the semiconductor device shown in FIG. 1D.
  • some elements are omitted for clarity of illustration.
  • the conductors 46a and 46b may be in contact with the insulator 50, as shown in FIGS. 6A and 6B. At this time, the sidewalls of the opening of the insulator 80 and the side surfaces of the conductor 46a are aligned or substantially aligned, and the sidewalls of the opening of the insulator 80 and the side surfaces of the conductor 46b are aligned or substantially aligned. With such a configuration, the conductor 60 can be reliably arranged in the region between the conductor 46a and the conductor 46b without being aligned.
  • the contact of the conductor 46a and the insulator 50 may oxidize the side surface of the conductor 46a and form the insulator 47a.
  • the distance between the conductor 46a and the conductor 60 is increased, and the parasitic capacitance between the conductor 46a and the conductor 60 can be reduced.
  • the side surface of the conductor 46b may be oxidized to form an insulator 47b.
  • the parasitic capacitance between the conductor 46b and the conductor 60 can be reduced.
  • the semiconductor device shown in FIGS. 1A to 1D has a configuration including one transistor 10.
  • FIG. 7A shows a top view of a semiconductor device having a plurality of transistors.
  • the x-direction shown in FIG. 7A is parallel to the channel length direction of the transistor, and the y-direction is perpendicular to the x-direction. Note that some elements are omitted in the top view of FIG. 7A for clarity of illustration.
  • the semiconductor device shown in FIG. 7A has a plurality of transistors arranged in a matrix. Also, a plurality of conductors 60 are provided extending in the y direction. Note that each of the plurality of transistors has the same configuration as the transistor 10 shown in FIGS. 1A to 1D. Also, the transistor 10a shown in FIG. 7A is one of the plurality of transistors. A transistor 10b shown in FIG. 7A is another one of the plurality of transistors, and is adjacent to the transistor 10a in the y direction.
  • the semiconductor device shown in FIG. 7A has an insulator 35 between the oxide 30 of the transistor 10a and the oxide 30 of the transistor 10b when viewed from above.
  • the oxide 30 included in the transistor 10a is separated from the oxide 30 included in the transistor 10b.
  • the insulator 35 shown in FIG. 7A corresponds to the insulator 35a or the insulator 35b included in the semiconductor device shown in FIGS. 1A to 1D.
  • the semiconductor device shown in FIG. 7A has an insulator 35 between transistors adjacent in the y direction. Further, the semiconductor device shown in FIG. 7A has a configuration in which oxides 30 are separated between transistors adjacent to each other in the y direction. Therefore, it is possible to suppress the occurrence of parasitic transistors between transistors adjacent in the y direction.
  • conductors 42a and 42b functioning as source electrodes or drain electrodes are provided independently for each of a plurality of transistors. Note that one embodiment of the present invention is not limited to this.
  • FIG. 7B shows a top view of a semiconductor device having a plurality of transistors.
  • the x-direction shown in FIG. 7B is parallel to the channel length direction of the transistor, and the y-direction is perpendicular to the x-direction. Note that in the top view of FIG. 7B, some elements are omitted for clarity of illustration.
  • the semiconductor device shown in FIG. 7B has a plurality of transistors arranged in a matrix. Also, a plurality of conductors 60 are provided extending in the y direction. Note that each of the plurality of transistors has the same configuration as the transistor 10 shown in FIGS. 1A to 1D. Also, the transistor 10c shown in FIG. 7B is one of the plurality of transistors. A transistor 10d shown in FIG. 7B is another one of the plurality of transistors, and is adjacent to the transistor 10c in the x direction.
  • the conductor 42b of the transistor 10c also serves as one of the source and drain electrodes of the transistor 10d.
  • the conductor 42b serves as the other of the source and drain electrodes of the transistor 10c and one of the source and drain electrodes of the transistor 10d.
  • FIG. 7A shows a configuration in which the oxide 30 extends in the x direction.
  • oxide 30 may extend in directions other than the x and y directions, as shown in FIG. 7C.
  • the channel length direction of the transistor 10 is different from the x direction and the y direction.
  • the degree of freedom in layout of the conductors 46a and 46b (not shown in FIG. 7C) functioning as wiring can be increased.
  • FIGS. 1A to 1D show structural examples different from the semiconductor device shown in FIGS. 1A to 1D.
  • 8A-8D are top and cross-sectional views of a semiconductor device having transistor 10.
  • FIG. 8A is a top view of the semiconductor device.
  • 8B to 8D are cross-sectional views of the semiconductor device.
  • FIG. 8B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 8A, and is also a cross-sectional view of the transistor 10 in the channel length direction.
  • 8C is a cross-sectional view of the portion indicated by the dashed-dotted line A3-A4 in FIG.
  • FIG. 8A is also a cross-sectional view of the transistor 10 in the channel width direction.
  • FIG. 8D is a cross-sectional view of the portion indicated by the dashed-dotted line A5-A6 in FIG. 8A. Note that some elements are omitted in the top view of FIG. 8A for clarity of illustration.
  • the semiconductor device shown in FIGS. 8A to 8D is mainly different from the semiconductor device shown in FIGS. 1A to 1D in that it has an insulator 85, a conductor 45a, and a conductor 45b.
  • the parts that differ from the configuration example 1 described above will mainly be described, and the description of the overlapping parts will be omitted.
  • the conductor 45a has a region in contact with the upper surface of the conductor 42a
  • the conductor 45b has a region in contact with the upper surface of the conductor 42b.
  • the top surface of the conductor 45a and the top surface of the conductor 45b match or substantially match the top surface of the insulator 85, respectively.
  • the conductors 45a and 45b function as plugs.
  • the conductor 46a has a region in contact with the upper surface of the conductor 45a, and the conductor 46b has a region in contact with the upper surface of the conductor 45b.
  • the conductor 46a is electrically connected to the conductor 42a through the conductor 45a, and the conductor 46b is electrically connected to the conductor 42b through the conductor 45b.
  • the conductor 45a and the conductor 45b are preferably provided using a material that can be used for the conductor 60 described above.
  • the insulator 85 functions as an interlayer film.
  • the insulator 85 is preferably provided using a material that can be used for the insulator 80 described above.
  • FIGS. 1A to 1D show structural examples different from the semiconductor device shown in FIGS. 1A to 1D.
  • 9A-9D are top and cross-sectional views of a semiconductor device having transistor 10.
  • FIG. FIG. 9A is a top view of the semiconductor device.
  • 9B to 9D are cross-sectional views of the semiconductor device.
  • FIG. 9B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 9A, and is also a cross-sectional view of the transistor 10 in the channel length direction.
  • 9C is a cross-sectional view of the portion indicated by the dashed-dotted line A3-A4 in FIG.
  • FIG. 9A is also a cross-sectional view of the transistor 10 in the channel width direction.
  • FIG. 9D is a cross-sectional view of the portion indicated by the dashed-dotted line A5-A6 in FIG. 9A. Note that some elements are omitted in the top view of FIG. 9A for clarity of illustration.
  • the semiconductor device shown in FIGS. 9A to 9D mainly differs from the semiconductor device shown in FIGS. 1A to 1D in that it does not have the insulators 35a and 35b but has the insulator 36.
  • FIG. In the following, the parts that differ from the configuration example 1 described above will mainly be described, and the description of the overlapping parts will be omitted.
  • FIGS. 9A to 9D The semiconductor device shown in FIGS. 9A to 9D has an insulator 36 on the insulator 20.
  • FIG. 9A The semiconductor device shown in FIGS. 9A to 9D has an insulator 36 on the insulator 20.
  • the insulator 36 is provided so as to surround the four sides of the oxide 30 when viewed from above. In other words, oxide 30 is surrounded by insulator 36 when viewed from above. That is, oxide 30 is formed in an island shape. Also, the top surface of the insulator 36 is level with or substantially level with the top surface of the oxide 30 . Insulator 80 is provided over oxide 30 , conductor 42 a , conductor 42 b , and insulator 36 .
  • the oxide 30 is provided separately for each transistor 10 . Therefore, it is possible to suppress the occurrence of a parasitic transistor between the transistor 10 and the transistor 10 adjacent to the transistor 10 .
  • FIGS. 10A to 10D Configuration examples different from the transistor 10 described above are shown in FIGS. 10A to 10D.
  • 10A to 10D are top and cross-sectional views of a semiconductor device having transistor 10A.
  • FIG. 10A is a top view of the semiconductor device.
  • 10B to 10D are cross-sectional views of the semiconductor device.
  • FIG. 10B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 10A, and is also a cross-sectional view of the transistor 10A in the channel length direction.
  • FIG. 10C is a cross-sectional view of the portion indicated by the dashed-dotted line A3-A4 in FIG.
  • FIG. 10A is also a cross-sectional view of the transistor 10A in the channel width direction.
  • FIG. 10D is sectional drawing of the site
  • a semiconductor device having the transistor 10A is mainly different from the semiconductor device having the transistor 10 in that it has a conductor 25, an insulator 16, and an insulator 22.
  • the parts that differ from the configuration example 1 described above will mainly be described, and the description of the overlapping parts will be omitted.
  • the transistor 10A has an insulator 16 over the insulator 20 , a conductor 25 embedded in the insulator 16 , and an insulator 22 over the insulator 16 and the conductor 25 .
  • Oxide 30 is provided on insulator 22 .
  • the conductor 25 is arranged so as to overlap with the oxide 30 and the conductor 60 .
  • the conductor 60 functions as a first gate (also called top gate) electrode, and the conductor 25 functions as a second gate (also called back gate) electrode.
  • insulator 50 functions as a first gate insulator and insulator 22 functions as a second gate insulator.
  • the insulator 16 functions as an interlayer film.
  • the conductor 25 preferably uses a conductive material whose main component is tungsten, copper, or aluminum. Also, the conductor 25 may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material.
  • the conductor 25 may function as a second gate electrode.
  • the threshold voltage (Vth) of the transistor 10A can be controlled by changing the potential applied to the conductor 25 independently of the potential applied to the conductor 60 without interlocking it.
  • Vth of the transistor 10A can be increased and the off current can be reduced. Therefore, applying a negative potential to the conductor 25 can make the drain current smaller when the potential applied to the conductor 60 is 0V than in the case of not applying a negative potential.
  • the electric resistivity of the conductor 25 is designed in consideration of the potential applied to the conductor 25, and the film thickness of the conductor 25 is set according to the electric resistivity.
  • the film thickness of the insulator 16 is almost the same as that of the conductor 25 .
  • the conductor 25 is preferably provided larger than the area of the oxide 30 that overlaps the conductor 60, as shown in FIG. 10A.
  • the conductor 25 extends even in a region outside the edge of the oxide 30 in the channel width direction.
  • the conductor 25 and the conductor 60 overlap each other with an insulator interposed therebetween on the outside of the side surface of the oxide 30 in the channel width direction.
  • the electric field of the conductor 60 functioning as the first gate electrode and the electric field of the conductor 25 functioning as the second gate electrode electrically connect the channel formation region of the oxide 30 .
  • a transistor structure in which a channel formation region is electrically surrounded by electric fields of a first gate electrode and a second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • a transistor with an S-channel structure represents a transistor structure in which a channel formation region is electrically surrounded by electric fields of one and the other of a pair of gate electrodes.
  • the S-channel structure disclosed in this specification and the like has a structure different from the Fin type structure and the planar type structure.
  • the S-channel structure disclosed in this specification etc. can also be regarded as a type of Fin structure.
  • a Fin structure indicates a structure in which a gate electrode is arranged so as to cover at least two sides (specifically, two sides, three sides, four sides, etc.) of a channel.
  • the channel formation region can be electrically surrounded. Therefore, since the density of the current flowing through the transistor can be increased, it can be expected that the on-state current of the transistor or the field-effect mobility of the transistor can be increased.
  • transistor 10A illustrated in FIG. 10A is an S-channel transistor
  • the semiconductor device of one embodiment of the present invention is not limited thereto.
  • a transistor structure that can be used in one embodiment of the present invention may be one or more selected from a planar structure, a Fin structure, and a GAA structure.
  • the conductor 25 is extended to function as wiring.
  • a configuration in which a conductor functioning as wiring may be provided under the conductor 25 may be employed.
  • one conductor 25 does not necessarily have to be provided for each transistor.
  • the conductor 25 may be shared by a plurality of transistors.
  • the insulator 22 preferably has a function of suppressing diffusion of hydrogen (for example, at least one of hydrogen atoms and hydrogen molecules). Further, the insulator 22 preferably has a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules).
  • the insulator 22 it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • the insulator aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the conductor 25 can be prevented from reacting with oxygen contained in the oxide 30 .
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 22 may be formed by stacking silicon oxide, silicon oxynitride, or silicon nitride on these insulators.
  • the insulator 22 may be a single layer or a laminate of insulators containing so-called high-k materials such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, and hafnium zirconium oxide. As transistors are miniaturized and highly integrated, thinning of gate insulators may cause problems such as leakage current. By using a high-k material for an insulator that functions as a gate insulator, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 22 can be made of a material with a high dielectric constant, such as lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (Ba, Sr)TiO 3 (BST).
  • PZT lead zirconate titanate
  • SrTiO 3 strontium titanate
  • BST Ba, SrTiO 3
  • the insulator 22 may have a laminated structure of two or more layers. In that case, it is not limited to a laminated structure made of the same material, and a laminated structure made of different materials may be used.
  • the insulator 16 preferably has a lower dielectric constant than the insulator 22 .
  • a material with a low dielectric constant as the interlayer film, the parasitic capacitance generated between wirings can be reduced.
  • silicon oxide, silicon oxynitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having vacancies, or the like may be used as appropriate.
  • FIGS. 11A to 11D A configuration example different from the transistor 10A described above is shown in FIGS. 11A to 11D.
  • 11A to 11D are top and cross-sectional views of a semiconductor device having transistor 10B.
  • FIG. 11A is a top view of the semiconductor device.
  • 11B to 11D are cross-sectional views of the semiconductor device.
  • FIG. 11B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 11A, and is also a cross-sectional view in the channel length direction of the transistor 10B.
  • FIG. 11C is a cross-sectional view of the portion indicated by the dashed-dotted line A3-A4 in FIG.
  • FIG. 11A is also a cross-sectional view of the transistor 10B in the channel width direction.
  • FIG. 11D is sectional drawing of the site
  • the transistor 10B is mainly different from the transistor 10A in that the conductor 25, the oxide 30, the insulator 50, and the conductor 60 each have a stacked structure.
  • the parts different from the configuration example 4 described above will be mainly described, and the overlapping parts will be omitted.
  • the conductor 25 has a conductor 25a and a conductor 25b arranged on the conductor 25a.
  • Conductor 25 a is provided in contact with the bottom and side walls of the opening provided in insulator 16 .
  • the conductor 25b is provided so as to be embedded in a recess formed in the conductor 25a.
  • the height of the top surface of the conductor 25b matches or substantially matches the height of the top surface of the conductor 25a and the height of the top surface of the insulator 16 .
  • the conductor 25a has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2 and the like), and copper atoms. It is preferable to use a conductive material having a Alternatively, a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably used.
  • a conductive material having a function of reducing diffusion of hydrogen for the conductor 25a By using a conductive material having a function of reducing diffusion of hydrogen for the conductor 25a, impurities such as hydrogen contained in the conductor 25b can enter the oxide 30 through the insulator 16, the insulator 22, and the like. You can prevent it from spreading.
  • a conductive material having a function of suppressing diffusion of oxygen for the conductor 25a it is possible to suppress a decrease in conductivity due to oxidation of the conductor 25b.
  • Examples of conductive materials having a function of suppressing diffusion of oxygen include titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, and ruthenium oxide. Therefore, as the conductor 25a, it is preferable to use the above-described conductive material in a single layer or a laminated layer.
  • the conductor 25a may be titanium nitride.
  • the conductor 25b preferably uses a conductive material containing tungsten, copper, or aluminum as its main component.
  • tungsten may be used for the conductor 25b.
  • the oxide 30 has an oxide 30a arranged on the insulator 22 and an oxide 30b arranged on the oxide 30a.
  • the oxide 30 preferably has a laminated structure of multiple oxide layers with different chemical compositions.
  • the atomic ratio of the element M to the main component metal element is the same as the atomic ratio of the element M to the main component metal element in the metal oxide used for the oxide 30b. Larger is preferable.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 30b. With such a configuration, it is possible to suppress the diffusion of impurities and oxygen from the structure formed below the oxide 30a to the oxide 30b.
  • the atomic ratio of In to the element M is preferably higher than the atomic ratio of In to the element M in the metal oxide used for the oxide 30a. With such a configuration, the transistor 10B can obtain a large ON current and high frequency characteristics.
  • the oxides 30a and 30b have a common element other than oxygen as a main component, the defect level density at the interface between the oxides 30a and 30b can be reduced.
  • the defect level density at the interface between oxide 30a and oxide 30b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 10B can obtain a large on-current and high frequency characteristics.
  • the oxide 30b a metal oxide applicable to the oxide 30 described above may be used.
  • the element M gallium is preferably used.
  • the insulator 50 has an insulator 50a, an insulator 50b arranged on the insulator 50a, and an insulator 50c arranged on the insulator 50b.
  • the insulator 50a preferably has a barrier property against oxygen. Moreover, it is preferable that the film thickness of the insulator 50a is thin. For example, it is preferable that the thickness of the insulator 50a has a region smaller than the thickness of the insulator 50b. Insulator 50 a is provided between insulator 50 b and oxide 30 . By reducing the thickness of the insulator 50a, oxygen contained in the insulator 50b can be supplied to the region 30i of the oxide 30, and excessive supply of oxygen contained in the insulator 50b can be suppressed. Further, it is possible to suppress desorption of oxygen from the region 30i of the oxide 30 when heat treatment or the like is performed. Therefore, the electrical characteristics of the transistor 10 can be improved, and the reliability can be improved.
  • An insulator containing oxides of one or both of aluminum and hafnium may be used as the insulator 50a.
  • the insulator aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate), or the like can be used.
  • Aluminum oxide, for example, is used as the insulator 50a. In this case, the insulator 50a contains at least oxygen and aluminum.
  • the thickness of the insulator 50a is 0.1 nm or more and 5.0 nm or less, preferably 0.5 nm or more and 3.0 nm or less, more preferably 1.0 nm or more and less than 3.0 nm. In this case, the insulator 50a may at least partially have a region having the film thickness as described above. Moreover, the thickness of the insulator 50a is preferably thinner than the thickness of the insulator 50b. In this case, the insulator 50a may at least partially have a region thinner than the insulator 50b.
  • the ALD method includes a thermal ALD (thermal ALD) method in which a precursor and a reactant react with only thermal energy, a PEALD (plasma enhanced ALD) method using a plasma-excited reactant, and the like.
  • thermal ALD thermal ALD
  • PEALD plasma enhanced ALD
  • film formation can be performed at a lower temperature by using plasma, which is preferable in some cases.
  • the ALD method can deposit atoms one layer at a time, it is possible to form extremely thin films, to form structures with a high aspect ratio, to form films with few defects such as pinholes, and to improve coverage. There are effects such as excellent film formation and low temperature film formation. Therefore, the insulator 50a can be formed with good coverage on the side surfaces of the opening formed in the insulator 80 or the like and with a thin film thickness as described above.
  • a film formed by the ALD method may contain more impurities such as carbon than films formed by other film formation methods.
  • quantification of impurities secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry), X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy), or Auger electron spectroscopy (AES: Auger Electron Spectroscopy) can be performed using
  • insulator 50b It is preferable to use an insulator that easily transmits oxygen as the insulator 50b.
  • An insulator applicable to the insulator 50 described above may be used as the insulator 50b.
  • a barrier insulating film against hydrogen is preferably used as the insulator 50c.
  • the insulator 50 c is provided between the insulator 50 b and the conductor 60 . Therefore, impurities such as hydrogen contained in the conductor 60 can be prevented from diffusing into the oxide 30 .
  • the insulator 50c for example, silicon nitride deposited by the PEALD method may be used. In this case, the insulator 50c contains at least nitrogen and silicon.
  • the insulator 50c preferably has a barrier property against oxygen. With such a structure, oxygen contained in the insulator 50b can be prevented from diffusing into the conductor 60, and oxidation of the conductor 60 can be suppressed. Note that the insulator 50c should be at least less permeable to oxygen than the insulator 50b.
  • the insulator 50c along with the insulator 50a, the insulator 50b, and the conductor 60, must be provided in an opening formed in the insulator 80 or the like.
  • the film thickness of the insulator 50c is thin.
  • the thickness of the insulator 50c is from 0.1 nm to 5.0 nm, preferably from 0.5 nm to 3.0 nm, more preferably from 1.0 nm to 3.0 nm. In this case, at least part of the insulator 50c should have a region having the film thickness as described above.
  • the thickness of the insulator 50c is preferably thinner than the thickness of the insulator 50b. In this case, the insulator 50c may at least partially have a region thinner than the insulator 50b.
  • an insulator may be provided between the insulator 50b and the insulator 50c.
  • an insulating material that is a high-k material with a high dielectric constant may be used. With such a structure, a laminated structure that is stable against heat and has a high dielectric constant can be obtained. Therefore, the gate potential applied during transistor operation can be reduced while maintaining the physical film thickness of the gate insulator. Also, the equivalent oxide thickness (EOT) of the insulator that functions as the gate insulator can be reduced. Therefore, the withstand voltage of the insulator 50 can be increased.
  • EOT equivalent oxide thickness
  • the conductor 60 has a conductor 60a and a conductor 60b arranged on the conductor 60a.
  • the conductor 60a is arranged to wrap the bottom and side surfaces of the conductor 60b.
  • a conductive material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms.
  • a conductive material having a function of suppressing diffusion of oxygen eg, at least one of oxygen atoms and oxygen molecules is preferably used.
  • the conductor 60a has a function of suppressing the diffusion of oxygen
  • oxygen contained in the insulator 50 can prevent the conductor 60b from being oxidized to reduce the conductivity.
  • the conductive material having a function of suppressing diffusion of oxygen titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used, for example.
  • the conductor 60 since the conductor 60 also functions as wiring, it is preferable to use a conductor with high conductivity.
  • the conductor 60b can use a conductive material whose main component is tungsten, copper, or aluminum.
  • the conductor 60b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material.
  • an insulator substrate, a semiconductor substrate, or a conductor substrate may be used, for example.
  • insulator substrates include glass substrates, quartz substrates, sapphire substrates, stabilized zirconia substrates (yttria stabilized zirconia substrates, etc.), and resin substrates.
  • Semiconductor substrates include, for example, semiconductor substrates made of silicon or germanium, or compound semiconductor substrates made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide. Further, there is a semiconductor substrate having an insulator region inside the semiconductor substrate, such as an SOI (Silicon On Insulator) substrate.
  • SOI Silicon On Insulator
  • Examples of conductive substrates include graphite substrates, metal substrates, alloy substrates, and conductive resin substrates. Alternatively, there are a substrate having a metal nitride, a substrate having a metal oxide, and the like. Furthermore, there are substrates in which an insulator substrate is provided with a conductor or a semiconductor, a substrate in which a semiconductor substrate is provided with a conductor or an insulator, a substrate in which a conductor substrate is provided with a semiconductor or an insulator, and the like. Alternatively, these substrates provided with elements may be used. Elements provided on the substrate include a capacitor element, a resistance element, a switch element, a light emitting element, a memory element, and the like.
  • Insulators with a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, and silicon and hafnium. oxynitrides with silicon, or nitrides with silicon and hafnium.
  • Insulators with a low relative dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and an empty silicon oxide. There are silicon oxide with pores, resin, and the like.
  • insulators having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. Insulators including lanthanum, neodymium, hafnium, or tantalum may be used in single layers or in stacks.
  • insulators having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • Metal oxides such as tantalum oxide, and metal nitrides such as aluminum nitride, silicon nitride oxide, and silicon nitride can be used.
  • An insulator that functions as a gate insulator preferably has a region containing oxygen that is released by heating. For example, when silicon oxide or silicon oxynitride having a region containing oxygen released by heating is in contact with the oxide 30, oxygen vacancies in the oxide 30 can be reduced.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from among the above, an alloy containing the above-described metal elements as a component, or an alloy or the like in which the above-described metal elements are combined.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, and the like are used. is preferred. Also, tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a conductive material or a material that maintains conductivity even after absorbing oxygen.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be laminated and used.
  • a laminated structure in which the material containing the metal element described above and the conductive material containing oxygen are combined may be used.
  • a laminated structure may be employed in which the material containing the metal element described above and the conductive material containing nitrogen are combined.
  • a laminated structure may be employed in which the material containing the metal element described above, the conductive material containing oxygen, and the conductive material containing nitrogen are combined.
  • a stacked-layer structure in which the above-described material containing the metal element and a conductive material containing oxygen are combined is used for a conductor functioning as a gate electrode.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductor functioning as a gate electrode it is preferable to use a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed.
  • a conductive material containing the metal element and nitrogen described above may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may also be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • a metal oxide (oxide semiconductor) that functions as a semiconductor is preferably used as the oxide 30 .
  • Metal oxides applicable to the oxide 30 according to the present invention are described below.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, and the like are contained. Further, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt, etc. may be contained.
  • the metal oxide is an In-M-Zn oxide having indium, the element M and zinc.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Other elements applicable to element M include boron, silicon, vanadium, beryllium, copper, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt, and the like.
  • the element M there are cases where a plurality of the above elements may be combined.
  • the element M is preferably one or more selected from gallium, aluminum, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) is preferably used for a semiconductor layer of a transistor.
  • an oxide containing indium (In), aluminum (Al), and zinc (Zn) also referred to as IAZO
  • IAZO indium (In), aluminum (Al), gallium (Ga), and zinc
  • IAGZO or IGAZO oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn) may be used for the semiconductor layer.
  • nitrogen-containing metal oxides may also be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may also be referred to as a metal oxynitride.
  • oxides containing indium (In), gallium (Ga), and zinc (Zn) will be described as examples of metal oxides. Note that an oxide containing indium (In), gallium (Ga), and zinc (Zn) is sometimes called an In--Ga--Zn oxide.
  • Crystal structures of oxide semiconductors include amorphous (including completely amorphous), CAAC (c-axis-aligned crystalline), nc (nanocrystalline), CAC (cloud-aligned composite), single crystal, and polycrystal. (poly crystal) and the like.
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD) spectrum.
  • XRD X-ray diffraction
  • it can be evaluated using an XRD spectrum obtained by GIXD (Grazing-Incidence XRD) measurement.
  • GIXD Gram-Incidence XRD
  • the GIXD method is also called a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement may be simply referred to as the XRD spectrum.
  • the shape of the peak of the XRD spectrum is almost bilaterally symmetrical.
  • the shape of the peak of the XRD spectrum is left-right asymmetric.
  • the asymmetric shape of the peaks in the XRD spectra demonstrates the presence of crystals in the film or substrate. In other words, the film or substrate cannot be said to be in an amorphous state unless the shape of the peaks in the XRD spectrum is symmetrical.
  • the crystal structure of the film or substrate can be evaluated by a diffraction pattern (also referred to as a nano beam electron diffraction pattern) observed by nano beam electron diffraction (NBED).
  • a diffraction pattern also referred to as a nano beam electron diffraction pattern
  • NBED nano beam electron diffraction
  • a halo is observed in the diffraction pattern of a quartz glass substrate, and it can be confirmed that the quartz glass is in an amorphous state.
  • a spot-like pattern is observed instead of a halo. For this reason, it is presumed that it cannot be concluded that the In-Ga-Zn oxide deposited at room temperature is in an intermediate state, neither single crystal nor polycrystal, nor amorphous state, and is in an amorphous state. be done.
  • oxide semiconductors may be classified differently from the above when their structures are focused. For example, oxide semiconductors are classified into single-crystal oxide semiconductors and non-single-crystal oxide semiconductors. Examples of non-single-crystal oxide semiconductors include the above CAAC-OS and nc-OS. Non-single-crystal oxide semiconductors include polycrystalline oxide semiconductors, amorphous-like oxide semiconductors (a-like OS), amorphous oxide semiconductors, and the like.
  • CAAC-OS is an oxide semiconductor that includes a plurality of crystal regions, and the c-axes of the plurality of crystal regions are oriented in a specific direction. Note that the specific direction is the thickness direction of the CAAC-OS film, the normal direction to the formation surface of the CAAC-OS film, or the normal direction to the surface of the CAAC-OS film.
  • a crystalline region is a region having periodicity in atomic arrangement. If the atomic arrangement is regarded as a lattice arrangement, the crystalline region is also a region with a uniform lattice arrangement.
  • CAAC-OS has a region where a plurality of crystal regions are connected in the a-b plane direction, and the region may have strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region with a uniform lattice arrangement and another region with a uniform lattice arrangement in a region where a plurality of crystal regions are connected. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and has no obvious orientation in the ab plane direction.
  • each of the plurality of crystal regions is composed of one or more minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystalline region is less than 10 nm.
  • the maximum diameter of the crystal region may be about several tens of nanometers.
  • the CAAC-OS includes a layer containing indium (In) and oxygen (hereinafter referred to as an In layer) and a layer containing gallium (Ga), zinc (Zn), and oxygen (
  • In layer a layer containing indium (In) and oxygen
  • Ga gallium
  • Zn zinc
  • oxygen oxygen
  • it tends to have a layered crystal structure (also referred to as a layered structure) in which (Ga, Zn) layers are laminated.
  • the (Ga, Zn) layer may contain indium.
  • the In layer may contain gallium.
  • the In layer may contain zinc.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM (Transmission Electron Microscope) image.
  • a plurality of bright points are observed in the electron beam diffraction pattern of the CAAC-OS film.
  • a certain spot and another spot are observed at point-symmetrical positions with respect to the spot of the incident electron beam that has passed through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is basically a hexagonal lattice, but the unit cell is not always a regular hexagon and may be a non-regular hexagon. Moreover, the distortion may have a lattice arrangement such as a pentagon or a heptagon. Note that in CAAC-OS, no clear crystal grain boundary can be observed even near the strain. That is, it can be seen that the distortion of the lattice arrangement suppresses the formation of grain boundaries. This is because the CAAC-OS can tolerate strain due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the substitution of metal atoms. it is conceivable that.
  • a crystal structure in which clear grain boundaries are confirmed is called a polycrystal.
  • a grain boundary becomes a recombination center, traps carriers, and is highly likely to cause a decrease in on-current of a transistor, a decrease in field-effect mobility, and the like. Therefore, a CAAC-OS in which no clear grain boundaries are observed is one of crystalline oxides having a crystal structure suitable for a semiconductor layer of a transistor.
  • a structure containing Zn is preferable for forming a CAAC-OS.
  • In--Zn oxide and In--Ga--Zn oxide are preferable because they can suppress the generation of grain boundaries more than In oxide.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear crystal grain boundaries. Therefore, it can be said that the decrease in electron mobility due to grain boundaries is less likely to occur in CAAC-OS.
  • CAAC-OS since the crystallinity of an oxide semiconductor may be deteriorated due to contamination of impurities, generation of defects, or the like, CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, an oxide semiconductor including CAAC-OS has stable physical properties. Therefore, an oxide semiconductor including CAAC-OS is resistant to heat and has high reliability.
  • CAAC-OS is also stable against high temperatures (so-called thermal budget) in the manufacturing process. Therefore, when a CAAC-OS is used for a transistor including a metal oxide in a channel formation region (sometimes referred to as an OS transistor), the degree of freedom in the manufacturing process can be increased.
  • nc-OS has periodic atomic arrangement in a minute region (eg, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has minute crystals.
  • the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also called a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • an nc-OS may be indistinguishable from an a-like OS or an amorphous oxide semiconductor depending on the analysis method.
  • an nc-OS film is subjected to structural analysis using an XRD apparatus, out-of-plane XRD measurement using ⁇ /2 ⁇ scanning does not detect a peak indicating crystallinity.
  • an nc-OS film is subjected to electron beam diffraction (also referred to as selected area electron beam diffraction) using an electron beam with a probe diameter larger than that of nanocrystals (for example, 50 nm or more), a diffraction pattern like a halo pattern is obtained. Observed.
  • an electron beam diffraction pattern is obtained in which a plurality of spots are observed within a ring-shaped area centered on the spot.
  • An a-like OS is an oxide semiconductor having a structure between an nc-OS and an amorphous oxide semiconductor.
  • An a-like OS has void or low density regions. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS. In addition, the a-like OS has a higher hydrogen concentration in the film than the nc-OS and the CAAC-OS.
  • CAC-OS relates to material composition.
  • CAC-OS is, for example, one structure of a material in which elements constituting a metal oxide are unevenly distributed with a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size in the vicinity thereof.
  • the mixed state is also called mosaic or patch.
  • CAC-OS is a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). is called). That is, CAC-OS is a composite metal oxide in which the first region and the second region are mixed.
  • the atomic ratios of In, Ga, and Zn to the metal elements constituting the CAC-OS in the In--Ga--Zn oxide are denoted by [In], [Ga], and [Zn], respectively.
  • the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region where [Ga] is greater than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region whose main component is indium oxide, indium zinc oxide, or the like.
  • the second region is a region containing gallium oxide, gallium zinc oxide, or the like as a main component. That is, the first region can be rephrased as a region containing In as a main component. Also, the second region can be rephrased as a region containing Ga as a main component.
  • a clear boundary between the first region and the second region may not be observed.
  • the CAC-OS in the In—Ga—Zn oxide means a region containing Ga as a main component and a region containing In as a main component in a material structure containing In, Ga, Zn, and O. Each region is a mosaic, and refers to a configuration in which these regions exist randomly. Therefore, CAC-OS is presumed to have a structure in which metal elements are unevenly distributed.
  • the CAC-OS can be formed, for example, by sputtering under the condition that the substrate is not heated.
  • an inert gas typically argon
  • oxygen gas oxygen gas
  • nitrogen gas may be used as the film forming gas. good.
  • the flow rate ratio of the oxygen gas to the total flow rate of the film forming gas during film formation is preferably as low as possible.
  • the flow ratio of the oxygen gas to the total flow rate of the film forming gas during film formation is 0% or more and less than 30%, preferably 0% or more and 10% or less.
  • an EDX mapping obtained using energy dispersive X-ray spectroscopy shows that a region containing In as a main component It can be confirmed that the (first region) and the region (second region) containing Ga as the main component are unevenly distributed and have a mixed structure.
  • the first region is a region with higher conductivity than the second region. That is, when carriers flow through the first region, conductivity as a metal oxide is developed. Therefore, by distributing the first region in the form of a cloud in the metal oxide, a high field effect mobility ( ⁇ ) can be realized.
  • the second region is a region with higher insulation than the first region. That is, the distribution of the second region in the metal oxide can suppress the off current.
  • CAC-OS when used for a transistor, the conductivity caused by the first region and the insulation caused by the second region act complementarily to provide a switching function (on/off). functions) can be given to the CAC-OS.
  • a part of the material has a conductive function
  • a part of the material has an insulating function
  • the whole material has a semiconductor function.
  • CAC-OS is most suitable for various semiconductor devices including display devices.
  • Oxide semiconductors have a variety of structures, each with different characteristics.
  • An oxide semiconductor of one embodiment of the present invention includes two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, a CAC-OS, an nc-OS, and a CAAC-OS. may
  • an oxide semiconductor with low carrier concentration is preferably used for a transistor.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm ⁇ 3 or less, preferably 1 ⁇ 10 15 cm ⁇ 3 or less, more preferably 1 ⁇ 10 13 cm ⁇ 3 or less, more preferably 1 ⁇ 10 11 cm ⁇ 3 or less . 3 or less, more preferably less than 1 ⁇ 10 10 cm ⁇ 3 and 1 ⁇ 10 ⁇ 9 cm ⁇ 3 or more.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor whose channel formation region is formed in an oxide semiconductor with a high trap level density might have unstable electrical characteristics.
  • a transistor including an oxide semiconductor tends to have electrical characteristics that fluctuate, and reliability may be degraded.
  • hydrogen in the vicinity of oxygen vacancies may form defects in which hydrogen enters oxygen vacancies (hereinafter sometimes referred to as V OH ) to generate electrons serving as carriers. Therefore, if oxygen vacancies are included in the channel formation region in the oxide semiconductor, the transistor has normally-on characteristics (a channel exists even if no voltage is applied to the gate electrode, and a current flows through the transistor). easy to become. Therefore, impurities, oxygen vacancies, and VOH are preferably reduced as much as possible in the channel formation region in the oxide semiconductor.
  • the region in which the channel is formed in the oxide semiconductor preferably has a reduced carrier concentration and is i-type (intrinsic) or substantially i-type.
  • an insulator containing excess oxygen is provided near the oxide semiconductor and heat treatment is performed, whereby oxygen is supplied from the insulator to the oxide semiconductor, and oxygen vacancies and VOH are reduced. be able to.
  • the on-state current of the transistor may decrease or the field-effect mobility may decrease.
  • variations in the amount of oxygen supplied to the source region or the drain region within the substrate surface cause variations in the characteristics of the semiconductor device having transistors.
  • oxygen supplied from the insulator to the oxide semiconductor diffuses into a conductor such as a gate electrode, a source electrode, or a drain electrode, the conductor is oxidized and the conductivity is impaired. It may adversely affect the electrical characteristics and reliability of the transistor.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon, and the like.
  • the impurities in the oxide semiconductor refer to, for example, substances other than the main components of the oxide semiconductor. For example, an element whose concentration is less than 0.1 atomic percent can be said to be an impurity.
  • a transistor including an oxide semiconductor has little change in electrical characteristics due to irradiation with radiation, that is, it has high resistance to radiation, so it can be suitably used in an environment where radiation may be incident.
  • OS transistors can be suitably used when used in outer space.
  • the OS transistor can be used as a transistor included in a semiconductor device provided in a space shuttle, an artificial satellite, a space probe, or the like.
  • Radiation includes, for example, X-rays, neutron beams, and the like.
  • outer space refers to, for example, an altitude of 100 km or more, but the outer space described in this specification may include the thermosphere, the mesosphere, and the stratosphere.
  • the OS transistor can be used as a transistor that constitutes a semiconductor device provided in a nuclear power plant, a radioactive waste disposal site, or a working robot in a disposal site.
  • it can be suitably used for a transistor that constitutes a semiconductor device provided in a remote-controlled robot that is remotely controlled for dismantling a nuclear reactor facility, retrieving nuclear fuel or fuel debris, and conducting a field survey of a space with a large amount of radioactive materials.
  • the concentration of silicon or carbon in the oxide semiconductor is 2 ⁇ 10 atoms/cm or less, preferably 2 ⁇ 10 17 atoms/cm 3 or less.
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms/cm 3 , preferably 5 ⁇ 10 18 atoms/cm 3 or less, more preferably 1 ⁇ 10 18 atoms/cm 3 or less. , more preferably 5 ⁇ 10 17 atoms/cm 3 or less.
  • the oxide semiconductor reacts with oxygen that bonds to a metal atom to form water, which may cause oxygen vacancies.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons, which are carriers, may be generated.
  • part of hydrogen may bond with oxygen that bonds with a metal atom to generate an electron, which is a carrier. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. Therefore, hydrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the hydrogen concentration in the oxide semiconductor obtained by SIMS is less than 1 ⁇ 10 20 atoms/cm 3 , preferably less than 1 ⁇ 10 19 atoms/cm 3 , more preferably 5 ⁇ 10 18 atoms/cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • the oxide 30 can be rephrased as a semiconductor layer including the channel formation region of the transistor.
  • Semiconductor materials that can be used for the semiconductor layer are not limited to the metal oxides described above.
  • a semiconductor material having a bandgap semiconductor material that is not a zero-gap semiconductor
  • a layered substance that functions as a semiconductor as the semiconductor material.
  • a layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are stacked via bonds such as van der Waals forces that are weaker than covalent or ionic bonds.
  • a layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity.
  • Layered substances include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds that contain chalcogens.
  • Chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • Chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • transition metal chalcogenide that functions as a semiconductor.
  • transition metal chalcogenides applicable as semiconductor layers include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ), Tungsten sulfide (typically WS 2 ), tungsten selenide (typically WSe 2 ), tungsten tellurium (typically WTe 2 ), hafnium sulfide (typically HfS 2 ), hafnium selenide (typically HfSe 2 ), zirconium sulfide (typically ZrS 2 ), zirconium selenide (typically ZrSe 2 ), and the like.
  • a in each figure shows a top view.
  • B in each figure is a cross-sectional view corresponding to the portion indicated by the dashed-dotted line A1-A2 in A in each figure, and is also a cross-sectional view of the transistor 10 in the channel length direction.
  • C in each figure is a cross-sectional view corresponding to the portion indicated by the dashed-dotted line A3-A4 in A in each figure, and is also a cross-sectional view of the transistor 10 in the channel width direction.
  • D in each figure is a cross-sectional view of a portion indicated by a dashed line A5-A6 in A in each figure.
  • some elements are omitted for clarity of the drawing.
  • insulating materials for forming insulators, conductive materials for forming conductors, or semiconductor materials for forming semiconductors are referred to as sputtering methods, chemical vapor deposition (CVD) method, molecular beam epitaxy (MBE) method, pulsed laser deposition (PLD) method, ALD method, or the like can be used as appropriate.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • ALD method atomic layer deposition
  • Sputtering methods include an RF sputtering method using a high-frequency power source as a power source for sputtering, a DC sputtering method using a DC power source, and a pulse DC sputtering method in which the voltage applied to the electrodes is changed in pulses.
  • the RF sputtering method is mainly used for forming an insulating film
  • the DC sputtering method is mainly used for forming a metal conductive film.
  • the pulse DC sputtering method is mainly used when forming a film of a compound such as an oxide, a nitride, or a carbide by a reactive sputtering method.
  • the CVD method can be classified into a plasma CVD (PECVD) method using plasma, a thermal CVD (TCVD) method using heat, a photo CVD (Photo CVD) method using light, and the like. Furthermore, it can be divided into a metal CVD (MCVD) method and an organic metal CVD (MOCVD) method depending on the raw material gas used.
  • PECVD plasma CVD
  • TCVD thermal CVD
  • Photo CVD photo CVD
  • MCVD metal CVD
  • MOCVD organic metal CVD
  • the plasma CVD method can obtain high-quality films at relatively low temperatures.
  • the thermal CVD method does not use plasma, it is a film formation method capable of reducing plasma damage to the object to be processed.
  • wiring, electrodes, elements (transistors, capacitive elements, etc.) included in a semiconductor device may be charged up by receiving charges from plasma. At this time, the accumulated charges may destroy wiring, electrodes, elements, and the like included in the semiconductor device.
  • a thermal CVD method that does not use plasma does not cause such plasma damage, so that the yield of semiconductor devices can be increased.
  • the thermal CVD method does not cause plasma damage during film formation, a film with few defects can be obtained.
  • the ALD method a thermal ALD method in which the precursor and the reactant react with only thermal energy, a PEALD method using a plasma-excited reactant, or the like can be used.
  • the CVD method and ALD method are different from the sputtering method, in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method which is not easily affected by the shape of the object to be processed and which has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and is therefore suitable for coating the surface of an opening with a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film formation rate, it may be preferable to use it in combination with another film formation method, such as the CVD method, which has a high film formation rate.
  • a film of any composition can be deposited depending on the flow rate ratio of the raw material gases.
  • the CVD method it is possible to form a film whose composition is continuously changed by changing the flow rate ratio of source gases while forming a film.
  • the time required for film formation is reduced compared to film formation using a plurality of film formation chambers, as the time required for transportation or pressure adjustment is not required. can do. Therefore, productivity of semiconductor devices can be improved in some cases.
  • a film of any composition can be formed by simultaneously introducing different types of precursors.
  • a film of any composition can be formed by controlling the number of cycles for each precursor.
  • a substrate (not shown) is prepared, and an insulator 20 is formed on the substrate (see FIGS. 12A to 12D).
  • the film formation of the insulator 20 is preferably performed using a sputtering method.
  • the concentration of hydrogen in the insulator 20 can be reduced by using a sputtering method that does not require molecules containing hydrogen in the deposition gas.
  • the film formation of the insulator 20 is not limited to the sputtering method, and may be performed by appropriately using the CVD method, the MBE method, the PLD method, the ALD method, or the like.
  • a silicon nitride film is formed by a pulse DC sputtering method using a silicon target in an atmosphere containing nitrogen gas.
  • the pulse DC sputtering method it is possible to suppress the generation of particles due to arcing on the target surface, so that the film thickness distribution can be made more uniform.
  • the rise and fall of the discharge can be steeper than the high-frequency voltage. As a result, power can be supplied to the electrodes more efficiently, and the sputtering rate and film quality can be improved.
  • an insulator such as silicon nitride
  • impurities such as water and hydrogen
  • upward diffusion of impurities such as water and hydrogen contained in layers below the insulator 20 can be suppressed.
  • an insulator such as silicon nitride through which copper is difficult to permeate as the insulator 20, even if a metal such as copper which is easily diffused is used as a conductor in a lower layer (not shown) than the insulator 20, the metal does not easily pass through. It is possible to suppress upward diffusion through the insulator 20 .
  • a film of hafnium oxide is formed using the ALD method.
  • an oxide film that will be the oxide 30 is formed on the insulator 20 .
  • the oxide film can be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In this embodiment mode, the oxide film is formed by a sputtering method.
  • the oxide film is formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a noble gas is used as the sputtering gas.
  • excess oxygen in the formed oxide film can be increased.
  • the above oxide film is formed by a sputtering method
  • the above In-M-Zn oxide target or the like can be used.
  • the oxide film is formed by a sputtering method
  • the oxygen content in the sputtering gas is more than 30% and 100% or less, preferably 70% or more and 100% or less
  • an oxygen-excess type oxide film is formed.
  • An oxide semiconductor is formed.
  • a transistor in which an oxygen-excess oxide semiconductor is used for a channel formation region has relatively high reliability.
  • one embodiment of the present invention is not limited to this.
  • an oxygen-deficient oxide semiconductor is formed by setting the oxygen content in the sputtering gas to 1% to 30%, preferably 5% to 20%. be.
  • a transistor in which an oxygen-deficient oxide semiconductor is used for a channel formation region has relatively high field-effect mobility.
  • the crystallinity of the oxide film can be improved by forming the film while heating the substrate.
  • a film is formed using an oxide target.
  • the oxide film may be formed in accordance with the characteristics required for the oxide 30 by appropriately selecting the film formation conditions and the atomic ratio.
  • the heat treatment may be performed within a temperature range in which the oxide film is not polycrystallized, and may be performed at 250° C. or higher and 650° C. or lower, preferably 400° C. or higher and 600° C. or lower.
  • the heat treatment is performed in a nitrogen gas atmosphere, an inert gas atmosphere, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • oxygen gas may be about 20%.
  • heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to compensate for desorbed oxygen.
  • the gas used in the heat treatment is preferably highly purified.
  • the amount of water contained in the gas used in the heat treatment may be 1 ppb or less, preferably 0.1 ppb or less, more preferably 0.05 ppb or less.
  • the heat treatment is performed at a temperature of 400° C. for 1 hour with a flow rate ratio of nitrogen gas and oxygen gas of 4:1.
  • Such heat treatment including oxygen gas can reduce impurities such as carbon, water, and hydrogen in the oxide film.
  • impurities such as carbon, water, and hydrogen in the oxide film.
  • the crystallinity of the oxide film can be improved, and a denser structure can be obtained.
  • the crystal region in the oxide film can be increased, and the in-plane variation of the crystal region in the oxide film can be reduced. Therefore, in-plane variations in electrical characteristics of the transistor 10 can be reduced.
  • an island shape or a strip shape indicates a state in which two or more layers using the same material formed in the same process are physically separated.
  • a dry etching method or a wet etching method can be used for the above processing. Processing by the dry etching method is suitable for fine processing.
  • the resist is first exposed through a mask.
  • the exposed regions are then removed or left behind using a developer to form a resist mask.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching treatment through the resist mask.
  • a resist mask may be formed by exposing a resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • a liquid immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used instead of the light described above.
  • the resist mask can be removed by dry etching treatment such as ashing, wet etching treatment, dry etching treatment followed by wet etching treatment, or wet etching treatment followed by dry etching treatment.
  • a hard mask made of an insulator or conductor may be used under the resist mask.
  • a hard mask an insulating film or a conductive film as a hard mask material is formed on the oxide film, a resist mask is formed thereon, and the hard mask material is etched to form a hard mask having a desired shape. can do.
  • the etching of the oxide film may be performed after removing the resist mask, or may be performed with the resist mask left. In the latter case, the resist mask may disappear during etching. After etching the oxide film, the hard mask may be removed by etching.
  • the hard mask material does not affect the post-process, or if it can be used in the post-process, it is not always necessary to remove the hard mask.
  • FIG. 12C and 12D show a configuration in which the side surface of the oxide 30 is substantially perpendicular to the upper surface of the insulator 20.
  • FIG. 12C and 12D show a configuration in which the side surface of the oxide 30 is substantially perpendicular to the upper surface of the insulator 20.
  • the side surface of the oxide 30 may be tapered.
  • the oxide 30 may have a taper angle of, for example, 60° or more and less than 90°.
  • an insulating film 35A is formed on the oxide 30 (see FIGS. 12A to 12D).
  • the insulating film 35A can be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film may be formed using a sputtering method.
  • the insulating film 35A containing excess oxygen can be formed.
  • the hydrogen concentration in the insulating film 35A can be reduced by using a sputtering method that does not require the use of molecules containing hydrogen in the deposition gas.
  • heat treatment may be performed before the insulating film 35A is formed.
  • the heat treatment may be performed under reduced pressure, and the insulating film 35A may be continuously formed without exposure to the atmosphere. By performing such treatment, the water concentration and hydrogen concentration in the oxide 30 can be reduced.
  • the heat treatment conditions described above can be used for the heat treatment.
  • insulators 35a and 35b with flat top surfaces are formed (see FIGS. 13A to 13D).
  • silicon nitride is deposited over the oxide 30, the insulator 35a, and the insulator 35b by, for example, a sputtering method, and the silicon nitride is subjected to CMP until it reaches the oxide 30, the insulator 35a, and the insulator 35b. processing may be performed.
  • a first recess and a second recess are formed in the oxide 30 (see FIGS. 14A to 14D).
  • Wet etching may be used to form the openings, but dry etching is preferable for fine processing.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as a dry etching apparatus.
  • a capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency voltage to one electrode of the parallel plate electrodes. Alternatively, a plurality of different high-frequency voltages may be applied to one of the parallel plate electrodes. Alternatively, a high-frequency voltage having the same frequency may be applied to each of the parallel plate electrodes. Alternatively, high-frequency voltages having different frequencies may be applied to parallel plate electrodes.
  • a dry etching apparatus having a high density plasma source can be used.
  • a dry etching apparatus having a high-density plasma source can be, for example, an inductively coupled plasma (ICP) etching apparatus.
  • ICP inductively coupled plasma
  • the insulator 20 serves as an etching stopper when the oxide 30 is etched to form the opening. It is preferable to choose an insulator that functions as a membrane.
  • a conductive film to be the conductors 42a and 42b is formed.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film may be formed using tantalum nitride by a sputtering method.
  • heat treatment may be performed before the conductive film is formed.
  • the heat treatment may be performed under reduced pressure, and the conductive films may be formed continuously without exposure to the air. By performing such treatment, moisture and hydrogen adsorbed on the surface of oxide 30 can be removed, and the moisture concentration and hydrogen concentration in oxide 30 can be reduced.
  • the temperature of the heat treatment is preferably 100° C. or higher and 400° C. or lower. As an example, the temperature of the heat treatment is set to 200.degree.
  • CMP treatment is performed to remove part of the conductive film to be the conductors 42a and 42b, and to expose the oxide 30 and the insulators 35a and 35b (see FIGS. 15A to 15D). ).
  • the conductor 42a remains in the first recess
  • the conductor 42b remains in the second recess. Note that part of the oxide 30, the insulator 35a, and the insulator 35b may be removed by the CMP treatment.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive films to be the conductors 46a and 46b are processed by a lithography method, and the conductors 46a in contact with at least part of the upper surfaces of the conductors 42a and the conductors in contact with at least part of the upper surfaces of the conductors 42b are formed. 46b. At this time, a portion of the oxide 30, a portion of the insulator 35a, and a portion of the insulator 35b, which do not overlap with the conductors 46a and 46b, may be removed.
  • an insulating film to be the insulator 80 is formed over the oxide 30, the conductor 42a, the conductor 42b, the insulator 35a, the insulator 35b, the conductor 46a, and the conductor 46b.
  • the insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film may be formed by a sputtering method.
  • the insulator 80 containing excess oxygen can be formed.
  • the hydrogen concentration in the insulator 80 can be reduced by using a sputtering method that does not require molecules containing hydrogen in the deposition gas.
  • heat treatment may be performed before the insulating film is formed.
  • the heat treatment may be performed under reduced pressure, and the insulating film may be formed continuously without exposure to the air. By such treatment, moisture and hydrogen adsorbed to the surface of the oxide 30 and the like are removed, and the moisture concentration and hydrogen concentration in the oxide 30 and the insulators 35a and 35b are reduced. be able to.
  • the heat treatment conditions described above can be used for the heat treatment.
  • the insulating film to be the insulator 80 is subjected to CMP treatment to form the insulator 80 with a flat upper surface (see FIGS. 16A to 16D).
  • CMP treatment to form the insulator 80 with a flat upper surface.
  • a silicon nitride film may be formed over the insulator 80 by a sputtering method, for example, and CMP treatment may be performed until the silicon nitride reaches the insulator 80 .
  • a portion of the insulator 80 is processed to form an opening that reaches the oxide 30 (see FIGS. 17A-17D). Furthermore, by processing a part of the oxide 30 in the region overlapping with the opening, a third recess is formed in the oxide 30 .
  • the opening formed in the insulator 80 and the third recess formed in the oxide 30 may be collectively referred to as the opening formed in the insulator 80 and the oxide 30 .
  • the insulators 35a and 35b in the regions overlapping the openings are removed. In other words, the insulator 35a and the insulator 35b in the region overlapping the opening are removed, and the insulator 20 is exposed. A part of the insulator 35a and the insulator 35b in the region overlapping with the opening may remain.
  • the insulator 80 may have a tapered side surface.
  • a dry etching method or a wet etching method can be used for processing a portion of the insulator 80 and a portion of the oxide 30 . Processing by the dry etching method is suitable for fine processing. Further, the processing may be performed under different conditions.
  • the third recess is preferably formed so as to overlap the conductor 25.
  • the impurities may adhere to the top and side surfaces of the oxide 30, the side surfaces of the insulator 80, and the like, or may diffuse into these. A step of removing such impurities may be performed. Also, the dry etching may form a damaged region on the surface of the oxide 30 . Such damaged areas may be removed.
  • the impurities include those caused by components contained in the insulator 80, components contained in members used in the apparatus used to form the opening, components contained in the gas or liquid used for etching, and the like. is mentioned. Examples of such impurities include hafnium, aluminum, silicon, tantalum, fluorine, and chlorine.
  • impurities such as aluminum and silicon may reduce the crystallinity of the oxide 30 . Therefore, impurities such as aluminum and silicon are preferably removed from the surface of oxide 30 and its vicinity. Further, it is preferable that the concentration of the impurity is reduced.
  • the concentration of aluminum atoms on the surface of the oxide 30 and its vicinity may be 5.0 atomic % or less, preferably 2.0 atomic % or less, more preferably 1.5 atomic % or less, and 1.0 atomic % or less. Atom % or less is more preferable, and less than 0.3 atomic % is even more preferable.
  • the regions of low crystallinity of the oxide 30 are reduced or removed.
  • a cleaning process is performed to remove impurities adhered to the surface of the oxide 30 in the above etching process.
  • a cleaning method there are wet cleaning using a cleaning solution (also referred to as wet etching treatment), plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleaning may be performed in combination as appropriate. Note that the cleaning process may deepen the third concave portion.
  • Ammonia water, oxalic acid, phosphoric acid, hydrofluoric acid, etc. may be washed with carbonated water or an aqueous solution diluted with pure water, pure water, carbonated water, or the like. Alternatively, ultrasonic cleaning may be performed using these aqueous solutions, pure water, or carbonated water. Alternatively, these washings may be appropriately combined.
  • an aqueous solution obtained by diluting hydrofluoric acid with pure water is sometimes referred to as diluted hydrofluoric acid
  • an aqueous solution obtained by diluting ammonia water with pure water is sometimes referred to as diluted ammonia water.
  • concentration, temperature, and the like of the aqueous solution may be adjusted as appropriate depending on impurities to be removed, the configuration of the semiconductor device to be cleaned, and the like.
  • the ammonia concentration of the diluted ammonia water should be 0.01% or more and 5% or less, preferably 0.1% or more and 0.5% or less.
  • the concentration of hydrogen fluoride in the diluted hydrofluoric acid should be 0.01 ppm or more and 100 ppm or less, preferably 0.1 ppm or more and 10 ppm or less.
  • a frequency of 200 kHz or higher is preferably used for ultrasonic cleaning, and a frequency of 900 kHz or higher is more preferably used. By using the frequency, damage to the oxide 30 and the like can be reduced.
  • the above cleaning treatment may be performed multiple times, and the cleaning liquid may be changed for each cleaning treatment.
  • a treatment using diluted hydrofluoric acid or diluted ammonia water may be performed as the first cleaning treatment
  • a treatment using pure water or carbonated water may be performed as the second cleaning treatment.
  • wet cleaning is performed using diluted ammonia water.
  • impurities such as the oxide 30 attached to the surface or diffused inside can be removed.
  • crystallinity of the oxide 30 can be enhanced.
  • a heat treatment may be performed after the above etching or after the above cleaning.
  • the heat treatment may be performed at 100° C. or higher and 450° C. or lower, preferably 350° C. or higher and 400° C. or lower.
  • the heat treatment is performed in a nitrogen gas atmosphere, an inert gas atmosphere, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 30 to reduce oxygen vacancies.
  • the crystallinity of the oxide 30 can be improved by performing such a heat treatment.
  • after heat treatment in an oxygen atmosphere heat treatment may be continuously performed in a nitrogen atmosphere without exposure to the air.
  • an insulating film 50A is formed (see FIGS. 18A to 18D).
  • a heat treatment may be performed before the insulating film 50A is formed, or the heat treatment may be performed under reduced pressure and the insulating film 50A may be continuously formed without exposure to the atmosphere. Further, the heat treatment is preferably performed in an atmosphere containing oxygen. By performing such treatment, moisture and hydrogen adsorbed on the surface of oxide 30 can be removed, and the moisture concentration and hydrogen concentration in oxide 30 can be reduced.
  • the temperature of the heat treatment is preferably 100° C. or higher and 400° C. or lower.
  • the insulating film 50A can be formed using a sputtering method, a CVD method, a PECVD method, an MBE method, a PLD method, an ALD method, or the like. Moreover, the insulating film 50A is preferably formed by a film forming method using a gas in which hydrogen atoms are reduced or removed. Thereby, the hydrogen concentration of the insulating film 50A can be reduced. Since the insulating film 50A becomes the insulator 50 in contact with the oxide 30 in a later step, it is preferable that the hydrogen concentration is reduced in this way.
  • silicon oxynitride is deposited by PECVD as the insulating film 50A.
  • silicon oxide is deposited by the ALD method as the insulating film 50A.
  • microwave treatment refers to treatment using an apparatus having a power supply for generating high-density plasma using microwaves, for example.
  • microwaves refer to electromagnetic waves having a frequency of 300 MHz or more and 300 GHz or less.
  • the frequency of the microwave processing device may be 300 MHz or more and 300 GHz or less, preferably 2.4 GHz or more and 2.5 GHz or less, for example, 2.45 GHz.
  • High-density oxygen radicals can be generated by using high-density plasma.
  • the power of the power source for applying microwaves in the microwave processing apparatus may be 1000 W or more and 10000 W or less, preferably 2000 W or more and 5000 W or less.
  • the microwave processing apparatus may have a power supply for applying RF to the substrate side. Further, by applying RF to the substrate side, oxygen ions generated by high-density plasma can be efficiently led into the oxide 30 .
  • the above microwave treatment is preferably performed under reduced pressure, and the pressure should be 10 Pa or more and 1000 Pa or less, preferably 300 Pa or more and 700 Pa or less.
  • the treatment temperature may be 750°C or lower, preferably 500°C or lower, for example, about 250°C.
  • heat treatment may be continuously performed without exposure to the outside air.
  • the temperature may be 100° C. or higher and 750° C. or lower, preferably 300° C. or higher and 500° C. or lower.
  • the microwave treatment may be performed using oxygen gas and argon gas.
  • the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is greater than 0% and 100% or less, preferably greater than 0% and 50% or less, more preferably 10% or more and 40% or less, further preferably 10%. % or more and 30% or less.
  • the region 30i shown in FIG. 2 can be exposed to microwaves, high frequencies such as RF, oxygen plasma, or the like.
  • microwaves high frequencies
  • the VOH in region 30i can be disrupted and hydrogen can be removed from region 30i. That is, VOH contained in the region 30i can be reduced. Therefore, oxygen vacancies and VOH in the region 30i can be reduced, and the carrier concentration can be lowered.
  • oxygen radicals generated by the oxygen plasma or oxygen contained in the insulating film 50A to the oxygen vacancies formed in the region 30i, the oxygen vacancies in the region 30i are further reduced and the carrier concentration is increased. can be lowered.
  • the film quality of the insulator 50 can be improved, the reliability of the transistor 10 is improved.
  • heat energy may be directly transmitted to the oxide 30 due to electromagnetic interaction between the microwave and the molecules in the oxide 30 .
  • This thermal energy may heat the oxide 30 .
  • Such heat treatment is sometimes called microwave annealing.
  • an effect equivalent to that of oxygen annealing may be obtained.
  • the oxide 30 contains hydrogen, it is conceivable that this thermal energy is transmitted to the hydrogen in the oxide 30 and the activated hydrogen is released from the oxide 30 .
  • heat treatment may be performed while maintaining the reduced pressure state after the microwave treatment.
  • hydrogen in the insulating film 50A and the oxide 30 can be efficiently removed.
  • some of the hydrogen may be gettered by the conductors 42a and 42b.
  • the step of performing the heat treatment may be repeated a plurality of times while the reduced pressure state is maintained. By repeating the heat treatment, hydrogen in the insulating film 50A and the oxide 30 can be removed more efficiently.
  • the heat treatment temperature is preferably 300° C. or higher and 500° C. or lower.
  • the microwave treatment that is, microwave annealing may serve as the heat treatment. When the oxide 30 and the like are sufficiently heated by microwave annealing, the heat treatment may not be performed.
  • the diffusion of hydrogen, water, impurities, etc. can be suppressed by modifying the film quality of the insulating film 50A by performing microwave processing. Therefore, hydrogen, water, impurities, and the like can be prevented from diffusing into the oxide 30 through the insulator 50 in a post-process such as formation of a conductive film that becomes the conductor 60 or a post-treatment such as heat treatment. .
  • an insulating film to be the insulator 50a is formed before the insulating film 50A is formed, and an insulating film to be the insulator 50c is formed after the insulating film 50A is formed. should be deposited.
  • the insulating film 50A can be rephrased as an insulating film that becomes the insulator 50b.
  • the insulating film to be the insulator 50a and the insulating film to be the insulator 50c can be independently formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film that will be the insulator 50a is preferably formed using the ALD method.
  • the insulating film is preferably formed with a small film thickness, and it is necessary to reduce variations in film thickness.
  • the ALD method is a method of forming a film by alternately introducing a precursor and a reactant (for example, an oxidizing agent). Film thickness can be adjusted.
  • the insulating film must be formed with good coverage on the bottom and side surfaces of the opening formed in the insulator 80 and the oxide 30 . In particular, it is preferable to form a film with good coverage on the top surface and side surfaces of the oxide 30 . Since atomic layers can be deposited one by one on the bottom and side surfaces of the opening, the insulating film can be formed with good coverage over the opening.
  • ozone (O 3 ), oxygen (O 2 ), water (H 2 O), or the like can be used as an oxidizing agent.
  • oxygen (O 2 ), or the like that does not contain hydrogen can be reduced.
  • aluminum oxide is deposited by a thermal ALD method as an insulating film to be the insulator 50a.
  • the insulating film to be the insulator 50c is preferably formed using the ALD method similarly to the insulating film to be the insulator 50a.
  • the insulating film to be the insulator 50c can be formed with a thin film thickness and good coverage.
  • silicon nitride is deposited by a PEALD method as an insulating film to be the insulator 50c.
  • the microwave treatment is preferably performed after the insulating film to be the insulator 50a is formed or after the insulating film to be the insulator 50b is formed. .
  • a conductive film 60A is deposited (see FIGS. 18A to 18D).
  • the formation of the conductive film 60A can be performed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a sputtering method a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • tungsten is deposited by CVD as a conductive film to be the conductor 60b.
  • the film is formed by
  • the insulating film 50A and the conductive film 60A are polished by CMP processing until the insulator 80 is exposed, thereby forming the insulator 50 and the conductor 60 (see FIGS. 1A to 1D).
  • the insulator 50 is arranged to cover the opening formed in the insulator 80 and the oxide 30 .
  • the conductor 60 is arranged to fill the opening with the insulator 50 interposed therebetween.
  • heat treatment may be performed under the same conditions as the above heat treatment.
  • the treatment is performed at a temperature of 400° C. for one hour in a nitrogen atmosphere.
  • the concentrations of moisture and hydrogen in the insulators 50 and 80 can be reduced.
  • a film of an insulator which will be described later, may be continuously performed without exposure to the air.
  • an insulator (not shown in FIGS. 1A to 1D) is formed over the insulator 50, the conductor 60, and the insulator 80.
  • FIG. The insulator can be deposited by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator is preferably deposited by a sputtering method.
  • the concentration of hydrogen in the insulator can be reduced by using a sputtering method that does not require molecules containing hydrogen in the deposition gas.
  • the insulator for example, aluminum oxide is preferably formed by a pulse DC sputtering method using an aluminum target in an atmosphere containing oxygen gas.
  • the pulse DC sputtering method By using the pulse DC sputtering method, the film thickness distribution can be made more uniform, and the sputtering rate and film quality can be improved.
  • the RF power applied to the substrate is 1.86 W/cm 2 or less. Preferably, it is 0 W/cm 2 or more and 0.62 W/cm 2 or less. By reducing the RF power, the amount of oxygen injected into the insulator 80 can be suppressed.
  • oxygen can be added to the insulating film 80 while the film is being formed. This allows the insulator 80 to contain excess oxygen. At this time, it is preferable to deposit the insulator while heating the substrate.
  • a semiconductor device having the transistor 10 illustrated in FIGS. 1A to 1D can be manufactured.
  • the transistor 10 can be manufactured by using the method for manufacturing the semiconductor device described in this embodiment.
  • a in each figure shows a top view.
  • B in each figure is a cross-sectional view corresponding to the portion indicated by the dashed-dotted line A1-A2 in A in each figure, and is also a cross-sectional view of the transistor 10 in the channel length direction.
  • C in each figure is a cross-sectional view corresponding to the portion indicated by the dashed-dotted line A3-A4 in A in each figure, and is also a cross-sectional view of the transistor 10 in the channel width direction.
  • D in each figure is a cross-sectional view of a portion indicated by a dashed line A5-A6 in A in each figure.
  • some elements are omitted for clarity of the drawing.
  • a substrate (not shown) is prepared, and the insulator 20 is formed on the substrate.
  • the insulator 20 can be formed by a method similar to that described above.
  • an oxide film 30B to be the oxide 30 is formed on the insulator 20. Then, as shown in FIG.
  • the oxide film 30B can be formed by a method similar to the method of forming the oxide film that becomes the oxide 30 described above.
  • each of the two openings extends in a direction perpendicular to the dashed-dotted line A1-A2 shown in FIG. 19A.
  • wet etching may be used to form the two openings, use of dry etching is preferable for fine processing.
  • a conductive film to be the conductors 42a and 42b is formed.
  • the conductive film can be formed by a method similar to that described above.
  • a CMP process is performed to remove part of the conductive film that will become the conductors 42a and 42b, thereby exposing the oxide film 30B (see FIGS. 20A to 20D).
  • the conductive layer 42A remains inside one of the two openings
  • the conductive layer 42B remains inside the other of the two openings.
  • a part of the oxide film 30B may be removed by the CMP process.
  • the oxide film 30B is processed into an island shape or band shape to form the oxide 30, the conductive layer 42A is processed into an island shape to form the conductor 42a, and the conductive layer 42B is processed into an island shape. 21A to 21D).
  • a dry etching method or a wet etching method can be used for the above processing. Processing by the dry etching method is suitable for fine processing.
  • insulating films to be insulators 35a and 35b are formed over the oxide 30, the conductors 42a, and the conductors 42b.
  • the insulating film can be formed by a method similar to the method for forming the insulating film 35A.
  • insulators 35a and 35b with flat upper surfaces are formed (see FIGS. 22A to 22D).
  • conductors 46a and 46b are formed.
  • the conductors 46a and 46b can be formed by a method similar to that described above.
  • the insulator 80 can be formed by a method similar to that described above.
  • insulators 50 and conductors 60 are formed.
  • the insulator 50 and the conductor 60 can be formed by a method similar to that described above.
  • a semiconductor device having the transistor 10 shown in FIGS. 4C and 4D can be manufactured.
  • 19A to 22D the transistor 10 can be manufactured by using the method for manufacturing the semiconductor device described in this embodiment.
  • ⁇ Microwave processing device> A microwave processing apparatus that can be used in the above method for manufacturing a semiconductor device is described below.
  • FIG. 23 the configuration of a manufacturing apparatus in which impurities are less mixed when manufacturing a semiconductor device or the like will be described with reference to FIGS. 23 to 26.
  • FIG. 23 the configuration of a manufacturing apparatus in which impurities are less mixed when manufacturing a semiconductor device or the like will be described with reference to FIGS. 23 to 26.
  • FIG. 23 schematically shows a top view of a single-wafer multi-chamber manufacturing apparatus 2700.
  • the manufacturing apparatus 2700 includes an atmosphere-side substrate supply chamber 2701 having a cassette port 2761 for accommodating substrates and an alignment port 2762 for aligning substrates, and an atmosphere-side substrate transfer chamber for transferring substrates from the atmosphere-side substrate supply chamber 2701 .
  • the atmospheric side substrate transfer chamber 2702 is connected to the load lock chamber 2703a and the unload lock chamber 2703b, the load lock chamber 2703a and the unload lock chamber 2703b are connected to the transfer chamber 2704, and the transfer chamber 2704 is connected to the chamber 2706a. , chamber 2706b, chamber 2706c and chamber 2706d.
  • a gate valve GV is provided at the connecting portion of each chamber, and each chamber can be independently held in a vacuum state except for the atmosphere-side substrate supply chamber 2701 and the atmosphere-side substrate transfer chamber 2702 .
  • the atmosphere-side substrate transfer chamber 2702 is provided with a transfer robot 2763a
  • the transfer chamber 2704 is provided with a transfer robot 2763b. The substrate can be transported within the manufacturing apparatus 2700 by the transport robot 2763a and the transport robot 2763b.
  • the back pressure (total pressure) of the transfer chamber 2704 and each chamber is, for example, 1 ⁇ 10 ⁇ 4 Pa or less, preferably 3 ⁇ 10 ⁇ 5 Pa or less, more preferably 1 ⁇ 10 ⁇ 5 Pa or less.
  • the partial pressure of gas molecules (atoms) having a mass-to-charge ratio (m/z) of 18 in the transfer chamber 2704 and each chamber is, for example, 3 ⁇ 10 ⁇ 5 Pa or less, preferably 1 ⁇ 10 ⁇ 5 Pa or less. and more preferably 3 ⁇ 10 ⁇ 6 Pa or less.
  • the partial pressure of gas molecules (atoms) having an m/z of 28 in the transfer chamber 2704 and each chamber is, for example, 3 ⁇ 10 ⁇ 5 Pa or less, preferably 1 ⁇ 10 ⁇ 5 Pa or less, more preferably 3 ⁇ 10 ⁇ 5 Pa or less. ⁇ 10 ⁇ 6 Pa or less.
  • the partial pressure of gas molecules (atoms) with m/z of 44 in the transfer chamber 2704 and each chamber is, for example, 3 ⁇ 10 ⁇ 5 Pa or less, preferably 1 ⁇ 10 ⁇ 5 Pa or less, more preferably 3 ⁇ 10 ⁇ 5 Pa or less. ⁇ 10 ⁇ 6 Pa or less.
  • the total pressure and partial pressure in the transfer chamber 2704 and each chamber can be measured using an ionization vacuum gauge, a mass spectrometer, or the like.
  • the transfer chamber 2704 and each chamber have a configuration with little external or internal leakage.
  • the leak rate of the transfer chamber 2704 is 1 ⁇ 10 0 Pa/min or less, preferably 5 ⁇ 10 ⁇ 1 Pa/min or less.
  • the leak rate of each chamber is 1 ⁇ 10 ⁇ 1 Pa/min or less, preferably 5 ⁇ 10 ⁇ 2 Pa/min or less.
  • the leak rate can be derived from the total pressure and partial pressure measured using an ionization vacuum gauge, mass spectrometer, or the like. For example, it may be derived from the total pressure 10 minutes after the start of vacuuming with a vacuum pump such as a turbo-molecular pump and the total pressure 10 minutes after the valve is closed.
  • the total pressure after 10 minutes from the start of the evacuation may be an average value obtained by measuring the total pressure a plurality of times.
  • the leak rate depends on external and internal leaks.
  • An external leak is an inflow of gas from outside the vacuum system due to a minute hole, poor seal, or the like.
  • Internal leaks result from leaks from partitions such as valves in the vacuum system or from released gas from internal components. In order to keep the leak rate below the above numerical value, it is necessary to take measures against both external and internal leaks.
  • the transfer chamber 2704 and the opening/closing parts of each chamber may be sealed with metal gaskets.
  • Metal gaskets are preferably made of metal coated with iron fluoride, aluminum oxide, or chromium oxide. Metal gaskets have higher adhesion than O-rings and can reduce external leaks.
  • passivated metal coated with iron fluoride, aluminum oxide, chromium oxide, or the like it is possible to suppress released gas containing impurities released from the metal gasket, thereby reducing internal leaks.
  • aluminum, chromium, titanium, zirconium, nickel, or vanadium, which emits less gas containing impurities is used as a member constituting the manufacturing apparatus 2700 .
  • an alloy containing iron, chromium, nickel, or the like may be coated with the aforementioned metal containing impurities and emitting less gas. Alloys containing iron, chromium, nickel, and the like are rigid, heat resistant, and workable.
  • the surface unevenness of the member is reduced by polishing or the like in order to reduce the surface area, the emitted gas can be reduced.
  • the members of the manufacturing apparatus 2700 described above may be coated with iron fluoride, aluminum oxide, chromium oxide, or the like.
  • the members of the manufacturing apparatus 2700 are preferably made of metal as much as possible. It is advisable to thinly coat with chromium or the like.
  • the adsorbate existing in the transfer chamber 2704 and each chamber does not affect the pressure of the transfer chamber 2704 and each chamber because it is adsorbed on the inner wall or the like, but it is a cause of gas release when the transfer chamber 2704 and each chamber is evacuated. becomes. Therefore, although there is no correlation between the leak rate and the evacuation speed, it is important to use a pump with a high evacuation capacity to desorb as much as possible the adsorbate existing in the transfer chamber 2704 and each chamber and to evacuate them in advance.
  • the transfer chamber 2704 and each chamber may be baked in order to facilitate the desorption of the adsorbate. By baking, the desorption speed of the adsorbate can be increased by about ten times. Baking may be performed at 100° C.
  • the desorption speed of water and the like which is difficult to desorb only by exhausting, can be further increased.
  • the desorption speed of the adsorbate can be further increased.
  • an inert gas such as a heated noble gas, oxygen, or the like to increase the pressure in the transfer chamber 2704 and each chamber, and then evacuate the transfer chamber 2704 and each chamber again after a certain period of time.
  • an inert gas or oxygen having a temperature of 40° C. or more and 400° C. or less, preferably 50° C. or more and 200° C.
  • the pressure is preferably 1 Pa or more and 1 kPa or less, more preferably 5 Pa or more and 100 Pa or less, and the pressure is maintained for 1 minute or more and 300 minutes or less, preferably 5 minutes or more and 120 minutes or less.
  • the transfer chamber 2704 and each chamber are evacuated for a period of 5 to 300 minutes, preferably 10 to 120 minutes.
  • the chamber 2706b and the chamber 2706c are, for example, chambers capable of subjecting an object to be processed to microwave processing. Note that the chamber 2706b and the chamber 2706c are different only in the atmosphere when the microwave treatment is performed. Since other configurations are common, they will be collectively described below.
  • the chamber 2706b and the chamber 2706c have a slot antenna plate 2808, a dielectric plate 2809, a substrate holder 2812 and an exhaust port 2819. Further, outside the chambers 2706b and 2706c, etc., there are a gas supply source 2801, a valve 2802, a high frequency generator 2803, a waveguide 2804, a mode converter 2805, a gas pipe 2806, and a waveguide 2807. , a matching box 2815 , a high frequency power supply 2816 , a vacuum pump 2817 and a valve 2818 are provided.
  • a high frequency generator 2803 is connected to a mode converter 2805 via a waveguide 2804 .
  • Mode converter 2805 is connected to slot antenna plate 2808 via waveguide 2807 .
  • Slot antenna plate 2808 is placed in contact with dielectric plate 2809 .
  • gas supply source 2801 is connected to mode converter 2805 via valve 2802 .
  • Gas is sent to chambers 2706b and 2706c by gas pipe 2806 passing through mode converter 2805, waveguide 2807 and dielectric plate 2809.
  • the vacuum pump 2817 has a function of exhausting gas and the like from the chambers 2706b and 2706c through the valve 2818 and the exhaust port 2819 .
  • the high-frequency power supply 2816 is connected to the substrate holder 2812 through the matching box 2815 .
  • the substrate holder 2812 has a function of holding the substrate 2811. For example, it has a function of electrostatically chucking or mechanically chucking the substrate 2811 . It also functions as an electrode to which power is supplied from the high frequency power supply 2816 . It also has a heating mechanism 2813 inside and has a function of heating the substrate 2811 .
  • the vacuum pump 2817 for example, a dry pump, a mechanical booster pump, an ion pump, a titanium sublimation pump, a cryopump, a turbomolecular pump, or the like can be used. Also, in addition to the vacuum pump 2817, a cryotrap may be used. The use of a cryopump and a cryotrap is particularly preferable because water can be discharged efficiently.
  • the heating mechanism 2813 for example, a heating mechanism that heats using a resistance heating element or the like may be used.
  • a heating mechanism that heats by heat conduction or heat radiation from a medium such as heated gas may be used.
  • RTA Rapid Thermal Annealing
  • GRTA Gas Rapid Thermal Annealing
  • LRTA Low Rapid Thermal Annealing
  • GRTA performs heat treatment using high temperature gas.
  • An inert gas is used as the gas.
  • the gas supply source 2801 may be connected to the refiner via a mass flow controller. It is preferable to use a gas having a dew point of ⁇ 80° C. or lower, preferably ⁇ 100° C. or lower.
  • a gas having a dew point of ⁇ 80° C. or lower preferably ⁇ 100° C. or lower.
  • oxygen gas, nitrogen gas, and noble gas such as argon gas may be used.
  • dielectric plate 2809 for example, silicon oxide (quartz), aluminum oxide (alumina), yttrium oxide (yttria), or the like may be used. Further, another protective layer may be formed on the surface of dielectric plate 2809 . As the protective layer, magnesium oxide, titanium oxide, chromium oxide, zirconium oxide, hafnium oxide, tantalum oxide, silicon oxide, aluminum oxide, yttrium oxide, or the like may be used. Since the dielectric plate 2809 will be exposed to a particularly high-density region of the high-density plasma 2810, which will be described later, damage can be mitigated by providing a protective layer. As a result, an increase in particles during processing can be suppressed.
  • the high-frequency generator 2803 has a function of generating microwaves of, for example, 0.3 GHz to 3.0 GHz, 0.7 GHz to 1.1 GHz, or 2.2 GHz to 2.8 GHz.
  • a microwave generated by the high frequency generator 2803 is transmitted to the mode converter 2805 via the waveguide 2804 .
  • the microwave transmitted as TE mode is converted into TEM mode.
  • the microwave is transmitted to slot antenna plate 2808 via waveguide 2807 .
  • Slot antenna plate 2808 is provided with a plurality of slot holes, and microwaves pass through the slot holes and dielectric plate 2809 .
  • an electric field can be generated below the dielectric plate 2809 to generate high density plasma 2810 .
  • Ions and radicals according to the gas species supplied from the gas supply source 2801 are present in the high-density plasma 2810 . For example, there are oxygen radicals.
  • the ions and radicals generated by the high-density plasma 2810 can modify the film on the substrate 2811 .
  • the high-frequency power supply 2816 for example, an RF (Radio Frequency) power supply with frequencies such as 13.56 MHz and 27.12 MHz may be used.
  • RF Radio Frequency
  • oxygen radical treatment using high-density plasma 2810 can be performed.
  • the chamber 2706a and the chamber 2706d are, for example, chambers capable of irradiating an object to be processed with electromagnetic waves.
  • the only difference between the chamber 2706a and the chamber 2706d is the type of electromagnetic wave. Since there are many common parts in other configurations, they will be collectively described below.
  • the chambers 2706 a and 2706 d have one or more lamps 2820 , substrate holders 2825 , gas inlets 2823 and exhaust ports 2830 . Also, a gas supply source 2821, a valve 2822, a vacuum pump 2828, and a valve 2829 are provided outside the chambers 2706a and 2706d.
  • a gas supply source 2821 is connected to a gas inlet 2823 via a valve 2822 .
  • Vacuum pump 2828 is connected to exhaust port 2830 through valve 2829 .
  • the lamp 2820 is arranged facing the substrate holder 2825 .
  • the substrate holder 2825 has the function of holding the substrate 2824 . Further, the substrate holder 2825 has a heating mechanism 2826 inside and has a function of heating the substrate 2824 .
  • a light source having a function of emitting electromagnetic waves such as visible light or ultraviolet light
  • a light source having a function of emitting an electromagnetic wave having a peak wavelength of 10 nm to 2500 nm, 500 nm to 2000 nm, or 40 nm to 340 nm may be used.
  • a light source such as a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, or a high pressure mercury lamp may be used.
  • the electromagnetic waves radiated from the lamp 2820 can be partially or wholly absorbed by the substrate 2824 to modify the film or the like on the substrate 2824 .
  • defects can be created or reduced, or impurities can be removed. Note that if the substrate 2824 is heated while the substrate 2824 is heated, defects can be efficiently generated or reduced, or impurities can be removed.
  • electromagnetic waves radiated from the lamps 2820 may cause the substrate holder 2825 to generate heat to heat the substrate 2824 .
  • the heating mechanism 2826 may not be provided inside the substrate holder 2825 .
  • the vacuum pump 2828 refers to the description of the vacuum pump 2817.
  • the heating mechanism 2826 the description of the heating mechanism 2813 is referred to.
  • the gas supply source 2821 the description of the gas supply source 2801 is referred to.
  • the microwave processing device that can be used in this embodiment is not limited to the above.
  • a microwave processing apparatus 2900 shown in FIG. 26 can be used.
  • Microwave processing apparatus 2900 has quartz tube 2901 , exhaust port 2819 , gas supply source 2801 , valve 2802 , high frequency generator 2803 , waveguide 2804 , gas pipe 2806 , vacuum pump 2817 and valve 2818 .
  • the microwave processing apparatus 2900 also has a substrate holder 2902 that holds a plurality of substrates 2811 (2811_1 to 2811_n, where n is an integer of 2 or more) inside the quartz tube 2901 . Further, the microwave processing apparatus 2900 may have heating means 2903 outside the quartz tube 2901 .
  • the microwave generated by the high-frequency generator 2803 is applied to the substrate provided inside the quartz tube 2901 through the waveguide 2804 .
  • a vacuum pump 2817 is connected to an exhaust port 2819 via a valve 2818 and can adjust the pressure inside the quartz tube 2901 .
  • a gas supply source 2801 is also connected to a gas pipe 2806 via a valve 2802 so that a desired gas can be introduced into the quartz pipe 2901 .
  • the heating means 2903 can heat the substrate 2811 in the quartz tube 2901 to a desired temperature. Alternatively, the heating means 2903 may heat the gas supplied from the gas supply source 2801 .
  • the microwave treatment apparatus 2900 heat treatment and microwave treatment can be performed on the substrate 2811 at the same time. Further, microwave treatment can be performed after the substrate 2811 is heated. Further, heat treatment can be performed after microwave treatment is performed on the substrate 2811 .
  • All of the substrates 2811_1 to 2811_n may be processing substrates for forming semiconductor devices or memory devices, or some of the substrates may be dummy substrates.
  • the substrates 2811_1 and 2811_n may be dummy substrates, and the substrates 2811_2 to 2811_n ⁇ 1 may be processing substrates.
  • the substrates 2811_1, 2811_2, 2811_n ⁇ 1, and 2811_n may be dummy substrates, and the substrates 2811_3 to 2811_n ⁇ 2 may be processing substrates.
  • the use of a dummy substrate is preferable because a plurality of substrates to be processed can be uniformly processed during microwave treatment or heat treatment, and variations among the substrates to be processed can be reduced.
  • placing a dummy substrate on the processing substrate closest to the high-frequency generator 2803 and the waveguide 2804 is preferable because direct exposure of the processing substrate to microwaves can be suppressed.
  • FIG. 27A shows a top view of the semiconductor device 500.
  • FIG. The x-direction shown in FIG. 27A is parallel to the channel length direction of the transistor 10, and the y-direction is perpendicular to the x-direction.
  • 27B is a cross-sectional view corresponding to the portion indicated by the dashed-dotted line B1-B2 in FIG. 27A, and is also a cross-sectional view of the transistor 10 in the channel length direction.
  • FIG. 27C is a cross-sectional view corresponding to the portion indicated by the dashed-dotted line B3-B4 in FIG. 27A, and is also a cross-sectional view of the opening region 400 and its vicinity. Note that some elements are omitted in the top view of FIG. 27A for clarity of illustration.
  • a semiconductor device 500 shown in FIGS. 27A to 27C is a modification of the semiconductor device shown in FIGS. 1A to 1D.
  • a semiconductor device 500 shown in FIGS. 27A to 27C is different from the semiconductor device shown in FIGS. 1A to 1D in that the insulator 83 and the insulator 74 are provided.
  • a semiconductor device 500 shown in FIGS. 27A to 27C is different from the semiconductor device shown in FIGS. 1A to 1D in that an opening region 400 is formed in the insulator 80 .
  • a sealing portion 65 is formed so as to surround a plurality of transistors 10.
  • a semiconductor device 500 has a plurality of transistors 10 and a plurality of opening regions 400 arranged in a matrix.
  • a plurality of conductors 60 that function as gate electrodes of the transistors 10 are provided extending in the y direction.
  • Open region 400 is formed in a region that does not overlap oxide 30 and conductor 60 .
  • a sealing portion 65 is formed to surround the plurality of transistors 10 , the plurality of conductors 60 , and the plurality of opening regions 400 .
  • the number, arrangement, and size of transistors 10, conductors 60, and opening regions 400 are not limited to the structure shown in FIG.
  • the sealing portion 65 is provided so as to surround the multiple transistors 10 .
  • the insulator 83 is provided so as to cover the multiple transistors 10 .
  • the insulator 83 is in contact with the upper surface of the insulator 20 .
  • An insulator 74 is provided on the insulator 83 on the sealing portion 65 .
  • the top surface of the insulator 74 is approximately level with the top surface of the insulator 83 .
  • an insulator similar to the insulator 80 can be used.
  • the plurality of transistors 10 can be wrapped with the insulators 83 and 20 .
  • the insulator 83 and the insulator 20 preferably function as barrier insulating films against hydrogen. Therefore, it is preferable to use an insulator similar to the insulator 80 as the insulator 83 . This can prevent hydrogen contained outside the region of the sealing portion 65 from entering the region of the sealing portion 65 .
  • the insulator 80 has grooves in the opening regions 400 .
  • the depth of the groove portion of the insulator 80 should be at least as deep as the upper surface of the insulator 35 is exposed, for example, about 1/4 or more and 1/2 or less of the maximum film thickness of the insulator 80 .
  • the insulator 83 is in contact with the side and top surfaces of the insulator 80 inside the opening region 400 .
  • the insulator 74 is partially formed to fill the recess formed in the insulator 83 within the opening region 400 .
  • the upper surface of the insulator 74 formed in the opening region 400 and the uppermost surface of the insulator 83 may have substantially the same height.
  • Heat treatment is performed in a state where the opening region 400 is formed and the insulator 80 is exposed. can be outdiffused from Thus, sufficient oxygen is supplied from the insulator 80 containing oxygen, which is released by heating, to the region functioning as a channel formation region in the oxide semiconductor layer and the vicinity thereof, and an excessive amount of oxygen is removed. can be prevented from being supplied.
  • hydrogen contained in the insulator 80 can be combined with oxygen and released to the outside through the opening region 400 . Hydrogen combined with oxygen is released as water. Therefore, hydrogen contained in the insulator 80 can be reduced, and mixing of hydrogen contained in the insulator 80 into the oxide 30 can be reduced.
  • the shape of the opening region 400 in top view is substantially rectangular, but the present invention is not limited to this.
  • the top view shape of the open area 400 may be a rectangle, an ellipse, a circle, a rhombus, or a combination thereof.
  • the area and arrangement intervals of the opening regions 400 can be appropriately set according to the design of the semiconductor device including the transistor 10 . For example, in a region where the density of transistors 10 is low, the area of the opening regions 400 may be widened or the spacing between the opening regions 400 may be narrowed. Further, for example, in a region where the density of the transistors 10 is high, the area of the opening regions 400 may be narrowed or the arrangement interval of the opening regions 400 may be widened.
  • a novel transistor can be provided according to one embodiment of the present invention.
  • a semiconductor device with little variation in transistor characteristics can be provided.
  • a semiconductor device with favorable electrical characteristics can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device with high field-effect mobility can be provided.
  • a semiconductor device with favorable frequency characteristics can be provided.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device with low power consumption can be provided.
  • Embodiment 2 In this embodiment, one mode of a semiconductor device will be described with reference to FIGS. Note that the semiconductor device described in this embodiment can be called a memory device in some cases. In this specification and the like, a memory device is one mode of a semiconductor device; therefore, the memory device described in this embodiment can be called a semiconductor device.
  • FIG. 28 illustrates an example of a memory device of one embodiment of the present invention.
  • the transistor 200 is provided above the transistor 300 and the capacitor 100 is provided above the transistors 300 and 200 .
  • the transistor 10 described in the above embodiment can be used as the transistor 200 .
  • a transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 200 has a low off-state current, when it is used for a memory device, stored data can be retained for a long time. That is, since the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the memory device can be sufficiently reduced.
  • a wiring 1001 is electrically connected to the source of the transistor 300, and a wiring 1002 is electrically connected to the drain of the transistor 300.
  • a wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, a wiring 1004 is electrically connected to the first gate of the transistor 200, and a wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and drain of the transistor 200 are electrically connected to one electrode of the capacitor 100, and the wiring 1005 is electrically connected to the other electrode of the capacitor 100. .
  • the memory device shown in FIG. 28 can form a memory cell array by being arranged in a matrix.
  • Transistor 300 is provided over a substrate 311 and includes a conductor 316 functioning as a gate, an insulator 315 functioning as a gate insulator, a semiconductor region 313 formed of part of the substrate 311, and functioning as a source region or a drain region. and a low resistance region 314a and a low resistance region 314b.
  • Transistor 300 can be either p-channel or n-channel.
  • the semiconductor region 313 (part of the substrate 311) in which the channel is formed has a convex shape.
  • a conductor 316 is provided to cover the side and top surfaces of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • the conductor 316 may be made of a material that adjusts the work function.
  • Such a transistor 300 is also called a FIN transistor because it utilizes the projections of the semiconductor substrate.
  • an insulator that functions as a mask for forming the protrusion may be provided in contact with the upper portion of the protrusion.
  • a semiconductor film having a convex shape may be formed by processing an SOI substrate.
  • transistor 300 illustrated in FIG. 28 is an example, and the structure thereof is not limited, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • the capacitor 100 is provided above the transistor 200 .
  • the capacitor 100 includes a conductor 110 functioning as a first electrode, a conductor 120 functioning as a second electrode, and an insulator 130 functioning as a dielectric.
  • the insulator 130 an insulator that can be used as the insulator 83 described in the above embodiment is preferably used.
  • the conductor 112 provided over the conductor 240 and the conductor 110 can be formed at the same time.
  • the conductor 112 functions as a plug or a wiring electrically connected to the capacitor 100 , the transistor 200 , or the transistor 300 .
  • the conductor 112 and the conductor 110 have a single-layer structure in FIG. 28, they are not limited to this structure, and may have a laminated structure of two or more layers. For example, between a conductor with a barrier property and a conductor with high conductivity, a conductor with a barrier property and a conductor with high adhesion to the conductor with high conductivity may be formed.
  • the insulator 130 is, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, or hafnium nitride. etc., and can be provided as a laminate or a single layer.
  • the insulator 130 preferably has a laminated structure of a material with high dielectric strength such as silicon oxynitride and a high dielectric constant (high-k) material.
  • the capacitive element 100 includes an insulator with a high dielectric constant (high-k), so that a sufficient capacitance can be secured, and an insulator with a high dielectric strength improves the dielectric strength and increases the capacitance. Electrostatic breakdown of the element 100 can be suppressed.
  • high dielectric constant (high-k) materials examples include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, silicon and There are oxides with hafnium, oxynitrides with silicon and hafnium, or nitrides with silicon and hafnium.
  • materials with high dielectric strength include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon, and nitrogen. There are added silicon oxide, silicon oxide with holes, resin, and the like.
  • a wiring layer provided with an interlayer film, a wiring, a plug, and the like may be provided between the structures.
  • the wiring layer can be provided in a plurality of layers depending on the design.
  • a plurality of structures may be grouped together and given the same reference numerals.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, there are cases where a part of the conductor functions as a wiring and a part of the conductor functions as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are stacked in this order over the transistor 300 as interlayer films.
  • conductors 328, 330, and the like electrically connected to the capacitor 100 or the transistor 200 are embedded in the insulators 320, 322, 324, and 326, respectively. Note that the conductors 328 and 330 function as plugs or wirings.
  • the insulator functioning as an interlayer film may function as a planarization film covering the uneven shape thereunder.
  • the top surface of the insulator 322 may be planarized by a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided over the insulator 326 and the conductor 330 .
  • an insulator 350, an insulator 352, and an insulator 354 are stacked in this order.
  • a conductor 356 is formed over the insulators 350 , 352 , and 354 .
  • Conductor 356 functions as a plug or wiring.
  • the insulator 210, the insulator 212, and the insulator 216 are embedded with a conductor 218, a conductor (the conductor 205) constituting the transistor 200, and the like.
  • the conductor 218 functions as a plug or wiring that is electrically connected to the capacitor 100 or the transistor 300 .
  • an insulator 150 is provided over the conductor 120 and the insulator 130 .
  • an insulator 217 is provided in contact with the side surface of the conductor 218 that functions as a plug.
  • the insulator 217 is provided in contact with inner walls of openings formed in the insulators 210 , 212 , and 216 . That is, the insulator 217 is provided between the conductor 218 and the insulators 210 , 212 , and 216 . Note that since the conductor 205 can be formed in parallel with the conductor 218, the insulator 217 is formed in contact with the side surface of the conductor 205 in some cases.
  • an insulator such as silicon nitride, aluminum oxide, or silicon oxynitride may be used. Since the insulator 217 is provided in contact with the insulator 210, the insulator 212, and the insulator 222, impurities such as water or hydrogen from the insulator 210, the insulator 216, or the like enter the oxide 230 through the conductor 218. can be suppressed.
  • silicon nitride is suitable because it has a high blocking property against hydrogen.
  • oxygen contained in the insulator 210 or the insulator 216 can be prevented from being absorbed by the conductor 218 .
  • a silicon nitride film is formed using the PEALD method, and an opening reaching the conductor 356 is formed using anisotropic etching.
  • Insulators that can be used as interlayer films include insulating oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides.
  • the material should be selected according to the function of the insulator.
  • the insulator 150, the insulator 210, the insulator 352, the insulator 354, and the like preferably have an insulator with a low dielectric constant.
  • the insulator preferably contains silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having holes, resin, or the like.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having vacancies. and resin.
  • silicon oxide and silicon oxynitride are thermally stable, by combining them with a resin, a laminated structure that is thermally stable and has a low dielectric constant can be obtained.
  • resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, and the like.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used for the insulator 212, the insulator 350, and the like.
  • Examples of insulators having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. Insulators including lanthanum, neodymium, hafnium, or tantalum may be used in single layers or stacks.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, and indium. , ruthenium and the like can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • the conductor 328, the conductor 330, the conductor 356, the conductor 218, the conductor 112, and the like are metal materials, alloy materials, metal nitride materials, metal oxide materials, or the like formed of any of the above materials.
  • conductive materials can be used in a single layer or in lamination. It is preferable to use a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed using a low-resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low-resistance conductive material.
  • an insulator having an excess oxygen region is provided near the oxide semiconductor in some cases.
  • an insulator having a barrier property is preferably provided between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • the insulator 241 may be provided between the insulator 280 containing excess oxygen and the conductor 240 .
  • the transistor 200 can be sealed with an insulator having a barrier property.
  • the provision of the insulator 241 can suppress excess oxygen in the insulator 280 from being absorbed by the conductor 240 .
  • the presence of the insulator 241 can prevent hydrogen, which is an impurity, from diffusing into the transistor 200 through the conductor 240 .
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen is preferably used as the insulator 241 .
  • silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide, or the like is preferably used.
  • silicon nitride is preferable because it has a high blocking property against hydrogen.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and tantalum oxide can also be used.
  • the transistor 200 may be sealed with the insulator 212 and the insulator 283 as described in the above embodiment. With such a structure, hydrogen contained in the insulator 274, the insulator 150, and the like can be prevented from entering the insulator 280 and the like.
  • the insulator 283 and the insulator 212 are penetrated by the conductor 240 and the conductor 218, respectively. 218 is provided. Accordingly, hydrogen entering inside the insulators 212 and 283 through the conductors 240 and 218 can be reduced.
  • the transistor 200 is sealed with the insulator 212, the insulator 283, the insulator 241, and the insulator 217 to reduce entry of impurities such as hydrogen contained in the insulator 274 or the like from the outside. can be done.
  • the insulator 212, the insulator 216, the insulator 222, the insulator 280, the insulator 283, and the insulator 274 are the insulators 20, 16, 22, and 22, respectively, described in the above embodiments. 80 , insulator 83 , and insulator 74 .
  • the oxide 230 corresponds to the oxide 30 described in the previous embodiment.
  • the conductor 205 corresponds to the conductor 25 described in the previous embodiment.
  • dicing lines (sometimes called scribe lines, dividing lines, or cutting lines) provided when taking out a plurality of semiconductor devices in the form of chips by dividing a large-area substrate into individual semiconductor elements will be described.
  • a dividing method for example, grooves (dicing lines) for dividing the semiconductor elements are first formed in the substrate, and then cut along the dicing lines to divide (divide) into a plurality of semiconductor devices.
  • the region where the insulator 283 and the insulator 212 are in contact overlaps the dicing line.
  • openings are provided in the insulator 280 , the oxide 230 , the insulator 222 , and the insulator 216 in the vicinity of the dicing line provided at the outer edge of the memory cell having the plurality of transistors 200 .
  • the insulator 212 and the insulator 283 are in contact with each other through the openings provided in the insulator 280, the oxide 230, the insulator 222, and the insulator 216.
  • the insulator 212 and the insulator 283 may be formed using the same material and the same method.
  • adhesion can be improved. For example, it is preferable to use silicon nitride.
  • the insulator 212 and the insulator 283 can wrap the transistor 200 .
  • At least one of the insulator 212 and the insulator 283 has a function of suppressing diffusion of oxygen, hydrogen, and water. can prevent impurities such as hydrogen or water from entering from the side surface direction of the divided substrate and diffusing into the transistor 200 even if the substrate is processed into a plurality of chips.
  • this structure can prevent excess oxygen in the insulator 280 from diffusing to the outside. Excess oxygen in insulator 280 is therefore efficiently supplied to the oxide in which the channel in transistor 200 is formed. Oxygen vacancies in the oxide in which a channel is formed in the transistor 200 can be reduced by the oxygen. Accordingly, the oxide in which the channel of the transistor 200 is formed can be an oxide semiconductor with low defect state density and stable characteristics. That is, it is possible to suppress variations in the electrical characteristics of the transistor 200 and improve its reliability.
  • the shape of the capacitive element 100 is a planar type, but the storage device shown in this embodiment is not limited to this.
  • the shape of the capacitive element 100 may be cylindrical. Note that the configuration of the memory device shown in FIG. 29 below the insulator 150 is similar to that of the memory device shown in FIG.
  • the capacitive element 100 shown in FIG. 29 includes an insulator 150 on the insulator 130, an insulator 142 on the insulator 150, and a conductor 115 arranged in an opening formed in the insulator 150 and the insulator 142. , an insulator 145 over the conductor 115 and the insulator 142 , a conductor 125 over the insulator 145 , and an insulator 152 over the conductor 125 and the insulator 145 .
  • conductor 115 , insulator 145 , and conductor 125 are placed in openings formed in insulator 150 and insulator 142 .
  • the conductor 115 functions as the lower electrode of the capacitor 100
  • the conductor 125 functions as the upper electrode of the capacitor 100
  • the insulator 145 functions as the dielectric of the capacitor 100 .
  • the capacitive element 100 has a configuration in which the upper electrode and the lower electrode face each other with a dielectric sandwiched therebetween not only on the bottom surface but also on the side surfaces in the openings of the insulator 150 and the insulator 142. Capacity can be increased. Therefore, the capacitance of the capacitive element 100 can be increased as the depth of the opening is increased. By increasing the capacitance per unit area of the capacitive element 100 in this manner, miniaturization or high integration of the memory device can be promoted.
  • An insulator that can be used for the insulator 280 may be used for the insulator 152 .
  • the insulator 142 preferably functions as an etching stopper when the opening of the insulator 150 is formed, and an insulator that can be used for the insulator 212 may be used.
  • the shape of the openings formed in the insulators 150 and 142 when viewed from above may be a quadrangle, a polygonal shape other than a quadrangle, or a polygonal shape with curved corners. , or a circular shape including an ellipse.
  • the conductor 115 is arranged in contact with the openings formed in the insulator 142 and the insulator 150 .
  • the top surface of the conductor 115 substantially coincides with the top surface of the insulator 142 .
  • the lower surface of the conductor 115 is in contact with the conductor 110 through the opening of the insulator 130 .
  • the conductor 115 is preferably formed by an ALD method, a CVD method, or the like.
  • a conductor that can be used for the conductor 205 may be used.
  • the insulator 145 is arranged to cover the conductor 115 and the insulator 142 .
  • the insulator 145 is preferably formed by an ALD method, a CVD method, or the like.
  • the insulator 145 is made of, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, zirconium oxide, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium oxynitride, nitridation. Hafnium or the like may be used, and a stacked layer or a single layer can be provided.
  • an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are stacked in this order can be used.
  • a material with high dielectric strength such as silicon oxynitride or a high dielectric constant (high-k) material for the insulator 145 .
  • a laminated structure of a material with high dielectric strength and a high dielectric constant (high-k) material may be used.
  • high dielectric constant (high-k) materials examples include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, silicon and There are oxides with hafnium, oxynitrides with silicon and hafnium, nitrides with silicon and hafnium, and the like.
  • high-k materials gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, silicon and There are oxides with hafnium, oxynitrides with silicon and hafnium, nitrides with silicon and hafnium, and the like.
  • materials with high dielectric strength include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and vacancies. silicon oxide, resin, etc.
  • silicon nitride (SiN x ) deposited using the PEALD method silicon oxide (SiO x ) deposited using the PEALD method, and silicon nitride (SiN x ) deposited using the PEALD method are stacked in this order. can be used.
  • an insulating film in which zirconium oxide, silicon oxide deposited by an ALD method, and zirconium oxide are stacked in this order can be used.
  • an insulator with high dielectric strength dielectric strength is improved, and electrostatic breakdown of the capacitor 100 can be suppressed.
  • the conductor 125 is arranged so as to fill the openings formed in the insulator 142 and the insulator 150 .
  • the conductor 125 is electrically connected to the wiring 1005 through the conductors 140 and 153 .
  • the conductor 125 is preferably formed by an ALD method, a CVD method, or the like.
  • a conductor that can be used for the conductor 205 may be used.
  • the conductor 153 is provided on the insulator 154 and covered with the insulator 156 .
  • a conductor that can be used for the conductor 112 may be used for the conductor 153
  • an insulator that can be used for the insulator 152 may be used for the insulator 156 .
  • the conductor 153 is in contact with the top surface of the conductor 140 and functions as a terminal of the capacitor 100 , the transistor 200 , or the transistor 300 .
  • FIGS. 30A, 30B, and 31A to 31H are used to describe a transistor using an oxide as a semiconductor (hereinafter also referred to as an OS transistor) according to one embodiment of the present invention, and A memory device to which a capacitor is applied (hereinafter sometimes referred to as an OS memory device) will be described.
  • An OS memory device is a memory device that includes at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent retention characteristics and can function as a nonvolatile memory.
  • FIG. 30A shows an example of the configuration of the OS memory device.
  • a memory device 1400 has a peripheral circuit 1411 and a memory cell array 1470 .
  • Peripheral circuitry 1411 includes row circuitry 1420 , column circuitry 1430 , output circuitry 1440 and control logic circuitry 1460 .
  • the column circuit 1430 has, for example, a column decoder, precharge circuit, sense amplifier, write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • a sense amplifier has a function of amplifying a data signal read from a memory cell. Note that the above wirings are wirings connected to memory cells included in the memory cell array 1470, and will be described later in detail.
  • the amplified data signal is output to the outside of memory device 1400 via output circuit 1440 as data signal RDATA.
  • the row circuit 1420 has, for example, a row decoder, a word line driver circuit, etc., and can select a row to be accessed.
  • the storage device 1400 is externally supplied with a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 as power supply voltages.
  • Control signals (CE, WE, RES), an address signal ADDR, and a data signal WDATA are input to the storage device 1400 from the outside.
  • the address signal ADDR is input to the row and column decoders, and the data signal WDATA is input to the write circuit.
  • the control logic circuit 1460 processes externally input control signals (CE, WE, RES) to generate control signals for the row decoder and column decoder.
  • Control signal CE is a chip enable signal
  • control signal WE is a write enable signal
  • control signal RES is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and other control signals may be input as needed.
  • the memory cell array 1470 has a plurality of memory cells MC arranged in rows and columns and a plurality of wirings.
  • the number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cells MC, the number of memory cells MC in one column, and the like.
  • the number of wires connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cells MC, the number of memory cells MC in one row, and the like.
  • FIG. 30A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane, this embodiment is not limited to this.
  • a memory cell array 1470 may be provided so as to overlap part of the peripheral circuit 1411 .
  • a structure in which a sense amplifier is provided under the memory cell array 1470 may be employed.
  • FIGS. 31A to 31H A configuration example of a memory cell that can be applied to the memory cell MC described above will be described with reference to FIGS. 31A to 31H.
  • [DOSRAM] 31A to 31C show circuit configuration examples of memory cells of a DRAM.
  • a DRAM using a 1-OS-transistor-1-capacitor-type memory cell is sometimes referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • a memory cell 1471 illustrated in FIG. 31A includes a transistor M1 and a capacitor CA. Note that the transistor M1 has a gate (sometimes referred to as a top gate) and a back gate.
  • the transistor M1 has a first terminal connected to the first terminal of the capacitor CA, a second terminal connected to the wiring BIL, a gate connected to the wiring WOL, and a back gate of the transistor M1. are connected to the wiring BGL.
  • a second terminal of the capacitive element CA is connected to the wiring LL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring LL functions as a wiring for applying a predetermined potential to the second terminal of the capacitive element CA.
  • the wiring LL may be at a ground potential or a low-level potential when writing and reading data.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • the transistor M1 corresponds to the transistor 10 or the transistor 200 described in the above embodiment
  • the capacitor CA corresponds to the capacitor 100 described in the above embodiment. ing.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the memory cell MC may have a configuration in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL, like the memory cell 1472 shown in FIG. 31B.
  • the memory cell MC may be a memory cell configured with a single-gate transistor, that is, a transistor M1 that does not have a back gate, like the memory cell 1473 shown in FIG. 31C.
  • the transistor 10 or the transistor 200 described in the above embodiment is used as the transistor M1
  • the capacitor described in the above embodiment is used as the capacitor CA. 100
  • the off-state current of the transistor M1 can be significantly reduced.
  • the frequency of refreshing the memory cell can be reduced.
  • the refresh operation of the memory cells can be made unnecessary.
  • the off current is very low, multilevel data or analog data can be held in the memory cells 1471 , 1472 , and 1473 .
  • the bit line can be shortened. As a result, the bit line capacity is reduced, and the storage capacity of the memory cell can be reduced.
  • [NOSRAM] 31D to 31G show a circuit configuration example of a gain cell type memory cell with two transistors and one capacitive element.
  • a memory cell 1474 illustrated in FIG. 31D includes a transistor M2, a transistor M3, and a capacitor CB. Note that the transistor M2 has a top gate (sometimes simply referred to as a gate) and a back gate.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • the transistor M2 has a first terminal connected to the first terminal of the capacitor CB, a second terminal connected to the wiring WBL, a gate connected to the wiring WOL, and a back gate of the transistor M2. are connected to the wiring BGL.
  • a second terminal of the capacitive element CB is connected to the wiring CAL.
  • a first terminal of the transistor M3 is connected to the wiring RBL, a second terminal of the transistor M3 is connected to the wiring SL, and a gate of the transistor M3 is connected to the first terminal of the capacitor CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CB.
  • a high-level potential is preferably applied to the wiring CAL when data is written and when data is read. Further, it is preferable to apply a low-level potential to the wiring CAL while data is being held.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
  • the memory cell 1474 shown in FIG. 31D corresponds to the memory device shown in FIGS. That is, the transistor M2 is the transistor 10 or the transistor 200 described in the above embodiment, the capacitor CB is the capacitor 100 described in the above embodiment, and the transistor M3 is the transistor 300 described in the above embodiment.
  • the wiring WBL is connected to the wiring 1003 described in the above embodiment
  • the wiring WOL is connected to the wiring 1004 described in the above embodiment
  • the wiring BGL is connected to the wiring 1006 described in the above embodiment
  • the wiring CAL is connected to the wiring 1006 described in the above embodiment.
  • the wiring RBL corresponds to the wiring 1002 described in the above embodiment
  • the wiring SL corresponds to the wiring 1001 described in the above embodiment.
  • the memory cell MC is not limited to the memory cell 1474, and the circuit configuration can be changed as appropriate.
  • the memory cell MC may have a configuration in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL, like the memory cell 1475 shown in FIG. 31E.
  • the memory cell MC may be a memory cell configured with a single-gate transistor, that is, a transistor M2 that does not have a back gate, like the memory cell 1476 shown in FIG. 31F.
  • the memory cell MC may have a configuration in which the wiring WBL and the wiring RBL are combined into one wiring BIL, like the memory cell 1477 shown in FIG. 31G.
  • the transistor 10 or the transistor 200 described in the above embodiment is used as the transistor M2
  • the transistor 300 described in the above embodiment is used as the transistor M3.
  • the capacitor 100 described in the above embodiment can be used as the capacitor CB.
  • the transistor M3 may be a transistor including silicon in a channel formation region (hereinafter sometimes referred to as a Si transistor).
  • the conductivity type of the Si transistor may be n-channel type or p-channel type.
  • a Si transistor may have higher field effect mobility than an OS transistor. Therefore, a Si transistor may be used as the transistor M3 that functions as a read transistor.
  • the transistor M2 can be stacked over the transistor M3, so that the area occupied by the memory cell can be reduced and the memory device can be highly integrated.
  • the transistor M3 may be an OS transistor.
  • OS transistors are used for the transistors M2 and M3, the circuit of the memory cell array 1470 can be formed using only n-channel transistors.
  • FIG. 31H shows an example of a gain cell type memory cell with 3 transistors and 1 capacitive element.
  • a memory cell 1478 illustrated in FIG. 31H includes transistors M4 to M6 and a capacitor CC. Capacitive element CC is provided as appropriate.
  • a memory cell 1478 is electrically connected to a wiring BIL, a wiring RWL, a wiring WWL, a wiring BGL, and a wiring GNDL.
  • a wiring GNDL is a wiring for applying a low-level potential. Note that the memory cell 1478 may be electrically connected to the wiring RBL and the wiring WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a backgate, and the backgate is electrically connected to the wiring BGL. Note that the back gate and gate of the transistor M4 may be electrically connected to each other. Alternatively, transistor M4 may not have a backgate.
  • the transistor M5 and the transistor M6 may each be an n-channel Si transistor or a p-channel Si transistor.
  • the transistors M4 to M6 may be OS transistors.
  • memory cell array 1470 can be configured using only n-type transistors.
  • the transistor 10 or the transistor 200 described in the above embodiments is used as the transistor M4, and the transistors described in the above embodiments are used as the transistors M5 and M6. 300 can be used, and the capacitor 100 described in the above embodiment can be used as the capacitor CC.
  • an OS transistor as the transistor M4 the off-state current of the transistor M4 can be significantly reduced.
  • peripheral circuit 1411 the memory cell array 1470, and the like described in this embodiment are not limited to those described above. Arrangements or functions of these circuits and wiring, circuit elements, etc. connected to the circuits may be changed, deleted, or added as necessary.
  • FIGS. 32A and 32B An example of a chip 1200 on which the semiconductor device of the invention is mounted is shown with reference to FIGS. 32A and 32B.
  • a plurality of circuits (systems) are mounted on the chip 1200 .
  • SoC System on Chip
  • the chip 1200 has a CPU 1211, a GPU 1212, one or more analog operation units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • the chip 1200 is provided with bumps (not shown) to connect with the first surface of the package substrate 1201 as shown in FIG. 32B.
  • a plurality of bumps 1202 are provided on the rear surface of the first surface of the package substrate 1201 and connected to the motherboard 1203 .
  • the mother board 1203 may be provided with storage devices such as a DRAM 1221 and a flash memory 1222 .
  • storage devices such as a DRAM 1221 and a flash memory 1222 .
  • the DOSRAM shown in the previous embodiment can be used for the DRAM 1221 .
  • the NOSRAM described in the above embodiment can be used for the flash memory 1222 .
  • the CPU 1211 preferably has multiple CPU cores.
  • the GPU 1212 preferably has multiple GPU cores.
  • the CPU 1211 and GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200 .
  • the above-mentioned NOSRAM or DOSRAM can be used for the memory.
  • the GPU 1212 is suitable for parallel computation of a large amount of data, and can be used for image processing or sum-of-products operations. By providing the image processing circuit or the product-sum operation circuit using the oxide semiconductor of the present invention in the GPU 1212, image processing and product-sum operation can be performed with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided on the same chip, the wiring between the CPU 1211 and the GPU 1212 can be shortened. And, after the calculation by the GPU 1212, transfer of the calculation result from the GPU 1212 to the CPU 1211 can be performed at high speed.
  • the analog computation unit 1213 has one or both of an A/D (analog/digital) conversion circuit and a D/A (digital/analog) conversion circuit. Further, the analog calculation unit 1213 may be provided with the sum-of-products calculation circuit.
  • the memory controller 1214 has a circuit functioning as a controller for the DRAM 1221 and a circuit functioning as an interface for the flash memory 1222 .
  • the interface 1215 has an interface circuit with externally connected devices such as display devices, speakers, microphones, cameras, and controllers. Controllers include mice, keyboards, game controllers, and the like. USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface), etc. can be used as such an interface.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network). It may also have circuitry for network security.
  • LAN Local Area Network
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, there is no need to increase the number of manufacturing processes, and the chip 1200 can be manufactured at low cost.
  • a package substrate 1201 provided with a chip 1200 having a GPU 1212 , a motherboard 1203 provided with a DRAM 1221 and a flash memory 1222 can be called a GPU module 1204 .
  • the GPU module 1204 Since the GPU module 1204 has a chip 1200 using SoC technology, its size can be reduced. In addition, since it excels in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (portable) game machines.
  • a product-sum operation circuit using the GPU 1212 enables a deep neural network (DNN), a convolutional neural network (CNN), a recurrent neural network (RNN), an autoencoder, a deep Boltzmann machine (DBM), a deep belief network ( DBN), the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.
  • DNN deep neural network
  • CNN convolutional neural network
  • RNN recurrent neural network
  • DBM deep Boltzmann machine
  • DBN deep belief network
  • This embodiment mode shows an example of an electronic component and an electronic device in which the storage device or the like described in the above embodiment mode is incorporated.
  • FIG. 33A shows a perspective view of an electronic component 700 and a board (mounting board 704) on which the electronic component 700 is mounted.
  • Electronic component 700 shown in FIG. 33A has storage device 720 in mold 711 .
  • FIG. 33A is partially omitted to show the inside of electronic component 700 .
  • Electronic component 700 has lands 712 outside mold 711 . Land 712 is electrically connected to electrode pad 713 , and electrode pad 713 is electrically connected to storage device 720 by wire 714 .
  • the electronic component 700 is mounted on a printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed board 702 .
  • the memory device 720 has a drive circuit layer 721 and a memory circuit layer 722 .
  • FIG. 33B A perspective view of the electronic component 730 is shown in FIG. 33B.
  • Electronic component 730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • An electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of storage devices 720 provided on the interposer 731 .
  • the electronic component 730 shows an example of using the storage device 720 as a high bandwidth memory (HBM).
  • HBM high bandwidth memory
  • an integrated circuit semiconductor device
  • a CPU, GPU, or FPGA can be used.
  • a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used for the package substrate 732 .
  • a silicon interposer, a resin interposer, or the like can be used as the interposer 731 .
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches. A plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 731 also has a function of electrically connecting the integrated circuit provided over the interposer 731 to electrodes provided over the package substrate 732 . For these reasons, the interposer is sometimes called a "rewiring board" or an "intermediate board".
  • through electrodes are provided in the interposer 731 and the integrated circuit and the package substrate 732 are electrically connected using the through electrodes.
  • a TSV Through Silicon Via
  • a silicon interposer is preferably used as the interposer 731 . Since silicon interposers do not require active elements, they can be manufactured at a lower cost than integrated circuits. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • HBM In HBM, it is necessary to connect many wires in order to achieve a wide memory bandwidth. Therefore, an interposer for mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer that mounts the HBM.
  • the reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer.
  • the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur.
  • a 2.5D package 2.5-dimensional packaging in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided overlapping the electronic component 730 .
  • a heat sink it is preferable that the heights of the integrated circuits provided over the interposer 731 be uniform.
  • the memory device 720 and the semiconductor device 735 have the same height.
  • An electrode 733 may be provided on the bottom of the package substrate 732 in order to mount the electronic component 730 on another substrate.
  • FIG. 33B shows an example of forming the electrodes 733 with solder balls.
  • BGA All Grid Array
  • the electrodes 733 may be formed of conductive pins.
  • PGA Peripheral Component Interconnect
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad Flat Non-leaded package
  • the semiconductor devices described in the above embodiments are, for example, storage devices of various electronic devices (e.g., information terminals, computers, smartphones, e-book terminals, digital cameras (including video cameras), recording/playback devices, navigation systems, etc.).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor devices described in the above embodiments are applied to various removable storage devices such as memory cards (eg, SD cards), USB memories, and SSDs (solid state drives).
  • 34A to 34E schematically show several configuration examples of removable storage devices.
  • the semiconductor devices described in the previous embodiments are processed into packaged memory chips and used for various storage devices and removable memories.
  • FIG. 34A is a schematic diagram of a USB memory.
  • USB memory 1100 has housing 1101 , cap 1102 , USB connector 1103 and substrate 1104 .
  • a substrate 1104 is housed in a housing 1101 .
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104 .
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1105 or the like.
  • FIG. 34B is a schematic diagram of the appearance of the SD card
  • FIG. 34C is a schematic diagram of the internal structure of the SD card.
  • SD card 1110 has housing 1111 , connector 1112 and substrate 1113 .
  • a substrate 1113 is housed in a housing 1111 .
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113 .
  • a wireless chip having a wireless communication function may be provided on the substrate 1113 .
  • data can be read from and written to the memory chip 1114 by wireless communication between the host device and the SD card 1110 .
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1114 or the like.
  • FIG. 34D is a schematic diagram of the appearance of the SSD
  • FIG. 34E is a schematic diagram of the internal structure of the SSD.
  • SSD 1150 has housing 1151 , connector 1152 and substrate 1153 .
  • a substrate 1153 is housed in a housing 1151 .
  • substrate 1153 has memory chip 1154 , memory chip 1155 and controller chip 1156 attached thereto.
  • a memory chip 1155 is a work memory for the controller chip 1156, and may be a DOSRAM chip, for example.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1154 or the like.
  • a semiconductor device can be used for a processor such as a CPU or a GPU, or a chip.
  • 35A to 35H illustrate specific examples of electronic devices that include processors such as CPUs and GPUs, or chips according to one embodiment of the present invention.
  • a GPU or chip according to one aspect of the present invention can be mounted on various electronic devices.
  • electronic devices include relatively large screens such as televisions, monitors for desktop or notebook information terminals, digital signage (digital signage), large game machines such as pachinko machines, etc. , digital cameras, digital video cameras, digital photo frames, electronic book readers, mobile phones, portable game machines, personal digital assistants, sound reproduction devices, and the like.
  • the electronic device can be equipped with artificial intelligence.
  • the electronic device of one embodiment of the present invention may have an antenna.
  • An image, information, or the like can be displayed on the display portion by receiving a signal with the antenna.
  • the antenna may be used for contactless power transmission.
  • the electronic device of one embodiment of the present invention includes sensors (force, displacement, position, speed, acceleration, angular velocity, number of rotations, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared).
  • An electronic device of one embodiment of the present invention can have various functions. For example, functions to display various information (still images, moving images, text images, etc.) on the display unit, touch panel functions, calendars, functions to display the date or time, functions to execute various software (programs), wireless communication function, a function of reading a program or data recorded on a recording medium, and the like. 35A to 35H show examples of electronic devices.
  • FIG. 35A shows a mobile phone (smartphone), which is a type of information terminal.
  • the information terminal 5100 has a housing 5101 and a display unit 5102. As an input interface, the display unit 5102 is provided with a touch panel, and the housing 5101 is provided with buttons.
  • the information terminal 5100 can execute an application using artificial intelligence.
  • Applications using artificial intelligence include, for example, an application that recognizes a conversation and displays the content of the conversation on the display unit 5102.
  • An application displayed on the display portion 5102, an application for performing biometric authentication such as a fingerprint or a voiceprint, and the like can be given.
  • a notebook information terminal 5200 is illustrated in FIG. 35B.
  • the notebook information terminal 5200 has an information terminal main body 5201 , a display section 5202 , and a keyboard 5203 .
  • the notebook information terminal 5200 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention.
  • applications using artificial intelligence include design support software, text correction software, and automatic menu generation software. Also, by using the notebook information terminal 5200, it is possible to develop new artificial intelligence.
  • a smartphone and a notebook information terminal are shown as examples of electronic devices in FIGS. 35A and 35B, respectively, but information terminals other than smartphones and notebook information terminals can be applied.
  • Examples of information terminals other than smartphones and notebook information terminals include PDAs (Personal Digital Assistants), desktop information terminals, and workstations.
  • FIG. 35C shows a portable game machine 5300, which is an example of a game machine.
  • a portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, operation keys 5306, and the like.
  • Housing 5302 and housing 5303 can be removed from housing 5301 .
  • the connection portion 5305 provided in the housing 5301 to another housing (not shown)
  • the video output to the display portion 5304 can be output to another video device (not shown). can.
  • the housing 5302 and the housing 5303 can each function as an operation unit. This allows multiple players to play the game at the same time.
  • the chips described in the above embodiments can be incorporated into the chips or the like provided in the substrates of the housings 5301, 5302, and 5303.
  • FIG. 35D shows a stationary game machine 5400, which is an example of a game machine.
  • a controller 5402 is wirelessly or wiredly connected to the stationary game machine 5400 .
  • a low power consumption game machine By applying the GPU or chip of one embodiment of the present invention to a game machine such as the portable game machine 5300 and the stationary game machine 5400, a low power consumption game machine can be realized.
  • the low power consumption can reduce the heat generated from the circuit, thereby reducing the influence of the heat on the circuit itself, the peripheral circuits, and the module.
  • the portable game machine 5300 having artificial intelligence can be realized.
  • the progress of the game, the speech and behavior of creatures appearing in the game, and the expressions that occur in the game are determined by the program of the game. , which enables expressions not limited to game programs. For example, it is possible to express changes in the content of questions asked by the player, the progress of the game, the time, and the speech and behavior of characters appearing in the game.
  • the game players can be anthropomorphically configured by artificial intelligence. can play games.
  • FIGS. 35C and 35D illustrate a portable game machine and a stationary game machine as examples of game machines
  • game machines to which the GPU or chip of one embodiment of the present invention is applied are not limited to these.
  • Examples of game machines to which the GPU or chip of one embodiment of the present invention is applied include arcade game machines installed in amusement facilities (game arcades, amusement parks, etc.), pitching machines for batting practice installed in sports facilities, and the like. is mentioned.
  • a GPU or chip of one aspect of the present invention can be applied to large-scale computers.
  • FIG. 35E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 35F is a diagram showing a rack-mounted computer 5502 that the supercomputer 5500 has.
  • a supercomputer 5500 has a rack 5501 and a plurality of rack-mount computers 5502 .
  • a plurality of computers 5502 are stored in the rack 5501 .
  • the computer 5502 is provided with a plurality of substrates 5504, and the GPUs or chips described in the above embodiments can be mounted over the substrates.
  • the supercomputer 5500 is a large computer mainly used for scientific and technical calculations. Scientific and technical calculations require high-speed processing of enormous amounts of computation, resulting in high power consumption and high chip heat generation.
  • a low power consumption supercomputer can be realized.
  • the low power consumption can reduce the heat generated from the circuit, thereby reducing the influence of the heat on the circuit itself, the peripheral circuits, and the module.
  • FIGS. 35E and 35F illustrate a supercomputer as an example of a large computer
  • the large computer to which the GPU or chip of one aspect of the present invention is applied is not limited to this.
  • Large computers to which the GPU or chip of one aspect of the present invention is applied include, for example, computers that provide services (servers), large general-purpose computers (mainframes), and the like.
  • a GPU or chip of one embodiment of the present invention can be applied to automobiles, which are mobile objects, and to the vicinity of the driver's seat of automobiles.
  • FIG. 35G is a diagram showing the vicinity of the windshield in the interior of an automobile, which is an example of a mobile object.
  • FIG. 35G illustrates display panel 5701, display panel 5702, and display panel 5703 attached to the dashboard, as well as display panel 5704 attached to the pillar.
  • the display panels 5701 to 5703 can provide various information by displaying the speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, and the like. In addition, the display items and layout displayed on the display panel can be appropriately changed according to the user's preference, and the design can be improved.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the display panel 5704 can complement the field of view (blind spot) blocked by the pillars by displaying an image from an imaging device (not shown) provided in the automobile. That is, by displaying an image from an imaging device provided outside the automobile, blind spots can be compensated for and safety can be enhanced. In addition, by projecting an image that supplements the invisible part, safety confirmation can be performed more naturally and without discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or chip of one aspect of the present invention can be applied as a component of artificial intelligence
  • the chip can be used, for example, in an automatic driving system for automobiles.
  • the chip can be used in a system for road guidance, danger prediction, and the like.
  • the display panels 5701 to 5704 may be configured to display information such as road guidance and danger prediction.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), and the like, and the chip of one embodiment of the present invention can be applied to these moving objects. It is possible to give a system using artificial intelligence.
  • FIG. 35H shows an electric refrigerator-freezer 5800, which is an example of an appliance.
  • the electric freezer-refrigerator 5800 has a housing 5801, a refrigerator compartment door 5802, a freezer compartment door 5803, and the like.
  • the electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric freezer-refrigerator 5800 has a function of automatically generating a menu based on the ingredients stored in the electric freezer-refrigerator 5800, the expiration date of the ingredients, etc. It can have a function of automatically adjusting the temperature according to the temperature.
  • Electric refrigerators and freezers have been described as an example of electrical appliances, but other electrical appliances include, for example, vacuum cleaners, microwave ovens, electric ovens, rice cookers, water heaters, IH cookers, water servers, and air conditioners. Examples include washing machines, dryers, and audiovisual equipment.
  • the electronic devices, the functions of the electronic devices, the application examples of artificial intelligence, the effects thereof, and the like described in the present embodiment can be appropriately combined with the descriptions of other electronic devices.

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Abstract

微細化または高集積化が可能な半導体装置を提供する。 半導体装置は、第１の絶縁体と、第１の金属酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、を有する。第１の金属酸化物は、第１の凹部と、第２の凹部と、第１の凹部と第２の凹部との間に位置する第３の凹部と、を有する。第１の導電体は、第１の凹部を埋め込むように設けられ、第２の導電体は、第２の凹部を埋め込むように設けられている。第１の導電体の上面、および第２の導電体の上面は、第１の金属酸化物の上面と高さが一致または概略一致している。第１の絶縁体は、第３の凹部の内側に配置されている。第３の導電体は、第１の絶縁体上に設けられ、第１の絶縁体を介して、第１の金属酸化物と重畳する領域を有する。

Description

半導体装置
　本発明の一態様は、トランジスタ、半導体装置、および電子機器に関する。または、本発明の一態様は、半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、およびモジュールに関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　近年、半導体装置の開発が進められ、ＬＳＩ、ＣＰＵ、メモリなどが主に半導体装置に用いられている。ＣＰＵは、半導体ウエハを加工し、チップ化された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
　ＬＳＩ、ＣＰＵ、メモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）、画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている。また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている。
　また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。
特開２０１２−２５７１８７号公報 特開２０１１−１５１３８３号公報
　本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。本発明の一態様は、トランジスタの電気特性のばらつきが少ない半導体装置を提供することを課題の一つとする。本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１の絶縁体と、第１の金属酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、を有する半導体装置である。第１の金属酸化物は、第１の凹部と、第２の凹部と、第１の凹部と第２の凹部との間に位置する第３の凹部と、を有する。第１の導電体は、第１の凹部を埋め込むように設けられ、第２の導電体は、第２の凹部を埋め込むように設けられている。第１の導電体の上面、および第２の導電体の上面は、それぞれ第１の金属酸化物の上面と高さが一致または概略一致している。第１の絶縁体は、第３の凹部の内側に配置されている。第３の導電体は、第１の絶縁体上に設けられ、第１の絶縁体を介して、第１の金属酸化物と重畳する領域を有する。
　また、本発明の一態様は、第１の絶縁体と、第２の絶縁体と、第３の絶縁体と、第４の絶縁体と、第１の金属酸化物と、第２の金属酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、を有する半導体装置である。第１の金属酸化物、第４の絶縁体、および第２の金属酸化物は、第２の絶縁体上に設けられている。上面視において、第４の絶縁体は、第１の金属酸化物と、第２の金属酸化物との間に位置している。第１の金属酸化物の上面、および第２の金属酸化物の上面は、それぞれ第４の絶縁体の上面と高さが一致または概略一致している。第３の絶縁体は、第１の金属酸化物、第４の絶縁体、および第２の金属酸化物上に設けられている。第１の金属酸化物は、第１の凹部と、第２の凹部と、第１の凹部と第２の凹部との間に位置する第３の凹部と、を有する。第１の導電体は、第１の凹部を埋め込むように設けられ、第２の導電体は、第２の凹部を埋め込むように設けられている。第１の導電体の上面、および第２の導電体の上面は、それぞれ第１の金属酸化物の上面と高さが一致または概略一致している。第３の絶縁体は、第３の凹部と重なる開口部を有する。第１の絶縁体は、第３の凹部および開口部の内側に配置されている。第３の導電体は、第１の絶縁体上に設けられ、第１の絶縁体を介して、第１の金属酸化物と重畳する領域を有する。
　上記半導体装置において、第１の凹部の底面は、第３の凹部の底面より、第１の金属酸化物の底面側に位置し、第２の凹部の底面は、第３の凹部の底面より、第１の金属酸化物の底面側に位置する、ことが好ましい。
　または、上記半導体装置において、第１の凹部の底面は、第３の凹部の底面と高さが一致または概略一致し、第２の凹部の底面は、第３の凹部の底面と高さが一致または概略一致する、ことが好ましい。
　または、上記半導体装置において、第１の凹部の底面は、第３の凹部の底面より、第１の金属酸化物の上面側に位置し、第２の凹部の底面は、第３の凹部の底面より、第１の金属酸化物の上面側に位置する、ことが好ましい。
　本発明の別の一態様は、第１の絶縁体と、第２の絶縁体と、第３の絶縁体と、金属酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、を有する半導体装置である。金属酸化物、および第３の絶縁体は、第２の絶縁体上に設けられている。上面視において、金属酸化物は、第３の絶縁体に取り囲まれている。金属酸化物の上面は、第３の絶縁体の上面と高さが一致または概略一致している。金属酸化物は、第１の凹部と、第２の凹部と、第１の凹部と第２の凹部との間に位置する第３の凹部と、を有する。第１の導電体は、第１の凹部を埋め込むように設けられ、第２の導電体は、第２の凹部を埋め込むように設けられている。第１の導電体の上面、および第２の導電体の上面は、それぞれ金属酸化物の上面と高さが一致または概略一致している。第１の絶縁体は、第３の凹部の内側に配置されている。第３の導電体は、第１の絶縁体上に設けられ、第１の絶縁体を介して、金属酸化物と重畳する領域を有する。
　本発明の一態様により、微細化または高集積化が可能な半導体装置を提供できる。本発明の一態様により、信頼性が良好な半導体装置を提供できる。本発明の一態様により、トランジスタの電気特性のばらつきが少ない半導体装置を提供できる。本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。本発明の一態様により、オン電流が大きい半導体装置を提供できる。本発明の一態様により、低消費電力の半導体装置を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａは、本発明の一態様である半導体装置の上面図である。図１Ｂ乃至図１Ｄは、本発明の一態様である半導体装置の断面図である。
図２は、本発明の一態様である半導体装置の断面図である。
図３Ａおよび図３Ｂは、本発明の一態様である半導体装置の断面図である。
図４Ａ、図４Ｃ、および図４Ｅは、本発明の一態様である半導体装置の上面図である。図４Ｂ、図４Ｄ、および図４Ｆは、本発明の一態様である半導体装置の断面図である。
図５は、本発明の一態様である半導体装置の断面図である。
図６Ａは、本発明の一態様である半導体装置の上面図である。図６Ｂおよび図６Ｃは、本発明の一態様である半導体装置の断面図である。
図７Ａ乃至図７Ｃは、本発明の一態様である半導体装置の上面図である。
図８Ａは、本発明の一態様である半導体装置の上面図である。図８Ｂ乃至図８Ｄは、本発明の一態様である半導体装置の断面図である。
図９Ａは、本発明の一態様である半導体装置の上面図である。図９Ｂ乃至図９Ｄは、本発明の一態様である半導体装置の断面図である。
図１０Ａは、本発明の一態様である半導体装置の上面図である。図１０Ｂ乃至図１０Ｄは、本発明の一態様である半導体装置の断面図である。
図１１Ａは、本発明の一態様である半導体装置の上面図である。図１１Ｂ乃至図１１Ｄは、本発明の一態様である半導体装置の断面図である。
図１２Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１２Ｂ乃至図１２Ｄは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１３Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１３Ｂ乃至図１３Ｄは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１４Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１４Ｂ乃至図１４Ｄは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１５Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１５Ｂ乃至図１５Ｄは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１６Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１６Ｂ乃至図１６Ｄは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１７Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１７Ｂ乃至図１７Ｄは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１８Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１８Ｂ乃至図１８Ｄは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１９Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１９Ｂ乃至図１９Ｄは本発明の一態様である半導体装置の作製方法を示す断面図である。
図２０Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図２０Ｂ乃至図２０Ｄは本発明の一態様である半導体装置の作製方法を示す断面図である。
図２１Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図２１Ｂ乃至図２１Ｄは本発明の一態様である半導体装置の作製方法を示す断面図である。
図２２Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図２２Ｂ乃至図２２Ｄは本発明の一態様である半導体装置の作製方法を示す断面図である。
図２３は本発明の一態様に係るマイクロ波処理装置を説明する上面図である。
図２４は本発明の一態様に係るマイクロ波処理装置を説明する断面模式図である。
図２５は本発明の一態様に係るマイクロ波処理装置を説明する断面模式図である。
図２６は本発明の一態様に係るマイクロ波処理装置を説明する模式図である。
図２７Ａは本発明の一態様に係る半導体装置の上面図である。図２７Ｂおよび図２７Ｃは本発明の一態様である半導体装置の断面図である。
図２８は本発明の一態様に係る記憶装置の構成を示す断面図である。
図２９は本発明の一態様に係る記憶装置の構成を示す断面図である。
図３０Ａは本発明の一態様に係る記憶装置の構成例を示すブロック図である。図３０Ｂは本発明の一態様に係る記憶装置の構成例を示す斜視図である。
図３１Ａ乃至図３１Ｈは本発明の一態様に係る記憶装置の構成例を示す回路図である。
図３２Ａおよび図３２Ｂは本発明の一態様に係る半導体装置の模式図である。
図３３Ａおよび図３３Ｂは電子部品の一例を説明する図である。
図３４Ａ乃至図３４Ｅは本発明の一態様に係る記憶装置の模式図である。
図３５Ａ乃至図３５Ｈは本発明の一態様に係る電子機器を示す図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層、またはレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう）、または斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線の記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソース、またはドレインの機能は、異なる極性のトランジスタを採用する場合、または回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソース、またはドレインの用語は、入れ替えて用いることができる場合がある。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、または見かけ上のチャネル幅などは、例えば断面ＴＥＭ像を解析することによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）が形成される場合がある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。また、酸化窒化アルミニウムとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多いものである。また、酸化窒化ハフニウムとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化ハフニウムとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりのドレイン電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、または“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
　なお、本明細書等において、「高さが一致または概略一致」とは、断面視において、基準となる面（例えば、基板表面などの平坦な面）からの高さが等しい構成を示す。例えば、半導体装置の製造プロセスにおいて、平坦化処理（代表的にはＣＭＰ処理）を行うことで、単層または複数の層の表面を露出する場合がある。この場合、ＣＭＰ処理の被処理面は、基準となる面からの高さが等しい構成となる。ただし、ＣＭＰ処理の際の処理装置、処理方法、または被処理面の材料によって、複数の層の高さが異なる場合がある。本明細書等においては、この場合も「高さが一致または概略一致」として扱う。例えば、基準面に対して、２つの高さを有する層（ここでは第１の層と、第２の層とする）を有する場合であって、第１の層の上面の高さと、第２の層の上面の高さとの差が、２０ｎｍ以下である場合も、「高さが一致または概略一致」という。
　なお、本明細書等において、「端部が一致または概略一致」とは、上面視において、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重ならず、上層の輪郭が下層の輪郭より内側に位置すること、または、上層の輪郭が下層の輪郭より外側に位置することもあり、この場合も「端部が一致または概略一致」という。
　また、本明細書において、上限と下限の数値が規定されている場合は、上限の数値と下限の数値を自由に組み合わせる構成も開示されているものとする。
（実施の形態１）
　本実施の形態では、図１Ａ乃至図２７Ｃを用いて、本発明の一態様である半導体装置の一例、およびその作製方法について説明する。本発明の一態様である半導体装置は、トランジスタを有する。
＜構成例１＞
　図１Ａ乃至図１Ｄを用いて、トランジスタ１０を有する半導体装置の構成を説明する。図１Ａ乃至図１Ｄは、トランジスタ１０を有する半導体装置の上面図および断面図である。図１Ａは、当該半導体装置の上面図である。また、図１Ｂ乃至図１Ｄは、当該半導体装置の断面図である。ここで、図１Ｂは、図１ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ１０のチャネル長方向の断面図でもある。また、図１Ｃは、図１ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ１０のチャネル幅方向の断面図でもある。また、図１Ｄは、図１ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図１Ａの上面図では、図の明瞭化のために一部の要素を省いている。
［トランジスタ１０］
　図１Ａ乃至図１Ｄに示すように、トランジスタ１０は、酸化物３０と、導電体４２ａと、導電体４２ｂと、絶縁体５０と、導電体６０と、を有する。
　酸化物３０は、第１の凹部、第２の凹部、および第３の凹部を有する。凹部とは、例えば、開口部、溝部、スリット部なども含まれる。トランジスタ１０のチャネル長方向において、第３の凹部は、第１の凹部と第２の凹部との間に位置している。なお、チャネル長方向の断面視において、酸化物３０の第３の凹部（又は導電体６０）と重なる領域の上面の高さは、酸化物３０の第１の凹部と第３の凹部との間の領域の上面の高さ、及び、酸化物３０の第２の凹部と第３の凹部との間の領域の上面の高さよりも低い。さらに、チャネル幅方向の断面視において、酸化物３０の、第３の凹部（又は導電体６０）と重なる領域は、上に凸型の形状を有する。つまり、第３の凹部は、鞍部といえる。なお、鞍部は、ある方向（例えば、導電体６０が延在する方向）から見た場合、凹部を有するため、本明細書等では、第１の凹部と第２の凹部との間に位置している鞍部を、第３の凹部と呼ぶものとする。
　導電体４２ａは、酸化物３０が有する第１の凹部を埋め込むように設けられ、導電体４２ｂは、酸化物３０が有する第２の凹部を埋め込むように設けられている。このため、トランジスタ１０のチャネル長方向において、酸化物３０が有する第３の凹部は、導電体４２ａと導電体４２ｂとの間に位置していると言える。
　また、導電体４２ａの上面、および導電体４２ｂの上面は、それぞれ酸化物３０の上面と高さが一致または概略一致する。
　図１Ａでは、導電体４２ａおよび導電体４２ｂの上面形状が、多角形の角が丸い形状を有しているが、当該上面形状はこれに限定されない。当該上面形状は、多角形、楕円形、または円形などであってもよい。なお、図１Ａにおいて、上記多角形は四角形であるが、当該多角形は、三角形、五角形などの四角形以外であってもよい。なお、酸化物３０が有する第１の凹部の上面形状は、導電体４２ａの上面形状と一致し、酸化物３０が有する第２の凹部の上面形状は、導電体４２ｂの上面形状と一致する。
　絶縁体８０には、酸化物３０に達する開口が設けられている。また、当該開口は、酸化物３０が有する第３の凹部と重畳する領域を有する。別言すると、第３の凹部は、絶縁体８０に設けられている開口と重畳する。当該開口および第３の凹部の内側に、絶縁体５０、および導電体６０が配置されている。つまり、導電体６０は、絶縁体５０上に設けられている。また、導電体６０は、絶縁体５０を介して、酸化物３０と重畳する領域を有する。絶縁体５０は、導電体６０の側面と接する領域と、導電体６０の底面と接する領域と、を有する。
　導電体６０は、ゲート電極として機能する。また、絶縁体５０は、ゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。また、導電体４２ａは、ソース電極またはドレイン電極の一方として機能し、導電体４２ｂは、ソース電極またはドレイン電極の他方として機能する。また、酸化物３０の導電体６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
　トランジスタ１０は、チャネル形成領域を含む酸化物３０に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　また、半導体として機能する金属酸化物のバンドギャップは、２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。なお、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流をいう。
　酸化物３０は、結晶性を有することが好ましい。特に、酸化物３０として、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物および欠陥（例えば、酸素欠損など）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
　また、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　図１Ａ乃至図１Ｄでは、酸化物３０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。
　ここで、図１Ｂにおけるチャネル形成領域近傍の拡大図を図２に示す。酸化物３０は、領域３０ｎ１、領域３０ｎ２、および領域３０ｉを有する。また、領域３０ｉは、少なくとも一部が導電体６０と重畳している。領域３０ｉは、領域３０ｎ１と領域３０ｎ２との間に位置している。領域３０ｎ１は、導電体４２ａと領域３０ｉとの間に位置し、領域３０ｎ２は、導電体４２ｂと領域３０ｉとの間に位置している。言い換えると、領域３０ｉは、導電体４２ａと導電体４２ｂの間の領域に位置している。
　領域３０ｉの少なくとも一部は、トランジスタ１０のチャネル形成領域として機能する。また、領域３０ｎ１の少なくとも一部は、トランジスタ１０のソース領域またはドレイン領域の一方として機能し、領域３０ｎ２の少なくとも一部は、トランジスタ１０のソース領域またはドレイン領域の他方として機能する。
　領域３０ｉは、領域３０ｎ１および領域３０ｎ２よりも、酸素欠損が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域３０ｉは、ｉ型（真性）または実質的にｉ型であるということができる。
　ここで、領域３０ｉのキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、領域３０ｉのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　領域３０ｎ１および領域３０ｎ２は、酸素欠損が多く、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域３０ｎ１および領域３０ｎ２は、領域３０ｉと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
　また、領域３０ｉと領域３０ｎ１または領域３０ｎ２との間に、キャリア濃度が、領域３０ｎ１および領域３０ｎ２のキャリア濃度と同等、またはそれよりも低く、領域３０ｉのキャリア濃度と同等、またはそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域３０ｉと領域３０ｎ１または領域３０ｎ２との接合領域として機能する。当該接合領域は、水素濃度が、領域３０ｎ１および領域３０ｎ２の水素濃度と同等、またはそれよりも低く、領域３０ｉの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域３０ｎ１および領域３０ｎ２の酸素欠損と同等、またはそれよりも少なく、領域３０ｉの酸素欠損と同等、またはそれよりも多くなる場合がある。
　また、酸化物３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、水素、および窒素などの不純物元素の濃度が減少していればよい。
　ソース領域またはドレイン領域として機能する領域は大きいことが好ましい。具体的には、導電体４２ａまたは導電体４２ｂと酸化物３０とが接する領域の面積は大きいことが好ましい。当該領域を大きくすることで、ソース電極またはドレイン電極と酸化物半導体のコンタクト抵抗が低減され、トランジスタのオン特性を向上させることができる。
　なお、導電体４２ａおよび導電体４２ｂを酸化物３０の上方に設ける構成では、導電体４２ａまたは導電体４２ｂと酸化物３０とが接する領域の面積を大きくするためには、上面視における導電体４２ａおよび導電体４２ｂの面積を大きくする必要がある。そのため、トランジスタを有する半導体装置の微細化または高集積化は困難となる。
　そこで、本実施の形態では、酸化物３０に形成された第１の凹部を埋め込むように導電体４２ａを設け、酸化物３０に形成された第２の凹部を埋め込むように導電体４２ｂを設ける構成とする。第１の凹部および第２の凹部の深さを深くすることで、上面視における導電体４２ａおよび導電体４２ｂの面積を大きくすることなく、導電体４２ａまたは導電体４２ｂと酸化物３０とが接する領域の面積を大きくすることができる。したがって、ソース電極またはドレイン電極と酸化物半導体のコンタクト抵抗を低減し、トランジスタのオン特性を向上させつつ、トランジスタを有する半導体装置の微細化または高集積化を図ることができる。
　なお、ＣＡＡＣ−ＯＳ中の酸素の引き抜きは、ＣＡＡＣ−ＯＳの上面よりも、ＣＡＡＣ−ＯＳの側面の方が起こりやすい。導電体４２ａおよび導電体４２ｂをそれぞれ酸化物３０に設けられた第１の凹部および第２の凹部に配置することで、導電体４２ａおよび導電体４２ｂはそれぞれ、第１の凹部の側壁および第２の凹部の側壁と接する。つまり、導電体４２ａおよび導電体４２ｂは、ＣＡＡＣ−ＯＳの側面と接する構成となる。このとき、導電体４２ａと接する領域３０ｎ１および導電体４２ｂと接する領域３０ｎ２で酸素の引き抜きが起こりやすい。したがって、領域３０ｎ１および領域３０ｎ２は、領域３０ｉよりも低抵抗な領域となり、ｎ型とすることができる。
　一方、領域３０ｉは、絶縁体５０と接する。絶縁体５０に含まれる酸素が領域３０ｉに供給されることで、領域３０ｉの酸素欠損が低減される。したがって、領域３０ｉが領域３０ｎ１および領域３０ｎ２よりも高抵抗な領域となり、ｉ型（真性）または実質的にｉ型とすることができる。
　上記構成にすることで、チャネル形成領域として機能する領域３０ｉをｉ型または実質的にｉ型とし、ソース領域またはドレイン領域として機能する領域３０ｎ１および領域３０ｎ２をｎ型とすることができ、良好な電気特性を有する半導体装置を提供できる。
　以上より、良好な電気特性を有する半導体装置を提供できる。また、微細化または高集積化が可能な半導体装置を提供できる。また、良好な電気特性を有しつつ、微細化または高集積化が可能な半導体装置を提供できる。
　図１Ａ乃至図１Ｄに示す半導体装置では、図１Ｂに示すように、導電体４２ａの底面は、酸化物３０と重畳する領域の絶縁体５０の底面より下方に位置し、導電体４２ｂの底面は、酸化物３０と重畳する領域の絶縁体５０の底面より下方に位置している。別言すると、酸化物３０が有する第１の凹部の底面は、酸化物３０が有する第３の凹部の底面より酸化物３０の底面側に位置し、酸化物３０が有する第２の凹部の底面は、酸化物３０が有する第３の凹部の底面より酸化物３０の底面側に位置している。
　なお、導電体４２ａの底面および導電体４２ｂの底面と、酸化物３０と重畳する領域の絶縁体５０の底面との位置関係は、上記に限られない。例えば、図３Ａに示すように、導電体４２ａの底面、および導電体４２ｂの底面は、それぞれ酸化物３０と重畳する領域の絶縁体５０の底面と高さが一致または概略一致してもよい。別言すると、第１の凹部の底面、および第２の凹部の底面は、それぞれ第３の凹部の底面と高さが一致または概略一致してもよい。このような構成にすることで、第１の凹部および第２の凹部を形成する際の酸化物３０の加工条件と、第３の凹部を形成する際の酸化物３０の加工条件とを同様にすることができ、凹部の深さのばらつきを小さくすることができる。また、チャネル長がソース電極とドレイン電極との間の距離となり、チャネル長を制御しやすくなるため、好適である。
　または、例えば、図３Ｂに示すように、導電体４２ａの底面は、酸化物３０と重畳する領域の絶縁体５０の底面より上方に位置し、導電体４２ｂの底面は、酸化物３０と重畳する領域の絶縁体５０の底面より上方に位置してもよい。別言すると、第１の凹部の底面は、第３の凹部の底面より酸化物３０の上面側に位置し、第２の凹部の底面は、第３の凹部の底面より酸化物３０の上面側に位置してもよい。このような構成にすることで、ソース−ドレイン間距離を短く保持したまま、実効的なチャネル長（実効チャネル長ともいう）を長くすることができる。したがって、短チャネル効果を軽減することができ、良好な電気特性を有する半導体装置を提供できる。また、微細化または高集積化が可能な半導体装置を提供できる。
　短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまで及ぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　なお、図３Ａおよび図３Ｂは、図１ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ１０のチャネル長方向の断面図でもある。
　図１Ａ乃至図１Ｄに示すように、本発明の一態様の半導体装置は、基板（図示せず）上の絶縁体２０と、絶縁体２０上のトランジスタ１０と、トランジスタ１０上の絶縁体８０と、絶縁体３５ａと、絶縁体３５ｂと、を有する。絶縁体３５ａ、絶縁体３５ｂ、および絶縁体８０は層間膜として機能する。また、酸化物３０上には、導電体４２ａと電気的に接続している導電体４６ａが設けられ、導電体４２ｂと電気的に接続している導電体４６ｂが設けられる。
　酸化物３０が有する第３の凹部の底面から、絶縁体２０の上面までの距離を一定以上に保つ必要がある。例えば、第３の凹部が絶縁体２０の上面に達すると、チャネル形成領域を有することができなくなってしまう。また、絶縁体２０近傍の酸化物３０では、ＣＡＡＣ構造を形成しにくい場合があるため、上記距離が短いとチャネル形成領域がＣＡＡＣ構造を有さない恐れがある。よって、上記距離は、２ｎｍ以上、好ましくは３ｎｍ以上、より好ましくは５ｎｍ以上とする。なお、上記距離を長くすることで、実効チャネル幅が増大し、トランジスタ１０のオン特性を高めることができる。ただし、上記距離が長すぎると、半導体装置の生産性が低下してしまう。よって、上記距離は、５００ｎｍ以下、好ましくは２００ｎｍ以下、より好ましくは１５０ｎｍ以下、さらに好ましくは１００ｎｍ以下とする。
　図１Ｂおよび図１Ｄに示すように、酸化物３０が有する第１の凹部の側壁、および酸化物３０が有する第２の凹部の側壁がテーパー形状になっていてもよい。なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一部が、基板面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面とがなす角（以下、テーパー角と呼ぶ場合がある）が９０°未満であることが好ましい。上記側壁は、例えば、テーパー角が６０°以上９０°未満になるようにすればよい。このように上記側壁をテーパー形状にすることで、これより後の工程において、導電体４２ａおよび導電体４２ｂとなる導電膜の被覆性が向上し、鬆などの欠陥を低減することができる。
　ただし、上記に限られず、上記側壁が、酸化物３０の下面に対し、概略垂直になる構成にしてもよい。このような構成にすることで、複数のトランジスタ１０を設ける際に、小面積化、高密度化が可能となる。
　図１Ｂに示すように、酸化物３０が有する第３の凹部の側壁、および絶縁体８０が有する開口の側壁がテーパー形状になっていてもよい。当該側壁は、例えば、テーパー角が６０°以上９０°未満になるようにすればよい。このように当該側壁をテーパー形状にすることで、これより後の工程において、絶縁体５０となる絶縁膜および導電体６０となる導電膜の被覆性が向上し、鬆などの欠陥を低減することができる。
　ただし、上記に限られず、上記側壁が、酸化物３０の下面に対し、概略垂直になる構成にしてもよい。このような構成にすることで、複数のトランジスタ１０を設ける際に、小面積化、高密度化が可能となる。
　図１Ａおよび図１Ｃでは、トランジスタ１０のチャネル幅方向の断面視において、導電体６０と重畳する領域の酸化物３０の幅は、導電体６０と重畳しない領域の酸化物３０の幅と一致する構成を示しているが、本発明はこれに限られない。
　図４Ａおよび図４Ｂに、図１Ａ乃至図１Ｄに示すトランジスタ１０とは、酸化物３０の形状が異なるトランジスタを有する半導体装置の上面図および断面図を示す。図４Ａは、当該半導体装置の上面図である。また、図４Ｂは、当該半導体装置の断面図である。図４Ｂは、図４ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ１０のチャネル幅方向の断面図でもある。なお、図４ＡのＡ１−Ａ２の一点鎖線で示す部位の当該半導体装置の断面図、および図４ＡのＡ５−Ａ６の一点鎖線で示す部位の当該半導体装置の断面図は、それぞれ、図１Ｂに示す半導体装置の断面図、および図１Ｄに示す半導体装置の断面図と一致する。また、図４Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　図４Ａおよび図４Ｂに示すように、トランジスタ１０のチャネル幅方向の断面視において、導電体６０と重畳する領域の酸化物３０の幅は、導電体６０と重畳しない領域の酸化物３０の幅よりも狭くなる場合がある。酸化物３０に第３の凹部を形成する際、絶縁体８０が有する開口と重なる領域の酸化物３０の側面の一部が除去されることがあるためである。
　図１Ａ乃至図１Ｄに示す半導体装置は、図１Ａおよび図１Ｄに示すように、酸化物３０のチャネル幅方向の幅が、導電体４２ａおよび導電体４２ｂのチャネル幅方向の幅よりも大きい構成を有する。なお、本発明はこれに限られない。
　図４Ｃおよび図４Ｄに、図１Ａ乃至図１Ｄに示すトランジスタ１０とは、導電体４２ａおよび導電体４２ｂと酸化物３０との構成が異なるトランジスタを有する半導体装置の上面図および断面図を示す。図４Ｃは、当該半導体装置の上面図である。また、図４Ｄは、当該半導体装置の断面図である。図４Ｄは、図４ＣにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図４ＣのＡ１−Ａ２の一点鎖線で示す部位の当該半導体装置の断面図、および図４ＣのＡ３−Ａ４の一点鎖線で示す部位の当該半導体装置の断面図は、それぞれ、図１Ｂに示す半導体装置の断面図、および図１Ｃに示す半導体装置の断面図と一致する。また、図４Ｃの上面図では、図の明瞭化のために一部の要素を省いている。
　図４Ｃおよび図４Ｄに示すように、酸化物３０のチャネル幅方向の幅は、導電体４２ａおよび導電体４２ｂのチャネル幅方向の幅と一致または概略一致してもよい。このような構成にすることで、導電体４２ａおよび導電体４２ｂそれぞれの上面形状の曲線領域が低減し、導電体４２ａおよび導電体４２ｂの互いに向かい合う側面の面積が大きくなる。したがって、ソース領域およびドレイン領域として機能する領域が大きくなり、トランジスタのオン電流を増大させ、周波数特性を向上させることができる。
　図４Ｅおよび図４Ｆに、図１Ａ乃至図１Ｄに示すトランジスタ１０とは、導電体４２ａおよび導電体４２ｂと酸化物３０との構成が異なるトランジスタを有する半導体装置の上面図および断面図を示す。図４Ｅは、当該半導体装置の上面図である。また、図４Ｆは、当該半導体装置の断面図である。図４Ｆは、図４ＥにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図４ＥのＡ１−Ａ２の一点鎖線で示す部位の当該半導体装置の断面図、および図４ＥのＡ３−Ａ４の一点鎖線で示す部位の当該半導体装置の断面図は、それぞれ、図１Ｂに示す半導体装置の断面図、および図１Ｃに示す半導体装置の断面図と一致する。また、図４Ｅの上面図では、図の明瞭化のために一部の要素を省いている。
　図４Ｅおよび図４Ｆに示すように、酸化物３０のチャネル幅方向の幅は、導電体４２ａおよび導電体４２ｂのチャネル幅方向の幅より小さくてもよい。このとき、導電体４２ａおよび導電体４２ｂのそれぞれは、絶縁体３５ａと重畳する領域、および絶縁体３５ｂと重畳する領域を有する。
　酸化物３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、ホウ素、シリコン、バナジウム、ベリリウム、銅、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、またはコバルトなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物３０として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはインジウム酸化物を用いてもよい。
　酸化物３０として、具体的には、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
　導電体４２ａおよび導電体４２ｂとして、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。当該導電性材料として、例えば、窒素を含む導電性材料、および酸素を含む導電性材料などが挙げられる。これにより、導電体４２ａおよび導電体４２ｂの導電率が低下するのを抑制できる。導電体４２ａおよび導電体４２ｂとして、金属元素および窒素を含む導電性材料を用いる場合、導電体４２ａおよび導電体４２ｂは、少なくとも金属元素と、窒素と、を有する。
　導電体４２ａおよび導電体４２ｂとしては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　本発明の一態様においては、導電体４２ａおよび導電体４２ｂとして、タンタルを含む窒化物、またはチタンを含む窒化物を用いることが特に好ましい。この場合、導電体４２ａおよび導電体４２ｂは、タンタルまたはチタンと、窒素とを有する。
　なお、酸化物３０などに含まれる水素が、導電体４２ａまたは導電体４２ｂに拡散する場合がある。特に、導電体４２ａおよび導電体４２ｂに、タンタルを含む窒化物を用いることで、酸化物３０などに含まれる水素は、導電体４２ａまたは導電体４２ｂに拡散しやすく、拡散した水素は、導電体４２ａまたは導電体４２ｂが有する窒素と結合することがある。つまり、酸化物３０などに含まれる水素は、導電体４２ａまたは導電体４２ｂに吸い取られる場合がある。
　また、導電体４２ａまたは導電体４２ｂと、酸化物３０とが接した状態で加熱処理を行う場合、導電体４２ａまたは導電体４２ｂと接する領域の酸化物３０は、シート抵抗が低下することがある。また、キャリア濃度が増加することがある。したがって、導電体４２ａまたは導電体４２ｂと重畳する領域の酸化物３０を、自己整合的に低抵抗化することができる。
　図１Ａ乃至図１Ｄでは、導電体４２ａおよび導電体４２ｂをそれぞれ単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。
　絶縁体５０として、酸素を透過しやすい絶縁体を用いることが好ましい。このような構成にすることで、絶縁体８０に含まれる酸素を、絶縁体５０を介して領域３０ｉに供給することができる。絶縁体５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体５０は、少なくとも酸素とシリコンと、を有する。
　絶縁体５０中の水、水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５０の膜厚は、０．１ｎｍ以上２０ｎｍ以下とするのが好ましく、０．５ｎｍ以上１５ｎｍ以下とするのがより好ましい。特に、微細なトランジスタを作製するには、絶縁体５０の膜厚は、０．５ｎｍ以上１０ｎｍ以下とすることが好ましく、０．５ｎｍ以上５ｎｍ以下とすることがより好ましい。上記の場合、絶縁体５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　図１Ａ乃至図１Ｄでは、絶縁体５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。
　導電体６０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体６０は、積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層としてもよい。
　図１Ｃに示すように、絶縁体２０の上面を基準としたときの、酸化物３０と重ならない領域の導電体６０の底面の高さと、酸化物３０の底面の高さと、の差は、絶縁体５０の膜厚に等しい。つまり、絶縁体５０の膜厚を薄くすることで、トランジスタ１０のチャネル幅方向において、酸化物３０と重ならない領域の導電体６０の底面は、酸化物３０の底面（絶縁体２０の上面）の高さに近づく。ゲート電極として機能する導電体６０が、絶縁体５０を介して、酸化物３０チャネル形成領域の側面および上面を覆う構成とすることで、導電体６０の電界を酸化物３０のチャネル形成領域全体に作用させやすくなる。よって、トランジスタ１０のオン電流を増大させ、周波数特性を向上させることができる。
　絶縁体２０は、水、水素などの不純物が、基板側からトランジスタ１０に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２０は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、および酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
　絶縁体２０として、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましい。例えば、絶縁体２０として、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。また、絶縁体２０として、より水素バリア性が高い絶縁体を用いてもよい。例えば、絶縁体２０として、窒化シリコンなどを用いることが好ましい。また、絶縁体２０として、水素を捕獲および水素を固着する機能が高い絶縁体を用いてもよい。例えば、絶縁体２０として、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体２０を介して、基板側からトランジスタ１０に拡散するのを抑制できる。または、酸化物３０に含まれる酸素が、絶縁体２０を介して基板側に拡散するのを抑制できる。
　ここで、絶縁体２０として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ１０の構成要素として用いる、またはトランジスタ１０の周囲に設けることで、トランジスタ１０に含まれる水素、またはトランジスタ１０の周囲に存在する水素を捕獲または固着することができる。特にトランジスタ１０のチャネル形成領域に含まれる水素を捕獲または固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ１０の構成要素として用いる、またはトランジスタ１０の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ１０、および半導体装置を作製することができる。
　また、絶縁体２０は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体２０は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
　図１Ａ乃至図１Ｄでは、絶縁体２０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。
　絶縁体２０上に、酸化物３０、絶縁体３５ａ、および絶縁体３５ｂが設けられている。また、上面視において、酸化物３０は、絶縁体３５ａと絶縁体３５ｂとの間に設けられている。別言すると、上面視において、絶縁体３５ａおよび絶縁体３５ｂは、酸化物３０を挟持するように設けられている。また、酸化物３０の上面は、絶縁体３５ａの上面、および絶縁体３５ｂの上面と、高さが一致または概略一致する。
　絶縁体８０は、酸化物３０、導電体４２ａ、導電体４２ｂ、絶縁体３５ａ、および絶縁体３５ｂ上に設けられている。
　絶縁体８０として、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある）を含む絶縁体を用いることが好ましい。絶縁体８０は、例えば、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどのシリコンを含む酸化物を用いることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、過剰酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体３５ａ、絶縁体３５ｂ、および絶縁体８０は層間膜として機能するため、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。上述したシリコンを含む酸化物は誘電率が低い材料であるため、好ましい。
　絶縁体３５ａ、絶縁体３５ｂ、および絶縁体８０中の水、水素などの不純物濃度は低減されていることが好ましい。
　導電体４６ａ、および導電体４６ｂは配線として機能する。導電体４６ａ、および導電体４６ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体４６ａおよび導電体４６ｂはそれぞれ、積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層としてもよい。
　図１Ａおよび図１Ｄには、導電体４２ａの底面、および導電体４２ｂの底面が、酸化物３０の下面より上方に位置する構成を示している。別言すると、酸化物３０が有する第１の凹部の底面、および酸化物３０が有する第２の凹部の底面は、酸化物３０の下面より上方に位置する。なお、本発明はこれに限られない。例えば、図５に示すように、導電体４２ａおよび導電体４２ｂは、絶縁体２０の上面と接してもよい。別言すると、第１の凹部、および第２の凹部は、絶縁体２０に達してもよい。絶縁体２０を第１の凹部および第２の凹部を形成する際のエッチングストッパ膜として機能させることで、第１の凹部および第２の凹部を容易に形成することができる。
　図１Ａ乃至図１Ｄに示す半導体装置では、導電体４６ａと絶縁体５０との間に絶縁体８０が位置し、導電体４６ｂと絶縁体５０との間に絶縁体８０が位置する構成を有する。なお、本発明はこれに限られない。
　図６Ａおよび図６Ｂに、図１Ａ乃至図１Ｄに示すトランジスタ１０とは、導電体４６ａおよび導電体４６ｂの構成が異なるトランジスタを有する半導体装置の上面図および断面図を示す。図６Ａは、当該半導体装置の上面図である。また、図６Ｂは、当該半導体装置の断面図である。図６Ｂは、図６ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。なお、図６ＡのＡ３−Ａ４の一点鎖線で示す部位の当該半導体装置の断面図、および図６ＡのＡ５−Ａ６の一点鎖線で示す部位の当該半導体装置の断面図は、それぞれ、図１Ｃに示す半導体装置の断面図、および図１Ｄに示す半導体装置の断面図と一致する。また、図６Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　図６Ａおよび図６Ｂに示すように、導電体４６ａおよび導電体４６ｂは、絶縁体５０と接してもよい。このとき、絶縁体８０が有する開口の側壁と、導電体４６ａの側面が一致または概略一致し、絶縁体８０が有する開口の側壁と、導電体４６ｂの側面が一致または概略一致する。このような構成にすることで、導電体４６ａと導電体４６ｂとの間の領域に、導電体６０を位置合わせすることなく確実に配置することができる。
　なお、図６Ｃに示すように、導電体４６ａおよび絶縁体５０が接することで、導電体４６ａの側面が酸化され、絶縁体４７ａが形成される場合がある。導電体４６ａの側面が酸化されることで、導電体４６ａと導電体６０との距離が大きくなり、導電体４６ａと導電体６０の寄生容量を低減できる。同様に、導電体４６ｂおよび絶縁体５０が接することで、導電体４６ｂの側面が酸化され、絶縁体４７ｂが形成される場合がある。導電体４６ｂの側面が酸化されることで、導電体４６ｂと導電体６０の寄生容量を低減できる。
　図１Ａ乃至図１Ｄに示す半導体装置では、トランジスタ１０を１つ有する構成を示している。なお、本実施の形態の半導体装置は、複数のトランジスタ１０を有してもよい。
　図７Ａは、複数のトランジスタを有する半導体装置の上面図を示す。図７Ａに示すｘ方向は、トランジスタのチャネル長方向と平行であり、ｙ方向はｘ方向と垂直である。なお、図７Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　図７Ａに示す半導体装置は、マトリクス状に配置された、複数のトランジスタを有する。また、複数の導電体６０が、ｙ方向に延在して設けられている。なお、複数のトランジスタのそれぞれは、図１Ａ乃至図１Ｄに示すトランジスタ１０と同じ構成を有する。また、図７Ａに示すトランジスタ１０ａは、複数のトランジスタの一つである。また、図７Ａに示すトランジスタ１０ｂは、複数のトランジスタの別の一つであり、トランジスタ１０ａとｙ方向に隣接するトランジスタである。
　図７Ａに示す半導体装置は、上面視において、トランジスタ１０ａが有する酸化物３０と、トランジスタ１０ｂが有する酸化物３０との間に、絶縁体３５を有する。別言すると、トランジスタ１０ａが有する酸化物３０と、トランジスタ１０ｂが有する酸化物３０とは離隔している。なお、図７Ａに示す絶縁体３５は、図１Ａ乃至図１Ｄに示す半導体装置が有する絶縁体３５ａまたは絶縁体３５ｂに対応する。
　図７Ａに示す半導体装置は、ｙ方向に隣接するトランジスタ間に絶縁体３５を有する。また、図７Ａに示す半導体装置は、ｙ方向に隣接するトランジスタ同士で、酸化物３０が離隔している構成を有する。よって、ｙ方向に隣接するトランジスタ間に寄生トランジスタが生じることを抑制できる。
　図７Ａに示す半導体装置では、ソース電極またはドレイン電極として機能する導電体４２ａおよび導電体４２ｂが、複数のトランジスタのそれぞれで独立して設けられている。なお、本発明の一態様はこれに限られない。
　図７Ｂは、複数のトランジスタを有する半導体装置の上面図を示す。図７Ｂに示すｘ方向は、トランジスタのチャネル長方向と平行であり、ｙ方向はｘ方向と垂直である。なお、図７Ｂの上面図では、図の明瞭化のために一部の要素を省いている。
　図７Ｂに示す半導体装置は、マトリクス状に配置された、複数のトランジスタを有する。また、複数の導電体６０が、ｙ方向に延在して設けられている。なお、複数のトランジスタのそれぞれは、図１Ａ乃至図１Ｄに示すトランジスタ１０と同じ構成を有する。また、図７Ｂに示すトランジスタ１０ｃは、複数のトランジスタの一つである。また、図７Ｂに示すトランジスタ１０ｄは、複数のトランジスタの別の一つであり、トランジスタ１０ｃとｘ方向に隣接するトランジスタである。
　図７Ｂに示すように、トランジスタ１０ｃが有する導電体４２ｂは、トランジスタ１０ｄのソース電極またはドレイン電極の一方の機能を兼ねる。別言すると、図７Ｂに示す半導体装置は、トランジスタ１０ｃのソース電極またはドレイン電極の他方と、トランジスタ１０ｄのソース電極またはドレイン電極の一方は、導電体４２ｂが兼ねる構成となっている。当該構成にすることで、微細化または高集積化が可能な半導体装置を提供できる。
　図７Ａには、酸化物３０がｘ方向に延在している構成を示している。なお、本発明はこれに限られない。例えば、図７Ｃに示すように、酸化物３０は、ｘ方向およびｙ方向とは異なる方向に延在していてもよい。このとき、トランジスタ１０のチャネル長方向は、ｘ方向およびｙ方向とは異なる方向となる。このような構成にすることで、配線として機能する導電体４６ａおよび導電体４６ｂ（図７Ｃには図示せず）のレイアウトの自由度を高めることができる。
＜構成例２＞
　図１Ａ乃至図１Ｄに示す半導体装置と異なる構成例を、図８Ａ乃至図８Ｄに示す。図８Ａ乃至図８Ｄは、トランジスタ１０を有する半導体装置の上面図および断面図である。図８Ａは、当該半導体装置の上面図である。また、図８Ｂ乃至図８Ｄは、当該半導体装置の断面図である。ここで、図８Ｂは、図８ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ１０のチャネル長方向の断面図でもある。また、図８Ｃは、図８ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ１０のチャネル幅方向の断面図でもある。また、図８Ｄは、図８ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図８Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　図８Ａ乃至図８Ｄに示す半導体装置は、絶縁体８５、導電体４５ａ、および導電体４５ｂを有する点で、図１Ａ乃至図１Ｄに示す半導体装置と主に異なる。以降では、前述の構成例１と異なる部分について主に説明し、重複する部分については説明を省略する。
　図８Ａ乃至図８Ｄに示す半導体装置は、絶縁体８０上の絶縁体８５と、絶縁体８５および絶縁体８０に設けられた開口に埋め込まれた導電体４５ａと、絶縁体８５および絶縁体８０に設けられた開口に埋め込まれた導電体４５ｂと、を有する。
　導電体４５ａは導電体４２ａの上面と接する領域を有し、導電体４５ｂは導電体４２ｂの上面と接する領域を有する。導電体４５ａの上面、および導電体４５ｂの上面は、それぞれ絶縁体８５の上面と高さが一致または概略一致する。導電体４５ａ、および導電体４５ｂは、プラグとして機能する。
　導電体４６ａは導電体４５ａの上面と接する領域を有し、導電体４６ｂは導電体４５ｂの上面と接する領域を有する。導電体４６ａは導電体４５ａを介して導電体４２ａと電気的に接続し、導電体４６ｂは導電体４５ｂを介して導電体４２ｂと電気的に接続する。
　導電体４５ａおよび導電体４５ｂは、上述した導電体６０に用いることができる材料を用いて設けるとよい。
　絶縁体８５は層間膜として機能する。絶縁体８５は、上述した絶縁体８０に用いることができる材料を用いて設けるとよい。
　このような構成にすることで、配線のレイアウトの自由度を高めることができる。
＜構成例３＞
　図１Ａ乃至図１Ｄに示す半導体装置と異なる構成例を、図９Ａ乃至図９Ｄに示す。図９Ａ乃至図９Ｄは、トランジスタ１０を有する半導体装置の上面図および断面図である。図９Ａは、当該半導体装置の上面図である。また、図９Ｂ乃至図９Ｄは、当該半導体装置の断面図である。ここで、図９Ｂは、図９ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ１０のチャネル長方向の断面図でもある。また、図９Ｃは、図９ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ１０のチャネル幅方向の断面図でもある。また、図９Ｄは、図９ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図９Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　図９Ａ乃至図９Ｄに示す半導体装置は、絶縁体３５ａおよび絶縁体３５ｂを有さず、絶縁体３６を有する点で、図１Ａ乃至図１Ｄに示す半導体装置と主に異なる。以降では、前述の構成例１と異なる部分について主に説明し、重複する部分については説明を省略する。
　図９Ａ乃至図９Ｄに示す半導体装置は、絶縁体２０上の絶縁体３６を有する。
　絶縁体３６は、上面視において、酸化物３０の四方を囲むように設けられている。別言すると、酸化物３０は、上面視において、絶縁体３６に取り囲まれている。つまり、酸化物３０は、島状に形成されている。また、絶縁体３６の上面は、酸化物３０の上面と高さが一致または概略一致する。また、絶縁体８０は、酸化物３０、導電体４２ａ、導電体４２ｂ、および絶縁体３６上に設けられている。
　このような構成にすることで、酸化物３０がトランジスタ１０毎に離隔して設けられる。したがって、トランジスタ１０と、当該トランジスタ１０に隣接するトランジスタ１０との間に寄生トランジスタが生じることを抑制できる。
＜構成例４＞
　前述のトランジスタ１０と異なる構成例を、図１０Ａ乃至図１０Ｄに示す。図１０Ａ乃至図１０Ｄは、トランジスタ１０Ａを有する半導体装置の上面図および断面図である。図１０Ａは、当該半導体装置の上面図である。また、図１０Ｂ乃至図１０Ｄは、当該半導体装置の断面図である。ここで、図１０Ｂは、図１０ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ１０Ａのチャネル長方向の断面図でもある。また、図１０Ｃは、図１０ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ１０Ａのチャネル幅方向の断面図でもある。また、図１０Ｄは、図１０ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図１０Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　トランジスタ１０Ａを有する半導体装置は、導電体２５、絶縁体１６、および絶縁体２２を有する点で、トランジスタ１０を有する半導体装置と主に異なる。以降では、前述の構成例１と異なる部分について主に説明し、重複する部分については説明を省略する。
　トランジスタ１０Ａは、絶縁体２０上の絶縁体１６と、絶縁体１６に埋め込まれるように配置された導電体２５と、絶縁体１６、および導電体２５上の絶縁体２２と、を有する。酸化物３０は、絶縁体２２上に設けられている。
　導電体２５は、酸化物３０、および導電体６０と、重なるように配置される。
　トランジスタ１０Ａにおいて、導電体６０は、第１のゲート（トップゲートともいう）電極として機能し、導電体２５は、第２のゲート（バックゲートともいう）電極として機能する。また、絶縁体５０は、第１のゲート絶縁体として機能し、絶縁体２２は、第２のゲート絶縁体として機能する。絶縁体１６は、層間膜として機能する。
　導電体２５は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２５は、積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層としてもよい。
　導電体２５は、第２のゲート電極として機能する場合がある。その場合、導電体２５に印加する電位を、導電体６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ１０Ａのしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２５に負の電位を印加することにより、トランジスタ１０ＡのＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２５に負の電位を印加したほうが、印加しない場合よりも、導電体６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、導電体２５の電気抵抗率は、上記の導電体２５に印加する電位を考慮して設計され、導電体２５の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体１６の膜厚は、導電体２５とほぼ同じになる。ここで、導電体２５の設計が許す範囲で導電体２５および絶縁体１６の膜厚を薄くすることが好ましい。絶縁体１６の膜厚を薄くすることで、絶縁体１６中に含まれる水素などの不純物の絶対量を低減できるため、当該不純物が酸化物３０に拡散するのを低減することができる。
　なお、導電体２５は、図１０Ａに示すように、酸化物３０の導電体６０と重なる領域の大きさよりも、大きく設けるとよい。特に、図１０Ｃに示すように、導電体２５は、酸化物３０のチャネル幅方向の端部よりも外側の領域においても、延在していることが好ましい。つまり、酸化物３０のチャネル幅方向における側面の外側において、導電体２５と、導電体６０とは、絶縁体を介して重畳していることが好ましい。このような構成を有することで、第１のゲート電極として機能する導電体６０の電界と、第２のゲート電極として機能する導電体２５の電界によって、酸化物３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　なお、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面等）を包むように配置される構造を示す。Ｆｉｎ型構造、およびＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　トランジスタ１０Ａを、上記のＳ−ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度を高めることが期待できる。
　なお、図１０Ａに示すトランジスタ１０Ａについては、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタを例示したが、本発明の一態様の半導体装置はこれに限定されない。例えば、本発明の一態様に用いることができるトランジスタ構造としては、プレーナ型構造、Ｆｉｎ型構造、およびＧＡＡ構造の中から選ばれるいずれか一または複数としてもよい。
　また、図１０Ｃに示すように、導電体２５は延在させて、配線としても機能させている。ただし、これに限られることなく、導電体２５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２５を複数のトランジスタで共有する構成にしてもよい。
　絶縁体２２は、水素（例えば、水素原子、および水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２は、酸素（例えば、酸素原子、および酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。
　絶縁体２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。または、ハフニウムおよびジルコニウムを含む酸化物、例えばハフニウムジルコニウム酸化物を用いることが好ましい。このような材料を用いて絶縁体２２を形成した場合、絶縁体２２は、酸化物３０から基板側への酸素の放出、およびトランジスタ１０Ａの周辺部から酸化物３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体２２を設けることで、水素等の不純物が、酸化物３０に拡散することを抑制し、酸化物３０中の酸素欠損の生成を抑制できる。また、導電体２５が、酸化物３０が有する酸素と反応することを抑制できる。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、または酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物などの、いわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
　なお、絶縁体２２は、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　絶縁体１６は、絶縁体２２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。例えば、絶縁体１６として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
＜構成例５＞
　前述のトランジスタ１０Ａと異なる構成例を、図１１Ａ乃至図１１Ｄに示す。図１１Ａ乃至図１１Ｄは、トランジスタ１０Ｂを有する半導体装置の上面図および断面図である。図１１Ａは、当該半導体装置の上面図である。また、図１１Ｂ乃至図１１Ｄは、当該半導体装置の断面図である。ここで、図１１Ｂは、図１１ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ１０Ｂのチャネル長方向の断面図でもある。また、図１１Ｃは、図１１ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ１０Ｂのチャネル幅方向の断面図でもある。また、図１１Ｄは、図１１ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図１１Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　トランジスタ１０Ｂは、導電体２５、酸化物３０、絶縁体５０、および導電体６０のそれぞれが積層構造を有する点で、トランジスタ１０Ａと主に異なる。以降では、前述の構成例４と異なる部分について主に説明し、重複する部分については説明を省略する。
　導電体２５は、導電体２５ａと、導電体２５ａの上に配置された導電体２５ｂと、を有する。導電体２５ａは、絶縁体１６に設けられた開口の底面および側壁に接して設けられる。導電体２５ｂは、導電体２５ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体２５ｂの上面の高さは、導電体２５ａの上面の高さおよび絶縁体１６の上面の高さと一致または概略一致する。
　ここで、導電体２５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、および酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体２５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体２５ｂに含まれる水素などの不純物が、絶縁体１６および絶縁体２２等を介して、酸化物３０に拡散するのを防ぐことができる。また、導電体２５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２５ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどが挙げられる。したがって、導電体２５ａとしては、上記導電性材料を単層または積層で用いるとよい。例えば、導電体２５ａは、窒化チタンを用いればよい。
　また、導電体２５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体２５ｂは、タングステンを用いればよい。
　酸化物３０は、絶縁体２２の上に配置された酸化物３０ａと、酸化物３０ａの上に配置された酸化物３０ｂと、を有する。
　酸化物３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、酸化物３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。このような構成にすることで、酸化物３０ａよりも下方に形成された構造物からの、酸化物３０ｂに対する、不純物および酸素の拡散を抑制できる。
　また、酸化物３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。このような構成することで、トランジスタ１０Ｂは大きいオン電流、および高い周波数特性を得ることができる。
　また、酸化物３０ａおよび酸化物３０ｂが、酸素以外に共通の元素を主成分として有することで、酸化物３０ａおよび酸化物３０ｂの界面における欠陥準位密度を低くすることができる。酸化物３０ａおよび酸化物３０ｂの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ１０Ｂは大きいオン電流、および高い周波数特性を得ることができる。
　具体的には、酸化物３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物３０ｂとして、上述した酸化物３０に適用可能な金属酸化物を用いればよい。なお、元素Ｍとして、ガリウムを用いることが好ましい。
　絶縁体５０は、絶縁体５０ａと、絶縁体５０ａの上に配置された絶縁体５０ｂと、絶縁体５０ｂの上に配置された絶縁体５０ｃと、を有する。
　絶縁体５０ａとして、酸素に対するバリア性を有することが好ましい。また、絶縁体５０ａの膜厚は薄いことが好ましい。例えば、絶縁体５０ａの膜厚は絶縁体５０ｂの膜厚よりも小さい領域を有することが好ましい。絶縁体５０ａは、絶縁体５０ｂと酸化物３０との間に設けられている。絶縁体５０ａの膜厚を薄くすることで、絶縁体５０ｂに含まれる酸素を酸化物３０の領域３０ｉに供給し、絶縁体５０ｂに含まれる酸素が過剰に供給されるのを抑制できる。また、加熱処理などを行った際に、酸化物３０の領域３０ｉから酸素が脱離するのを抑制できる。よって、トランジスタ１０の電気特性を良好にし、信頼性を向上させることができる。
　絶縁体５０ａとして、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。絶縁体５０ａとして、例えば、酸化アルミニウムを用いる。この場合、絶縁体５０ａは、少なくとも酸素と、アルミニウムと、を有する。
　絶縁体５０ａの膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ未満とする。この場合、絶縁体５０ａは、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５０ａの膜厚は絶縁体５０ｂの膜厚より薄いことが好ましい。この場合、絶縁体５０ａは、少なくとも一部において、絶縁体５０ｂより膜厚が薄い領域を有していればよい。
　絶縁体５０ａの膜厚を上記のように薄くするには、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体５０ａを絶縁体８０などに形成された開口の側面などに被覆性良く、上記のような薄い膜厚で成膜することができる。
　なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、またはオージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　絶縁体５０ｂとして、酸素を透過しやすい絶縁体を用いることが好ましい。絶縁体５０ｂとして、上述した絶縁体５０に適用可能な絶縁体を用いればよい。
　絶縁体５０ｃとして、水素に対するバリア絶縁膜を用いることが好ましい。絶縁体５０ｃは、絶縁体５０ｂと導電体６０の間に設けられている。したがって、導電体６０に含まれる水素などの不純物が、酸化物３０に拡散するのを防ぐことができる。絶縁体５０ｃとして、例えば、ＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体５０ｃは、少なくとも窒素と、シリコンと、を有する。
　また、絶縁体５０ｃは、酸素に対するバリア性を有することが好ましい。このような構成にすることで、絶縁体５０ｂに含まれる酸素が、導電体６０へ拡散するのを防ぎ、導電体６０が酸化するのを抑制できる。なお、絶縁体５０ｃは、少なくとも絶縁体５０ｂよりも酸素を透過しにくければよい。
　また、絶縁体５０ｃは、絶縁体５０ａ、絶縁体５０ｂ、および導電体６０と、ともに、絶縁体８０などに形成された開口に設ける必要がある。トランジスタ１０Ｂの微細化を図るにあたって、絶縁体５０ｃの膜厚は薄いことが好ましい。絶縁体５０ｃの膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体５０ｃは、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５０ｃの膜厚は絶縁体５０ｂの膜厚より薄いことが好ましい。この場合、絶縁体５０ｃは、少なくとも一部において、絶縁体５０ｂより膜厚が薄い領域を有していればよい。
　また、絶縁体５０ｂと絶縁体５０ｃとの間に、絶縁体を設けてもよい。当該絶縁体として、比誘電率が高いｈｉｇｈ−ｋ材料である絶縁性材料を用いてもよい。当該構成にすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体５０の絶縁耐圧を高くすることができる。
　導電体６０は、導電体６０ａと、導電体６０ａの上に配置された導電体６０ｂと、を有する。例えば、導電体６０ａは、導電体６０ｂの底面および側面を包むように配置される。
　導電体６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、および酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５０に含まれる酸素により、導電体６０ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体６０ｂは積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層構造としてもよい。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減できる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、金属酸化物を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物３０と接する構造とすることで、酸化物３０が有する酸素欠損を低減できる。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
　酸化物３０として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、本発明に係る酸化物３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、バナジウム、ベリリウム、銅、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。特に、元素Ｍは、ガリウム、アルミニウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。
　特に、トランジスタの半導体層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。又は、トランジスタの半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いてもよい。又は、半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯまたはＩＧＡＺＯ）を用いてもよい。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　以降では、金属酸化物の一例として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物について説明する。なお、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物を、Ｉｎ−Ｇａ−Ｚｎ酸化物と呼ぶ場合がある。
＜結晶構造の分類＞
　酸化物半導体の結晶構造としては、アモルファス（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓを含む）、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、ＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）、単結晶（ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ）、および多結晶（ｐｏｌｙ　ｃｒｙｓｔａｌ）等が挙げられる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。例えば、ＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを用いて評価することができる。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。また、以下では、ＧＩＸＤ測定で得られるＸＲＤスペクトルを、単に、ＸＲＤスペクトルと記す場合がある。
　例えば、石英ガラス基板では、ＸＲＤスペクトルのピークの形状がほぼ左右対称である。一方で、結晶構造を有するＩｎ−Ｇａ−Ｚｎ酸化物膜では、ＸＲＤスペクトルのピークの形状が左右非対称である。ＸＲＤスペクトルのピークの形状が左右非対称であることは、膜中または基板中の結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークの形状で左右対称でないと、膜または基板は非晶質状態であるとは言えない。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう）にて評価することができる。例えば、石英ガラス基板の回折パターンでは、ハローが観察され、石英ガラスは、非晶質状態であることが確認できる。また、室温成膜したＩｎ−Ｇａ−Ｚｎ酸化物膜の回折パターンでは、ハローではなく、スポット状のパターンが観察される。このため、室温成膜したＩｎ−Ｇａ−Ｚｎ酸化物は、単結晶または多結晶でもなく、非晶質状態でもない、中間状態であり、非晶質状態であると結論することはできないと推定される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、構造に着目した場合、上記とは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の最大径は、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｇａ−Ｚｎ酸化物において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｇａ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムとガリウムは、互いに置換可能である。よって、（Ｇａ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層にはガリウムが含まれる場合がある。なお、Ｉｎ層には亜鉛が含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物および欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタと呼ぶ場合がある）にＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳまたは非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　また、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とする領域と、一部にＩｎを主成分とする領域とが、それぞれモザイク状であり、これらの領域がランダムに存在している構成をいう。よって、ＣＡＣ−ＯＳは、金属元素が不均一に分布した構造を有していると推測される。
　ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましい。例えば、成膜時の成膜ガスの総流量に対する酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とする。
　また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ここで、第１の領域は、第２の領域と比較して、導電性が高い領域である。つまり、第１の領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。従って、第１の領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
　一方、第２の領域は、第１の領域と比較して、絶縁性が高い領域である。つまり、第２の領域が、金属酸化物中に分布することで、オフ電流を抑制できる。
　したがって、ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　また、ＣＡＣ−ＯＳを用いたトランジスタは、信頼性が高い。従って、ＣＡＣ−ＯＳは、表示装置をはじめとするさまざまな半導体装置に最適である。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
　これに対して、酸化物半導体の近傍に、過剰酸素を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、およびＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタのオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。また、当該絶縁体から酸化物半導体に供給する酸素が、ゲート電極、ソース電極、及びドレイン電極などの導電体に拡散すると、当該導電体が酸化してしまい、導電性が損なわれることなどにより、トランジスタの電気特性および信頼性に悪影響を及ぼす場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
　酸化物半導体を有するトランジスタ（ＯＳトランジスタ）は、放射線照射による電気特性の変動が小さい、つまり放射線に対する耐性が高いため、放射線が入射しうる環境においても好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星、宇宙探査機などに設けられる半導体装置を構成するトランジスタに用いることができる。放射線として、例えば、Ｘ線、及び中性子線などが挙げられる。また、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　または、例えば、ＯＳトランジスタは、原子力発電所、および、放射性廃棄物の処理場または処分場の作業用ロボットに設けられる半導体装置を構成するトランジスタに用いることができる。特に、原子炉施設の解体、核燃料または燃料デブリの取り出し、放射性物質の多い空間の実地調査などで遠隔操作される遠隔操作ロボットに設けられる半導体装置を構成するトランジスタに好適に用いることができる。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体中のシリコンまたは炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中の水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜＜その他の半導体材料＞＞
　酸化物３０は、トランジスタのチャネル形成領域を含む半導体層と言い換えることができる。半導体層に用いることができる半導体材料は、上述の金属酸化物に限られない。半導体層として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
　ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス力のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
　半導体層として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
＜作製方法例１＞
　次に、図１Ａ乃至図１Ｄに示す、本発明の一態様である半導体装置の作製方法例を、図１２Ａ乃至図１８Ｄを用いて説明する。
　各図のＡは、上面図を示す。また、各図のＢは、各図のＡにＡ１−Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ１０のチャネル長方向の断面図でもある。また、各図のＣは、各図のＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジスタ１０のチャネル幅方向の断面図でもある。また、各図のＤは、各図のＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、各図のＡの上面図では、図の明瞭化のために一部の要素を省いている。
　以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、または半導体を形成するための半導体材料は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法などを適宜用いて成膜することができる。
　なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。
　まず、基板（図示しない）を準備し、当該基板上に絶縁体２０を成膜する（図１２Ａ乃至図１２Ｄ参照）。絶縁体２０の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２０中の水素濃度を低減できる。ただし、絶縁体２０の成膜は、スパッタリング法に限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて行ってもよい。
　絶縁体２０として、例えば、窒素ガスを含む雰囲気でシリコンターゲットを用いて、パルスＤＣスパッタリング法で窒化シリコンを成膜する。パルスＤＣスパッタリング法を用いることで、ターゲット表面のアーキングによるパーティクルの発生を抑制できるため、膜厚分布をより均一にすることができる。また、パルス電圧を用いることで、高周波電圧より、放電の立ち上がり、立ち下がりを急峻にすることができる。これにより、電極に、電力をより効率的に供給しスパッタレート、および膜質を向上することができる。
　窒化シリコンのように水、水素などの不純物が透過しにくい絶縁体を用いることにより、絶縁体２０より下層に含まれる水、水素などの不純物の上方への拡散を抑制できる。また、絶縁体２０として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、絶縁体２０より下層（図示しない）の導電体に銅など拡散しやすい金属を用いても、当該金属が絶縁体２０を介して上方に拡散するのを抑制できる。
　または、絶縁体２０として、例えば、ＡＬＤ法を用いて、酸化ハフニウムを成膜する。特に、水素濃度の低減された酸化ハフニウムの形成方法を用いることが好ましい。
　次に、絶縁体２０上に、酸化物３０となる酸化膜を成膜する。当該酸化膜の成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、当該酸化膜の成膜はスパッタリング法を用いて行う。
　上記酸化膜をスパッタリング法によって成膜する場合、スパッタリングガスとして酸素、または、酸素と貴ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットなどを用いることができる。
　また、上記酸化膜をスパッタリング法によって成膜する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。上記酸化膜をスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
　本実施の形態では、上記酸化膜を、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］の酸化物ターゲット、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［原子数比］の酸化物ターゲットを用いて成膜する。なお、上記酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物３０に求める特性に合わせて形成するとよい。
　次に、加熱処理を行うことが好ましい。加熱処理は、上記酸化膜が多結晶化しない温度範囲で行えばよく、２５０℃以上６５０℃以下、好ましくは４００℃以上６００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、上記酸化膜などに水分等が取り込まれることを可能な限り防ぐことができる。
　本実施の形態では、加熱処理として、窒素ガスと酸素ガスの流量比を４：１として、４００℃の温度で１時間の処理を行う。このような酸素ガスを含む加熱処理によって、上記酸化膜中の炭素、水、水素などの不純物を低減することなどができる。このように膜中の不純物を低減することで、上記酸化膜の結晶性を向上させ、より密度の高い、緻密な構造にすることができる。これにより、上記酸化膜中の結晶領域を増大させ、上記酸化膜中における、結晶領域の面内ばらつきを低減できる。よって、トランジスタ１０の電気特性の面内ばらつきを低減できる。
　次に、リソグラフィー法を用いて、上記酸化膜を島状または帯状に加工して、酸化物３０を形成する（図１２Ａ乃至図１２Ｄ参照）。なお、本明細書等において、島状または帯状とは、同一工程で形成された同一材料を用いた２以上の層が、物理的に分離されている状態であることを示す。上記加工はドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームまたはイオンビームを用いてもよい。なお、電子ビームまたはイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　さらに、レジストマスクの下に絶縁体または導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、上記酸化膜上にハードマスク材料となる絶縁膜または導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。上記酸化膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。上記酸化膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　なお、図１２Ｃおよび図１２Ｄには、酸化物３０の側面が、絶縁体２０の上面に対し、概略垂直になる構成を示している。このような構成にすることで、複数のトランジスタ１０を設ける際に、小面積化、高密度化が可能となる。
　ただし、上記に限られず、酸化物３０の側面はテーパー形状になっていてもよい。酸化物３０は、例えば、テーパー角が６０°以上９０°未満になるようにすればよい。このように側面をテーパー形状にすることで、これより後の工程において、絶縁体３５ａおよび絶縁体３５ｂとなる絶縁膜（後述する絶縁膜３５Ａ）の被覆性が向上し、鬆などの欠陥を低減できる。
　次に、酸化物３０上に、絶縁膜３５Ａを成膜する（図１２Ａ乃至図１２Ｄ参照）。絶縁膜３５Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、絶縁膜３５Ａとして、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。絶縁膜３５Ａを、酸素を含む雰囲気で、スパッタリング法で成膜することで、過剰酸素を含む絶縁膜３５Ａを形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁膜３５Ａ中の水素濃度を低減できる。なお、絶縁膜３５Ａの成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜３５Ａを成膜してもよい。このような処理を行うことによって、酸化物３０中の水分濃度および水素濃度を低減できる。当該加熱処理には、上述した加熱処理条件を用いることができる。
　次に、ＣＭＰ処理によって、絶縁膜３５Ａを酸化物３０が露出するまで研磨することによって、上面が平坦な絶縁体３５ａおよび絶縁体３５ｂを形成する（図１３Ａ乃至図１３Ｄ参照）。なお、酸化物３０、絶縁体３５ａ、および絶縁体３５ｂ上に、例えば、スパッタリング法によって窒化シリコンを成膜し、当該窒化シリコンを酸化物３０、絶縁体３５ａ、および絶縁体３５ｂに達するまで、ＣＭＰ処理を行ってもよい。
　次に、酸化物３０に、第１の凹部、および第２の凹部を形成する（図１４Ａ乃至図１４Ｄ参照）。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　なお、図５に示すように、第１の凹部および第２の凹部を絶縁体２０に達するように形成する場合、絶縁体２０は、酸化物３０をエッチングして開口を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。
　次に、導電体４２ａおよび導電体４２ｂとなる導電膜を成膜する。当該導電膜の成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、当該導電膜として、スパッタリング法を用いて窒化タンタルを成膜すればよい。なお、当該導電膜の成膜前に、加熱処理を行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該導電膜を成膜してもよい。このような処理を行うことによって、酸化物３０の表面に吸着している水分および水素を除去し、さらに酸化物３０中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。一例として、加熱処理の温度を２００℃とする。
　次に、ＣＭＰ処理を行うことで、導電体４２ａおよび導電体４２ｂとなる導電膜の一部を除去し、酸化物３０、絶縁体３５ａ、および絶縁体３５ｂを露出する（図１５Ａ乃至図１５Ｄ参照）。その結果、第１の凹部内に導電体４２ａが残存し、第２の凹部内に導電体４２ｂが残存する。なお、当該ＣＭＰ処理により、酸化物３０、絶縁体３５ａ、および絶縁体３５ｂの一部が除去される場合がある。
　次に、導電体４６ａおよび導電体４６ｂとなる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　次に、導電体４６ａおよび導電体４６ｂとなる導電膜をリソグラフィー法によって加工し、導電体４２ａの上面の少なくとも一部と接する導電体４６ａ、および導電体４２ｂの上面の少なくとも一部と接する導電体４６ｂを形成する。この時、導電体４６ａおよび導電体４６ｂと重ならない領域の、酸化物３０の一部、絶縁体３５ａの一部、および絶縁体３５ｂの一部が除去されることがある。
　次に、酸化物３０、導電体４２ａ、導電体４２ｂ、絶縁体３５ａ、絶縁体３５ｂ、導電体４６ａ、および導電体４６ｂ上に、絶縁体８０となる絶縁膜を成膜する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、当該絶縁膜として、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。当該絶縁膜を、酸素を含む雰囲気で、スパッタリング法で成膜することで、過剰酸素を含む絶縁体８０を形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体８０中の水素濃度を低減できる。なお、当該絶縁膜の成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜してもよい。このような処理を行うことによって、酸化物３０の表面などに吸着している水分および水素を除去し、さらに酸化物３０、絶縁体３５ａ、および絶縁体３５ｂ中の水分濃度および水素濃度を低減させることができる。当該加熱処理には、上述した加熱処理条件を用いることができる。
　次に、絶縁体８０となる絶縁膜にＣＭＰ処理を行い、上面が平坦な絶縁体８０を形成する（図１６Ａ乃至図１６Ｄ参照）。なお、絶縁体８０上に、例えば、スパッタリング法によって窒化シリコンを成膜し、当該窒化シリコンを絶縁体８０に達するまで、ＣＭＰ処理を行ってもよい。
　次に、絶縁体８０の一部を加工して、酸化物３０に達する開口を形成する（図１７Ａ乃至図１７Ｄ参照）。さらに、当該開口と重なる領域の酸化物３０の一部を加工することで、酸化物３０に第３の凹部を形成する。なお、絶縁体８０に形成される開口および酸化物３０に形成される第３の凹部をまとめて、絶縁体８０および酸化物３０に形成される開口と呼ぶことがある。また、図１７Ａおよび図１７Ｂに示すように、上記開口と重なる領域の絶縁体３５ａおよび絶縁体３５ｂが除去される。別言すると、上記開口と重なる領域の絶縁体３５ａおよび絶縁体３５ｂが除去され、絶縁体２０が露出する。なお、上記開口と重なる領域の絶縁体３５ａおよび絶縁体３５ｂの一部が残存してもよい。
　ここで、図１７Ｂおよび図１７Ｃに示すように、絶縁体８０の側面がテーパー形状となる場合がある。
　絶縁体８０の一部、および酸化物３０の一部の加工は、ドライエッチング法、またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、当該加工は、それぞれ異なる条件で行ってもよい。
　なお、図１０Ａ乃至図１０Ｄに示すように導電体２５を設ける場合、第３の凹部は、導電体２５と重なるように形成することが好ましい。
　ここで、酸化物３０の上面および側面、絶縁体８０の側面などへの不純物の付着またはこれらの内部への当該不純物の拡散が生じる場合がある。このような不純物を除去する工程を行ってもよい。また、上記ドライエッチングで酸化物３０の表面に損傷領域が形成される場合がある。このような損傷領域を除去してもよい。当該不純物としては、絶縁体８０に含まれる成分、上記開口を形成する際に用いられる装置に使われている部材に含まれる成分、エッチングに使用するガスまたは液体に含まれる成分などに起因したものが挙げられる。当該不純物としては、例えば、ハフニウム、アルミニウム、シリコン、タンタル、フッ素、塩素などがある。
　特に、アルミニウム、シリコンなどの不純物は、酸化物３０の結晶性を低下させる場合がある。よって、酸化物３０の表面およびその近傍において、アルミニウム、シリコンなどの不純物は除去されることが好ましい。また、当該不純物の濃度は低減されていることが好ましい。例えば、酸化物３０表面およびその近傍における、アルミニウム原子の濃度が、５．０原子％以下とすればよく、２．０原子％以下が好ましく、１．５原子％以下がより好ましく、１．０原子％以下がさらに好ましく、０．３原子％未満がさらに好ましい。
　なお、アルミニウム、シリコンなどの不純物により、酸化物３０の結晶性が低い領域では、結晶構造の緻密さが低下しているため、ＶＯＨが多量に形成され、トランジスタがノーマリーオン化しやすくなる。よって、酸化物３０の結晶性が低い領域は、低減または除去されていることが好ましい。
　上記エッチング工程で酸化物３０表面に付着した不純物などを除去するために、洗浄処理を行う。洗浄方法としては、洗浄液など用いたウェット洗浄（ウェットエッチング処理ということもできる）、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。なお、当該洗浄処理によって、第３の凹部が深くなる場合がある。
　アンモニア水、シュウ酸、リン酸、フッ化水素酸などを炭酸水または純水で希釈した水溶液、純水、炭酸水などを用いて洗浄処理を行ってもよい。または、これらの水溶液、純水、または炭酸水を用いた超音波洗浄を行ってもよい。または、これらの洗浄を適宜組み合わせて行ってもよい。
　なお、本明細書等では、フッ化水素酸を純水で希釈した水溶液を希釈フッ化水素酸と呼び、アンモニア水を純水で希釈した水溶液を希釈アンモニア水と呼ぶ場合がある。また、当該水溶液の濃度、温度などは、除去したい不純物、洗浄される半導体装置の構成などによって、適宜調整すればよい。希釈アンモニア水のアンモニア濃度は０．０１％以上５％以下、好ましくは０．１％以上０．５％以下とすればよい。また、希釈フッ化水素酸のフッ化水素濃度は０．０１ｐｐｍ以上１００ｐｐｍ以下、好ましくは０．１ｐｐｍ以上１０ｐｐｍ以下とすればよい。
　なお、超音波洗浄には、２００ｋＨｚ以上の周波数を用いることが好ましく、９００ｋＨｚ以上の周波数を用いることがより好ましい。当該周波数を用いることで、酸化物３０などへのダメージを低減することができる。
　また、上記洗浄処理を複数回行ってもよく、洗浄処理毎に洗浄液を変更してもよい。例えば、第１の洗浄処理として希釈フッ化水素酸、または希釈アンモニア水を用いた処理を行い、第２の洗浄処理として純水、または炭酸水を用いた処理を行ってもよい。
　上記洗浄処理として、本実施の形態では、希釈アンモニア水を用いてウェット洗浄を行う。当該洗浄処理を行うことで、酸化物３０などの表面に付着または内部に拡散した不純物を除去することができる。さらに、酸化物３０の結晶性を高めることができる。
　上記エッチング後、または上記洗浄後に加熱処理を行ってもよい。加熱処理は、１００℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物３０に酸素を供給して、酸素欠損の低減を図ることができる。また、このような熱処理を行うことで、酸化物３０の結晶性を向上させることができる。また、加熱処理は減圧状態で行ってもよい。または、酸素雰囲気で加熱処理した後に、大気に露出せずに連続して窒素雰囲気で加熱処理を行ってもよい。
　次に絶縁膜５０Ａを成膜する（図１８Ａ乃至図１８Ｄ参照）。絶縁膜５０Ａの成膜前に加熱処理を行ってもよく、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜５０Ａを成膜してもよい。また、当該加熱処理は、酸素を含む雰囲気で行うことが好ましい。このような処理を行うことによって、酸化物３０の表面などに吸着している水分および水素を除去し、さらに酸化物３０中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。
　絶縁膜５０Ａは、スパッタリング法、ＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて成膜することができる。また、絶縁膜５０Ａは、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁膜５０Ａの水素濃度を低減できる。絶縁膜５０Ａは、後の工程で、酸化物３０と接する絶縁体５０となるため、このように水素濃度が低減されていることが好適である。
　本実施の形態では、絶縁膜５０Ａとして酸化窒化シリコンをＰＥＣＶＤ法によって成膜する。また、絶縁膜５０Ａとして酸化シリコンをＡＬＤ法によって成膜する。
　次に、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書などにおいて、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。
　マイクロ波処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。ここで、マイクロ波処理装置の周波数は、３００ＭＨｚ以上３００ＧＨｚ以下、好ましくは２．４ＧＨｚ以上２．５ＧＨｚ以下、例えば、２．４５ＧＨｚにすればよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。また、マイクロ波処理装置のマイクロ波を印加する電源の電力は、１０００Ｗ以上１００００Ｗ以下、好ましくは２０００Ｗ以上５０００Ｗ以下にすればよい。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。また、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく酸化物３０中に導くことができる。
　また、上記マイクロ波処理は、減圧下で行うことが好ましく、圧力は、１０Ｐａ以上１０００Ｐａ以下、好ましくは３００Ｐａ以上７００Ｐａ以下にすればよい。また、処理温度は、７５０℃以下、好ましくは５００℃以下、例えば２５０℃程度とすればよい。また、酸素プラズマ処理を行った後に、外気に曝すことなく、連続して熱処理を行ってもよい。例えば、１００℃以上７５０℃以下、好ましくは３００℃以上５００℃以下にすればよい。
　また、例えば、上記マイクロ波処理は、酸素ガスとアルゴンガスを用いて行えばよい。ここで、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））は、０％より大きく１００％以下、好ましくは０％より大きく５０％以下、より好ましくは１０％以上４０％以下、さらに好ましくは１０％以上３０％以下にすればよい。このように、酸素を含む雰囲気でマイクロ波処理を行うことで、図２に示す領域３０ｉ中のキャリア濃度を低下させることができる。また、マイクロ波処理において、チャンバーに過剰な量の酸素が導入されないようにすることで、図２に示す領域３０ｎ１および領域３０ｎ２でキャリア濃度が過剰に低下するのを防ぐことができる。
　酸素を含む雰囲気でマイクロ波処理を行うことで、図２に示す領域３０ｉに、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどを作用させることができる。プラズマ、マイクロ波などの作用により、領域３０ｉのＶＯＨを分断し、水素を領域３０ｉから除去することができる。つまり、領域３０ｉに含まれるＶＯＨを低減できる。よって、領域３０ｉ中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。また、領域３０ｉで形成された酸素欠損に、上記酸素プラズマで発生した酸素ラジカル、または絶縁膜５０Ａに含まれる酸素を供給することで、さらに、領域３０ｉ中の酸素欠損を低減し、キャリア濃度を低下させることができる。
　また、絶縁体５０の膜質を向上させることができるため、トランジスタ１０の信頼性が向上する。
　なお、マイクロ波処理では、マイクロ波と酸化物３０中の分子の電磁気的な相互作用により、酸化物３０に直接的に熱エネルギーを伝達する場合がある。この熱エネルギーにより、酸化物３０が加熱される場合がある。このような加熱処理をマイクロ波アニールと呼ぶ場合がある。マイクロ波処理を、酸素を含む雰囲気中で行うことで、酸素アニールと同等の効果が得られる場合がある。また、酸化物３０に水素が含まれる場合、この熱エネルギーが酸化物３０中の水素に伝わり、これにより活性化した水素が酸化物３０から放出されることが考えられる。
　また、上記マイクロ波処理後に減圧状態を保ったままで、加熱処理を行ってもよい。このような処理を行うことで、絶縁膜５０Ａ、および酸化物３０中の水素を効率よく除去することができる。また、水素の一部は、導電体４２ａおよび導電体４２ｂにゲッタリングされる場合がある。または、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行うステップを複数回繰り返して行ってもよい。加熱処理を繰り返し行うことで、絶縁膜５０Ａ、および酸化物３０中の水素をさらに効率よく除去することができる。なお、加熱処理温度は、３００℃以上５００℃以下とすることが好ましい。また、上記マイクロ波処理、すなわちマイクロ波アニールが当該加熱処理を兼ねてもよい。マイクロ波アニールにより、酸化物３０などが十分加熱される場合、当該加熱処理を行わなくてもよい。
　また、マイクロ波処理を行って絶縁膜５０Ａの膜質を改質することで、水素、水、不純物等の拡散を抑制できる。従って、導電体６０となる導電膜の成膜などの後工程、または熱処理などの後処理により、絶縁体５０を介して、水素、水、不純物等が、酸化物３０へ拡散することを抑制できる。
　絶縁体５０を図１１Ｂに示す３層積層構造にする場合、絶縁膜５０Ａの成膜前に絶縁体５０ａとなる絶縁膜を成膜し、絶縁膜５０Ａの成膜後に絶縁体５０ｃとなる絶縁膜を成膜すればよい。このとき、絶縁膜５０Ａは、絶縁体５０ｂとなる絶縁膜と言い換えることができる。絶縁体５０ａとなる絶縁膜、および絶縁体５０ｃとなる絶縁膜の成膜は、各々独立にスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　絶縁体５０ａとなる絶縁膜はＡＬＤ法を用いて成膜することが好ましい。上述の通り、当該絶縁膜は薄い膜厚で成膜することが好ましく、膜厚のばらつきが小さくなるようにする必要がある。これに対して、ＡＬＤ法は、プリカーサと、リアクタント（例えば酸化剤など）を交互に導入して行う成膜方法であり、このサイクルを繰り返す回数によって膜厚を調節することができるため、精密な膜厚調節が可能である。また、図１１Ｂおよび図１１Ｃに示すように、当該絶縁膜は、絶縁体８０および酸化物３０に形成される開口の底面および側面に、被覆性良く成膜される必要がある。特に、酸化物３０の上面および側面には、被覆性良く成膜されることが好ましい。上記開口の底面および側面において、原子の層を一層ずつ堆積させることができるため、当該絶縁膜を当該開口に対して良好な被覆性で成膜することができる。
　また、絶縁体５０ａとなる絶縁膜をＡＬＤ法で成膜する場合、酸化剤として、オゾン（Ｏ３）、酸素（Ｏ２）、水（Ｈ２Ｏ）などを用いることができる。水素を含まない、オゾン（Ｏ３）、酸素（Ｏ２）などを酸化剤として用いることで、酸化物３０に拡散する水素を低減することができる。
　本実施の形態では、絶縁体５０ａとなる絶縁膜として酸化アルミニウムを熱ＡＬＤ法によって成膜する。
　また、絶縁体５０ｃとなる絶縁膜は、絶縁体５０ａとなる絶縁膜と同様にＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法を用いることで、絶縁体５０ｃとなる絶縁膜を薄い膜厚で被覆性良く成膜することができる。本実施の形態では、絶縁体５０ｃとなる絶縁膜として窒化シリコンをＰＥＡＬＤ法で成膜する。
　なお、絶縁体５０を図１１Ｂに示す３層積層構造にする場合、絶縁体５０ａとなる絶縁膜の成膜後、または絶縁体５０ｂとなる絶縁膜の成膜後に上記マイクロ波処理を行うとよい。
　次に、導電膜６０Ａを成膜する（図１８Ａ乃至図１８Ｄ参照）。導電膜６０Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、導電体６０を図１１Ｂに示す２層積層構造にする場合、例えば、導電体６０ａとなる導電膜として窒化チタンをＡＬＤ法によって成膜し、導電体６０ｂとなる導電膜としてタングステンをＣＶＤ法によって成膜する。
　次に、ＣＭＰ処理によって、絶縁膜５０Ａ、および導電膜６０Ａを絶縁体８０が露出するまで研磨することによって、絶縁体５０、および導電体６０を形成する（図１Ａ乃至図１Ｄ参照）。これにより、絶縁体５０は、絶縁体８０および酸化物３０に形成される開口を覆うように配置される。また、導電体６０は、絶縁体５０を介して、上記開口を埋め込むように配置される。
　次に、上記の加熱処理と同様の条件で加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体５０および絶縁体８０中の水分濃度および水素濃度を低減させることができる。なお、上記加熱処理後、大気に曝すことなく連続して、後述する絶縁体の成膜を行ってもよい。
　次に、絶縁体５０、導電体６０、および絶縁体８０上に、絶縁体（図１Ａ乃至図１Ｄには図示せず）を形成する。当該絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。当該絶縁体の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、当該絶縁体中の水素濃度を低減できる。
　上記絶縁体として、例えば、酸素ガスを含む雰囲気でアルミニウムターゲットを用いて、パルスＤＣスパッタリング法で酸化アルミニウムを成膜するとよい。パルスＤＣスパッタリング法を用いることで、膜厚分布をより均一にし、スパッタレート、および膜質を向上することができる。また、基板に印加するＲＦ電力は１．８６Ｗ／ｃｍ２以下とする。好ましくは、０Ｗ／ｃｍ２以上０．６２Ｗ／ｃｍ２以下とする。ＲＦ電力を小さくすることで、絶縁体８０へ注入される酸素量を抑制できる。
　また、スパッタリング法を用いて、酸素を含む雰囲気で上記絶縁体の成膜を行うことで、成膜しながら、絶縁体８０に酸素を添加することができる。これにより、絶縁体８０に過剰酸素を含ませることができる。このとき、基板加熱を行いながら、上記絶縁体を成膜することが好ましい。
　以上により、図１Ａ乃至図１Ｄに示すトランジスタ１０を有する半導体装置を作製することができる。図１２Ａ乃至図１８Ｄに示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ１０を作製することができる。
＜作製方法例２＞
　以下では、構成例１で例示した、図４Ｃおよび図４Ｄに示すトランジスタ１０を有する半導体装置の作製方法例を、図１９Ａ乃至図２２Ｄを用いて説明する。
　各図のＡは、上面図を示す。また、各図のＢは、各図のＡにＡ１−Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ１０のチャネル長方向の断面図でもある。また、各図のＣは、各図のＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジスタ１０のチャネル幅方向の断面図でもある。また、各図のＤは、各図のＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、各図のＡの上面図では、図の明瞭化のために一部の要素を省いている。
　なお、以下では、上記作製方法例１と重複する部分についてはこれを援用し、説明を省略する場合がある。
　まず、基板（図示しない）を準備し、当該基板上に絶縁体２０を成膜する。絶縁体２０は、上記と同様の方法により形成することができる。
　次に、絶縁体２０上に、酸化物３０となる酸化膜３０Ｂを成膜する。酸化膜３０Ｂは、上記酸化物３０となる酸化膜の形成方法と同様の方法により形成することができる。
　次に、酸化膜３０Ｂに、２つの開口を形成する（図１９Ａ乃至図１９Ｄ参照）。当該２つの開口はそれぞれ、図１９Ａに示す一点鎖線Ａ１−Ａ２と垂直な方向に延在している。当該２つの開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
　次に、導電体４２ａおよび導電体４２ｂとなる導電膜を成膜する。当該導電膜は、上記と同様の方法により形成することができる。
　次に、ＣＭＰ処理を行うことで、導電体４２ａおよび導電体４２ｂとなる導電膜の一部を除去し、酸化膜３０Ｂを露出する（図２０Ａ乃至図２０Ｄ参照）。その結果、上記２つの開口の一方の内側に導電層４２Ａが残存し、上記２つの開口の他方の内側に導電層４２Ｂが残存する。なお、当該ＣＭＰ処理により、酸化膜３０Ｂの一部が除去される場合がある。
　次に、リソグラフィー法を用いて、酸化膜３０Ｂを島状または帯状に加工して酸化物３０を形成し、導電層４２Ａを島状に加工して導電体４２ａを形成し、導電層４２Ｂを島状に加工して導電体４２ｂを形成する（図２１Ａ乃至図２１Ｄ参照）。上記加工はドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　次に、酸化物３０、導電体４２ａ、および導電体４２ｂ上に、絶縁体３５ａおよび絶縁体３５ｂとなる絶縁膜を成膜する。当該絶縁膜は、上記絶縁膜３５Ａの形成方法と同様の方法により形成することができる。
　次に、ＣＭＰ処理によって、上記絶縁膜を酸化物３０が露出するまで研磨することによって、上面が平坦な絶縁体３５ａおよび絶縁体３５ｂを形成する（図２２Ａ乃至図２２Ｄ参照）。
　次に、導電体４６ａ、および導電体４６ｂを形成する。導電体４６ａおよび導電体４６ｂは、上記と同様の方法により形成することができる。
　次に、絶縁体８０を形成する。絶縁体８０は、上記と同様の方法により形成することができる。
　次に、絶縁体５０、および導電体６０を形成する。絶縁体５０および導電体６０は、上記と同様の方法により形成することができる。
　以上により、図４Ｃ及び図４Ｄに示すトランジスタ１０を有する半導体装置を作製することができる。図１９Ａ乃至図２２Ｄに示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ１０を作製することができる。
＜マイクロ波処理装置＞
　以下では、上記半導体装置の作製方法に用いることができる、マイクロ波処理装置について説明する。
　まずは、半導体装置などの製造時に不純物の混入が少ない製造装置の構成について図２３乃至図２６を用いて説明する。
　図２３は、枚葉式マルチチャンバーの製造装置２７００の上面図を模式的に示している。製造装置２７００は、基板を収容するカセットポート２７６１と、基板のアライメントを行うアライメントポート２７６２と、を備える大気側基板供給室２７０１と、大気側基板供給室２７０１から、基板を搬送する大気側基板搬送室２７０２と、基板の搬入を行い、かつ室内の圧力を大気圧から減圧、または減圧から大気圧へ切り替えるロードロック室２７０３ａと、基板の搬出を行い、かつ室内の圧力を減圧から大気圧、または大気圧から減圧へ切り替えるアンロードロック室２７０３ｂと、真空中の基板の搬送を行う搬送室２７０４と、チャンバー２７０６ａと、チャンバー２７０６ｂと、チャンバー２７０６ｃと、チャンバー２７０６ｄと、を有する。
　また、大気側基板搬送室２７０２は、ロードロック室２７０３ａおよびアンロードロック室２７０３ｂと接続され、ロードロック室２７０３ａおよびアンロードロック室２７０３ｂは、搬送室２７０４と接続され、搬送室２７０４は、チャンバー２７０６ａ、チャンバー２７０６ｂ、チャンバー２７０６ｃおよびチャンバー２７０６ｄと接続する。
　なお、各室の接続部にはゲートバルブＧＶが設けられており、大気側基板供給室２７０１と、大気側基板搬送室２７０２を除き、各室を独立して真空状態に保持することができる。また、大気側基板搬送室２７０２には搬送ロボット２７６３ａが設けられており、搬送室２７０４には搬送ロボット２７６３ｂが設けられている。搬送ロボット２７６３ａおよび搬送ロボット２７６３ｂによって、製造装置２７００内で基板を搬送することができる。
　搬送室２７０４および各チャンバーの背圧（全圧）は、例えば、１×１０−４Ｐａ以下、好ましくは３×１０−５Ｐａ以下、さらに好ましくは１×１０−５Ｐａ以下とする。また、搬送室２７０４および各チャンバーの質量電荷比（ｍ／ｚ）が１８である気体分子（原子）の分圧は、例えば、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下とする。また、搬送室２７０４および各チャンバーのｍ／ｚが２８である気体分子（原子）の分圧は、例えば、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下とする。また、搬送室２７０４および各チャンバーのｍ／ｚが４４である気体分子（原子）の分圧は、例えば、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下とする。
　なお、搬送室２７０４および各チャンバー内の全圧および分圧は、電離真空計、質量分析計などを用いて測定することができる。
　また、搬送室２７０４および各チャンバーは、外部リークまたは内部リークが少ない構成とすることが望ましい。例えば、搬送室２７０４のリークレートは、１×１００Ｐａ／分以下、好ましくは５×１０−１Ｐａ／分以下とする。また、各チャンバーのリークレートは、１×１０−１Ｐａ／分以下、好ましくは５×１０−２Ｐａ／分以下とする。
　なお、リークレートに関しては、電離真空計、質量分析計などを用いて測定した全圧および分圧から導出すればよい。例えば、ターボ分子ポンプなどの真空ポンプで真空引きを開始してから１０分経過後の全圧と、バルブを閉じてから１０分経過後の全圧と、から導出するとよい。なお、上記真空引きを開始してから１０分経過後の全圧は、当該全圧を複数回測定した場合の平均値とするとよい。
　リークレートは、外部リークおよび内部リークに依存する。外部リークは、微小な穴、シール不良などによって真空系外から気体が流入することである。内部リークは、真空系内のバルブなどの仕切りからの漏れまたは内部の部材からの放出ガスに起因する。リークレートを上述の数値以下とするために、外部リークおよび内部リークの両面から対策をとる必要がある。
　例えば、搬送室２７０４および各チャンバーの開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された金属の不動態を用いることで、メタルガスケットから放出される不純物を含む放出ガスが抑制され、内部リークを低減することができる。
　また、製造装置２７００を構成する部材として、不純物を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の不純物を含む放出ガスの少ない金属を鉄、クロムおよびニッケルなどを含む合金に被覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。
　または、前述の製造装置２７００の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆してもよい。
　製造装置２７００の部材は、極力金属のみで構成することが好ましく、例えば石英などで構成される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、酸化アルミニウム、酸化クロムなどで薄く被覆するとよい。
　搬送室２７０４および各チャンバーに存在する吸着物は、内壁などに吸着しているために搬送室２７０４および各チャンバーの圧力に影響しないが、搬送室２７０４および各チャンバーを排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないものの、排気能力の高いポンプを用いて、搬送室２７０４および各チャンバーに存在する吸着物をできる限り脱離し、あらかじめ排気しておくことは重要である。なお、吸着物の脱離を促すために、搬送室２７０４および各チャンバーをベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを搬送室２７０４および各チャンバーに導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。ここで不活性ガスとして貴ガスを用いると好ましい。
　または、加熱した貴ガスなどの不活性ガスまたは酸素などを導入することで搬送室２７０４および各チャンバー内の圧力を高め、一定時間経過後に再び搬送室２７０４および各チャンバーを排気する処理を行うと好ましい。加熱したガスの導入により搬送室２７０４および各チャンバー内の吸着物を脱離させることができ、搬送室２７０４および各チャンバー内に存在する不純物を低減することができる。なお、この処理は２回以上３０回以下、好ましくは５回以上１５回以下の範囲で繰り返し行うと効果的である。具体的には、温度が４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下である不活性ガスまたは酸素などを導入することで搬送室２７０４および各チャンバー内の圧力を０．１Ｐａ以上１０ｋＰａ以下、好ましくは１Ｐａ以上１ｋＰａ以下、さらに好ましくは５Ｐａ以上１００Ｐａ以下とし、圧力を保つ期間を１分以上３００分以下、好ましくは５分以上１２０分以下とすればよい。その後、搬送室２７０４および各チャンバーを５分以上３００分以下、好ましくは１０分以上１２０分以下の期間排気する。
　次に、チャンバー２７０６ｂおよびチャンバー２７０６ｃについて図２４に示す断面模式図を用いて説明する。
　チャンバー２７０６ｂおよびチャンバー２７０６ｃは、例えば、被処理物にマイクロ波処理を行うことが可能なチャンバーである。なお、チャンバー２７０６ｂと、チャンバー２７０６ｃと、はマイクロ波処理を行う際の雰囲気が異なるのみである。そのほかの構成については共通するため、以下ではまとめて説明を行う。
　チャンバー２７０６ｂおよびチャンバー２７０６ｃは、スロットアンテナ板２８０８と、誘電体板２８０９と、基板ホルダ２８１２と、排気口２８１９と、を有する。また、チャンバー２７０６ｂおよびチャンバー２７０６ｃの外などには、ガス供給源２８０１と、バルブ２８０２と、高周波発生器２８０３と、導波管２８０４と、モード変換器２８０５と、ガス管２８０６と、導波管２８０７と、マッチングボックス２８１５と、高周波電源２８１６と、真空ポンプ２８１７と、バルブ２８１８と、が設けられる。
　高周波発生器２８０３は、導波管２８０４を介してモード変換器２８０５と接続している。モード変換器２８０５は、導波管２８０７を介してスロットアンテナ板２８０８に接続している。スロットアンテナ板２８０８は、誘電体板２８０９と接して配置される。また、ガス供給源２８０１は、バルブ２８０２を介してモード変換器２８０５に接続している。そして、モード変換器２８０５、導波管２８０７および誘電体板２８０９を通るガス管２８０６によって、チャンバー２７０６ｂおよびチャンバー２７０６ｃにガスが送られる。また、真空ポンプ２８１７は、バルブ２８１８および排気口２８１９を介して、チャンバー２７０６ｂおよびチャンバー２７０６ｃからガスなどを排気する機能を有する。また、高周波電源２８１６は、マッチングボックス２８１５を介して基板ホルダ２８１２に接続している。
　基板ホルダ２８１２は、基板２８１１を保持する機能を有する。例えば、基板２８１１を静電チャックまたは機械的にチャックする機能を有する。また、高周波電源２８１６から電力を供給される電極としての機能を有する。また、内部に加熱機構２８１３を有し、基板２８１１を加熱する機能を有する。
　真空ポンプ２８１７としては、例えば、ドライポンプ、メカニカルブースターポンプ、イオンポンプ、チタンサブリメーションポンプ、クライオポンプまたはターボ分子ポンプなどを用いることができる。また、真空ポンプ２８１７に加えて、クライオトラップを用いてもよい。クライオポンプおよびクライオトラップを用いると、水を効率よく排気できて特に好ましい。
　また、加熱機構２８１３としては、例えば、抵抗発熱体などを用いて加熱する加熱機構とすればよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ　Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）またはＬＲＴＡ（Ｌａｍｐ　Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）などのＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を用いることができる。ＧＲＴＡは、高温のガスを用いて加熱処理を行う。ガスとしては、不活性ガスが用いられる。
　また、ガス供給源２８０１は、マスフローコントローラを介して、精製機と接続されていてもよい。ガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用いることが好ましい。例えば、酸素ガス、窒素ガス、および貴ガス（アルゴンガスなど）を用いればよい。
　誘電体板２８０９としては、例えば、酸化シリコン（石英）、酸化アルミニウム（アルミナ）または酸化イットリウム（イットリア）などを用いればよい。また、誘電体板２８０９の表面に、さらに別の保護層が形成されていてもよい。保護層としては、酸化マグネシウム、酸化チタン、酸化クロム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化シリコン、酸化アルミニウムまたは酸化イットリウムなどを用いればよい。誘電体板２８０９は、後述する高密度プラズマ２８１０の特に高密度領域に曝されることになるため、保護層を設けることで損傷を緩和することができる。その結果、処理時のパーティクルの増加などを抑制することができる。
　高周波発生器２８０３では、例えば、０．３ＧＨｚ以上３．０ＧＨｚ以下、０．７ＧＨｚ以上１．１ＧＨｚ以下、または２．２ＧＨｚ以上２．８ＧＨｚ以下のマイクロ波を発生させる機能を有する。高周波発生器２８０３で発生させたマイクロ波は、導波管２８０４を介してモード変換器２８０５に伝わる。モード変換器２８０５では、ＴＥモードとして伝わったマイクロ波がＴＥＭモードに変換される。そして、マイクロ波は、導波管２８０７を介してスロットアンテナ板２８０８に伝わる。スロットアンテナ板２８０８は、複数のスロット孔が設けられており、マイクロ波は該スロット孔および誘電体板２８０９を通過する。そして、誘電体板２８０９の下方に電界を生じさせ、高密度プラズマ２８１０を生成することができる。高密度プラズマ２８１０には、ガス供給源２８０１から供給されたガス種に応じたイオンおよびラジカルが存在する。例えば、酸素ラジカルなどが存在する。
　このとき、高密度プラズマ２８１０で生成されたイオンおよびラジカルによって、基板２８１１上の膜などを改質することができる。なお、高周波電源２８１６を用いて、基板２８１１側にバイアスを印加すると好ましい場合がある。高周波電源２８１６には、例えば、１３．５６ＭＨｚ、２７．１２ＭＨｚなどの周波数のＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）電源を用いればよい。基板側にバイアスを印加することで、高密度プラズマ２８１０中のイオンを基板２８１１上の膜などの開口部の奥まで効率よく到達させることができる。
　例えば、チャンバー２７０６ｂまたはチャンバー２７０６ｃで、ガス供給源２８０１から酸素を導入することで高密度プラズマ２８１０を用いた酸素ラジカル処理を行うことができる。
　次に、チャンバー２７０６ａおよびチャンバー２７０６ｄについて図２５に示す断面模式図を用いて説明する。
　チャンバー２７０６ａおよびチャンバー２７０６ｄは、例えば、被処理物に電磁波の照射を行うことが可能なチャンバーである。なお、チャンバー２７０６ａと、チャンバー２７０６ｄと、は電磁波の種類が異なるのみである。そのほかの構成については共通する部分が多いため、以下ではまとめて説明を行う。
　チャンバー２７０６ａおよびチャンバー２７０６ｄは、一または複数のランプ２８２０と、基板ホルダ２８２５と、ガス導入口２８２３と、排気口２８３０と、を有する。また、チャンバー２７０６ａおよびチャンバー２７０６ｄの外などには、ガス供給源２８２１と、バルブ２８２２と、真空ポンプ２８２８と、バルブ２８２９と、が設けられる。
　ガス供給源２８２１は、バルブ２８２２を介してガス導入口２８２３に接続している。真空ポンプ２８２８は、バルブ２８２９を介して排気口２８３０に接続している。ランプ２８２０は、基板ホルダ２８２５と向かい合って配置されている。基板ホルダ２８２５は、基板２８２４を保持する機能を有する。また、基板ホルダ２８２５は、内部に加熱機構２８２６を有し、基板２８２４を加熱する機能を有する。
　ランプ２８２０としては、例えば、可視光または紫外光などの電磁波を放射する機能を有する光源を用いればよい。例えば、波長１０ｎｍ以上２５００ｎｍ以下、５００ｎｍ以上２０００ｎｍ以下、または４０ｎｍ以上３４０ｎｍ以下にピークを有する電磁波を放射する機能を有する光源を用いればよい。
　例えば、ランプ２８２０としては、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプまたは高圧水銀ランプなどの光源を用いればよい。
　例えば、ランプ２８２０から放射される電磁波は、その一部または全部が基板２８２４に吸収されることで基板２８２４上の膜などを改質することができる。例えば、欠陥の生成もしくは低減、または不純物の除去などができる。なお、基板２８２４を加熱しながら行うと、効率よく、欠陥の生成もしくは低減、または不純物の除去などができる。
　または、例えば、ランプ２８２０から放射される電磁波によって、基板ホルダ２８２５を発熱させ、基板２８２４を加熱してもよい。その場合、基板ホルダ２８２５の内部に加熱機構２８２６を有さなくてもよい。
　真空ポンプ２８２８は、真空ポンプ２８１７についての記載を参照する。また、加熱機構２８２６は、加熱機構２８１３についての記載を参照する。また、ガス供給源２８２１は、ガス供給源２８０１についての記載を参照する。
　本実施の形態に用いることができるマイクロ波処理装置は、上記に限らない。図２６に示すマイクロ波処理装置２９００を用いることができる。マイクロ波処理装置２９００は、石英管２９０１、排気口２８１９、ガス供給源２８０１、バルブ２８０２、高周波発生器２８０３、導波管２８０４、ガス管２８０６、真空ポンプ２８１７、およびバルブ２８１８を有する。また、マイクロ波処理装置２９００は、石英管２９０１内に、複数の基板２８１１（２８１１＿１乃至２８１１＿ｎ、ｎは２以上の整数）を保持する基板ホルダ２９０２を有する。また、マイクロ波処理装置２９００は、石英管２９０１の外側に、加熱手段２９０３を有していてもよい。
　高周波発生器２８０３で発生させたマイクロ波は、導波管２８０４を介して、石英管２９０１内に設けられた基板に照射される。真空ポンプ２８１７は、バルブ２８１８を介して排気口２８１９と接続されており、石英管２９０１内部の圧力を調整することができる。また、ガス供給源２８０１は、バルブ２８０２を介して、ガス管２８０６に接続されており、石英管２９０１内に所望のガスを導入することができる。また、加熱手段２９０３により、石英管２９０１内の基板２８１１を、所望の温度に加熱することができる。または、加熱手段２９０３により、ガス供給源２８０１から供給されるガスを加熱してもよい。マイクロ波処理装置２９００により、基板２８１１に対して、加熱処理と、マイクロ波処理を同時に行うことができる。また、基板２８１１を加熱した後に、マイクロ波処理を行うことができる。また、基板２８１１に対してマイクロ波処理を行った後に、加熱処理を行うことができる。
　基板２８１１＿１乃至基板２８１１＿ｎは、全て半導体装置、または記憶装置を形成する処理基板でもよいし、一部の基板をダミー基板としてもよい。例えば、基板２８１１＿１、および基板２８１１＿ｎをダミー基板とし、基板２８１１＿２乃至基板２８１１＿ｎ−１を処理基板としてもよい。また、基板２８１１＿１、基板２８１１＿２、基板２８１１＿ｎ−１、および基板２８１１＿ｎをダミー基板とし、基板２８１１＿３乃至基板２８１１＿ｎ−２を処理基板としてもよい。ダミー基板を用いることで、マイクロ波処理、または加熱処理の際、複数の処理基板が均一に処理され、処理基板間のばらつきを低減できるため好ましい。例えば、高周波発生器２８０３、および導波管２８０４に最も近い処理基板上にダミー基板を配置することで、該処理基板が直接マイクロ波に曝されることを抑制できるため、好ましい。
　以上の製造装置を用いることで、被処理物への不純物の混入を抑制しつつ、膜の改質などが可能となる。
＜半導体装置の変形例＞
　以下では、図２７Ａ乃至図２７Ｃを用いて、本発明の一態様である半導体装置の一例について説明する。
　図２７Ａは半導体装置５００の上面図を示す。図２７Ａに示すｘ方向は、トランジスタ１０のチャネル長方向に平行にとっており、ｙ方向はｘ方向に垂直にとっている。また、図２７Ｂは、図２７ＡにＢ１−Ｂ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ１０のチャネル長方向の断面図でもある。図２７Ｃは、図２７ＡにＢ３−Ｂ４の一点鎖線で示す部位に対応する断面図であり、開口領域４００およびその近傍の断面図でもある。なお、図２７Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　なお、図２７Ａ乃至図２７Ｃに示す半導体装置において、上記構成例に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、半導体装置の構成材料については上記構成例で詳細に説明した材料を用いることができる。
　図２７Ａ乃至図２７Ｃに示す半導体装置５００は、図１Ａ乃至図１Ｄに示した半導体装置の変形例である。図２７Ａ乃至図２７Ｃに示す半導体装置５００は、絶縁体８３および絶縁体７４を有する点が、図１Ａ乃至図１Ｄに示す半導体装置と異なる。また、図２７Ａ乃至図２７Ｃに示す半導体装置５００は、絶縁体８０に開口領域４００が形成されている点が、図１Ａ乃至図１Ｄに示す半導体装置と異なる。また、複数のトランジスタ１０を取り囲むように封止部６５が形成されている点が、図１Ａ乃至図１Ｄに示す半導体装置と異なる。
　半導体装置５００は、マトリクス状に配列された、複数のトランジスタ１０、および複数の開口領域４００を有している。また、トランジスタ１０のゲート電極として機能する、複数の導電体６０が、ｙ方向に延在して設けられている。開口領域４００は、酸化物３０、および導電体６０と重畳しない領域に形成されている。また、複数のトランジスタ１０、複数の導電体６０、および複数の開口領域４００を取り囲むように封止部６５が形成されている。なお、トランジスタ１０、導電体６０、および開口領域４００の個数、配置、および大きさは、図２７Ａに示す構造に限られることなく、半導体装置５００の設計に合わせて適宜設定すればよい。
　図２７Ｂおよび図２７Ｃに示すように、封止部６５は、複数のトランジスタ１０を取り囲むように設けられている。言い換えると、絶縁体８３は、複数のトランジスタ１０を覆うように設けられている。また、封止部６５では、絶縁体８３が絶縁体２０の上面に接している。また、封止部６５上では、絶縁体８３上に絶縁体７４が設けられている。絶縁体７４の上面は、絶縁体８３の最上面と高さが概略一致している。また、絶縁体７４としては、絶縁体８０と同様の絶縁体を用いることができる。
　このような構造にすることで、複数のトランジスタ１０を、絶縁体８３と絶縁体２０で包み込むことができる。ここで、絶縁体８３および絶縁体２０は、水素に対するバリア絶縁膜として機能することが好ましい。よって、絶縁体８３としては、絶縁体８０と同様の絶縁体を用いることが好ましい。これにより、封止部６５の領域外に含まれる水素が、封止部６５の領域内に混入することを抑制できる。
　図２７Ｃに示すように、開口領域４００において、絶縁体８０は溝部を有する。絶縁体８０の溝部の深さは、深くとも絶縁体３５の上面が露出するまでにすればよく、例えば、絶縁体８０の最大膜厚の１／４以上１／２以下程度にすればよい。
　また、図２７Ｃに示すように、絶縁体８３は、開口領域４００の内側で、絶縁体８０の側面および上面に接する。また、開口領域４００内で、絶縁体８３に形成された凹部を埋め込むように、絶縁体７４の一部が形成される場合がある。このとき、開口領域４００内に形成された絶縁体７４の上面と、絶縁体８３の最上面の高さが、概略一致する場合がある。
　このような開口領域４００が形成され、絶縁体８０が露出した状態で、加熱処理を行うことにより、酸化物３０に酸素を供給しながら、絶縁体８０に含まれる酸素の一部を開口領域４００から外方拡散させることができる。これにより、加熱により脱離する酸素を含む絶縁体８０から、酸化物半導体層中の、チャネル形成領域として機能する領域、およびその近傍に、十分な酸素を供給し、かつ過剰な量の酸素が供給されないようにすることができる。
　このとき、絶縁体８０に含まれる水素を、酸素と結合させて、開口領域４００を介して外部に放出することができる。酸素と結合した水素は、水として放出される。よって、絶縁体８０に含まれる水素を低減し、絶縁体８０中に含まれる水素が酸化物３０に混入するのを低減することができる。
　また、図２７Ａにおいて、開口領域４００の上面視における形状は、略長方形状にしているが、本発明はこれに限られるものではない。例えば、開口領域４００の上面視における形状は、長方形、楕円形、円形、菱形、またはこれらを組み合わせた形状としてもよい。また、開口領域４００の面積、および配置間隔は、トランジスタ１０を含む半導体装置の設計に合わせて適宜設定することができる。例えば、トランジスタ１０の密度が小さい領域では、開口領域４００の面積を広げる、または、開口領域４００の配置間隔を狭めればよい。また、例えば、トランジスタ１０の密度が大きい領域では、開口領域４００の面積を狭める、または開口領域４００の配置間隔を広げればよい。
　本発明の一態様により、新規のトランジスタを提供できる。本発明の一態様により、トランジスタ特性のばらつきが少ない半導体装置を提供できる。本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。本発明の一態様により、信頼性が良好な半導体装置を提供できる。本発明の一態様により、オン電流が大きい半導体装置を提供できる。本発明の一態様により、電界効果移動度が大きい半導体装置を提供できる。本発明の一態様により、周波数特性が良好な半導体装置を提供できる。本発明の一態様により、微細化または高集積化が可能な半導体装置を提供できる。本発明の一態様により、低消費電力の半導体装置を提供できる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態、他の実施例などと適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、半導体装置の一形態を、図２８及び図２９を用いて説明する。なお、本実施の形態に記載の半導体装置は、記憶装置と言い換えることができる場合がある。また、本明細書等において記憶装置は半導体装置の一態様であるため、本実施の形態に記載の記憶装置は、半導体装置と言い換えることができる。
［記憶装置］
　本発明の一態様の記憶装置の一例を図２８に示す。本発明の一態様の記憶装置では、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ１０を用いることができる。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、もしくは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。
　図２８に示す記憶装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
　また、図２８に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６と、ゲート絶縁体として機能する絶縁体３１５と、基板３１１の一部からなる半導体領域３１３と、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａおよび低抵抗領域３１４ｂと、を有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　ここで、図２８に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図２８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
＜容量素子１００＞
　容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１の電極として機能する導電体１１０と、第２の電極として機能する導電体１２０と、誘電体として機能する絶縁体１３０と、を有する。ここで、絶縁体１３０は、上記実施の形態に示す絶縁体８３として用いることができる絶縁体を用いることが好ましい。
　また、例えば、導電体２４０上に設けた導電体１１２と、導電体１１０は、同時に形成することができる。なお、導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
　図２８では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　また、絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
　例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いることが好ましい。当該構成により、容量素子１００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制できる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。
＜配線層＞
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２８において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
　同様に、絶縁体２１０、絶縁体２１２、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。さらに、導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。
　ここで、プラグとして機能する導電体２１８の側面に接して絶縁体２１７が設けられる。絶縁体２１７は、絶縁体２１０、絶縁体２１２、および絶縁体２１６に形成された開口の内壁に接して設けられている。つまり、絶縁体２１７は、導電体２１８と、絶縁体２１０、絶縁体２１２、および絶縁体２１６と、の間に設けられている。なお、導電体２０５は導電体２１８と並行して形成することができるため、導電体２０５の側面に接して絶縁体２１７が形成される場合もある。
　絶縁体２１７としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体２１７は、絶縁体２１０、絶縁体２１２、および絶縁体２２２に接して設けられるため、絶縁体２１０または絶縁体２１６などから水または水素などの不純物が、導電体２１８を通じて酸化物２３０に混入するのを抑制できる。特に、窒化シリコンは水素に対するブロッキング性が高いため好適である。また、絶縁体２１０または絶縁体２１６に含まれる酸素が導電体２１８に吸収されるのを防ぐことができる。
　絶縁体２１７は、例えば、ＰＥＡＬＤ法を用いて、窒化シリコンを成膜し、異方性エッチングを用いて導電体３５６に達する開口を形成すればよい。
　層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体１５０、絶縁体２１０、絶縁体３５２、および絶縁体３５４等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体２１２および絶縁体３５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、および導電体１１２等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜酸化物半導体が設けられた層の配線、またはプラグ＞
　なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体を設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
　例えば、図２８では、過剰酸素を有する絶縁体２８０と、導電体２４０との間に、絶縁体２４１を設けるとよい。絶縁体２４１と、絶縁体２２２、および絶縁体２８３とが接して設けられることで、トランジスタ２００は、バリア性を有する絶縁体により、封止する構造とすることができる。
　つまり、絶縁体２４１を設けることで、絶縁体２８０が有する過剰酸素が、導電体２４０に吸収されることを抑制できる。また、絶縁体２４１を有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００へ拡散することを抑制できる。
　なお、絶縁体２４１としては、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。特に、窒化シリコンは水素に対するブロッキング性が高いため好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物などを用いることができる。
　また、上記実施の形態で示したように、トランジスタ２００は、絶縁体２１２、および絶縁体２８３で封止される構成にしてもよい。このような構成とすることで、絶縁体２７４、絶縁体１５０などに含まれる水素が絶縁体２８０などに混入するのを低減することができる。
　ここで絶縁体２８３には導電体２４０が、絶縁体２１２には導電体２１８が貫通しているが、上記の通り、絶縁体２４１が導電体２４０に接して設けられ、絶縁体２１７が導電体２１８に接して設けられている。これにより、導電体２４０および導電体２１８を介して、絶縁体２１２、および絶縁体２８３の内側に混入する水素を低減できる。このようにして、絶縁体２１２、絶縁体２８３、絶縁体２４１、および絶縁体２１７でトランジスタ２００を封止し、絶縁体２７４等に含まれる水素などの不純物が外側から混入するのを低減することができる。
　絶縁体２１２、絶縁体２１６、絶縁体２２２、絶縁体２８０、絶縁体２８３、および絶縁体２７４はそれぞれ、先の実施の形態で説明した、絶縁体２０、絶縁体１６、絶縁体２２、絶縁体８０、絶縁体８３、および絶縁体７４に対応する。また、酸化物２３０は、先の実施の形態で説明した酸化物３０に対応する。また、導電体２０５は、先の実施の形態で説明した導電体２５に対応する。
＜ダイシングライン＞
　以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
　ここで、例えば、図２８に示すように、絶縁体２８３と、絶縁体２１２とが接する領域がダイシングラインと重なるように設計することが好ましい。つまり、複数のトランジスタ２００を有するメモリセルの外縁に設けられるダイシングラインとなる領域近傍において、絶縁体２８０、酸化物２３０、絶縁体２２２、および絶縁体２１６に開口を設ける。
　つまり、絶縁体２８０、酸化物２３０、絶縁体２２２、および絶縁体２１６に設けた開口において、絶縁体２１２と、絶縁体２８３とが接する。このとき、絶縁体２１２と、絶縁体２８３とを同材料及び同方法を用いて形成してもよい。絶縁体２１２、および絶縁体２８３を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、窒化シリコンを用いることが好ましい。
　当該構造により、絶縁体２１２、および絶縁体２８３で、トランジスタ２００を包み込むことができる。絶縁体２１２、および絶縁体２８３の少なくとも一は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トランジスタ２００に拡散することを防ぐことができる。
　また、当該構造により、絶縁体２８０の過剰酸素が外部に拡散することを防ぐことができる。従って、絶縁体２８０の過剰酸素は、効率的にトランジスタ２００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
　なお、図２８に示す記憶装置では、容量素子１００の形状をプレーナ型としたが、本実施の形態に示す記憶装置はこれに限られるものではない。たとえば、図２９に示すように、容量素子１００の形状をシリンダ型にしてもよい。なお、図２９に示す記憶装置は、絶縁体１５０より下の構成は、図２８に示す記憶装置と同様である。
　図２９に示す容量素子１００は、絶縁体１３０上の絶縁体１５０と、絶縁体１５０上の絶縁体１４２と、絶縁体１５０および絶縁体１４２に形成された開口の中に配置された導電体１１５と、導電体１１５および絶縁体１４２上の絶縁体１４５と、絶縁体１４５上の導電体１２５と、導電体１２５および絶縁体１４５上の絶縁体１５２と、を有する。ここで、絶縁体１５０および絶縁体１４２に形成された開口の中に導電体１１５、絶縁体１４５、および導電体１２５の少なくとも一部が配置される。
　導電体１１５は容量素子１００の下部電極として機能し、導電体１２５は容量素子１００の上部電極として機能し、絶縁体１４５は、容量素子１００の誘電体として機能する。容量素子１００は、絶縁体１５０および絶縁体１４２の開口において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、当該開口の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の単位面積当たりの静電容量を大きくすることにより、記憶装置の微細化または高集積化を推し進めることができる。
　絶縁体１５２は、絶縁体２８０に用いることができる絶縁体を用いればよい。また、絶縁体１４２は、絶縁体１５０の開口を形成するときのエッチングストッパとして機能することが好ましく、絶縁体２１２に用いることができる絶縁体を用いればよい。
　絶縁体１５０および絶縁体１４２に形成された開口を上面から見た形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。ここで、上面視において、当該開口とトランジスタ２００の重なる面積が多い方が好ましい。このような構成にすることにより、容量素子１００とトランジスタ２００を有する記憶装置の占有面積を低減できる。
　導電体１１５は、絶縁体１４２、および絶縁体１５０に形成された開口に接して配置される。導電体１１５の上面は、絶縁体１４２の上面と概略一致することが好ましい。また、導電体１１５の下面は、絶縁体１３０の開口を介して導電体１１０に接する。導電体１１５は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　絶縁体１４５は、導電体１１５および絶縁体１４２を覆うように配置される。例えば、ＡＬＤ法またはＣＶＤ法などを用いて絶縁体１４５を成膜することが好ましい。絶縁体１４５は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ジルコニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。例えば、絶縁体１４５として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。
　また、絶縁体１４５には、酸化窒化シリコンなどの絶縁耐力が大きい材料、または高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。または、絶縁耐力が大きい材料と高誘電率（ｈｉｇｈ−ｋ）材料の積層構造を用いてもよい。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する窒化物などがある。このようなｈｉｇｈ−ｋ材料を用いることで、絶縁体１４５を厚くしても容量素子１００の静電容量を十分確保することができる。絶縁体１４５を厚くすることにより、導電体１１５と導電体１２５の間に生じるリーク電流を抑制できる。
　一方、絶縁耐力が大きい材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。例えば、ＰＥＡＬＤ法を用いて成膜した窒化シリコン（ＳｉＮｘ）、ＰＥＡＬＤ法を用いて成膜した酸化シリコン（ＳｉＯｘ）、ＰＥＡＬＤ法を用いて成膜した窒化シリコン（ＳｉＮｘ）の順番で積層された絶縁膜を用いることができる。または、酸化ジルコニウム、ＡＬＤ法を用いて成膜した酸化シリコン、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。このような、絶縁耐力が大きい絶縁体を用いることで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制できる。
　導電体１２５は、絶縁体１４２および絶縁体１５０に形成された開口を埋めるように配置される。また、導電体１２５は、導電体１４０、および導電体１５３を介して配線１００５と電気的に接続している。導電体１２５は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　また、導電体１５３は、絶縁体１５４上に設けられており、絶縁体１５６に覆われている。導電体１５３は、導電体１１２に用いることができる導電体を用いればよく、絶縁体１５６は、絶縁体１５２に用いることができる絶縁体を用いればよい。ここで、導電体１５３は導電体１４０の上面に接しており、容量素子１００、トランジスタ２００、またはトランジスタ３００の端子として機能する。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態、他の実施例などと適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、図３０Ａ、図３０Ｂおよび図３１Ａ乃至図３１Ｈを用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいため、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
　図３０ＡにＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥＳ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部から入力される制御信号（ＣＥ、ＷＥ、ＲＥＳ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥＳは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図３０Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図３０Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図３１Ａ乃至図３１Ｈに上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図３１Ａ乃至図３１Ｃに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図３１Ａに示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＬＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＬＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＬＬは、接地電位でも、低レベル電位としてもよい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　ここで、図３１Ａに示すメモリセル１４７１において、トランジスタＭ１は先の実施の形態で説明したトランジスタ１０またはトランジスタ２００に対応し、容量素子ＣＡは先の実施の形態で説明した容量素子１００に対応している。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図３１Ｂに示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図３１Ｃに示すメモリセル１４７３ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１として先の実施の形態で説明したトランジスタ１０またはトランジスタ２００を用い、容量素子ＣＡとして先の実施の形態で説明した容量素子１００を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のオフ電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持できるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、オフ電流が非常に小さいため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減できる。
［ＮＯＳＲＡＭ］
　図３１Ｄ乃至図３１Ｇに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図３１Ｄに示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、およびデータの読み出し時においては、配線ＣＡＬには、高レベル電位を印加するのが好ましい。また、データ保持中においては、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　ここで、図３１Ｄに示すメモリセル１４７４は、図２８および図２９に示す記憶装置に対応している。つまり、トランジスタＭ２は先の実施の形態で説明したトランジスタ１０またはトランジスタ２００に、容量素子ＣＢは先の実施の形態で説明した容量素子１００に、トランジスタＭ３は先の実施の形態で説明したトランジスタ３００に、配線ＷＢＬは先の実施の形態で説明した配線１００３に、配線ＷＯＬは先の実施の形態で説明した配線１００４に、配線ＢＧＬは先の実施の形態で説明した配線１００６に、配線ＣＡＬは先の実施の形態で説明した配線１００５に、配線ＲＢＬは先の実施の形態で説明した配線１００２に、配線ＳＬは先の実施の形態で説明した配線１００１に対応している。
　また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図３１Ｅに示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図３１Ｆに示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図３１Ｇに示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２として先の実施の形態で説明したトランジスタ１０またはトランジスタ２００を用い、トランジスタＭ３として先の実施の形態で説明したトランジスタ３００を用い、容量素子ＣＢとして先の実施の形態で説明した容量素子１００を用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のオフ電流を非常に小さくすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持できるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、オフ電流が非常に小さいため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至メモリセル１４７７も同様である。
　なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるため、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２およびトランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　また、図３１Ｈに３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図３１Ｈに示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、および配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
　トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
　なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トランジスタＭ６がＯＳトランジスタでもよい。この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４として先の実施の形態で説明したトランジスタ１０またはトランジスタ２００を用い、トランジスタＭ５、トランジスタＭ６として先の実施の形態で説明したトランジスタ３００を用い、容量素子ＣＣとして先の実施の形態で説明した容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のオフ電流を非常に小さくすることができる。
　なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　以上、本実施の形態に示す構成、方法などは、本実施の形態に示す他の構成、方法、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、図３２Ａおよび図３２Ｂを用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図３２Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図３２Ｂに示すように、パッケージ基板１２０１の第１の面と接続する。また、パッケージ基板１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭまたは、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理または積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路または、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたパッケージ基板１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態、他の実施例などと適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
　まず、記憶装置７２０が組み込まれた電子部品の例を、図３３Ａおよび図３３Ｂを用いて説明を行う。
　図３３Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図３３Ａに示す電子部品７００は、モールド７１１内に記憶装置７２０を有している。図３３Ａは、電子部品７００の内部を示すために、一部を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置７２０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　記憶装置７２０は、駆動回路層７２１と、記憶回路層７２２と、を有する。
　図３３Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置７２０が設けられている。
　電子部品７３０では、記憶装置７２０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
　パッケージ基板７３２は、セラミック基板、プラスチック基板、ガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置７２０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図３３Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　以上、本実施の形態に示す構成、方法などは、本実施の形態に示す他の構成、方法、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図３４Ａ乃至図３４Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図３４ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図３４ＢはＳＤカードの外観の模式図であり、図３４Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図３４ＤはＳＳＤの外観の模式図であり、図３４Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態、他の実施例などと適宜組み合わせて実施することができる。
（実施の形態７）
　本発明の一態様に係る半導体装置は、ＣＰＵ、ＧＰＵなどのプロセッサ、またはチップに用いることができる。図３５Ａ乃至図３５Ｈに、本発明の一態様に係るＣＰＵ、ＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像、情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図３５Ａ乃至図３５Ｈに、電子機器の例を示す。
［情報端末］
　図３５Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
　情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション、表示部５１０２に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５１０２に表示するアプリケーション、指紋、声紋などの生体認証を行うアプリケーションなどが挙げられる。
　図３５Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
　ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末５２００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図３５Ａ、図３５Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図３５Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
　また、図３５Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、人工知能を有する携帯ゲーム機５３００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５３００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５３００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図３５Ｃ、図３５Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
　図３５Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図３５Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
　スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　図３５Ｅ、図３５Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
　本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図３５Ｇは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図３５Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目、レイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
　図３５Ｈは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態、他の実施例などと適宜組み合わせて実施することができる。
１０Ａ：トランジスタ、１０ａ：トランジスタ、１０Ｂ：トランジスタ、１０ｂ：トランジスタ、１０ｃ：トランジスタ、１０ｄ：トランジスタ、１０：トランジスタ、１６：絶縁体、２０：絶縁体、２２：絶縁体、２５ａ：導電体、２５ｂ：導電体、２５：導電体、３０ａ：酸化物、３０ｂ：酸化物、３０Ｂ：酸化膜、３０ｉ：領域、３０ｎ１：領域、３０ｎ２：領域、３０：酸化物、３５ａ：絶縁体、３５Ａ：絶縁膜、３５ｂ：絶縁体、３５：絶縁体、３６：絶縁体、４２ａ：導電体、４２Ａ：導電層、４２ｂ：導電体、４２Ｂ：導電層、４５ａ：導電体、４５ｂ：導電体、４６ａ：導電体、４６ｂ：導電体、４７ａ：絶縁体、４７ｂ：絶縁体、５０ａ：絶縁体、５０Ａ：絶縁膜、５０ｂ：絶縁体、５０ｃ：絶縁体、５０：絶縁体、６０ａ：導電体、６０Ａ：導電膜、６０ｂ：導電体、６０：導電体、６５：封止部、７４：絶縁体、８０：絶縁体、８３：絶縁体、８５：絶縁体、１００：容量素子、１１０：導電体、１１２：導電体、１１５：導電体、１２０：導電体、１２５：導電体、１３０：絶縁体、１４０：導電体、１４２：絶縁体、１４５：絶縁体、１５０：絶縁体、１５２：絶縁体、１５３：導電体、１５４：絶縁体、１５６：絶縁体、２００：トランジスタ、２０５：導電体、２１０：絶縁体、２１２：絶縁体、２１６：絶縁体、２１７：絶縁体、２１８：導電体、２２２：絶縁体、２３０：酸化物、２４０：導電体、２４１：絶縁体、２７４：絶縁体、２８０：絶縁体、２８３：絶縁体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、４００：開口領域、５００：半導体装置、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７２０：記憶装置、７２１：駆動回路層、７２２：記憶回路層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、１００１：配線、１００２：配線、１００３：配線、１００４：配線、１００５：配線、１００６：配線、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１２００：チップ、１２０１：パッケージ基板、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、１４００：記憶装置、１４１１：周辺回路、１４２０：行回路、１４３０：列回路、１４４０：出力回路、１４６０：コントロールロジック回路、１４７０：メモリセルアレイ、１４７１：メモリセル、１４７２：メモリセル、１４７３：メモリセル、１４７４：メモリセル、１４７５：メモリセル、１４７６：メモリセル、１４７７：メモリセル、１４７８：メモリセル、２７００：製造装置、２７０１：大気側基板供給室、２７０２：大気側基板搬送室、２７０３ａ：ロードロック室、２７０３ｂ：アンロードロック室、２７０４：搬送室、２７０６ａ：チャンバー、２７０６ｂ：チャンバー、２７０６ｃ：チャンバー、２７０６ｄ：チャンバー、２７６１：カセットポート、２７６２：アライメントポート、２７６３ａ：搬送ロボット、２７６３ｂ：搬送ロボット、２８０１：ガス供給源、２８０２：バルブ、２８０３：高周波発生器、２８０４：導波管、２８０５：モード変換器、２８０６：ガス管、２８０７：導波管、２８０８：スロットアンテナ板、２８０９：誘電体板、２８１０：高密度プラズマ、２８１１＿１：基板、２８１１＿２：基板、２８１１＿３：基板、２８１１＿ｎ：基板、２８１１：基板、２８１２：基板ホルダ、２８１３：加熱機構、２８１５：マッチングボックス、２８１６：高周波電源、２８１７：真空ポンプ、２８１８：バルブ、２８１９：排気口、２８２０：ランプ、２８２１：ガス供給源、２８２２：バルブ、２８２３：ガス導入口、２８２４：基板、２８２５：基板ホルダ、２８２６：加熱機構、２８２８：真空ポンプ、２８２９：バルブ、２８３０：排気口、２９００：マイクロ波処理装置、２９０１：石英管、２９０２：基板ホルダ、２９０３：加熱手段、５１００：情報端末、５１０１：筐体、５１０２：表示部、５２００：ノート型情報端末、５２０１：本体、５２０２：表示部、５２０３：キーボード、５３００：携帯ゲーム機、５３０１：筐体、５３０２：筐体、５３０３：筐体、５３０４：表示部、５３０５：接続部、５３０６：操作キー、５４００：据え置き型ゲーム機、５４０２：コントローラ、５５００：スーパーコンピュータ、５５０１：ラック、５５０２：計算機、５５０４：基板、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉

Claims (6)

  1. 　第１の絶縁体と、第１の金属酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、を有し、
    　前記第１の金属酸化物は、第１の凹部と、第２の凹部と、前記第１の凹部と前記第２の凹部との間に位置する第３の凹部と、を有し、
    　前記第１の導電体は、前記第１の凹部を埋め込むように設けられ、
    　前記第２の導電体は、前記第２の凹部を埋め込むように設けられ、
    　前記第１の導電体の上面、および前記第２の導電体の上面は、それぞれ前記第１の金属酸化物の上面と高さが一致または概略一致し、
    　前記第１の絶縁体は、前記第３の凹部の内側に配置され、
    　前記第３の導電体は、前記第１の絶縁体上に設けられ、前記第１の絶縁体を介して、前記第１の金属酸化物と重畳する領域を有する、
    　半導体装置。
  2. 　第１の絶縁体と、第２の絶縁体と、第３の絶縁体と、第４の絶縁体と、第１の金属酸化物と、第２の金属酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、を有し、
    　前記第１の金属酸化物、前記第４の絶縁体、および前記第２の金属酸化物は、前記第２の絶縁体上に設けられ、
    　上面視において、前記第４の絶縁体は、前記第１の金属酸化物と、前記第２の金属酸化物との間に位置し、
    　前記第１の金属酸化物の上面、および前記第２の金属酸化物の上面は、それぞれ前記第４の絶縁体の上面と高さが一致または概略一致し、
    　前記第３の絶縁体は、前記第１の金属酸化物、前記第４の絶縁体、および前記第２の金属酸化物上に設けられ、
    　前記第１の金属酸化物は、第１の凹部と、第２の凹部と、前記第１の凹部と前記第２の凹部との間に位置する第３の凹部と、を有し、
    　前記第１の導電体は、前記第１の凹部を埋め込むように設けられ、
    　前記第２の導電体は、前記第２の凹部を埋め込むように設けられ、
    　前記第１の導電体の上面、および前記第２の導電体の上面は、それぞれ前記第１の金属酸化物の上面と高さが一致または概略一致し、
    　前記第３の絶縁体は、前記第３の凹部と重なる開口部を有し、
    　前記第１の絶縁体は、前記第３の凹部および前記開口部の内側に配置され、
    　前記第３の導電体は、前記第１の絶縁体上に設けられ、前記第１の絶縁体を介して、前記第１の金属酸化物と重畳する領域を有する、
    　半導体装置。
  3. 　請求項１または請求項２において、
    　前記第１の凹部の底面は、前記第３の凹部の底面より、前記第１の金属酸化物の底面側に位置し、
    　前記第２の凹部の底面は、前記第３の凹部の底面より、前記第１の金属酸化物の底面側に位置する、
    　半導体装置。
  4. 　請求項１または請求項２において、
    　前記第１の凹部の底面は、前記第３の凹部の底面と高さが一致または概略一致し、
    　前記第２の凹部の底面は、前記第３の凹部の底面と高さが一致または概略一致する、
    　半導体装置。
  5. 　請求項１または請求項２において、
    　前記第１の凹部の底面は、前記第３の凹部の底面より、前記第１の金属酸化物の上面側に位置し、
    　前記第２の凹部の底面は、前記第３の凹部の底面より、前記第１の金属酸化物の上面側に位置する、
    　半導体装置。
  6. 　第１の絶縁体と、第２の絶縁体と、第３の絶縁体と、金属酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、を有し、
    　前記金属酸化物、および前記第３の絶縁体は、前記第２の絶縁体上に設けられ、
    　上面視において、前記金属酸化物は、前記第３の絶縁体に取り囲まれ、
    　前記金属酸化物の上面は、前記第３の絶縁体の上面と高さが一致または概略一致し、
    　前記金属酸化物は、第１の凹部と、第２の凹部と、前記第１の凹部と前記第２の凹部との間に位置する第３の凹部と、を有し、
    　前記第１の導電体は、前記第１の凹部を埋め込むように設けられ、
    　前記第２の導電体は、前記第２の凹部を埋め込むように設けられ、
    　前記第１の導電体の上面、および前記第２の導電体の上面は、それぞれ前記金属酸化物の上面と高さが一致または概略一致し、
    　前記第１の絶縁体は、前記第３の凹部の内側に配置され、
    　前記第３の導電体は、前記第１の絶縁体上に設けられ、前記第１の絶縁体を介して、前記金属酸化物と重畳する領域を有する、
    　半導体装置。
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