TW201330273A - 半導體裝置以及其製造方法 - Google Patents
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Abstract
本發明的一個方式提供一種包括通道長度小的微型的電晶體的半導體裝置。在閘極電極層上形成閘極絕緣層，在閘極絕緣層上形成氧化物半導體層，在氧化物半導體層上形成第一導電層及第二導電層，在第一導電層及第二導電層上形成導電膜，在導電膜上形成抗蝕劑，在進行電子束曝光之後對導電膜選擇性地進行蝕刻來形成與第一導電層上接觸的第三導電層及與第二導電層上接觸的第四導電層。
Description
本發明係關於一種半導體積體電路的微型化技術。在本說明書所公開的發明中，作為構成半導體積體電路的構件，包括由矽半導體以外的化合物半導體構成的元件。作為其一個例子公開應用寬頻半導體的元件。
注意，在本說明書中，半導體裝置是指能夠藉由利用半導體特性工作的所有裝置，因此，電光裝置、半導體電路及電子裝置都是半導體裝置。
使用矽基板的動態RAM(DRAM)是公知的產品，至今仍被使用於各種電子裝置中。構成DRAM的核心部分的記憶單元由用於寫入及讀出的電晶體和電容器構成。
DRAM是揮發性記憶體裝置的一個例子，作為揮發性記憶體裝置的另一個例子有SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存資料，而不需要進行更新工作，在這一點上SRAM優越於DRAM。但是，因為SRAM使用正反器等電路，所以存在記憶容量的單價變高的問題。另外，在當沒有電力供應時儲存資料消失這一點上，SRAM和DRAM相同。
此外，作為非揮發性記憶體裝置的另一個例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極和通道形成區
域之間具有浮動閘極，在使該浮動閘極保持電荷而進行儲存，因此，快閃記憶體具有資料保持期間極長(半永久)且不需要在揮發性記憶體裝置中需要的更新工作的優點。
但是，由於當進行寫入時產生的穿隧電流會引起構成記憶元件的閘極絕緣層的劣化，因此發生因反復寫入而記憶元件不能工作的問題。為了避免上述問題，例如，使用使各記憶元件的寫入次數均等的方法，但是，為了實現使用該方法，需要複雜的週邊電路。而且，即使使用上述方法，也不能從根本上解決使用壽命的問題。就是說，快閃記憶體不合適於資訊的改寫頻率高的用途。
另外，為了對浮動閘極注入電荷或者去除該電荷，需要高電壓。再者，還有由於電荷的注入或去除需要較長時間而難以實現寫入或擦除的高速化的問題。
以DRAM等為典型的揮發性記憶體裝置使用矽基板，且與其他半導體積體電路同樣，根據比例定律電路圖案的微型化得到了推進，但是以前一般認為將設計規則設定為100nm以下是很難的。其原因之一是，當將電晶體的通道長度設定為100nm以下時，由於短通道效應，穿透電流容易流過，從而電晶體失去作為切換元件的功能。當然，為了防止穿透電流流過，可以對矽基板摻雜高純度的雜質。但是，如果進行該處理，則在源極與基板之間或在汲極與基板之間容易流過接面漏電，結果會使記憶體的保持特性降低。因此，以上述處理為該問題的解決辦法是不合適的。
在專利文獻1中公開了作為記憶體利用使用氧化物半導體層的電晶體的技術。
此外，在非專利文獻1公開了使用具有非晶結構的IGZO的電晶體的通道長度為50nm。
[專利文獻1]日本專利申請公開第2011-171702號公報
[非專利文獻1] Ihun Song et al., “Short Channel Characteristics of Gallium-Indium-Zinc-Oxide Thin Film Transistors for Three-Dimensional Stacking Memory”IEEE ELECTRON DEVICE LETTERS, VOL.29 No.6, June 2008, p.549-552
本發明的一個方式的課題之一是提供包括使用氧化物半導體層且其通道長度短於50nm的電晶體的半導體裝置以及其製造方法。
此外，當通道長度變短時有寄生通道的洩漏的問題。於是，本發明的一個方式的課題是提供減少寄生通道的洩漏的電晶體結構。
此外，本發明的一個方式的課題是提供在不供應電力的情況下也能夠保持儲存資料且對於寫入次數沒有限制的新穎結構的半導體裝置。
在設置在包含單晶矽等的半導體材料的基板的具有通道形成區域的第一電晶體上設置將氧化物半導體層用作通
道形成區域的第二電晶體。在第二電晶體中，對與氧化物半導體層上接觸地形成的導電膜選擇性地進行蝕刻來形成源極電極層及汲極電極層。
第二電晶體的源極電極層和汲極電極層之間的間隔是第二電晶體的通道長度L。為了將通道長度L設定為短於50nm而使用電子束對抗蝕劑進行曝光並將顯影的掩模用作導電膜的蝕刻掩模。
本說明書所公開的發明結構是一種半導體裝置的製造方法，包括如下步驟：在閘極電極層上形成閘極絕緣層；在閘極絕緣層上形成氧化物半導體層；在氧化物半導體層上形成第一導電層及第二導電層；在第一導電層及第二導電層上形成導電膜；在導電膜上形成抗蝕劑；在進行電子束曝光之後對導電膜選擇性地進行蝕刻來形成第一導電層上的第三導電層及第二導電層上的第四導電層，其中，第三導電層和第四導電層之間的間隔比第一導電層和第二導電層之間的間隔窄，第一導電層及第三導電層是源極電極，並且，第二導電層及第四導電層是汲極電極。
根據上述製造方法可以得到的結構也具有特徵，該結構是一種半導體裝置，包括：半導體基板上的閘極電極層；閘極電極層上的與閘極電極層重疊的氧化物半導體層；氧化物半導體層上的第一導電層及與第一導電層上接觸的第三導電層；氧化物半導體層上的第二導電層及與第二導電層上接觸的第四導電層；以及與第三導電層及第四導電層上接觸且與氧化物半導體層部分地接觸的絕緣層，
其中，第三導電層和第四導電層之間的間隔比第一導電層和第二導電層之間的間隔窄，第一導電層及第三導電層是源極電極，並且，第二導電層及第四導電層是汲極電極。
另外，在上述半導體裝置中，可以在氧化物半導體層上層疊導電膜，與第一導電層上接觸地設置第三導電層，與第二導電層上接觸地設置第四導電層，在第三導電層上形成第五導電層，且在第四導電層上形成第六導電層。在本說明書中所公開的發明的另一個方式是一種半導體裝置，包括：半導體基板上的閘極電極層；閘極電極層上的與閘極電極層重疊的氧化物半導體層；氧化物半導體層上的第一導電層；與第一導電層上接觸的第三導電層；與第三導電層上接觸的第五導電層；氧化物半導體層上的第二導電層；與第二導電層上接觸的第四導電層；與第四導電層上接觸的第六導電層；以及與第五導電層及第六導電層上接觸且與氧化物半導體層部分地接觸的絕緣層，其中，第五導電層和第六導電層之間的間隔比第一導電層和第二導電層之間的間隔窄，第一導電層、第三導電層及第五導電層是源極電極，並且第二導電層、第四導電層及第六導電層是汲極電極。
在上述半導體裝置的製造方法中，包括如下步驟：在閘極電極層上形成閘極絕緣層；在閘極絕緣層上形成氧化物半導體層；在氧化物半導體層上形成第一導電層及第二導電層；在第一導電層及第二導電層上形成導電膜；在導電膜上形成抗蝕劑；以及在進行電子束曝光之後對導電膜
選擇性地進行蝕刻來形成第一導電層上的第五導電層及第二導電層上的第六導電層，其中，第五導電層和第六導電層之間的間隔比第一導電層和第二導電層之間的間隔窄，第一導電層及第五導電層是源極電極，並且，第二導電層及第六導電層是汲極電極。另外，在上述結構中，在第一導電層和第五導電層之間設置第三導電層，並且，在第二導電層和第六導電層之間設置第四導電層。
在上述各種製造方法中，利用電子束曝光決定第三導電層和第四導電層之間的間隔，並且，利用使用光掩模的曝光決定第一導電層和第二導電層之間的間隔。
此外，也可以按照與上述製造方法的結構不同的製程順序，在使用利用電子束曝光的掩模形成第一導電層及第二導電層之後，藉由使用光掩模的曝光形成第三導電層及第四導電層。本說明書所公開的發明的另一個結構是一種半導體裝置的製造方法，包括如下步驟：在閘極電極層上形成閘極絕緣層；在閘極絕緣層上形成氧化物半導體層；在氧化物半導體層上形成導電膜；在導電膜上形成正型的抗蝕劑；在進行電子束曝光之後對導電膜選擇性地進行蝕刻來形成第一導電層及第二導電層；形成與第一導電層上部分地接觸的第三導電層及與第二導電層上部分地接觸的第四導電層，其中，第一導電層和第二導電層之間的間隔比第三導電層和第四導電層之間的間隔窄，第一導電層及第三導電層是源極電極，並且，第二導電層及第四導電層是汲極電極。在上述製程中，氧化物半導體層的通道長度
方向上的寬度比閘極電極層的通道長度方向上的寬度寬。由此，例如從氧化物半導體層的下面的絕緣層對氧化物半導體層容易供應氧。
在上述製造方法中，利用電子束曝光決定第一導電層和第二導電層之間的間隔，並且利用使用光掩模的曝光決定第三導電層和第四導電層之間的間隔。在上述結構中，半導體裝置的通道長度是第一導電層和第二導電層之間的間隔。
此外，當藉由光微影技術等使氧化物半導體層具有島狀等的所希望的俯視形狀時，有氧化物半導體層的端面被暴露於蝕刻氣體、大氣成分或水分等而低電阻化的憂慮。因此，當採用通道長度短於50nm的通道形成區域形成在氧化物半導體層的端面附近的佈局時，有洩漏增大的憂慮。於是，採用在源極電極層和汲極電極層之間設置通道長度L短於50nm的通道形成區域及具有比通道長度L寬的間隔L'的區域的佈局。藉由採用這種佈局，可以減少寄生通道的洩漏。另外，通道形成區域成為具有第二電晶體的源極電極層和汲極電極層之間的間隔中最短的距離的區域。
本說明書所公開的另一個發明結構是一種半導體裝置的製造方法，包括如下步驟：在閘極電極層上形成閘極絕緣層；在閘極絕緣層上形成氧化物半導體層；在氧化物半導體層上形成導電膜；在導電膜上形成正型抗蝕劑；在進行電子束曝光之後對導電膜進行蝕刻，形成寬度不同的開
口，且在氧化物半導體層上形成間隔不同的第一導電層及第二導電層；以及形成與第一導電層上部分地接觸的第三導電層以及與第二導電層上部分地接觸的第四導電層，其中，第一導電層和第二導電層之間的間隔比第三導電層和第四導電層之間的間隔窄，第一導電層及第三導電層是源極電極，並且，第二導電層及第四導電層是汲極電極。
此外，在上述結構中，氧化物半導體層上的其間隔不同的第一導電層及第二導電層利用電子束曝光決定間隔，且也可以對較寬間隔使用光掩模。另一個發明結構是一種半導體裝置的製造方法，包括如下步驟：在閘極電極層上形成閘極絕緣層；在閘極絕緣層上形成氧化物半導體層；在氧化物半導體層上形成導電膜；在導電膜上形成正型抗蝕劑；在進行電子束曝光之後進行第一蝕刻，使用第一掩模進行第二蝕刻並使用第二掩模進行第三蝕刻來形成第一導電層及第二導電層；以及形成與第一導電層上部分地接觸的第三導電層以及與第二導電層上部分地接觸的第四導電層，其中，第一導電層和第二導電層之間的間隔比第三導電層和第四導電層之間的間隔窄，第一導電層及第三導電層是源極電極，並且，第二導電層及第四導電層是汲極電極。
在上述結構中，利用電子束曝光決定第一導電層和第二導電層之間的最短距離的第一間隔，而利用使用光掩模的曝光決定第一導電層和第二導電層之間的第二間隔。此外，在上述結構中，與氧化物半導體層重疊的第一導電層
及與氧化物半導體層重疊的第二導電層具有第一間隔和比該第一間隔寬的第二間隔，並且第一間隔與電晶體的通道長度相等。
此外，在上述各種結構中，閘極絕緣層經過平坦化處理。藉由使閘極絕緣層為平坦，當對在閘極絕緣層的上方形成的抗蝕劑進行電子束曝光時可以精密地進行曝光。
另外，上述氧化物半導體層較佳是幾乎不包含銅、鋁、氯等雜質的高度純化了的層。在電晶體的製程中，較佳為適當地選擇沒有這些雜質混入或附著到氧化物半導體表面上的憂慮的製程。當雜質附著到氧化物半導體層表面上時，較佳為藉由暴露於草酸或稀氫氟酸等或進行電漿處理(N2O電漿處理等)去除氧化物半導體層表面的雜質。明確而言，氧化物半導體層的銅濃度為1×1018atoms/cm3以下，較佳為1×1017atoms/cm3以下。此外，氧化物半導體層的鋁濃度為1×1018atoms/cm3以下。另外，氧化物半導體層的氯濃度為2×1018atoms/cm3以下。
此外，較佳為將剛形成之後的氧化物半導體層處於氧的含量比化學計量組成多的過飽和的狀態。例如，當藉由濺射法形成氧化物半導體層時，較佳為以在成膜氣體中氧所占的比例多的條件進行成膜，特別佳為在氧氣分(氧氣體比例為100%)下進行成膜。藉由以在成膜氣體中氧所占的比例多的條件，特別在氧氣體的比例為100%的氛圍下進行成膜，例如即使將成膜溫度設定為300℃以上也可以抑制從膜中釋放的Zn。
氧化物半導體層較佳為藉由被充分地去除氫等雜質或被供應充分的氧且氧成為過飽和的狀態，而高度純化。明確而言，例如氧化物半導體層的氫濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下。另外，藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)來測量上述氧化物半導體層中的氫濃度。此外，以包圍氧化物半導體層的方式與其接觸地設置包含過剩氧的絕緣層(SiOx等)，以供應充分的氧而成為氧過飽和的狀態。
作為包含過剩氧的絕緣層，使用適當地設定PCVD法或濺射法的成膜條件來包含多量的氧的SiOX膜或氧氮化矽膜。此外，當需要使絕緣層包含多量的過剩氧時，藉由離子植入法、離子摻雜法或電漿處理添加氧。
因為當包含過剩氧的絕緣層的氫濃度是7.2×1020 atoms/cm3以上時，電晶體的初始特性的不均勻增大，關於電晶體的電特性的通道長度依賴性增大，且電晶體在BT壓力測試中大幅度地劣化，所以包含過剩氧的絕緣層的氫濃度低於7.2×1020atoms/cm3。也就是說，氧化物半導體層的氫濃度較佳為5×1019atoms/cm3以下，並且包含過剩氧的絕緣層的氫濃度較佳為低於7.2×1020atoms/cm3。
再者，較佳為以包圍氧化物半導體層且配置在包含過剩氧的絕緣層的外側的方式設置抑制氧化物半導體層的氧的釋放的阻擋層(AlOx等)。
藉由由包含過剩氧的絕緣層或阻擋層包圍氧化物半導
體層，可以使氧化物半導體層成為與化學計量組成大致一致的狀態或氧的含量比化學計量組成多的過飽和的狀態。例如，在氧化物半導體層是IGZO的情況下，雖然化學計量組成的一個例子為In：Ga：Zn：O=1：1：1：4[原子數比]，但是包含在處於氧量多的過飽和狀態的IGZO中的氧的原子數比多於4。
根據本發明可以實現包括使用氧化物半導體層且其通道長度短於50nm的電晶體的半導體裝置。此外，可以實現減少寄生通道的洩漏的電晶體結構。
此外，可以實現包括在不供應電力的情況下也能夠保持儲存資料且對於寫入次數沒有限制的記憶體的半導體裝置。
下面，參照圖式詳細地說明本說明書所公開的發明的實施方式。但是，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本說明書所公開的發明的方式及詳細內容可以被變換為各種各樣的形式而不侷限於以下說明。並且，本說明書所公開的發明不應被看作僅限定於以下實施方式的描述內容。另外，為了方便起見附加了第一、第二等序數詞，其並不表示製程順序或疊層順序。此外，本說明書中的序數詞不表示特定發明的事項的固有名稱。
在本實施方式中，參照圖1A和1B說明半導體裝置的一個方式。圖1B是電晶體420的俯視圖，而圖1A是沿著圖1B的X-Y的剖面圖。
圖1A和1B所示的電晶體420包括：基板400上的基底絕緣層436；基底絕緣層436上的閘極電極層401；閘極電極層401上的閘極絕緣層402；隔著閘極絕緣層402設置在閘極電極層401上的氧化物半導體層403；汲極電極層及源極電極層；以及氧化物半導體層403上的絕緣層406、絕緣層407。另外，氧化物半導體層403中的與源極電極層或汲極電極層接觸的部分以及其附近的電阻可能比其他的部分的電阻低，且有時將這種電阻低的區域分別稱為汲極區域、源極區域。
汲極電極層由第一阻擋層405c和第一低電阻材料層405a的疊層構成，且源極電極層由第二阻擋層405d和第二低電阻材料層405b的疊層構成。
此外，在基底絕緣層436中埋入有佈線層474a及佈線層474b，且電容器430由佈線層474a和汲極電極層(第一阻擋層405c及第一低電阻材料層405a)形成。
第一阻擋層405c及第二阻擋層405d的與第一低電阻材料層405a及第二低電阻材料層405b重疊的區域的厚度比與其不重疊的區域大。
可以使用氧化物絕緣膜諸如氧化矽、氧氮化矽、氧化鋁、氧氮化鋁、氧化鉿、氧化鎵等、氮化物絕緣膜諸如氮
化矽、氮氧化矽、氮化鋁、氮氧化鋁等或這些材料的混合材料形成基底絕緣層436。此外，由這些化合物的單層結構或兩層以上的疊層結構形成而使用。
注意，在此所示的氧氮化矽是指在其組成中氧含量比氮含量多的物質，例如是指至少包含50atomic%以上且70atomic%以下的範圍內的氧、0.5atomic%以上且15atomic%以下的範圍內的氮、25atomic%以上且35atomic%以下的範圍內的矽的物質。但是，上述濃度範圍是使用盧瑟福背散射光譜法(RBS：Rutherford Backscattering Spectrometry)、氫前方散射分析法(HFS：Hydrogen Forward Scattering)來進行測量時的範圍。此外，構成元素的含有比率不超過100atomic%。
閘極電極層401可以使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以上述金屬材料為主要成分的合金材料形成。此外，作為閘極電極層401可以使用以摻雜了磷等雜質元素的多晶矽膜為代表的半導體膜、矽化鎳等矽化膜。閘極電極層401可以採用單層結構或疊層結構。
另外，閘極電極層401的材料也可以使用氧化銦氧化錫、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、氧化銦氧化鋅以及添加有氧化矽的銦錫氧化物等導電材料。此外，也可以採用上述導電材料與上述金屬材料的疊層結構。
此外，作為閘極電極層401可以使用包含氮的金屬氧
化物膜，明確地說，可以使用包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜以及金屬氮化膜(InN、SnN等)。這些膜具有5eV(電子伏特)的功函數，較佳為具有5.5eV(電子伏特)以上的功函數。當將這些膜用作閘極電極層時，可以使電晶體的電特性的臨界電壓成為正值，而能夠實現所謂的常關閉型(normally off)的切換元件。
閘極絕緣層402可以使用氧化矽膜、氧化鎵膜、氧化鋁膜、氮化矽膜、氧氮化矽膜、氧氮化鋁膜或氮氧化矽膜形成。
此外，藉由作為閘極絕緣層402的材料使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加有氮的矽酸鉿、鋁酸鉿(HfAlxOy(x>0，y>0))以及氧化鑭等high-k材料，可以降低閘極漏電流。而且，閘極絕緣層402既可以為單層結構，又可以為疊層結構。
此外，閘極絕緣層402由包含過剩氧的絕緣層構成。藉由使閘極絕緣層402包含過剩的氧，可以對氧化物半導體層403供應氧。
汲極電極層由第一阻擋層405c及第一阻擋層405c上的第一低電阻材料層405a構成。第一低電阻材料層405a使用鋁等形成，且第一阻擋層405c使用鈦、鎢、鉬、氮化鈦或氮化鉭等。第一阻擋層405c阻擋第一低電阻材料層405a與氧化物半導體層403接觸而氧化的現象。
源極電極層由第二阻擋層405d及第二阻擋層405d上的第二低電阻材料層405b構成。第二低電阻材料層405b使用鋁等形成，第二阻擋層405d使用鈦、鎢、鉬、氮化鈦、氮化鉭等。第二阻擋層405d阻擋第二低電阻材料層405b與氧化物半導體層403接觸而氧化的現象。
電晶體420的通道長度L取決於第一阻擋層405c和第二阻擋層405d之間的間隔，並且藉由以利用使用電子束的曝光得到的抗蝕劑為掩模進行蝕刻而決定第一阻擋層405c和第二阻擋層405d之間的間隔。藉由利用電子束精密地進行曝光及顯影可以實現精細的圖案，並將第一阻擋層405c和第二阻擋層405d之間的間隔，即通道長度L設定為短於50nm，例如20nm或30nm。電子束的加速電壓越高，可以得到越微型的圖案。此外，也可以作為電子束採用多波束(multiple electron beam)來縮短每一個基板的處理時間。除了在決定通道長度L的區域之外，藉由使用光掩模的蝕刻形成第一阻擋層405c及第二阻擋層405d，即可。另外，第一阻擋層405c及第二阻擋層405d的厚度為5nm以上且30nm以下，較佳為10nm以下。
在此，參照圖12A至12C說明藉由以利用使用電子束的曝光得到的抗蝕劑為掩模進行蝕刻而形成第一阻擋層405c和第二阻擋層405d之間的間隔的方法。另外，在實施方式2中描述更詳細的電晶體的製造方法。
在氧化物半導體層403上形成成為第一阻擋層405c及第二阻擋層405d的導電膜404以及成為第一低電阻材
料層405a及第二低電阻材料層405b的導電膜405(參照圖12A)。
接著，在導電膜405上藉由光微影製程形成第一光阻掩模並選擇性地進行蝕刻來形成第一低電阻材料層405a及第二低電阻材料層405b(參照圖12B)。
此時，導電膜404有時與導電膜405一起被蝕刻而減少其厚度。因此較佳為採用對於導電膜404的導電膜405的蝕刻率高的條件。在對於導電膜404的導電膜405的蝕刻率高的情況下，可以減少當進行導電膜405的蝕刻時導電膜404與導電膜405一起被蝕刻而減少其厚度的現象。
接著，在導電膜404上形成抗蝕劑並對該蝕刻劑進行使用電子束的曝光來形成第二光阻掩模。將第二光阻掩模與電晶體420的成為通道區域的部分之外重疊地形成。使用第二光阻掩模蝕刻導電膜404來形成第一阻擋層405c及第二阻擋層405d(參照圖12C)。圖12C中的第一阻擋層405c及第二阻擋層405d的圖案形狀與圖1A不同。
作為抗蝕劑材料，例如可以使用矽氧烷類抗蝕劑或聚苯乙烯類抗蝕劑等。另外，因為所製造的圖案的寬度窄，所以與負型抗蝕劑相比，使用正型抗蝕劑是較佳的。例如，當圖案的寬度為30nm時，可以將抗蝕劑的厚度設定為30nm。
此時，在能夠照射電子束的電子束寫入裝置中，例如加速電壓較佳為5kV至50kV。電流強度較佳為5×10-12A至1×10-11A。最小光束徑較佳為2nm以下。能夠製造的圖
案的最小線寬度較佳為8nm以下。
根據上述條件，例如可以將圖案的寬度設定為30nm以下，較佳為20nm以下，更佳為8nm以下。
注意，雖然在此示出了在形成第一低電阻材料層405a及第二低電阻材料層405b之後利用使用電子束的曝光形成光阻掩模來形成第一阻擋層405c及第二阻擋層405d的方法，但是製造第一低電阻材料層、第二低電阻材料層、第一阻擋層以及第二阻擋層的順序不侷限於此。
較佳的是，在利用使用電子束的曝光形成光阻掩模，對導電膜404進行蝕刻來使通道形成區域露出之後，去除光阻掩模並露出的氧化物半導體層的表面進行電漿處理(N2O氣體或O2氣體)及清洗(使用水、草酸或稀氫氟酸(100倍稀釋))。較佳為藉由暴露於草酸或稀氫氟酸等或者進行電漿處理(N2O電漿處理等)去除氧化物半導體層表面的雜質。明確而言，氧化物半導體層的銅濃度為1×1018atoms/cm3以下，較佳為1×1017atoms/cm3以下。此外，氧化物半導體層的鋁濃度為1×1018atoms/cm3以下。此外，氧化物半導體層的氯濃度為2×1018atoms/cm3以下。
注意，在基板400設置有半導體元件，在此為了簡化而省略。此外，在基板400上設置有佈線層474a、474b以及覆蓋佈線層474a、474b的基底絕緣層436，並且其一部分成為圖2所示的記憶體結構的一個。圖2示出表示電晶體420與設置在基板400的電晶體431之間的連接的等效電路的一個例子。
此外，圖2所示的電容器430是一種電容器，其中以電晶體420的汲極電極層(第一阻擋層405c和第一低電阻材料層405a)和佈線層474a為一對電極，且以基底絕緣層436及由疊層構成的閘極絕緣層402為介電體。如圖1A及表示其剖面圖的一部分的圖1B所示，第一低電阻材料層405a和佈線層474a重疊地形成電容器。另外，採用第一低電阻材料層405a和佈線層474a在圖12C所示的剖面圖中不重疊而在其他部分中重疊的佈局。
圖2所示的記憶體結構具有在不供應電力的情況下也能夠保持儲存資料，且對於寫入次數沒有限制的優點。另外，在實施方式4、實施方式5詳細地描述圖2所示的記憶體結構。
用於氧化物半導體層403的氧化物半導體較佳為至少包含銦(In)。尤其是較佳為包含In及鋅(Zn)。另外，作為降低使用該氧化物半導體層的電晶體的電特性的不均勻的穩定劑，除了上述元素以外較佳為還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。另外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。另外，作為穩定劑較佳為具有鋯(Zr)。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
在此，例如，“In-Ga-Zn類氧化物”是指以In、Ga以及Zn為主要成分的氧化物，對In、Ga以及Zn的比率沒有限制。此外，也可以包含In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體，也可以使用表示為InMO3(ZnO)m(m>0且m不是整數)的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種或多種金屬元素。另外，作為氧化物半導體，也可以使用表示為In2SnO5(ZnO)n(n>0且n是整數)的材料。
例如，可以使用原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)、In：Ga：Zn=2：2：1(=2/5：2/5：
1/5)或In：Ga：Zn=3：1：2(=1/2：1/6：1/3)的In-Ga-Zn類氧化物或與其類似的組成的氧化物。或者，較佳為使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8))的In-Sn-Zn類氧化物或其組成附近的氧化物。
但是，含有銦的氧化物半導體不侷限於此，可以根據所需要的半導體特性(遷移率、閾值、不均勻性等)而使用適當的組成的材料。另外，較佳為採用適當的載流子濃度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間距離、密度等，以得到所需要的半導體特性。
例如，In-Sn-Zn類氧化物比較容易得到高遷移率。但是，當使用In-Ga-Zn類氧化物時也可以藉由減小塊內缺陷密度提高遷移率。
注意，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成近於原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成是指a、b、c滿足(a-A)2+(b-B)2+(c-C)2 r2的關係。r例如為0.05，即可。其他氧化物也是同樣的。
氧化物半導體層403處於單晶、多晶(polycrystal)或非晶等的狀態。
較佳為氧化物半導體層為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部及非晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在很多情況下，該結晶部的尺寸為能夠容納在一邊短於100nm的立方體內的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，在利用TEM觀察時的影像中，在CAAC-OS膜中不能觀察到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部的a軸及b軸的方向也可以彼此不同。在本說明書中，在只記載“垂直”時，也包括85°以上且95°以下的範圍。另外，在只記載“平行”時，也包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比率高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部產
生非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。另外，結晶部的c軸方向與形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量平行。藉由進行成膜或進行成膜之後進行加熱處理等的晶化處理形成結晶部。
使用CAAC-OS膜的電晶體的因照射可見光或紫外光而產生的電特性變動小。因此，該電晶體的可靠性高。
另外，構成氧化物半導體膜的氧的一部分也可以用氮取代。
另外，像CAAC-OS那樣的具有結晶部的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳為在平坦的表面上形成氧化物半導體，具體地，較佳為在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。
此外，Ra是將JIS B0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維以使其能夠應用於曲面，可以將它表示為“將從基準面到指定面的偏差的絕對值平均而得的值”，以如下算式定義。
這裏，指定面是指成為測量粗糙度對象的面，並且是以座標(x1，y1，f(x1，y1))，(x1，y2，f(x1，y2))，(x2，y1，f(x2，y1))，(x2，y2，f(x2，y2))的四點表示的四角形的區域，指定面投影在xy平面的長方形的面積為S0，基準面的高度(指定面的平均高度)為Z0。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)測定Ra。
將氧化物半導體層403的厚度設定為1nm以上且30nm以下(較佳為5nm以上且10nm以下)，可以適當地利用濺射法、MBE(Molecular Beam Epitaxy：分子束磊晶)法、CVD法、脈衝雷射沉積法、ALD(Atomic Layer Deposition：原子層沉積)法等。另外，也可以使用在以與濺射靶材表面大致垂直的方式設置有多個基板表面的狀態下進行成膜的濺射裝置形成氧化物半導體層403。
此外，絕緣層406較佳為包含過剩氧，且使用適當地設定PECVD法或濺射法中的成膜條件來包含多量的氧的SiOx膜或氧氮化矽膜。另外，為了使絕緣層包含更多量的過剩氧，藉由離子植入法、離子摻雜法或電漿處理適當地添加氧，即可。
此外，絕緣層407是抑制氧化物半導體層的氧的釋放的阻擋層(AlOx等)。氧化鋁膜(AlOx)的不使氫、水分
等雜質和氧的兩者透過膜的遮斷效果(阻擋效果)高。因此，氧化鋁膜用作保護膜，其中在製程中及製造之後防止混入到氧化物半導體膜中的成為變動原因的氫、水分等雜質以及從氧化物半導體膜釋放的構成氧化物半導體的主要成分的氧。
本實施方式所示的電晶體的通道長度取決於第一阻擋層405c和第二阻擋層405d之間的間隔，並且藉由以利用使用電子束的曝光得到的抗蝕劑為掩模進行蝕刻而決定第一阻擋層405c和第二阻擋層405d之間的間隔。藉由利用電子束精密地進行曝光及顯影可以實現精細的圖案，並可以製造通道長度L短於50nm的微型的電晶體。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
在本實施方式中說明與實施方式1所示的半導體裝置不同的一個方式的半導體裝置以及該半導體裝置的製造方法。
圖3A至3C示出本實施方式的半導體裝置。圖3A示出本實施方式的半導體裝置所具有的電晶體的俯視圖，圖3B是沿著圖3A所示的A-B(通道長度方向)的剖面圖，圖3C是沿著圖3A所示的C-D的剖面圖。另外，在圖3A中，為了明確起見省略圖3B、3C所示的結構的一部分而示出。
注意，在本實施方式中，與實施方式1同樣的部分在圖式中使用同一符號而省略詳細說明。
圖3A至3C所示的電晶體440包括：基板400上的閘極電極層401；與閘極電極層401的側面接觸且埋入有閘極電極層401的絕緣層432；絕緣層432及閘極電極層401上的閘極絕緣層402；閘極絕緣層402上的氧化物半導體層403；氧化物半導體層403上的由疊層構成的源極電極層及由疊層構成的汲極電極層；以及氧化物半導體層403、源極電極層及汲極電極層上的絕緣層406。
汲極電極層包括第一阻擋層475a以及與第一阻擋層475a接觸的第一低電阻材料層405a。源極電極層包括第二阻擋層475b以及與第二阻擋層475b接觸的第二低電阻材料層405b。第一阻擋層475a及第二阻擋層475b分別阻擋第一低電阻材料層405a及第二低電阻材料層405b與氧化物半導體層403接觸而氧化。另外，雖然第一低電阻材料層405a及第二低電阻材料層405b分別與氧化物半導體層403的側面接觸，但是氧化物半導體層403的厚度充分薄，所以可以防止第一低電阻材料層405a及第二低電阻材料層405b被氧化。
此外，氧化物半導體層的通道長度方向(圖3A至3C中的A-B方向)上的寬度比閘極電極層的通道長度方向上的寬度寬。由此，可以容易從氧化物半導體層403的下面的絕緣層(例如，絕緣層432)對氧化物半導體層供應氧。
以利用使用電子束的曝光來得到的抗蝕劑為掩模而決定第一阻擋層475a和第二阻擋層475b之間的間隔。藉由使用電子束精密地進行曝光、顯影，可以實現精細的圖案。
因為電晶體440的通道長度是第一阻擋層475a和第二阻擋層475b之間的間隔，所以可以實現能夠精密地決定通道長度的微型的電晶體。
圖4A1至4A3、4B1至4B3以及4C1至4C3、圖5A1至5A3、5B1至5B3以及5C1至5C3、圖6A1至6A3、6B1至6B3以及6C1至6C3、圖7A1至7A3、7B1至7B3以及7C1至7C3示出包括電晶體440的半導體裝置的製造方法的一個例子。
注意，圖4A3是用來說明電晶體的製程的俯視圖，圖4A1是沿著圖4A3所示的A-B的剖面圖，圖4A2是沿著圖4A3所示的C-D的剖面圖。另外，在下面的說明中，圖4A是指圖4A1、4A2、4A3。此外，圖4B1至圖7C3是同樣的。
首先，在基板400上形成導電膜，對該導電膜進行蝕刻，來形成閘極電極層401。導電膜的蝕刻可以是乾蝕刻和濕蝕刻中的一者或兩者。
另外，與實施方式1所示的電晶體同樣，在基板400設置有半導體元件、佈線層、覆蓋佈線層的基底絕緣層436等，但是在此，為了簡化而省略。雖然對可以用於基板400的基板沒有很大的限制，但是至少需要具有能夠承
受後面的加熱處理程度的耐熱性。例如，可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等。此外，可以應用玻璃基板如硼矽酸鋇玻璃和硼矽酸鋁玻璃等、陶瓷基板、石英基板、藍寶石基板等。
此外，也可以作為基板400使用撓性基板製造半導體裝置。在製造具有撓性的半導體裝置時，既可以在撓性基板上直接製造電晶體440，也可以在其他製造基板上製造電晶體440，然後從製造基板將其剝離並轉置到撓性基板上。注意，為了從製造基板剝離電晶體並轉置到撓性基板上，較佳為在製造基板與電晶體440之間設置剝離層。
也可以對基板400(或基板400及基底膜、佈線等)進行加熱處理。例如，使用高溫的氣體進行加熱處理的GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置以650℃進行1分鐘至5分鐘的加熱處理，即可。注意，作為GRTA中的高溫的氣體，使用氬等的稀有氣體、氮等的不因加熱處理與被處理物起反應的惰性氣體。此外，也可以使用電爐以500℃進行30分鐘至1小時的加熱處理。
此外，也可以在形成閘極電極層401之後，對基板400及閘極電極層401進行加熱處理。例如，使用GRTA裝置以650℃進行1分鐘至5分鐘的加熱處理，即可。此外，也可以使用電爐以500℃進行30分鐘至1小時的加熱處理。
接著，覆蓋閘極電極層401、基板400地形成成為絕緣層432的絕緣膜。作為絕緣膜的形成方法，可以適當地使用濺射法、MBE法、CVD法、脈衝雷射沉積法、ALD法等。
絕緣膜可以採用與基底絕緣層同樣的材料、方法製造。
接著，藉由對絕緣膜進行拋光處理(例如，化學機械拋光(Chemical Mechanical Polishing：CMP)處理)或蝕刻處理，使閘極電極層401的頂面從絕緣膜露出來形成其高度與閘極電極層401的頂面一致的絕緣層432(參照圖4A)。也可以進行多次的拋光處理或蝕刻處理或者組合拋光處理和蝕刻處理。當組合拋光處理和蝕刻處理時，對於製程順序沒有限制。
藉由設置絕緣層432，可以提高設置在閘極電極層401上的閘極絕緣層402的覆蓋性。此外，可以使在後面的製程中設置的進行利用電子束的曝光的光阻掩模的被形成面的凹凸為平坦，並將該光阻掩模形成得薄。
另外，雖然在本實施方式中示出了在形成閘極電極層401之後形成絕緣層432的方法，但是閘極電極層401及絕緣層432的製造方法不侷限於此。例如，也可以藉由在將絕緣層432設置在基板400上之後使用蝕刻製程等在絕緣層432形成開口，並對該開口填充導電材料，形成閘極電極層401。
接著，在閘極電極層401及絕緣層432上形成閘極絕
緣層402(參照圖4B)。
將閘極絕緣層402的厚度設定為1nm以上且300nm以下，且可以採用使用成膜氣體的CVD法。作為CVD法，可以使用LPCVD法、電漿CVD法等。作為其他方法，可以使用塗敷法等。
在本實施方式中，作為閘極絕緣層402，藉由電漿CVD法形成厚度為200nm的氧氮化矽膜。閘極絕緣層402的成膜條件例如為如下，即可：SiH4和N2O的氣體流量比為SiH4：N2O=4sccm：800sccm，壓力為40Pa，RF電源功率(電源輸出)為50W，基板溫度為350℃。
也可以對閘極絕緣層402進行利用加熱處理的脫水化或脫氫化。
加熱處理的溫度為300℃以上且700℃以下或低於基板的應變點。加熱處理的溫度較佳為比閘極絕緣層402的成膜溫度高，因為脫水化或脫氫化的效果高。例如，對加熱處理裝置的一種的電爐引入基板，且在真空下以450℃對閘極絕緣層402進行1小時的加熱處理。
注意，加熱處理裝置不侷限於電爐，也可以利用電阻發熱體等的發熱體所產生的熱傳導或熱輻射對被處理物進行加熱的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、
高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫氣體進行加熱處理的裝置。作為高溫氣體，使用如氬等的稀有氣體或如氮那樣的即使進行加熱處理也不與被處理物產生反應的惰性氣體。
例如，作為加熱處理可以進行GRTA，其中在加熱為650℃至700℃的高溫的惰性氣體中放進基板，在進行加熱幾分鐘之後，從惰性氣體中取出基板。
在減壓(真空)下、氮氛圍下或稀有氣體氛圍下進行加熱處理，即可。此外，上述氮、稀有氣體等的氛圍較佳為不包含水、氫等。另外，較佳為將引入到加熱處理裝置中的氮或稀有氣體的純度設定為6N(99.9999%)以上，較佳為設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下)。
藉由加熱處理可以進行閘極絕緣層402的脫水化或脫氫化，且可以形成引起電晶體的特性變動的氫或水等雜質被去除的閘極絕緣層402。
在進行脫水化或脫氫化處理的加熱處理中，較佳為使閘極絕緣層402的表面露出，而不使閘極絕緣層402的表面處於阻礙氫或水等的釋放的狀態(例如，設置不使氫或水等穿過(阻擋氫或水等)的膜等)。
此外，也可以進行多次的用於脫水化或脫氫化的加熱處理或兼作其他加熱處理。
也可以對閘極絕緣層402中的氧化物半導體層403與
其接觸地形成的區域進行平坦化處理。對於平坦化處理沒有特別的限制，但是可以採用拋光處理(例如，化學機械拋光法(Chemical Mechanical Polishing：CMP))、乾蝕刻處理、電漿處理。
作為電漿處理，例如可以進行引入氬氣體來產生電漿的反濺射。反濺射是指使用RF電源在氬氛圍下對基板一側施加電壓來在基板附近形成電漿以進行表面改性的方法。另外，也可以使用氮、氦、氧等代替氬氛圍。藉由進行反濺射，可以去除附著於閘極絕緣層402表面的粉狀物質(也稱為微粒、塵屑)。
作為平坦化處理，也可以進行多次的拋光處理、乾蝕刻處理、電漿處理或組合這些處理。此外，當組合這些處理時，對於製程順序沒有特別的限制而根據閘極絕緣層402的表面的凹凸狀態適當地設定，即可。
接著，在閘極絕緣層402上形成膜狀的氧化物半導體膜441。此外，在本實施方式中，氧化物半導體膜441是膜狀的氧化物半導體膜，並且完成的電晶體440所包括的氧化物半導體層403是島狀的氧化物半導體層。
此外，較佳為在成膜時包含多量的氧的條件(例如，在氧比率為100%的氛圍下利用濺射法進行成膜等)下形成氧化物半導體膜441，使其成為包含多量的氧(較佳為包含與氧化物半導體處於結晶狀態時的化學計量組成相比氧含量過剩的區域)的膜。
注意，在本實施方式中，作為氧化物半導體膜441，
藉由使用具有AC電源裝置的濺射裝置的濺射法，形成厚度為35nm的In-Ga-Zn類氧化物膜(IGZO膜)。在本實施方式中，使用原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)的In-Ga-Zn類氧化物靶材。另外，成膜條件如下：氧和氬氛圍下(氧流量比率為50%)；壓力為0.6Pa；電源功率為5kW；基板溫度為170℃。該成膜條件下的沈積速度為16nm/min。
作為在形成氧化物半導體膜441時使用的濺射氣體，較佳為使用去除了氫、水、羥基或氫化物等雜質的高純度氣體。
在保持為減壓狀態的沉積室中保持基板。然後，邊去除殘留在沉積室內的水分邊引入去除了氫及水分的濺射氣體並使用上述靶材在基板400上形成氧化物半導體膜441。較佳為使用吸附型真空泵，例如，低溫泵、離子泵、鈦昇華泵來去除殘留在沉積室內的水分。另外，作為排氣裝置，也可以使用配備有冷阱的渦輪分子泵。因為在使用低溫泵進行排氣的沉積室中，例如對氫(氫原子)、水(H2O)等包含氫(氫原子)的化合物(更佳的是，還對包含碳原子的化合物)等進行排氣，所以可以降低在該沉積室中形成的氧化物半導體膜441所包含的雜質的濃度。
此外，較佳為以不使閘極絕緣層402暴露於大氣的方式連續地形成閘極絕緣層402及氧化物半導體膜441。藉由較佳為以不使閘極絕緣層402暴露於大氣的方式連續地
形成閘極絕緣層402及氧化物半導體膜441，可以防止氫、水分等雜質吸附到閘極絕緣層402的表面。
接著，對氧化物半導體膜441及閘極絕緣層402進行氧摻雜處理形成包含過剩的氧的氧化物半導體膜441及閘極絕緣層402(參照圖4C)。藉由對閘極絕緣層402進行氧摻雜處理，對氧化物半導體膜441及閘極絕緣層402供應氧451而使氧化物半導體膜441及閘極絕緣層402中或氧化物半導體膜441及閘極絕緣層402中和該介面附近包含氧。
可以藉由離子植入法、離子摻雜法、電漿浸沒離子植入法、電漿處理等摻雜氧(氧自由基、氧原子、氧分子、臭氧、氧離子(氧分子離子)及/或氧簇離子)451。此外，離子植入法也可以採用氣體簇離子束。氧的摻雜處理既可以對整個面進行一次，又可以使用線狀的離子束等移動(掃描)而進行。
例如，被摻雜的氧(氧自由基、氧原子、氧分子、臭氧、氧離子(氧分子離子)及/或氧簇離子)451可以使用包含氧的氣體採用電漿產生裝置供應或使用包含氧的氣體採用臭氧產生裝置供應。更具體地，例如可以使用對半導體裝置進行蝕刻處理的裝置或對光阻掩模進行灰化的裝置等產生氧451，來對氧化物半導體膜441及閘極絕緣層402進行處理。
氧摻雜處理可以使用包含氧的氣體。作為包含氧的氣體，可以使用氧、一氧化二氮、二氧化氮、二氧化碳、一
氧化碳等。此外，氧摻雜處理也可以使用稀有氣體。
在氧451的摻雜處理中，例如當藉由離子植入法進行氧離子的注入時，將劑量設定為1×1013ions/cm2以上且5×1016ions/cm2，即可。
因為與氧化物半導體膜441接觸的閘極絕緣層402包含多量(過剩)的成為氧的供應源的氧，所以可以從該閘極絕緣層402對氧化物半導體膜441供應氧。
作為從閘極絕緣層402對氧化物半導體膜441供應氧的方法，在使氧化物半導體膜441和閘極絕緣層402彼此接觸的狀態下進行加熱處理。藉由加熱處理，可以從閘極絕緣層402到氧化物半導體膜441有效地供應氧。
另外，藉由在將氧化物半導體膜441加工為島狀之前進行用來從閘極絕緣層402到氧化物半導體膜441供應氧的加熱處理，可以防止閘極絕緣層402所包含的氧藉由加熱處理被釋放，所以是較佳的。
藉由對氧化物半導體膜441供應氧，可以填補氧化物半導體膜441中的氧缺陷。
接著，在氧化物半導體膜441上形成導電膜475(參照圖5A)。
導電膜475是成為源極電極層或汲極電極層的一層的第一阻擋層475a及第二阻擋層475b的層。
作為導電膜475，例如可以使用含有選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金屬層或以上述元素為成分的金屬氮化物層(氮化鈦層、氮化鉬層、氮化鎢層)
等。此外，也可以採用在Al、Cu等的金屬層的下一側和上一側中的一者或兩者層疊Ti、Mo、W等的高熔點金屬層或它們的金屬氮化物層(氮化鈦層、氮化鉬層、氮化鎢層)的結構。另外，導電膜475也可以使用導電金屬氧化物形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2)、氧化銦氧化鋅(In2O3-ZnO)或者在這些金屬氧化物材料中含有氧化矽的材料。
接著，在導電膜475上形成正型的抗蝕劑，並對該抗蝕劑進行使用電子束的曝光來形成光阻掩模453(參照圖5B)。與電晶體440的成為通道區域的部分之外重疊地形成光阻掩模453。如圖5B所示，光阻掩模453具有狹縫(或狹縫狀的溝槽)。注意，在圖5B中完全去除狹縫部，但是也可以在狹縫部中殘留有抗蝕劑且比其他的部分薄。一般而言，因為電子束曝光需要長時間，所以為了提高生產率，照射電子束的部分(形成在光阻掩模453中的溝槽)較佳為盡可能是簡單的形狀，例如採用直線形、圓形、環形。此外，照射電子束的部分(形成在光阻掩模453中的溝槽)較佳為盡可能小，即該面積較佳為光阻掩模整個部分中的5%以下，更佳為光阻掩模整個部分中的1%以下。另外，照射電子束的部分的面積較佳為光阻掩模的整個部分中的0.01%以上。
在實施方式1中詳細地描述了利用使用電子束的曝光形成光阻掩模的方法，所以在此省略。另外，在實施方式
1中說明了在形成第一低電阻材料層405a及第二低電阻材料層405b之後，利用使用電子束的曝光形成光阻掩模，藉由使用該掩模的蝕刻形成第一阻擋層475a及第二阻擋層475b的方法。在實施方式2中說明首先對第一阻擋層475a及第二阻擋層475b進行蝕刻的方法。
此外，在進行使用電子束的曝光時，較佳為使用儘量薄的光阻掩模453。當將光阻掩模453形成得薄時，較佳為儘量使被形成面的凹凸為平坦。在本實施方式的半導體裝置的製造方法中，因為藉由對閘極電極層401及絕緣層432進行平坦化處理，減少閘極電極層401和絕緣層432所產生的凹凸，所以可以將光阻掩模形成得薄。由此，容易進行使用電子束的曝光。
接著，以光阻掩模453為掩模對導電膜475選擇性地進行蝕刻，來在形成通道的區域形成開口(參照圖5C)。在此，導電膜475被去除的區域成為電晶體440的通道形成區域。由於藉由使用電子束的曝光可以決定通道長度，因此可以製造通道長度小，例如通道長度短於50nm的電晶體。
此時，較佳為採用對於光阻掩模453的導電膜475的蝕刻率高的蝕刻條件。例如，較佳的是，當進行乾蝕刻時，作為蝕刻氣體使用Cl2和HBr的混合氣體，且使HBr的流量高於Cl2的流量。例如，較佳為採用Cl2：HBr=20：80的流量比。此外，在利用感應耦合電漿的蝕刻(也稱為ICP蝕刻)的情況下，當ICP功率為500W時將偏壓功率
設定為30W至40W以下，從而可以增高光阻掩模453和導電膜475之間的選擇比。
接著，藉由光微影製程，在氧化物半導體膜441及導電膜475上設置光阻掩模455(參照圖6A)。
另外，也可以藉由噴墨法形成光阻掩模455。因為當藉由噴墨法形成光阻掩模時不使用光掩模，所以可以減少製造成本。
接著，使用光阻掩模455依次對導電膜475及氧化物半導體膜441進行蝕刻，來形成島狀的第一阻擋層475a、島狀的第二阻擋層475b以及島狀的氧化物半導體層403(參照圖6B)。
作為用於導電膜475的蝕刻的氣體，可以使用含有氯的氣體，例如包含氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、四氯化碳(CCl4)等的氣體。此外，例如可以使用含有氟的氣體諸如含有四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等的氣體。另外，還可以使用對上述氣體添加氦(He)、氬(Ar)等的稀有氣體的氣體等。
作為蝕刻法，可以使用平行板型RIE(Reactive Ion Etching：反應離子蝕刻)法或ICP(Inductively Coupled Plasma：電感耦合電漿)蝕刻法。適當地調節蝕刻條件(施加到線圈型電極的電力量、施加到基板一側的電極的電力量、基板一側的電極溫度等)，以便可以蝕刻為所希望的加工形狀。
在本實施方式中，作為導電膜475使用鈦膜。藉由乾蝕刻法對導電膜進行蝕刻來形成第一阻擋層475a、第二阻擋層475b。
注意，當進行導電膜475的蝕刻製程時，較佳為使蝕刻條件最適化以防止氧化物半導體膜441被蝕刻而斷開。但是，很難僅蝕刻導電膜而完全不蝕刻氧化物半導體膜441，所以有時當對導電膜進行蝕刻時只有氧化物半導體膜441的一部分被蝕刻，而成為具有槽部(凹部)的氧化物半導體膜。
注意，在圖式中第一阻擋層475a及第二阻擋層475b薄於第一低電阻材料層405a及第二低電阻材料層405b，但是不侷限於此。由於第一阻擋層475a及第二阻擋層475b使用利用電子束曝光製造的光阻掩模形成，在製程上第一阻擋層475a及第二阻擋層475b較佳為薄。此外，藉由將第一低電阻材料層405a及第二低電阻材料層405b形成得厚，可以減少源極電極及汲極電極的電阻。
此外，第一阻擋層475a和第二阻擋層475b之間的間隔比第一低電阻材料層405a和第二低電阻材料層405b之間的間隔窄。特別是，當第一阻擋層475a及第二阻擋層475b的電阻高於第一低電阻材料層405a及第二低電阻材料層405b的電阻時，可以減小源極電極、氧化物半導體層403和汲極電極之間的電阻。
接著，對氧化物半導體膜441進行蝕刻來形成島狀的氧化物半導體層403。另外，作為氧化物半導體膜441的
蝕刻可以採用乾蝕刻和濕蝕刻的一者或兩者。例如，可以使用混合磷酸、乙酸和硝酸的溶液等作為用於氧化物半導體膜441濕蝕刻的蝕刻液。此外，也可以使用ITO-07N(由日本關東化學株式會社製造)。另外，也可以藉由利用ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法的乾蝕刻進行蝕刻加工。
接著，在去除光阻掩模455之後，在氧化物半導體層403、第一阻擋層475a及第二阻擋層475b上形成導電膜452(參照圖6C)。
導電膜452是成為第一低電阻材料層405a及第二低電阻材料層405b的導電膜。
藉由光微影製程，在導電膜452上形成光阻掩模456(參照圖7A)，選擇性地進行蝕刻來形成第一低電阻材料層405a及第二低電阻材料層405b。在形成第一低電阻材料層405a及第二低電阻材料層405b之後去除光阻掩模(參照圖7B)。
第一阻擋層475a及第一低電阻材料層405a用作電晶體440的源極電極層。第二阻擋層475b及第二低電阻材料層405b用作電晶體440的汲極電極層。
可以採用與導電膜475同樣的條件進行導電膜452的蝕刻。
藉由上述製程製造本實施方式的電晶體440。
在本實施方式中，在由疊層構成的源極電極層、由疊層構成的汲極電極層及氧化物半導體層403上形成絕緣層
406(參照圖7C)。
作為絕緣層406，典型的是氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氧化鉿膜、氧化鎵膜、氮化矽膜、氮化鋁膜、氮氧化鋁膜等無機絕緣膜的單層或疊層。
另外，也可以對絕緣層406進行氧摻雜處理。藉由對絕緣層406進行氧摻雜處理可以對氧化物半導體層403供應氧。可以藉由與對上述閘極絕緣層402及氧化物半導體層403的氧摻雜處理同樣的處理對絕緣層406進行氧摻雜。
另外，在設置導電膜452之前設置絕緣層406，藉由設置在絕緣層406中的開口第一低電阻材料層405a及第二低電阻材料層405b分別與第一阻擋層475a及第二阻擋層475b電連接。
此外，也可以在絕緣層406上設置緻密性高的無機絕緣膜。例如，在絕緣層406上藉由濺射法形成氧化鋁膜。藉由使氧化鋁膜具有高密度(膜密度為3.2g/cm3以上，較佳為3.6g/cm3以上)，可以對電晶體440賦予穩定的電特性。可以藉由盧瑟福背散射光譜法或X射線反射率測量法測量膜密度。
作為用作設置在電晶體440上的絕緣膜的氧化鋁膜的不使氫、水分等雜質和氧的兩者透過膜的遮斷效果(阻擋效果)高。
因此，氧化鋁膜用作保護膜，其防止在製程中及製程後成為電晶體的電特性變動的主要原因的氫、水分等雜質
混入到氧化物半導體層403並防止從氧化物半導體層403放出作為構成氧化物半導體的主要成分材料的氧。
此外，為了降低起因於電晶體440的表面凹凸，也可以形成平坦化絕緣膜。作為平坦化絕緣膜，可以使用聚醯亞胺樹脂、丙烯酸樹脂、苯並環丁烯類樹脂等有機材料。此外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。另外，也可以層疊多個由上述材料形成的絕緣膜來形成平坦化絕緣膜。
例如，作為平坦化絕緣膜可以形成厚度為1500nm的丙烯酸樹脂膜。丙烯酸樹脂膜可以利用塗敷法塗敷丙烯酸樹脂之後進行燒結(例如，在氮氛圍下以250℃進行1小時的燒結)來形成。
也可以在形成平坦化絕緣膜之後進行加熱處理。例如，在氮氛圍下以250℃進行1小時的加熱處理。
如此，也可以在形成電晶體440之後進行加熱處理。另外，加熱處理也可以進行多次。
本實施方式所示的電晶體的通道長度取決於第一阻擋層475a和第二阻擋層475b之間的間隔，並且藉由以利用使用電子束的曝光得到的抗蝕劑為掩模進行蝕刻而決定第一阻擋層475a和第二阻擋層475b之間的間隔。藉由利用電子束精密地進行曝光及顯影可以實現精細的圖案並製造通道長度L短於50nm的微型的電晶體。
本實施方式可以與其他實施方式適當地組合而使用。
在本實施方式中，與實施方式1及實施方式2不同的本發明的一個方式的半導體裝置的結構。
圖13A至13C示出本實施方式的半導體裝置。圖13A是本實施方式的半導體裝置所包括的電晶體的俯視圖，圖13B是沿著圖13A所示的E-F(通道長度方向)的剖面圖，圖13C是沿著圖13A所示的G-H的剖面圖。此外，在圖13A中，為了明確起見省略圖13B、13C所示的結構的一部分而示出。
注意，在本實施方式中，與實施方式1及實施方式2同樣的部分在圖式中使用同一符號而省略詳細說明。
圖13A至13C所示的電晶體460包括：基板400上的閘極電極層401；與閘極電極層401的側面接觸且埋入有閘極電極層401的絕緣層432；絕緣層432及閘極電極層401上的閘極絕緣層402；閘極絕緣層402上的氧化物半導體層503；氧化物半導體層503上的由疊層構成的源極電極層及由疊層構成的汲極電極層；氧化物半導體層503、源極電極層及汲極電極層上的絕緣層406；以及藉由設置在絕緣層406中的開口分別與源極電極層及汲極電極層電連接的佈線層585a及佈線層585b。
由疊層構成的汲極電極層包括第一阻擋層575a以及與第一阻擋層575a接觸的第一低電阻材料層505a。由疊層構成的源極電極層包括第二阻擋層575b以及與第二阻擋層575b接觸的第二低電阻材料層505b。第一阻擋層
575a及第二阻擋層575b分別阻擋第一低電阻材料層505a及第二低電阻材料層505b與氧化物半導體層503接觸而氧化。另外，雖然第一低電阻材料層505a及第二低電阻材料層505b分別與氧化物半導體層503的側面接觸，但是氧化物半導體層503的厚度充分薄，所以可以阻擋因第一阻擋層575a及第二阻擋層575b而第一低電阻材料層505a及第二低電阻材料層505b被氧化。佈線層585a及佈線層585b分別與第一低電阻材料層505a及第二低電阻材料層505b電連接。
第二阻擋層575b圍繞第一阻擋層575a形成。此外，第二低電阻材料層505b圍繞第一低電阻材料層505a形成。電晶體460的通道形成區域被夾在第一阻擋層575a和第二阻擋層575b之間的區域。
以利用使用電子束的曝光來得到的抗蝕劑為掩模而決定第一阻擋層575a和第二阻擋層575b之間的間隔(圖式中的L)。藉由使用電子束精密地進行曝光、顯影，可以實現精細的圖案。因此，可以將電晶體460製造為能夠精密地決定通道長度L的微型的電晶體。如圖13A所示，本實施方式的半導體裝置不僅應用於通道形成區域的外周是圓形的情況，而且還應用於通道形成區域是矩形的情況。
另外，雖然在圖13A至13C中示出形成有佈線層585a及佈線層585b的開口的尺寸(圖式中的L1)具有第一阻擋層575a和第二阻擋層575b之間的間隔(圖式中的L)的幾倍左右的尺寸，但是在實際上，L1的尺寸是L的
幾十倍以上。由於第一阻擋層575a和第二阻擋層575b之間的間隔以利用使用電子束的曝光來得到的抗蝕劑為掩模而決定，因此與使用藉由光微影製程形成的光阻掩模的情況相比，形成極微型的通道形成區域。
一般而言，氧化物半導體層的端部是當進行該氧化物半導體層的形成製程(蝕刻製程)時雜質元素(例如，氯、氟、硼、氫等)容易混入，且氧從氧化物半導體層容易脫離的部分。由此，氧化物半導體層的端部容易低電阻化並形成寄生通道。
在氧化物半導體層的端部形成寄生通道是因為與該端部電連接的電晶體的源極電極層及汲極電極層存在的緣故。在本實施方式所示的電晶體460中，成為汲極電極層的第一阻擋層575a及第一低電阻材料層505a被成為源極電極層的第二阻擋層575b及第二低電阻材料層505b圍繞，並且汲極電極層不與氧化物半導體層503的端部電連接。因此可以製造不容易在該端部形成寄生通道的電晶體。
接著，說明電晶體460的製造方法。另外，省略與實施方式1及實施方式2同樣的部分的說明。
電晶體460所具有的閘極電極層401、閘極絕緣層402、絕緣層432、氧化物半導體層503可以藉由採用與實施方式1及實施方式2同樣的材料及方法形成。另外，雖然在圖13A至13C中，在基板400上形成有半導體元件，但是為了簡化而省略。
在氧化物半導體層503上設置成為第一阻擋層575a及第二阻擋層575b的導電膜。該導電膜可以藉由採用與實施方式1及實施方式2同樣的材料及方法形成。
在成為第一阻擋層575a及第二阻擋層575b的導電膜上形成抗蝕劑，利用使用電子束的曝光進行構圖來形成掩模。使用抗蝕劑的掩模重疊於氧化物半導體層中的成為通道形成區域的部分之外形成。也就是說，光阻掩模具有環形或圓圈形的溝槽。使用該光阻掩模進行蝕刻來形成第一阻擋層575a及第二阻擋層575b。
電晶體460的通道長度較佳為在電晶體中的任何部分都均勻。由於本實施方式的電晶體的通道形成區域的形狀包括曲線，因此較佳為利用使用電子束的曝光將該曲線形成為平滑並使其線寬度均勻。
為了利用使用電子束的曝光來製造其線寬度均勻且平滑的曲線，例如有藉由將放置有基板的載物台旋轉進行曲線的曝光的方法等。此外，在使用以直線形移動的載物台的情況下，藉由如下方法等，也可以對光阻掩模進行構圖以使電晶體的通道長度，即：將用於電子束描述的圖案分割為多個並使其尺寸或方向最優化的方法；或以均勻的寬度偏離圖形而進行反復寫入的複用寫入法(multi-pass writing method)以使圖案的曝光量為相等。較佳的是，藉由上述方法等將光阻掩模的線寬度形成得均勻而使電晶體460的通道長度為均勻。
藉由如上所述那樣製造，本實施方式的半導體裝置可
以不僅應用於通道形成區域是矩形的情況，而且還應用於通道形成區域是圓形的情況。
在第一阻擋層575a及第二阻擋層575b上形成成為第一低電阻材料層505a及第二低電阻材料層505b的導電膜，藉由採用光微影的蝕刻對該導電膜進行蝕刻，形成第一低電阻材料層505a及第二低電阻材料層505b。
另外，作為形成第一低電阻材料層及第二低電阻材料層的蝕刻，如實施方式1所示，也可以在進行第一低電阻材料層505a及第二低電阻材料層505b的蝕刻之後進行第一阻擋層575a及第二阻擋層575b的蝕刻。此外，如實施方式2所示，也可以在形成氧化物半導體層503、第一阻擋層575a及第二阻擋層575b之後進行第一低電阻材料層505a及第二低電阻材料層505b的蝕刻。
接著，在第一阻擋層575a、第二阻擋層575b、第一低電阻材料層505a及第二低電阻材料層505b上形成絕緣層406。絕緣層406可以採用與實施方式1及實施方式2同樣的方法及材料形成。
接著，對絕緣層406進行蝕刻來形成到達第一低電阻材料層505a及第二低電阻材料層505b的開口。作為絕緣層406的蝕刻，可以應用與實施方式1及實施方式2所示的蝕刻同樣的方法。
接著，藉由在該開口及絕緣層406上形成導電膜並對該導電膜進行蝕刻，可以形成佈線層585a及佈線層585b。佈線層585a及佈線層585b分別與第一低電阻材料
層505a及第二低電阻材料層505b電連接。
在本實施方式所示的電晶體460中，第一阻擋層575a和第二阻擋層575b之間的間隔以利用使用電子束的曝光來得到的抗蝕劑為掩模而決定。藉由利用電子束精密地進行曝光、顯影，可以實現精細的圖案。
再者，在電晶體460中，因為只有源極電極層和汲極電極層中的一方與容易低電阻化的氧化物半導體層的端部連接，所以不容易形成寄生通道而可以提供電特性優良的電晶體。
本實施方式可以與其他實施方式適當地組合而使用。
在本實施方式中，參照圖式說明如下半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用本說明書所示的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
圖8A和8B示出半導體裝置的結構的一個例子。圖8A示出半導體裝置的剖面圖，圖8B示出半導體裝置的電路圖。另外，圖8B示出與圖2同樣的電路結構。
圖8A和8B所示的半導體裝置在其下部包括使用第一半導體材料的電晶體3200，並在其上部包括使用第二半導體材料的電晶體3202。電晶體3202是應用實施方式1所示的電晶體420的結構的例子。
在此，第一半導體材料和第二半導體材料較佳為具有
不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體利用其特性而可以長時間地保持電荷。
另外，雖然說明上述電晶體都為n通道型電晶體的情況，但是當然可以使用p通道型電晶體。此外，除了為了保持資訊使用氧化物半導體的實施方式1或實施方式2所示那樣的電晶體之外，用於半導體裝置的材料或半導體裝置的結構等的半導體裝置的具體結構不需要侷限於在此所示的結構。
圖8A中的電晶體3200包括：設置在包含半導體材料(例如，矽等)的基板3000中的通道形成區域；以夾著通道形成區域的方式設置的雜質區域；接觸於雜質區域的金屬間化合物區域；設置在通道形成區域上的閘極絕緣膜；以及設置在閘極絕緣膜上的閘極電極層。注意，雖然有時在圖式中不明顯地具有源極電極層或汲極電極層，但是為了方便起見有時將這種狀態也稱為電晶體。此外，在此情況下，為了說明電晶體的連接關係，有時將源極區域或汲極區域也稱為源極電極層或汲極電極層。也就是說，在本說明書中，源極電極層可能包括源極區域。
在基板3000上以圍繞電晶體3200的方式設置有元件隔離絕緣層3106，並且以覆蓋電晶體3200的方式設置有絕緣層3220。
使用單晶半導體基板的電晶體3200能夠進行高速工作。因此，藉由將該電晶體用作讀出用電晶體，可以高速地進行資訊的讀出。作為形成電晶體3202及電容元件3204之前的處理，對覆蓋電晶體3200的絕緣層3220進行CMP處理來使絕緣層3220平坦化並與其同時使電晶體3200的閘極電極層的頂面露出。
圖8A所示的電晶體3202是將氧化物半導體用於通道形成區域的底閘極型電晶體。在此，包含在電晶體3202中的氧化物半導體層較佳是高度純化的層。藉由使用被高度純化的氧化物半導體，可以得到具有極為優異的截止特性的電晶體3202。
電晶體3202的截止電流小，所以藉由使用該電晶體能夠長期保持儲存資料。換言之，因為可以形成不需要更新工作或更新工作的頻率極少的半導體記憶體裝置，所以可以充分降低耗電量。
電晶體3202的源極電極層和汲極電極層中的一方藉由設置在閘極絕緣層中的開口與電極3208電連接，且藉由電極3208與電晶體3200的閘極電極層電連接。電極3208可以藉由與電晶體3202的閘極電極層同樣的製程製造。
此外，在電晶體3202上設置有單層或疊層的絕緣層3222。而且，在隔著絕緣層3222與電晶體3202的源極電極層和汲極電極層中的一方重疊的區域中設置有導電層3210a，並且由電晶體3202的源極電極層和汲極電極層中
的一方、絕緣層3222以及導電層3210a構成電容元件3204。換言之，電晶體3202的源極電極層和汲極電極層中的一方用作電容元件3204的一方電極，導電層3210a用作電容元件3204的另一方電極。另外，當不需要電容器時，也可以不設置電容元件3204。此外，也可以將電容元件3204另外設置在電晶體3202的上方。
在電容元件3204上設置有絕緣層3224。而且，在絕緣層3224上設置有用來使電晶體3202與其他電晶體連接的佈線3216。佈線3216藉由設置在形成在絕緣層3224的開口中的電極3214、設置在與導電層3210a相同的層中的導電層3210b以及設置在形成在絕緣層3222的開口中的電極3212，與電晶體3202的源極電極層和汲極電極層中的另一方電連接。
在圖8A和8B中，以兩者的至少一部分彼此重疊的方式設置電晶體3200及電晶體3202，並且較佳為以電晶體3200的源極區域或汲極區域與電晶體3202所包括的氧化物半導體層的一部分重疊的方式設置電晶體3200及電晶體3202。另外，以與電晶體3200的至少一部分重疊的方式設置有電晶體3202及電容元件3204。例如，與電晶體3200的閘極電極層的至少一部分重疊的方式設置有電容元件3204的導電層3210a。藉由採用這樣平面佈局，可以減少半導體裝置的佔有面積，從而可以謀求高集體化。
接著，圖8B示出對應於圖8A的電路結構的一個例子。
在圖8B中，第一佈線(1st Line)與電晶體3200的源極電極層電連接，第二佈線(2nd Line)與電晶體3200的汲極電極層電連接。另外，第三佈線(3rd Line)與電晶體3202的源極電極層和汲極電極層中的一方電連接，第四佈線(4th Line)與電晶體3202的閘極電極層電連接。並且，電晶體3200的閘極電極層以及電晶體3202的源極電極層和汲極電極層中的一方與電容元件3204的一方的電極電連接，第五佈線(5th Line)與電容元件3204的另一方的電極電連接。
在圖8B所示的半導體裝置中，藉由有效地利用可以保持電晶體3200的閘極電極層的電位的特徵，如下所示那樣，可以進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線的電位設定為使電晶體3202成為導通狀態的電位，使電晶體3202成為導通狀態。由此，對電晶體3200的閘極電極層和電容元件3204提供第三佈線的電位。也就是說，對電晶體3200的閘極電極層提供指定的電荷(寫入)。這裏，提供賦予兩種不同電位電平的電荷(以下，稱為Low電平電荷、High電平電荷)中的任一種。然後，藉由將第四佈線的電位設定為使電晶體3202成為截止狀態的電位，來使電晶體3202成為截止狀態，而保持提供到電晶體3200的閘極電極層的電荷(保持)。
因為電晶體3202的截止電流極小，所以電晶體3200的閘極電極層的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一佈線提供規定的電位(恆電位)的狀態下，對第五佈線提供適當的電位(讀出電位)時，根據保持在電晶體3200中的閘極電極層的電荷量第二佈線具有不同的電位。一般而言，第二佈線具有該不同的電位是因為如下緣故：在電晶體3200為n通道型的情況下，對電晶體3200的閘極電極層提供High電平電荷時的外觀上的閾值Vth_H低於對電晶體3200的閘極電極提供LoW電平電荷時的外觀上的閾值Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”所需要的第五佈線的電位。因此，藉由將第五佈線的電位設定為Vth_H和Vth_L之間的電位V0，可以辨別提供到電晶體3200的閘極電極層的電荷。例如，在寫入中，當被供應High電平電荷時，如果第五佈線的電位為V0(>Vth_H)，電晶體3200則成為“導通狀態”。當被供應Low電平時，即使第五佈線的電位為V0(<Vth_L)，電晶體3200也維持“截止狀態”。因此，根據第二佈線的電位可以讀出所保持的資訊。
注意，當將記憶單元配置為陣列狀時，需要唯讀出所希望的記憶單元的資訊。像這樣，當不讀出資訊時，對第五佈線提供無論閘極電極層的狀態如何都使電晶體3200成為“截止狀態”的電位，也就是小於Vth_H的電位，即可。或者，無論閘極電極層的狀態任何都使電晶體3200成為“導通狀態”的電位，也就是對第五佈線提供大於Vth_L的電位，即可。
在本實施方式所示的半導體裝置中，藉由使用將氧化物半導體用於通道形成區域的截止電流極少的電晶體，可以極長期地保持儲存資料。就是說，因為不需要進行更新工作或者可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供應(注意，較佳為固定電位)，也可以長期間地保持儲存資料。
另外，在本實施方式所示的半導體裝置中，資訊的寫入時不需要高電壓，而且也沒有元件劣化的問題。例如，不像習知的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣膜的劣化等的問題。也就是說，在根據所公開的發明的半導體裝置中，對習知的非揮發性記憶體的問題的能夠重寫的次數沒有限制，而顯著提高可靠性。再者，因為根據電晶體的導通狀態或截止狀態而進行資訊的寫入，所以可以容易實現高速工作。
如上所述，可以提供實現微型化及高集體化且賦予了高電特性的半導體裝置以及該半導體裝置的製造方法。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
在本實施方式中，說明與實施方式4不同的記憶體裝置的結構的一個方式。
圖9是記憶體裝置的透視圖。圖9所示的記憶體裝置
在上部包括：多層的記憶單元陣列(記憶單元陣列3400a至記憶單元3400n(n是2以上的整數))，該記憶單元陣列包括多個記憶單元作為儲存電路；且在下部包括用來使記憶單元陣列工作而需要的邏輯電路3004。
圖10示出圖9所示的記憶體裝置的部分擴大圖。在圖10中示出邏輯電路3004、記憶單元陣列3400a及記憶單元陣列3400b，典型地示出記憶單元陣列3400a或記憶單元陣列3400b所包括的多個記憶單元中的記憶單元3170a及記憶單元3170b。作為記憶單元3170a及記憶單元3170b，例如也可以採用與在上述實施方式中說明的圖8B或圖2所示的電路結構同樣的結構。
另外，典型地示出包含在記憶單元3170a中的電晶體3171a。典型地示出包含在記憶單元3170b中的電晶體3171b。電晶體3171a及電晶體3171b在氧化物半導體層中具有通道形成區域。因為通道形成區形成在氧化物半導體層中的電晶體的結構與其他實施方式所述的結構同樣，所以省略其說明。
形成在與電晶體3171a的閘極電極層相同的層中的電極3501a藉由電極3502a與電極3003a電連接。形成在與電晶體3171b的閘極電極層相同的層中的電極3501c藉由電極3502c與電極3003c電連接。
另外，邏輯電路3004具有將氧化物半導體以外的半導體材料用作通道形成區的電晶體3001。電晶體3001可以為藉由如下步驟而得到的電晶體：在包含半導體材料
(例如，矽等)的基板3000中設置元件隔離絕緣層3106，並且在被元件隔離絕緣層3106圍繞的區域中形成用作通道形成區的區域。另外，電晶體3001也可以為其通道形成區形成在形成在絕緣表面上的矽膜等的半導體膜中或SOI基板的矽膜中的電晶體。因為可以使用已知的結構作為電晶體3001的結構，所以省略其說明。
在形成有電晶體3171a的層與形成有電晶體3001的層之間形成有佈線3100a及佈線3100b。在佈線3100a與形成有電晶體3001的層之間設置有絕緣膜3140a，在佈線3100a與佈線3100b之間設置有絕緣膜3141a，並且在佈線3100b與形成有電晶體3171a的層之間設置有絕緣膜3142a。
與此同樣，在形成有電晶體3171b的層與形成有電晶體3171a的層之間形成有佈線3100c及佈線3100d。在佈線3100c與形成有電晶體3171a的層之間設置有絕緣膜3140b，在佈線3100c與佈線3100d之間設置有絕緣膜3141b，並且在佈線3100d與形成有電晶體3171b的層之間設置有絕緣膜3142b。
絕緣膜3140a、絕緣膜3141a、絕緣膜3142a、絕緣膜3140b、絕緣膜3141b以及絕緣膜3142b可以起到層間絕緣膜的作用，並且其表面可以被平坦化。
藉由利用佈線3100a、佈線3100b、佈線3100c以及佈線3100d，可以實現記憶單元之間的電連接或邏輯電路3004與記憶單元之間的電連接等。
包括在邏輯電路3004中的電極3303可以與設置在上部的電路電連接。
例如，如圖10所示，電極3303可以藉由電極3505電連接到佈線3100a。佈線3100a可以藉由電極3503a電連接到形成在電晶體3171a的閘極電極層相同的層中的電極3501b。像這樣，可以將佈線3100a及電極3303電連接到電晶體3171a的源極或汲極。此外，電極3501b可以藉由電晶體3171a的源極或汲極及電極3502b電連接到電極3003b。電極3003b可以藉由電極3503b電連接到佈線3100c。
圖10示出電極3303和電晶體3171a藉由佈線3100a電連接的例子，但是不侷限於此。電極3303和電晶體3171a可以藉由佈線3100b電連接或藉由佈線3100a和佈線3100b的兩者電連接。或者，電極3303和電晶體3171a也可以藉由其他電極電連接而不藉由佈線3100a及佈線3100b。
另外，圖10示出在形成有電晶體3171a的層與形成有電晶體3001的層之間形成有兩個佈線層，即形成有佈線3100a的佈線層和形成有佈線3100b的佈線層的結構，但是不侷限於此。可以在形成有電晶體3171a的層與形成有電晶體3001的層之間形成有一個佈線層或形成有三個以上的佈線層。
另外，圖10示出在形成有電晶體3171b的層與形成有電晶體3171a的層之間形成有兩個佈線層，即形成有佈
線3100c的佈線層和形成有佈線3100d的佈線層的結構，但是不侷限於此。可以在形成有電晶體3171b的層與形成有電晶體3171a的層之間形成有一個佈線層或形成有三個以上的佈線層。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
本說明書所公開的半導體裝置可以應用於各種電子裝置。作為電子裝置，可以舉出電視機(也稱為電視或電視接收機)、用於電腦等的監視器、數位相機、數位攝像機、數位相框、行動電話機、可攜式遊戲機、可攜式資訊終端、音頻再生裝置、遊戲機(彈珠機(pachinko machine)或投幣機(slot machine)等)、外殼遊戲機。
圖11A和11B示出電子裝置的具體例子。圖11A和圖11B是能夠進行折疊的平板終端。圖11A示出打開的狀態。平板終端包括外殼9630、顯示部9631a、顯示部9631b、顯示模式切換開關9034、電源開關9035、省電模式切換開關9036、卡子9033以及操作開關9038。
實施方式1及實施方式2中的任一個所示的半導體裝置可以應用於顯示部9631a及顯示部9631b，由此可以實現可靠性高的平板終端。此外，也可以將實施方式4或實施方式5所示的記憶體裝置應用於本實施方式的半導體裝置。
在顯示部9631a中，可以將其一部分用作觸摸屏的區域9632a，並且可以藉由接觸所顯示的操作鍵9638來輸入資料。此外，作為一個例子，顯示部9631a的一半隻具有顯示的功能，並且另一半具有觸摸屏的功能，但是不侷限於該結構。可以在顯示部9631a的整個面顯示鍵盤按鈕來將其用作觸摸屏，並且將顯示部9631b用作顯示幕幕。
此外，在顯示部9631b中與顯示部9631a同樣，也可以將顯示部9631b的一部分用作觸摸屏的區域9632b。此外，藉由使用指頭或觸控筆等接觸觸摸屏上的鍵盤顯示切換按鈕9639的位置上，可以在顯示部9631b上顯示鍵盤按鈕。
此外，也可以對觸摸屏的區域9632a和觸摸屏的區域9632b同時進行觸摸輸入。
另外，顯示模式切換開關9034能夠切換豎屏顯示和橫屏顯示等顯示的方向並選擇黑白顯示和彩色顯示的切換等。根據利用平板終端所內置的光感測器來檢測的使用時的外光的光量，省電模式切換開關9036可以使顯示的亮度設定為最適合的亮度。平板終端除了光感測器以外還可以內置陀螺儀和加速度感測器等檢測傾斜度的感測器等的其他檢測裝置。
此外，圖11A示出顯示部9631b的顯示面積與顯示部9631a的顯示面積相同的例子，但是不侷限於此，既可以一方的尺寸和另一方的尺寸不同，又可以它們的顯示品質不同。例如顯示部9631a和顯示部9631b中的一方的顯示
面板也可以進行比另一方的顯示面板高精細的顯示。
圖11B示出合上的狀態，並且平板終端包括外殼9630、太陽能電池9633、充放電控制電路9634、電池9635以及DCDC轉換器9636。此外，在圖11B中，作為充放電控制電路9634的一個例子示出具有電池9635和DCDC轉換器9636的結構。
此外，平板終端能夠進行折疊，因此不使用時可以合上外殼9630。因此，可以保護顯示部9631a和顯示部9631b，而可以提供一種具有良好的耐久性且從長期使用的觀點來看具有良好的可靠性的平板終端。
此外，圖11A和11B所示的平板終端還可以具有如下功能：顯示各種各樣的資訊(靜態影像、動態影像、文字影像等)；將日曆、日期或時刻等顯示在顯示部上；對顯示在顯示部上的資訊進行操作或編輯的觸摸輸入；以及藉由各種各樣的軟體(程式)控制處理等。
藉由利用安裝在平板終端的表面上的太陽能電池9633，可以將電力供應到觸摸屏、顯示部或影像信號處理部等。注意，太陽能電池9633可以設置在外殼9630的單面或雙面而高效地進行電池9635的充電。另外，當作為電池9635使用鋰離子電池時，有可以實現小型化等的優點。
另外，參照圖11C所示的塊圖對圖11B所示的充放電控制電路9634的結構和工作進行說明。圖11C示出太陽能電池9633、電池9635、DCDC轉換器9636、轉換器
9637、開關SW1至SW3以及顯示部9631，電池9635、DCDC轉換器9636、轉換器9637、開關SW1至SW3對應圖11B所示的充放電控制電路9634。
首先，說明在利用外光使太陽能電池9633發電時的工作的例子。使用DCDC轉換器9636對太陽能電池所產生的電力進行升壓或降壓以使它成為用來對電池9635進行充電的電壓。並且，當利用來自太陽能電池9633的電力使顯示部9631工作時使開關SW1導通，並且，利用轉換器9637將其升壓或降壓到顯示部9631所需要的電壓。另外，可以採用當不進行顯示部9631中的顯示時，使開關SW1截止且使開關SW2導通來對電池9635進行充電的結構。
注意，作為發電單元的一個例子示出太陽能電池9633，但是並不侷限於此，也可以使用壓電元件(piezoelectric element)或熱電轉換元件(珀耳帖元件(Peltier element))等其他發電單元進行電池9635的充電。例如，也可以使用以無線(不接觸)的方式能夠收發電力來進行充電的無線電力傳輸模組或組合其他充電方法進行充電。
本實施方式所示的結構、方法等可以與其他的實施方式所示的結構或方法等適當地組合而使用。
在本實施方式中示出其俯視圖的一部分與實施方式1
不同的例子。另外，因為剖面結構與實施方式1相同，所以在此省略詳細的說明。
圖14示出其一部分與圖1B不同的俯視圖。另外，沿著圖14中的線X-Y截斷的剖面圖與圖1A相同而使用相同的符號進行說明。
電晶體420的通道長度L取決於第一阻擋層405c和第二阻擋層405d之間的最短間隔，第一阻擋層405c和第二阻擋層405d之間的最短間隔以利用使用電子束的曝光來得到的抗蝕劑為掩模進行蝕刻而決定。藉由使用電子束精密地進行曝光、顯影實現精細的圖案，可以將第一阻擋層405c和第二阻擋層405d之間的最短間隔，即，通道長度L設定為短於50nm，例如20nm或30nm。換言之，在第一阻擋層405c和第二阻擋層405d的掩模中形成寬度不同的開口，例如設置具有寬度為20nm的部分及寬度為30nm的部分的開口，可以實現通道長度L為20nm且寬度更寬的間隔L’為30nm的電晶體。電子束的加速電壓越高，可以得到越微型的圖案。此外，作為電子束使用多波束來可以縮短每一個基板的處理時間。另外，除了決定通道長度L的區域之外，也可以藉由使用光掩模的蝕刻形成第一阻擋層405c及第二阻擋層405d。另外，第一阻擋層405c及第二阻擋層405d的厚度為5nm以上且30nm以下，較佳為10nm以下。
在此，說明使用電子束進行用來決定第一阻擋層405c和第二阻擋層405d之間的間隔的抗蝕劑的曝光的方法。
首先，藉由第一光微影製程形成閘極電極層401，並形成閘極絕緣層402和氧化物半導體膜。而且，在氧化物半導體膜上藉由第二光微影製程設置光阻掩模，進行蝕刻，來形成氧化物半導體層403。然後，在島狀的氧化物半導體層403上形成成為第一阻擋層405c及第二阻擋層405d的第一導電膜，且在第一導電膜上形成成為第一低電阻材料層405a及第二低電阻材料層405b的第二導電膜。
接著，在第二導電膜上藉由第三光微影製程設置光阻掩模，進行第二導電膜的蝕刻，使第一導電膜殘留作為蝕刻停止膜，來形成第一低電阻材料層405a及第二低電阻材料層405b。
接著，覆蓋第一低電阻材料層405a及第二低電阻材料層405b的側面地藉由第四光微影製程形成光阻掩模，並藉由蝕刻去除第一導電膜的一部分。此時，使與氧化物半導體層403重疊的第一導電膜殘留。
接著，在去除光阻掩模之後，覆蓋第一低電阻材料層405a及第二低電阻材料層405b的側面地在第一導電膜上形成抗蝕劑，對該抗蝕劑進行使用電子束的曝光，來形成光阻掩模。光阻掩模與電晶體420的成為通道形成區域的部分之外的部分重疊地形成。
作為抗蝕劑材料，例如可以使用矽氧烷類抗蝕劑或聚苯乙烯類抗蝕劑等。另外，因為所製造的圖案的寬度窄，所以與負型抗蝕劑相比，使用正型抗蝕劑是較佳的。例如，當圖案的寬度為30nm時，可以將抗蝕劑的厚度設定
為30nm。
此時，在能夠照射電子束的電子束寫入裝置中，例如加速電壓較佳為5kV至50kV。電流強度較佳為5×10-12A至1×10-11A。最小光束徑較佳為2nm以下。能夠製造的圖案的最小線寬度較佳為8nm以下。
根據上述條件，例如可以將圖案的寬度設定為30nm以下，較佳為20nm以下，更佳為8nm以下。
在形成第一低電阻材料層405a及第二低電阻材料層405b之後利用使用電子束的曝光形成光阻掩模，對覆蓋氧化物半導體層403的通道形成區域的第一導電膜進行蝕刻來形成第一阻擋層405c及第二阻擋層405d的方法具有如下優點：可以將氧化物半導體層403的通道形成區域露出而被受到多個處理的情況抑制為最小限度並防止雜質的混入。
注意，雖然在此示出了在形成第一低電阻材料層405a及第二低電阻材料層405b之後利用使用電子束的曝光形成光阻掩模來形成第一阻擋層405c及第二阻擋層405d的方法，但是製造第一低電阻材料層、第二低電阻材料層、第一阻擋層以及第二阻擋層的順序不侷限於此。例如，首先利用使用電子束的曝光形成光阻掩模來形成第一阻擋層405c及第二阻擋層405d，然後也可以進行形成第一低電阻材料層405a及第二低電阻材料層405b的蝕刻。
較佳的是，在利用使用電子束的曝光形成光阻掩模，對第一導電膜進行蝕刻來使通道形成區域露出之後，去除
光阻掩模並露出的氧化物半導體層的表面進行電漿處理(N2O氣體或O2氣體)及清洗(使用水、草酸或稀氫氟酸(100倍稀釋))。較佳為藉由暴露於草酸或稀氫氟酸等或者進行電漿處理(N2O電漿處理等)去除氧化物半導體層表面的雜質。明確而言，氧化物半導體層的銅濃度為1×1018atoms/cm3以下，較佳為1×1017atoms/cm3以下。此外，氧化物半導體層的鋁濃度為1×1018atoms/cm3以下。此外，氧化物半導體層的氯濃度為2×1018atoms/cm3以下。
本實施方式所示的電晶體的通道長度L取決於第一阻擋層405c和第二阻擋層405d之間的最短間隔，並且藉由以利用使用電子束的曝光得到的抗蝕劑為掩模進行蝕刻而決定第一阻擋層405c和第二阻擋層405d之間的最短間隔。藉由利用電子束精密地進行曝光及顯影可以實現精細的圖案，並可以製造通道長度L短於50nm的微型的電晶體。
此外，藉由適當地設定第一阻擋層405c和第二阻擋層405d的電子束曝光並減少通道形成區域的通道寬度W，來可以實現寄生通道洩漏的減少。明確而言，如圖14所示那樣採用在源極電極和汲極電極之間設置通道長度L短於50nm的通道形成區域及具有比通道長度L寬的間隔L'的區域的佈局。此外，也藉由使通道形成區域的形成位置遠離氧化物半導體層的端面，減少源極電極層和汲極電極層之間的洩漏。
此外，圖14所示的氧化物半導體層的頂面形狀為矩形，並且氧化物半導體層的端面儘量被第一阻擋層405c及第二阻擋層405d覆蓋。換言之，由第一阻擋層405c及第二阻擋層405d覆蓋矩形的四邊中的兩邊。藉由採用這種結構，可以阻擋從氧化物半導體層的端面侵入的雜質。
此外，圖14所示的氧化物半導體層的頂面形狀不侷限於矩形，而也可以採用多角形、圓形或橢圓形等。
在本實施方式中說明與實施方式2所示的半導體裝置不同的一個方式的半導體裝置以及該半導體裝置的製造方法。
圖15A至15C示出本實施方式的半導體裝置。圖15A示出本實施方式的半導體裝置所具有的電晶體的俯視圖，圖15B是沿著圖15A所示的A-B(通道長度方向)的剖面圖，圖15C是沿著圖15A所示的C-D的剖面圖。另外，在圖15A中，為了明確起見省略圖15B、15C所示的結構的一部分而示出。
注意，在本實施方式中，在圖式中使用同一符號表示與實施方式1及實施方式2同樣的部分而省略詳細說明。
圖15A至15C所示的電晶體440包括：基板400上的閘極電極層401；與閘極電極層401的側面接觸且埋入有閘極電極層401的絕緣層432；絕緣層432及閘極電極層401上的閘極絕緣層402；閘極絕緣層402上的氧化物半
導體層403；氧化物半導體層403上的由疊層構成的源極電極層及由疊層構成的汲極電極層；以及氧化物半導體層403、源極電極層及汲極電極層上的絕緣層406。
由疊層構成的汲極電極層包括第一阻擋層475a以及與第一阻擋層475a接觸的第一低電阻材料層405a。由疊層構成的源極電極層包括第二阻擋層475b以及與第二阻擋層475b接觸的第二低電阻材料層405b。第一阻擋層475a及第二阻擋層475b分別阻擋第一低電阻材料層405a及第二低電阻材料層405b與氧化物半導體層403接觸而氧化。另外，雖然第一低電阻材料層405a及第二低電阻材料層405b分別與氧化物半導體層403的側面接觸，但是氧化物半導體層403的厚度充分薄，所以可以阻擋因第一阻擋層475a及第二阻擋層475b而第一低電阻材料層405a及第二低電阻材料層405b氧化。
此外，氧化物半導體層403的通道長度方向(圖15A至15C中的A-B方向)上的寬度比閘極電極層的通道長度方向上的寬度寬。由此，可以容易從氧化物半導體層403的下面的絕緣層對氧化物半導體層供應氧。
以利用使用電子束的曝光來得到的抗蝕劑為掩模而決定第一阻擋層475a和第二阻擋層475b之間的間隔。藉由使用電子束精密地進行曝光、顯影，可以實現精細的圖案。
因為電晶體440的通道長度L是第一阻擋層475a和第二阻擋層475b之間的最短間隔，所以可以實現精密地
決定通道長度的微型的電晶體。
圖16A1至16A3、圖17A1至17A3、17B1至17B3以及17C1至17C3示出包括電晶體440的半導體裝置的製造方法的一個例子。另外，圖16A3是用來說明電晶體的製程的俯視圖，圖16A1是沿著圖16A3所示的A-B的剖面圖，而圖16A2是沿著圖16A3所示的C-D的剖面圖。此外，圖17A3是用來說明電晶體的製程的俯視圖，圖17A1是沿著圖17A3所示的A-B的剖面圖，而圖17A2沿著圖17A3所示的C-D的剖面圖。另外，在以下說明中，圖17A是指圖17A1至17A3。此外，圖17B及圖17C也是同樣的。
注意，在電晶體440的製程中，可以參照圖4A至4C、圖5A至5C、圖6A及6B為止的製程同一。但是，到圖6B為止與實施方式2相同而在此省略詳細的說明。
根據實施方式2，在得到圖6B的狀態之後，藉由光微影製程在第一阻擋層475a及第二阻擋層475b上形成光阻掩模457，且去除第一阻擋層475a的一部分及第二阻擋層475b的一部分來使氧化物半導體層403的端部露出(參照圖16A1、16A2以及16A3)。
接著，在去除光阻掩模457之後，在氧化物半導體層403、第一阻擋層475a及第二阻擋層475b上形成導電膜452。
導電膜452是成為第一低電阻材料層405a及第二低電阻材料層405b的導電膜。
藉由光微影製程，在導電膜452上形成光阻掩模456(參照圖17A)，選擇性地進行蝕刻來形成第一低電阻材料層405a及第二低電阻材料層405b。在形成第一低電阻材料層405a及第二低電阻材料層405b之後去除光阻掩模(參照圖17B)。
第一阻擋層475a及第一低電阻材料層405a用作電晶體440的汲極電極層。第二阻擋層475b及第二低電阻材料層405a用作電晶體440的源極電極層。第一阻擋層475a及第二阻擋層475b使用利用電子束曝光製造的光阻掩模形成，在製程上其厚度較佳較薄。
此外，藉由將第一低電阻材料層405a及第二低電阻材料層405b形成得厚，可以減小源極電極及汲極電極的電阻。另外，如圖17C所示，在本實施方式中，第一阻擋層475a及第二阻擋層475b的厚度比薄於第一低電阻材料層405a及第二低電阻材料層405b的厚度。
可以採用與導電膜475同樣的條件進行導電膜452的蝕刻。
藉由上述製程製造本實施方式的電晶體440。在電晶體440中，第一阻擋層475a和第二阻擋層475b之間的間隔比第一低電阻材料層405a和第二低電阻材料層405b之間的間隔窄。特別是，因為第一阻擋層475a及第二阻擋層475b的電阻高於第一低電阻材料層405a及第二低電阻材料層405b的電阻，藉由縮短第一低電阻材料層405a和第二低電阻材料層405b之間的間隔，可以減小源極電極
層、氧化物半導體層403和汲極電極層之間的電阻。
在本實施方式中，在由疊層構成的源極電極層、由疊層構成的汲極電極層及氧化物半導體層403上形成絕緣層406(參照圖17C)。
作為絕緣層406，可以典型地使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氧化鉿膜、氧化鎵膜、氮化矽膜、氮化鋁膜、氮氧化鋁膜等無機絕緣膜的單層或疊層。
此外，也可以在絕緣層406上設置緻密性高的無機絕緣膜。例如，在絕緣層406上藉由濺射法形成氧化鋁膜。藉由使氧化鋁膜具有高密度(膜密度為3.2g/cm3以上，較佳為3.6g/cm3以上)，可以對電晶體440賦予穩定的電特性。可以藉由盧瑟福背散射光譜法或X射線反射率測量法測量膜密度。
作為用作設置在電晶體440上的絕緣膜的氧化鋁膜的不使氫、水分等雜質和氧的兩者透過膜的遮斷效果(阻擋效果)高。
因此，氧化鋁膜用作防止在製程中及製程後成為電晶體的電特性變動的主要原因的氫、水分等雜質混入到氧化物半導體層403以及防止從氧化物半導體層403放出作為構成氧化物半導體的主要成分材料的氧的保護膜。
此外，為了降低起因於電晶體440的表面凹凸，也可以形成平坦化絕緣膜。作為平坦化絕緣膜，可以使用聚醯亞胺樹脂、丙烯酸樹脂、苯並環丁烯類樹脂等有機材料。
此外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。另外，也可以層疊多個由上述材料形成的絕緣膜來形成平坦化絕緣膜。
例如，作為平坦化絕緣膜可以形成厚度為1500nm的丙烯酸樹脂膜。丙烯酸樹脂膜可以利用塗敷法塗敷丙烯酸樹脂之後進行燒結(例如，在氮氛圍下以250℃進行1小時的燒結)來形成。
也可以在形成平坦化絕緣膜之後進行加熱處理。例如，在氮氛圍下以250℃進行1小時的加熱處理。
如此，也可以在形成電晶體440之後進行加熱處理。另外，加熱處理也可以進行多次。
本實施方式所示的電晶體440的通道長度L取決於第一阻擋層475a和第二阻擋層475b之間的最短間隔，並且藉由以利用使用電子束的曝光得到的抗蝕劑為掩模進行蝕刻而決定第一阻擋層475a和第二阻擋層475b之間的最短間隔。藉由利用電子束精密地進行曝光及顯影可以實現精細的圖案並製造通道長度L短於50nm的微型的電晶體。
此外，使用光掩模決定比第一阻擋層475a和第二阻擋層475b之間的最短間隔寬的間隔。因為設置有比第一阻擋層475a和第二阻擋層475b之間的最短間隔寬的間隔，所以可以減少電晶體440的洩漏。
本實施方式可以與其他實施方式適當地組合而使用。
本實施方式示出其一部分與實施方式1不同的例子。圖18A和18B示出電晶體422，其中閘極電極採用疊層結構，且在氧化物半導體層403上設置第四阻擋層475a以及第六阻擋層475b。圖18B是電晶體422的平面圖，而圖18A是沿著圖18B的X-Y的剖面圖。
圖18A和18B所示的電晶體422包括：基板400上的基底絕緣層436；基底絕緣層436上的由疊層構成的閘極電極層401；閘極電極層401上的由疊層構成的閘極絕緣層402；隔著閘極絕緣層402設置在閘極電極層401上的氧化物半導體層403；由疊層構成的汲極電極層及源極電極層；以及氧化物半導體層403上的絕緣層406及絕緣層407。
由疊層構成的閘極電極層401包括第一阻擋層401a、第一低電阻材料層401b以及第二阻擋層401c，且使用第一阻擋層401a及第二阻擋層401c阻擋由銅等構成的第一低電阻材料層401b的擴散。第一阻擋層401a及第二阻擋層401c使用鈦、鎢、鉬、氮化鈦、氮化鉭等。另外，不侷限於此而使用至少一層以上的導電層構成閘極電極層401，即可。
此外，由疊層構成的閘極絕緣層402由阻擋第一低電阻材料層401b的擴散的第一閘極絕緣層402a和包含過剩氧的第二閘極絕緣層402b的疊層構成。
此外，由疊層構成的汲極電極層包括第三阻擋層405c、第二低電阻材料層405a以及第四阻擋層475a，且
使用第三阻擋層405c及第四阻擋層475a阻擋由銅等構成的第二低電阻材料層405a的擴散。並且，第三阻擋層405c及第四阻擋層475a使用鈦、鎢、鉬、氮化鈦、氮化鉭等。另外，不侷限於此而使用至少一層以上的導電層構成汲極電極層，即可。此外，較佳為由第三阻擋層405c構成氧化物半導體層403的側面的一部分。由此，可以保護氧化物半導體層403。此外，也可以由第四阻擋層475a覆蓋第三阻擋層405c和第二低電阻材料層405a的側面。
由疊層構成的源極電極層包括第五阻擋層405d、第三低電阻材料層405b以及第六阻擋層475b，且使用第五阻擋層405d及第六阻擋層475b阻擋由銅等構成的第三低電阻材料層405b的擴散。並且，第五阻擋層405d及第六阻擋層475b使用鈦、鎢、鉬、氮化鈦、氮化鉭等。另外，不侷限於此而使用至少一層以上的導電層構成源極電極層，即可。此外，較佳為由第五阻擋層405d構成氧化物半導體層403的側面的一部分。由此，可以保護氧化物半導體層403。此外，也可以由第六阻擋層475b覆蓋第五阻擋層405d和第三低電阻材料層405b的側面。
電晶體422的通道長度L取決於第四阻擋層475a和第六阻擋層475b之間的間隔，第四阻擋層475a和第六阻擋層475b之間的間隔以利用使用電子束的曝光(也稱為電子束曝光)來得到的抗蝕劑為掩模進行蝕刻而決定。藉由使用電子束精密地進行曝光、顯影實現精細的圖案，可以將第四阻擋層475a和第六阻擋層475b之間的間隔，
即，通道長度L設定為短於50nm，例如20nm或30nm。電子束的加速電壓越高，可以得到越微型的圖案。此外，作為電子束使用多波束來可以縮短每一個基板的處理時間。另外，至於決定通道長度L的區域之外，藉由使用光掩模的蝕刻形成第四阻擋層475a及第六阻擋層475b，即可。另外，第四阻擋層475a及第六阻擋層475b的厚度為5nm以上且30nm以下，較佳為5nm以上且10nm以下。此外，也可以藉由多種蝕刻，氧化物半導體層403的通道形成區域包括具有第一厚度的第一區域以及具有薄於第一厚度的第二厚度的第二區域。
注意，在基板400設置有半導體元件，在此為了簡化而省略。此外，在基板400上設置有佈線層474a、474b以及覆蓋佈線層474a、474b的基底絕緣層436，並且可以將其一部分成為記憶體結構的一種。
此外，絕緣層406較佳為包含過剩氧，且使用適當地設定PCVD法或其他濺射法中的成膜條件來包含多量的氧的SiOx膜或氧氮化矽膜。另外，為了使絕緣層包含更多量的過剩氧，藉由離子植入法、離子摻雜法或電漿處理適當地添加氧，即可。
此外，絕緣層407是抑制氧化物半導體層的氧的釋放的阻擋層(AlOx等)。氧化鋁膜(AlOx)的不使氫、水分等雜質和氧的兩者透過膜的遮斷效果(阻擋效果)高。因此，氧化鋁膜用作保護膜，其中在製程中及製造之後防止混入到氧化物半導體膜中的氫、水分等雜質以及從氧化物
半導體膜釋放的構成氧化物半導體的主要成分的氧。
在本實施方式中，參照圖19A至圖24B3說明半導體裝置及半導體裝置的製造方法的其他方式。另外，至於與圖18A和18B所示的符號相同的構成要素，可以適當地援用實施方式9的說明。
本實施方式的半導體裝置的電晶體是與實施方式9同樣的通道長度短於50nm的電晶體。例如，利用使用電子束的曝光形成光阻掩模，將該光阻掩模用作蝕刻掩模來形成源極電極及汲極電極，從而可以製造源極電極和汲極電極之間的間隔窄的電晶體。
首先，參照圖19A至19C說明本實施方式的半導體裝置的結構例子。圖19A是平面模式圖，圖19B是沿著圖19A的線A-A'(電晶體442的通道長度L方向)的剖面模式圖，圖19C是沿著圖19A的線B-B'(電晶體442的寬度方向)的剖面模式圖。另外，圖19A至19C包括與實際上的尺寸不同的構成要素。
圖19A至19C所示的電晶體442是底閘極結構的電晶體。圖19A至19C所示的包括電晶體442的半導體裝置在形成在基板400表面的基底絕緣層436上包括：埋入在絕緣層432中地設置的閘極電極層401；閘極電極層401上的閘極絕緣層402；閘極絕緣層402上的氧化物半導體層403；氧化物半導體層403上的導電層405A及導電層
405B；與導電層405A上接觸的導電層475A；與導電層405B上接觸的導電層475B；以及導電層405A、405B、475A、475B上的絕緣層406。
再者，下面說明各構成要素。
作為閘極電極層401，例如可以使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以上述金屬材料為主要成分的合金材料。此外，作為閘極電極層401可以使用以摻雜了磷等雜質元素的多晶矽層為代表的半導體層、矽化鎳等矽化層。此外，閘極電極層401可以採用單層結構或疊層結構。
另外，作為閘極電極層401，也可以使用氧化銦氧化錫、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、氧化銦氧化鋅以及添加有氧化矽的銦錫氧化物等導電材料的層。此外，閘極電極層401也可以採用上述導電材料的層與上述金屬材料的層的疊層結構。
如圖18A和18B所示的電晶體422那樣，也可以由第一阻擋層401a、第一低電阻材料層401b和第二阻擋層401c的疊層構成閘極電極層401。
作為基底絕緣層436及閘極絕緣層402，例如可以使用氧化矽層、氧化鎵層、氧化鋁層、氮化矽層、氧氮化矽層、氧氮化鋁層或氮氧化矽層形成。
此外，藉由作為基底絕緣層436及閘極絕緣層402使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、
添加有氮的矽酸鉿、鋁酸鉿(HfAlxOy(x>0，y>0))以及氧化鑭等high-k材料的層，可以降低閘極漏電流。而且，閘極絕緣層402可以為單層結構或疊層結構。
另外，較佳為對基底絕緣層436及閘極電極層401進行平坦化處理。
用於氧化物半導體層403的氧化物半導體是其能隙比矽寬的寬能隙半導體。
此外，氧化物半導體層403的厚度例如為1nm以上且30nm以下(較佳為5nm以上且10nm以下)。
另外，氧化物半導體層403的通道長度L方向上的寬度比閘極電極層401的通道長度L方向上的寬度寬。由此，可以容易從氧化物半導體層403的下面的絕緣層對氧化物半導體層供應氧。
此外，氧化物半導體層403的通道形成區域也可以包括具有第一厚度的第一區域以及具有薄於第一厚度的第二厚度的第二區域。
導電層405A和導電層475A是電晶體442的汲極電極層，導電層405B和導電層475B是電晶體442的源極電極層。
作為導電層405A及導電層405B，例如可以使用包含選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金屬層或以上述元素為成分的金屬氮化物層(氮化鈦層、氮化鉬層、氮化鎢層)等。此外，也可以在Al、Cu等的金屬層的下一側和上一側的一者或兩者層疊Ti、Mo、W等的高
熔點金屬層或它們的金屬氮化物層(氮化鈦層、氮化鉬層、氮化鎢層)。此外，作為用於源極電極層及汲極電極層的導電層，可以形成導電金屬氧化物。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2，縮寫為ITO)、氧化銦氧化鋅(In2O3-ZnO)或使上述金屬氧化物材料包含氧化矽的材料。
作為導電層475A及導電層475B，例如可以使用含有選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金屬層或以上述元素為成分的金屬氮化物層(氮化鈦層、氮化鉬層、氮化鎢層)等。此外，也可以採用在Al、Cu等的金屬層的下一側和上一側中的一者或兩者層疊Ti、Mo、W等的高熔點金屬層或它們的金屬氮化物層(氮化鈦層、氮化鉬層、氮化鎢層)的結構。另外，作為用於源極電極層及汲極電極層的導電層，也可以使用導電金屬氧化物形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2，縮寫為ITO)、氧化銦氧化鋅(In2O3-ZnO)或者在這些金屬氧化物材料中含有氧化矽的材料。
此外，如圖18A和18B所示的電晶體422那樣，也可以由第三阻擋層405c和第二低電阻材料層405a的疊層構成導電層405A，且由第四阻擋層475a構成導電層475A。此外，如圖18A和18B所示的電晶體422那樣，也可以由第五阻擋層405d和第三低電阻材料層405b的疊層構成導
電層405B，且由第六阻擋層475b構成導電層475B。
注意，雖然導電層475A及導電層475B比導電層405A及導電層405B薄，但是不侷限於此。由於導電層475A及導電層475B使用利用電子束曝光製造的光阻掩模形成，因此在製程上導電層475A及導電層475B較佳為較薄。此外，藉由將導電層405A及導電層405B形成得厚，可以減小源極電極及汲極電極的電阻。
此外，導電層475A和導電層475B之間的間隔比導電層405A和導電層405B之間的間隔窄。特別是，當導電層475A及導電層475B的電阻比導電層405A及導電層405B的電阻高時，藉由縮短導電層475A和導電層475B之間的間隔，可以減小源極電極、氧化物半導體層403和汲極電極之間的電阻。
此外，可以採用如圖18A和18B所示的電晶體422那樣的結構，即導電層475A覆蓋導電層405A的頂面及側面且導電層475B覆蓋導電層405B的頂面及側面的結構。由此，例如可以由導電層475A及導電層475B保護導電層405A及導電層405B。
此時，電晶體的通道長度L為導電層475A和導電層475B之間的間隔。通道長度L短，例如短於50nm。例如，將利用使用電子束的曝光形成的光阻掩模用作光阻掩模來縮短導電層475A和導電層475B之間的間隔，從而可以縮短通道長度L。
作為絕緣層406，例如可以使用氧化矽層、氧氮化矽
層、氧化鋁層、氧氮化鋁層、氧化鉿層、氧化鎵層、氮化矽層、氮化鋁層、氮氧化矽層、氮氧化鋁層等無機絕緣層的單層或疊層。
此外，也可以在絕緣層406上設置緻密性高的無機絕緣層。例如，如圖1A和1B所示的半導體裝置同樣，藉由濺射法在絕緣層406上形成成為絕緣層407的氧化鋁層。藉由使氧化鋁層具有高密度(層密度為3.2g/cm3以上，較佳為3.6g/cm3以上)，可以使電晶體442的電特性穩定。
可以用作設置在電晶體442上的絕緣層的氧化鋁層的不使氫、水分等雜質和氧的兩者透過膜的遮斷效果(阻擋效果)高。
因此，氧化鋁層在製程中及製造之後用作保護層，其中防止成為變動的主要原因的氫、水分等的雜質混入到氧化物半導體層403中並防止構成氧化物半導體的主要材料的氧從氧化物半導體層403釋放。
此外，為了降低起因於電晶體442的表面凹凸，也可以形成平坦化絕緣層作為絕緣層406的一個層。作為平坦化絕緣層，可以使用聚醯亞胺樹脂、丙烯酸樹脂、苯並環丁烯類樹脂等有機材料。此外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等的層。另外，也可以層疊多個由上述材料形成的絕緣層來形成平坦化絕緣層。
接著，作為本實施方式的半導體裝置的製造方法例子，參照圖20A1至圖24B3說明圖19A至19C所示的半
導體裝置的製造方法。圖20A1至圖24B3的各個示出沿著線A-A'的剖面模式圖、沿著線B-B'的剖面模式圖以及平面模式圖。另外，圖20A1至圖24B3包括與實際上的尺寸不同的構成要素。
首先，準備基板400，在基板400上形成基底絕緣層436，且在基底絕緣層436上形成閘極電極層401(參照圖20A1至20A3)。
例如，藉由濺射法形成可以用作閘極電極層401的材料的導電膜，對該導電膜的一部分選擇性地進行蝕刻，來形成閘極電極層401。另外，作為蝕刻，可以使用乾蝕刻和濕蝕刻中的一者或兩者。此外，此時，藉由進行將閘極電極層401暴露於草酸或稀氫氟酸等或對閘極電極層401進行等離子處理(N2O處理等)，也可以去除閘極電極層401的表面的雜質。
此外，也可以在形成閘極電極層401之後對基板400及閘極電極層401進行加熱處理。
接著，在基底絕緣層436及閘極電極層401上形成絕緣層432，進行平坦化處理，使閘極電極層401露出，且使基底絕緣層436及閘極電極層401為平坦(參照圖20B1至20B3)。
例如，可以使用PCVD法形成能夠應用於基底絕緣層436的材料的膜來形成基底絕緣層436。此外，也可以藉由濺射法形成基底絕緣層436。
此外，作為平坦化處理，例如可以舉出CMP處理
等。
接著，在閘極電極層401上形成閘極絕緣層402，且在閘極絕緣層402上形成氧化物半導體層403。
例如，可以藉由PCVD法形成能夠應用於閘極絕緣層402的材料的膜來形成閘極絕緣層402。
另外，在形成氧化物半導體層403之前進行加熱處理來進行閘極絕緣層402的脫水化或脫氫化。例如，也可以進行350℃以上且450℃以下的加熱處理。
此外，也可以對被脫水化或被脫氫化的閘極絕緣層402進行氧摻雜處理，對閘極絕緣層402供應氧，且使閘極絕緣層402中或閘極絕緣層402和該剖面附近包含過剩的氧。藉由在進行脫水化或脫氫化之後對閘極絕緣層402供應氧，可以抑制氧的釋放並提高閘極絕緣層402的氧濃度。
再者，例如藉由以成膜時包含多量的氧的條件(例如，在氧比例為100%的氛圍下藉由濺射法進行成膜等)形成氧化物半導體膜，可以形成氧化物半導體層403。上述氧化物半導體膜較佳是包含多量的氧(較佳為包含對於在氧化物半導體處於結晶狀態下的化學計量組成，氧含量過剩的區域)的膜。
此外，作為當形成氧化物半導體膜時使用的濺射氣體，較佳為使用氫、水、羥基或氫化物等雜質被去除的高純度氣體。
此外，在保持為減壓狀態的沉積室中保持基板400。
然後，邊去除殘留在沉積室內的水分邊引入去除了氫及水分的濺射氣體並使用上述靶材在基板400上形成氧化物半導體膜。較佳為使用吸附型真空泵，例如，低溫泵、離子泵、鈦昇華泵來去除殘留在沉積室內的水分。另外，作為排氣裝置，也可以使用配備有冷阱的渦輪分子泵。因為在使用低溫泵進行排氣的沉積室中，例如對氫(氫原子)、水(H2O)等包含氫(氫原子)的化合物(更佳的是，還對包含碳原子的化合物)等進行排氣，所以可以降低在該沉積室中形成的氧化物半導體膜所包含的雜質的濃度。
此外，也可以以不使閘極絕緣層402暴露於大氣的方式連續地形成閘極絕緣層402及氧化物半導體膜。藉由較佳為以不使閘極絕緣層402暴露於大氣的方式連續地形成閘極絕緣層402及氧化物半導體膜，可以防止氫、水分等雜質吸附到閘極絕緣層402的表面。
此外，在與氧化物半導體層403接觸的閘極絕緣層402包含多量的氧的情況下，可以從閘極絕緣層402對氧化物半導體層403供應氧。
再者，也可以在使氧化物半導體層403和閘極絕緣層402接觸的狀態下進行加熱處理。藉由加熱處理可以有效地從閘極絕緣層402對氧化物半導體層403供應氧，所以是較佳的。
另外，當在氧化物半導體膜被加工為島狀之前進行用來從閘極絕緣層402到氧化物半導體層403供應氧的加熱處理時，可以防止包含在閘極絕緣層402中的氧因加熱處
理而釋放。
例如，以350℃以上且低於基板的應變點的溫度，較佳為以350℃以上且450℃以下的溫度進行加熱處理。再者，也可以在之後的製程中進行加熱處理。此時，用於加熱處理的加熱處理裝置例如可以使用電爐或者藉由來自電阻發熱體等的發熱體的熱傳導或熱輻射對物體進行加熱的裝置。例如，可以使用諸如GRTA(Gas Rapid Thermal Annealing：氣體快速熱退火)裝置或LRTA(Lamp Rapid Thermal Annealing：燈快速熱退火)裝置等的RTA(Rapid Thermal Annealing：快速熱退火)裝置。
此外，在進行上述加熱處理之後，在維持其加熱溫度的同時或在進行從其加熱溫度的降溫的過程中，也可以對與進行該加熱處理的爐相同的爐中引入高純度的氧氣體、高純度的N2O氣體或超乾燥空氣(露點為-40℃以下，較佳為-60℃以下的氛圍)。此時，較佳為氧氣體或N2O氣體不包含水、氫等。此外，較佳為將引入到加熱處理裝置中的氧氣體或N2O氣體的純度設定為6N以上，較佳為設定為7N以上，即，將氧氣體或N2O氣體中的雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下。由於氧氣體或N2O氣體的作用而氧化物半導體層被供應氧，從而可以降低起因於氧化物半導體層中的氧缺乏的缺陷。另外，也可以在進行上述加熱處理時引入上述高純度的氧氣體、高純度的N2O氣體或超乾燥氣體。
再者，進行氧摻雜來對氧化物半導體層403摻雜氧
451(參照圖20C1至20C3)。
例如，可以使用離子植入法、離子摻雜法、電漿浸沒離子植入法、電漿處理等摻雜氧451(氧自由基、氧原子、氧分子、臭氧、氧離子(氧分子離子)及/或氧離子簇)。此外，作為離子植入法也可以採用氣體簇離子束。
藉由對氧化物半導體層403供應氧，可以填補氧化物半導體層403中的氧缺陷。
接著，藉由光微影製程對氧化物半導體層403進行加工，形成島狀的氧化物半導體層403(參照圖21A1至21A3)。
此外，也可以藉由噴墨法形成用來形成島狀的氧化物半導體層403的光阻掩模。因為當藉由噴墨法形成光阻掩模時不使用光掩模，所以可以減少製造成本。
另外，當形成氧化物半導體層403時，可以採用乾蝕刻和濕蝕刻中的一者或兩者。例如，作為用於氧化物半導體層403的濕蝕刻的蝕刻劑，可以使用混合磷酸、醋酸和硝酸的溶液等。此外，還可以使用ITO-07N(由日本關東化學株式會社製造)。另外，也可以藉由利用ICP蝕刻法的乾蝕刻進行蝕刻加工。
接著，在閘極電極層401、閘極絕緣層402及氧化物半導體層403上形成導電膜452(參照圖21B1至21B3)。
例如，也可以藉由利用濺射法等形成能夠應用於導電層405A及導電層405B的材料的膜，形成導電膜452。
接著，在導電膜452的一部分上藉由光微影法形成光阻掩模453(參照圖21C1至21C3)。
接著，以光阻掩模453為掩模對導電膜452選擇性地進行蝕刻，來形成導電層405A及導電層405B(參照圖22A1至22A3)。此時，導電層405A和導電層405B之間的間隔取決於在上述光阻掩模453的形成時使用的光掩模。另外，此時氧化物半導體層403較佳為不被蝕刻，但是也可以氧化物半導體層403的一部分被蝕刻而形成具有第一厚度的第一區域。此外，如果此時雜質附著到氧化物半導體層403的表面，則較佳為藉由將氧化物半導體層403暴露於草酸、稀氫氟酸等或進行電漿處理(N2O電漿處理等)去除氧化物半導體層403的表面上的雜質。
接著，形成覆蓋導電層405A及導電層405B的導電膜454(參照圖22B1至22B3)。
例如，藉由濺射法等形成能夠應用於導電層475A及導電層475B的材料的膜來形成導電膜454。
接著，在導電膜475上形成抗蝕劑，並對該抗蝕劑進行使用電子束的曝光來形成光阻掩模455(參照圖22C1至22C3)。如圖22C1至22C3所示，光阻掩模455具有狹縫(或狹縫狀的溝槽)。另外，如實施方式3所示，光阻掩模455也可以具有圓圈形的溝槽。
作為抗蝕劑材料，例如可以使用矽氧烷類抗蝕劑或聚苯乙烯類抗蝕劑等。另外，因為所製造的圖案的寬度窄，所以與負型抗蝕劑相比，使用正型抗蝕劑是較佳的。此
外，抗蝕劑材料的厚度與所製造的圖案的寬度之間的比例如較佳為滿足1：1至1：2的關係。例如，當圖案的寬度為30nm時，可以將抗蝕劑的厚度設定為30nm。
此外，在進行使用電子束的曝光時，光阻掩模455較佳為比光阻掩模453薄。當將光阻掩模455形成得薄時，較佳為儘量使被形成面的凹凸為平坦。在本實施方式的半導體裝置的製造方法中，因為藉由對閘極電極層401及基底絕緣層436進行平坦化處理，減少閘極電極層401和絕緣層432所產生的凹凸，所以可以將光阻掩模形成得薄。由此，可以精密地進行使用電子束的曝光。
此時，在能夠照射電子束的電子束寫入裝置中，例如加速電壓較佳為5kV至50kV。此外，電流強度較佳為5×10-12A至1×10-11A。最小光束徑較佳為2nm以下。能夠製造的圖案的最小線寬度較佳為8nm以下。
根據上述條件，例如可以將圖案的寬度設定為30nm以下，較佳為20nm以下，更佳為8nm以下。
接著，以光阻掩模455為掩模對導電膜454選擇性地進行蝕刻，來在形成通道長度的區域形成開口部(參照圖23A1至23A3)。另外，此時氧化物半導體層403較佳為不被蝕刻，但是也可以氧化物半導體層403的一部分被蝕刻而形成具有比第一厚度薄的第二厚度的第二區域。此外，如果此時雜質附著到氧化物半導體層403的表面，則較佳為藉由將氧化物半導體層403暴露於草酸、稀氫氟酸等或進行電漿處理(N2O電漿處理等)去除氧化物半導體
層403的表面上的雜質。
此外，較佳為採用薄的光阻掩模455和導電膜454的蝕刻率高的蝕刻條件。例如，較佳的是，當進行乾蝕刻時，作為蝕刻氣體使用Cl2和HBr的混合氣體，且使HBr的流量高於Cl2的流量。例如，較佳為採用Cl2：HBr=20：80的流量比。此外，在利用感應耦合電漿的蝕刻(也稱為ICP蝕刻)的情況下，當ICP功率為500W時將偏壓功率設定為30W至40W以下，從而可以增高光阻掩模455和導電膜454之間的選擇比。
接著，藉由光微影法在導電膜454上形成光阻掩模456(參照圖23B1至23B3)。此時，較佳為由光阻掩模456使氧化物半導體層403露出。此外，在通道寬度方向上，還可以在導電膜454上形成光阻掩模456。
接著，以光阻掩模456為掩模對導電膜454選擇性地進行蝕刻，來形成導電層475A及導電層475B(參照圖24A1至24A3)。此時，導電層475A和導電層475B之間的間隔取決於在上述光阻掩模455的形成時使用的使用電子束的曝光。
例如，可以藉由乾蝕刻對導電膜454進行蝕刻。
接著，在氧化物半導體層403、導電層405A和405B以及導電層475A和475B上形成絕緣層406(參照圖24B1至24B3)。
例如，藉由PCVD法形成能夠用於絕緣層406的材料的膜，可以形成絕緣層406。另外，也可以藉由濺射法形
成絕緣層406。
此外，也可以對絕緣層406進行氧摻雜。例如，也可以進行與對上述閘極絕緣層402或氧化物半導體層403的氧摻雜同樣的處理。
再者，也可以在形成絕緣層406之後進行加熱處理。例如，在氮氛圍下以250℃進行1小時的加熱處理。
藉由上述步驟，可以製造電晶體442。此時，所製造的電晶體442的通道長度L短，即短於50nm。
此外，藉由將進行脫水化或脫氫化，供應氧且進行高度純化的氧化物半導體層用於電晶體442，可以將氧化物半導體層的載流子密度設定為低於1×1014/cm3，較佳為1×1012/cm3，更佳為1×1011/cm3。此時，較佳的是，通道長度為50nm，每通道寬度為1μm的電晶體的截止電流為10aA(1×10-17A)以下，更佳為1aA(1×10-18A)以下、10zA(1×10-20A)以下、1zA(1×10-21A)以下或100yA(1×10-22A)以下。電晶體的截止電流越低越佳，且電晶體的截止電流的下限值估計大約為10-30A/μm。
此外，也可以在製造電晶體442之後進行加熱處理。此時，也可以進行多次加熱處理。
以上是本實施方式的半導體裝置的製造方法。
如參照圖19A至圖24B3說明那樣，在本實施方式的半導體裝置的一個例子中，由多個導電層的疊層形成用作源極電極或汲極電極的導電層，採用利用使用電子束的曝光形成的光阻掩模選擇性地進行蝕刻，從而可以縮短所形
成的導電層的間隔以及通道長度方向上的寬度。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
在本實施方式中，參照圖式說明如下半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用實施方式9及實施方式10所示的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。圖25A示出半導體裝置的剖面圖，圖25B示出半導體裝置的電路圖。
另外，由於除了電晶體結構不同的點之外，本實施方式的半導體裝置與實施方式4同一，所以省略詳細說明。圖25A和25B所示的半導體裝置在其下部具有使用第一半導體材料的電晶體3200，並在其上部具有使用第二半導體材料的電晶體3202。電晶體3202的源極電極層和汲極電極層中的一方藉由設置在閘極絕緣層的開口與電極3208電連接，電極3208與電晶體3200的閘極電極層電連接。電極3208包括導電層3208a、導電層3208b及導電層3208c，各導電層可以藉由與電晶體3202的閘極電極層相同的製程製造。電晶體3202是應用實施方式9所示的電晶體422的結構的例子。
在本實施方式所示的半導體裝置中，藉由使用將氧化物半導體用於通道形成區域的截止電流極少的電晶體，可
以極長期地保持儲存資料。就是說，因為不需要進行更新工作或者可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供應(注意，較佳為固定電位)，也可以長期間地保持儲存資料。
另外，在本實施方式所示的半導體裝置中，資訊的寫入時不需要高電壓，而且也沒有元件退化的問題。例如，不像習知的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣膜的劣化等的問題。就是說，在根據所公開的發明的半導體裝置中，對習知的非揮發性記憶體的問題的能夠重寫的次數沒有限制，而顯著提高可靠性。再者，根據電晶體的導通狀態或截止狀態而進行資訊的寫入，而可以容易實現高速工作。
如上所述，可以提供實現微型化及高集體化且賦予了高電特性的半導體裝置以及該半導體裝置的製造方法。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
在本實施方式中，說明與實施方式11不同的記憶體裝置的結構的一個方式。圖9是記憶體裝置的透視圖，且在實施方式5中對其說明而在此省略詳細的說明。圖9所示的記憶體裝置在上部包括：多層的記憶單元陣列，該記憶單元陣列包括用作儲存電路的多個記憶單元；且在下部
包括用來使記憶單元陣列工作而需要的邏輯電路3004。
圖26示出圖9所示的記憶體裝置的部分擴大圖。在圖26中示出邏輯電路3004、記憶單元陣列3400a及記憶單元陣列3400b，典型地示出記憶單元陣列3400a或記憶單元陣列3400b所包括的多個記憶單元中的記憶單元3170a及記憶單元3170b。作為記憶單元3170a及記憶單元3170b，例如也可以採用與在上述實施方式中說明的電路結構同樣的結構。
另外，典型地示出包含在記憶單元3170a中的電晶體3171a。使用與電晶體3171a的閘極電極層相同的層形成的由導電層3501a1、3501a2、3501a3構成的電極藉由電極3502a與電極3003a電連接。此外，佈線3100a可以藉由電極3503a與使用與電晶體3171a的閘極電極層相同的層形成的由導電層3501b1、3501b2、3501b3構成的電極電連接。由此，可以將佈線3100a及電極3303電連接到電晶體3171a的源極電極層或汲極電極層。此外，由導電層3501b1、3501b2、3501b3構成的電極可以藉由電晶體3171a的源極電極層或汲極電極層以及電極3502b與電極3003b電連接。典型地示出包含在記憶單元3170b中的電晶體3171b。形成在與電晶體3171b的閘極電極層相同的層中的由導電層3501c1、3501c2、3501c3構成的電極藉由電極3502c與電極3003c電連接。電晶體3171a及電晶體3171b在氧化物半導體層中具有通道形成區域。因為通道形成區域形成在氧化物半導體層中的電晶體的結構與實
施方式9及實施方式10所述的結構同樣，所以省略其說明。
此外，圖26示出在形成有電晶體3171a的層與形成有電晶體3001的層之間形成有兩個佈線層，即形成有佈線3100a的佈線層和形成有佈線3100b的佈線層的結構，但是本發明不侷限於此。可以在形成有電晶體3171a的層與形成有電晶體3001的層之間形成有一個佈線層或三個以上的佈線層。
另外，圖26示出在形成有電晶體3171b的層與形成有電晶體3171a的層之間形成有兩個佈線層，即形成有佈線3100c的佈線層和形成有佈線3100d的佈線層的結構，但是本發明不侷限於此。可以在形成有電晶體3171b的層與形成有電晶體3171a的層之間形成有一個佈線層，或三個以上的佈線層。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣層
403‧‧‧氧化物半導體層
404‧‧‧導電膜
405‧‧‧導電膜
405A‧‧‧導電層
405B‧‧‧導電層
405a‧‧‧低電阻材料層
405b‧‧‧低電阻材料層
405c‧‧‧阻擋層
405d‧‧‧阻擋層
406‧‧‧絕緣層
407‧‧‧絕緣層
420‧‧‧電晶體
422‧‧‧電晶體
430‧‧‧電容器
431‧‧‧電晶體
432‧‧‧絕緣層
436‧‧‧基底絕緣層
440‧‧‧電晶體
441‧‧‧氧化物半導體膜
442‧‧‧電晶體
451‧‧‧氧
452‧‧‧導電膜
453‧‧‧光阻掩模
455‧‧‧光阻掩模
456‧‧‧光阻掩模
457‧‧‧光阻掩模
460‧‧‧電晶體
474a‧‧‧佈線層
474b‧‧‧佈線層
475‧‧‧導電膜
475A‧‧‧導電層
475B‧‧‧導電層
475a‧‧‧阻擋層
475b‧‧‧阻擋層
503‧‧‧氧化物半導體層
505a‧‧‧低電阻材料層
505b‧‧‧低電阻材料層
575a‧‧‧阻擋層
575b‧‧‧阻擋層
585a‧‧‧佈線層
585b‧‧‧佈線層
3000‧‧‧基板
3001‧‧‧電晶體
3003a‧‧‧電極
3003b‧‧‧電極
3003c‧‧‧電極
3004‧‧‧邏輯電路
3100a‧‧‧佈線
3100b‧‧‧佈線
3100c‧‧‧佈線
3100d‧‧‧佈線
3106‧‧‧元件隔離絕緣層
3140a‧‧‧絕緣膜
3140b‧‧‧絕緣膜
3141a‧‧‧絕緣膜
3141b‧‧‧絕緣膜
3142a‧‧‧絕緣膜
3142b‧‧‧絕緣膜
3170a‧‧‧記憶單元
3170b‧‧‧記憶單元
3171a‧‧‧電晶體
3171b‧‧‧電晶體
3200‧‧‧電晶體
3202‧‧‧電晶體
3204‧‧‧電容元件
3208‧‧‧電極
3210a‧‧‧導電層
3210b‧‧‧導電層
3212‧‧‧電極
3216‧‧‧佈線
3220‧‧‧絕緣層
3222‧‧‧絕緣層
3224‧‧‧絕緣層
3303‧‧‧電極
3400a‧‧‧記憶單元陣列
3400b‧‧‧記憶單元陣列
3400n‧‧‧記憶單元陣列
3501a‧‧‧電極
3501b‧‧‧電極
3501c‧‧‧電極
3502a‧‧‧電極
3502b‧‧‧電極
3502c‧‧‧電極
3503a‧‧‧電極
3503b‧‧‧電極
3505‧‧‧電極
9033‧‧‧卡子
9034‧‧‧顯示模式切換開關
9035‧‧‧電源開關
9036‧‧‧省電模式切換開關
9038‧‧‧操作開關
9630‧‧‧外殼
9631‧‧‧顯示部
9631a‧‧‧顯示部
9631b‧‧‧顯示部
9632a‧‧‧區域
9632b‧‧‧區域
9633‧‧‧太陽能電池
9634‧‧‧充放電控制電路
9635‧‧‧電池
9636‧‧‧DCDC轉換器
9637‧‧‧轉換器
9638‧‧‧操作鍵
9639‧‧‧按鈕
在圖式中：圖1A和1B是示出本發明的一個方式的剖面圖及俯視圖；圖2是示出本發明的一個方式的等效電路圖；圖3A至3C是示出本發明的一個方式的半導體裝置的俯視圖及剖面圖；
圖4A1至4A3、圖4B1至4B3以及圖4C1至4C3是說明本發明的一個方式的半導體裝置的製造方法的圖；圖5A1至5A3、圖5B1至5B3以及圖5C1至5C3是說明本發明的一個方式的半導體裝置的製造方法的圖；圖6A1至6A3、圖6B1至6B3以及圖6C1至6C3是說明本發明的一個方式的半導體裝置的製造方法的圖；圖7A1至7A3、圖7B1至7B3以及圖7C1至7C3是說明本發明的一個方式的半導體裝置的製造方法的圖；圖8A和8B是示出半導體裝置的一個方式的剖面圖及電路圖；圖9是示出半導體裝置的一個方式的透視圖；圖10是示出半導體裝置的一個方式的剖面圖；圖11A至11C是示出本發明的一個方式的電子裝置的圖；圖12A至12C是說明本發明的一個方式的半導體裝置的製造方法的圖；圖13A至13C是本發明的一個方式的半導體裝置的剖面圖及俯視圖；圖14是本發明的一個方式的半導體裝置的俯視圖；圖15A至15C是本發明的一個方式的半導體裝置的俯視圖及剖面圖；圖16A1、16A2以及16A3是說明本發明的一個方式的半導體裝置的製造方法的圖；圖17A1至17A3、圖17B1至17B3以及圖17C1至
17C3是說明本發明的一個方式的半導體裝置的製造方法的圖；圖18A和18B是示出本發明的一個方式的剖面圖及俯視圖；圖19A至19C是本發明的一個方式的半導體裝置的俯視圖及剖面圖；圖20A1至20A3、圖20B1至20B3以及圖20C1至20C3是說明本發明的一個方式的半導體裝置的製造方法的圖；圖21A1至21A3、圖21B1至21B3以及圖21C1至21C3是說明本發明的一個方式的半導體裝置的製造方法的圖；圖22A1至22A3、圖22B1至22B3以及圖22C1至22C3是說明本發明的一個方式的半導體裝置的製造方法的圖；圖23A1至23A3以及圖23B1至23B3是說明本發明的一個方式的半導體裝置的製造方法的圖；圖24A1至24A3以及圖24B1至24B3是說明本發明的一個方式的半導體裝置的製造方法的圖；圖25A和25B是示出半導體裝置的一個方式的剖面圖及電路圖；圖26是示出半導體裝置的一個方式的剖面圖。
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣層
403‧‧‧氧化物半導體層
405a‧‧‧低電阻材料層
405b‧‧‧低電阻材料層
405c‧‧‧阻擋層
405d‧‧‧阻擋層
406‧‧‧絕緣層
407‧‧‧絕緣層
420‧‧‧電晶體
436‧‧‧基底絕緣層
474a‧‧‧佈線層
474b‧‧‧佈線層
Claims (20)
- 一種半導體裝置，包括：半導體基板上的閘極電極層；在該閘極電極層上並與該閘極電極層重疊的氧化物半導體層；該氧化物半導體層上的第一導電層；該氧化物半導體層上的第二導電層；在該第一導電層上並與其接觸的第三導電層；在該第二導電層上並與其接觸的第四導電層；以及在該第三導電層及該第四導電層上並與其接觸且與該氧化物半導體層部分地接觸的絕緣層，其中，該第三導電層和該第四導電層之間的間隔比該第一導電層和該第二導電層之間的間隔窄，該第一導電層及該第三導電層是源極電極，並且，該第二導電層及該第四導電層是汲極電極。
- 根據申請專利範圍第1項之半導體裝置，其中該第一導電層的頂面及側面被該第三導電層覆蓋。
- 根據申請專利範圍第1項之半導體裝置，其中該第三導電層及該第四導電層薄於該第一導電層及該第二導電層。
- 根據申請專利範圍第1項之半導體裝置，其中該第一導電層和該第二導電層都是多個導電層的疊層。
- 根據申請專利範圍第1項之半導體裝置，其中該第四導電層在該第三導電層和該第四導電層之間有該間隔地 圍繞該第三導電層。
- 根據申請專利範圍第5項之半導體裝置，其中該第三導電層的外周和該第四導電層的內周都是曲線。
- 根據申請專利範圍第5項之半導體裝置，其中該第三導電層的外周和該第四導電層的內周都是圓形，並且該第三導電層和該第四導電層之間的該間隔是環形。
- 根據申請專利範圍第1項之半導體裝置，其中以第一圖案寬度形成該第一導電層和該第二導電層，且以第二圖案寬度形成該第三導電層和該第四導電層，並且該第一圖案寬度窄於該第二圖案寬度。
- 一種半導體裝置的製造方法，包括如下步驟：在閘極電極層上形成閘極絕緣層；在該閘極絕緣層上形成氧化物半導體層；在該氧化物半導體層上並與其接觸地形成第一導電膜；使用光微影在該第一導電膜上形成第一光阻掩模；藉由使用該第一光阻掩模選擇性地蝕刻該第一導電膜，在該氧化物半導體層上形成第一導電層及第二導電層；在該第一導電層及該第二導電層上形成第二導電膜；藉由進行電子束曝光在該第二導電膜上形成第二光阻 掩模；以及藉由使用該第二光阻掩模選擇性地蝕刻該第二導電膜，在該第一導電層上並與其接觸地形成第三導電層，且在該第二導電層上並與其接觸地形成第四導電層。
- 根據申請專利範圍第9項之半導體裝置的製造方法，其中該氧化物半導體層的通道長度方向上的寬度寬於該閘極電極層的該通道長度方向司機阿明海的寬度。
- 根據申請專利範圍第9項之半導體裝置的製造方法，其中使用該電子束曝光決定該第三導電層和該第四導電層之間的該間隔，並且使用光掩模決定該第一導電層和該第二導電層之間的該間隔。
- 根據申請專利範圍第9項之半導體裝置的製造方法，其中該半導體裝置的通道長度與該第三導電層和該第四導電層之間的該間隔相等。
- 根據申請專利範圍第9項之半導體裝置的製造方法，其中該第二光阻掩模具有狹縫狀的溝槽。
- 根據申請專利範圍第9項之半導體裝置的製造方法，其中該第二光阻掩模具有圓圈形的溝槽。
- 一種半導體裝置的製造方法，包括如下步驟：在閘極電極層上形成閘極絕緣層；在該閘極絕緣層上形成氧化物半導體層；在該氧化物半導體層上並與其接觸地形成第一導電 膜；藉由進行電子束曝光在該第一導電膜上形成第一光阻掩模；藉由使用該第一光阻掩模選擇性地蝕刻該第一導電膜，在該氧化物半導體層上形成第一導電層及第二導電層；在該第一導電層及該第二導電層上形成第二導電膜；使用光微影在該第二導電膜上形成第二光阻掩模；以及藉由使用該第二光阻掩模選擇性地蝕刻該第二導電膜，在該第一導電層上並與其接觸地形成第三導電層，且在該第二導電層上並與其接觸地形成第四導電層。
- 根據申請專利範圍第15項之半導體裝置的製造方法，其中該氧化物半導體層的通道長度方向中的寬度寬於該閘極電極層的通道長度方向中的寬度。
- 根據申請專利範圍第15項之半導體裝置的製造方法，其中使用該電子束曝光決定該第三導電層和該第四導電層之間的該間隔，並且使用光掩模決定該第一導電層和該第二導電層之間的該間隔。
- 根據申請專利範圍第15項之半導體裝置的製造方法，其中該光阻掩模中的溝槽的區域是該第一光阻掩模的整個區域中的5%以下。
- 根據申請專利範圍第15項之半導體裝置的製造方法，其中該第二光阻掩模具有狹縫狀的溝槽。
- 根據申請專利範圍第15項之半導體裝置的製造方法，其中該第二光阻掩模具有圓圈形的溝槽。
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