JP5960430B2 - 半導体装置の作製方法 - Google Patents

Description

半導体装置及び半導体装置の作製方法に関する。酸化物半導体を用いた半導体装置に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。

例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物半導体を用いたトランジスタが開示されている（特許文献１参照）。

酸化物半導体を用いたトランジスタにおいて、動作の高速化、低消費電力化、高集積化を達成するためにはトランジスタの微細化が必須である。特に、半導体装置の高速化のためには、チャネル長を短くする必要がある。

例えば、非特許文献１にアモルファス構造のＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタのチャネル長が５０ｎｍであることが開示されている。

特開２００６−１６５５２８号広報

Ｉｈｕｎ Ｓｏｎｇ ｅｔ ａｌ．、「Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｇａｌｌｉｕｍ−Ｉｎｄｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ ｆｏｒ Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｓｔａｃｋｉｎｇ Ｍｅｍｏｒｙ」 ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯＬ．２９ Ｎｏ．６，Ｊｕｎｅ ２００８、ｐ．５４９−５５２

動作の高速化、低消費電力化、高集積化を達成し、電気的特性に優れた微細なトランジスタを、高信頼性で歩留まりよく作製することは、製品化に向けて重要な事項である。

したがって、本発明の一態様は、信頼性が高く電気的特性に優れた半導体装置を提供することを目的の一とする。該半導体装置を歩留まりよく作製することを目的の一とする。

酸化物半導体層を用いたトランジスタが、ゲート電極層上のゲート絶縁層と、ゲート絶縁層上の酸化物半導体層と、酸化物半導体層上の第１のソース電極層及び第１のドレイン電極層と、第１のソース電極層及び第１のドレイン電極層の端部を覆い、酸化物半導体層と接する絶縁層と、絶縁層の側面と接し、第１のソース電極層及び第１のドレイン電極層とそれぞれ接する第２のソース電極層及び第２のドレイン電極層と、を有する。

第１のソース電極層及び第１のドレイン電極層は電子ビームを用いた露光によって得られるレジストをマスクとしたエッチングによって作製する。電子ビームを用いた露光によって得られるレジストをマスクとしたエッチングによって第１のソース電極層及び第１のドレイン電極層の間隔を決定するため、精密に露光、現像を行い、精細なパターンを実現することができる。したがって、第１のソース電極層及び第１のドレイン電極層の間隔によって決定される、トランジスタのチャネル長を精細にすることができる。

第１のソース電極層及び第１のドレイン電極層の端部を覆うように絶縁層を設けるため、第１のソース電極層及び第１のドレイン電極層の間の酸化物半導体層が保護され、後の形成工程等によってダメージを受けることがない。

第２のソース電極層及び第２のドレイン電極層の形成は、酸化物半導体層、第１のソース電極層、第１のドレイン電極及び絶縁層を覆うように導電膜及び層間絶縁膜を積層し、層間絶縁膜及び導電膜を切削（研削、研磨）することにより絶縁層上の導電膜を除去して第２のソース電極層及び第２のドレイン電極層を形成する。切削方法としては、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を好適に用いることができる。

第２のソース電極層及び第２のドレイン電極層の形成工程において、レジストマスクを用いたエッチング工程を用いる必要がないため、精密な加工を正確に行うことができ、第１のソース電極層及び第１のドレイン電極層の間の酸化物半導体層にダメージを与えることもない。

絶縁層をマスクとして、酸化物半導体層に不純物元素を導入することで、酸化物半導体層に一対の低抵抗領域を形成することができる。一対の低抵抗領域は、それぞれソース領域及びドレイン領域として機能するため、酸化物半導体層と第１のソース電極層及び第１のドレイン電極層とのコンタクト抵抗が低減され、半導体装置のオン特性が向上する。

したがって、本発明の一態様は、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電膜を形成し、第１の導電膜上にポジ型のレジストを形成し、レジストに電子ビームを用いた露光を行った後、第１の導電膜をエッチングして第１のソース電極層及び第１のドレイン電極層を形成し、酸化物半導体層と接し、第１のソース電極層及び第２のドレイン電極層の端部を覆う絶縁層を形成し、絶縁層をマスクとして酸化物半導体層に不純物元素を添加し、酸化物半導体層に一対の低抵抗領域を自己整合的に形成し、第１のソース電極層、第１のドレイン電極層及び絶縁層上に第２の導電膜を形成し、第２の導電膜上に層間絶縁層を形成し、第２の導電膜及び層間絶縁層を、絶縁層の上面が露出するまで除去して、第２のソース電極層及び第２のドレイン電極層を形成する半導体装置の作製方法である。

第１のソース電極層及び第１のドレイン電極層のエッチングに用いるレジストは、電子ビームを用いた露光によって作製するため、膜厚が薄い方が好ましく、例えば、３０ｎｍ以下であるとよい。

ゲート絶縁層は平坦化処理されていることが好ましい。ゲート絶縁層が平坦化処理されることによって、酸化物半導体層、第１のソース電極層及び第１のドレイン電極層の被形成面の凹凸が低減される。したがって、電子ビームを用いた露光で形成するレジストの段差被覆性がよく、歩留まりのよい半導体装置を提供することができる。

ゲート絶縁層を平坦化するためには、ゲート電極層を下地絶縁層中に埋め込み、ゲート絶縁層上面の少なくとも一部を下地絶縁層から露出させ、ゲート電極層及び下地絶縁層上にゲート絶縁層を設ける構成としてもよい。

第２の導電膜及び層間絶縁層の除去には化学的機械研磨を好適に用いることができる。

本発明の一態様の半導体装置は、ゲート電極層と、ゲート電極層上のゲート絶縁層と、ゲート絶縁層上の一対の低抵抗領域を含む酸化物半導体層と、酸化物半導体層上の第１のソース電極層及び第１のドレイン電極層と、酸化物半導体層と接し、第１のソース電極層及び第１のドレイン電極層の端部を覆う絶縁層と、絶縁層の側面に接し、それぞれ第１のソース電極層及び第１のドレイン電極層と接する第２のソース電極層及び第２のドレイン電極層と、第２のソース電極層及び第２のドレイン電極層上の層間絶縁層と、を有し、第１のソース電極層及び第１のドレイン電極層の間隔は、電子ビームを用いた露光によって得られるマスクを用いたエッチングによって決定され、第２のソース電極層及び第２のドレイン電極層の間隔よりも小さい半導体装置である。

第１のソース電極層及び第１のドレイン電極層の膜厚は、電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングを行うため、薄い方が好ましい。したがって、第１のソース電極層及び第１のドレイン電極層の膜厚は、５ｎｍ以上３０ｎｍ以下であることが製造工程上好ましい。第２のソース電極層及び第２のドレイン電極層は、ソース電極層及びドレイン電極層の抵抗を小さくするため、膜厚を大きくすることが好ましい。例えば、第２のソース電極層及び第２のドレイン電極層の膜厚は８０ｎｍ以上１００ｎｍ以下であると好適である。

本発明の一態様によって、微細化され、電気的特性に優れた半導体装置を提供することができる。該半導体装置の信頼性を向上することができる。該半導体装置を歩留まりよく作製することができる。

本発明の一態様を示す断面図及び上面図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の上面図及び断面図。 半導体装置の一態様を示す断面図及び回路図。 半導体装置の一態様を示す斜視図。 半導体装置の一態様を示す断面図。 本発明の一態様の電子機器を示す図。

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置及び半導体装置の作製方法について説明する。図１に本実施の形態の半導体装置を示す。図１（Ａ）は本実施の形態の半導体装置であるトランジスタの上面図を示し、図１（Ｂ）は図１（Ａ）に示すＡ−Ｂ（チャネル長方向）における断面図である。なお、図１（Ａ）において、図面の明瞭化のため、図１（Ｂ）に示した一部の構成を省略して示している。

図１に示すトランジスタ４２０は、基板４００上のゲート電極層４０１と、ゲート電極層４０１の側面と接し、ゲート電極層４０１が埋め込まれた下地絶縁層４３２と、下地絶縁層４３２及びゲート電極層４０１上のゲート絶縁層４０２と、ゲート絶縁層４０２上の酸化物半導体層４０３と、酸化物半導体層４０３上の第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂと、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂの端部を覆い、酸化物半導体層４０３と接する絶縁層４０６と、絶縁層４０６の側面と接し、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂとそれぞれ接する第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂと、第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂ上の層間絶縁層４０７と、を有する。

ソース電極層は第１のソース電極層４７５ａ及び第２のソース電極層４０５ａの積層からなる。ドレイン電極層は第１のドレイン電極層４７５ｂと、第１のドレイン電極層４０５ｂとの積層からなる。第１のソース電極層４７５ａと第１のドレイン電極層４７５ｂの間隔は、電子ビームを用いた露光によって得られるレジストをマスクとして決定される。電子ビームを用いることで、精密に露光、現像を行うことで、精細なパターンを実現することができる。

第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂは、電子ビームを用いた露光によって得られるレジストをマスクとしたエッチングによって形成するため、膜厚が薄い方が好ましい。例えば、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂの膜厚は５ｎｍ以上３０ｎｍ以下である。

しかし、ソース電極層及びドレイン電極層の膜厚が薄いと、抵抗が高くなるため、第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂは膜厚を大きくすることが好ましい。例えば、５０ｎｍ以上２００ｎｍ以下、特に好ましくは１００ｎｍ以上１５０ｎｍ以下のである。

絶縁層４０６は、酸化物半導体層４０３と接し、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂの端部のうち、電子ビームを用いた露光によって得られたレジストをマスクとしてエッチングした端部を覆っている。絶縁層４０６は、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂの端部が後の形成工程において、ダメージを受けることを防止する機能を有するため、歩留まりのよいトランジスタを提供することができる。

さらに、絶縁層４０６は酸化物半導体層４０３に対する不純物元素導入時のマスクとしても機能する。そのため、酸化物半導体層４０３は、絶縁層４０６と重畳するチャネル形成領域４０９と、不純物元素が導入されて抵抗が低減された低抵抗領域４０４ａ及び低抵抗領域４０４ｂと、を有する。

酸化物半導体層４０３の低抵抗領域が、絶縁層４０６をマスクとした不純物元素の導入によって、自己整合的に形成されるため、マスク数を低減することができ、作製コストを低減することができる。

なお、ここでは酸化物半導体層４０３のうち、不純物元素が導入されていない領域について、チャネル形成領域４０９と呼ぶが、トランジスタ４２０のチャネルは第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂの間（図１におけるＬ）において形成される。

トランジスタ４２０のチャネル長は、第１のソース電極層４７５ａと第１のドレイン電極層４７５ｂとの間隔によって決定され、第１のソース電極層４７５ａと第１のドレイン電極層４７５ｂの間隔は、電子ビームを用いた露光によって、精細に決定することができるため、トランジスタ４２０はチャネル長を精密に決定することができ、チャネル長が５０ｎｍ以下の微細なトランジスタとすることができる。

図２乃至図５にトランジスタ４２０を有する半導体装置の作製方法の一例を示す。

まず、基板４００上に導電膜を形成し、該導電膜をエッチングして、ゲート電極層４０１を形成する。導電膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。

基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを用いることができる。また、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを適用することもできる。なお、基板４００に半導体素子、配線等が設けられていてもよい。

また基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上にトランジスタ４２０を直接作製してもよいし、他の作製基板にトランジスタ４２０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタ４２０との間に剥離層を設けるとよい。

基板４００に熱処理を行ってもよい。例えば、高温のガスを用いて熱処理を行うＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置により、６５０℃、１分〜５分間、熱処理を行えばよい。なお、ＧＲＴＡにおける高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。また、電気炉により、５００℃、３０分〜１時間、熱処理を行ってもよい。

ゲート電極層４０１を設ける前に、基板４００に下地絶縁層を設けてもよい。下地絶縁層としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、又はこれらの混合材料を用いて形成することができる。また、これらの化合物を単層構造または２層以上の積層構造で形成して用いることができる。

なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いものを示し、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。

ゲート電極層と下地絶縁層との絶縁性が確保されるようであれば、下地絶縁層は設けなくともよい。

ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。

ゲート電極層４０１の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、ゲート電極層４０１として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。

ゲート電極層４０１の幅をマスク形成に用いる露光装置の解像限界によって決定される最小加工寸法（Ｆ）とすることで、トランジスタ４２０を微細に作製することができる。

また、ゲート電極層４０１形成後に、基板４００、及びゲート電極層４０１に熱処理を行ってもよい。例えば、ＧＲＴＡ装置により、６５０℃、１分〜５分間、熱処理を行えばよい。また、電気炉により、５００℃、３０分〜１時間、熱処理を行ってもよい。

次いで、ゲート電極層４０１、基板４００を覆うように下地絶縁層４３２となる絶縁膜を形成する。絶縁膜の形成方法としては、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌｅｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。

下地絶縁層４３２としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、又はこれらの混合材料を用いて形成することができる。また、これらの化合物を単層構造または２層以上の積層構造で形成して用いることができる。

本実施の形態では、ＣＶＤ法によって形成された酸化窒化シリコンを下地絶縁層４３２とする。

次いで、絶縁膜に研磨処理（例えば、ＣＭＰ処理）や、エッチング処理を行うことでゲート電極層４０１の上面を絶縁膜から露出させ、ゲート電極層４０１の上面と高さが一致する下地絶縁層４３２を形成する（図２（Ａ）参照）。研磨処理またはエッチング処理は複数回行ってもよく、これらを組み合わせて行ってもよい。組み合わせて行う場合、工程順は特に限定されない。

下地絶縁層４３２を設けることによって、ゲート電極層４０１上に設けられるゲート絶縁層４０２の被覆性を向上させることができる。また、後の工程で設ける、電子ビームによる露光が行われるレジストの被形成面の段差を低減することができ、該レジストを薄く形成することができる。

なお、本実施の形態ではゲート電極層４０１を形成した後に、下地絶縁層４３２を形成する方法を示したが、ゲート電極層４０１及び下地絶縁層４３２の作製方法はこれに限らない。例えば、下地絶縁層４３２を基板４００上に設けた後、エッチング工程等を用いて下地絶縁層４３２に開口を形成し、該開口に導電性の材料を充填することで、ゲート電極層４０１を形成してもよい。

次いで、ゲート電極層４０１及び下地絶縁層４３２上にゲート絶縁層４０２を形成する（図２（Ｂ）参照）。

ゲート絶縁層４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。

また、ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０２は、単層構造としても良いし、積層構造としても良い。

また、ゲート絶縁層４０２は、過剰酸素を含む絶縁層で構成される。ゲート絶縁層４０２が酸素を過剰に含むことで、酸化物半導体層４０３に酸素を供給することができる。

ゲート絶縁層４０２の膜厚は、１ｎｍ以上３００ｎｍ以下とし、成膜ガスを用いたＣＶＤ法を用いることができる。ＣＶＤ法としては、ＬＰＣＶＤ法、プラズマＣＶＤ法などを用いることができ、また他の方法としては、塗布膜なども用いることができる。

本実施の形態では、ゲート絶縁層４０２として、プラズマＣＶＤ法により膜厚２００ｎｍの酸化窒化シリコン膜を形成する。ゲート絶縁層４０２の成膜条件は、例えば、ＳｉＨ_４とＮ_２Ｏのガス流量比をＳｉＨ_４：Ｎ_２Ｏ＝４ｓｃｃｍ：８００ｓｃｃｍ、圧力４０Ｐａ、ＲＦ電源電力（電源出力）５０Ｗ、基板温度３５０℃とすればよい。

ゲート絶縁層４０２に熱処理による脱水化又は脱水素化処理を行ってもよい。

熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理の温度は、ゲート絶縁層４０２の成膜温度より高い方が、脱水化または脱水素化の効果が高いため好ましい。例えば、熱処理装置の一つである電気炉に基板を導入し、ゲート絶縁層４０２に対して真空下４５０℃において１時間の熱処理を行う。

なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。

例えば、熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。

熱処理は、減圧（真空）下、窒素雰囲気下、又は希ガス雰囲気下で行えばよい。また、上記窒素、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、熱処理装置に導入する窒素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物元素濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

熱処理によって、ゲート絶縁層４０２の脱水化または脱水素化を行うことができ、トランジスタの特性変動を引き起こす水素、又は水などの不純物元素が排除されたゲート絶縁層４０２を形成することができる。

脱水化又は脱水素化処理を行う熱処理において、ゲート絶縁層４０２表面は水素又は水等の放出を妨害するような状態（例えば、水素又は水等を通過させない（ブロックする）膜などを設ける等）とせず、ゲート絶縁層４０２は表面を露出した状態とすることが好ましい。

また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。

ゲート絶縁層４０２において酸化物半導体層４０３が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、ＣＭＰ処理）、ドライエッチング処理、プラズマ処理を用いることができる。

プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、ゲート絶縁層４０２の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。

平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、ゲート絶縁層４０２表面の凹凸状態に合わせて適宜設定すればよい。

次に、ゲート絶縁層４０２上に膜状の酸化物半導体膜４４１を形成する（図２（Ｃ）参照）。なお、本実施の形態では、酸化物半導体膜４４１は膜状の酸化物半導体膜であり、完成したトランジスタ４２０に含まれる酸化物半導体層４０３は島状の酸化物半導体層である。

なお、酸化物半導体膜４４１は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。

酸化物半導体膜４４１に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物元素濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成のｒだけ近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋（ｃ−Ｃ）^２≦ｒ^２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

また、上記酸化物半導体層は、銅、アルミニウム、塩素などの不純物元素がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物元素が混入または酸化物半導体層表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体層表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ_２Ｏプラズマ処理など）を行うことにより、酸化物半導体層表面の不純物元素を除去することが好ましい。具体的には、酸化物半導体層の銅濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体層のアルミニウム濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体層の塩素濃度は２×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体層は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。

酸化物半導体層は水素などの不純物元素が十分に除去されることにより、または、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体層の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体層を包みこむように過剰酸素を含む絶縁層（ＳｉＯ_ｘなど）を接して設ける。

過剰酸素を含む絶縁層は、ＰＥＣＶＤ法やスパッタ法における成膜条件を適宜設定して膜中に酸素を多く含ませたＳｉＯ_ｘ膜や、酸化窒化シリコン膜を用いる。また、多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加する。

過剰酸素を含む絶縁層の水素濃度が、７．２×１０^２０ａｔｏｍｓ／ｃｍ^３以上である場合には、トランジスタの初期特性のバラツキの増大、Ｌ長依存性の増大、さらにＢＴストレス試験において大きく劣化するため、過剰酸素を含む絶縁層の水素濃度は、７．２×１０^２０ａｔｏｍｓ／ｃｍ^３未満とする。即ち、酸化物半導体層の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、且つ、過剰酸素を含む絶縁層の水素濃度は、７．２×１０^２０ａｔｏｍｓ／ｃｍ^３未満とすることが好ましい。

さらに酸化物半導体層を包み、且つ、過剰酸素を含む絶縁層の外側に配置されるように、酸化物半導体層の酸素の放出を抑えるブロッキング層（ＡｌＯ_ｘなど）を設けると好ましい。

過剰酸素を含む絶縁層またはブロッキング層で酸化物半導体層を包み込むことで、酸化物半導体層において化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ系酸化物を用いる場合、化学量論的組成の一例はＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比］であるため、酸素の原子数比を４以上含む状態となる。

酸化物半導体膜４４１は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。

好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物元素を添加することにより、当該不純物元素添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線方向または表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜４４１を構成する酸素の一部は窒素で置換されてもよい。

また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。

酸化物半導体膜４４１の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、酸化物半導体層４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置（Ｃｏｌｕｍｎｅｒ Ｐｌａｓｍａ Ｓｐｕｔｔｅｒｉｎｇ ｓｙｓｔｅｍ）を用いて成膜してもよい。

なお、本実施の形態において、酸化物半導体膜４４１として、ＡＣ電源装置を有するスパッタリング装置を用いたスパッタリング法を用い、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を成膜する。本実施の形態において、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いる。なお、成膜条件は、酸素及びアルゴン雰囲気下（酸素流量比率５０％）、圧力０．６Ｐａ、電源電力５ｋＷ、基板温度１７０℃とする。この成膜条件での成膜速度は、１６ｎｍ／ｍｉｎである。

酸化物半導体膜４４１を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物元素が除去された高純度ガスを用いることが好ましい。

減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体膜４４１を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素（水素原子）、水（Ｈ_２Ｏ）など水素（水素原子）を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜４４１に含まれる不純物元素の濃度を低減できる。

また、ゲート絶縁層４０２を大気に解放せずにゲート絶縁層４０２と酸化物半導体膜４４１を連続的に形成することが好ましい。ゲート絶縁層４０２を大気に曝露せずにゲート絶縁層４０２と酸化物半導体膜４４１を連続して形成すると、ゲート絶縁層４０２表面に水素や水分などの不純物元素が吸着することを防止することができる。

ここで、酸化物半導体膜４４１及びゲート絶縁層４０２に酸素ドープ処理を行い、酸素を過剰に含む酸化物半導体膜４４１及びゲート絶縁層４０２を形成してもよい。ゲート絶縁層４０２に酸素ドープ処理を行うことにより、酸素を酸化物半導体膜４４１及びゲート絶縁層４０２に供給して、酸化物半導体膜４４１及びゲート絶縁層４０２中、又は酸化物半導体膜４４１及びゲート絶縁層４０２中及び該界面近傍に酸素を含有させる。

ドープされる酸素（酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオン）は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。また、イオン注入法にはガスクラスタイオンビームを用いてもよい。酸素のドープ処理は、全面を一度に行ってもよいし、線状のイオンビーム等を用いて移動（スキャン）させ行ってもよい。

例えば、ドープされる酸素（酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオン）は、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素を発生させ、酸化物半導体膜４４１及びゲート絶縁層４０２を処理することができる。

酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素ドープ処理において、希ガスを用いてもよい。

酸素のドープ処理は、例えば、イオン注入法で酸素イオンの注入を行う場合、ドーズ量を１×１０^１３ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。

酸化物半導体膜４４１と接するゲート絶縁層４０２が、酸素の供給源となる酸素を多く（過剰に）含むので、該ゲート絶縁層４０２から酸化物半導体膜４４１へ酸素を供給することができる。

ゲート絶縁層４０２から酸化物半導体膜４４１へ酸素を供給する方法としては、酸化物半導体膜４４１とゲート絶縁層４０２とを接した状態で熱処理を行う。熱処理によってゲート絶縁層４０２から酸化物半導体膜４４１への酸素の供給を効果的に行うことができる。

なお、ゲート絶縁層４０２から酸化物半導体膜４４１への酸素の供給のための熱処理を、酸化物半導体膜４４１が島状に加工される前に行うことで、ゲート絶縁層４０２に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。

酸化物半導体膜４４１へ酸素を供給することにより、酸化物半導体膜４４１中の酸素欠損を補填することができる。

続いて、酸化物半導体膜４４１上に導電膜４７５を形成する（図２（Ｄ）参照）。導電膜４７５は第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂとなる膜である。

導電膜４７５としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属層、または上述した元素を成分とする金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タングステン層）等を用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側または上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層またはそれらの金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タングステン層）を積層させた構成としても良い。また、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３―ＳｎＯ_２）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。

導電膜４７５は、後の工程において、電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングするため膜厚が薄い方が好ましい。したがって、導電膜４７５の膜厚は５ｎｍ以上３０ｎｍ以下、特に好ましくは５ｎｍ以上１０ｎｍ以下とすることがよい。なお、導電膜４７５の膜厚が十分薄いため、バリア性に優れる材料、例えば、チタンやタングステン、または窒化チタン、窒化タンタルなどを用いることができる。導電膜４７５にバリア性の高い材料を用いることで、後に形成される第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂが、酸化物半導体層４０３によって酸化されることを抑制できる。

本実施の形態では、導電膜４７５としてチタン膜を用いる。

続いて、酸化物半導体膜４４１及び導電膜４７５上にレジストマスクを設け、導電膜４７５及び酸化物半導体膜４４１に順にエッチングを行い、島状の第１の導電膜４７６及び島状の酸化物半導体層４０３、を形成する（図２（Ｅ）参照）。

なお、レジストマスクはフォトリソグラフィ工程やインクジェット法等を用いて形成することができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

導電膜４７５のエッチングには、塩素を含むガス、例えば、塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）などを含むガスを用いることができる。また、フッ素を含むガス、例えば、四弗化炭素（ＣＦ_４）、弗化硫黄（ＳＦ_６）、弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）などを含むガスを用いることができる。また、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。

エッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。

また、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂの間隔は、第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂの間隔よりも狭い。そのため、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂが第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂよりも抵抗が高い場合、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂの間隔を短くすることにより、ソース電極、酸化物半導体層４０３、及びドレイン電極間の抵抗を小さくできる。

酸化物半導体膜４４１のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜４４１のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチングによってエッチング加工してもよい。

なお、図１において酸化物半導体層４０３のチャネル長方向（図１のＡ−Ｂ方向）の幅は、ゲート電極層４０１のチャネル長方向の幅よりも広いが特にこれに限定されない。ただし、酸化物半導体層４０３の幅が、ゲート電極層４０１の幅よりも広いことで、酸化物半導体層４０３よりも下の絶縁層（例えば、下地絶縁層４３２）から酸素を酸化物半導体層４０３に供給しやすくできる。

続いて、導電膜４７６上にレジストを形成し、該レジストに対して電子ビームを用いた露光を行いレジストマスク４５３を形成する（図３（Ａ）参照）。ポジ型のレジストマスク４５３は、トランジスタ４２０のチャネルとなる部分以外に重畳して形成する。

レジスト材料としては、例えばシロキサン系レジストまたはポリスチレン系レジストなどを用いることができる。なお、作製するパターンの幅が小さいため、ネガ型レジストよりもポジ型レジストを用いることが好ましい。例えば、パターンの幅が３０ｎｍの場合には、レジストの厚さを３０ｎｍとすることができる。

このとき、電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は５ｋＶ〜５０ｋＶであることが好ましい。また、電流強度は、５×１０^―１２〜１×１０^―１１Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。

上記条件により、例えばパターンの幅を３０ｎｍ以下、好ましくは２０ｎｍ以下さらに好ましくは８ｎｍ以下にすることができる。

また、電子ビームを用いた露光では、できるだけレジストマスク４５３は薄い方が好ましい。レジストマスク４５３を薄くする場合、被形成面の凹凸をできるだけ平坦にすることが好ましい。本実施の形態の半導体装置の作製方法では、ゲート電極層４０１を下地絶縁層４３２中に埋め込むことで、ゲート電極層４０１と下地絶縁層４３２による段差が低減されるため、レジストマスクを薄くすることができる。これにより、電子ビームを用いた露光が容易になる。

次に、レジストマスク４５３をマスクとして導電膜４７６を選択的にエッチングし、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂを形成する（図３（Ｂ）参照）。ここで、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂの間隔によって、トランジスタ４２０のチャネル長を決定することができる。電子ビームによる露光によってチャネル長を決定することができるため、チャネル長の小さい、例えばチャネル長が５０ｎｍ未満のトランジスタを作製することができる。

このとき、エッチング条件を、レジストマスク４５３に対する導電膜４７６のエッチング選択比が高い条件とすることが好ましい。例えば、ドライエッチングで、エッチングガスとしてＣｌ_２及びＨＢｒの混合ガスを用い、Ｃｌ_２の流量比よりもＨＢｒの流量比を高くすることが好ましい。例えば、Ｃｌ_２：ＨＢｒ＝２０：８０の流量比であることが好ましい。また、誘導結合型プラズマによるエッチング（ＩＣＰエッチングともいう）の場合、ＩＣＰ電力を５００Ｗとしたとき、バイアス電力を３０Ｗ〜４０Ｗ以下とすることにより、レジストマスク４５３と導電膜とのエッチング選択比を高くすることができる。

次に、酸化物半導体層４０３と接し、第１のソース電極層４７５ａと第１のドレイン電極層４７５ｂの端部を覆う絶縁層４０６を形成する（図３（Ｃ）参照）。

絶縁層４０６は、第１のソース電極層４７５ａと第１のドレイン電極層４７５ｂの端部が後の形成工程によってダメージを受けることを防止する保護膜として機能する。絶縁層４０６を設けることで、第１のソース電極層４７５ａと第１のドレイン電極層４７５ｂとの間隔が後の形成工程によって受けるダメージを低減することができ、トランジスタを歩留まりよく作製することができる。

絶縁層４０６は後の工程において、酸化物半導体層４０３に不純物元素を導入する際のマスクとしても機能するため、該不純物元素の導入を抑制するのに十分な膜厚が必要である。例えば、絶縁層４０６の膜厚は、１００ｎｍ以上とすることが好ましい。

絶縁層４０６の幅は、少なくとも第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂの間隔を覆うことができる幅とすればよい。また、絶縁層４０６の幅によって、酸化物半導体層４０３に形成される低抵抗領域４０４ａ及び低抵抗領域４０４ｂの長さが決定されるため、絶縁層４０６の幅は小さい方が好ましい。例えば、絶縁層４０６の幅は、マスクの形成に用いられる露光装置の解像限界によって決定される最小加工寸法（Ｆ）とすればよい。また、最小加工寸法で作製されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクを形成し、絶縁層４０６の幅を小さくしてもよい。

スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であればアッシング処理に限定する必要はない。

また、絶縁層４０６のエッチングを行うマスクに対しても電子ビームを用いた露光を行ってもよい。電子ビームを用いた露光によって得られるマスクを用いることで、精細なパターンが作製できるため、絶縁層４０６の幅を狭くすることができる。

続いて、絶縁層４０６をマスクとして酸化物半導体層４０３に不純物元素４５１を導入し、チャネル形成領域４０９、低抵抗領域４０４ａ及び低抵抗領域４０４ｂを形成する（図３（Ｄ）参照）。不純物元素４５１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。

導入する不純物元素は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこれらを含む分子イオンなどを用いることができる。これらの元素のドーズ量は、１×１０^１３〜５×１０^１６ｉｏｎｓ／ｃｍ^２とするのが好ましい。また、不純物元素としてリンを導入する場合、加速電圧を０．５〜８０ｋＶとするのが好ましい。

本実施の形態では、不純物元素としてリンを導入する。

なお、酸化物半導体層４０３に不純物元素を導入する処理は、複数回行っても良い。酸化物半導体層４０３に不純物元素を導入する処理を複数回行う場合、不純物元素は複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。

不純物元素が導入され、抵抗が低減された低抵抗領域４０４ａ及び低抵抗領域４０４ｂを含む酸化物半導体層４０３を有することにより、酸化物半導体層４０３とソース電極層及びドレイン電極層とのコンタクト抵抗が小さくなる。そのため、ソース電極層及びドレイン電極層近傍の電界が緩和され、トランジスタ４２０はオン特性が高く、高速動作、高速応答が可能な電気特性に優れた半導体装置とすることができる。

なお、不純物元素の導入によって、酸化物半導体層の結晶構造が変わる場合がある。本実施の形態の半導体装置は、領域によって結晶性が異なる酸化物半導体層を用いてもよい。例えば、チャネル形成領域４０９は低抵抗領域４０４ａ及び低抵抗領域４０４ｂよりも高い結晶性を有していてもよい。具体的には、チャネル形成領域４０９の酸化物半導体はＣＡＡＣ−ＯＳであり、低抵抗領域４０４ａ及び低抵抗領域４０４ｂは非晶質構造とすることもできる。

次いで、酸化物半導体層４０３、第１のソース電極層４７５ａ、第１のドレイン電極層４７５ｂ及び絶縁層４０６上に導電膜４５２を形成する（図４（Ａ）参照）。導電膜４５２は、第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂとなる導電膜である。導電膜４５２は、導電膜４７５と同様の材料、方法を用いて形成することができる。

導電膜４５２の膜厚は厚い方が好ましい。導電膜４５２を厚くすることで、第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂの抵抗を低減することができ、トランジスタ４２０のオン特性を向上させることができる。

第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂは、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂと同様の材料方法を用いて形成することができる。ただし、第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂは、ソース電極層及びドレイン電極層の厚膜化を図り、抵抗を低減するための層なので、抵抗の低い材料を用いることが好ましい。

なお、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂにバリア性の高い材料を用いることで、第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂに低抵抗材料を用いても、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂがバリア層として機能することで、第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂが酸化物半導体層４０３によって酸化されることを防止できる。なお、第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂは酸化物半導体層４０３の側面とそれぞれ接しているが、酸化物半導体層４０３の膜厚は十分に薄いため、第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂが酸化されることを防止できる。

次に、導電膜４５２上に、層間絶縁層４０７を形成する（図４（Ｂ）参照）。層間絶縁層４０７としては、ゲート絶縁層４０２と同様の材料、方法を用いて形成することができる。層間絶縁層４０７は、トランジスタ４２０によって生じる凹凸を平坦化できる膜厚で形成する。本実施の形態では、ＣＶＤ法により形成した酸化窒化シリコン層を３００ｎｍ形成する。

次に、層間絶縁層４０７及び導電膜４５２に化学的機械研磨処理を行い、絶縁層４０６の上面が露出するように、層間絶縁層４０７及び導電膜４５２の一部を除去する（図４（Ｃ）参照）。該研磨処理によって、絶縁層４０６と重畳する導電膜４５２が除去され、導電膜４５２は、第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂとなる。

本実施の形態では、層間絶縁層４０７及び導電膜４５２の除去に化学的機械的研磨法を用いたが、他の切削（研削、研磨）方法を用いてもよい。また、絶縁層４０６と重畳する導電膜４５２を除去する工程において、化学的機械研磨法などの切削（研削、研磨）法の他、エッチング（ドライエッチング、ウェットエッチング）法や、プラズマ処理などを組み合わせてもよい。例えば、化学的機械研磨法による除去工程後、ドライエッチング法やプラズマ処理を行い、処理表面の平坦性向上を図ってもよい。切削（研削、研磨）方法に、エッチング法、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、層間絶縁層４０７及び導電膜４５２の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。

以上の工程で、本実施の形態のトランジスタ４２０が作製される。

トランジスタ４２０は、ゲート電極層４０１及び絶縁層４０６を、共に同一の寸法（最小加工寸法（Ｆ））とすることで、微細なトランジスタを形成したが、本実施の形態の半導体装置は、ゲート電極層４０１と絶縁層４０６のチャネル長方向の寸法が異なっていてもよい。

例えば、図５（Ａ）に示すトランジスタ４３０のように、ゲート電極層４０１のチャネル長方向の長さ（図中のＬ１）が絶縁層４０６の長さ（図中のＬ２）よりも大きくてもよい。ゲート電極層４０１のチャネル長方向の長さの方が大きいことによって、ゲート電極層４０１と酸化物半導体層４０３の低抵抗領域４０４ａ及び低抵抗領域４０４ｂとが重畳する領域を形成することができる。

また、図５（Ｂ）に示すように、ゲート電極層４０１の幅（図中のＬ１）が、絶縁層４０６の幅（図中のＬ２）よりも小さくてもよい。本実施の形態の半導体装置のチャネル長Ｌは、ゲート電極層４０１の大きさではなく、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂの間隔によって決まるため、ゲート電極層の幅が小さくなっても問題ない。また、ゲート電極層と、酸化物半導体層４０３との位置合わせ精度が低くとも、チャネル長Ｌが短いため、特に問題ない。

なた、図５（Ｂ）に示すように、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂが酸化物半導体層４０３を覆うように形成されていてもよい。これは、トランジスタ４４０の作製工程において、酸化物半導体膜をエッチングして島状の酸化物半導体層４０３を形成した後に、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂとなる導電膜を形成した場合である。この時、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂにバリア性の高い膜を用いると、酸化物半導体層４０３がバリア性の高い膜で覆われて、不純物元素等の侵入を抑制することができる。

本実施の形態の半導体装置は、図５（Ｃ）に示すトランジスタ４５０のように下地絶縁層４３２を設けない構成としてもよい。本実施の形態で示すトランジスタは、第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂを、絶縁層と導電膜を積層した後に、該絶縁膜の上面が露出するまで、除去することによって、導電膜を分離させることで形成する。したがって、第１のソース電極層４０７５ａ及び第１のドレイン電極層４７５ｂに達する開口を形成する必要がなく、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂの上面に凹凸があっても形成することができる。下地絶縁層４３２を形成しないことで、作製工程数を低減することができる。

なお、図示しないが、層間絶縁層４０７を積層構造とし、そのうちの一層に緻密性の高い無機絶縁膜を設けてもよい。例えば、層間絶縁層４０７上にスパッタリング法により酸化アルミニウム膜を形成する。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ^３以上、好ましくは３．６ｇ／ｃｍ^３以上）とすることによって、トランジスタ４４０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法や、Ｘ線反射率測定法によって測定することができる。

トランジスタ４２０上に設けられる絶縁膜として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物元素、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。

従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物元素の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能する。

本実施の形態に示すトランジスタは、第１のソース電極層４７５ａと第１のドレイン電極層４７５ｂの間隔によってチャネル長が決定され、第１のソース電極層４７５ａと第１のドレイン電極層４７５ｂの間隔は電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングすることにより決定される。電子ビームを用いることによって精密に露光、現像を行うことで精細なパターンを実現し、チャネル長Ｌが５０ｎｍ未満の微細なトランジスタを作製することができる。

第１のソース電極層４７５ａと第１のドレイン電極層４７５ｂの端部は絶縁層４０６によって覆われているため、後の形成工程において、第１のソース電極層４７５ａと第１のドレイン電極層４７５ｂの間隔が損傷を受けることがなく、微細なトランジスタを歩留まり良く形成することができる。絶縁層４０６は、酸化物半導体層４０３に不純物元素を導入する際のマスクともなり、オン特性が向上したトランジスタとすることができる。

第２のソース電極層４０５ａ及び第２のドレイン電極層４０５ｂは、絶縁層４０６上に形成された導電膜を除去し、導電膜を分断させることによって形成することができる。したがって、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができ、第１のソース電極層４７５ａ及び第１のドレイン電極層４７５ｂに与える損傷を低減することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。

図６は、半導体装置の構成の一例である。図６（Ａ）に、半導体装置の断面図を、図６（Ｂ）に半導体装置の回路図をそれぞれ示す。

図６（Ａ）及び図６（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３２０２を有するものである。トランジスタ３２０２としては、実施の形態１で示すトランジスタ４２０の構造を適用する例である。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらを用いても構わない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図６（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物元素領域と、不純物元素領域に接する金属化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。

基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１０６が設けられており、トランジスタ３２００を覆うように絶縁層３２２０が設けられている。

単結晶半導体基板を用いたトランジスタ３２００は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ３２０２および容量素子３２０４の形成前の処理として、トランジスタ３２００を覆う絶縁層３２２０にＣＭＰ処理を施して、絶縁層３２２０を平坦化すると同時にトランジスタ３２００のゲート電極層の上面を露出させる。

図６（Ａ）に示すトランジスタ３２０２は、酸化物半導体をチャネル形成領域に用いたボトムゲート型トランジスタである。ここで、トランジスタ３２０２に含まれる酸化物半導体層は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ３２０２を得ることができる。

トランジスタ３２０２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

トランジスタ３２０２のソース電極層又はドレイン電極層の一方は、絶縁層に設けられた開口を介して、電極３２０８と電気的に接続され、電極３２０８を介してトランジスタ３２００のゲート電極層と電気的に接続されている。電極３２０８は、トランジスタ３２０２のゲート電極層と同様の工程で作製することができる。

また、電極３２０８と、トランジスタ３２０２のゲート電極層とによって、容量素子３２０４が構成される。すなわち、電極３２０８は容量素子３２０４の一方の電極として機能し、トランジスタ３２０２のゲート電極層は容量素子３２０４の他方の電極として機能する。なお、容量が不要の場合には、容量素子３２０４を設けない構成とすることもできる。また、容量素子３２０４は、別途、トランジスタ３２０２の上方に設けてもよい。

また、トランジスタ３２０２上には、絶縁層３２２２が単層又は積層で設けられている。絶縁層３２２２及びトランジスタ３２０２の層間絶縁層に設けられた開口に、電極３２１２が設けられている。

トランジスタ３２０２上には絶縁層３２２２が設けられている。そして、絶縁層３２２２上にはトランジスタ３２０２と、他のトランジスタを接続するための配線３２１０が設けられている。配線３２１０は、絶縁層３２２２に形成された開口に設けられた電極３２１２を介して、トランジスタ３２０２のソース電極層又はドレイン電極層の他方と電気的に接続される。

図６（Ａ）及び図６（Ｂ）において、トランジスタ３２００と、トランジスタ３２０２とは、少なくとも一部が重畳するように設けられており、トランジスタ３２００のソース領域またはドレイン領域と、トランジスタ３２０２に含まれる酸化物半導体層の一部が重畳するように設けられているのが好ましい。また、トランジスタ３２０２及び容量素子３２０４が、トランジスタ３２００の少なくとも一部と重畳するように設けられている。例えば、容量素子３２０４の電極３２０８は、トランジスタ３２００のゲート電極層と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

次に、図６（Ａ）に対応する回路構成の一例を図６（Ｂ）に示す。

図６（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３２００のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３２００のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ３２０２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３２０２のゲート電極層とは、電気的に接続されている。そして、トランジスタ３２００のゲート電極層と、トランジスタ３２０２のソース電極層またはドレイン電極層の一方は、容量素子３２０４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３２０４の電極の他方は電気的に接続されている。

図６（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ３２０２がオン状態となる電位にして、トランジスタ３２０２をオン状態とする。これにより、第３の配線の電位が、トランジスタ３２００のゲート電極層、および容量素子３２０４に与えられる。すなわち、トランジスタ３２００のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ３２０２がオフ状態となる電位にして、トランジスタ３２０２をオフ状態とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷が保持される（保持）。

トランジスタ３２０２のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極層の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３２００をｐチャネル型とすると、トランジスタ３２００のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ３２００のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位Ｖ_０とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となれば、トランジスタ３２００は「オフ状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となっても、トランジスタ３２００は「オン状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより高い電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより低い電位を第５の配線に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、実施の形態２とは異なる記憶装置の構造の一形態について説明する。

図７は、記憶装置の斜視図である。図７に示す記憶装置は上部に記憶回路としてメモリセルを複数含む、メモリセルアレイ（メモリセルアレイ３４００ａ乃至メモリセルアレイ３４００ｎ（ｎは２以上の整数））を複数層有し、下部にメモリセルアレイを動作させるために必要な論理回路３００４を有する。

図８に、図７に示した記憶装置の部分拡大図を示す。図８では、論理回路３００４、メモリセルアレイ３４００ａ及びメモリセルアレイ３４００ｂを図示しており、メモリセルアレイ３４００ａ又はメモリセルアレイ３４００ｂに含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。メモリセル３１７０ａ及びメモリセル３１７０ｂとしては、例えば、上記に実施の形態において説明した回路構成と同様の構成とすることもできる。

なお、メモリセル３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。メモリセル３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、その他の実施の形態において説明した構成と同様であるため、説明は省略する。

トランジスタ３１７１ａのゲート電極層と同じ層に形成された電極３５０１ａは、電極３５０２ａによって、電極３００３ａと電気的に接続されている。トランジスタ３１７１ｂのゲート電極層と同じ層に形成された電極３５０１ｃは、電極３５０２ｃによって、電極３００３ｃと電気的に接続されている。

また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シリコンなど）を含む基板３０００に素子分離絶縁層３１０６を設け、素子分離絶縁層３１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成されたシリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用いることが可能であるため、説明は省略する。

トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジスタ３００１が形成された層との間には、絶縁膜３１４０ａが設けられ、配線３１００ａと配線３１００ｂとの間には、絶縁膜３１４１ａが設けられ、配線３１００ｂとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４２ａが設けられている。

同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４０ｂが設けられ、配線３１００ｃと配線３１００ｄとの間には、絶縁膜３１４１ｂが設けられ、配線３１００ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁膜３１４２ｂが設けられている。

絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜３１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構成とすることができる。

配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、メモリセル間の電気的接続や、論理回路３００４とメモリセルとの電気的接続等を行うことができる。

論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続することができる。

例えば、図８に示すように、電極３５０５によって電極３３０３は配線３１００ａと電気的に接続することができる。配線３１００ａは、電極３５０３ａによって、トランジスタ３１７１ａのゲート電極層と同じ層に形成された電極３５０１ｂと電気的に接続することができる。こうして、配線３１００ａ及び電極３３０３を、トランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。また、電極３５０１ｂは、トランジスタ３１７１ａのソースまたはドレインと、電極３５０２ｂとによって、電極３００３ｂと電気的に接続することができる。電極３００３ｂは、電極３５０３ｂによって配線３１００ｃと電気的に接続することができる。

図８では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａを介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配線３１００ｂの両方を介して行われてもよい。または、配線３１００ａも配線３１００ｂも介さず、他の電極を用いて行われてもよい。

また、図８では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。

また、図８では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態４）
本明細書に開示する半導体装置は、様々な電子機器に適用することができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。

図９に電子機器の具体例を示す。図９（Ａ）及び図９（Ｂ）は、２つ折り可能なタブレット型端末である。図９（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８を有する。

実施の形態１に示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。また、実施の形態２または実施の形態３に示す記憶装置を本実施の形態の半導体装置に適用してもよい。

表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。

また、図９（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。

図９（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図９（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図９（Ａ）および図９（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の一面または二面に効率的なバッテリー９６３５の充電を行う構成とすることができるため好適である。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。

また、図９（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図９（Ｃ）にブロック図を示し説明する。図９（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図９（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。

まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。

なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力電送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０４ａ 低抵抗領域
４０４ｂ 低抵抗領域
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０６ 絶縁層
４０７ 層間絶縁層
４０９ チャネル形成領域
４２０ トランジスタ
４３０ トランジスタ
４３２ 下地絶縁層
４４０ トランジスタ
４４１ 酸化物半導体膜
４５０ トランジスタ
４５１ 不純物元素
４５２ 導電膜
４５３ レジストマスク
４７５ 導電膜
４７５ａ ソース電極層
４７５ｂ ドレイン電極層
４７６ 導電膜
３０００ 基板
３００１ トランジスタ
３００３ａ 電極
３００３ｂ 電極
３００３ｃ 電極
３００４ 論理回路
３１００ａ 配線
３１００ｂ 配線
３１００ｃ 配線
３１００ｄ 配線
３１０６ 素子分離絶縁層
３１４０ａ 絶縁膜
３１４０ｂ 絶縁膜
３１４１ａ 絶縁膜
３１４１ｂ 絶縁膜
３１４２ａ 絶縁膜
３１４２ｂ 絶縁膜
３１７０ａ メモリセル
３１７０ｂ メモリセル
３１７１ａ トランジスタ
３１７１ｂ トランジスタ
３２００ トランジスタ
３２０２ トランジスタ
３２０４ 容量素子
３２０８ 電極
３２１０ 配線
３２１２ 電極
３２２０ 絶縁層
３２２２ 絶縁層
３３０３ 電極
３４００ａ メモリセルアレイ
３４００ｂ メモリセルアレイ
３４００ｎ メモリセルアレイ
３５０１ａ 電極
３５０１ｂ 電極
３５０１ｃ 電極
３５０２ａ 電極
３５０２ｂ 電極
３５０２ｃ 電極
３５０３ａ 電極
３５０３ｂ 電極
３５０５ 電極
４０７５ａ ソース電極層
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (5)

1. ゲート電極層上にゲート絶縁層を形成し、
   前記ゲート絶縁層上に酸化物半導体層を形成し、
   前記酸化物半導体層上に第１の導電膜を形成し、
   前記第１の導電膜上にポジ型のレジストを形成し、
   前記レジストに電子ビームを用いた露光を行った後、前記第１の導電膜をエッチングして第１のソース電極層及び第１のドレイン電極層を形成し、
   前記酸化物半導体層と接し、前記第１のソース電極層及び前記第２のドレイン電極層の端部を覆う絶縁層を形成し、
   前記絶縁層をマスクとして前記酸化物半導体層に不純物元素を添加し、前記酸化物半導体層に一対の低抵抗領域を自己整合的に形成し、
   前記第１のソース電極層、前記第１のドレイン電極層及び前記絶縁層上に第２の導電膜を形成し、
   前記第２の導電膜上に層間絶縁層を形成し、
   前記第２の導電膜及び前記層間絶縁層を、前記絶縁層の上面が露出するまで平坦化除去して、第２のソース電極層及び第２のドレイン電極層を形成することを特徴とする半導体装置の作製方法。
2. 請求項１において、
   前記ゲート電極層は、下地絶縁層中に埋め込まれ、少なくとも上面の一部が前記下地絶縁層から露出していることを特徴とする半導体装置の作製方法。
3. 請求項１または請求項２において、
   前記レジストの膜厚は３０ｎｍ以下であることを特徴とする半導体層装置の作製方法。
4. 請求項１乃至請求項３のいずれか一項において、
   前記ゲート絶縁層は平坦化処理されていることを特徴とする半導体装置の作製方法。
5. 請求項１乃至請求項４のいずれか一項において、
   前記第２のソース電極層及び前記第２のドレイン電極層の形成は、前記第２の導電膜及び前記層間絶縁層を、化学的機械研磨により除去することで行われることを特徴とする半導体装置の作製方法。