JP2013135003A5 - 半導体装置の作製方法 - Google Patents

Claims (5)

1. ゲート電極層上にゲート絶縁層を形成し、
   前記ゲート絶縁層上に酸化物半導体層を形成し、
   前記酸化物半導体層上に第１の導電膜を形成し、
   前記第１の導電膜上にポジ型のレジストを形成し、
   前記レジストに電子ビームを用いた露光を行った後、前記第１の導電膜をエッチングして第１のソース電極層及び第１のドレイン電極層を形成し、
   前記酸化物半導体層と接し、前記第１のソース電極層及び前記第２のドレイン電極層の端部を覆う絶縁層を形成し、
   前記絶縁層をマスクとして前記酸化物半導体層に不純物元素を添加し、前記酸化物半導体層に一対の低抵抗領域を自己整合的に形成し、
   前記第１のソース電極層、前記第１のドレイン電極層及び前記絶縁層上に第２の導電膜を形成し、
   前記第２の導電膜上に層間絶縁層を形成し、
   前記第２の導電膜及び前記層間絶縁層を、前記絶縁層の上面が露出するまで除去して、第２のソース電極層及び第２のドレイン電極層を形成することを特徴とする半導体装置の作製方法。
2. 請求項１において、
   前記ゲート電極層は、下地絶縁層中に埋め込まれ、少なくとも上面の一部が前記下地絶縁層から露出していることを特徴とする半導体装置の作製方法。
3. 請求項１または請求項２において、
   前記レジストの膜厚は３０ｎｍ以下であることを特徴とする半導体層装置の作製方法。
4. 請求項１乃至請求項３のいずれか一項において、
   前記ゲート絶縁層は平坦化処理されていることを特徴とする半導体装置の作製方法。
5. 請求項１乃至請求項４のいずれか一項において、
   前記第２のソース電極層及び前記第２のドレイン電極層の形成は、前記第２の導電膜及び前記層間絶縁層を、化学的機械研磨により除去することで行われることを特徴とする半導体装置の作製方法。