JP2012160719A5 - - Google Patents

Claims (3)

1. 基板上にゲート電極を形成し、
   前記ゲート電極上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に第１の酸化物半導体膜を形成し、
   前記第１の酸化物半導体膜を加熱処理し、
   前記加熱処理後、前記第１の酸化物半導体膜上に第１の導電膜を形成し、
   前記第１の導電膜上に、第１の厚さと第２の厚さとを有する第１のレジストマスクを形成し、
   前記第１のレジストマスクを用いて前記第１の酸化物半導体膜および前記第１の導電膜をエッチングして、第２の酸化物半導体膜および第２の導電膜を形成し、
   前記第１のレジストマスクを縮小させることで、第３の厚さを有する第２のレジストマスクを形成し、
   前記第２のレジストマスクを用いて前記第２の導電膜をエッチングすることで、ソース電極およびドレイン電極を形成し、
   前記第３の厚さは、前記第１の厚さ及び前記第２の厚さよりも小さく、
   前記ソース電極及び前記ドレイン電極は、前記第２の酸化物半導体膜の側面とは重ならないことを特徴とする半導体装置の作製方法。
2. 基板上にゲート電極を形成し、
   前記ゲート電極上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に第１の酸化物半導体膜を形成し、
   前記第１の酸化物半導体膜上に第１の導電膜を形成し、
   前記第１の導電膜を形成した後、加熱処理を行い、
   前記加熱処理後、前記第１の導電膜上に、第１の厚さと第２の厚さとを有する第１のレジストマスクを形成し、
   前記第１のレジストマスクを用いて前記第１の前記酸化物半導体膜および前記第１の導電膜をエッチングして、第２の酸化物半導体膜および第２の導電膜を形成し、
   前記第１のレジストマスクを縮小させることで、第３の厚さを有する第２のレジストマスクを形成し、
   前記第２のレジストマスクを用いて前記第２の導電膜をエッチングすることで、ソース電極およびドレイン電極を形成し、
   前記第３の厚さは、前記第１の厚さ及び前記第２の厚さよりも小さく、
   前記ソース電極及び前記ドレイン電極は、前記第２の酸化物半導体膜の側面とは重ならないことを特徴とする半導体装置の作製方法。
3. 請求項１または請求項２において、
   前記ソース電極および前記ドレイン電極を形成した後、前記ゲート絶縁膜、前記第２の酸化物半導体膜、前記ソース電極および前記ドレイン電極上に絶縁膜を形成し、
   前記絶縁膜を形成した後、第２の加熱処理をすることを特徴とする半導体装置の作製方法。