CN102593186B - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN102593186B
CN102593186B CN201210022755.2A CN201210022755A CN102593186B CN 102593186 B CN102593186 B CN 102593186B CN 201210022755 A CN201210022755 A CN 201210022755A CN 102593186 B CN102593186 B CN 102593186B
Authority
CN
China
Prior art keywords
electrode
oxide semiconductor
film
transistor
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210022755.2A
Other languages
English (en)
Other versions
CN102593186A (zh
Inventor
山崎舜平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to CN201710228606.4A priority Critical patent/CN107275410A/zh
Priority to CN201710229336.9A priority patent/CN107256868A/zh
Publication of CN102593186A publication Critical patent/CN102593186A/zh
Application granted granted Critical
Publication of CN102593186B publication Critical patent/CN102593186B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Abstract

本发明的半导体器件的制造方法包含以下步骤：在衬底上形成栅极电极；在栅极电极上形成栅极绝缘膜；形成氧化物半导体膜；在形成第一氧化物半导体膜的步骤之后，进行热处理以形成第二氧化物半导体膜；形成第一导电膜；形成包含厚度不同的区域的第一抗蚀剂掩模；利用第一抗蚀剂掩模蚀刻第二氧化物半导体膜及第一导电膜以形成第三氧化物半导体膜及第二导电膜；减小第一抗蚀剂掩模的尺寸以形成第二抗蚀剂掩模；利用第二抗蚀剂掩模选择性地蚀刻第二导电膜以除去第二导电膜的一部分，以便形成源极电极及漏极电极。

Description

半导体器件的制造方法
技术领域
本发明涉及包含氧化物半导体的半导体器件及其制造方法。
在本说明书中，半导体器件是指能通过利用半导体特性起作用的所有器件。在本说明书中描述的晶体管是半导体器件，而且包含该晶体管的电光器件、半导体电路以及电子器件均为半导体器件。
背景技术
用于以液晶显示器件和发光显示器件为代表的大多数平板显示器的晶体管利用在玻璃衬底上设置的硅半导体诸如非晶硅、单晶硅以及多晶硅而形成。另外，利用这样的硅半导体形成的晶体管用于集成电路(IC)等。
将呈现半导体特性的金属氧化物代替上述硅半导体而用于晶体管的技术受到密切关注。请注意，在本说明书中，将呈现半导体特性的金属氧化物称为氧化物半导体。
例如，公开了，通过利用氧化锌或In-Ga-Zn基的金属氧化物作为氧化物半导体来制造晶体管，且该晶体管用作显示器件的像素的开关元件等的技术(参照专利文献1及2)。
专利文献1：日本专利申请公开第2007-123861号
专利文献2：日本专利申请公开第2007-096055号
发明内容
当氧化物半导体中发生氧缺陷(oxygen deficiency)时，部分氧缺陷成为施主而产生电子作为载流子。因此，在包含氧化物半导体的晶体管中，在包含沟道形成区的氧化物半导体中的氧缺陷导致晶体管的阈值电压的负偏移。
从上述来看，本发明的一个实施例要提供电特性良好且不大可能变化的半导体器件，以及该半导体器件的制造方法。
为了解决上述问题，在这样的过程中制造半导体器件，即在该过程中减少包含沟道形成区的氧化物半导体中的氧缺陷。
本发明的一个实施例是半导体器件的制造方法，包含以下步骤：在衬底上形成栅极电极；在栅极电极上形成栅极绝缘膜；在栅极绝缘膜上形成第一氧化物半导体膜；在形成第一氧化物半导体膜的步骤之后进行热处理，由此形成第二氧化物半导体膜；在第二氧化物半导体膜上形成第一导电膜；在第一导电膜上形成包含厚度不同的区域的第一抗蚀剂掩模；利用第一抗蚀剂掩模选择性地除去第二氧化物半导体膜的一部分及第一导电膜的一部分，由此形成第三氧化物半导体膜及第二导电膜；减小第一抗蚀剂掩模的尺寸以暴露至少第二导电膜与第三氧化物半导体膜的沟道形成区重叠的区域，由此形成第二抗蚀剂掩模；以及利用第二抗蚀剂掩模选择性地除去第二导电膜的一部分，由此形成源极电极及漏极电极。
在上述的半导体器件的制造方法中，利用多色调掩模(multi-tone mask)形成包含厚度不同的区域的第一抗蚀剂掩模。通过使用多色调掩模，利用一个光掩模能将第二氧化物半导体膜加工为第三氧化物半导体膜并能将第一导电膜加工为源极电极及漏极电极。
在栅极绝缘膜上形成第一氧化物半导体膜之后，或者在第一氧化物半导体膜上形成第一导电膜之后，可进行热处理，其中第一氧化物半导体膜形成于栅极绝缘膜上。
在形成源极电极及漏极电极之后，可在栅极绝缘膜、第三氧化物半导体膜、源极电极以及漏极电极上形成保护绝缘膜。在形成保护绝缘膜之后，可进一步进行热处理。
栅极绝缘膜及保护绝缘膜的至少一个可为氧化物绝缘膜。在氧化物绝缘膜用作栅极绝缘膜的情况下，从用作栅极绝缘膜的氧化物绝缘膜释放的氧能扩散至形成于栅极绝缘膜上的第一氧化物半导体膜中。
备选地，除了氧化物绝缘膜外，栅极绝缘膜及保护绝缘膜还可为这样的绝缘膜，即当从该绝缘膜释放的氧的量在热脱附谱法分析(thermal desorption spectroscopyanalysis)中转换为氧原子时，该量大于或等于1.0×1018atoms/cm3。
用于栅极绝缘膜及保护绝缘膜的至少一个的氧化物绝缘膜优选为包含的氧多于其化学计量比的氧化物绝缘膜。在包含的氧多于其化学计量比的氧化物绝缘膜中，通过加热更多的氧被释放；因此，更多的氧可扩散至形成于栅极绝缘膜上的第一氧化物半导体膜或第三氧化物半导体膜中。
在上述半导体器件的制造方法中，优选在这一温度进行热处理，即在该温度氢被从第一氧化物半导体膜除去，且在该温度栅极绝缘膜中所含的氧扩散至第一氧化物半导体膜中。
第二氧化物半导体膜的氢浓度以及第三氧化物半导体膜的氢浓度均低于1×1020atoms/cm3。
根据上述半导体器件的制造方法形成的氧化物半导体膜包含选自In、Ga、Sn及Zn的两种或更多种元素。另外，在栅极绝缘膜上形成的氧化物半导体膜为非单晶(non-single-crystal)且包含c轴取向(c-axis-aligned)晶体区。
根据本发明的一个实施例，能够提供电特性良好且不大可能变化的半导体器件以及该半导体器件的制造方法。
附图说明
在附图中：
图1A至1C是示出本发明的一个实施例的半导体器件的例子的俯视图及截面图；
图2A至2C是示出本发明的一个实施例的半导体器件的例子的俯视图及截面图；
图3A至3C是示出本发明的一个实施例的半导体器件的例子的俯视图及截面图；
图4A至4D是示出本发明的一个实施例的半导体器件的制造方法的例子的截面图；
图5A及5B是示出本发明的一个实施例的半导体器件的制造方法的例子的截面图；
图6A及6B是示出本发明的一个实施例的半导体器件的制造方法的例子的截面图；
图7A及7B是示出本发明的一个实施例的半导体器件的制造方法的例子的截面图；
图8A1、8A2、8B1及8B2是示出多色调掩模的图；
图9A及9B是示出本发明的一个实施例的例子的电路图；
图10是示出本发明的一个实施例的例子的电路图；
图11A及11B是示出本发明的一个实施例的例子的电路图；
图12A及12B是示出本发明的一个实施例的例子的电路图；
图13A是示出CPU的一个特例的框图而图13B及13C是示出部分该CPU的电路图；
图14A及14B是示出本发明的一个实施例的显示器件的例子的框图及电路图；
图15A1及15A2是俯视图而图15B是截面图，各自示出本发明的一个实施例的显示器件的例子；
图16A1、16A2、16B1、16B2、16C1及16C2是示出本发明的一个实施例的液晶显示器件的操作模式的例子的截面图；
图17A1、17A2、17B1及17B2是示出本发明的一个实施例的液晶显示器件的操作模式的例子的截面图；
图18A1、18A2、18B1及18B2是示出本发明的一个实施例的液晶显示器件的操作模式的例子的截面图；
图19A及19B是示出本发明的一个实施例的液晶显示器件中的电极排列的例子的俯视图及截面图；
图20A至20C是示出本发明的一个实施例的液晶显示器件中的电极排列的例子的俯视图；
图21A至21C是各自示出本发明的一个实施例的液晶显示器件中的电极排列的例子的俯视图；
图22A是俯视图而图22B及22C是截面图，示出本发明的一个实施例的半导体器件的例子；
图23A及23B是示出本发明的一个实施例的保护电路的例子的电路图及俯视图；
图24A及24B是示出各自包含本发明的一个实施例的半导体器件的电子器件的例子的透视图；
图25是示出用于在本发明的一个实施例的半导体器件中包含的氧化物半导体膜的计算的晶体结构的图；以及
图26A至26C是示出用于在本发明的一个实施例的半导体器件中包含的氧化物半导体膜的计算的晶体结构的图。
具体实施方式
参照附图详细描述本发明的实施例。请注意，本发明并不限于以下的描述，而且本领域的技术人员容易理解在不背离本发明的思想和范围的情况下，可做出各种变化和修改。因此，本发明不应解释为限于下文实施例中的描述。请注意，在以下描述的本发明的结构中，不同图中的相同部分或具有相似功能的部分标注为相同参考标号，且不重复其描述。
请注意，在本说明书中描述的每个图中，在一些情况下，为清楚起见，使尺寸、膜厚或者每个部件的区域扩大。因此，本发明的实施例并不限于这样的比例。
在本说明书中，在一些情况下，术语“膜”也用于描述经受过半导体器件的制造过程中的处理的对象。
请注意，为了避免部件之间的混淆，在本说明书中使用术语诸如“第一”、“第二”及“第三”，且该术语并不从数字上限制部件。因此，例如，能够适当地将术语“第一”替换为术语“第二”、“第三”等。
请注意，在本说明书中，“导通状态(on-state)电流”是当晶体管处于传导状态(conduction state)时在源极与漏极之间流动的电流。例如，在n沟道薄膜晶体管的情况下，导通状态电流是当晶体管的栅极电压高于其阈值电压时在源极与漏极之间流动的电流。此外，“截止状态(off-state)电流”是当晶体管处于非传导状态时在源极与漏极之间流动的电流。例如，在n沟道薄膜晶体管的情况下，截止状态电流是当晶体管的栅极电压低于其阈值电压时在源极与漏极之间流动的电流。请注意，这里术语“栅极电压”是指当源极电位用作参考电位时源极与栅极之间的电位差。
例如，当电路操作中的电流方向改变时，“源极”及“漏极”的功能可互相替换。因此，在本说明书中，术语“源极”及“漏极”可分别用于指代漏极及源极。
(实施方式1)
在本实施方式中，参照图1A至1C、图2A至2C、图3A至3C、图4A至4D、图5A及5B、图6A及6B以及图7A及7B描述了各自为本发明的一个实施例的晶体管及其制造方法。
图1A是示出本发明的一个实施例的晶体管100的结构的俯视图。图1B是沿着图1A中的点划线A-B的截面图，而图1C是沿着图1A中的点划线C-D的截面图。请注意，为简洁起见，在图1A中未示出基底绝缘膜102、栅极绝缘膜104以及保护绝缘膜107。
在图1B及1C中，晶体管100包含：衬底101；基底绝缘膜102，设置在衬底101上；栅极电极103，设置在基底绝缘膜102上；栅极绝缘膜104，设置在栅极电极103上；氧化物半导体膜105，设置在栅极绝缘膜104上；源极电极106a及漏极电极106b，设置在氧化物半导体膜105上；以及保护绝缘膜107，设置在栅极电极103、氧化物半导体膜105、源极电极106a及漏极电极106b上。
在晶体管100中，源极电极106a及漏极电极106b的末端位于氧化物半导体膜105的末端之内。换言之，源极电极106a及漏极电极106b并没有覆盖由栅极绝缘膜104及氧化物半导体膜105形成的台阶部，且仅在氧化物半导体膜105的上表面与氧化物半导体膜105接触。
图2A是示出本发明的一个实施例的晶体管200的结构的俯视图。图2B是沿着图2A中的点划线E-F的截面图，以及图2C是沿着图2A中的点划线G-H的截面图。请注意，为简洁起见，在图2A中未示出基底绝缘膜102、栅极绝缘膜104以及保护绝缘膜107。
晶体管200具有类似于晶体管100的层叠结构，且晶体管200中包含的源极电极106a及漏极电极106b的形状不同于晶体管100中的形状。在晶体管200中，源极电极106a及漏极电极106b的末端也位于氧化物半导体膜105的末端之内，且源极电极106a及漏极电极106b也仅在氧化物半导体膜105的上表面与氧化物半导体膜105接触。在晶体管200中，源极电极106a为U形(或者C形、类似方括号的形状或马蹄形)以环绕漏极电极106b。利用这样的形状，即使当晶体管占用的面积较小时，也能保证足够的沟道宽度，且能因此增加晶体管的导通状态电流的量。
一般而言，沟道宽度越大，栅极电极103与源极电极106a之间的寄生电容以及栅极电极103与漏极电极106b之间的寄生电容就变得越大。然而，利用由U形源极电极106a环绕漏极电极106b的结构，能够抑制寄生电容、特别是栅极电极103与漏极电极106b之间的寄生电容的增加。
例如，在有源矩阵液晶显示器件的像素晶体管中，当栅极电极与电连接至像素电极的漏极电极之间产生的寄生电容较大时，液晶显示器件容易受到馈入(feedthrough)的影响，且供给至像素的电位(视频数据)不能保持精确，这会降低显示质量。通过利用本发明的一个实施例的晶体管200作为有源矩阵液晶显示器件的像素晶体管，能保证足够的沟道宽度且能减小漏极电极106b与栅极电极103之间产生的寄生电容；因此，能改善显示器件的显示质量。
图3A是示出本发明的一个实施例的晶体管310的结构的俯视图。图3B是沿着图3A中的点划线O-P的截面图，而图3C是沿着图3A中的点划线Q-R的截面图。请注意，为简洁起见，在图3A中未示出基底绝缘膜102、栅极绝缘膜104以及保护绝缘膜107。
晶体管310具有在利用图1A至1C描述的晶体管100中额外设置沟道保护膜108的结构。沟道保护膜108设置在氧化物半导体膜105上。在晶体管310中，源极电极106a及漏极电极106b的末端也位于氧化物半导体膜105的末端之内，且源极电极106a及漏极电极106b也仅在氧化物半导体膜105的上表面与氧化物半导体膜105接触。
尽管沟道保护膜108的设置导致比晶体管100更多数量的制造步骤，但在形成沟道保护膜108后的制造步骤中，能抑制在背沟道(back channel)侧产生的氧缺陷的增加。因此，在形成沟道保护膜108后的制造步骤中，能放宽处理条件的范围，实现具有高生产率和高可靠性的半导体器件。请注意，在本说明书中，术语“背沟道”是指氧化物半导体膜与另一膜之间的界面的附近，其相对于氧化物半导体膜与栅极绝缘膜之间的界面。
晶体管100、晶体管200以及晶体管310各自是底栅(bottom gate)晶体管的一个模式以及倒置交错(inverted staggered)晶体管。晶体管100及晶体管200也称为沟道蚀刻晶体管，而晶体管310也称为沟道保护(沟道阻挡)晶体管。
接着，参照图4A至4D、图5A及5B、图6A及6B、图7A及7B以及图8A1、8A2、8B1及8B2描述图1A至1C所示的晶体管100的制造方法。请注意，图4A至4D、图5A及5B、图6A及6B以及图7A及7B是示出晶体管100的制造方法的截面图且对应于沿着图1A中的点划线A-B及点划线C-D的截面。请注意，晶体管200仅在源极电极106a和漏极电极106b(包含源极布线及漏极布线)的形状方面与晶体管100不同；因此，晶体管100的制造方法将描述为能应用于晶体管200的方法。
如图4A所示，在衬底101上形成基底绝缘膜102，且在基底绝缘膜102上形成栅极电极103。请注意，在一些情况下，并不需要形成基底绝缘膜102。
只要材料具有承受至少以后进行的热处理的足够高的耐热性，衬底101的材料等的性质就没有特别限制。例如，玻璃衬底、陶瓷衬底、石英衬底或蓝宝石衬底可用作衬底101。
备选地，可使用单晶半导体衬底诸如硅衬底或碳化硅衬底、多晶半导体衬底、化合物半导体衬底诸如硅锗衬底、导电衬底诸如金属衬底或不锈钢衬底、利用绝缘材料覆盖任何这些半导体衬底及导电衬底的表面而获得的衬底等。再备选地，在其上设置有半导体元件的任何这些衬底的可用作衬底101。
进一步备选地，柔性玻璃衬底或柔性塑料衬底能用作衬底101。优选使用具有低的折射率各向异性的衬底作为塑料衬底，且典型地可使用聚醚砜(polyether sulfone，PES)膜、聚酰亚胺、聚萘二甲酸乙二醇酯(PEN)膜、聚氟乙烯(PVF)膜、聚酯膜、聚碳酸酯(PC)膜、丙烯酸树脂膜、在部分固化的有机树脂中包含的纤维体的预浸渍材料(prepreg)等。
基底绝缘膜102防止杂质(例如，碱金属诸如Li或Na)扩散到衬底101且还防止晶体管100的制造过程中的蚀刻步骤蚀刻衬底101。尽管没有特别限制，但优选基底绝缘膜102的厚度大于或等于50nm。
基底绝缘膜102可按照类似于以后描述的栅极绝缘膜104的方式使用从能用于栅极绝缘膜104的材料中选择的材料来形成。为了防止碱金属的进入，优选使用以后描述的氮化物绝缘膜作为基底绝缘膜102。通过使用具有高的热传导率的绝缘膜作为基底绝缘膜102，能改善晶体管100的放热性质。具有高的热传导率的绝缘膜的例子包含：氮化铝膜、氮氧化铝膜以及氮化硅膜。请注意，基底绝缘膜102可具有单层结构或层叠结构。
接着，在基底绝缘膜102上形成待成为栅极电极103的导电膜。请注意，栅极电极103也用作栅极布线。
能用于导电膜的导电材料为单体金属(elemental metal)诸如铝、钛、铬、镍、铜、钇、锆、钼、银、钽或钨；包含任何这些金属元素作为其主要组分的合金；或者任何这些金属元素的氮化物。
待成为栅极电极103的导电膜可具有包含任意上述的导电材料的单层结构或层叠结构。例如，举出含硅的铝膜的单层结构、在铝膜上形成有钛膜的双层结构、在钨膜上形成有钛膜的双层结构、在铜-镁-铝合金膜上形成有铜膜的双层结构、以及按照钛膜、铝膜及钛膜的顺序层叠的三层结构。另外，可使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
利用任意上述的导电材料通过溅射法、真空蒸镀法或者电镀法在基底绝缘膜102上形成待成为栅极电极103的导电膜。备选地，可通过用喷墨法在衬底上排出银、金、铜等的导电纳米膏并烘焙该导电纳米膏，以便形成待成为栅极电极103的导电膜。通过光刻法、喷墨法、印刷法等在该导电膜上形成掩模，然后利用该掩模选择性地除去(蚀刻)部分导电膜，以便能够形成栅极电极103。这里，通过利用钛靶的DC溅射法形成钛膜，且该钛膜经受利用由光刻法形成的抗蚀剂掩模的蚀刻，由此形成栅极电极103。用于形成栅极电极103的蚀刻可为湿蚀刻或干蚀刻。
栅极电极103的厚度并未特别限制且能依据上述导电材料的电阻以及制造步骤的时间期间来适当地决定。例如，栅极电极103的厚度可大于或等于10nm且小于或等于500nm。
为了改善以后形成的栅极绝缘膜104的覆盖，优选栅极电极103的端面具有渐窄的形状。为使栅极电极103的端面具有渐窄的形状，可在抗蚀剂掩模的尺寸逐渐减小的同时进行蚀刻。
为了改善栅极电极103与衬底101之间的附着力，可在衬底101与栅极电极103之间设置任意上述的单体金属的氮化物膜。
另外，优选在栅极电极103与以后描述的栅极绝缘膜104之间设置含氮的In-Ga-Zn-O膜、含氮的In-Sn-O膜、含氮的In-Ga-O膜、含氮的In-Zn-O膜、含氮的Sn-O膜、含氮的In-O膜、金属氮化物(例如，InN或ZnN)膜。这些膜均能具有5eV以上的功函数，优选为5.5eV以上；因此，作为晶体管100的电特性的阈值电压可为正值，以便晶体管100可为所谓的常断型(normally-off)晶体管。例如，在利用含氮的In-Ga-Zn-O膜的情况下，使用具有高于至少第一氧化物半导体膜115的氮浓度的In-Ga-Zn-O膜，具体地，使用具有7at.％以上的氮浓度的In-Ga-Zn-O膜。
接着，如图4B所示，在栅极电极103上形成栅极绝缘膜104。栅极绝缘膜104的厚度大于或等于1nm且小于或等于300nm，且优选大于或等于5nm且小于或等于50nm。
对于栅极绝缘膜104，使用选自如下绝缘膜的单层结构或层叠结构，即氧化物绝缘膜诸如氧化硅膜、氧化镓膜或氧化铝膜；氮化物绝缘膜诸如氮化硅膜或氮化铝膜；氧氮化硅膜；氧氮化铝膜；以及氮氧化硅膜。请注意，优选栅极绝缘膜104在与以后描述的第一氧化物半导体膜115接触的部分中包含氧。
备选地，高k(high-k)材料的单层结构或者高k材料与上述的绝缘膜的层叠结构可用于栅极绝缘膜104，其中，该高k材料诸如氧化铪、氧化钇、硅酸铪(HfSixOy(x＞0，y＞0))、加入了氮的硅酸铪(HfSixOyNz(x＞0，y＞0，z＞0)或者铝酸铪(HfAlxOy(x＞0，y＞0))。
由于高k材料具有高的介电常数，例如，栅极绝缘膜在维持电容与氧化硅膜用作栅极绝缘膜的情况相同时可具有较大物理厚度；因此，能降低栅极泄漏电流。
在本说明书中，氧氮化硅是指含氧比氮多的物质；另外，氮氧化硅是指含氮比氧多的物质。
由于优选栅极绝缘膜104在与以后描述的第一氧化物半导体膜115接触的部分中包含氧，所以通过加热从其中释放氧的绝缘膜可用作栅极绝缘膜104。请注意，表述“通过加热释放氧”指的是在热脱附谱法(TDS)分析中转换为氧原子的所释放的氧的量大于或等于1.0×1018atoms/cm3，优选为大于或等于3.0×1020atoms/cm3。
借助于TDS分析，以下描述用于对转换为氧原子的所释放的氧的量的进行定量的一种方法。
TDS分析中释放的气体的量与谱的积分值成正比。因此，通过绝缘膜的谱的积分值与标准样本的参考值之间的比，能计算出释放的气体的量。标准样本的参考值是指样本中所含的既定原子的密度对于谱的积分值的比。
例如，利用含有既定密度的氢的硅片的标准样本的TDS分析结果以及绝缘膜的TDS分析结果，能根据算式1获得从绝缘膜释放的氧分子的数量(NO2)。这里，假设利用TDS分析获得的具有质量数为32的所有谱源于氧分子。在该假设下，作为具有质量数为32的化合物而举出的CH3OH，由于其不太可能出现而未考虑。另外，也未考虑包含具有质量数为17或18的氧原子(为氧原子的同位素)的氧分子，因为在自然界这种分子的比例极微小。
算式1
NO2＝NH2/SH2×SO2×α
NH2是通过将从标准样本脱附的氢分子的数量转换为密度而获得的值。SH2是当标准样本经受TDS分析时的谱的积分值。这里，标准样本的参考值设定为NH2/SH2。SO2是当绝缘膜经受TDS分析时的谱的积分值，α是TDS分析中影响谱强度的系数。关于算式1的详细情况，请参照日本专利申请公开第H6-275697号。请注意，释放的氧的量利用ESCO Ltd.生产的热脱附谱法装置EMD-WA1000S/W进行测量，利用含氢原子为1×1016atoms/cm3的硅片作为标准样本。
另外，在TDS分析中，部分氧作为氧原子被检测到。氧分子与氧原子之间的比值可由氧分子的电离率来计算。请注意，由于上述α包含了氧分子的电离率，所以也能通过所释放的氧分子的数量的评估来评估释放的氧原子的数量。
请注意，NO2是释放的氧分子的数量。对于氧化物绝缘膜，当转换为氧原子时的释放的氧的量是所释放的氧分子的数量的两倍。
作为通过加热从其中释放氧的绝缘膜的例子，举出包含比其化学计量比更多的氧的氧化物绝缘膜，特别是氧过剩的氧化硅(SiOx(X＞2))膜。在过氧化硅(SiOx(X＞2))中，每单位体积的氧原子的数量大于每单位体积的硅原子的数量的两倍。每单位体积的硅原子的数量及氧原子的数量通过卢瑟福背散射能谱法(Rutherford backscatteringspectrometry)测出。
通过将利用加热从其中释放氧的绝缘膜用作栅极绝缘膜104，氧供给至以后描述的第一氧化物半导体膜115，由此可减小栅极绝缘膜104与以后描述的第一氧化物半导体膜115之间的界面态(interface state)。其结果，能防止由于晶体管100的操作而产生的电荷等在界面态被捕获；因此，晶体管100可为电特性恶化较少的晶体管。
通过溅射法、CVD法等形成栅极绝缘膜104。在本实施例中，描述溅射法用于栅极绝缘膜104的形成的情况。在通过CVD法形成栅极绝缘膜104的情况下，能使用热CVD法、等离子体CVD法、利用微波(例如，频率为2.45GHz)的高密度等离子体CVD法等。
在通过溅射法形成栅极绝缘膜104的情况下，可利用硅靶、石英靶、铝靶、氧化铝靶等在含氧的气氛气体中形成栅极绝缘膜104。氧在整个气氛气体中的比例为6vol.％以上，优选为50vol.％以上。通过增加氧气体在气氛气体中的比例，能够形成利用加热从其中释放氧的绝缘膜。
优选尽可能地除去靶中的氢。具体地，使用的氧化物靶包含100ppm以下的OH基，优选为10ppm以下，更优选1ppm以下，由此，能降低栅极绝缘膜104的氢浓度且能因此改善晶体管100的电特性及可靠性。例如，优选熔凝石英(fused quartz)，因为其容易以包含10ppm以下的OH基的方式形成且廉价。当然，可使用具有低的OH基浓度的合成石英(syntheticquartz)靶。
另外，由于碱金属诸如Li或Na是晶体管100的制造过程中的杂质，所以优选其含量较小。在含杂质诸如碱金属的玻璃衬底用作衬底101的情况下，为了防止碱金属的进入，优选形成上述的氮化物绝缘膜作为栅极绝缘膜104，且优选在该氮化物绝缘膜上再形成上述的氧化物绝缘膜。
接着，如图4C所示，在栅极绝缘膜104上形成第一氧化物半导体膜115。可通过溅射法、分子束外延法(molecular beam epitaxy method)、原子层沉积法(atomic layerdeposition method)或者脉冲激光沉积法(pulsed laser deposition method)在栅极绝缘膜104上形成第一氧化物半导体膜115。这里，通过溅射法形成第一氧化物半导体膜115。第一氧化物半导体膜115的厚度可大于或等于1nm且小于或等于50nm。
含有选自In、Ga、Sn及Zn的两种或更多种元素的金属氧化物可用于第一氧化物半导体膜115。请注意，金属氧化物的带隙为2eV以上，优选为2.5eV以上，更优选为3eV以上。使用具有宽的带隙的金属氧化物能减小晶体管100的截止状态电流。
对于第一氧化物半导体膜115，可使用例如，四元金属氧化物诸如In-Sn-Ga-Zn基金属氧化物；三元金属氧化物诸如In-Ga-Zn基金属氧化物、In-Sn-Zn基金属氧化物、In-Al-Zn基金属氧化物、Sn-Ga-Zn基金属氧化物、Al-Ga-Zn基金属氧化物或Sn-Al-Zn基金属氧化物；或者二元金属氧化物诸如In-Zn基金属氧化物、Sn-Zn基金属氧化物、Al-Zn基金属氧化物、Zn-Mg基金属氧化物、Sn-Mg基金属氧化物、In-Mg基金属氧化物或In-Ga基金属氧化物。备选地，可使用In基金属氧化物、Sn基金属氧化物、Zn基金属氧化物等。请注意，n元金属氧化物包含n种金属氧化物。这里，例如，In-Ga-Zn基金属氧化物是指包含铟(In)、镓(Ga)及锌(Zn)的氧化物且并未特别限制其组成比例。另外，In-Ga-Zn基金属氧化物可包含In、Ga及Zn之外的元素。
请注意，优选与化学计量比中的氧相比、金属氧化物中含有过量的氧(O)。当含有过量的氧(O)时，能够防止待形成的第一氧化物半导体膜115中的氧缺陷导致的载流子的产生。
请注意，例如，在利用In-Zn基金属氧化物形成第一氧化物半导体膜115的情况下，靶具有其中原子比In/Zn为0.5至50的组成比例，优选为1至20，更优选为1.5至15。当Zn的原子比处于上述优选范围时，能改善晶体管的场效应迁移率。这里，当化合物的原子比为In∶Zn∶O＝X∶Y∶Z时，优选满足Z＞1.5X+Y的关系，以便过量地含有氧(O)。
第一氧化物半导体膜115可为非晶氧化物半导体膜或者包含晶体区的氧化物半导体膜。
这里，下面详细描述用于形成第一氧化物半导体膜115的溅射装置。
形成第一氧化物半导体膜115的处理室的泄漏率优选低于或等于1×10-10Pa·m3/s；因此，在通过溅射法的形成中，能抑制杂质进入膜中。
为了降低泄漏率，需要减小内部泄漏以及外部泄漏。外部泄漏是指通过微孔、密封缺陷等的来自真空系统外部的气体的流入。内部泄漏是起因于通过真空系统中的隔离物诸如阀的泄漏或者起因于从内部构件释放的气体。需要从外部泄漏及内部泄漏两方面采取措施以使泄漏率低于或等于1×10-10Pa·m3/s。
为了减小外部泄漏，优选处理室的开/闭部分用金属垫片密封。优选用氟化铁(iron fluoride)、氧化铝或氧化铬覆盖的金属材料用于金属垫片。金属垫片实现比O形环(O-ring)高的附着力，且能减小外部泄漏。另外，通过使用用氟化铁、氧化铝、氧化铬或处于钝化状态的类似物质覆盖的金属材料，从金属垫片产生的含氢的释放气体得到抑制，以便也能减小内部泄漏。
作为处理室的内壁的构件，可使用从其中不太可能释放含氢气体的铝、铬、钛、锆、镍或钒，或者含铁、铬、镍等的至少一个且用任意这些元素来覆盖的合金材料。含铁、铬、镍等的至少一个的合金材料具有刚性，耐热且适合于处理。这里，当通过抛光等降低构件的表面不平整度以减小处理室的内壁的表面面积时，能减少释放气体。备选地，该构件可用氟化铁、氧化铝、氧化铬或处于钝化状态的类似物质覆盖。
而且，优选正在处理室的之前设置用于气氛气体的精制器。此时，精制器与处理室之间的管道的长度小于或等于5m，优选为小于或等于1m。当管道的长度小于或等于5m或者小于或等于1m时，能因此减小来自管道的释放气体的影响。
优选适当地组合粗真空泵诸如干燥泵以及高真空泵诸如溅射离子泵、涡轮分子泵及低温泵来进行处理室的排气。涡轮分子泵在大分子的排气方面具有突出的能力，但是在氢和水的排气方面具有的能力低。因此，组合对水的排气具有高能力的低温泵和对氢的排气具有高能力的溅射离子泵是有效果的。
存在于处理室内的吸附物虽然因为吸附于内壁上而不会影响处理室内的压力，但是该吸附物导致处理室排气时的气体释放。因此，尽管泄漏率和排气速率之间没有关联，但是重要的是：借助于具有高的排气能力的泵，尽可能地使存在于处理室内的吸附物脱附，且预先进行排气。请注意，处理室可经过烘焙以促进吸附物的脱附。通过烘焙，能够使吸附物的脱附速率增加大约10倍。可在高于或等于100℃且低于或等于450℃的温度进行焙烤。此时，当导入惰性气体同时除去吸附物，能够使仅通过排气难以脱附的水等的脱附速率得到进一步提高。
在溅射法中，RF电源器件、AC电源器件、DC电源器件等可以适当地用作用于产生等离子体的电源器件。
当通过溅射法形成第一氧化物半导体膜115时，含有选自铟、镓、锡及锌的两种或更多种元素的金属氧化物靶能够用作靶。
作为靶的例子，含In、Ga及Zn的金属氧化物靶具有组成比例为In2O3∶Ga2O3∶ZnO＝1∶1∶1[摩尔数比]。备选地，可使用具有组成比例为In2O3∶Ga2O3∶ZnO＝1∶1∶2[摩尔数比]的靶，具有组成比例为In2O3∶Ga2O3∶ZnO＝1∶1∶4[摩尔数比]的靶或者具有组成比例为In2O3∶Ga2O3∶ZnO＝2∶1∶8[摩尔数比]的靶。
稀有气体(典型地为氩)气氛、氧气氛或者稀有气体及氧的混合气体可适当地用作气氛气体。优选从其中除去杂质诸如氢、水、具有氢氧基的化合物及氢化物的高纯度气体用作气氛气体。
利用上述溅射装置，能形成在其中混入较少的氢的第一氧化物半导体膜115。请注意，即使当使用溅射装置时，第一氧化物半导体膜115仍包含氮。例如，通过次级离子质谱法(SIMS)测出的第一氧化物半导体膜115的氮浓度小于5×1018atoms/cm3。
可在真空中连续形成栅极绝缘膜104及第一氧化物半导体膜115。例如，可进行以下步骤：通过热处理或等离子体处理除去附着在衬底101上的基底绝缘膜102的表面及栅极电极103的表面的含氢杂质，然后不暴露于大气地按栅极绝缘膜104及第一氧化物半导体膜115的顺序连续形成。因此，能减少附着在基底绝缘膜102的表面及栅极电极103的表面的含氢杂质，能防止大气组分附着到基底绝缘膜102与栅极绝缘膜104之间的界面、栅极电极103与栅极绝缘膜104之间的界面以及栅极绝缘膜104与第一氧化物半导体膜115之间的界面。因此，能形成具有良好的电特性的高可靠性的晶体管100。
另外，在形成第一氧化物半导体膜115的期间或者之后，在一些情况下，由于第一氧化物半导体膜115中的氧缺陷而产生电荷。一般而言，当氧化物半导体中发生氧缺陷时，部分氧缺陷成为施主而产生电子作为载流子。即，在晶体管100中，第一氧化物半导体膜115中的部分氧缺陷也成为施主而产生电子作为载流子且因此晶体管100的阈值电压负偏移。此外，第一氧化物半导体膜115中的电子的产生往往由第一氧化物半导体膜115与栅极绝缘膜104之间的界面附近的发生的氧缺陷引起。
因此，在第一氧化物半导体膜115形成之后，进行第一热处理以形成第二氧化物半导体膜117(参照图4D)。
通过第一热处理，从第一氧化物半导体膜115释放氢(包含水、氢氧基及氢化物)，包含于栅极绝缘膜104的部分氧被释放，而且氧扩散至第一氧化物半导体膜115以及栅极绝缘膜104与第一氧化物半导体膜115之间的界面附近。
在氧化气氛或者惰性气氛中在能发生上述现象的温度进行第一热处理，特别是，高于或等于150℃且低于衬底的应变点，优选高于或等于250℃且低于或等于450℃，更优选高于或等于300℃且低于或等于450℃。这里，氧化气氛是指包含10ppm以上的氧化气体诸如氧、臭氧或氧化氮的气氛。惰性气氛是指包含低于10ppm的氧化气体且用氮或稀有气体填充的气氛。处理时间为3分钟至24小时。超过24小时的热处理因降低了生产率而不是优选的。
用于第一热处理的热处理装置没有特别限制，且该装置可设置有这样的器件，即该器件通过来自加热元件诸如电阻加热元件的热辐射或热传导来加热待处理的对象。例如，可使用电炉或者快速热退火(RTA)装置诸如气体快速热退火(GRTA)装置或者灯快速热退火(LRTA)装置。LRTA装置是通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯的灯发射的光(电磁波)的辐射来加热待处理的对象的装置。GRTA装置是利用高温气体来进行热处理的装置。
第一热处理致使栅极绝缘膜104所含的部分氧释放且扩散至第一氧化物半导体膜115中，以便补偿第一氧化物半导体膜115中的氧缺陷。换言之，足够的氧从栅极绝缘膜104释放到第一氧化物半导体膜115中，由此第一氧化物半导体膜115中的引起阈值电压的负偏移的氧缺陷能够得到补偿。
另外，第一氧化物半导体膜115中的氢用作施主以产生电子作为载流子。通过第一热处理，减小第一氧化物半导体膜115的氢浓度，因此，变为高纯度的第二氧化物半导体膜117。第二氧化物半导体膜117的氢浓度小于5×1018atoms/cm3，优选为1×1018atoms/cm3或更低，更优选为5×1017atoms/cm3或更低，更进一步优选为1×1016atoms/cm3。请注意，第二氧化物半导体膜117的氢浓度通过次级离子质谱法(SIMS)测出。
通过第一热处理由氢浓度的充分减小而得到纯化的第二氧化物半导体膜117，其中由于足够的氧供给而减小了氧缺陷导致的能隙的缺陷程度，具有依赖于施主诸如氢的1×1013/cm3或更低的载流子浓度。室温(25℃)下的截止状态电流(这里，每单位沟道宽度(1μm))为100zA(1zA(zeptoampere)为1×10-21A)或更低，优选为10zA或更低。因此，借助于第二氧化物半导体膜117能获得具有良好的截止状态电流特性的晶体管100。由于碱金属诸如Li或Na是杂质，所以优选减小碱金属的含量。第二氧化物半导体膜117中的碱金属的含量优选为2×1016cm-3或更低，优选为1×1015cm-3或更低。另外，因为碱土金属(alkaline earthmetal)也是杂质，所以优选减小碱土金属的含量。
因此，通过第一热处理制造的晶体管100是具有良好的电特性的晶体管。
接着，在第二氧化物半导体膜117上形成待成为源极电极106a及漏极电极106b的导电膜118(参照图5A)。
能以与待成为栅极电极103的导电膜类似的方式形成导电膜118。利用从能用于栅极电极103的导电材料中选择的导电材料适当地将导电膜118形成为具有单层结构或层叠结构。这里，使用钨膜。
在本实施例中，在形成待成为源极电极106a及漏极电极106b的导电膜118之前进行第一热处理；然而，也可在第一氧化物半导体膜115形成之后进行第一热处理且在其上形成导电膜118。换言之，可对于以下对象进行第一热处理：(1)包含衬底101、基底绝缘膜102、栅极电极103以及第一氧化物半导体膜115的对象；或者(2)包含衬底101、基底绝缘膜102、栅极电极103、第一氧化物半导体膜115以及导电膜118的对象。在情况(1)中，通过第一热处理，第一氧化物半导体膜115变为第二氧化物半导体膜117，而当在第二氧化物半导体膜117上形成了导电膜118时，可能在第二氧化物半导体膜117中形成缺陷。在情况(2)中，在形成导电膜118之后形成第二氧化物半导体膜117；因此，能降低在第二氧化物半导体膜117中形成缺陷的可能性。
接着，进行光刻法以便在导电膜118上形成包含厚度不同的区域的抗蚀剂掩模119(参照图5B)。
形成包含厚度不同的区域的抗蚀剂掩模119，以便使覆盖待成为源极电极106a及漏极电极106b的区域的抗蚀剂的厚度与覆盖晶体管100的沟道形成区的抗蚀剂的厚度彼此不同。具体地，覆盖晶体管100的沟道形成区的抗蚀剂的厚度小于覆盖待成为源极电极106a及漏极电极106b的区域的抗蚀剂的厚度。
可利用多色调掩模形成包含厚度不同的区域的抗蚀剂掩模119。多色调掩模的使用可减少所使用的光掩模的数量以及晶体管100的制造中的步骤的数量，是优选的。在不使用多色调掩模的情况下，晶体管100的制造在以下步骤中需要两个光掩模及两个光刻过程，即将第二氧化物半导体膜117加工为具有岛状的步骤以及加工待成为源极电极106a及漏极电极106b的导电膜118的步骤；然而在使用多色调掩模的情况下，可利用一个光掩模通过一个光刻步骤制造晶体管100。
多色调掩模是能够用多种级别的光强度曝光的掩模；典型地，用三种级别的光强度进行曝光以设置曝光区、半曝光区以及非曝光区。借助于多色调掩模，可通过一次曝光及显影(development)过程形成具有多个厚度(典型地，两种厚度)的抗蚀剂掩模。因此，通过使用多色调掩模，可减少光掩模的数量。
参照图8A1、8A2、8B1及8B2来描述多色调掩模。图8A1及8B1是典型的多色调光掩模的截面图。图8A1示出灰阶掩模(gray-tone mask)403，以及图8B1示出半色调掩模(half-tone mask)414。
图8A1所示的灰阶掩模403包含：在透光衬底400上利用阻光层形成的阻光部401以及通过阻光层的图案形成的衍射光栅部402。
衍射光栅部402具有以小于或等于用于曝光的光的分辨极限的间隔而设置的狭缝、点、网格等，由此控制透光率。请注意，可周期性地或非周期性地在衍射光栅部402设置该狭缝、点或网格。
石英等可用于透光衬底400。阻光部401及衍射光栅部402所包含的阻光层可利用金属膜形成，而且优选利用铬、氧化铬等形成。
在利用曝光用光来照射灰阶掩模403的情况下，如图8A2所示，在与阻光部401重叠的区域中的透光率为0％，而未设置阻光部401或衍射光栅部402的区域中的透光率为100％。另外，在衍射光栅部402的透光率大约处于10％至70％的范围，该范围可通过衍射光栅的狭缝、点或网格的间隔进行调整。
图8B1所示的半色调掩模414包含：在透光衬底411上的半透光部412及阻光部413，分别利用半透光层及阻光层形成。
半透光部412可利用MoSiN、MoSi、MoSiO、MoSiON、CrSi、等的层形成。阻光部413可利用与灰阶掩模的阻光层类似的金属膜形成，且优选利用铬、氧化铬等形成。
在利用曝光用光来照射半色调掩模414的情况下，如图8B2所示，与阻光部413重叠的区域中的透光率为0％，而在未设置阻光部413或半透光部412的区域中的透光率为100％。另外，在半透光部412的透光率大约处于10％至70％的范围，该范围可通过所利用的材料的种类、厚度等进行调整。
由于多色调光掩模能实现三种级别的曝光以获得曝光部分、半曝光部分以及非曝光部分，所以可通过一次曝光及显影过程形成具有多个厚度(典型地，两种厚度)的区域的抗蚀剂掩模。因此，通过利用多色调掩模，能减少在晶体管100的制造过程中使用的光掩模的数量。
图5B所示的半色调掩模包含透光衬底300上的半透光层301a和阻光层301b及301c。因此，在导电膜118上形成抗蚀剂掩模，使得覆盖待成为源极电极106a及漏极电极106b的区域的抗蚀剂掩模的厚度较大，而覆盖待成为沟道形成区的区域的抗蚀剂掩模的厚度较小(参照图5B)。在考虑晶体管100的沟道长度的情况下来决定覆盖待成为沟道形成区的区域的抗蚀剂掩模的厚度。
然后，利用抗蚀剂掩模119对第二氧化物半导体膜117及导电膜118进行选择性地除去(蚀刻)。通过蚀刻，形成岛状的第三氧化物半导体膜120以及加工为具有尺寸小于导电膜118的尺寸的导电膜121。请注意，第三氧化物半导体膜120对应于图1A至1C所示的氧化物半导体膜105。尽管第三氧化物半导体膜120在形状上与第二氧化物半导体膜117不同，但第三氧化物半导体膜120与第二氧化物半导体膜117同样，也是氧化物半导体膜，其中氢浓度充分减小且高度纯化，而且通过足够的氧供给，减小氧缺陷导致的能隙中的缺陷程度。第三氧化物半导体膜120包含晶体管100的沟道形成区(参照图6A)。
接着，减小抗蚀剂掩模119的尺寸以形成抗蚀剂掩模122a及122b，它们在第三氧化物半导体膜120中的沟道形成区上的部分分开。抗蚀剂掩模119的尺寸减少至少第三氧化物半导体膜120中的沟道形成区上的抗蚀剂掩模的厚度。换言之，减少抗蚀剂掩模119的尺寸，以便暴露导电膜121与第三氧化物半导体膜120中的沟道形成区重叠的区域。为了减小抗蚀剂掩模119的尺寸，可使用通过氧等离子体的灰化(ashing)。抗蚀剂掩模119经受灰化以便在晶体管100的栅极电极103上分开，因此形成抗蚀剂掩模122a及122b(参照图6B)。
接着，利用抗蚀剂掩模122a及122b蚀刻导电膜121以形成源极电极106a及漏极电极106b(参照图7A)。在蚀刻之后，除去抗蚀剂掩模122a及122b。此时，第三氧化物半导体膜120可被部分蚀刻且具有凹陷(depressed)部。请注意，源极电极106a及漏极电极106b也用作源极布线及漏极布线。
由于抗蚀剂掩模122a及122b用于形成源极电极106a及漏极电极106b，所以源极电极106a及漏极电极106b的末端位于第三氧化物半导体膜120的末端之内(参照图1A至1C)，其中抗蚀剂掩模122a及122b通过减小抗蚀剂掩模119的尺寸使得其在第三氧化物半导体膜120中的沟道形成区上的部分分开而获得。与抗蚀剂掩模119相比，抗蚀剂掩模122a及122b的尺寸小了至少第三氧化物半导体膜120中形成的沟道形成区上的抗蚀剂掩模的厚度。因此，源极电极106a及漏极电极106b的末端位于第三氧化物半导体膜120的末端之内，以便离第三氧化物半导体膜120的末端具有至少对应于第三氧化物半导体膜120中的沟道形成区上的抗蚀剂掩模的厚度的距离。因此，源极电极106a及漏极电极106b形成为：不覆盖由栅极绝缘膜104及第三氧化物半导体膜120形成的台阶部，且仅在第三氧化物半导体膜120的上表面与第三氧化物半导体膜120接触。
但是如以后所述，在第三氧化物半导体膜120的末端容易产生作为载流子的电子(第三氧化物半导体膜120的末端容易具有n型导电性)。因此，优选地决定抗蚀剂掩模119的厚度以及抗蚀剂掩模119中的减小量，使得第三氧化物半导体膜120的末端位于源极电极106a及漏极电极106b的末端之外，以便距源极电极106a及漏极电极106b的末端具有大于或等于1μm且小于或等于10μm的距离。因此，可减小通过第三氧化物半导体膜120的端面(或侧壁)在源极电极106a及漏极电极106b之间产生的泄漏电流。当抗蚀剂掩模119的减小量较大、晶体管100的沟道长度较长时(这会减小晶体管100的导通状态电流及场效应迁移率)，需要考虑该情况。
这里，描述在第三氧化物半导体膜120中发生的氧缺陷。
加工为所希望形状诸如岛状的氧化物半导体膜的第三氧化物半导体膜120的端面(或侧壁)是活性的。请注意，“活性”是指具有不饱和键(dangling bond)的不稳定结合状态。该状态由以下现象引起。
在将氧化物半导体膜加工为所希望的形状时，例如，在以后描述的条件下对氧化物半导体膜进行干蚀刻时，当氧化物半导体膜的端面暴露于包含氯自由基(chlorineradical)、氟自由基(fluorine radical)等的等离子体，暴露在氧化物半导体膜的端面上的金属原子与氯自由基、氟自由基等结合。此时，与氯原子或氟原子结合的金属原子被脱附，以致氧化物半导体膜中的之前与金属原子结合的氧原子被激活。激活的氧原子容易反应而脱附。因此，在氧化物半导体膜的端面中容易发生氧缺陷。
当加工为所希望的形状的氧化物半导体膜的端面为活性时，在减压气氛或还原气氛中提取氧，并且在氧化物半导体膜的端面中发生氧缺陷。减压气氛或还原气氛是经常用于晶体管的制造步骤诸如膜形成、热处理或干蚀刻的处理气氛。特别地，在经受热处理的气氛中，容易在氧化物半导体膜的端面中发生氧缺陷。另外，部分氧缺陷成为施主且产生电子作为载流子，以致氧化物半导体膜的端面具有n型导电型。
晶体管的源极电极及漏极电极与包含具有n型导电性的端面的氧化物半导体膜的端面接触，使得通过氧化物半导体膜的端面在源极电极及漏极电极之间产生泄漏电流。该泄漏电流增加晶体管的截止状态电流。另外，通过流过氧化物半导体膜的端面的电流，在其中氧化物半导体膜的端面用作沟道区域的晶体管成为可能。
在晶体管100中，尽管岛状的第三氧化物半导体膜120的端面也是活性的，但源极电极106a及漏极电极106b不与第三氧化物半导体膜120的端面接触且仅在第三氧化物半导体膜120的上表面与第三氧化物半导体膜120接触；因此，能减小通过第三氧化物半导体膜120的端面在源极电极106a及漏极电极106b之间产生的泄漏电流。
可通过干蚀刻或者湿蚀刻或者干蚀刻及湿蚀刻的组合进行第二氧化物半导体膜117、导电膜118及导电膜121的蚀刻。
作为用于干蚀刻的蚀刻气体，优选使用含氯气体(氯基气体诸如氯(Cl2)、三氯化硼(BCl3)、四氯化硅(SiCl4)或四氯化碳(CCl4))。
备选地，可使用含氟气体(氟基气体诸如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)或三氟甲烷(CHF3))；溴化氢(HBr)；氧(O2)；向其加入稀有气体诸如氦(He)或氩(Ar)的任意这些气体；或类似物质。
作为干蚀刻法，可使用平行平板反应离子蚀刻(RIE)法或感应耦合等离子体(Inductively Coupled Plasma：ICP)蚀刻法。为了将膜加工为所希望的形状，适当地调节蚀刻条件(例如，施加到线圈形电极的电力量、施加到衬底侧的电极的电力量、以及衬底侧的电极温度)。
例如，在作为导电膜118而形成的钨膜经受干蚀刻的情况下，条件如下：25sccm的四氟化碳、25sccm的氯以及10sccm的氧用于蚀刻气体；干蚀刻装置的处理室中的压力为1.0Pa；电极温度为70℃；ICP功率为500W；以及偏置功率为150W。
另外，例如在第二氧化物半导体膜117经受干蚀刻的情况下，条件如下：60sccm的氯化硼以及20sccm的氯用于蚀刻气体；干蚀刻装置的处理室中的压力为1.9Pa；电极温度为70℃；ICP功率为450W；以及偏置功率为100W。请注意，关于第二氧化物半导体膜117的干蚀刻，在上述的条件之外可进行氧的导入。通过在干蚀刻过程引入氧能减小干蚀刻中产生的氧缺陷。
另外，在蚀刻导电膜118及第二氧化物半导体膜117之后，进行氧等离子体灰化以减小抗蚀剂掩模119的尺寸，由此能较好地加工导电膜121；然而，即使对导电膜118进行干蚀刻时，也能减小抗蚀剂掩模119的尺寸。因此，关于第二氧化物半导体膜117及导电膜118的蚀刻，可用这样的方式形成源极电极106a及漏极电极106b，即不使用氧等离子体灰化，而对导电膜118进行干蚀刻，以便减小抗蚀剂掩模119的尺寸且蚀刻导电膜118。
当对于第二氧化物半导体膜117进行干蚀刻时，存在在干蚀刻期间被除去的部分第二氧化物半导体膜117附着于抗蚀剂掩模119的可能性，且因此第二氧化物半导体膜117不能被加工为所希望的形状。由此，关于第二氧化物半导体膜117及导电膜118的蚀刻，可对导电膜118进行干蚀刻以形成导电膜121而可对第二氧化物半导体膜117进行湿蚀刻以形成第三氧化物半导体膜120。通过用该方式的第二氧化物半导体膜117的湿蚀刻，能防止通过蚀刻除去的部分第二氧化物半导体膜117的附着于抗蚀剂掩模119，由此能将第二氧化物半导体膜117加工为所希望的形状。
作为用于湿蚀刻的蚀刻剂，可使用磷酸、乙酸以及硝酸的混合溶液，氨水过氧化氢混合物(31wt％过氧化氢水∶28wt％氨水∶水＝5∶2∶2(体积比))等。备选地，可使用ITO07N(由KANTO CHEMICAL CO.，INC.生产)。
在形成第三氧化物半导体膜120、源极电极106a以及漏极电极106b之后，除去抗蚀剂掩模122a及122b。此时，尽管可使用化学溶液(抗蚀剂剥离剂)，但也可通过氧等离子体灰化来除去抗蚀剂掩模122a及122b。通过氧等离子体灰化来进行抗蚀剂掩模122a及122b的除去，由此能防止化学溶液导致的第三氧化物半导体膜120的表面上的污染，而且通过氧等离子体，氧可供给至第三氧化物半导体膜120。
另外，可在氧化物半导体膜105(图6A、6B、图7A及7B中的第三氧化物半导体膜120)与源极电极106a及漏极电极106b(参照图22A至22C)之间设置具有高于源极电极106a及漏极电极106b且低于氧化物半导体膜105的电阻率的导电膜110a及110b。请注意，在本说明书中，导电膜110a及110b被称为低电阻膜110a及110b。导电金属氧化膜诸如氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟锡(In2O3-SnO2，简写为ITO)或者氧化铟锌(In2O3-ZnO)可用于低电阻膜110a及110b。备选地，含氮的铟镓氧化锌、含氮的氧化铟锡、含氮的氧化铟镓、含氮的氧化铟锌、含氮的氧化锡、含氮的氧化铟或金属氮化物(例如，InN或ZnN)可用于低电阻膜110a及110b。进一步备选地，含有一个到十个的石墨片(graphene sheet)的材料可用于低电阻膜110a及110b。低电阻膜110a及110b设置在源极电极106a及漏极电极106b与氧化物半导体膜105之间，以此方式，能减小源极电极106a及漏极电极106b与氧化物半导体膜105之间的接触电阻。
为了在源极电极106a及漏极电极106b与氧化物半导体膜105之间设置低电阻膜110a及110b，形成第二氧化物半导体膜117，并且形成如上所述的导电金属氧化物膜或者包含一个到十个石墨片的材料的膜，然后在其上形成待成为源极电极106a及漏极电极106b的导电膜118。接着，形成包含厚度不同的区域的抗蚀剂掩模119。此时，形成抗蚀剂掩模119以便满足以下三个条件。
(1)抗蚀剂掩模119在覆盖待成为源极电极106a及漏极电极106b的导电膜118的区域的部分中具有最大厚度。
(2)抗蚀剂掩模119在覆盖晶体管的沟道形成区的部分中具有最小厚度。
(3)抗蚀剂掩模119在覆盖待成为低电阻膜的区域的部分中具有的厚度小于(1)的厚度且大于(2)的厚度。
此后，重复进行如上所述的用于减小包含厚度不同的区域的抗蚀剂掩模119的尺寸的蚀刻及处理，由此能在源极电极106a及漏极电极106b与氧化物半导体膜105之间形成低电阻膜110a及110b。请注意，分别形成低电阻膜110a及110b，使得低电阻膜110a及110b的末端位于氧化物半导体膜105的末端之内；并且形成源极电极106a及漏极电极106b，使得源极电极106a及漏极电极106b的末端位于低电阻膜110a及110b的末端之内。
优选决定抗蚀剂掩模119的厚度及抗蚀剂掩模119中的减小量，使得氧化物半导体膜105的末端位于低电阻膜110a及110b的末端和源极电极106a及漏极电极106b的末端之外，以便距离低电阻膜110a及110b的末端和源极电极106a及漏极电极106b的末端具有大于或等于1μm且小于或等于10μm的距离。
在源极电极106a及漏极电极106b形成之后，紧接着在栅极绝缘膜104、第三氧化物半导体膜120以及源极电极106a及漏极电极106b上形成保护绝缘膜107(参照图7B)。
能用与栅极绝缘膜104类似的方式形成保护绝缘膜107。利用从能用于栅极绝缘膜104的材料中选择的材料适当地形成保护绝缘膜107以具有单层结构或层叠结构。优选保护绝缘膜107中的与第三氧化物半导体膜120接触的区域是含氧的绝缘膜或者通过加热从其中释放氧的绝缘膜。如同栅极绝缘膜104，保护绝缘膜107的厚度可大于或等于1nm且小于或等于300nm，优选为大于或等于5nm且小于或等于50nm。
通过在保护绝缘膜107形成后进行第二热处理，使保护绝缘膜107中所含的部分氧释放，使得氧扩散至第三氧化物半导体膜120以及保护绝缘膜107与第三氧化物半导体膜120之间的界面附近。特别地，能补偿在第三氧化物半导体膜120的端面中产生的氧缺陷，这实现晶体管100的良好的电特性。
请注意，只要第二热处理能使得保护绝缘膜107中所含的部分氧释放，就可参照第一热处理的描述来适当地决定加热方法及加热装置。可在高于或等于150℃且低于或等于450℃的温度进行第二热处理，优选为高于或等于250℃且低于或等于325℃。备选地，可在温度从250℃逐渐增加到325℃时，进行第二热处理。
如有必要，除去部分栅极绝缘膜104以及部分保护绝缘膜107以暴露部分栅极布线、部分源极布线以及部分漏极布线。
通过上述步骤，能制造晶体管100。请注意，在晶体管100中，通过在保护绝缘膜107与氧化物半导体层105中的沟道形成区重叠的区域上设置电极，晶体管100能起到双栅极型(dual-gate type)晶体管的作用。
这里，描述晶体管310的制造方法与晶体管100的制造方法的不同点。
首先，如晶体管100的制造方法那样地直到包括第一氧化物半导体膜115的部件被形成。接着，在第一氧化物半导体膜115上形成待成为沟道保护膜108的绝缘膜，其厚度大于或等于10nm且小于或等于500nm，优选为大于或等于20nm且小于或等于300nm。可利用从说明栅极绝缘膜104时举出的膜中选择的膜适当地通过上述方法形成待成为沟道保护膜108的绝缘膜。请注意，沟道保护膜最终与氧化物半导体膜105接触；因此，优选含氧的绝缘膜或者通过加热从其中释放氧的绝缘膜用作沟道保护膜。这里，通过溅射法形成200nm厚的氧化硅膜。
然后，进行第一热处理以便形成第二氧化物半导体膜117。当在第一氧化物半导体膜115夹在栅极绝缘膜104与待成为沟道保护膜108的绝缘膜之间的状态下进行第一热处理时，氧从栅极绝缘膜104及待成为沟道保护膜108的绝缘膜供给至第一氧化物半导体膜115，使得能够提高第一氧化物半导体膜115中产生的氧缺陷的补偿效果。
优选不暴露于大气地连续形成栅极绝缘膜104、第一氧化物半导体膜115及待成为沟道保护膜108的绝缘膜。不暴露于大气地连续形成使得能防止含氢及大气组分的杂质附着于栅极绝缘膜104与第一氧化物半导体膜115之间的界面、以及待成为沟道保护膜108的绝缘膜与第一氧化物半导体膜115之间的界面；因此，能改善所制造的晶体管的可靠性。
接着，通过印刷法、光刻法、喷墨法等在待成为沟道保护膜108的绝缘膜上形成抗蚀剂掩模，并选择性地除去(蚀刻)绝缘膜以形成沟道保护膜108。
接着，除去抗蚀剂掩模并在第二氧化物半导体膜117上形成待成为源极电极106a及漏极电极106b的导电膜118。可用与晶体管100的制造过程中的步骤类似的方式进行以下步骤。
通过上述步骤，能制造晶体管310。请注意，在晶体管310中，通过在保护绝缘膜107与氧化物半导体层105中的沟道形成区重叠的区域上设置电极，晶体管310能起到双栅极型晶体管的作用。
如上所述，根据本发明的一个实施例的晶体管的制造方法，能制造电特性良好且不大可能变化的半导体器件。
请注意，本实施方式能与在其他实施方式中描述的任何结构适当地组合实施。
(实施方式2)
在本实施方式中，描述了实施方式1中的晶体管100、晶体管200及晶体管310的每一个中的氧化物半导体膜105是包含晶体区的氧化物半导体膜的方式。可通过与实施方式1中描述制造过程部分不同的制造过程来获得该方式。请注意，对于与实施方式1中的部件相同的部件，使用相同参照标号，并且这里省略具有相同参照标号的部件的具体描述。
在本实施例中描述的包含晶体区的氧化物半导体膜为非单晶。特别地，当从与a-b平面垂直的方向观察时，氧化物半导体膜包含的晶体区具有三角形、六角形、正三角形或正六角形的原子排列；以及其中当从与c轴方向垂直的方向观察时，金属原子以成层的方式排列或者金属原子及氧原子以成层的方式排列。请注意，在本说明书中，晶体区被称为c轴取向晶体，且包含该c轴取向晶体的氧化物半导体被称为c轴取向晶体氧化物半导体(CAACoxide semiconductor，CAAC-OS)。CAAC氧化物半导体膜用作包含沟道形成区的氧化物半导体膜105，由此能抑制光例如可见光或紫外光照射前后二者之间的阈值电压的偏移、或BT(栅极偏置-温度)应力测试前后二者之间的阈值电压的偏移，这实现晶体管的可靠性的改善。
CAAC氧化物半导体不是单晶，但并不意味着CAAC氧化物半导体仅由非晶组分组成。尽管CAAC氧化物半导体包含晶化的部分(晶体部)，但在某些情况下，一个晶体部与另一个晶体部之间的边界并不明显。另外，可用CAAC氧化物半导体包含的部分氧取代氮。CAAC氧化物半导体中包含的各个晶体部的c轴可取向为一个方向(例如，与在其上形成CAAC氧化物半导体的衬底表面垂直的方向、与CAAC氧化物半导体的表面垂直的方向等)。备选地，CAAC氧化物半导体中包含的各个晶体部的a-b平面的法线可取为同一方向(例如，与在其上形成CAAC氧化物半导体的衬底表面垂直的方向、与CAAC氧化物半导体的表面垂直的方向等)。请注意，依据其组成等，CAAC氧化物半导体可为导体或绝缘体。另外，依据其组成等，CAAC氧化物半导体透射或不透射可见光。作为CAAC氧化物半导体的例子，举出以下材料，即其中从与该沉积材料的表面、在其上沉积了该材料的衬底的表面或该材料的界面垂直的方向能观察到三角形或六角形的原子排列，以及其中在该沉积材料的截面中能观察到金属原子的成层的排列或者金属原子及氧原子(或氮原子)的成层的排列。请注意，在非晶氧化物半导体中，可根据邻近的金属的种类来调整与金属原子配位的氧原子的数量。作为对照，在CAAC氧化物半导体中，与金属原子配位的氧原子的数量大体上相同。
存在两种CAAC氧化物半导体膜的制造方法。
一种方法在衬底加热时，进行一次氧化物半导体膜的形成。另一种方法将氧化物半导体膜的形成分为两次，并且在每次形成氧化物半导体膜之后进行热处理。
首先描述晶体管100的一种制造方法，其中通过在衬底的加热时形成氧化物半导体膜来形成CAAC氧化物半导体膜。
首先，如实施方式1中那样，在衬底101上形成基底绝缘膜102，然后在基底绝缘膜102上形成栅极电极103。
接着，在栅极电极103上形成栅极绝缘膜104。可如实施方式1中那样形成栅极绝缘膜104。
然后，在加热设置有基底绝缘膜102、栅极电极103及栅极绝缘膜104的衬底101时，在栅极绝缘膜104上沉积实施方式1中描述的金属氧化物以用作第一氧化物半导体膜115。这里，如实施方式1那样使用溅射。衬底101的加热温度高于或等于150℃且低于或等于450℃，且优选衬底温度高于或等于200℃且低于或等于350℃。请注意，在第一氧化物半导体膜115形成期间的衬底的加热温度设得较高，使得能提供在其中晶体区与非晶区之比较高的第一氧化物半导体膜115。第一氧化物半导体膜115的厚度可大于或等于1nm且小于或等于50nm。
接着，通过上述方法形成的第一氧化物半导体膜115经受实施方式1中描述的第一热处理。通过第一热处理，能使氢(包含水、氢氧基及氢化物)从第一氧化物半导体膜115释放，且能释放栅极绝缘膜104中含有的部分氧，使得氧可扩散至第一氧化物半导体膜115以及栅极绝缘膜104与第一氧化物半导体膜115之间的界面附近。
可用与实施方式1中描述的制造步骤类似的方式进行以后的步骤。
接着，描述晶体管100的制造方法，其中氧化物半导体膜的形成被分为两次，且在每次形成氧化物半导体膜之后进行热处理，使得CAAC氧化物半导体膜形成。
将衬底101的温度保持为200℃以上且400℃或更低的温度时，在栅极绝缘膜104上形成作为第一层的氧化物半导体膜，然后在温度为200℃以上且450℃或更低、且在氮、氧、稀有气体或干空气(dry air)的气氛中进行热处理。通过该热处理，在包含作为第一层的氧化物半导体膜的上表面的区域形成晶体区。接着，形成比作为第一层的氧化物半导体膜厚的氧化物半导体膜作为第二层。此后，再次在200℃以上且450℃或更低的温度进行热处理，由此利用在包含上表面的区域中包含晶体区的作为第一层的氧化物半导体膜作为晶体生长的晶种向上进行晶体生长；因此，整个作为第二层的氧化物半导体膜被晶化。请注意，实施方式1中描述的金属氧化物能用作作为第一层的氧化物半导体膜以及作为第二层的氧化物半导体膜。优选作为第一层的氧化物半导体膜的厚度大于或等于1nm且小于或等于10nm。例如，作为第一层的氧化物半导体膜在以下条件下形成：使用金属氧化物靶(In-Ga-Zn基金属氧化物靶(In2O3∶Ga2O3∶ZnO＝1∶1∶2[摩尔数比]))，衬底与靶之间的距离为170mm，衬底温度为250℃，压力为0.4Pa，直流(DC)电源为0.5kW，溅射气体为纯氧、纯氩、或氩及氧，以及厚度为5nm；而作为第二层的氧化物半导体膜在以下条件下形成：使用金属氧化物靶(In-Ga-Zn基金属氧化物靶(In2O3∶Ga2O3∶ZnO＝1∶1∶2[摩尔数比]))，衬底与靶之间的距离为170mm，衬底温度为400℃，压力为0.4Pa，直流(DC)电源为0.5kW，溅射气体为纯氧、纯氩、或者氩及氧，以及厚度为25nm。该方法中用于热处理的热处理器件可为用于实施方式1中描述的第一热处理的任何热处理器件。
如实施方式1中所述，可在真空中连续形成栅极绝缘膜104及第一氧化物半导体膜115。
通过在形成作为第二层的氧化物半导体膜之后进行热处理，氢(包含水、氢氧基或氢化物)从在包含上表面的区域中包含晶体区的作为第一层的氧化物半导体膜以及作为第二层的氧化物半导体膜释放，且从栅极绝缘膜104供给氧，使得能减小在包含上表面的区域中包含晶体区的作为第一层的氧化物半导体膜以及作为第二层的氧化物半导体膜中的氧缺陷。
因此，在该方法中，将氧化物半导体膜的形成分为两次，且在每次形成氧化物半导体膜之后进行热处理，使得CAAC氧化物半导体膜形成，可省略实施方式1中描述的第一热处理，或者在形成CAAC氧化物半导体膜之后，可用与实施方式1中类似的方式进行第一热处理，使得氧从栅极绝缘膜104供给。
可用与实施方式1中描述的制造步骤类似的方式进行后续的步骤。
请注意，本实施方式能与在其他实施方式中描述的任何结构适当地组合实施。
(实施方式3)
在本实施方式中，描述通过利用以下模型的计算而获得的、关于在根据实施方式1和2中描述的任何制造方法制造的晶体管所包含的氧化物半导体膜的上表面及端面产生氧缺陷的容易度的验证结果。请注意，由于实施方式2中描述的CAAC氧化物半导体在一个端面上具有多个晶面，所以其用作计算模型是复杂的。因此，这里利用具有有c轴取向的纤维锌矿(wurtzite)结构的ZnO单晶进行计算。如图25所示，将通过沿着与c轴平行的平面以及与c轴垂直的平面切割晶体结构而获得的(001)平面、(100)平面及(110)平面用作晶体模型。
按照以下方式获得本实施方式中的计算结果：在制作表面结构之后，对从如图26A至26C所示的(100)平面、(110)平面及(001)平面释放的氧的情况进行计算，且比较该表面结构之间的释放的容易度。
首先，通过将晶体结构切割为在表面上具有(001)面来制作模型。由于利用三维周期性结构进行计算，所以该模型是具有两个(001)平面且具有1nm的真空区的厚片(slab)模型。类似地，因为假设端面与(001)平面垂直，所以制作在表面上具有(100)平面的厚片模型及在表面上具有(110)平面的厚片模型作为端面的例子。通过计算这两个平面，能分析出从与(001)平面垂直的平面释放氧的趋势。在该情况下，真空区域也为1nm。(100)平面模型、(110)平面模型及(001)平面模型中的原子的数量分别设定为64、108及108。另外，制作出通过从上述三种结构的各自的表面除去一个氧原子而获得的结构。
CASTEP用于计算，其为利用密度泛函理论(density functional theory)的程序。利用平面波基本赝势法(plane wave basis pseudopotential method)作为用于密度泛函理论的方法，以及GGA-PBE用于泛函。首先，在纤维锌矿结构的四原子单位单元中，使包含晶格常数的该结构最优化。接着，基于该最优化的结构制作表面结构。然后，使具有氧缺陷的表面结构及没有氧缺陷的表面结构经受具有固定晶格常数的结构最优化。使用结构最优化之后的能量。
假设截止能量(cut-off energy)在单位单元计算中为380eV而在表面结构计算中为300eV。k点在单位单元计算中为9×9×6，在(100)平面模型计算中为3×2×1，在(110)平面模型计算中为1×2×2，在(001)平面模型计算中为2×2×1。
对于上述表面结构进行以下计算以获得能量差(这里，也称为结合能)：将具有氧缺陷的结构的能量与氧分子的能量的一半相加，且从其中减去没有氧缺陷的结构的能量。从该结果，在具有较低结合能的表面上，更有可能释放氧。
[算式2]
(结合能)＝(具有氧缺陷的结构的能量)+(氧分子的能量的一半)-(没有氧缺陷的结构的能量)
在表1中示出根据算式2获得的各个表面的结合能。
[表1]
结合能
(100)平面模型 2.89
(110)平面模型 2.64
(001)平面模型 3.38
从表1的结果可以说明：(100)平面及(110)平面的结合能低于(001)平面的结合能，以及相比(001)平面，氧更有可能从(100)平面及(110)平面释放。换言之，能得出：相对于在与上表面垂直的方向具有c轴取向的ZnO膜的上表面，更有可能从其端面释放氧。尽管作为CAAC氧化物半导体的例子的ZnO具有混合的多种晶面，但在其端面上具有与ZnO单晶相同种类的平面。因此，可以说明：作为CAAC氧化物半导体的ZnO的释放氧的趋势类似于ZnO单晶的释放氧的趋势。
请注意，本实施方式能与在其他实施方式中描述的任何结构适当地组合实施。
(实施方式4)
图9A中示出半导体器件中包含的存储元件(在下文中也称为存储单元)的电路图的例子。存储单元包含晶体管1160及晶体管1162，在晶体管1160中，利用除氧化物半导体以外的材料(例如，硅、锗、碳化硅、砷化镓、氮化镓或有机化合物)形成沟道形成区；在晶体管1162中，利用氧化物半导体形成沟道形成区。
在其中利用氧化物半导体形成沟道形成区的晶体管1162可根据实施方式1及2进行制造。
如图9A所示，晶体管1160的栅极电极电连接至晶体管1162的源极电极及漏极电极的一个。第一布线SL(1st Line，也称为源极线)电连接至晶体管1160的源极电极。第二布线BL(2nd Line，也称为位线)电连接至晶体管1160的漏极电极。第三布线S1(3rd Line，也称为第一信号线)电连接至晶体管1162的源极电极及漏极电极中的另一个。第四布线S2(4thLine，也称为第二信号线)电连接至晶体管1162的栅极电极。
在其中利用除了氧化物半导体以外的材料例如单晶硅形成沟道形成区的晶体管1160，能以足够高的速度进行操作。因此，通过使用晶体管1160，能实现存储内容的高速读取等。在其中利用氧化物半导体形成沟道形成区的晶体管1162的特性是其极小的截止状态电流。因此，当使晶体管1162截止时，可长时间保持晶体管1160的栅极电极的电位。
通过利用能保持晶体管1160的栅极电极的电位的特性，能进行如以下描述的数据的写入、保持及读取。
首先，描述数据的写入及保持。首先，第四布线S2的电位设定为导通晶体管1162的电位，以便导通晶体管1162。因此，第三布线S1的电位供给至晶体管1160的栅极电极(写入)。此后，第四布线S2的电位设定为使晶体管1162截止的电位以便使晶体管1162截止，且因此保持晶体管1160的栅极电极的电位(保持)。
由于晶体管1162的截止状态电流极小，晶体管1160的栅极电极的电位长时间得到保持。例如，当晶体管1160的栅极电极的电位是使晶体管1160处于导通状态的电位时，晶体管1160的导通状态长时间得到保持。此外，当晶体管1160的栅极电极的电位是使晶体管1160处于截止状态的电位时，晶体管1160的截止状态长时间得到保持。
然后，描述数据的读取。当在如上所述的保持晶体管1160保持为导通状态或截止状态的状态下向第一布线SL供给既定电位(低电位)时，第二布线BL的电位依据晶体管1160的导通状态或截止状态而变化。例如，当晶体管1160处于导通状态时，第二布线BL的电位变得更接近第一布线SL的电位。另一方面，当晶体管1160处于截止状态时，第二布线BL的电位不变。
以此方式，在保持数据的状态下将第二布线BL的电位及既定电位相互比较，由此能读出数据。
然后，描述数据的重写。以与数据的写入及保持类似的方式来进行数据的重写。即，第四布线S2的电位设定为导通晶体管1162的电位，以便导通晶体管1162。因此，第三布线S1的电位(用于新数据的电位)供给至晶体管1160的栅极电极。此后，第四布线S2的电位设定为使晶体管1162截止的电位，以便使晶体管1162截止，且因此保持新数据。
在根据所公开的本发明的存储单元中，如上所述，数据可直接被另一个数据的写入重写。由此，不需要闪速存储器等所必需的擦除操作，以便能抑制擦除操作导致的操作速度的降低。换言之，能实现包含存储单元的半导体器件的高速操作。
图9B是示出图9A所示的存储单元的应用例子的电路图。
图9B所示的存储单元1100包含第一布线SL(源极线)、第二布线BL(位线)、第三布线S1(第一信号线)、第四布线S2(第二信号线)、第五布线WL(字线)、晶体管1164(第一晶体管)、晶体管1161(第二晶体管)以及晶体管1163(第三晶体管)。在晶体管1164及1163的每一个中，沟道形成区利用除氧化物半导体以外的材料形成，而在晶体管1161中，沟道形成区利用氧化物半导体形成。
这里，晶体管1164的栅极电极电连接至晶体管1161的源极电极及漏极电极的一个。此外，第一布线SL电连接至晶体管1164的源极电极，以及晶体管1164的漏极电极电连接至晶体管1163的源极电极。第二布线BL电连接至晶体管1163的漏极电极，以及第三布线S1电连接至晶体管1161的源极电极及漏极电极的另一个。第四布线S2电连接至晶体管1161的栅极电极，以及第五布线WL电连接至晶体管1163的栅极电极。
接着，描述该电路的操作的具体例。请注意以下描述中的电位、电压等的数值可适当改变。
当数据写入存储单元1100时，第一布线SL设定为0V，第五布线WL设定为0V，第二布线BL设定为0V，以及第四布线S2设定为2V。第三布线S1设定为2V以写入数据“1”以及设定为0V以写入数据“0”。此时，晶体管1163处于截止状态以及晶体管1161处于导通状态。请注意，在第三布线S1的电位改变之前，将第四布线S2设定为0V以便使晶体管1161截止以完成写入。
其结果是，在写入数据“1”之后，将连接至晶体管1164的栅极电极的节点(称为节点A)的电位设定为大约2V以及在写入数据“0”之后，设定为大约0V。对应于第三布线S1的电位的电荷在节点A累积；由于晶体管1161的截止状态电流极小，所以长时间保持晶体管1164的栅极电极的电位。
当从存储单元读取数据时，第一布线SL设定为0V，第五布线WL设定为2V，第四布线S2设定为0V，第三布线S1设定为0V，以及连接至第二布线BL的读取电路设定为操作状态。此时，晶体管1163处于导通状态而晶体管1161处于截止状态。
当写入了数据“0”时，晶体管1164处于截止状态，即节点A设定为大约0V，以便第二布线BL及第一布线SL之间的电阻为高。另一方面，当写入了数据“1”时，晶体管1164处于导通状态，即节点A设定为大约2V，以便第二布线BL及第一布线SL之间的电阻为低。依据存储单元的电阻状态的不同，读取电路能读取数据“0”或数据“1”。写入时的第二布线BL设定为0V；然而，其可处于浮动状态或可充电为具有高于0V的电位。读取时的第三布线S1设定为0V；然而，其可处于浮动状态或可充电为具有高于0V的电位。
请注意，数据“1”及数据“0”是为方便起见而定义的且可反过来。此外，上述操作电压是例子。设定操作电压使得晶体管1164在数据“0”的情况下截止而在数据“1”的情况下导通，晶体管1161在写入时导通而在除写入时之外的其他时间内截止，以及晶体管1163在读取时导通。可也使用外设逻辑电路的电源电位VDD来代替2V。
在本实施方式中，为容易理解起见，描述了具有最小存储单位(一位)的存储单元；然而，存储单元的结构并不限定于此。也可适当地制出具有彼此连接的多个存储单元的更高级的半导体器件。例如，可通过利用多于一个上述存储单元做出NAND型或NOR型半导体器件。布线结构并不限于图9A或图9B中的布线结构且能适当地改变。
图10是根据本发明的一个实施例的半导体器件的电路框图。该半导体器件具有m×n位的存储能力。
图10所示的半导体器件包含：m个第四布线S2(1)至S2(m)、m个第五布线WL(1)至WL(m)、n个第二布线BL(1)至BL(n)、n个第三布线S1(1)至S1(n)、排列成m行乘n列的矩阵的多个存储单元1100(1，1)至1100(m，n)(m及n均为自然数)以及外设电路诸如连接至第二布线BL及第三布线S1的驱动电路1111、连接至第四布线S2及第五布线WL的驱动器电路1113以及读取电路1112。可设置刷新电路等作为另一个外设电路。
考虑存储单元1100(i，j)是存储单元的典型例子。这里，存储单元1100(i，j)(i是大于或等于1且小于或等于m的整数，以及j是大于或等于1且小于或等于n的整数)连接至第二布线BL(j)、第三布线S1(j)、第四布线S2(i)、第五布线WL(i)以及第一布线SL。第一布线SL的电位Vs供给至第一布线SL。第二布线BL(1)至BL(n)及第三布线S1(1)至S1(n)连接至驱动器电路1111及读取电路1112。第五布线WL(1)至WL(m)及第四布线S2(1)至S2(m)连接至驱动电路1113。
描述图10所示的半导体器件的操作。在此结构中，以行为单位写入及读取数据。
当数据写入第i行的存储单元1100(i，1)至1100(i，n)时，第一布线SL的电位Vs设定为0V，第五布线WL(i)设定为0V，第二布线BL(1)至BL(n)设定为0V，以及第四布线S2(i)设定为2V。此时，晶体管1161导通。在第三布线S1(1)至S1(n)中，位于待写入数据“1”的列中的第三布线设定为2V而位于待写入数据“0”的列中的第三布线设定为0V。请注意，在第三布线S1(1)至S1(n)的电位改变之前，将第四布线S2(i)设定为0V，以便使晶体管1161截止以完成写入。此外，除第五布线WL(i)之外的第五布线WL以及除第四布线S2(i)的第四布线S2设定为0V。
其结果是，连接至向其中写入了“1”的存储单元的晶体管1164的栅极电极的节点(称为节点A)的电位设定为大约2V，而向其中写入了“0”的存储单元的节点A的电位设定为大约0V。未选择的存储单元的节点A的电位不变。
当从第i行的存储单元1100(i，1)至1100(i，n)读取数据时，第一布线SL的电位Vs设定为0V，第五布线WL(i)设定为2V，第四布线S2(i)设定为0V，第三布线S1(1)至S1(n)设定为0V，以及连接至第二布线BL(1)至BL(n)的读取电路设定为操作状态。例如根据存储单元的电阻状态的不同，读取电路可读取数据“0”或数据“1”。请注意，除了第五布线WL(i)以外的第五布线WL以及除第四布线S2(i)以外的第四布线S2设定为0V。在写入时，第二布线BL设定为0V；然而，其可为浮动状态或可充电至具有高于0V的电位。在读取时第三布线S1设定为0V；然而其可为浮动状态或可充电至具有高于0V的电位。
请注意，数据“1”及数据“0”是为了方便起见而定义的且可反过来。此外，上述操作电压是例子。设定该操作电压使得晶体管1164在数据“0”的情况下截止而在数据“1”的情况下导通，晶体管1161在写入时导通而在除写入时之外的其他时间内截止，以及晶体管1163在读取时导通。可也使用外设逻辑电路的电源电位VDD来代替2V。
根据此实施方式，连接至在其中利用氧化物半导体形成沟道区域的晶体管的节点的电位能长时间保持，由此能够制造能利用低的功率消耗进行数据的写入、保持及读取的存储元件。
请注意，在本实施方式中描述的结构、方法等可与其他实施方式中的任何结构、方法等适当地组合。
(实施方式5)
在本实施方式中，示出了包含电容器的存储单元的电路图的例子。图11A所示的存储单元1170包含：第一布线SL、第二布线BL、第三布线S1、第四布线S2、第五布线WL、晶体管1171(第一晶体管)、晶体管1172(第二晶体管)以及电容器1173。在晶体管1171中利用除氧化物半导体以外的材料形成沟道形成区，而在晶体管1172中利用氧化物半导体形成沟道形成区。
可根据实施方式1及2来制造在其中利用氧化物半导体形成沟道形成区的晶体管1172。
这里，晶体管1171的栅极电极、晶体管1172的源极电极及漏极电极的一个以及电容器1173的一个电极彼此电连接。此外，第一布线SL及晶体管1171的源极电极彼此电连接。第二布线BL及晶体管1171的漏极电极彼此电连接。第三布线S1及晶体管1172的源极电极及漏极电极中的另一个彼此电连接。第四布线S2及晶体管1172的栅极电极彼此电连接。第五布线WL及电容器1173的另一个电极彼此电连接。
接着，描述电路操作的具体例。请注意，以下描述的电位、电压等的数值可适当地改变。
当数据写入存储单元1170时，第一布线SL设定为0V，第五布线WL设定为0V，第二布线BL设定为0V，以及第四布线S2设定为2V。第三布线S1设定为2V以写入数据“1”而设定为0V以写入数据“0”。此时，晶体管1172导通。请注意，在第三布线S1的电位改变之前，将第四布线S2设定为0V，以便使晶体管1172截止以完成写入。
其结果是，在写入数据“1”之后，连接至晶体管1171的栅极电极的节点(称为节点A)的电位设定为大约2V，而在写入数据“0”之后，其设定为大约0V。
当从存储单元1170读取数据时，第一布线SL设定为0V，第五布线WL设定为2V，第四布线S2设定为0V，第三布线S1设定为0V，以及连接至第二布线BL的读取电路设定为操作状态。此时，晶体管1172截止。
描述第五布线WL设定为2V的情况下的晶体管1171的状态。决定晶体管1171的状态的节点A的电位取决于第五布线WL与节点A之间的电容C1，以及晶体管1171的栅极电极与晶体管1171的源极及漏极电极之间的电容C2。
请注意，在读取时第三布线S1设定为0V；然而，其可为浮动状态或者可充电至具有高于0V的电位。数据“1”及数据“0”是为了方便起见而定义且可反过来。
在第五布线WL的电位设定为0V的情况下，只要在写入之后使晶体管1172截止且晶体管1171处于截止状态，写入时的第三布线S1的电位就可以从数据“0”及数据“1”的电位中选择。设定读取时的第五布线WL的电位，使得晶体管1171在数据“0”的情况下截止而在数据“1”的情况下导通。另外，晶体管1171的阈值电压是例子。只要晶体管1171能按照如上所述的方式进行操作，晶体管1171就可以具有任何阈值电压。
参照图11B描述这样的NOR型半导体存储器件的例子，即在其中使用的存储单元包含电容器以及具有第一栅极电极及第二栅极电极的选择晶体管。请注意，由于选择晶体管的例子包含第一栅极电极及第二栅极电极，所以可举出实施方式1中描述的双栅极晶体管作为例子。
图11B所示的存储单元阵列包含：排列为i行(i为3以上的自然数)乘j列(j为3以上的自然数)的矩阵的多个存储单元1180、i个字线WL(字线WL_1至WL_i)、i个电容器线CL(电容器线CL_1至CL_i)、i个栅极线BGL(栅极线BGL_1至BGL_i)、j个位线BL(位线BL_1至BL_j)以及源极线SL。这里，为方便起见，i及j均为3以上的自然数，本实施例中的存储单元阵列的行数及列数并不限于3以上。存储单元阵列可包含一行乘一列的存储单元或者可包含两行乘两列的存储单元。
另外，该多个存储单元1180中的每一个(也称为存储单元1180(M，N)(请注意N为大于或等于1且小于或等于j的自然数以及M为大于或等于1且小于或等于i的自然数))包含：晶体管1181(M，N)、电容器1183(M，N)以及晶体管1182(M，N)。
请注意，在半导体存储器件中，电容器包含第一电容器电极、第二电容器电极以及与第一电容器电极及第二电容器电极重叠的介电层。根据施加在第一电容器电极与第二电容器电极之间的电压，在电容器中累积电荷。
晶体管1181(M，N)为n沟道晶体管，其具有源极电极、漏极电极、第一栅极电极以及第二栅极电极。请注意，在本实施例的半导体存储器件中，晶体管1181并不必要是n沟道晶体管。
晶体管1181(M，N)的源极电极及漏极电极的一个连接至位线BL_N。晶体管1181(M，N)的第一栅极电极连接至字线WL_M。晶体管1181(M，N)的第二栅极电极连接至栅极线BGL_M。利用在其中晶体管1181(M，N)的源极电极及漏极电极的一个连接至位线BL_N的结构，可选择性地从存储单元读取数据。
晶体管1181(M，N)用作存储单元1180(M，N)中的选择晶体管。
在其中利用氧化物半导体形成沟道形成区的晶体管可用作晶体管1181(M，N)。
晶体管1182(M，N)为p沟道晶体管。请注意，在本实施例的半导体存储器件中，晶体管1182并不必要是p沟道晶体管。
晶体管1182(M，N)的源极电极及漏极电极的一个连接至源极线SL。晶体管1182(M，N)的源极电极及漏极电极的另一个连接至位线BL_N。晶体管1182(M，N)的栅极电极连接至晶体管1181(M，N)的源极电极及漏极电极的另一个。
晶体管1182(M，N)用作存储单元1180(M，N)中的输出晶体管。例如，在其中利用单晶硅形成沟道形成区的晶体管可用作晶体管1182(M，N)。
电容器1183(M，N)的第一电容器电极连接至电容器线CL_M。电容器1183(M，N)的第二电容器电极连接至晶体管1181(M，N)的源极电极及漏极电极的另一个。请注意，电容器1183(M，N)用作储能电容器(storage capacitor)。
通过例如包含解码器的驱动器电路来控制字线WL_1至WL_i的电压。
通过例如包含解码器的驱动器电路来控制位线BL_1至BL_j的电压。
通过例如包含解码器的驱动器电路来控制电容器线CL_1至CL_i的电压。
通过例如栅极线驱动器电路来控制栅极线BGL_1至BGL_i的电压。
例如，利用这样的电路形成栅极线驱动器电路，该电路包含二极管及电容器，该电容器的第一电容器电极电连接至该二极管的正极及栅极线BGL。
通过调整晶体管1181的第二栅极电极的电压，能调整晶体管1181的阈值电压。因此，通过调整起选择晶体管作用的晶体管1181的阈值电压，可使流过处于截止状态的晶体管1181的源极电极及漏极电极之间的电流极小。因此，可延长存储电路中的数据保持期间。此外，可使写入及读取数据所需要的电压比现有的半导体器件低；因此，能减小功率消耗。
根据此实施方式，连接至在其中利用氧化物半导体形成沟道区域的晶体管的节点的电位能很长时间保持，由此能够制造能利用低的功率消耗进行数据的写入、保持及读取的存储元件。
请注意，本实施方式能与在其他实施方式中描述的任何结构适当地组合实施。
(实施方式6)
在本实施方式中，参照图12A及12B描述利用晶体管的半导体器件的例子，其中该晶体管根据实施方式1及2中所描述的任何制造方法制造。
图12A示出结构对应于所谓的动态随机存取存储器(DRAM)的半导体器件的例子。图12A所示的存储单元阵列1120具有在其中多个存储单元1130排列为矩阵的结构。另外，存储单元阵列1120包含m个第一布线BL及n个第二布线WL。请注意，在本实施方式中，第一布线BL及第二布线WL分别被称为位线BL及字线WL。
存储单元1130包含晶体管1131及电容器1132。晶体管1131的栅极电极连接至第二布线WL。另外，晶体管1131的源极电极及漏极电极的一个连接至第一布线BL。晶体管1131的源极电极及漏极电极中的另一个连接至电容器1132的一个电极。电容器1132的另一个电极连接至电容器线CL且供以既定电位。根据实施方式1及2中描述的任何制造方法制造的晶体管应用于晶体管1131。
根据实施方式1及2中描述的任何制造方法制造的晶体管的特性为具有极小的截止状态电流。因此，当该晶体管应用于图12A所示的半导体器件时，能获得实质上非易失性的存储器，其中该半导体器件被视为所谓的DRAM。
图12B示出结构对应于所谓的静态随机存取存储器(SRAM)的半导体器件的例子。图12B所示的存储单元阵列1140具有在其中多个存储单元1150排列为矩阵的结构。另外，存储单元阵列1140包含多个第一布线BL、多个第二布线BLB以及多个第三布线WL。此外，特定位置分别连接至电源电位VDD及地电位GND。
存储单元1150包含第一晶体管1151、第二晶体管1152、第三晶体管1153、第四晶体管1154、第五晶体管1155以及第六晶体管1156。第一晶体管1151及第二晶体管1152起选择晶体管的作用。第三晶体管1153及第四晶体管1154的一个为n沟道晶体管(这里，第四晶体管1154为n沟道晶体管)，而第三晶体管1153及第四晶体管1154的另一个为p沟道晶体管(这里，第三晶体管1153为p沟道晶体管)。换言之，第三晶体管1153及第四晶体管1154形成CMOS电路。类似地，第五晶体管1155及第六晶体管1156形成CMOS电路。
第一晶体管1151、第二晶体管1152、第四晶体管1154以及第六晶体管1156为n沟道晶体管并且在实施方式1及2中描述的晶体管可应用于这些晶体管。第三晶体管1153及第五晶体管1155均为这样的p沟道晶体管，在其中利用除氧化物半导体以外的材料形成沟道形成区。请注意，并没有特别限制，实施方式1或实施方式2中描述的晶体管可应用于第一至第六晶体管1151至1156中的p沟道晶体管，而在其中利用除氧化物半导体以外的材料形成沟道形成区的晶体管可应用于第一至第六晶体管1151至1156中的n沟道晶体管。
请注意，在本实施方式中描述的结构、方法等可与任何其他实施方式中的结构、方法等适当地组合。
(实施方式7)
可利用其中对至少部分CPU利用氧化物半导体来形成沟道形成区的晶体管来形成中央处理单元(CPU)。
图13A是示出CPU的具体结构的框图。图13A所示的CPU包含在衬底1190上的算术逻辑单元(ALU)1191、ALU控制器1192、指令解码器1193、中断控制器1194、定时控制器1195、寄存器1196、寄存器控制器1197、总线接口(Bus I/F)1198、可重写的ROM 1199以及ROM接口(ROM I/F)1189。半导体衬底、SOI衬底、玻璃衬底等用作衬底1190。可在单独的芯片上设置ROM 1199及ROM I/F 1189。显然，图13A所示的CPU仅为在其中结构被简化的例子，且根据应用，实际的CPU可具有各种结构。
通过Bus I/F1198输入至CPU的指令被输入至指令解码器1193且在其中解码，然后，输入至ALU控制器1192、中断控制器1194、寄存器控制器1197以及定时控制器1195。
ALU控制器1192、中断控制器1194、寄存器控制器1197以及定时控制器1195根据解码的指令进行各种控制。具体地，ALU控制器1192产生用于控制ALU 1191的操作的信号。当CPU运行程序时，中断控制器1194根据其优先级或屏蔽状态来判断来自外部输入/输出器件或外设电路的中断请求，并且处理该请求。寄存器控制器1197产生寄存器1196的地址，并且根据CPU的状态从寄存器1196读取数据或写入数据至寄存器1196。
定时控制器1195产生用于控制ALU 1191、ALU控制器1192、指令解码器1193、中断控制器1194以及寄存器控制器1197的操作定时的信号。例如，定时控制器1195包含内部时钟产生器以基于参考时钟信号CLK1产生内部时钟信号CLK2，且将时钟信号CLK2供给至上述电路。
在图13A所示的CPU中，在寄存器1196中设置存储元件。在实施方式4至6中描述的任何存储元件可用作在寄存器1196中设置的存储元件。
在图13A所示的CPU中，寄存器控制器1197根据来自ALU 1191的指令来选择在寄存器1196中保持数据的操作。即，寄存器控制器1197选择由寄存器1196所包含的存储元件中的倒相元件或者电容器来保持数据。当选择由反相元件保持数据时，将电源电压供给至寄存器1196中的存储元件。当选择由电容器保持数据时，将数据重写至电容器，并且可停止向寄存器1196中的存储元件的电源电压的供给。
如图13B或图13C所示，可通过在存储元件组与这样的节点之间设置开关元件来停止电力供给，其中高电平电源电位VDD或低电平电源电位VSS供给至该节点。下文描述图13B及13C所示的电路。
图13B及13C均示出包含如下晶体管的存储器电路的结构的例子，即在该晶体管中利用氧化物半导体将沟道形成区形成为用于控制向存储元件的电源电位的供给的开关元件。
图13B所示的存储器件包含开关元件1141及包含多个存储元件1142的存储元件组1143。特别地，实施方式4至6中描述的任何存储元件可用作每一个存储元件1142。经由开关元件1141向存储元件组1143所包含的每一个存储元件1142供给高电平电源电位VDD。另外，向存储元件组1143所包含的每一个存储元件1142供给信号IN的电位及低电平电源电位VSS。
在图13B中，其中利用氧化物半导体形成沟道形成区的晶体管用作开关元件1141，并且晶体管的开关由供给至其栅极电极的信号Sig A控制。
请注意，图13B示出的结构中的开关元件1141仅包含一个晶体管；然而，并不仅限于此，开关元件1141可包含多个晶体管。在开关元件1141包含多个用作开关元件的晶体管的情况下，该多个晶体管可用并联、串联、或者并联连接及串联连接的组合的方式彼此连接。
尽管在图13B中开关元件1141控制向存储元件组1143所包含的每一个存储元件1142的高电平电源电位VDD的供给，但开关元件1141可控制低电平电源电位VSS的供给。
在图13C中，示出了经由开关元件1141向存储元件组1143所包含的每一个存储元件1142供给低电平电源电位VSS的存储器件的例子。向存储元件组1143所包含的每一个存储元件1142的低电平电源电位VSS的供给可由开关元件1141控制。
当在存储元件组与高电平电源电位VDD或低电平电源电位VSS供给至的节点之间设置开关元件时，即使在临时停止CPU的操作且停止电源电压的供给的情况下，也能保持数据；因此，能减小功率消耗。具体地，例如，当个人计算机的用户不向输入器件诸如键盘输入数据时，可停止CPU的操作，以便能减小功率消耗。
尽管举出CPU作为例子，但晶体管也可应用于LSI诸如数字信号处理器(DSP)、定制的LSI或现场可编程门阵列(FPGA)。
请注意，本实施方式能与在其他实施方式中描述的任何结构适当地组合实施。
(实施方式8)
在本实施方式中，将根据实施方式1及2中描述的任何制造过程制造的晶体管用作像素部及驱动器电路，由此能制造具有显示功能的半导体器件(也称为显示器件)。另外，包含该晶体管的部分或整个驱动器电路在形成有像素部的衬底上形成，由此能制造面板上的系统(system-on-panel)。
显示器件包含显示元件。作为显示元件，举出液晶元件(也称为液晶显示元件)及发光元件(也称为发光显示元件)。另外，可使用诸如电子墨的通过电动作来改变其对比度的显示介质元件。发光元件按其类别包含通过电流或电压控制其亮度的元件，并且具体包含有机场致发光(EL)元件、无机EL元件等。
此外，显示器件包含其中密封了显示元件的面板以及其中包含控制器的IC等装配在面板上的模块。关于与显示器件的制造过程中完成显示元件之前的一个模式对应的元件衬底(元件衬底)，元件衬底设置有用于向多个像素的每一个中的显示元件供给电流的装置。具体地，元件衬底可处于以下状态，即在其中仅设置了显示元件的像素电极的状态、形成了待成为像素电极的导电膜之后且蚀刻导电膜以形成像素电极之前的状态，或者任何其他状态。
请注意，本说明书中的显示器件是指图像显示器件、显示器件或光源(包含照明器件)。另外，显示器件按其类别包含以下模块：包含连接器的模块，连接器诸如附有柔性印刷电路(FPC)、带式自动结合(TAB)带或者带式载体封装件(TCP)；具有TAB带或TCP的模块，该TAB带或TCP在其末端设置有印刷线路板；以及具有集成电路(IC)的模块，该集成电路通过玻璃上芯片法(COG)直接装配在显示元件上。
这里，描述与半导体器件的一个模式对应的液晶显示器件。
图14A是示出有源矩阵液晶显示器件4000的结构的框图。在图14A中，液晶显示器件4000包含：包含像素部4002的液晶显示面板、信号线驱动器电路4003、扫描线驱动器电路4004、背光源4100。尽管在图14A中未示出，但液晶显示器件4000还可包含操作液晶显示器件所必需的电路，例如背光源控制电路、图像处理电路(图像引擎)、电源电路或保护电路。信号线驱动器电路4003、扫描线驱动器电路4004、背光源控制电路、图像处理电路以及电源电路广义分类为逻辑电路部、以及开关部或缓冲部。另外，部分或全部上述电路可利用半导体器件诸如IC进行装配。
液晶显示面板所包含的像素部4002包含排列成矩阵的多个像素4200。扫描线驱动器电路4004是这样的电路，其驱动像素4200并且具有输出作为脉冲信号的多个显示选择信号的功能。信号线驱动器电路4003具有基于图像信号输入来产生电信号(电位)且将电信号输入至以后描述的信号线的功能。
图14B是液晶显示器件4000中的像素部4002的电路图。液晶显示器件4000为有源矩阵液晶显示器件。像素部4002包含信号线SL_1至SL_a(a为自然数)、扫描线GL_1至GL_b(b为自然数)以及多个像素4200。每一个像素4200包含晶体管4010、电容器4120以及液晶元件4110。像素部4002可具有在其中未设置电容器4120的结构。在仅提及信号线或扫描线的情况下，其指示信号线SL或扫描线GL。
晶体管4010是根据实施方式1及2中描述的任何制造方法制造的晶体管。通过使用该晶体管，能够获得具有小的功率消耗、良好的电特性且高可靠性的液晶显示器件。
扫描线GL连接至晶体管4010的栅极电极，信号线SL连接至晶体管4010的源极电极，以及晶体管4010的漏极电极连接至电容器4120的一个电容器电极及液晶元件4110的一个像素电极。电容器4120的另一个电容器电极及液晶元件4110的另一个像素电极(也称为计数器电极)连接至公共(common)电极。请注意，通过将与扫描线GL相同的材料用于公共电极，公共电极可在形成扫描线GL的步骤中形成。
信号线SL连接至信号线驱动器电路4003。扫描线GL连接至扫描线驱动器电路4004。信号线驱动器电路4003及扫描线驱动器电路4004可包含根据实施方式1及2中描述的任何制造方法制造的晶体管。
请注意，信号线驱动器电路4003及扫描线驱动器电路4004可在其上形成有像素部4002的衬底上形成。备选地，信号线驱动器电路4003或者扫描线驱动器电路4004或者其二者可在另一衬底上形成，且该衬底可与通过以下方法在其上形成有像素部4002的衬底连接，即诸如玻璃上芯片(COG)法、引线接合法、带式自动焊接(TAB)法等方法。
优选像素部4002设置有保护电路以防止晶体管4010被静电等损坏。非线性元件可用于保护电路。
当施加至扫描线GL的电位高于或等于晶体管4010的阈值电压时，来自信号线SL的电信号输入成为晶体管4010的漏极电流，由此电荷存储于电容器4120。在对一列进行充电之后，使该列中的晶体管4010截止且不从源极线SL输入电信号。然而，显示图像信号输入所需的电压可由存储在电容器4120中的电荷保持。然后，对下一列中的电容器4120充电。以此方式，对第一列至第a列进行充电。
由于晶体管4010的截止状态电流极小，存储在电容器4120中的电荷不太可能放电，并且能减小电容器4120的电容，以便能减小充电所需的功率消耗。例如，配置具有小于或等于每一个像素4200的液晶电容的1/3的电容的储能电容器4120即足够，优选为小于或等于1/5。
由于存储在电容器4120中的电荷不大可能放电，可使保持显示图像信号输入所必需的电压的时间期间更长。因此，在显示具有较少动作的图像(包含静态图像)的情况下，能减小显示重写频率，该情况使得功率消耗进一步减小。
接着，参照图15A1、15A2及15B描述包含像素部4002的液晶显示面板的外观及截面图。这里，所描述的液晶显示面板包含扫描线驱动器电路4004以及像素部4002。图15A1及15A2是液晶显示面板的俯视图。图15B是沿着图15A1及15A2中的点划线M-N的截面图。
在图15A1及15A2中，液晶显示面板设置有密封剂4005，该密封剂4005环绕着在第一衬底4001上设置的像素部4002及扫描线驱动器电路4004。第二衬底4006设置在像素部4002及扫描线驱动器电路4004上。此外，信号线驱动器电路4003设置在第一衬底4001上的不同于被密封剂4005环绕的区域的区域，其中在单独准备的衬底上利用单晶半导体层或多晶半导体层形成该信号线驱动器电路4003。
请注意，对于单独形成的信号线驱动器电路4003的连接方法并没有特别限制。图15A1示出通过COG法装配的信号线驱动器电路4003的情况。图15A2示出通过TAB法装配的信号线驱动器电路4003的情况。
另外，在第一衬底4001上设置的像素部4002及扫描线驱动器电路4004均包含多个晶体管。图15B示出液晶显示面板中包含的像素部4002所包含的晶体管4010以及扫描线驱动器电路4004所包含的晶体管4011的例子。
在图15B的液晶显示面板中，用密封剂4005将在第一衬底4001上形成的晶体管4010及4011、电容器4120以及液晶元件4110密封在第一衬底4001与第二衬底4006之间。在晶体管4010及4011上设置绝缘膜4021。
根据实施方式1或2描述的制造方法制造的晶体管可用作晶体管4010及4011。
液晶元件4110中包含的像素电极4030电连接至电容器4120中包含的电容器电极4121。液晶元件4110中包含的计数器电极4031形成于第二衬底4006上。像素电极4030、计数器电极4031以及液晶层4008彼此重叠的部分对应于液晶元件4110。请注意，像素电极4030及计数器电极4031分别设置有绝缘膜4032及绝缘膜4033，其均起到取向膜(alignmentfilm)的作用，且液晶层4008夹在像素电极4030与计数器电极4031之间，其中在其间设置了绝缘膜4032及4033。
热致液晶、低分子液晶、高分子液晶、聚合物分散(polymer-dispersed)液晶、铁电液晶、反铁电液晶等可用作液晶层4008。
可利用透光导电材料形成像素电极4030及计数器电极4031。透光导电材料的例子包含含氧化钨的氧化铟、含氧化钨的氧化铟锌、含氧化钛的氧化铟、含氧化钛的氧化铟锡、氧化铟锡、氧化铟锌以及加入了氧化硅的氧化铟锡。备选地，含导电高分子(也称为导电聚合物)的导电合成物可用作像素电极4030及计数器电极4031。在液晶显示面板中，至少计数器电极4031即在观察侧的电极需要利用透光导电材料形成。除了透光导电材料及含导电高分子(也称为导电聚合物)的导电合成物以外，金属诸如钛、钼、铝、铜、钨或钽的膜，包含任何这些金属的的合金膜，或者包含任何这些金属膜的成层的膜可用作计数器电极4031。溅射法、分子束外延法、原子层沉积法、脉冲激光沉积法或者真空蒸镀法可用于像素电极4030及计数器电极4031的形成。
请注意，作为第一衬底4001及第二衬底4006的每一个，衬底可从可用作实施方式1及2中描述的衬底101的衬底中适当地选择。
间隙保持构件4035是通过选择性地蚀刻绝缘膜而获得的圆柱形的隔离件(spacer)并为了控制像素电极4030与计数器电极4031之间的距离(单元间隙)而设置。备选地，也可使用球形隔离器。计数器电极4031电连接至在形成有晶体管4010的衬底上设置的公共电极。计数器电极4031及公共电极设置有公共连接部，以及计数器电极4031及公共电极通过位于第一衬底4001与第二衬底4006之间的导电微粒而彼此电连接。请注意，该导电微粒包含在密封剂4005中。
请注意，除了透射的液晶显示器件外，反射的液晶显示器件或者半透射的液晶显示器件也可应用于本实施方式中描述的液晶显示面板。
在本实施方式中描述的液晶显示面板中，为了减小晶体管的表面粗糙度且增加晶体管的可靠性，像素部4002中包含的晶体管4011以及扫描线驱动器电路4004中包含的晶体管4011被用作平面化绝缘膜的绝缘膜4021覆盖。
用作平面化绝缘膜的绝缘膜4021可利用具有耐热性的有机材料形成，该材料诸如聚酰亚胺、丙烯酸、苯并环丁烯(benzocyclobutene)、聚酰胺或环氧化物。除了这些有机材料以外，还能使用低介电常数材料(低k材料)、硅氧烷基树脂、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅玻璃)等。请注意，可通过层叠利用任何这些材料形成的多个绝缘膜而形成绝缘膜4021。
请注意，硅氧烷基树脂对应于含有利用硅氧烷基材料作为起始材料而形成的Si-O-Si结合(bond)的树脂。硅氧烷基树脂可包含有机基(例如，烷基或芳基)或氟代基(fluorogroup)的作为代替物。此外，有机基可包含氟代基。
用于形成绝缘膜4021的方法并未特别限制，并且取决于材料可使用以下方法：溅射法、SOG法、旋涂法(spin coating method)、浸入法(dipping method)、喷涂法(spraycoating method)、液滴排出法(droplet discharge method(诸如喷墨法))、印刷法(诸如丝网印刷或胶印)等。另外，绝缘膜4021可用刮刀、辊涂机、幕涂机、刮刀涂布机等形成。
另外，从FPC 4018将信号的变化及电信号(电位)供给至单独形成的信号线驱动器电路4003，以及扫描线驱动器电路4004或像素部4002。
利用与液晶元件4110中包含的像素电极4030相同的导电膜形成连接末端电极4015，并利用与晶体管4010及晶体管4011的源极及漏极电极相同的导电膜形成末端电极4016。
连接末端电极4015通过各向异性的导电膜4019电连接至FPC 4018中包含的末端。
接着，通过举出一些操作模式作为例子来描述包含本实施例中所述的液晶显示面板的液晶显示器件4000的典型驱动方法。用于液晶显示器件4000的液晶的驱动方法包含垂直电场法及水平电场法，在垂直电场法中垂直于衬底地施加电压，在水平电场法中平行于衬底地施加电压。
首先，图16A1及16A2是示出TN模式液晶显示器件的像素结构的截面示意图。
液晶元件4110保持在相向设置的第一衬底4001与第二衬底4006之间。第一起偏振片4103形成于第一衬底4001侧，以及第二起偏振片4104形成于第二衬底4006侧。第一起偏振片4103的吸收轴及第二起偏振片4104的吸收轴处于正交尼科耳(cross-Nicol)状态。
虽未示出，在第一起偏振片4103外设置有背光源等。像素电极4030设置于第一衬底4001上且计数器电极4031设置于第二衬底4006上。在背光源的对面侧即观察侧的计数器电极4031，利用透光导电材料形成。
在具有这样的结构的液晶显示器件4000处于常白模式(normally white mode)的情况下，当电压施加在像素电极4030与计数器电极4031(称为垂直电场法)之间时，如图16A1所示，液晶分子4105垂直地排列。因此，来自背光源的光不能达到第二起偏振片4104的外部，该现象实现黑显示。
当没有电压施加在像素电极4030与计数器电极4031之间时，如图16A2所示，液晶分子4105水平地排列且在平面表面扭曲。其结果是，来自背光源的光能到达第二起偏振片4104的外部，该现象实现白显示。可通过调整施加在像素电极4030与计数器电极4031之间的电压来表现灰度级(gradation)。因此，显示既定图像。
已知的液晶材料可用于TN模式液晶显示器件。
图16B1及16B2是示出VA模式液晶显示器件的像素结构的截面示意图。在VA模式中，当没有电场时，液晶分子4105排列为垂直于衬底。
如图16A1及16A2中那样，像素电极4030设置在第一衬底4001上且计数器电极4031设置在第二衬底4006上。在背光源的对面侧即观察侧的计数器电极4031利用透光导电材料形成。第一起偏振片4103形成于第一衬底4001侧，以及第二起偏振片4104形成于第二衬底4006侧。第一起偏振片4103的吸收轴及第二起偏振片4104的吸收轴处于正交尼科耳状态。
在具有这样的结构的液晶显示器件4000中，当电压施加在像素电极4030与计数器电极4031(垂直电场法)之间时，如图16B1所示液晶分子4105水平地排列。因此，来自背光源的光可到达第二起偏振片4104的外侧，该现象实现白显示。
当没有电压施加在像素电极4030与计数器电极4031之间时，如图16B2所示，液晶分子4105垂直地排列。其结果是，由第一起偏振片4103偏振化的来自背光源的光不被液晶分子4105的双折射影响地穿过单元。因此，来自背光源的偏振光不能达到第二起偏振片4104的外侧，该现象实现黑显示。可通过调整施加在像素电极4030与计数器电极4031之间的电压来表现灰度级。因此，显示既定图像。
图16C1及16C2是示出MVA模式液晶显示器件的像素结构的截面示意图。MVA模式是在其中将一个像素分为多个部分的方法，且该多个部分具有液晶分子4105的不同排列方向(alignment direction)且补偿彼此的观察角度依赖性。如图16C1所示，在MVA模式中，在像素电极4030上设置截面为三角形的突出部4158且在计数器电极4031上设置截面为三角形的突出部4159以控制排列。请注意，除突出部以外的结构与VA模式中的结构相同。
如图16C1所示，当电压施加在像素电极4030与计数器电极4031(垂直电场法)之间时，排列液晶分子4105使得液晶分子4105的长轴大体上垂直于突出部4158及4159的表面，其中突出部4158及4159的截面均为三角形。因此，来自背光源的光能到达第二起偏振片4104的外侧，该现象实现白显示。
当没有电压施加在像素电极4030与计数器电极4031之间时，如图16C2所示，液晶分子4105垂直地排列。其结果是，来自背光源的光不能达到第二起偏振片4104的外侧，该现象实现黑显示。可通过调整施加在像素电极4030与计数器电极4031之间的电压来表现灰度级。因此，显示既定图像。
图19A及19B分别是MVA模式的另一例子的俯视图及截面图。在图19A中，像素电极4030a、像素电极4030b以及像素电极4030c形成为连续的弯曲图案(Z字形状)。如图19B那样，绝缘膜4032即取向膜在像素电极4030a、4030b及4030c上形成。截面为三角形的突出部4158形成在计数器电极4031上且在像素电极4030b上。绝缘膜4033即取向膜形成于计数器电极4031及截面为三角形的突出部4158上。
图17A1及17A2是示出OCB模式液晶显示器件的像素结构的截面示意图。在OCB模式中，液晶分子4105的排列形成液晶层中的光学补偿状态。该排列称为弯曲排列。
如图16A1至16C2中那样，像素电极4030设置在第一衬底4001上以及计数器电极4031设置在第二衬底4006上。在背光源对面侧即观察侧的计数器电极4031，形成为具有透光特性。第一起偏振片4103形成在第一衬底4001侧，以及第二起偏振片4104形成在第二衬底4006侧。第一起偏振片4103的吸收轴以及第二起偏振片4104的吸收轴处于正交尼科耳状态。
在具有这样的结构的液晶显示器件中，当特定电压施加在像素电极4030与计数器电极4031(垂直电场法)之间时，进行如图17A1所示的黑显示。此时，液晶分子4105垂直地排列。因此，来自背光源的光不能达到第二起偏振片4104的外侧，该现象实现黑显示。
当没有电压施加在像素电极4030与计数器电极4031之间时，如图17A2所示，液晶分子4105处于弯曲排列状态。其结果是，来自背光源的光能穿过第二起偏振片4104，该现象实现白显示。可通过调整施加在像素电极4030与计数器电极4031之间的电压来表现灰度级。因此，显示既定图像。
在OCB模式中，由于观察角度依赖性可由液晶层中的液晶分子4105的排列而补偿。此外，可通过包含起偏器的一对叠层来增加对比率。
图17B1及17B2是示出FLC模式液晶显示器件及AFLC模式液晶显示器件的像素结构的截面示意图。
如图16A1至16C2中那样，像素电极4030设置在第一衬底4001上，且计数器电极4031设置在第二衬底4006上。在背光源的对面侧即观察侧上的计数器电极4031，利用透光导电材料形成。第一起偏振片4103形成在第一衬底4001侧，以及第二起偏振片4104形成在第二衬底4006侧。第一起偏振片4103的吸收轴以及第二起偏振片4104的吸收轴处于正交尼科耳状态。
在具有这样的结构的液晶显示器件4000中，当向像素电极4030与计数器电极4031(称为垂直电场法)施加电压时，液晶分子4105在偏离摩擦(rubbing)方向的方向水平地排列。因此，来自背光源的光能达到第二起偏振片4104的外侧，该现象实现白显示。
当没有电压施加在像素电极4030与计数器电极4031之间时，如图17B2所示，液晶分子4105沿着摩擦方向水平地排列。其结果是，来自背光源的光不能达到第二起偏振片4104的外侧，该现象实现黑显示。可通过调整施加在像素电极4030与计数器电极4031之间的电压来表现灰度级。因此，显示既定图像。
已知的液晶材料可用于FLC模式液晶显示器件及AFLC模式液晶显示器件。
图18A1及18A2是示出IPS模式液晶显示器件的像素结构的截面示意图。在IPS模式中，通过仅在一个衬底侧设置的电极之间的水平电场，液晶分子4105在关于衬底的平面表面上旋转。
IPS模式的特性为液晶由在一个衬底上设置的一对电极控制。即，一对电极4150及4151设置在第一衬底4001上。优选该一对电极4150及4151具有透光性质。第一起偏振片4103形成在第一衬底4001侧，且第二起偏振片4104形成在第二衬底4006侧。第一起偏振片4103的吸收轴以及第二起偏振片4104的吸收轴处于正交尼科耳状态。
一对电极4150及4151的均可利用像素电极4030及计数器电极4031那样的透光导电材料形成。另外，除透光导电材料之外，可使用金属诸如钛、钼、铝、铜、钨或钽的膜；包含任何这些金属的合金膜；或者包含任何这些金属的成层的膜。
如图18A1所示，当电压施加在具有这样的结构的液晶显示器件的一对电极4150与4151之间时，液晶分子4105沿着偏离摩擦方向的电力线排列。其结果是，来自背光源的光能穿过第二起偏振片4104，该现象实现白显示。
如图18A2所示，当没有电压施加在一对电极4150与4151之间时，液晶分子4105沿着摩擦方向水平地排列。其结果是，来自背光源的光不能达到第二起偏振片4104的外侧，该现象实现黑显示。此外，可通过调整施加在像素电极4150与4151之间的电压来表现灰度级。以此方式显示既定图像。
图20A至20C每一个示出可用于IPS模式中的一对电极4150及4151的例子。如图20A至20C的俯视图所示，备选地形成一对电极4150及4151。在图20A中，电极4150a及4151a具有波状的波形(undulating wave shape)。在图20B中，电极4150b及4151b的每一个具有类似梳形(comb-like shape)且彼此部分重叠。在图20C中，电极4150c及4151c具有类似梳形，在其中电极彼此啮合。
图18B1及18B2均为示出FFS模式液晶显示器件的像素结构的截面示意图。如图18B1及18B2所示，FFS模式也是如IPS模式那样的垂直电场型且具有其中电极4151形成在电极4150上的结构，且在其间设置了绝缘膜。换言之，利用在其间设置的绝缘膜4152，电极4150及电极4151彼此成对。绝缘膜4152与图15B中的起取向膜的作用的绝缘膜4032对应。
优选一对电极4150及4151具有透光性质。第一起偏振片4103形成在第一衬底4001侧而第二起偏振片4104形成在第二衬底4006侧。第一起偏振片4103的吸收轴以及第二起偏振片4104的吸收轴处于正交尼科耳状态。
当电压施加在具有这样的结构的液晶显示器件中的电极4150与4151之间时，如图18B1所示，液晶分子4105沿着偏离摩擦方向的电力线排列。其结果是，来自背光源的光能穿过第二起偏振片4104，该现象实现白显示。
当没有电压施加在电极4150与4151之间时，如图18B2所示，液晶分子4105沿着摩擦方向水平地排列。其结果是，来自背光源的光不能达到第二起偏振片4104的外侧，该现象实现黑显示。可通过调整施加在像素电极4150与4151之间的电压来表现灰度级。以此方式显示既定图像。以此方式显示既定图像。
图21A至21C每一个示出可用于FFS模式的电极4150及4151的例子。如图21A至21C的俯视图所示，在电极4150上的电极4151形成为各种图案。在图21A中，电极4150a上的电极4151a具有弯曲的类似狗腿(dogleg-like)形。在图21B中，电极4150b上的电极4151b具有类似梳形，其中电极4151b与4150b彼此啮合。在图21C中，电极4150c上的电极4151c具有类似梳形。
已知材料可用于IPS模式液晶显示器件及FFS模式液晶显示器件。备选地，呈现蓝相(blue phase)的液晶材料可用作IPS模式及FFS模式的液晶材料。使用呈现蓝相的液晶材料能够进行不需要取向膜的液晶显示面板的制造。蓝相是液晶一种相位，其刚好在当胆甾相(cholesteric phase)液晶的温度增加而胆甾相变为均质相(isotropic phase)之前产生。由于蓝相仅在狭窄的温度范围内产生，含手性剂(chiral agent)5wt％以上的液晶合成物用于液晶层4008以改善温度范围。包含呈现蓝相的液晶及手性剂的液晶合成物具有1msec或更少的短的响应时间，以及此外，具有光学均质性，其使得不需要排列过程且观察角度依赖性小。
除上述操作模式之外，可举出其他操作模式例如PVA模式、ASM模式及TBA模式作为应用于本实施方式中描述的液晶显示面板的驱动方法。
在上述操作模式中，可通过设置滤色器(color filter)而进行全色显示。滤色器可设置在第一衬底4001侧或第二衬底4006侧。
备选地，通过使用多个发光二极管(LED)作为背光源能够使用时分显示法(time-division display method，(也称为场序(field-sequential)驱动法)。通过使用场序驱动法，无需利用滤色器即可进行彩色显示。
请注意，本发明的一个实施例的显示器件可具有在其中像素包括发光元件来代替液晶元件4110的结构。发光元件按其类别包含通过电流或电压控制其亮度的任何元件；具体地，举出有机场致发光(EL)元件及无机EL元件。可将有机EL元件或无机EL元件用于像素以代替液晶元件4110。
例如，有机EL元件具有的结构中发光有机化合物层夹在至少一对电极与通常具有叠层结构的有机化合物层之间。例如，在具有叠层结构的有机化合物层中，在一对电极(像素电极与计数器电极)之间，按空穴注入层、空穴传输层、发光层以及电子传输层的顺序进行层叠，或者在其间按空穴注入层、空穴传输层、发光层以及电子注入层的顺序进行层叠。此外，发光层可掺入磷光色素等。EL元件中包含的每一层可用低分子量材料或高分子量材料形成。
在包含液晶元件4110的有源矩阵显示器件中，液晶元件4110可由每个像素中的一个晶体管控制，然而在发光元件配置像素的情况下，优选通过两个以上晶体管来适当控制流入发光元件的电流。请注意，根据实施方式1及2中描述的任何制造方法制造的晶体管可用作该晶体管。
以此方式，通过利用包含通过本发明的一个实施例的制造方法制造的晶体管的液晶显示面板，能获得具有高显示质量、高可靠性以及低功率消耗的液晶显示器件。
请注意，本实施方式能与在其他实施方式中描述的任何结构适当地组合实施。
(实施方式9)
在本实施方式中，参照图23A及23B描述包含根据本发明的一个实施例的任何制造方法制造的晶体管的保护电路。
在图23A中示出能应用于保护电路的电路的例子。保护电路997包含为n沟道晶体管的晶体管970a及970b。在晶体管970a及970b的每一个中，栅极电极及漏极电极彼此短路(二极管连接)以具有类似于二极管的特性。根据本发明的一个实施例的任何制造方法制造的晶体管可用作晶体管970a及970b。
晶体管970a的第一末端(栅极电极)及第三末端(漏极电极)电连接至第一布线945，且晶体管970a的第二末端(源极电极)电连接至第二布线960。晶体管970b的第一末端(栅极电极)及第三末端(漏极电极)电连接至第二布线960，且晶体管970b的第二末端(源极电极)电连接至第一布线945。即，图23A所示的保护电路包含整流方向彼此相反且均连接至第一布线945及第二布线960的两个晶体管。换言之，保护电路包含在第一布线945与第二布线960之间的整流方向为从第一布线945至第二布线960的晶体管以及整流方向为从第二布线960至第一布线945的晶体管。
在上述保护电路中，当静电等导致第二布线960带正电或带负电时，电流沿电荷被消除的方向流动。例如，当第二布线960带正电时，电流沿正电荷被释放至第一布线945的方向流动。由于此操作，能防止与带电的第二布线960连接的电路或元件的静电击穿或故障。在其中带电的第二布线960及另一布线通过位于其间的绝缘层交叉的结构中，该操作还可防止绝缘层的介质击穿(dielectric breakdown)。
请注意，保护电路并不限于上述结构。例如，保护电路可包含整流方向为从第一布线945至第二布线960的多个晶体管以及整流方向为从第二布线960至第一布线945的多个晶体管。此外，可利用奇数数量的晶体管来配置保护电路。
图23A所示的保护电路是可应用于各种用途的例子。例如，第一布线945用作显示器件的公共布线，第二布线960用作多个信号线的一个，以及可在其间设置保护电路。保护了起像素开关元件的作用且连接至设置有保护电路的信号线的晶体管不受故障的影响，故障诸如带电的布线导致的静电击穿、阈值电压的偏移等。请注意，除显示器件以外，保护电路还可应用于其他半导体器件。
接着，描述其中在衬底上形成保护电路997的例子。在图23B中示出保护电路997的俯视图的例子。
晶体管970a包含栅极电极911a以及与栅极电极911a重叠的半导体膜913。栅极电极911a电连接至第一布线945。晶体管970a的源极电极电连接至第二布线960，且其漏极电极通过接触孔926a电连接至电极930a。电极930a通过接触孔925a电连接至第一布线945。即，晶体管970a的栅极电极911a通过电极930a电连接至其漏极电极。
晶体管970b包含栅极电极911b以及与栅极电极911b重叠的半导体膜913。栅极电极911b通过接触孔925b电连接至电极930b。晶体管970b的源极电极通过第一电极915a及电极930a电连接至第一布线945。晶体管970b的漏极电极电连接至第二布线960。第二布线960通过接触孔926b电连接至电极930b。即，晶体管970b的栅极电极911b通过电极930b电连接至其漏极电极。
由于晶体管970a及晶体管970b是根据本发明的一个实施例的任何制造方法制造的晶体管，所以半导体膜913的末端位于第二布线960的末端以及第一电极915a的末端之外。换言之，第二布线960及第一电极915a形成为仅在半导体膜913的上表面与半导体膜913接触。
为了减小通过接触孔彼此连接的电极与布线之间的接触电阻，优选接触孔925a、925b、926a以及926b具有大的面积且优选增加接触孔的数量。
当本实施例中公开的保护电路应用于显示器件时，可在形成显示器件的像素电极时，形成电极930a及电极930b。
请注意，本实施方式能与在其他实施方式中描述的任何结构适当地组合实施。
(实施方式10)
在实施方式8中描述的显示器件能应用于各种电子器件。电子器件的例子包含电视器件(也称为TV或电视接收器)。此外，本发明的一个实施例的显示器件可应用于室内数字标志(indoor digital signage)、公共信息显示器(PID)、交通工具(例如列车)内的广告等。特别地，由于减小了本发明的一个实施例的显示器件的功率消耗，在长时间显示图像方面，使用该显示器件作为上述电子器件很有效。在图24A及24B中示出在其中使用了本发明的一个实施例的显示器件的电子器件的例子。
图24A示出电视器件的例子。在电视器件1000中，显示部1002并入外壳1001。在显示部1002能显示图像。这里，外壳1001由外壳1004支撑。此外，电视器件1000设置有扬声器1003、操作键1005(包含电源开关或操作开关)、连接末端1006、传感器1007(具有测量力、位置、距离、光、磁、温度、时间、电场、电流、湿度、倾斜度、振荡或红外线的功能)、麦克风1008等。
利用操作开关或单独的遥控器1010可操作电视器件1000。利用在遥控器1010中设置的操作键1009，能控制频道或音量，由此能控制在显示部1002显示的图像。遥控器1010可包含显示部1011以显示从遥控器1010输出的数据。
请注意，电视器件1000具有接收器、调制解调器等。利用该接收器可接收一般的电视广播。此外，当显示器件经由调制解调器有线或无线地连接至通信网络时，可进行单向(从发送器至接收器)或双向(在发送器与一个接收器或多个接收器之间)信息通信。
图24B示出数字标志的例子。例如，数字标志2000包含两个外壳，外壳2002及外壳2004。外壳2002包含显示部2006及两个扬声器，扬声器2008及扬声器2010。此外，数字标志2000可设置有传感器以便以以下方式进行操作：当人未接近数字标志等时，不显示图像。
在实施方式8中描述的显示器件可用作电视器件1000中的显示部1002以及数字标志2000中的显示部2006且具有功率消耗小的优点。因此，能减小电视器件1000及数字标志2000的功率消耗。
请注意，本实施方式能与在其他实施方式中描述的任何结构适当地组合实施。
本申请基于在2011年1月12日向日本专利局提交的日本专利申请2011-004420号，在此引用其整个内容作为参照。

Claims (21)

1.一种半导体器件，包含：
栅极电极；
所述栅极电极上的第一绝缘膜，其中，所述第一绝缘膜为通过加热从其中释放氧的绝缘膜；
所述栅极电极上的氧化物半导体层，所述第一绝缘膜置于所述栅极电极和所述氧化物半导体层之间；以及
所述氧化物半导体层上的第一电极和第二电极，
其中，当从上方观察时，所述第一电极和所述第二电极设置在所述氧化物半导体层的上端之内，
其中所述氧化物半导体层包括c轴取向晶体，以及
其中，所述氧化物半导体层的末端位于所述第一电极及所述第二电极的末端之外，以便距所述第一电极及所述第二电极的末端具有大于或等于1μm且小于或等于10μm的距离，使得所述氧化物半导体层的上表面的部分从所述第一电极及所述第二电极暴露。
2.根据权利要求1所述的半导体器件，其中，当从上方观察时，所述第二电极设置在所述第一电极的多个部分之间。
3.根据权利要求1所述的半导体器件，还包含所述氧化物半导体层上的沟道保护膜。
4.根据权利要求1所述的半导体器件，其中，所述氧化物半导体层包含铟、镓以及锌。
5.根据权利要求1所述的半导体器件，其中，所述氧化物半导体层包含晶体区。
6.根据权利要求1所述的半导体器件，其中，所述氧化物半导体层与所述栅极电极的末端部分地重叠。
7.根据权利要求1所述的半导体器件，其中，所述第一电极和所述第二电极与所述栅极电极的末端部分地重叠。
8.一种半导体器件，包含：
栅极电极；
所述栅极电极上的第一绝缘膜，其中，所述第一绝缘膜为通过加热从其中释放氧的绝缘膜；
所述栅极电极上的氧化物半导体层，所述第一绝缘膜置于所述栅极电极和所述氧化物半导体层之间；以及
第一电极和第二电极，在所述氧化物半导体层上且与所述氧化物半导体层接触，
其中，当从上方观察时，所述第一电极和所述第二电极设置在所述氧化物半导体层的上端之内，
其中所述氧化物半导体层包括c轴取向晶体，以及
其中，所述氧化物半导体层的末端位于所述第一电极及所述第二电极的末端之外，以便距所述第一电极及所述第二电极的末端具有大于或等于1μm且小于或等于10μm的距离，使得所述氧化物半导体层的上表面的部分从所述第一电极及所述第二电极暴露。
9.根据权利要求8所述的半导体器件，其中，当从上方观察时，所述第二电极设置在所述第一电极的多个部分之间。
10.根据权利要求8所述的半导体器件，还包含所述氧化物半导体层上的沟道保护膜。
11.根据权利要求8所述的半导体器件，其中，所述氧化物半导体层包含铟、镓以及锌。
12.根据权利要求8所述的半导体器件，其中，所述氧化物半导体层包含晶体区。
13.根据权利要求8所述的半导体器件，其中，所述氧化物半导体层与所述栅极电极的末端部分地重叠。
14.根据权利要求8所述的半导体器件，其中，所述第一电极和所述第二电极与所述栅极电极的末端部分地重叠。
15.一种半导体器件的制造方法，该方法包含以下步骤：
在衬底上形成栅极电极；
在所述栅极电极上形成第一绝缘膜，其中，所述第一绝缘膜为通过加热从其中释放氧的绝缘膜；
在所述第一绝缘膜上形成氧化物半导体膜；
在所述氧化物半导体膜上形成第一导电膜；
通过蚀刻所述氧化物半导体膜和所述第一导电膜来形成氧化物半导体层和第二导电膜；以及
通过蚀刻所述第二导电膜来形成第一电极和第二电极，使得当从上方观察时，所述第一电极和所述第二电极位于所述氧化物半导体层的顶端之内，
其中，所述氧化物半导体层的末端位于所述第一电极及所述第二电极的末端之外，以便距所述第一电极及所述第二电极的末端具有大于或等于1μm且小于或等于10μm的距离，以及
其中所述氧化物半导体层包括c轴取向晶体。
16.根据权利要求15所述的半导体器件的制造方法，还包含以下步骤：
在所述第一导电膜上形成第一抗蚀剂掩模，其中所述第一抗蚀剂掩模具有与所述栅极电极重叠的凹陷部；以及
通过除去所述第一抗蚀剂掩模来形成第二抗蚀剂掩模和第三抗蚀剂掩模，
其中，通过利用所述第一抗蚀剂掩模蚀刻所述氧化物半导体膜和所述第一导电膜来形成所述氧化物半导体层和所述第二导电膜，以及
其中，通过利用所述第二抗蚀剂掩模和所述第三抗蚀剂掩模蚀刻所述第二导电膜来形成所述第一电极和所述第二电极。
17.根据权利要求15所述的半导体器件的制造方法，还包含以高于或等于150℃且低于所述衬底的应变点的温度加热所述氧化物半导体膜的步骤。
18.根据权利要求15所述的半导体器件的制造方法，还包含以高于或等于250℃且低于或等于450℃的温度加热所述氧化物半导体层的步骤。
19.根据权利要求15所述的半导体器件的制造方法，其中，形成所述第一电极和所述第二电极，使所述第一电极和所述第二电极得仅在所述氧化物半导体层的上表面与所述氧化物半导体层接触。
20.根据权利要求15所述的半导体器件的制造方法，其中，所述氧化物半导体层包含铟、镓以及锌。
21.根据权利要求15所述的半导体器件的制造方法，其中，所述氧化物半导体层包含晶体区。
CN201210022755.2A 2011-01-12 2012-01-12 半导体器件的制造方法 Expired - Fee Related CN102593186B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710228606.4A CN107275410A (zh) 2011-01-12 2012-01-12 半导体器件
CN201710229336.9A CN107256868A (zh) 2011-01-12 2012-01-12 显示器件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-004420 2011-01-12
JP2011004420 2011-01-12

Related Child Applications (2)

Application Number Title Priority Date Filing Date
CN201710228606.4A Division CN107275410A (zh) 2011-01-12 2012-01-12 半导体器件
CN201710229336.9A Division CN107256868A (zh) 2011-01-12 2012-01-12 显示器件

Publications (2)

Publication Number Publication Date
CN102593186A CN102593186A (zh) 2012-07-18
CN102593186B true CN102593186B (zh) 2017-05-10

Family

ID=46454570

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201210022755.2A Expired - Fee Related CN102593186B (zh) 2011-01-12 2012-01-12 半导体器件的制造方法
CN201710229336.9A Pending CN107256868A (zh) 2011-01-12 2012-01-12 显示器件
CN201710228606.4A Pending CN107275410A (zh) 2011-01-12 2012-01-12 半导体器件

Family Applications After (2)

Application Number Title Priority Date Filing Date
CN201710229336.9A Pending CN107256868A (zh) 2011-01-12 2012-01-12 显示器件
CN201710228606.4A Pending CN107275410A (zh) 2011-01-12 2012-01-12 半导体器件

Country Status (5)

Country Link
US (2) US8536571B2 (zh)
JP (6) JP5977524B2 (zh)
KR (3) KR101460850B1 (zh)
CN (3) CN102593186B (zh)
TW (1) TWI532099B (zh)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8207025B2 (en) 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2011125806A1 (en) * 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5739257B2 (ja) 2010-08-05 2015-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8759820B2 (en) * 2010-08-20 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8921948B2 (en) 2011-01-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8912080B2 (en) 2011-01-12 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8716708B2 (en) 2011-09-29 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102646699B (zh) * 2012-01-13 2014-12-10 京东方科技集团股份有限公司 一种氧化物薄膜晶体管及其制备方法
US9040981B2 (en) 2012-01-20 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI642193B (zh) 2012-01-26 2018-11-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP6009182B2 (ja) * 2012-03-13 2016-10-19 株式会社半導体エネルギー研究所 半導体装置
JP6076612B2 (ja) 2012-04-17 2017-02-08 株式会社半導体エネルギー研究所 半導体装置
JP6001308B2 (ja) 2012-04-17 2016-10-05 株式会社半導体エネルギー研究所 半導体装置
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102400509B1 (ko) 2012-09-13 2022-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
TWI709244B (zh) 2012-09-24 2020-11-01 日商半導體能源研究所股份有限公司 半導體裝置
TWI490885B (zh) * 2012-10-05 2015-07-01 Far Eastern New Century Corp 於基板上形成透明導電層的方法
DE112013005331T5 (de) 2012-11-08 2015-11-19 Semiconductor Energy Laboratory Co., Ltd. Metalloxidfilm und Verfahren zur Bildung eines Metalloxidfilms
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI611566B (zh) * 2013-02-25 2018-01-11 半導體能源研究所股份有限公司 顯示裝置和電子裝置
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
WO2015053010A1 (ja) * 2013-10-11 2015-04-16 シャープ株式会社 半導体装置
JP6034980B2 (ja) * 2013-11-18 2016-11-30 シャープ株式会社 半導体装置
US9224599B2 (en) 2013-12-31 2015-12-29 Industrial Technology Research Institute P-type metal oxide semiconductor material and method for fabricating the same
JPWO2015151337A1 (ja) * 2014-03-31 2017-04-13 株式会社東芝 薄膜トランジスタ、半導体装置及び薄膜トランジスタの製造方法
US9461114B2 (en) 2014-12-05 2016-10-04 Samsung Electronics Co., Ltd. Semiconductor devices with structures for suppression of parasitic bipolar effect in stacked nanosheet FETs and methods of fabricating the same
KR102334986B1 (ko) 2014-12-09 2021-12-06 엘지디스플레이 주식회사 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법
CN104681491B (zh) * 2015-03-09 2017-11-10 京东方科技集团股份有限公司 Cmos电路结构、其制作方法、显示基板及显示装置
JP6906940B2 (ja) * 2015-12-28 2021-07-21 株式会社半導体エネルギー研究所 半導体装置
KR102480052B1 (ko) 2016-06-09 2022-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
CN106684037B (zh) * 2017-03-22 2019-09-24 深圳市华星光电半导体显示技术有限公司 优化4m制程的tft阵列制备方法
KR20200138224A (ko) * 2018-03-02 2020-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US10777666B2 (en) 2018-10-19 2020-09-15 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Manufacturing method of thin film transistor substrate and thin film transistor substrate manufactured by using the same
CN109545752A (zh) * 2018-10-19 2019-03-29 武汉华星光电半导体显示技术有限公司 薄膜晶体管基板的制备方法及其制备的薄膜晶体管基板
KR102571572B1 (ko) * 2018-12-05 2023-08-29 에스케이하이닉스 주식회사 전압 강하 레벨을 검출하기 위한 반도체 장치 및 반도체 시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728277A (zh) * 2008-10-24 2010-06-09 株式会社半导体能源研究所 半导体器件的制造方法

Family Cites Families (181)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6493048B1 (en) 1998-10-21 2002-12-10 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4100646B2 (ja) * 1998-12-28 2008-06-11 エルジー．フィリップス エルシーデー カンパニー，リミテッド 薄膜トランジスタおよびそれを備えた液晶表示装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001098220A (ja) * 1999-09-28 2001-04-10 Kankyo Device Kenkyusho:Kk 防藻用光触媒コーティング及びこのコーティングを有する物品
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
WO2001093336A1 (en) 2000-05-31 2001-12-06 Motorola, Inc. Semiconductor device and method for manufacturing the same
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP4604440B2 (ja) * 2002-02-22 2011-01-05 日本電気株式会社 チャネルエッチ型薄膜トランジスタ
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
WO2004040648A1 (ja) 2002-10-30 2004-05-13 Semiconductor Energy Laboratory Co., Ltd. 半導体装置および半導体装置の作製方法
US6740927B1 (en) 2003-01-06 2004-05-25 Applied Intellectual Properties Co., Ltd. Nonvolatile memory capable of storing multibits binary information and the method of forming the same
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101050292B1 (ko) 2003-12-27 2011-07-19 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판의 제조방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7615488B2 (en) 2004-03-19 2009-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, thin film transistor, display device and method for manufacturing the same, and television device
KR101086477B1 (ko) * 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 제조 방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR20060042425A (ko) * 2004-11-09 2006-05-15 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
TWI283071B (en) 2005-01-19 2007-06-21 Au Optronics Corp Methods of manufacturing a thin film transistor and a display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US7151276B2 (en) * 2005-03-09 2006-12-19 3M Innovative Properties Company Semiconductors containing perfluoroether acyl oligothiophene compounds
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
KR101298940B1 (ko) * 2005-08-23 2013-08-22 주식회사 동진쎄미켐 포토레지스트 조성물 및 이를 이용한 박막 트랜지스터기판의 제조방법
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
CN101567391B (zh) * 2006-01-24 2012-06-20 友达光电股份有限公司 薄膜晶体管的结构
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
EP1850374A3 (en) 2006-04-28 2007-11-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7738050B2 (en) * 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
TWI366724B (en) 2007-12-05 2012-06-21 Hannstar Display Corp Liquid crystal display device and method of making the same
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US7749820B2 (en) 2008-03-07 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, manufacturing method thereof, display device, and manufacturing method thereof
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI374510B (en) * 2008-04-18 2012-10-11 Au Optronics Corp Gate driver on array of a display and method of making device of a display
US7790483B2 (en) * 2008-06-17 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof, and display device and manufacturing method thereof
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI500159B (zh) * 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
TWI622175B (zh) * 2008-07-31 2018-04-21 半導體能源研究所股份有限公司 半導體裝置
TWI626744B (zh) * 2008-07-31 2018-06-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI424506B (zh) * 2008-08-08 2014-01-21 Semiconductor Energy Lab 半導體裝置的製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP5627071B2 (ja) * 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP4364930B2 (ja) * 2008-10-16 2009-11-18 株式会社半導体エネルギー研究所 半導体装置
EP2180518B1 (en) * 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101191386B1 (ko) * 2008-12-19 2012-10-15 한국전자통신연구원 센서용 산화물 반도체 나노섬유 제조 방법 및 그를 이용한 가스 센서
WO2010071034A1 (en) 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
JP5606682B2 (ja) * 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
US8174021B2 (en) 2009-02-06 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
KR101593443B1 (ko) * 2009-02-19 2016-02-12 엘지디스플레이 주식회사 어레이 기판의 제조방법
US8461582B2 (en) 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2010103935A1 (en) * 2009-03-12 2010-09-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9312156B2 (en) * 2009-03-27 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
US8338226B2 (en) 2009-04-02 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI489628B (zh) * 2009-04-02 2015-06-21 Semiconductor Energy Lab 半導體裝置和其製造方法
US7977151B2 (en) * 2009-04-21 2011-07-12 Cbrite Inc. Double self-aligned metal oxide TFT
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
WO2011001881A1 (en) * 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101739154B1 (ko) 2009-07-17 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101782176B1 (ko) 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
WO2011010542A1 (en) 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102097932B1 (ko) 2009-07-31 2020-04-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
KR101799252B1 (ko) 2009-07-31 2017-11-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI634642B (zh) 2009-08-07 2018-09-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI604594B (zh) 2009-08-07 2017-11-01 半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置之電話、錶、和顯示裝置
JP5642447B2 (ja) 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
WO2011040213A1 (en) * 2009-10-01 2011-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN104795323B (zh) * 2009-12-04 2017-12-29 株式会社半导体能源研究所 半导体装置及其制造方法
KR101945171B1 (ko) 2009-12-08 2019-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102652356B (zh) 2009-12-18 2016-02-17 株式会社半导体能源研究所 半导体装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8912080B2 (en) 2011-01-12 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
US20120178224A1 (en) 2011-01-12 2012-07-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8921948B2 (en) 2011-01-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728277A (zh) * 2008-10-24 2010-06-09 株式会社半导体能源研究所 半导体器件的制造方法

Also Published As

Publication number Publication date
US8536571B2 (en) 2013-09-17
CN102593186A (zh) 2012-07-18
JP6678637B2 (ja) 2020-04-08
KR102090894B1 (ko) 2020-03-18
JP2022118031A (ja) 2022-08-12
TWI532099B (zh) 2016-05-01
CN107275410A (zh) 2017-10-20
JP2012160719A (ja) 2012-08-23
KR20120090784A (ko) 2012-08-17
JP2016208048A (ja) 2016-12-08
KR101460850B1 (ko) 2014-11-11
TW201234483A (en) 2012-08-16
KR20190009818A (ko) 2019-01-29
JP6268236B2 (ja) 2018-01-24
JP2018078316A (ja) 2018-05-17
KR101944566B1 (ko) 2019-01-31
US20120175610A1 (en) 2012-07-12
US9166026B2 (en) 2015-10-20
KR20140061341A (ko) 2014-05-21
CN107256868A (zh) 2017-10-17
JP2020113780A (ja) 2020-07-27
JP2024073476A (ja) 2024-05-29
JP5977524B2 (ja) 2016-08-24
US20140080253A1 (en) 2014-03-20

Similar Documents

Publication Publication Date Title
CN102593186B (zh) 半导体器件的制造方法
JP7152539B2 (ja) トランジスタ
JP7472181B2 (ja) 半導体装置
US11367793B2 (en) Semiconductor device and method for manufacturing the same
TWI618255B (zh) 半導體裝置及其製造方法
JP6995782B2 (ja) 表示装置およびその作製方法
CN102473729A (zh) 制造半导体装置的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170510

Termination date: 20210112

CF01 Termination of patent right due to non-payment of annual fee