JP6678637B2 - 半導体装置の作製方法 - Google Patents

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Description

酸化物半導体を用いる半導体装置および該半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。本明細書中のトランジスタは半導体装置であり、該トランジスタを含む電気
光学装置、半導体回路および電子機器は全て半導体装置に含まれる。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられ
ているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコ
ンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコ
ン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
上記シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技
術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導
体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物を用いてトラン
ジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術
が開示されている（特許文献１および特許文献２参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
酸化物半導体における酸素欠損は、その酸素欠損の一部がドナーとなり、キャリアである
電子を生成する。それゆえ、酸化物半導体を用いたトランジスタにおいて、チャネル形成
領域を含む酸化物半導体の酸素欠損は、該トランジスタのしきい値電圧をマイナス方向に
変動させる要因といえる。
そこで、本発明の一態様は、電気特性の変動が生じにくく、且つ電気特性の良好な半導体
装置および該半導体装置の作製方法を提供することである。
上記課題を解決する手段は、チャネル形成領域を含む酸化物半導体の酸素欠損が低減する
作製工程で半導体装置を作製することである。
そこで、本発明の一態様は、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜
を形成し、ゲート絶縁膜上に第１の酸化物半導体膜を形成し、第１の酸化物半導体膜を形
成した後、加熱処理をして第２の酸化物半導体膜を形成し、第２の酸化物半導体膜上に第
１の導電膜を形成し、第１の導電膜上に厚さの異なる領域を有する第１のレジストマスク
を形成し、第１のレジストマスクを用いて第２の酸化物半導体膜および第１の導電膜の一
部を選択的に除去することで第３の酸化物半導体膜および第２の導電膜を形成し、第１の
レジストマスクを縮小させることで、少なくとも第２の導電膜の第３の酸化物半導体膜の
チャネル形成領域と重畳する領域を露出させつつ、第２のレジストマスクを形成し、第２
のレジストマスクを用いて第２の導電膜の一部を選択的に除去することでソース電極およ
びドレイン電極を形成する半導体装置の作製方法である。
上記半導体装置の作製方法において、厚さの異なる領域を有する第１のレジストマスクは
、多階調マスクを用いることにより形成される。多階調マスクを用いることにより、１枚
のフォトマスクで、第２の酸化物半導体膜および第１の導電膜を、第３の酸化物半導体膜
、ソース電極およびドレイン電極として形成することができる。
加熱処理は、ゲート絶縁膜上に第１の酸化物半導体膜を形成した後に行ってもよいし、ゲ
ート絶縁膜上に形成された第１の酸化物半導体膜上に第１の導電膜を形成した後に行って
もよい。
ソース電極およびドレイン電極を形成した後、ゲート絶縁膜、第３の酸化物半導体膜、ソ
ース電極およびドレイン電極上に保護絶縁膜を形成し、保護絶縁膜を形成した後に、さら
なる加熱処理をしてもよい。
ゲート絶縁膜および保護絶縁膜の少なくとも一方に酸化物絶縁膜を用いることができる。
ゲート絶縁膜に酸化物絶縁膜を用いる場合、加熱処理によってゲート絶縁膜の酸化物絶縁
膜から脱離する酸素をゲート絶縁膜上に形成された第１の酸化物半導体膜に拡散させるこ
とができる。
ゲート絶縁膜および保護絶縁膜には酸化物絶縁膜だけでなく、昇温脱離ガス分光法分析（
Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）にて、酸素原子に
換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上である絶縁膜とする
こともできる。
ゲート絶縁膜および保護絶縁膜の少なくとも一方に用いる酸化物絶縁膜は、化学量論比よ
り過剰な酸素を含む酸化物絶縁膜であることが好ましい。化学量論比より過剰な酸素を含
む酸化物絶縁膜は、加熱よって脱離する酸素が多いため、ゲート絶縁膜上に形成された第
１の酸化物半導体膜または第３の酸化物半導体膜により多くの酸素を拡散させることがで
きる。
上記半導体装置の作製方法において、加熱処理はゲート絶縁膜上に形成した第１の酸化物
半導体膜中の水素または水を脱離させると共に、ゲート絶縁膜に含まれる酸素を第１の酸
化物半導体膜に拡散させる温度で加熱することが好ましい。
第２の酸化物半導体膜および第３の酸化物半導体膜の水素濃度は５×１０１８ａｔｏｍｓ
／ｃｍ３未満となる。
上記半導体装置の作製方法における酸化物半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから
選ばれた二以上の元素を含むものとする。また、ゲート絶縁膜上に形成した酸化物半導体
膜は、非単結晶であり、且つｃ軸配向の結晶領域を有している。
本発明の一態様によって、電気特性の変動が生じにくく、且つ電気特性の良好な半導体装
置および該半導体装置の作製方法を提供することができる。
本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 多階調マスクを説明する図。 本発明の一態様を示す回路図の一例。 本発明の一態様を示す回路図の一例。 本発明の一態様を示す回路図の一例。 本発明の一態様を示す回路図の一例。 ＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様を示す表示装置の一例を示すブロック図および回路図。 本発明の一態様を示す表示装置の一例を示す上面図および断面図。 本発明の一態様を示す液晶表示装置における動作モードの一例を示す断面図。 本発明の一態様を示す液晶表示装置における動作モードの一例を示す断面図。 本発明の一態様を示す液晶表示装置における動作モードの一例を示す断面図。 本発明の一態様を示す液晶表示装置における電極の配置例を示す上面図および断面図。 本発明の一態様を示す液晶表示装置における電極の配置例を示す上面図。 本発明の一態様を示す液晶表示装置における電極の配置例を示す上面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様を示す保護回路の一例を示す回路図および上面図。 本発明の一態様である半導体装置を用いた電子機器の例を示す斜視図。 本発明の一態様である半導体装置に含まれる酸化物半導体膜についての計算に用いた結晶構造を示す図。 本発明の一態様である半導体装置に含まれる酸化物半導体膜についての計算に用いた結晶構造を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図
面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
また、本明細書において、半導体装置の作製工程に係る処理を行った後のものに対しても
膜という用語を用いて説明する場合がある。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」または「第３の」などと適宜置き換えて説明することができる。
なお、本明細書において、「オン電流」とは、トランジスタが導通状態のときに、ソース
とドレインの間に流れる電流をいう。例えば、ｎ型の薄膜トランジスタの場合には、ゲー
ト電圧がトランジスタのしきい値電圧よりも大きいときに、ソースとドレインとの間に流
れる電流が、オン電流である。また「オフ電流」とは、トランジスタが非導通状態のとき
に、ソースとドレインの間に流れる電流をいう。例えば、ｎ型の薄膜トランジスタの場合
には、ゲート電圧がトランジスタのしきい値電圧よりも小さいときに、ソースとドレイン
との間に流れる電流が、オン電流である。なお、「ゲート電圧」とは、ソースを基準とし
たゲートとソースの電位差をいう。
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などに
は入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の
用語は、入れ替えて用いることができるものとする。
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタおよび該トランジスタの作製方法
について図１乃至図７を用いて説明する。
図１（Ａ）は、本発明の一態様であるトランジスタ１００の構成を説明する上面図である
。図１（Ａ）の一点鎖線Ａ−Ｂ間の断面図は図１（Ｂ）に相当し、図１（Ａ）の一点鎖線
Ｃ−Ｄ間の断面図は図１（Ｃ）に相当する。なお、図１（Ａ）において、下地絶縁膜１０
２、ゲート絶縁膜１０４および保護絶縁膜１０７は、明瞭化のために図示していない。
図１（Ｂ）および図１（Ｃ）より、トランジスタ１００は、基板１０１と、基板１０１上
に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられたゲート電極１０３と
、ゲート電極１０３上にゲート絶縁膜１０４と、ゲート絶縁膜１０４上に設けられた酸化
物半導体膜１０５と、酸化物半導体膜１０５上に設けられたソース電極１０６ａおよびド
レイン電極１０６ｂと、ゲート電極１０３、酸化物半導体膜１０５、ソース電極１０６ａ
およびドレイン電極１０６ｂ上に設けられた保護絶縁膜１０７と、を有する構造である。
また、トランジスタ１００において、ソース電極１０６ａおよびドレイン電極１０６ｂの
端部は、酸化物半導体膜１０５の端部よりも内側に位置する。つまり、ソース電極１０６
ａおよびドレイン電極１０６ｂは、ゲート絶縁膜１０４と酸化物半導体膜１０５とで形成
される段差を覆わず、酸化物半導体膜１０５と上面でのみ接して形成されている。
図２（Ａ）は、本発明の一態様であるトランジスタ２００の構成を説明する上面図である
。図２（Ａ）の一点鎖線Ｅ−Ｆ間の断面図は図２（Ｂ）に相当し、図２（Ａ）の一点鎖線
Ｇ−Ｈ間の断面図は図２（Ｃ）に相当する。なお、図２（Ａ）において、下地絶縁膜１０
２、ゲート絶縁膜１０４および保護絶縁膜１０７は、明瞭化のため図示していない。
トランジスタ２００は、トランジスタ１００と同様の積層構成を有しており、トランジス
タ１００とは異なる形状のソース電極１０６ａおよびドレイン電極１０６ｂを有している
。トランジスタ２００においても、ソース電極１０６ａおよびドレイン電極１０６ｂの端
部は、酸化物半導体膜１０５の端部よりも内側に位置しており、酸化物半導体膜１０５と
上面でのみ接して形成されている。そして、トランジスタ２００は、Ｕ字型（Ｃ字型、コ
の字型、または馬蹄型）のソース電極１０６ａで、ドレイン電極１０６ｂを囲む形状とし
ている。このような形状とすることで、トランジスタの占有面積が小さくても、十分なチ
ャネル幅を確保することが可能となり、トランジスタのオン電流の量を増やすことが可能
となる。
また、一般に、チャネル幅を大きくすると、ゲート電極１０３とソース電極１０６ａ間、
およびゲート電極１０３とドレイン電極１０６ｂ間に生じる寄生容量も大きくなるが、Ｕ
字型のソース電極１０６ａで、ドレイン電極１０６ｂを囲む形状とすることで、特にゲー
ト電極１０３とドレイン電極１０６ｂ間に生じる寄生容量の増加を抑えることが可能とな
る。
例えば、アクティブマトリクス型液晶表示装置の画素トランジスタでは、画素電極と電気
的に接続するドレイン電極およびゲート電極の間に生じる寄生容量が大きいと、フィード
スルーの影響を受けやすくなるため、画素に供給された電位（映像情報）が正確に保持で
きず、表示品位が低下する要因となる。本発明の一態様であるトランジスタ２００をアク
ティブマトリクス型液晶表示装置の画素トランジスタに用いると、十分なチャネル幅を確
保しつつ、ドレイン電極１０６ｂとゲート電極１０３間に生じる寄生容量を小さくするこ
とができるため、表示装置の表示品位を向上させることが可能となる。
図３（Ａ）は、本発明の一態様であるトランジスタ３１０の構成を説明する上面図である
。図３（Ａ）の一点鎖線Ｏ−Ｐ間の断面図は図３（Ｂ）に相当し、図３（Ａ）の一点鎖線
Ｑ−Ｒ間の断面図は図３（Ｃ）に相当する。なお、図３（Ａ）において、下地絶縁膜１０
２、ゲート絶縁膜１０４および保護絶縁膜１０７は、明瞭化のため図示していない。
トランジスタ３１０は、図１を用いて説明したトランジスタ１００にチャネル保護膜１０
８を付加した構成を有している。チャネル保護膜１０８は、酸化物半導体膜１０５上に設
けられている。トランジスタ３１０においても、ソース電極１０６ａおよびドレイン電極
１０６ｂの端部は、酸化物半導体膜１０５の端部よりも内側に位置しており、酸化物半導
体膜１０５と上面でのみ接して形成されている。
チャネル保護膜１０８を設けることにより、トランジスタ１００と比べて作製工程が増加
してしまうが、チャネル保護膜１０８を形成した後の作製工程において、バックチャネル
側に生じる酸素欠損の増加を抑えることができる。このため、チャネル保護膜１０８を形
成した後の作製工程における処理条件の範囲を広くすることができ、生産性が高く、信頼
性に優れた半導体装置を実現することができる。なお、本明細書におけるバックチャネル
とは、酸化物半導体膜におけるゲート絶縁膜と反対側の界面近傍のことをいう。
なお、トランジスタ１００、トランジスタ２００およびトランジスタ３１０は、ボトムゲ
ート構造のトランジスタの一形態であり、逆スタガ型トランジスタである。また、トラン
ジスタ１００およびトランジスタ２００は、チャネルエッチ型トランジスタともいわれ、
トランジスタ３１０は、チャネル保護型（チャネルストップ型）トランジスタともいわれ
る。
次に、図１に示すトランジスタ１００の作製方法について、図４乃至図８を用いて説明す
る。なお、図４乃至図７は、トランジスタ１００の作製方法を説明する断面図であり、図
１（Ａ）の一点鎖線Ａ−Ｂ間および一点鎖線Ｃ−Ｄ間の断面に相当する。なお、トランジ
スタ２００は、酸化物半導体膜１０５、ソース電極１０６ａおよびドレイン電極１０６ｂ
（ソース配線およびドレイン配線を含む）の形状がトランジスタ１００と異なるだけであ
る。それゆえ、トランジスタ２００の作製方法を含めて、トランジスタ１００の作製方法
を説明する。
図４（Ａ）に示すように、基板１０１上に下地絶縁膜１０２を形成し、下地絶縁膜１０２
上にゲート電極１０３を形成する。なお、下地絶縁膜１０２を形成しない構成としてもよ
い。
基板１０１は、材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板などを、基板１０１として用いてもよい。
また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲ
ルマニウムなどの化合物半導体基板、金属もしくはステンレスなどの導電体でなる導電性
基板、またはこれら半導体基板もしくは導電性基板の表面を絶縁材料で被覆した基板など
を用いることができる。また、これらの基板上に半導体素子が設けられたものを、基板１
０１として用いてもよい。
また、基板１０１として、可撓性を有するガラス基板または可撓性を有するプラスチック
基板を用いることができる。プラスチック基板としては、屈折率異方性の小さい基板を用
いることが好ましく、代表的には、ポリエーテルサルフォン（ＰＥＳ）フィルム、ポリイ
ミド、ポリエチレンナフタレート（ＰＥＮ）フィルム、ＰＶＦ（ポリビニルフルオライド
）フィルム、ポリエステルフィルム、ポリカーボネート（ＰＣ）フィルム、アクリル樹脂
フィルム、または半硬化した有機樹脂中に繊維体を含むプリプレグ等を用いることができ
る。
下地絶縁膜１０２は、基板１０１からの不純物（例えば、ＬｉやＮａなどのアルカリ金属
など）の拡散を防止する他に、トランジスタ１００の作製工程におけるエッチング工程に
よって、基板１０１がエッチングされることを防ぐ。それゆえ、下地絶縁膜１０２の厚さ
は特に限定はないが、５０ｎｍ以上とすることが好ましい。
下地絶縁膜１０２は、後述するゲート絶縁膜１０４の膜種から適宜選択し、ゲート絶縁膜
１０４同様にして形成すればよい。また、アルカリ金属の侵入防止のためには、下地絶縁
膜１０２として、後述する窒化物絶縁膜を用いることが好ましい。また、下地絶縁膜１０
２に熱伝導率の高い絶縁膜を用いることで、トランジスタ１００の放熱性を良好にするこ
とができる。該熱伝導率の高い絶縁膜をとしては、窒化アルミニウム膜、窒化酸化アルミ
ニウム膜および窒化シリコン膜である。なお、下地絶縁膜１０２は単層構造であっても積
層構造であってもよい。
次いで、下地絶縁膜１０２上にゲート電極１０３となる導電膜を形成する。なお、ゲート
電極１０３はゲート配線としても機能する。
該導電膜として用いることができる導電材料は、アルミニウム、チタン、クロム、ニッケ
ル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステン
からなる単体金属、またはこれを主成分とする合金、上述した金属元素の窒化物である。
ゲート電極１０３となる導電膜は、上記導電材料を単層構造または積層構造として形成す
ることができる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−
マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタ
ン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造な
どがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いても
よい。
ゲート電極１０３となる導電膜は、下地絶縁膜１０２上に、上記導電材料を用いてスパッ
タリング法、真空蒸着法またはメッキ法により形成する。また、ゲート電極１０３となる
導電膜は銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出
し、焼成することで形成することもできる。該導電膜にフォトリソグラフィ法、インクジ
ェット法または印刷法等によりマスクを形成し、該マスクを用いて導電膜の一部を選択的
に除去（エッチング）して形成することができる。ここでは、チタンターゲットを用いた
ＤＣスパッタリング法でチタン膜を形成し、フォトリソグラフィ法で形成したレジストマ
スクを用いてエッチングをしてゲート電極１０３を形成する。ゲート電極１０３を形成す
るためのエッチングは、ウェットエッチングでもドライエッチングでもよい。
ゲート電極１０３の厚さは、特に限定はなく、上記導電材料の電気抵抗や、作製工程にか
かる時間を考慮し、適宜決めることができる。例えば、１０ｎｍ以上５００ｎｍ以下で形
成すればよい。
後に形成されるゲート絶縁膜１０４の被覆性を向上させるために、ゲート電極１０３の側
面はテーパ形状とすることが好ましい。例えば、ドライエッチングを用いてゲート電極１
０３の側面をテーパ形状にするには、レジストマスクを後退させつつエッチングを行えば
よい。
ゲート電極１０３と基板１０１との密着性向上させるために、上記単体金属の窒化物膜を
基板１０１とゲート電極１０３との間に設けてもよい。
また、ゲート電極１０３と後述するゲート絶縁膜１０４との間に、窒素を含むＩｎ−Ｇａ
−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素
を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒
化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは
５．５ｅＶ以上の仕事関数を有し、トランジスタ１００の電気特性において、しきい値電
圧をプラスにすることができ、トランジスタ１００を所謂ノーマリーオフのトランジスタ
とすることができる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なく
とも後述する第１の酸化物半導体膜１１５より高い窒素濃度、具体的には７原子％以上の
Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
次いで、図４（Ｂ）に示すようにゲート電極１０３上にゲート絶縁膜１０４を形成する。
ゲート絶縁膜１０４の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５
０ｎｍ以下とすればよい。
ゲート絶縁膜１０４としては、酸化シリコン膜、酸化ガリウム膜、もしくは酸化アルミニ
ウム膜などの酸化物絶縁膜、または窒化シリコン膜、もしくは窒化アルミニウム膜などの
窒化物絶縁膜、または酸化窒化シリコン膜、酸化窒化アルミニウム膜、もしくは窒化酸化
シリコン膜から選ばれる絶縁膜の単層構造、またはこれらの積層構造を用いる。なお、ゲ
ート絶縁膜１０４は、後述する第１の酸化物半導体膜１１５と接する部分において酸素を
含むことが好ましい。
また、ゲート絶縁膜１０４として、酸化ハフニウム、酸化イットリウム、ハフニウムシリ
ケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート
（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０）、ハフニウムアルミネート（ＨｆＡｌ
ｘＯｙ（ｘ＞０、ｙ＞０））、などのｈｉｇｈ−ｋ材料を、単層構造または上記した絶縁
膜との積層構造としたものを用いることができる。
ｈｉｇｈ−ｋ材料は誘電率が高いため、例えば、酸化シリコン膜をゲート絶縁膜に用いた
場合と同じゲート絶縁膜容量を有したまま、物理的なゲート絶縁膜の厚さを厚くすること
ができる。それゆえ、ゲートリーク電流を低減させることができる。
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いもの
をいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多
いものいう。
また、ゲート絶縁膜１０４は、後述する第１の酸化物半導体膜１１５と接する部分におい
て酸素を含むことが好ましいことから、ゲート絶縁膜１０４として、加熱により酸素放出
される絶縁膜を用いてもよい。なお、「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈ
ｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）
分析にて、酸素原子に換算した酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上
、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁
膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算
することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分
値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式１で求める
ことができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全て
が酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能
性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸
素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率
が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値であ
る。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。式１の詳細に関し
ては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の放出量の数値は
、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料
として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定し
た数値である。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの
酸素の放出量は、酸素分子の放出量の２倍となる。
加熱により酸素放出される絶縁膜の一例として、化学量論比より過剰な酸素を含む酸化物
絶縁膜が挙げられ、具体的には酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））の膜で
ある。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍よ
り多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数お
よび酸素原子数は、ラザフォード後方散乱法により測定した値である。
ゲート絶縁膜１０４として、加熱により酸素放出される絶縁膜を用いることで、後述する
第１の酸化物半導体膜１１５に酸素を供給され、ゲート絶縁膜１０４および後述する第１
の酸化物半導体膜１１５の界面準位を低減できる。従って、トランジスタ１００の動作に
起因して生じうる電荷などが、該界面準位に捕獲されることを抑制でき、トランジスタ１
００を電気特性の劣化の少ないトランジスタにすることができる。
ゲート絶縁膜１０４は、スパッタリング法、ＣＶＤ法等により形成する。本実施の形態で
は、ゲート絶縁膜１０４をスパッタリング法で形成する場合について説明するが、ゲート
絶縁膜１０４の形成をＣＶＤ法で行う場合は、熱ＣＶＤ法、プラズマＣＶＤ法などの他、
μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などを適用するこ
とができる。
ゲート絶縁膜１０４をスパッタリング法で形成する場合、シリコンターゲット、石英ター
ゲット、アルミニウムターゲットまたは酸化アルミニウムターゲットなどを用いて、酸素
を含む雰囲気ガス中で形成すればよい。雰囲気ガス中の酸素ガスの割合は、雰囲気ガス全
体に対して６体積％以上とする。好ましくは、５０体積％以上とする。雰囲気ガス中の酸
素ガスの割合を高めることで、加熱により酸素放出される絶縁膜を形成することができる
。
ターゲット中の水素も極力取り除かれていると好ましい。具体的には、ＯＨ基が１００ｐ
ｐｍ以下、好ましくは１０ｐｐｍ以下、より好ましくは１ｐｐｍ以下の酸化物ターゲット
を用いることで、ゲート絶縁膜１０４の水素濃度を低減し、トランジスタ１００の電気特
性および信頼性を高めることができる。例えば、溶融石英は、ＯＨ基が１０ｐｐｍ以下と
しやすく、またコストが低いため好ましい。もちろんＯＨ基濃度の低い合成石英のターゲ
ットを用いてもよい。
さらに、トランジスタ１００の作製にあたり、ＬｉやＮａなどのアルカリ金属は、不純物
であるため含有量を少なくすることが好ましい。基板１０１にアルカリ金属などの不純物
を含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、ゲート絶縁膜１０４と
して、上記窒化物絶縁膜を形成することが好ましく、さらに、該窒化物絶縁膜上には上記
した酸化物絶縁膜を積層することが好ましい。
次いで、図４（Ｃ）に示すようにゲート絶縁膜１０４上に第１の酸化物半導体膜１１５を
形成する。ゲート絶縁膜１０４上にスパッタリング法、分子線エピタキシー法、原子層堆
積法またはパルスレーザー蒸着法により第１の酸化物半導体膜１１５が得られる。ここで
は、スパッタリング法により第１の酸化物半導体膜１１５を形成する。第１の酸化物半導
体膜１１５は、厚さ１ｎｍ以上５０ｎｍ以下で形成すればよい。
第１の酸化物半導体膜１１５は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二以上の元素
を含む金属酸化物を用いることできる。なお、該金属酸化物は、バンドギャップが２ｅＶ
以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上のものを用いる。このよう
に、バンドギャップの広い金属酸化物を用いることで、トランジスタ１００のオフ電流を
低減することができる。
例えば、第１の酸化物半導体膜１１５として、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ
−Ｚｎ系金属酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓ
ｎ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物
、Ａｌ−Ｇａ−Ｚｎ系金属酸化物若しくはＳｎ−Ａｌ−Ｚｎ系金属酸化物、または二元系
金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属
酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系金属酸化物若
しくはＩｎ−Ｇａ系金属酸化物などを用いることができる。または、Ｉｎ系金属酸化物、
Ｓｎ系金属酸化物、Ｚｎ系金属酸化物などを用いてもよい。なお、ｎ元系金属酸化物はｎ
種類の金属酸化物で構成されるものとする。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸
化物は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意
味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいて
もよい。
なお、上記金属酸化物では、これらの化学量論比に対し、酸素（Ｏ）を過剰に含ませるこ
とが好ましい。酸素（Ｏ）を過剰に含ませると、形成される第１の酸化物半導体膜１１５
の酸素欠損によるキャリアの生成を抑制することができる。
なお、一例として、第１の酸化物半導体膜１１５をＩｎ−Ｚｎ系金属酸化物により形成す
る場合には、原子数比で、Ｉｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０
、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５とする。Ｚｎの原子数比を好ましい前記範
囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、酸
素（Ｏ）を過剰に含ませるためには、化合物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、
Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
また、第１の酸化物半導体膜１１５は非晶質な酸化物半導体膜でも、結晶領域を含む酸化
物半導体膜であってもよい。
ここで、第１の酸化物半導体膜１１５を形成するスパッタリング装置について、以下に詳
細を説明する。
第１の酸化物半導体膜１１５を形成する処理室は、リークレートを１×１０−１０Ｐａ・
ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により形成する際、膜
中への不純物の混入を低減することができる。
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。
外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入すること
である。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの
放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには
、外部リークおよび内部リークの両面から対策をとる必要がある。
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メ
タルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された
金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リ
ークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態である
物質によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含
む放出ガスが抑制され、内部リークも低減することができる。
処理室の内壁として用いる部材は、水素を含む放出ガスの少ないアルミニウム、クロム、
チタン、ジルコニウム、ニッケルもしくはバナジウム、または、これらを鉄、クロムおよ
びニッケルなどの少なくとも一つを含む合金材料に被覆したものを用いてもよい。鉄、ク
ロムおよびニッケルなどの少なくとも一つを含む合金材料は、剛性があり、熱に強く、ま
た加工に適している。ここで、処理室の内壁の表面積を小さくするために、該部材の表面
凹凸を研磨などによって低減しておくと、放出ガスを低減できる。または、該部材をフッ
化鉄、酸化アルミニウム、酸化クロムなどの不動態である物質で被覆してもよい。
さらに、雰囲気ガスを処理室に導入する直前に、雰囲気ガスの精製機を設けることが好ま
しい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以下と
する。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を
長さに応じて低減できる。
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分
子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。タ
ーボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。
そこで、水の排気能力の高いクライオポンプおよび水素の排気能力の高いスパッタイオン
ポンプを組み合わせることが有効となる。
処理室内に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、
処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関
はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し
、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベー
キングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすること
ができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガス
を導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度
をさらに大きくすることができる。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、Ａ
Ｃ電源装置、ＤＣ電源装置等を適宜用いることができる。
第１の酸化物半導体膜１１５をスパッタリング法で形成する際のターゲットとしては、イ
ンジウム、ガリウム、スズおよび亜鉛から選ばれた二以上の元素を含む金属酸化物ターゲ
ットを用いることができる。
ターゲットの一例として、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットを、Ｉｎ
２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２
Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、ま
たはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するター
ゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有する
ターゲットを用いることもできる。
なお、雰囲気ガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガスおよび
酸素の混合ガスを適宜用いる。また、雰囲気ガスには、水素、水、水酸基を有する化合物
または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
上記スパッタリング装置を用いることで、水素の混入が低減された第１の酸化物半導体膜
１１５を形成することができる。なお、上記スパッタリング装置を用いても、第１の酸化
物半導体膜１１５は少なからず窒素を含んで形成される。例えば、二次イオン質量分析法
（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測
定される第１の酸化物半導体膜１１５の窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未
満となる。
また、ゲート絶縁膜１０４および第１の酸化物半導体膜１１５は、真空下で連続して形成
してもよい。例えば、基板１０１上の下地絶縁膜１０２およびゲート電極１０３の表面に
付着した水素を含む不純物を、熱処理またはプラズマ処理で除去した後、大気に暴露する
ことなくゲート絶縁膜１０４を形成し、続けて大気に暴露することなく第１の酸化物半導
体膜１１５を形成してもよい。このようにすることで、下地絶縁膜１０２およびゲート電
極１０３の表面に付着した水素を含む不純物を低減し、また、下地絶縁膜１０２およびゲ
ート電極１０３とゲート絶縁膜１０４との界面、および、ゲート絶縁膜１０４と第１の酸
化物半導体膜１１５との界面に、大気成分が付着することを抑制できる。その結果、電気
特性が良好で、信頼性の高いトランジスタ１００を作製することができる。
また、第１の酸化物半導体膜１１５を形成する際または形成後において、第１の酸化物半
導体膜１１５の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体におけ
る酸素欠損は、その酸素欠損の一部がドナーとなりキャリアである電子を生じる。つまり
トランジスタ１００においても、第１の酸化物半導体膜１１５の酸素欠損の一部はドナー
となりキャリアである電子が生じることで、トランジスタ１００のしきい値電圧がマイナ
ス方向に変動してしまう。そして、第１の酸化物半導体膜１１５において、該電子の生成
は、第１の酸化物半導体膜１１５とゲート絶縁膜１０４との界面近傍で生じる酸素欠損お
いて顕著である。
そこで、第１の酸化物半導体膜１１５を形成後に、第１の加熱処理を行い、第２の酸化物
半導体膜１１７を形成する（図４（Ｄ）参照）。
第１の加熱処理は、第１の酸化物半導体膜１１５から水素（水、水酸基または水素化物を
含む）を放出させると共に、ゲート絶縁膜１０４に含まれる酸素の一部を放出し、第１の
酸化物半導体膜１１５中、およびゲート絶縁膜１０４と第１の酸化物半導体膜１１５との
界面近傍に酸素を拡散させる。
第１の加熱処理の温度は、上記を可能にする温度であり、具体的には、１５０℃以上基板
歪み点温度未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上
４５０℃以下とし、酸化性雰囲気または不活性雰囲気で行う。ここで、酸化性雰囲気は、
酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。
また、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または
希ガスで充填された雰囲気をいう。処理時間は３分〜２４時間とする。２４時間を超える
熱処理は生産性の低下を招くため好ましくない。
第１の加熱処理に用いる加熱処理装置に特別な限定はなく、抵抗発熱体などの発熱体から
の熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、
電気炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲ
ＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハ
ロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、
高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射によ
り、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行
う装置である。
第１の加熱処理は、ゲート絶縁膜１０４に含まれる酸素の一部を放出し、第１の酸化物半
導体膜１１５中に拡散させることから、第１の酸化物半導体膜１１５の酸素欠損を補う。
つまり、ゲート絶縁膜１０４から第１の酸化物半導体膜１１５に酸素が十分に放出される
ことにより、しきい値電圧がマイナス方向へ変動させる第１の酸化物半導体膜１１５の酸
素欠損を補うことができる。
さらに、第１の酸化物半導体膜１１５中の水素はドナーとなりキャリアである電子を生じ
る。第１の加熱処理によって、第１の酸化物半導体膜１１５は膜中の水素濃度が低減され
、高純度化された第２の酸化物半導体膜１１７となる。第２の酸化物半導体膜１１７の水
素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／
ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１
×１０１６ａｔｏｍｓ／ｃｍ３以下である。なお、第２の酸化物半導体膜１１７中の水素
濃度は、二次イオン質量分析法（ＳＩＭＳ）で測定されるものである。
第１の加熱処理によって、水素濃度が十分に低減されて高純度化され、且つ十分な酸素を
供給されて酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された第２の酸化
物半導体膜１１７では、水素等のドナーに起因するキャリア密度が１×１０１３／ｃｍ３
以下となる。また、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）
あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ま
しくは１０ｚＡ以下となる。第２の酸化物半導体膜１１７を用いることで、極めて優れた
オフ電流特性のトランジスタ１００を得ることができる。また、ＬｉやＮａなどのアルカ
リ金属は、不純物であるため含有量を少なくすることが好ましく、また、第２の酸化物半
導体膜１１７中に２×１０１６ｃｍ−３以下、好ましくは、１×１０１５ｃｍ−３以下の
濃度とする。さらに、アルカリ土類金属も不純物であるため、含有量を少なくすることが
好ましい。
従って、第１の加熱処理を行って作製されるトランジスタ１００は、電気特性が良好なト
ランジスタである。
次いで、第２の酸化物半導体膜１１７上にソース電極１０６ａおよびドレイン電極１０６
ｂとなる導電膜１１８を形成する（図５（Ａ）参照）。
導電膜１１８は、ゲート電極１０３となる導電膜と同様にして形成することができ、ゲー
ト電極１０３となる導電材料を適宜選択し、単層構造または積層構造として形成する。こ
こでは、タングステン膜とする。
また、本実施の形態では、ソース電極１０６ａおよびドレイン電極１０６ｂとなる導電膜
１１８を形成する前に第１の加熱処理を行っているが、第１の加熱処理は、第１の酸化物
半導体膜１１５を形成し、第１の酸化物半導体膜１１５上に導電膜１１８を形成した後に
行ってもよい。つまり、第１の加熱処理は、（１）基板１０１、下地絶縁膜１０２、ゲー
ト電極１０３および第１の酸化物半導体膜１１５で構成されたものに対して行ってもよい
し、（２）基板１０１、下地絶縁膜１０２、ゲート電極１０３、第１の酸化物半導体膜１
１５、および導電膜１１８で構成されたものに対して行ってもよい。（１）の場合、第１
の加熱処理のよって、第１の酸化物半導体膜１１５は第２の酸化物半導体膜１１７となる
が、第２の酸化物半導体膜１１７上に導電膜１１８を形成する際、第２の酸化物半導体膜
１１７に欠陥が生じる可能性がある。（２）の場合だと、第２の酸化物半導体膜１１７は
導電膜１１８を形成した後に形成されることになるため、第２の酸化物半導体膜１１７に
欠陥が生じる可能性を低減することができる。
次いで、導電膜１１８上にフォトリソグラフィ法により、厚さの異なる領域を有するレジ
ストマスク１１９を形成する（図５（Ｂ）参照）。
厚さの異なる領域を有するレジストマスク１１９は、ソース電極１０６ａおよびドレイン
電極１０６ｂとなる領域を覆うレジストの厚さと、トランジスタ１００のチャネル形成領
域を覆うレジストの厚さとが異なるようにして形成する。具体的には、トランジスタ１０
０のチャネル形成領域を覆うレジストの厚さが、ソース電極１０６ａおよびドレイン電極
１０６ｂとなる領域を覆うレジストの厚さより薄くなるように形成する。
厚さの異なる領域を有するレジストマスク１１９は、多階調マスクを用いることにより形
成することができる。多階調マスクを用いることで、トランジスタ１００の作製において
、使用するフォトマスクの枚数が低減され、作製工程が減少するため好ましい。多階調マ
スクを用いない場合、トランジスタ１００を作製するために、第２の酸化物半導体膜１１
７を島状に加工する工程と、導電膜１１８をソース電極１０６ａおよびドレイン電極１０
６ｂに加工する工程で２枚のフォトマスクおよび２回のフォトリソグラフィ工程を必要と
するが、多階調マスクを用いることで、１枚のフォトマスクと１回のフォトリソグラフィ
工程にすることができる。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、
露光領域、半露光領域および未露光領域の３段階の光量で露光を行う。多階調マスクを用
いることで、一度の露光および現像工程によって、複数（代表的には二種類）の厚さを有
するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、
フォトマスクの枚数を削減することができる。
多階調マスクについて図８を用いて説明する。図８（Ａ−１）および図８（Ｂ−１）は、
代表的な多階調マスクの断面を示す。図８（Ａ−１）には、グレートーンマスク４０３を
示し、図８（Ｂ−１）にはハーフトーンマスク４１４を示す。
図８（Ａ−１）に示すグレートーンマスク４０３は、透光性を有する基板４００に遮光層
により形成された遮光部４０１、および遮光層のパターンにより設けられた回折格子部４
０２で構成されている。
回折格子部４０２は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ド
ットまたはメッシュ等を有することで、光の透過率を制御する。なお、回折格子部４０２
に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期
的なものであってもよい。
透光性を有する基板４００としては、石英等を用いることができる。遮光部４０１および
回折格子部４０２を構成する遮光層は、金属膜を用いて形成すればよく、好ましくはクロ
ムまたは酸化クロム等により設けられる。
グレートーンマスク４０３に露光するための光を照射した場合、図８（Ａ−２）に示すよ
うに、遮光部４０１に重畳する領域における透光率は０％となり、遮光部４０１も回折格
子部４０２も設けられていない領域における透光率は１００％となる。また、回折格子部
４０２における透光率は、概ね１０％〜７０％の範囲であり、回折格子のスリット、ドッ
トまたはメッシュの間隔等により調節可能である。
図８（Ｂ−１）に示すハーフトーンマスク４１４は、透光性を有する基板４１１上に半透
光層により形成された半透光部４１２および遮光層により形成された遮光部４１３で構成
されている。
半透光部４１２は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の層
を用いて形成することができる。遮光部４１３は、グレートーンマスクの遮光層と同様の
金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる
。
ハーフトーンマスク４１４に露光するための光を照射した場合、図８（Ｂ−２）に示すよ
うに、遮光部４１３に重畳する領域における透光率は０％となり、遮光部４１３も半透光
部４１２も設けられていない領域における透光率は１００％となる。また、半透光部４１
２における透光率は、概ね１０％〜７０％の範囲であり、形成する材料の種類または形成
する膜厚等により調整可能である。
多階調マスクを用いることにより、露光部分、中間露光部分、および未露光部分の３つの
露光レベルのマスクを形成することができ、一度の露光および現像工程により、複数（代
表的には二種類）の厚さの領域を有するレジストマスクを形成することができる。このた
め、多階調マスクを用いることで、トランジスタ１００を作製工程におけるフォトマスク
の枚数を削減することができる。
図５（Ｂ）に示すハーフトーンマスクは、光を透過する基板３００上に半透過層３０１ａ
、および遮光層３０１ｂ、３０１ｃで構成されている。したがって、導電膜１１８上に後
にソース電極１０６ａおよびドレイン電極１０６ｂとなる領域を覆うレジストマスクの厚
さは厚く、後にチャネル形成領域を覆うレジストマスクの厚さは薄く形成される（図５（
Ｂ）参照）。後にチャネル形成領域となる領域を覆うレジストマスクの厚さは、トランジ
スタ１００のチャネル長を考慮して決める必要がある。
次に、レジストマスク１１９を用いて、第２の酸化物半導体膜１１７および導電膜１１８
の一部を選択的に除去（エッチング）する。このエッチングにより、島状に加工された第
３の酸化物半導体膜１２０、および導電膜１１８より小さく加工された導電膜１２１を形
成する。なお、第３の酸化物半導体膜１２０は、図１（Ａ）乃至図１（Ｃ）に示す酸化物
半導体膜１０５に相当する。また、第３の酸化物半導体膜１２０は、第２の酸化物半導体
膜１１７と形状が異なるだけで、第２の酸化物半導体膜１１７と同様に、水素濃度が十分
に低減されて高純度化され、且つ十分な酸素を供給されて酸素欠損に起因するエネルギー
ギャップ中の欠陥準位が低減された酸化物半導体膜である。また、第３の酸化物半導体膜
１２０は、トランジスタ１００のチャネル形成領域を有する（図６（Ａ）を参照）。
次に、レジストマスク１１９を縮小（後退ともいう）させて、第３の酸化物半導体膜１２
０のチャネル形成領域を覆う部分において分離されたレジストマスク１２２ａ、１２２ｂ
を形成する。レジストマスク１１９の縮小は、少なくとも、第３の酸化物半導体膜１２０
のチャネル形成領域を覆う部分におけるレジストマスクの厚さは行う必要がある。つまり
、レジストマスク１１９の縮小は、導電膜１２１において第３の酸化物半導体膜１２０の
チャネル形成領域と重畳する領域が露出するように行う必要がある。レジストマスク１１
９の縮小には、酸素プラズマによるアッシングを用いればよい。トランジスタ１００のゲ
ート電極１０３上で分離するようにレジストマスク１１９をアッシングすることで、レジ
ストマスク１２２ａ、１２２ｂを形成することができる（図６（Ｂ）参照）。
次に、レジストマスク１２２ａ、１２２ｂを用いて導電膜１２１をエッチングし、ソース
電極１０６ａおよびドレイン電極１０６ｂを形成する（図７（Ａ）参照）。そして、該エ
ッチングの後にレジストマスク１２２ａ、１２２ｂを除去する。なお、この際、第３の酸
化物半導体膜１２０も一部エッチングされ、凹部を有する形状になってもよい。なお、ソ
ース電極１０６ａおよびドレイン電極１０６ｂは、ソース配線およびドレイン配線として
も機能する。
ソース電極１０６ａおよびドレイン電極１０６ｂを形成する際に、レジストマスク１１９
を縮小させて、第３の酸化物半導体膜１２０のチャネル形成領域を覆う部分において分離
されたレジストマスク１２２ａ、１２２ｂを用いているため、ソース電極１０６ａおよび
ドレイン電極１０６ｂの端部は、第３の酸化物半導体膜１２０の端部よりも内側に位置す
る（図１（Ａ）乃至図１（Ｃ）参照）。レジストマスク１２２ａ、１２２ｂは、レジスト
マスク１１９と比較して、少なくとも、第３の酸化物半導体膜１２０のチャネル形成領域
を覆う部分におけるレジストマスクの厚さ分だけ縮小されている。それゆえ、ソース電極
１０６ａおよびドレイン電極１０６ｂの端部は、少なくとも、第３の酸化物半導体膜１２
０のチャネル形成領域を覆う部分におけるレジストマスクの厚さ分に相当する距離だけ内
側に位置する。上記より、ソース電極１０６ａおよびドレイン電極１０６ｂは、ゲート絶
縁膜１０４と第３の酸化物半導体膜１２０とで形成される段差を乗り越えて形成されるこ
とがなく、第３の酸化物半導体膜１２０と上面でのみ接して設けられる。
また、後述するが、第３の酸化物半導体膜１２０の端部は、キャリアである電子が生成さ
れやすい（第３の酸化物半導体膜１２０の端部はｎ型化しやすい）。それゆえ、第３の酸
化物半導体膜１２０の端部は、ソース電極１０６ａおよびドレイン電極１０６ｂの端部よ
りも１μｍ以上１０μｍ以下の範囲で外側に形成されるように、レジストマスク１１９の
厚さおよびレジストマスク１１９を縮小させる量を決めることが好ましい。このようにす
ることで、第３の酸化物半導体膜１２０の側面（または側壁）を介して、ソース電極１０
６ａおよびドレイン電極１０６ｂ間に発生するリーク電流を低減することができる。なお
、レジストマスク１１９を縮小させる量を多くすることは、トランジスタ１００のチャネ
ル長が長くなるということであり、トランジスタ１００のオン電流および電界効果移動度
の低下に繋がる可能性があることを考慮する必要がある。
ここで、第３の酸化物半導体膜１２０に生じる酸素欠損について説明する。
島状に加工された第３の酸化物半導体膜１２０のように、所望の形状に加工された酸化物
半導体膜は、該酸化物半導体膜の側面（または側壁）が活性である。なお、活性とは不対
結合手を有し、不安定な結合状態をいう。これは以下の現象より生じる。
酸化物半導体膜を所望の形状に加工する際、例えば、後述する条件でドライエッチングを
する際、酸化物半導体膜の側面が塩素ラジカルやフッ素ラジカル等を含むプラズマに曝さ
れると、酸化物半導体膜の側面に露出する金属原子と、塩素ラジカルやフッ素ラジカル等
とが結合する。このとき、金属原子と塩素原子、フッ素原子が結合して脱離するため、酸
化物半導体膜中に当該金属原子と結合していた酸素原子が活性となる。活性となった酸素
原子は容易に反応し、脱離しやすい。そのため、酸化物半導体膜の側面には酸素欠損が生
じやすい。
そして、所望の形状に加工された酸化物半導体膜の側面が活性であると、減圧雰囲気また
は還元雰囲気において、酸素が引き抜かれ、該酸化物半導体膜の側面で酸素欠損を生じる
。減圧雰囲気または還元雰囲気は、膜の形成、加熱処理またはドライエッチングなど、ト
ランジスタの作製工程において、頻繁に用いられる処理雰囲気であり、特に加熱処理され
た雰囲気では、該酸化物半導体膜の側面で酸素欠損が生じやすい。さらに、その酸素欠損
の一部はドナーとなり、キャリアである電子を生成するため、該酸化物半導体膜の側面は
ｎ型化する。
トランジスタのソース電極およびドレイン電極が、ｎ型化した側面を含む酸化物半導体膜
の側面と接することにより、酸化物半導体膜の側面を介して、ソース電極およびドレイン
電極間にリーク電流が発生する。該リーク電流は、トランジスタのオフ電流を増加させる
。また、酸化物半導体膜の側面を介して電流が流れることで、場合によって、酸化物半導
体膜の側面をチャネル領域とするトランジスタが形成される可能性がある。
トランジスタ１００において、島状に加工された第３の酸化物半導体膜１２０もその側面
において活性であるが、ソース電極１０６ａおよびドレイン電極１０６ｂは、第３の酸化
物半導体膜１２０の側面と接しておらず、第３の酸化物半導体膜１２０と上面でのみ接し
て設けられることから、第３の酸化物半導体膜１２０の側面を介して、ソース電極１０６
ａおよびドレイン電極１０６ｂ間に発生するリーク電流を低減することができる。
また、第２の酸化物半導体膜１１７、導電膜１１８および導電膜１２１のエッチングは、
ドライエッチングまたはウェットエッチングでよく、これらを組み合わせて行ってもよい
。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（
ＣＣｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（Ｓ
Ｆ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（Ｈ
Ｂｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガ
スを添加したガス、などを用いることができる。
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結
合型プラズマ）エッチング法を用いることができる。所望の形状に加工できるように、エ
ッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、
基板側の電極温度など）を適宜調節する。
導電膜１１８として形成したタングステン膜をドライエッチングする条件の一例は、エッ
チングガスは四弗化炭素を２５ｓｃｃｍ、塩素を２５ｓｃｃｍ、酸素を１０ｓｃｃｍ、ド
ライエッチング装置の処理室内の圧力を１．０Ｐａ、電極温度を７０℃、ＩＣＰパワーを
５００Ｗ、バイアスパワーを１５０Ｗとすることである。
また、第２の酸化物半導体膜１１７をドライエッチングする条件の一例は、エッチングガ
スは塩化硼素を６０ｓｃｃｍ、塩素を２０ｓｃｃｍ、ドライエッチング装置の処理室内の
圧力を１．９Ｐａ、電極温度を７０℃とし、ＩＣＰパワーは４５０Ｗ、バイアスパワーは
１００Ｗとすることである。なお、第２の酸化物半導体膜１１７のドライエッチングは、
上記した条件に酸素を導入して行ってもよい。酸素を導入してドライエッチングを行うこ
とにより、本ドライエッチング工程によって生じる酸素欠損を低減することができる。
また、導電膜１１８および第２の酸化物半導体膜１１７をエッチングした後、レジストマ
スク１１９を縮小させるために、酸素プラズマによるアッシングすることで、微細に導電
膜１２１を加工することができるが、導電膜１１８をドライエッチングする条件でも、少
なからずレジストマスク１１９を縮小できるため、第２の酸化物半導体膜１１７および導
電膜１１８をエッチングする際、酸素プラズマによるアッシングを用いず、導電膜１１８
をドライエッチングする条件で、レジストマスク１１９を縮小（後退）させつつ、導電膜
１１８をエッチングし、ソース電極１０６ａおよびドレイン電極１０６ｂを形成してもよ
い。
また、第２の酸化物半導体膜１１７をドライエッチングすると、該ドライエッチングの最
中に除去された第２の酸化物半導体膜１１７の一部がレジストマスク１１９に付着し、第
２の酸化物半導体膜１１７を所望の形状に加工できなくなる可能性がある。そこで、第２
の酸化物半導体膜１１７および導電膜１１８のエッチングする際、導電膜１１８をドライ
エッチングして導電膜１２１を形成し、第２の酸化物半導体膜１１７をウェットエッチン
グにより第３の酸化物半導体膜１２０を形成してもよい。このように第２の酸化物半導体
膜１１７をウェットエッチングすることで、エッチングの最中に、除去された第２の酸化
物半導体膜１１７の一部がレジストマスク１１９に付着することを抑制でき、第２の酸化
物半導体膜１１７を所望の形状に加工することができる。
ウェットエッチングするエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモ
ニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２（体積比
））などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
第３の酸化物半導体膜１２０、ソース電極１０６ａおよびドレイン電極１０６ｂを形成し
た後、レジストマスク１２２ａ、１２２ｂを除去する。この際、薬液（剥離液）を用いて
除去してもよいが、酸素プラズマによるアッシングを行ってレジストマスク１２２ａ、１
２２ｂを除去してもよい。レジストマスク１２２ａ、１２２ｂの除去を、酸素プラズマに
よるアッシングで行うことにより、該薬液よる第３の酸化物半導体膜１２０表面の汚染を
抑制でき、酸素プラズマによって第３の酸化物半導体膜１２０に酸素を供給することがで
きる。
また、ソース電極１０６ａおよびドレイン電極１０６ｂと、酸化物半導体膜１０５（図６
および図７における第３の酸化物半導体膜１２０）の間に、ソース電極１０６ａおよびド
レイン電極１０６ｂよりも抵抗率が大きく、酸化物半導体膜１０５よりも抵抗率が小さい
導電膜１１０ａ、１１０ｂを設けてもよい（図２２（Ａ）乃至図２２（Ｃ）参照）。なお
、本明細書では、導電膜１１０ａ、１１０ｂを、低抵抗膜１１０ａ、１１０ｂとよぶこと
にする。低抵抗膜１１０ａ、１１０ｂとしては、酸化インジウム（Ｉｎ２Ｏ３）、酸化ス
ズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３―ＳｎＯ２、
ＩＴＯと略記する）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３―ＺｎＯ）などの導電性の金属
酸化物膜を適用できる。さらに、低抵抗膜１１０ａ、１１０ｂとして、窒素を含むインジ
ウムガリウム亜鉛酸化物や、窒素を含むインジウムスズ酸化物や、窒素を含むインジウム
ガリウム酸化物や、窒素を含むインジウム亜鉛酸化物や、窒素を含む酸化錫や、窒素を含
むインジウム酸化物や、金属窒化物（ＩｎＮ、ＺｎＮなど）を用いてもよい。また、低抵
抗膜１１０ａ、１１０ｂを、１枚乃至１０枚のグラフェンシートからなる材料を用いて形
成してもよい。このようにソース電極１０６ａおよびドレイン電極１０６ｂと、酸化物半
導体膜１０５の間に、低抵抗膜１１０ａ、１１０ｂを設けることで、ソース電極１０６ａ
およびドレイン電極１０６ｂと、酸化物半導体膜１０５の接触抵抗を低減することが可能
となる。
また、ソース電極１０６ａおよびドレイン電極１０６ｂと、酸化物半導体膜１０５の間に
、低抵抗膜１１０ａ、１１０ｂを設けるには、第２の酸化物半導体膜１１７を形成した後
、上記した導電性の金属酸化物膜または１枚乃至１０枚のグラフェンシートからなる材料
を形成し、その上にソース電極１０６ａおよびドレイン電極１０６ｂとなる導電膜１１８
を形成する。次に、厚さの異なる領域を有するレジストマスク１１９を形成する。その際
、レジストマスク１１９が、以下３つの条件を満たすようにして形成する。（１）導電膜
１１８のソース電極１０６ａおよびドレイン電極１０６ｂとなる領域を覆う箇所が一番厚
い。（２）作製されるトランジスタのチャネル形成領域を覆う箇所が一番薄い。（３）低
抵抗膜となる領域を覆う箇所が、上記（１）の厚さより薄く、上記（２）の厚さより厚い
。
その後、前述したようにエッチングと、厚さの異なる領域を有するレジストマスク１１９
を縮小させる処理とを繰り返すことで、ソース電極１０６ａおよびドレイン電極１０６ｂ
と、酸化物半導体膜１０５の間に、低抵抗膜１１０ａ、１１０ｂを形成することができる
。なお、低抵抗膜１１０ａおよび１１０ｂの端部は、酸化物半導体膜１０５の端部より内
側に、ソース電極１０６ａおよびドレイン電極１０６ｂの端部は、それぞれ低抵抗膜１１
０ａ、１１０ｂの端部のよりも内側に位置するように形成される。
また、酸化物半導体膜１０５の端部は、低抵抗膜１１０ａ、１１０ｂおよびソース電極１
０６ａおよびドレイン電極１０６ｂの端部よりも１μｍ以上１０μｍ以下の範囲で外側に
形成されるように、レジストマスク１１９の厚さおよびレジストマスク１１９を縮小（後
退）させる量を決めることが好ましい。
次いで、ソース電極１０６ａおよびドレイン電極１０６ｂを形成した直後、ゲート絶縁膜
１０４、第３の酸化物半導体膜１２０、ソース電極１０６ａおよびドレイン電極１０６ｂ
上に保護絶縁膜１０７を形成する（図７（Ｂ）参照）。
保護絶縁膜１０７は、ゲート絶縁膜１０４と同様にして形成することができ、上記したゲ
ート絶縁膜１０４に適用可能な材料を適宜選択し、単層構造または積層構造として形成す
る。好ましくは第３の酸化物半導体膜１２０と接する部分において、酸素を含む絶縁膜ま
たは加熱により酸素放出される絶縁膜にすることである。保護絶縁膜１０７の厚さについ
ても、ゲート絶縁膜１０４と同様に１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以
上５０ｎｍ以下とすればよい。
保護絶縁膜１０７を形成した後に、第２の加熱処理をすることで保護絶縁膜１０７に含ま
れる酸素の一部が放出し、第３の酸化物半導体膜１２０中、および保護絶縁膜１０７と第
３の酸化物半導体膜１２０との界面近傍に酸素が拡散する。特に、第３の酸化物半導体膜
１２０の側面において生じる酸素欠損を補うことができ、トランジスタ１００の電気特性
を良好にすることができる。
なお、第２の加熱処理は、保護絶縁膜１０７に含まれる酸素の一部を放出させることが可
能であればよく、加熱方法、および加熱装置は第１の加熱処理を参照して適宜決めればよ
い。加熱温度は、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下の温
度で熱処理を行ってもよい。または、２５０℃から３２５℃まで徐々に温度上昇させなが
ら加熱してもよい。
必要に応じて、ゲート絶縁膜１０４および保護絶縁膜１０７の一部を除去し、ゲート配線
、ソース配線およびドレイン配線の一部を露出させる。
以上の工程により、トランジスタ１００を作製することができる。なお、トランジスタ１
００において、酸化物半導体膜１０５のチャネル形成領域と重畳する領域の保護絶縁膜１
０７上に、電極を設けて、トランジスタ１００をデュアルゲート型トランジスタとして機
能させてもよい。また、当該電極は、ゲート電極１０３と同様にして形成することができ
る。
ここで、トランジスタ３１０の作製方法について、トランジスタ１００の作製方法と異な
る点を説明する。
まず、トランジスタ１００の作製方法と同様に、第１の酸化物半導体膜１１５まで形成す
る。続いて、第１の酸化物半導体膜１１５上に、チャネル保護膜１０８となる絶縁膜を、
１０ｎｍ以上５００ｎｍ以下、より好ましくは２０ｎｍ以上３００ｎｍ以下の厚さで形成
する。チャネル保護膜１０８となる絶縁膜は、ゲート絶縁膜１０４の説明で列挙した膜種
の中から適宜選択し、上記説明した方法で形成することができる。なお、チャネル保護膜
は最終的に酸化物半導体膜１０５と接することから、酸素を含む絶縁膜または加熱により
酸素放出される絶縁膜を用いることが好ましい。ここでは、スパッタリング法により厚さ
２００ｎｍの酸化シリコン膜を形成する。
次いで、第１の加熱処理を行い、第２の酸化物半導体膜１１７を形成する。第１の酸化物
半導体膜１１５を、ゲート絶縁膜１０４とチャネル保護膜１０８となる絶縁膜で挟んだ状
態で第１の加熱処理することにより、ゲート絶縁膜１０４およびチャネル保護膜１０８と
なる絶縁膜から酸素が第１の酸化物半導体膜１１５に供給されるため、第１の酸化物半導
体膜１１５に生じた酸素欠損を補う効果が高まる。
なお、ゲート絶縁膜１０４、第１の酸化物半導体膜１１５およびチャネル保護膜１０８と
なる絶縁膜の形成は、途中で大気に触れることなく連続して行うことが好ましい。大気に
触れることなく連続して行うことで、ゲート絶縁膜１０４と第１の酸化物半導体膜１１５
の界面、および、チャネル保護膜１０８となる絶縁膜と第１の酸化物半導体膜１１５の界
面に水素を含む不純物および大気成分が付着することを抑制でき、作製するトランジスタ
の信頼性を高めることができる。
次に、チャネル保護膜１０８となる絶縁膜上に、印刷法、フォトリソグラフィ法またはイ
ンクジェット法等によりレジストマスクを形成し、該絶縁膜の一部を選択的に除去（エッ
チング）してチャネル保護膜１０８を形成する。
その後、レジストマスクを除去し、第２の酸化物半導体膜１１７上に、ソース電極１０６
ａおよびドレイン電極１０６ｂとなる導電膜１１８を形成する。以降の工程は、トランジ
スタ１００の作製工程と同様に行うことができる。
以上の工程により、トランジスタ３１０を作製することができる。なお、トランジスタ３
１０において、酸化物半導体膜１０５のチャネル形成領域と重畳する領域の保護絶縁膜１
０７上に、電極を設けて、トランジスタ３１０をデュアルゲート型トランジスタとして機
能させてもよい。また、当該電極は、ゲート電極１０３と同様にして形成することができ
る。
以上、本実施の一態様であるトランジスタの作製方法により、電気特性の変動が生じにく
く、且つ電気特性の良好な半導体装置を作製することができる。
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施すること
が可能である。
（実施の形態２）
本実施の形態では、実施の形態１のトランジスタ１００、トランジスタ２００、およびト
ランジスタ３１０における酸化物半導体膜１０５が、結晶領域を有する酸化物半導体膜で
ある形態について説明する。該形態は、実施の形態１で説明した作製工程と一部異なる作
製工程により作製することができる。なお、実施の形態１と同一の箇所には同じ符号を用
い、同じ符号の詳細な説明はここでは省略する。
本実施の形態で説明する結晶領域を有する酸化物半導体膜は、非単結晶であり、詳細には
、該非単結晶のａｂ面に垂直な方向から見て、三角形、または、六角形、または正三角形
、正六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状、また
は、金属原子と酸素原子が層状に配列した結晶部分を含む。なお、本明細書では、該結晶
部分をｃ軸配向結晶と呼ぶことにし、該ｃ軸配向結晶を含む酸化物半導体をＣＡＡＣ酸化
物半導体（ＣＡＡＣ−ＯＳ：ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｉｎｅ ｏ
ｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことにする。チャネル形成領域を含む酸
化物半導体膜１０５をＣＡＡＣ酸化物半導体膜とすることで、可視光や紫外光の照射前後
およびＢＴ（ゲート・熱バイアス）ストレス試験前後において、しきい値電圧の変動を抑
制することができ、トランジスタの信頼性を向上させることができる。
また、ＣＡＡＣ酸化物半導体は単結晶ではないが、また、非晶質のみから形成されている
ものでもない。ＣＡＡＣ酸化物半導体は結晶化した部分（結晶部分）を含むが、１つの結
晶部分と他の結晶部分の境界を明確に判別できないこともある。また、ＣＡＡＣ酸化物半
導体を構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ酸化物半導体を構
成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ酸化物半導体を支持する基
板面やＣＡＡＣ酸化物半導体の表面等に垂直な方向）に揃っていてもよい。あるいは、Ｃ
ＡＡＣ酸化物半導体を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、Ｃ
ＡＡＣ酸化物半導体を支持する基板面やＣＡＡＣ酸化物半導体の表面に垂直な方向）を向
いていてもよい。なお、ＣＡＡＣ酸化物半導体はその組成等に応じて、導体または絶縁体
となりうる。そして、ＣＡＡＣ酸化物半導体は、その組成等に応じて、可視光に対して透
明または不透明となる。ＣＡＡＣ酸化物半導体の例として、形成した表面、形成されてい
る基板面、または、界面に垂直な方向から観察すると、三角形、または六角形の原子配列
が認められ、且つその形成断面を観察すると金属原子、または、金属原子と酸素原子（あ
るいは窒素原子）の層状配列が認められる材料が挙げられる。なお、非晶質な酸化物半導
体では、隣接する金属によって金属原子における酸素原子の配位数が異なるが、ＣＡＡＣ
酸化物半導体では金属原子における酸素原子の配位数はほぼ一定となる。
ＣＡＡＣ酸化物半導体膜の作製方法として２種類の方法がある。
１つの方法は、酸化物半導体膜の形成を、基板を加熱しながら１回行う方法であり、もう
１つの方法は、酸化物半導体膜の形成を２回に分けて行い、それぞれ酸化物半導体膜を形
成した後に加熱処理を行う方法である。
はじめに、基板を加熱しながら酸化物半導体膜を形成することでＣＡＡＣ酸化物半導体膜
を形成し、トランジスタ１００を作製する方法について説明する。
まず、実施の形態１と同様に、基板１０１上に下地絶縁膜１０２を形成し、下地絶縁膜１
０２上にゲート電極１０３を形成する。
次いで、ゲート電極１０３の上にゲート絶縁膜１０４を形成する。ゲート絶縁膜１０４は
、実施の形態１と同様に形成すればよい。
次いで、ゲート絶縁膜１０４の上に、第１の酸化物半導体膜１１５として、実施の形態１
で説明した金属酸化物を、下地絶縁膜１０２、ゲート電極１０３およびゲート絶縁膜１０
４が形成された基板１０１を加熱しながら形成する。ここでは、実施の形態１と同様にス
パッタリング法により形成する。基板１０１を加熱する温度は、１５０℃以上４５０℃以
下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とする。なお、形成時
に基板を加熱する温度を高くすることで、非晶質領域に対して結晶領域の占める割合の多
い第１の酸化物半導体膜１１５とすることができる。また、第１の酸化物半導体膜１１５
は厚さ１ｎｍ以上５０ｎｍ以下で形成すればよい。
次いで、上記した方法で形成した第１の酸化物半導体膜１１５に実施の形態１で説明した
第１の加熱処理を行う。これにより、第１の酸化物半導体膜１１５から水素（水、水酸基
または水素化物を含む）を放出させると共に、ゲート絶縁膜１０４に含まれる酸素の一部
を放出し、第１の酸化物半導体膜１１５中、およびゲート絶縁膜１０４と第１の酸化物半
導体膜１１５との界面近傍に酸素を拡散させることができる。
以降の工程は、実施の形態１で説明した作製工程と同様に行えばよい。
また、酸化物半導体膜の形成を２回に分けて、それぞれ酸化物半導体膜を形成した後に加
熱処理を行うことでＣＡＡＣ酸化物半導体膜を形成し、トランジスタ１００を作製する方
法について説明する。
基板１０１を基板温度は２００℃以上４００℃以下に保ちながら、ゲート絶縁膜１０４の
上に１層目の酸化物半導体膜を形成し、窒素、酸素、希ガス、または乾燥空気の雰囲気下
で、２００℃以上４５０℃以下の加熱処理を行う。該加熱処理によって、１層目の酸化物
半導体膜の表面を含む領域に結晶領域が形成される。そして、２層目の酸化物半導体膜を
１層目の酸化物半導体膜よりも厚く形成する。その後、再び２００℃以上４５０℃以下の
加熱処理を行い、表面を含む領域に、結晶領域が形成された１層目の酸化物半導体膜を結
晶成長の種として、上方に結晶成長させ、２層目の酸化物半導体膜の全体を結晶化させる
。なお、１層目の酸化物半導体膜および２層目の酸化物半導体膜は、実施の形態１で説明
した金属酸化物を用いることができる。１層目の酸化物半導体膜は１ｎｍ以上１０ｎｍ以
下で形成するのが好ましい。例えば、１層目の酸化物半導体膜は、金属酸化物ターゲット
（Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１
：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度
２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源電力０．５ｋＷとし、スパッタガスを酸素
のみ、アルゴンのみ、または、アルゴンおよび酸素として、厚さ５ｎｍで形成し、２層目
の酸化物半導体膜は、金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲット
（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とター
ゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電
源電力０．５ｋＷとし、スパッタガスとして酸素のみ、アルゴンのみ、または、アルゴン
および酸素として、厚さ２５ｎｍで形成する。また、この方法の加熱処理に用いる加熱処
理装置は、実施の形態１で説明した第１の加熱処理に用いる加熱処理装置のいずれかとす
ればよい。
実施の形態１で説明したように、ゲート絶縁膜１０４および第１の酸化物半導体膜１１５
は、真空下で連続して形成してもよい。
また、２層目の酸化物半導体膜を形成した後に行う加熱処理によって、表面を含む領域に
結晶領域が形成された１層目の酸化物半導体膜および２層目の酸化物半導体膜から水素（
水、水酸基または水素化物を含む）を放出させると共に、ゲート絶縁膜１０４から酸素を
供給し、表面を含む領域に結晶領域が形成された１層目の酸化物半導体膜および２層目の
酸化物半導体膜中の酸素欠損を低減させることができる。
従って、酸化物半導体膜の形成を２回に分けて、それぞれ酸化物半導体膜を形成した後に
加熱処理を行う方法にてＣＡＡＣ酸化物半導体膜を形成する方法の場合は、実施の形態１
で説明した第１の加熱処理を省略してもよいし、ＣＡＡＣ酸化物半導体膜を形成した後、
実施の形態１で説明した作製方法のように第１の加熱処理を行い、ゲート絶縁膜１０４か
ら酸素を供給させてもよい。
以降の工程は、実施の形態１で説明した作製工程と同様に行えばよい。
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施すること
が可能である。
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２で説明した作製方法で形成されるト
ランジスタに含まれる酸化物半導体膜の表面及び側面における酸素の欠損しやすさについ
て、以下のモデルを用いて計算を行い検証した結果について説明する。なお、実施の形態
２で説明したＣＡＡＣ酸化物半導体は、一側面に複数の結晶面を有することから、計算の
一モデルとして用いると当該計算が複雑になる。そのため、本実施の形態では、ｃ軸に配
向したウルツ鉱構造であるＺｎＯ単結晶を用いて行った計算結果を示す。結晶のモデルと
しては、図２５に示すように、ｃ軸に平行な面と垂直な面でそれぞれ結晶構造を切断し、
（００１）表面、（１００）表面、及び（１１０）表面を作製している。
本実施の形態の計算結果は、表面構造を作製した後、図２６（Ａ）乃至図２６（Ｃ）に示
すように（１００）表面、（１１０）表面、及び（００１）表面から酸素が抜ける場合の
計算を行い、その抜けやすさを各表面で比較したものである。
まず、結晶構造を（００１）面が表面になるように切断したモデルを作製する。ただし、
計算は３次元周期構造で行うため、（００１）表面が２つ存在する真空領域が１ｎｍのス
ラブモデルを作製している。同様にして、側面は（００１）面と垂直な面と想定されるた
め、側面の一例として（１００）面と（１１０）面が表面に出たスラブモデルを作製する
。この２つの面を計算することで、（００１）に垂直な面における酸素の抜けやすさの傾
向を見ることができる。この場合も真空領域は１ｎｍである。原子数は（１００）表面モ
デル、（１１０）表面モデル、（００１）表面モデルでそれぞれ、６４、１０８、１０８
原子としている。また、上記３構造の表面から酸素を１原子抜いた構造を作製している。
計算には密度汎関数法のプログラムであるＣＡＳＴＥＰを用いている。密度汎関数の方法
として平面波基底擬ポテンシャル法を用い、汎関数はＧＧＡＰＢＥを用いている。始めに
ウルツ構造の４原子のユニットセルにおいて、格子定数を含めた構造最適化を行っている
。次に、最適化された構造をもとにして、表面構造を作製する。その後、作製した表面構
造の酸素が欠損有りの構造と欠損無しの構造において、格子定数を固定した構造最適化を
行う。エネルギーは構造最適化後のエネルギーを使用している。
カットオフエネルギーはユニットセルの計算では３８０ｅＶ、表面構造の計算では３００
ｅＶを用いている。ｋ点として、ユニットセルの計算では９×９×６、（１００）表面モ
デルの計算では３×２×１、（１１０）表面モデルの計算では１×２×２、（００１）表
面モデルの計算では２×２×１を用いた。
上記の表面構造に、酸素欠損有りの構造のエネルギーと酸素分子のエネルギーの半分を足
した値から、酸素欠損無しの構造のエネルギーを引いたエネルギー差（ここでは、束縛エ
ネルギーとよぶ。）を計算した結果から、束縛エネルギーの小さい表面で酸素が抜けやす
いといえる。
式２により得られた各表面の束縛エネルギーを表１に示す。
表１に示す結果より、（００１）表面と比べ、（１００）表面及び（１１０）表面は束縛
エネルギーが小さく、酸素が抜けやすいといえる。即ち、表面に垂直な方向にｃ軸を有し
、該ｃ軸に配向したＺｎＯ膜は、表面よりも側面のほうが、酸素が抜けやすいことが確認
される。ＣＡＡＣ酸化物半導体であるＺｎＯについても、様々な結晶面が混ざり合ってい
るが、ＺｎＯ単結晶と同種の結晶面を側面に有している。そのため、ＣＡＡＣ酸化物半導
体であるＺｎＯもＺｎＯ単結晶における酸素の抜けやすさと同様の傾向があるといえる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態４）
図９（Ａ）に半導体装置を構成する記憶素子（以下、メモリセルとも記す。）の回路図の
一例を示す。メモリセルは、酸化物半導体以外の材料（例えば、シリコン、ゲルマニウム
、炭化シリコン、ガリウムヒ素、窒化ガリウム、有機化合物など）をチャネル形成領域に
用いたトランジスタ１１６０と酸化物半導体をチャネル形成領域に用いたトランジスタ１
１６２によって構成される。
酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、実施の形態１および
実施の形態２に従って作製することができる。
図９（Ａ）に示すように、トランジスタ１１６０のゲート電極と、トランジスタ１１６２
のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配
線ＳＬ（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１１６０のソース電極と
は、電気的に接続され、第２の配線ＢＬ（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトラ
ンジスタ１１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線Ｓ
１（３ｒｄ Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１１６２のソース電極また
はドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２（４ｔｈ Ｌｉｎｅ：第
２信号線とも呼ぶ）と、トランジスタ１１６２のゲート電極とは、電気的に接続されてい
る。
酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジス
タ１１６０は十分な高速動作が可能なため、トランジスタ１１６０を用いることにより、
記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル
形成領域に用いたトランジスタ１１６２はオフ電流が極めて小さいという特徴を有してい
る。このため、トランジスタ１１６２をオフ状態とすることで、トランジスタ１１６０の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。
トランジスタ１１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のよ
うに、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線Ｓ２の電位を
、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態
とする。これにより、第３の配線Ｓ１の電位が、トランジスタ１１６０のゲート電極に与
えられる（書き込み）。その後、第４の配線Ｓ２の電位を、トランジスタ１１６２がオフ
状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、トランジス
タ１１６０のゲート電極の電位が保持される（保持）。
トランジスタ１１６２のオフ電流は極めて小さいため、トランジスタ１１６０のゲート電
極の電位は長時間にわたって保持される。例えば、トランジスタ１１６０のゲート電極の
電位がトランジスタ１１６０をオン状態とする電位であれば、トランジスタ１１６０のオ
ン状態が長時間にわたって保持されることになる。また、トランジスタ１１６０のゲート
電極の電位がトランジスタ１１６０をオフ状態とする電位であれば、トランジスタ１１６
０のオフ状態が長時間にわたって保持される。
次に、情報の読み出しについて説明する。上述のように、トランジスタ１１６０のオン状
態またはオフ状態が保持された状態において、第１の配線ＳＬに所定の電位（低電位）が
与えられると、トランジスタ１１６０のオン状態またはオフ状態に応じて、第２の配線Ｂ
Ｌの電位は異なる値をとる。例えば、トランジスタ１１６０がオン状態の場合には、第１
の配線ＳＬの電位に第２の配線ＢＬの電位が近づくことになる。また、トランジスタ１１
６０がオフ状態の場合には、第２の配線ＢＬの電位は変化しない。
このように、情報が保持された状態において、第２の配線ＢＬの電位と、所定の電位とを
比較することで、情報を読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線Ｓ２の電位を、トランジスタ１１６２がオン
状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配
線Ｓ１の電位（新たな情報に係る電位）が、トランジスタ１１６０のゲート電極に与えら
れる。その後、第４の配線Ｓ２の電位を、トランジスタ１１６２がオフ状態となる電位と
して、トランジスタ１１６２をオフ状態とすることにより、新たな情報が保持された状態
となる。
このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、メモリセルを有する半導体装置の高速動作が実現される。
また、図９（Ａ）のメモリセルを発展させたメモリセルの回路図の一例を図９（Ｂ）に示
す。
図９（Ｂ）に示すメモリセル１１００は、第１の配線ＳＬ（ソース線）と、第２の配線Ｂ
Ｌ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と
、第５の配線ＷＬ（ワード線）と、トランジスタ１１６４（第１のトランジスタ）と、ト
ランジスタ１１６１（第２のトランジスタ）と、トランジスタ１１６３（第３のトランジ
スタ）と、から構成されている。トランジスタ１１６４およびトランジスタ１１６３は、
酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１６１は酸化
物半導体をチャネル形成領域に用いている。
ここで、トランジスタ１１６４のゲート電極と、トランジスタ１１６１のソース電極また
はドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬと、トラン
ジスタ１１６４のソース電極とは、電気的に接続され、トランジスタ１１６４のドレイン
電極と、トランジスタ１１６３のソース電極とは、電気的に接続されている。そして、第
２の配線ＢＬと、トランジスタ１１６３のドレイン電極とは、電気的に接続され、第３の
配線Ｓ１と、トランジスタ１１６１のソース電極またはドレイン電極の他方とは、電気的
に接続され、第４の配線Ｓ２と、トランジスタ１１６１のゲート電極とは、電気的に接続
され、第５の配線ＷＬと、トランジスタ１１６３のゲート電極とは電気的に接続されてい
る。
次に、回路の動作の具体的な例について説明する。なお、以下の説明で例示する電位、電
圧等の数字は適宜変更しても構わない。
メモリセル１１００への書き込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬ
を０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む
場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖ
とする。このとき、トランジスタ１１６３はオフ状態、トランジスタ１１６１はオン状態
となる。なお、書き込み終了時には、第３の配線Ｓ１の電位を変化させる前に、第４の配
線Ｓ２を０Ｖとして、トランジスタ１１６１をオフ状態にする。
その結果、データ”１”書き込み後にはトランジスタ１１６４のゲート電極に接続される
ノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”書き込み後にはノードＡの電位
が約０Ｖとなる。ノードＡには、第３の配線Ｓ１の電位に応じた電荷が蓄積されるが、ト
ランジスタ１１６１のオフ電流は、極めて小さいため、トランジスタ１１６４のゲート電
極の電位は長時間にわたって保持される。
次に、メモリセルの読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２
Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されてい
る読み出し回路を動作状態とする。このとき、トランジスタ１１６３はオン状態、トラン
ジスタ１１６１はオフ状態となる。
データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ１１６４はオフ状態
であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い状態となる。一方、データ
”１”、つまりノードＡが約２Ｖの状態であればトランジスタ１１６４がオン状態である
から、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は低い状態となる。読み出し回路は、メ
モリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、
書き込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充
電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング
状態や０Ｖ以上の電位に充電されていても構わない。
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１
１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となる
ように、また、書き込み時にトランジスタ１１６１がオン状態、書き込み時以外ではオフ
状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選
べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
本実施の形態では理解の簡単にするため、最小記憶単位（１ビット）のメモリセルについ
て説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適
宜接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを
複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構
成も図９（Ａ）や図９（Ｂ）に限定されず、適宜変更することができる。
図１０に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。
図１０に示す半導体装置は、ｍ本の第５の配線ＷＬ（１）〜ＷＬ（ｍ）およびｍ本の第４
の配線Ｓ２（１）〜Ｓ２（ｍ）と、ｎ本の第２の配線ＢＬ（１）〜ＢＬ（ｎ）およびｎ本
の第３の配線Ｓ１（１）〜Ｓ１（ｎ）と、縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数
）のマトリクス状に配置された複数のメモリセル１１００（１，１）〜１１００（ｍ，ｎ
）と、第２の配線ＢＬおよび第３の配線Ｓ１と接続する駆動回路１１１１や、第４の配線
Ｓ２および第５の配線ＷＬと接続する駆動回路１１１３や、読み出し回路１１１２といっ
た周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けら
れてもよい。
各メモリセルの代表として、メモリセル１１００（ｉ，ｊ）を考える。ここで、メモリセ
ル１１００（ｉ，ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の
配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）および第４の配線Ｓ２（
ｉ）、および第１の配線ＳＬにそれぞれ接続されている。第１の配線ＳＬには第１の配線
ＳＬ電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）および第３の
配線Ｓ１（１）〜Ｓ１（ｎ）は駆動回路１１１１および読み出し回路１１１２に、第５の
配線ＷＬ（１）〜ＷＬ（ｍ）および第４の配線Ｓ２（１）〜Ｓ２（ｍ）は駆動回路１１１
３にそれぞれ接続されている。
図１０に示した半導体装置の動作について説明する。本構成では、行ごとの書き込みおよ
び読み出しを行う。
第ｉ行のメモリセル１１００（ｉ，１）〜１１００（ｉ，ｎ）に書き込みを行う場合は、
第１の配線ＳＬ電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜
ＢＬ（ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１１６１
は、オン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列
は２Ｖ、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第
３の配線Ｓ１（１）〜Ｓ１（ｎ）の電位を変化させる前に、第４の配線Ｓ２（ｉ）を０Ｖ
として、トランジスタ１１６１をオフ状態にする。また、第５の配線ＷＬ（ｉ）以外の第
５の配線ＷＬを０Ｖ、第４の配線Ｓ２（ｉ）以外の第４の配線Ｓ２を０Ｖとする。
その結果、データ”１”の書き込みを行ったメモリセルのトランジスタ１１６４のゲート
電極に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書き込みを
行ったメモリセルのノードＡの電位は約０Ｖとなる。また、非選択メモリセルのノードＡ
の電位は変わらない。
第ｉ行のメモリセル１１００（ｉ，１）〜１１００（ｉ，ｎ）の読み出しを行う場合は、
第１の配線ＳＬの電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）
を０Ｖ、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（
ｎ）に接続されている読み出し回路を動作状態とする。読み出し回路では、例えば、メモ
リセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、第
５の配線ＷＬ（ｉ）以外の第５の配線ＷＬを０Ｖ、第４の配線Ｓ２（ｉ）以外の第４の配
線Ｓ２を０Ｖとする。なお、書き込み時の第２の配線ＢＬは０Ｖとしたが、フローティン
グ状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０
Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１
１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となる
ように、また、書き込み時にトランジスタ１１６１がオン状態、書き込み時以外ではオフ
状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選
べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
本実施の形態によって、酸化物半導体をチャネル領域に用いたトランジスタと接続するノ
ードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電力に
て、情報の書き込み、保持、読み出しが可能な記憶素子を作製することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態５）
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図１１（Ａ）に
示すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の
配線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トラ
ンジスタ１１７２（第２のトランジスタ）と、容量素子１１７３と、から構成されている
。トランジスタ１１７１は、酸化物半導体以外の材料をチャネル形成領域に用いており、
トランジスタ１１７２はチャネル形成領域に酸化物半導体を用いている。
酸化物半導体をチャネル形成領域に用いたトランジスタ１１７２は、実施の形態１および
実施の形態２に従って作製することができる。
ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極また
はドレイン電極の一方と、容量素子１１７３の一方の電極とは、電気的に接続されている
。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され
、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第
３の配線Ｓ１と、トランジスタ１１７２のソース電極またはドレイン電極の他方とは、電
気的に接続され、第４の配線Ｓ２と、トランジスタ１１７２のゲート電極とは、電気的に
接続され、第５の配線ＷＬと、容量素子１１７３の他方の電極とは、電気的に接続されて
いる。
次に、回路の動作の具体的な例について説明する。なお、以下の説明で例示する電位、電
圧等の数字は適宜変更しても構わない。
メモリセル１１７０への書き込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬ
を０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む
場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖ
とする。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了時には
、第３の配線Ｓ１の電位を変化させる前に、第４の配線Ｓ２を０Ｖとして、トランジスタ
１１７２をオフ状態にする。
その結果、データ”１”の書き込み後にはトランジスタ１１７１のゲート電極に接続され
るノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書き込み後にはノードＡの
電位が約０Ｖとなる。
メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを
２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されて
いる読み出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態とな
る。
第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トラ
ンジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬ−ノードＡ間の容量
Ｃ１と、トランジスタ１１７１のゲート電極−ソース電極及びドレイン電極間の容量Ｃ２
に依存する。
なお、読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電
位に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、
逆であっても構わない。
書き込み時の第３の配線Ｓ１の電位は、書き込み後にトランジスタ１１７２がオフ状態と
なり、また、第５の配線ＷＬ電位が０Ｖの場合にトランジスタ１１７１がオフ状態である
範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読み出し時の第５の配線Ｗ
Ｌ電位は、データ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”１”
の場合にトランジスタ１１７１がオン状態となるように選べばよい。また、トランジスタ
１１７１のしきい値電圧も、一例である。上述したトランジスタ１１７１の状態を変えな
い範囲であれば、どのようなしきい値電圧でも構わない。
また、第１のゲート電極、および第２のゲート電極を有する選択トランジスタと、容量素
子を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図１１（Ｂ）を用
いて説明する。なお、当該選択トランジスタの一例は、第１のゲート電極及び第２のゲー
ト電極を有することから、実施の形態１で記載したようなデュアルゲート型トランジスタ
が一例として挙げられる。
図１１（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数。）ｊ列（ｊは３以
上の自然数。）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード
線ＷＬ（ワード線ＷＬ＿１〜ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１〜ＣＬ＿
ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１〜ＢＧＬ＿ｉ）と、ｊ本のビット線
ＢＬ（ビット線ＢＬ＿１〜ＢＬ＿ｊ）と、ソース線ＳＬと、を具備する。ここで、ｉ及び
ｊは便宜上３以上の自然数としているが、本実施の形態に示すメモリセルアレイの行数及
び列数は、それぞれ３以上に限定されるものではない。１行又は１列のメモリセルアレイ
としてもよいし、２行又は２列のメモリセルアレイとしてもよい。
さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし
、Ｎは１以上ｊ以下の自然数、Ｍは１以上ｉ以下の自然数。）ともいう。）は、トランジ
スタ１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ
，Ｎ）と、を備える。
なお、半導体記憶装置において、容量素子は、第１の容量電極と、第２の容量電極と、第
１の容量電極および第２の容量電極に重畳する誘電体層とで構成される。容量素子は、第
１の容量電極および第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
トランジスタ１１８１（Ｍ，Ｎ）は、ｎチャネル型トランジスタであり、ソース電極、ド
レイン電極、第１のゲート電極、および第２のゲート電極を有する。なお、本実施の形態
の半導体記憶装置において、必ずしもトランジスタ１１８１をｎチャネル型トランジスタ
にしなくてもよい。
トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の一方は、ビット線Ｂ
Ｌ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線Ｗ
Ｌ＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線Ｂ
ＧＬ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電
極の一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセルごとに選択
的にデータを読み出すことができる。
トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トラン
ジスタとしての機能を有する。
トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたト
ランジスタを用いることができる。
トランジスタ１１８２（Ｍ，Ｎ）は、ｐチャネル型トランジスタである。なお、本実施の
形態の半導体記憶装置において、必ずしもトランジスタ１１８２をｐチャネル型トランジ
スタにしなくてもよい。
トランジスタ１１８２（Ｍ，Ｎ）のソース電極およびドレイン電極の一方は、ソース線Ｓ
Ｌに接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極およびドレイン電極の他方
は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８２（Ｍ，Ｎ）のゲート電極は、ト
ランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の他方に接続される。
トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トラ
ンジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結
晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子
１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極
およびドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容
量としての機能を有する。
ワード線ＷＬ＿１〜ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路によ
り制御される。
ビット線ＢＬ＿１〜ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路によ
り制御される。
容量線ＣＬ＿１〜ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により
制御される。
ゲート線ＢＧＬ＿１〜ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回路を用いて
制御される。
ゲート線駆動回路は、例えばダイオードおよび第１の容量電極がダイオードのアノードお
よびゲート線ＢＧＬに電気的に接続される容量素子を備える回路により構成される。
トランジスタ１１８１の第２のゲート電極の電圧を調整することにより、トランジスタ１
１８１のしきい値電圧を調整することができる。従って、選択トランジスタとして機能す
るトランジスタ１１８１のしきい値電圧を調整し、オフ状態におけるトランジスタ１１８
１のソース電極およびドレイン電極の間に流れる電流を極力小さくすることができる。よ
って、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き
込みおよび読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消
費電力を低減することができる。
本実施の形態によって、酸化物半導体をチャネル領域に用いたトランジスタに接続するノ
ードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電力に
て、情報の書き込み、保持、読み出しが可能な記憶素子を作製することができる。
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施すること
が可能である。
（実施の形態６）
本実施の形態では、実施の形態１または実施の形態２に示す作製方法で作製されたトラン
ジスタを用いた半導体装置の例について、図１２を参照して説明する。
図１２（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１２（Ａ）に示すメモリセ
ルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有し
ている。また、メモリセルアレイ１１２０は、ｍ本の第１の配線ＢＬ、およびｎ本の第２
の配線ＷＬを有する。なお、本実施の形態においては、第１の配線ＢＬをビット線ＢＬと
呼び、第２の配線ＷＬをワード線ＷＬと呼ぶ。
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されて
いる。トランジスタ１１３１のゲート電極は、第２の配線ＷＬと接続されている。また、
トランジスタ１１３１のソース電極またはドレイン電極の一方は、第１の配線ＢＬと接続
されており、トランジスタ１１３１のソース電極またはドレイン電極の他方は、容量素子
１１３２の電極の一方と接続されている。また、容量素子１１３２の電極の他方は容量線
ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、実施の形態
１および実施の形態２に示す作製方法で作製されたトランジスタが適用される。
実施の形態１および実施の形態２に示す作製方法で作製されたトランジスタは極めてオフ
電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図
１２（Ａ）に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモ
リを得ることが可能である。
図１２（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１２（Ｂ）に示すメモリセル
アレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とするこ
とができる。また、メモリセルアレイ１１４０は、第１の配線ＢＬ、第２の配線ＢＬＢ及
び第３の配線ＷＬをそれぞれ複数本有する。そして、所定の位置が電源電位ＶＤＤ及び接
地電位ＧＮＤに接続されている。
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第
３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５
、および第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２
のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジス
タ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（こ
こでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここ
では、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第
４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトラ
ンジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている
。
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５
４、第６のトランジスタ１１５６は、ｎチャネル型トランジスタであり、実施の形態１お
よび実施の形態２において示したトランジスタを適用すればよい。第３のトランジスタ１
１５３と第５のトランジスタ１１５５は、ｐチャネル型トランジスタであり、酸化物半導
体以外の材料をチャネル形成領域に用いればよい。なお、これに限らず、上記の第１乃至
第６のトランジスタ１１５１乃至１１５６のうち、ｐチャネル型トランジスタに実施の形
態１または実施の形態２のトランジスタを適用してもよいし、ｎチャネル型トランジスタ
に酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタを適用してもよい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態７）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ
（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１３（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１３（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３
、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１
９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９
８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）
１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用
いる。ＲＯＭ１１９９およびＲＯＭ Ｉ／Ｆ１１８９は、別チップに設けてもよい。もち
ろん、図１３（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際の
ＣＰＵはその用途によって多種多様な構成を有している。
Ｂｕｓ Ｉ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコー
ダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプト
コントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９
５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
図１３（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジ
スタ１１９６の記憶素子には、実施の形態４乃至実施の形態６に記載した記憶素子いずれ
かを用いることができる。
図１３（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジス
タ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択
されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量
素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行わ
れ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図１３（Ｂ）または図１３（Ｃ）に示すように、記憶素子群と、ハ
イレベルの電源電位ＶＤＤまたはローレベルの電源電位ＶＳＳの与えられているノード間
に、スイッチング素子を設けることにより行うことができる。以下に図１３（Ｂ）および
図１３（Ｃ）の回路の説明を行う。
図１３（Ｂ）および図１３（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチ
ング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構
成の一例を示す。
図１３（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数
有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の
形態４乃至実施の形態６に記載した記憶素子のいずれかを用いることができる。記憶素子
群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイ
レベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶
素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられて
いる。
図１３（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域
に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信
号ＳｉｇＡによりスイッチングが制御される。
なお、図１３（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
また、図１３（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有す
る各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、ス
イッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても
よい。
また、図１３（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチ
ング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の
一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子
１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、ハイレベルの電源電位ＶＤＤまたはローレベルの電源電位ＶＳＳの与えら
れているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電
圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減
を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キー
ボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止するこ
とができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施すること
が可能である。
（実施の形態８）
本実施の形態では、実施の形態１および実施の形態２の作製工程により作製されたトラン
ジスタを、画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置と
もいう。）を作製することができる。また、該トランジスタを用いた駆動回路の一部また
は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができ
る。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう。）、発
光素子（発光表示素子ともいう。）がある。さらに、電子インクなど電気的作用によりコ
ントラストが変化する表示媒体素子もある。発光素子は、電流または電圧によって輝度が
制御される素子をその範疇に含んでおり、具体的には有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍ
ｉｎｅｓｃｅｎｃｅ）、無機ＥＬ等がある。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等が実装された状態にあるモジュールとを含む。さらに、該表示装置を作製す
る過程において、表示素子を形成する前の一形態に相当する基板（素子基板）に関し、該
素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。具体的な素
子基板としては、表示素子の画素電極のみが形成された状態のものや、画素電極となる導
電膜を形成した後であって、エッチングして画素電極を形成する前の状態のものなど、あ
らゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣが直接実
装されたモジュールも全て表示装置に含むものとする。
ここで、半導体装置の一態様に相当する液晶表示装置について説明する。
まず、図１４（Ａ）は、アクティブマトリクス表示の液晶表示装置４０００の構成を示す
ブロック図である。図１４（Ａ）において、液晶表示装置４０００は、画素部４００２を
含む液晶表示パネルと、信号線駆動回路４００３、走査線駆動回路４００４と、バックラ
イト４１００とを含む。さらに、図１４（Ａ）には記載していないが、液晶表示装置４０
００の構成として、バックライト制御回路、画像処理回路（画像エンジン）、電源回路お
よび保護回路など液晶表示装置を動作させるために必要な回路を含んでもよい。また、信
号線駆動回路４００３、走査線駆動回路４００４、バックライト制御回路、画像処理回路
および電源回路は、論理回路部と、スイッチ部またはバッファ部とに大別される。また、
上記した回路の一部または全部をＩＣ等の半導体装置で実装しても良い。
液晶表示パネルに含まれる画素部４００２は、マトリクス状に配置された複数の画素４２
００を有する。走査線駆動回路４００４は、画素４２００を駆動するための回路であり、
パルス信号である複数の表示選択信号を出力する機能を有する。また、信号線駆動回路４
００３は、入力された画像信号を元に電気信号（電位）を生成し、該電気信号を後述の信
号線に入力する機能を有する。
図１４（Ｂ）に、液晶表示装置４０００の画素部４００２における回路図を示す。液晶表
示装置４０００はアクティブマトリクス型とする。画素部４００２は、信号線ＳＬ＿１〜
ＳＬ＿ａ（ａは自然数。）、走査線ＧＬ＿１〜ＧＬ＿ｂ（ｂは自然数。）および複数の画
素４２００を有する。画素４２００は、トランジスタ４０１０と、容量素子４１２０と、
液晶素子４１１０と、を含む。また、画素部４００２は容量素子４１２０を設けない構成
としてもよい。なお、単に信号線または走査線を指す場合には、信号線ＳＬまたは走査線
ＧＬと記載する。
トランジスタ４０１０は、実施の形態１または実施の形態２で説明した作製方法で作製さ
れたトランジスタであり、該トランジスタを用いることで、消費電力が小さく、電気特性
が良好かつ信頼性の高い液晶表示装置を得ることができる。
走査線ＧＬはトランジスタ４０１０のゲート電極と接続し、信号線ＳＬはトランジスタ４
０１０のソース電極と接続し、トランジスタ４０１０のドレイン電極は、容量素子４１２
０の一方の容量電極および液晶素子４１１０の一方の画素電極と接続する。容量素子４１
２０の他方の容量電極および液晶素子４１１０の他方の画素電極（対向電極ともいう。）
は、共通電極と接続する。なお、共通電極は、走査線ＧＬと同一の材料とすることで、走
査線ＧＬを形成する工程時に形成することができる。
また、信号線ＳＬは、信号線駆動回路４００３と接続される。走査線ＧＬは、走査線駆動
回路４００４と接続される。信号線駆動回路４００３および走査線駆動回路４００４は、
実施の形態１および実施の形態２で説明した作製方法で作製されるトランジスタを含んで
もよい。
なお、信号線駆動回路４００３および走査線駆動回路４００４は、画素部４００２が形成
される基板に形成することができる。また、信号線駆動回路４００３および走査線駆動回
路４００４のいずれかまたは両方を、別途用意された基板上に形成し、ＣＯＧ（Ｃｈｉｐ
Ｏｎ Ｇｌａｓｓ）方式、ワイヤボンディング方法、またはＴＡＢ（Ｔａｐｅ Ａｕｔ
ｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いて接続してもよい。
また、静電気などによりトランジスタ４０１０が破壊されることを防ぐため、画素部４０
０２に保護回路を設けることが好ましい。該保護回路は、非線形素子を用いる構成とすれ
ばよい。
走査線ＧＬにトランジスタ４０１０のしきい値電圧以上になるように電位を印加すると、
信号線ＳＬから入力された電気信号が、トランジスタ４０１０のドレイン電流となり、容
量素子４１２０に電荷が蓄積される。１列分の充電後、該１列にあるトランジスタ４０１
０はオフ状態となり、ソース線ＳＬから電気信号が入力されなくなるが、容量素子４１２
０に蓄積された電荷によって、入力された画像信号を表示するために必要な電圧を維持す
ることができる。その後、次の列の容量素子４１２０の充電に移る。このようにして、１
列〜ａ列の充電を行う。
なお、トランジスタ４０１０はオフ電流の極めて小さいトランジスタであるため、容量素
子４１２０に保持された電荷が抜けにくく、容量素子４１２０の容量を小さくすることが
可能となるため、充電に必要な消費電力を低減することができる。例えば、各画素４２０
０における液晶容量に対して１／３以下または１／５以下の容量の大きさを有する容量素
子４１２０を設ければ充分である。
また、容量素子４１２０に保持された電荷は抜けにくいため、入力された画像信号を表示
するために必要な電圧を維持する期間を長くすることができる。これにより、動きの少な
い画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の
低減が可能となる。
次に、画素部４００２を含む液晶表示パネルの外観および断面について、図１５を用いて
説明する。ここでの液晶表示パネルは、画素部４００２の他に走査線駆動回路４００４を
含むものとして説明する。図１５（Ａ１）、（Ａ２）は該液晶表示パネルの上面図であり
、図１５（Ｂ）は、図１５（Ａ１）、（Ａ２）の一点鎖線Ｍ−Ｎ間における断面図に相当
する。
図１５（Ａ１）、（Ａ２）より、液晶表示パネルは、第１の基板４００１上に設けられた
画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設
けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００
６が設けられている。また、第１の基板４００１上のシール材４００５によって囲まれて
いる領域とは異なる領域に、別途用意された基板上に単結晶半導体層または多結晶半導体
層で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した信号線駆動回路４００３の接続方法は、特に限定されるものではなく
、図１５（Ａ１）は、ＣＯＧ方式により信号線駆動回路４００３を実装する例であり、図
１５（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、トランジスタを複数有しており、図１５（Ｂ）では、画素部４００２に含まれるトラン
ジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とが、液晶
表示パネルに含まれている一例を示している。
図１５（Ｂ）より、液晶表示パネルは、第１の基板４００１上に形成されたトランジスタ
４０１０、４０１１、容量素子４１２０および液晶素子４１１０が、第１の基板４００１
、第２の基板４００６と、シール材４００５を介して封止されている。そして、トランジ
スタ４０１０、４０１１上には絶縁膜４０２１が設けられている。
トランジスタ４０１０およびトランジスタ４０１１は、実施の形態１または実施の形態２
に示した作製方法により作製されるトランジスタを適用することができる。
液晶素子４１１０が有する画素電極４０３０は、容量素子４１２０を構成する容量電極４
１２１と電気的に接続されている。そして液晶素子４１１０の対向電極４０３１は第２の
基板４００６に形成されている。画素電極４０３０と対向電極４０３１と液晶層４００８
とが重なっている部分が、液晶素子４１１０に相当する。なお、画素電極４０３０、対向
電極４０３１にはそれぞれ配向膜として機能する絶縁膜４０３２、４０３３が設けられ、
絶縁膜４０３２、４０３３を介して液晶層４００８を挟持している。
液晶層４００８としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散
型液晶、強誘電性液晶、反強誘電性液晶などを用いることができる。
画素電極４０３０および対向電極４０３１は、透光性を有する導電性材料を用いて形成す
ればよい。透光性を有する導電性材料としては、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、
または酸化シリコンを添加したインジウム錫酸化物等がある。また、画素電極４０３０お
よび対向電極４０３１は、導電性高分子（導電性ポリマーともいう）を含む導電性組成物
を用いて形成することもできる。また、液晶表示パネルにおいて、少なくとも視認側の電
極となる対向電極４０３１は透光性を有する導電材料により形成する必要があるが、対向
電極４０３１は、透光性を有する導電性材料および導電性高分子（導電性ポリマーともい
う）を含む導電性組成物の他に、チタン、モリブデン、アルミニウム、銅、タングステン
もしくはタンタルなどの金属膜、または該金属膜からなる合金または積層体を用いること
ができる。なお、画素電極４０３０および対向電極４０３１の形成には、スパッタリング
法、分子線エピタキシー法、原子層堆積法、パルスレーザー蒸着法または真空蒸着法を用
いることができる。
なお、第１の基板４００１、第２の基板４００６としては、実施の形態１および実施の形
態２で説明した基板１０１に適用できるものを適宜選択すればよい。
またギャップ保持部材４０３５は絶縁膜を選択的にエッチングすることで得られる柱状の
スペーサであり、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を
制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電
極４０３１は、トランジスタ４０１０と同一基板上に設けられる共通電極と電気的に接続
される。対向電極４０３１と該共通電極とに共通接続部を設け、第１の基板４００１と第
２の基板４００６との間に配置される導電性粒子を介して対向電極４０３１と該共通電極
とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる
。
なお、本実施の形態に示す液晶表示パネルは、透過型液晶表示装置の他に、反射型液晶表
示装置でも半透過型液晶表示装置でも適用できる。
また、本実施の形態に示す液晶表示パネルは、トランジスタの表面凹凸を低減するため、
およびトランジスタの信頼性を向上させるため、画素部４００２および走査線駆動回路４
００４に含まれるトランジスタ４０１０、トランジスタ４０１１を平坦化絶縁膜として機
能する絶縁膜４０２１で覆う構成となっている。
平坦化絶縁膜として機能する絶縁膜４０２１としては、ポリイミド、アクリル、ベンゾシ
クロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる
。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳ
Ｇ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これ
らの材料で形成される絶縁膜を複数積層させることで、絶縁膜４０２１を形成してもよい
。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
絶縁膜４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、Ｓ
ＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法等）、
印刷法（スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カー
テンコーター、ナイフコーター等を用いることができる。
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部
４００２に与えられる電気信号（電位）は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４１１０が有する画素電極４０３０と同じ導電膜から
形成され、端子電極４０１６は、トランジスタ４０１０、４０１１のソース電極およびド
レイン電極と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
次に、本実施の形態に示す液晶表示パネルを用いた液晶表示装置４０００の代表的な駆動
方法について、幾つかの動作モードを例に挙げて説明する。液晶表示装置４０００には、
液晶の駆動方法によって、基板に対して直交に電圧を印加する縦電界方式、基板に対して
平行に電圧を印加する横電界方式がある。
まず、図１６（Ａ１）および（Ａ２）に、ＴＮモードの液晶表示装置の画素構成を説明す
る断面模式図を示す。
対向するように配置された第１の基板４００１および第２の基板４００６に、液晶素子４
１１０が挟持されている。また、第１の基板４００１側に第１の偏光板４１０３が形成さ
れ、第２の基板４００６側に第２の偏光板４１０４が形成されている。第１の偏光板４１
０３の吸収軸と、第２の偏光板４１０４の吸収軸は、クロスニコルの状態で配置されてい
る。
なお、図示しないが、バックライト等は、第１の偏光板４１０３の外側に配置される。第
１の基板４００１、および第２の基板４００６上には、それぞれ画素電極４０３０、対向
電極４０３１が設けられている。そして、バックライトと反対側、つまり視認側の電極で
ある対向電極４０３１は、透光性を有する導電材料で形成する。
このような構成を有する液晶表示装置４０００において、ノーマリホワイトモードの場合
、画素電極４０３０および対向電極４０３１の間に電圧が印加（縦電界方式と呼ぶ）され
ると、図１６（Ａ１）に示すように、液晶分子４１０５は縦に並んだ状態となる。すると
、バックライトからの光は第２の偏光板４１０４の外側に到達することができず、黒色表
示となる。
そして図１６（Ａ２）に示すように、画素電極４０３０および対向電極４０３１の間に電
圧が印加されていないときは、液晶分子４１０５は横に並び、平面内で捩れている状態と
なる。その結果、バックライトからの光は第２の偏光板４１０４の外側に到達することが
でき、白色表示となる。また、画素電極４０３０および対向電極４０３１の間に印加する
電圧を調節することにより、階調を表現することができる。このようにして、所定の映像
表示が行われる。
ＴＮモードに使用される液晶材料は、公知のものを使用すればよい。
図１６（Ｂ１）および（Ｂ２）に、ＶＡモードの液晶表示装置の画素構成を説明する断面
模式図を示す。ＶＡモードは、無電界の時に液晶分子４１０５が基板に垂直となるように
配向されているモードである。
図１６（Ａ１）および（Ａ２）と同様に、第１の基板４００１、および第２の基板４００
６上には、それぞれ画素電極４０３０、対向電極４０３１が設けられている。そして、バ
ックライトと反対側、つまり視認側の電極である対向電極４０３１は、透光性を有する導
電材料で形成する。そして第１の基板４００１側には、第１の偏光板４１０３が形成され
、第２の基板４００６側に第２の偏光板４１０４が形成されている。また、第１の偏光板
４１０３の吸収軸と、第２の偏光板４１０４の吸収軸は、クロスニコルの状態で配置され
ている。
このような構成を有する液晶表示装置４０００において、画素電極４０３０および対向電
極４０３１の間に電圧が印加される（縦電界方式）と、図１６（Ｂ１）に示すように液晶
分子４１０５は横に並んだ状態となる。すると、バックライトからの光は、第２の偏光板
４１０４の外側に到達することができ、白色表示となる。
そして図１６（Ｂ２）に示すように、画素電極４０３０および対向電極４０３１の間に電
圧が印加されていないときは、液晶分子４１０５は縦に並んだ状態となる。その結果、第
１の偏光板４１０３により偏光されたバックライトからの光は、液晶分子４１０５の複屈
折の影響を受けることなくセル内を通過する。すると、偏光されたバックライトからの光
は、第２の偏光板４１０４の外側に到達することができず、黒色表示となる。また、画素
電極４０３０および対向電極４０３１の間に印加する電圧を調節することにより、階調を
表現することができる。このようにして、所定の映像表示が行われる。
図１６（Ｃ１）および（Ｃ２）に、ＭＶＡモードの液晶表示装置の画素構成を説明する断
面模式図を示す。ＭＶＡモードは一画素を複数に分割し、それぞれの部分における液晶分
子４１０５の配向方向を異なるようにし、視野角依存性を互いに補償する方法である。図
１６（Ｃ１）に示すように、ＭＶＡモードでは、画素電極４０３０および対向電極４０３
１上に配向制御用に断面形状が三角の突起物４１５８、４１５９が設けられている。なお
、他の構成はＶＡモードと同等である。
画素電極４０３０および対向電極４０３１の間に電圧が印加される（縦電界方式）と、図
１６（Ｃ１）に示すように液晶分子４１０５は三角の突起物４１５８、４１５９の面に対
して液晶分子４１０５の長軸が概ね垂直となるように配向する。すると、バックライトか
らの光は、第２の偏光板４１０４の外側に到達することができ、白色表示となる。
そして図１６（Ｃ２）に示すように、画素電極４０３０および対向電極４０３１の間に電
圧が印加されていないときは、液晶分子４１０５は縦に並んだ状態となる。その結果、バ
ックライトからの光は、第２の偏光板４１０４の外側に到達することができず、黒色表示
となる。また、画素電極４０３０および対向電極４０３１の間に印加する電圧を調節する
ことにより、階調を表現することができる。このようにして、所定の映像表示が行われる
。
ＭＶＡモードの他の例を上面図および断面図を図１９に示す。図１９（Ａ）において、画
素電極は、連続して屈曲したパターン（ジグザグ状）に形成されており、画素電極４０３
０ａ、画素電極４０３０ｂ、画素電極４０３０ｃとなっている。図１９（Ｂ）で示すよう
に、画素電極４０３０ａ、４０３０ｂ、４０３０ｃ上に配向膜である絶縁膜４０３２が形
成されている。対向電極４０３１には三角の突起物４１５８が画素電極４０３０ｂと重畳
するように形成されている。また、対向電極４０３１および三角の突起物４１５８上には
配向膜である絶縁膜４０３３が形成されている。
図１７（Ａ１）および（Ａ２）に、ＯＣＢモードの液晶表示装置の画素構成を説明する断
面模式図を示す。ＯＣＢモードは、液晶層内で液晶分子４１０５の配列が光学的に補償状
態を形成しており、これはベンド配向と呼ばれる。
図１６と同様に、第１の基板４００１、および第２の基板４００６上には、それぞれ画素
電極４０３０、対向電極４０３１が設けられている。そして、バックライトと反対側、つ
まり視認側の電極である対向電極４０３１は、透光性を有するように形成する。そして第
１の基板４００１側には、第１の偏光板４１０３が形成され、第２の基板４００６側に第
２の偏光板４１０４が形成されている。また、第１の偏光板４１０３の吸収軸と、第２の
偏光板４１０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、画素電極４０３０および対向電極４０３
１に一定の電圧が印加される（縦電界方式）と、図１７（Ａ１）に示すように黒色表示が
行われる。このとき液晶分子４１０５は縦に並んだ状態となっており、バックライトから
の光は、第２の偏光板４１０４の外側に到達することができず、黒色表示となる。
そして図１７（Ａ２）に示すように、画素電極４０３０および対向電極４０３１の間に電
圧が印加されないと、液晶分子４１０５はベンド配向の状態となる。その結果、バックラ
イトからの光は、第２の偏光板４１０４の外側に到達することができ、白色表示となる。
また、画素電極４０３０および対向電極４０３１の間に印加する電圧を調節することによ
り、階調を表現することができる。このようにして、所定の映像表示が行われる。
このようなＯＣＢモードでは、液晶層内で液晶分子４１０５の配列により視野角依存性を
補償できる。さらに、一対の積層された偏光子を含む層によりコントラスト比を高めるこ
とができる。
図１７（Ｂ１）および（Ｂ２）に、ＦＬＣモードおよびＡＦＬＣモードの液晶表示装置の
画素構成を説明する断面模式図を示す。
図１６と同様に、第１の基板４００１、および第２の基板４００６上には、それぞれ画素
電極４０３０、対向電極４０３１が設けられている。そして、バックライトと反対側、つ
まり視認側の電極である対向電極４０３１は、透光性を有する導電材料で形成する。そし
て第１の基板４００１側には、第１の偏光板４１０３が形成され、第２の基板４００６側
に第２の偏光板４１０４が形成されている。また、第１の偏光板４１０３の吸収軸と、第
２の偏光板４１０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置４０００において、画素電極４０３０および対向電
極４０３１に電圧が印加（縦電界方式と呼ぶ）されると、液晶分子４１０５はラビング方
向からずれた方向で横に並んでいる状態となる。その結果、バックライトからの光は、第
２の偏光板４１０４の外側に到達することができ、白色表示となる。
そして図１７（Ｂ２）に示すように、画素電極４０３０および対向電極４０３１の間に電
圧が印加されていないときは、液晶分子４１０５はラビング方向に沿って横に並んだ状態
となる。すると、バックライトからの光は、第２の偏光板４１０４の外側に到達すること
ができず、黒色表示となる。また、画素電極４０３０および対向電極４０３１の間に印加
する電圧を調節することにより、階調を表現することができる。このようにして、所定の
映像表示が行われる。
ＦＬＣモードおよびＡＦＬＣモードに使用される液晶材料は、公知のものを使用すればよ
い。
図１８（Ａ１）および（Ａ２）に、ＩＰＳモードの液晶表示装置の画素構成を説明する断
面模式図を示す。ＩＰＳモードは、一方の基板側のみに設けた電極の横電界によって液晶
分子４１０５を基板に対して平面内で回転させるモードである。
ＩＰＳモードは一方の基板に設けられた一対の電極により液晶を制御することを特徴とす
る。そのため、第１の基板４００１上に一対の電極４１５０および電極４１５１が設けら
れている。一対の電極４１５０、電極４１５１は、それぞれ透光性を有するとよい。そし
て第１の基板４００１側には、第１の偏光板４１０３が形成され、第２の基板４００６側
に第２の偏光板４１０４が形成されている。また、第１の偏光板４１０３の吸収軸と、第
２の偏光板４１０４の吸収軸は、クロスニコルの状態で配置されている。
一対の電極４１５０および電極４１５１は、画素電極４０３０および対向電極４０３１と
同様に透光性を有する導電材料により形成することができる。また、透光性を有する導電
材料の他にチタン、モリブデン、アルミニウム、銅、タングステンもしくはタンタルなど
の金属膜、または該金属膜からなる合金または積層体を用いることができる。
このような構成を有する液晶表示装置において、一対の電極４１５０および電極４１５１
に電圧が印加されると、図１８（Ａ１）に示すように液晶分子４１０５はラビング方向か
らずれた電気力線に沿って配向する。すると、バックライトからの光は、第２の偏光板４
１０４の外側に到達することができ、白色表示となる。
そして図１８（Ａ２）に示すように、一対の電極４１５０および電極４１５１の間に電圧
が印加されていないとき、液晶分子４１０５は、ラビング方向に沿って横に並んだ状態と
なる。その結果、バックライトからの光は、第２の偏光板４１０４の外側に到達すること
ができず、黒色表示となる。また、一対の電極４１５０および電極４１５１の間に印加す
る電圧を調節することにより、階調を表現することができる。このようにして、所定の映
像表示が行われる。
ＩＰＳモードで用いることできる一対の電極４１５０および電極４１５１の例を図２０に
示す。図２０（Ａ）乃至（Ｃ）の上面図に示すように、一対の電極４１５０および電極４
１５１が互い違いとなるように形成されており、図２０（Ａ）では電極４１５０ａおよび
電極４１５１ａはうねりを有する波状形状であり、図２０（Ｂ）では電極４１５０ｂおよ
び電極４１５１ｂは櫛歯状、且つ電極４１５０ｂおよび電極４１５１ｂの一部が重なって
いる形状であり、図２０（Ｃ）では電極４１５０ｃおよび電極４１５１ｃは櫛歯状であり
、且つ電極４１５０ｃおよび電極４１５１ｃがかみ合うような形状である。
図１８（Ｂ１）および（Ｂ２）に、ＦＦＳモードの液晶表示装置の画素構成を説明する断
面模式図を示す。ＦＦＳモードはＩＰＳモードと同じ横電界方式であるが、図１８（Ｂ１
）および（Ｂ２）に示すように、電極４１５０上に絶縁膜４１５２を介して電極４１５１
が形成される構造である。つまり、電極４１５０と電極４１５１とは、絶縁膜４１５２を
介して対をなしている。絶縁膜４１５２は、図１５（Ｂ）の配向膜として機能する絶縁膜
４０３２に相当する。
電極４１５０および電極４１５１は、それぞれ透光性を有するとよい。そして第１の基板
４００１側には、第１の偏光板４１０３が形成され、第２の基板４００６側に第２の偏光
板４１０４が形成されている。また、第１の偏光板４１０３の吸収軸と、第２の偏光板４
１０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、電極４１５０および電極４１５１に電圧
が印加されると、図１８（Ｂ１）に示すように液晶分子４１０５はラビング方向からずれ
た電気力線に沿って配向する。すると、バックライトからの光は、第２の偏光板４１０４
を通過することができ、白色表示となる。
そして、図１８（Ｂ２）に示すように、電極４１５０および電極４１５１の間に電圧が印
加されていないとき、液晶分子４１０５は、ラビング方向に沿って横に並んだ状態となる
。その結果、バックライトからの光は、第２の偏光板４１０４の外側に到達することがで
きず、黒色表示となる。また、電極４１５０および電極４１５１の間に印加する電圧を調
節することにより、階調を表現することができる。このようにして、所定の映像表示が行
われる。
ＦＦＳモードで用いることできる電極４１５０および４１５１の例を図２１に示す。図２
１（Ａ）乃至図２１（Ｃ）の上面図に示すように、電極４１５０上に様々なパターンに形
成された電極４１５１が形成されており、図２１（Ａ）では電極４１５０ａ上の電極４１
５１ａは屈曲した形状であり、図２１（Ｂ）では電極４１５０ｂ上の電極４１５１ｂは櫛
歯状、且つ電極４１５０ｂおよび電極４１５１ｂがかみ合うような形状であり、図２１（
Ｃ）では電極４１５０ｃ上の電極４１５１ｃは櫛歯状の形状である。
ＩＰＳモードおよびＦＦＳモードに使用される液晶材料は、公知のものを使用すればよい
。また、ＩＰＳモードおよびＦＦＳモードに使用される液晶材料はブルー相を示す液晶を
用いてもよい。ブルー相を示す液晶材料を用いることで、配向膜を用いずに液晶表示パネ
ルを作製することができる。ブルー相は液晶相の一つであり、コレステリック液晶を昇温
していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相
は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラ
ル剤を混合させた液晶組成物を液晶層４００８に用いる。ブルー相を示す液晶とカイラル
剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配
向処理が不要であり、視野角依存性が小さい。
また、本実施の形態で説明した液晶表示パネルには、駆動方法として上記動作モード以外
にも、ＰＶＡモード、ＡＳＭモード、ＴＢＡモードなどの動作モードを適用することが可
能である。
以上説明した動作モードにおいて、カラーフィルタを設けることにより、フルカラー表示
を行うことができる。カラーフィルタは、第１の基板４００１側、または第２の基板４０
０６側のどちらに設けることもできる。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式
（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシ
ャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うこ
とができる。
なお、本発明の一態様は、液晶素子４１１０に代えて発光素子で画素を構成した表示装置
とすることもできる。該発光素子は、発光素子は、電流または電圧によって輝度が制御さ
れる素子をその範疇に含んでおり、具体的には有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅ
ｓｃｅｎｃｅ）素子、無機ＥＬ素子がある。また、どちらのＥＬ素子でも液晶素子４１１
０に代えて画素を構成することができる。
例えば、有機ＥＬ素子は、少なくとも一対の電極間に発光する有機化合物層が挟まれた素
子であり、該有機化合物層は通常、積層構造となっている。一例としては、一対の電極間
（画素電極と対向電極間）に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔
注入層／正孔輸送層／発光層／電子輸送層／電子注入層を積層した構造である。また、発
光層に対して蛍光性色素などをドーピングしても良い。ＥＬ素子が有する各層は、低分子
系の材料を用いて形成してもよいし、高分子系の材料を用いて形成してもよい。
また、液晶素子４１１０を用いたアクティブマトリクス型の表示装置は、１画素において
１つのトランジスタで液晶素子４１１０を制御すればよいが、発光素子で画素を構成する
場合、１画素においてトランジスタを２つ以上用いて発光素子に流れる電流を厳密に制御
することが好ましい。なお、該トランジスタは実施の形態１または実施の形態２で説明し
た作製方法で作製されるトランジスタを用いることができる。
以上のように、本発明の一態様である作製方法で作製されたトランジスタ有する液晶表示
パネルを用いることで、表示品位が高く、かつ信頼性が高く、消費電力の小さい液晶表示
装置を得ることができる。
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施すること
が可能である。
（実施の形態９）
本実施の形態では、本発明の一態様の作製方法で作製されるトランジスタを用いた保護回
路について、図２３を用いて説明する。
保護回路に適用可能な回路の一例を図２３（Ａ）に示す。保護回路９９７はｎ型のトラン
ジスタ９７０ａ及び９７０ｂによって構成されており、それぞれダイオードと同様の特性
を示すように、ゲート電極とドレイン電極が短絡（ダイオード接続）されている。なお、
トランジスタ９７０ａ及び９７０ｂは、本発明の一態様の作製方法で作製されるトランジ
スタを用いることができる。
トランジスタ９７０ａの第１端子（ゲート電極）と第３端子（ドレイン電極）は第１の配
線９４５に電気的に接続され、第２端子（ソース電極）は第２の配線９６０に電気的に接
続されている。また、トランジスタ９７０ｂの第１端子（ゲート電極）と第３端子（ドレ
イン電極）は第２の配線９６０に電気的に接続され、第２端子（ソース電極）は第１の配
線９４５に電気的に接続されている。すなわち、図２３（Ａ）で示す保護回路は、二つの
トランジスタのそれぞれが整流方向を逆向きにして、第１の配線９４５と第２の配線９６
０を接続する構成を備えている。言い換えると、整流方向が第１の配線９４５から第２の
配線９６０に向かうトランジスタと、整流方向が第２の配線９６０から第１の配線９４５
に向かうトランジスタを、第１の配線９４５と第２の配線９６０の間に有する構成である
。
上記の保護回路は、第２の配線９６０が静電気等により正または負に帯電した場合、その
電荷を打ち消す方向に電流が流れる。例えば、第２の配線９６０が正に帯電した場合は、
その正電荷を第１の配線９４５に逃がす方向に電流が流れる。この動作により、帯電した
第２の配線９６０に接続している回路や素子の静電破壊または誤動作を防止することがで
きる。また、帯電した第２の配線９６０と他の配線が絶縁層を介して交差する構成におい
て、該絶縁層が絶縁破壊される現象を防止することができる。
なお、保護回路は上記構成に限定されない。例えば、整流方向が第１の配線９４５から第
２の配線９６０に向かう複数のトランジスタと、整流方向が第２の配線９６０から第１の
配線９４５に向かう複数のトランジスタを有する構成であってもよい。また、奇数個のト
ランジスタを使って保護回路を構成することもできる。
図２３（Ａ）に例示した保護回路は様々な用途に適用することができる。例えば、第１の
配線９４５を表示装置の共通配線とし、第２の配線９６０を複数の信号線の一とし、その
間に該保護回路を適用することができる。保護回路が設けられた信号線に接続され、画素
のスイッチング素子として機能するトランジスタは、配線の帯電による静電破壊やしきい
値電圧のシフト等の不具合から保護される。なお、該保護回路は表示装置以外の半導体装
置にも適用することができる。
次に、基板上に保護回路９９７を構成する例を説明する。保護回路９９７の上面図の一例
を図２３（Ｂ）に示す。
トランジスタ９７０ａはゲート電極９１１ａと、ゲート電極９１１ａと重畳する半導体膜
９１３を有し、ゲート電極９１１ａは第１の配線９４５と電気的に接続している。トラン
ジスタ９７０ａのソース電極は第２の配線９６０と電気的に接続され、ドレイン電極は、
コンタクトホール９２６ａを介して電極９３０ａと電気的に接続している。また、電極９
３０ａは、コンタクトホール９２５ａを介して第１の配線９４５と電気的に接続している
。すなわち、トランジスタ９７０ａのゲート電極９１１ａとドレイン電極は、電極９３０
ａを介して電気的に接続されている。
トランジスタ９７０ｂはゲート電極９１１ｂと、ゲート電極９１１ｂと重畳する半導体膜
９１３を有し、ゲート電極９１１ｂはコンタクトホール９２５ｂを介して電極９３０ｂと
電気的に接続している。トランジスタ９７０ｂのソース電極は、第１の電極９１５ａ及び
電極９３０ａを介して、第１の配線９４５と電気的に接続されている。トランジスタ９７
０ｂのドレイン電極は、第２の配線９６０と電気的に接続されている。第２の配線９６０
は、コンタクトホール９２６ｂを介して、電極９３０ｂと電気的に接続している。すなわ
ち、トランジスタ９７０ｂのゲート電極９１１ｂとドレイン電極は、電極９３０ｂを介し
て電気的に接続されている。
また、トランジスタ９７０ａおよびトランジスタ９７０ｂは、本発明の一態様の作製方法
で作製されるトランジスタであることから、半導体膜９１３の端部は、第２の配線９６０
および第１の電極９１５ａの端部より外側に位置する。つまり、第２の配線９６０および
第１の電極９１５ａは、半導体膜９１３と上面でのみ接して設けられる。
また、コンタクトホールを介して接続される電極と配線の接触抵抗を低減するため、コン
タクトホール９２５ａ、９２５ｂ、９２６ａ、及び９２６ｂは、極力大きい面積もしくは
、コンタクトホールの数を複数とすることが好ましい。
本実施の形態で開示する保護回路を表示装置に適用する場合、電極９３０ａ及び電極９３
０ｂは、表示装置の画素電極を形成する際に形成することができる。
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施すること
が可能である。
（実施の形態１０）
実施の形態８で説明した表示装置は、さまざまな電子機器に適用することができる。電子
機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう
）などが挙げられる。さらには、屋内でのデジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇ
ｎａｇｅ：電子看板）、ＰＩＤ（Ｐｕｂｌｉｃ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａ
ｙ）、電車などの乗り物の車内広告、等に適用することができる。特に、本発明の一態様
である表示装置は、消費電力が低減されているため、長時間画像を表示させる上記電子機
器として用いることは有用である。そこで、本発明の一態様である表示装置を用いた電子
機器の一例を、図２４に示す。
図２４（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置１０００は、
筐体１００１に表示部１００２が組み込まれている。表示部１００２により、映像を表示
することが可能である。また、ここでは、筐体１００４により筐体１００１を支持した構
成を示している。さらに、テレビジョン装置１０００は、スピーカ１００３、操作キー１
００５（電源スイッチ、または操作スイッチを含む）、接続端子１００６、センサ１００
７（力、位置、距離、光、磁気、温度、時間、電場、電力、湿度、傾度、振動、または赤
外線を測定する機能を含むもの）、マイクロフォン１００８、等が組み込まれている。
テレビジョン装置１０００の操作は、操作スイッチや、別体のリモコン操作機１０１０に
より行うことができる。リモコン操作機１０１０が備える操作キー１００９により、チャ
ンネルや音量の操作を行うことができ、表示部１００２に表示される映像を操作すること
ができる。また、リモコン操作機１０１０に、リモコン操作機１０１０から出力する情報
を表示する表示部１０１１を設ける構成としてもよい。
なお、テレビジョン装置１０００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２４（Ｂ）は、デジタルサイネージの一例を示している。例えば、デジタルサイネージ
２０００は、２つの筐体２００２および筐体２００４から構成されている。筐体２００２
には、表示部２００６および２つのスピーカ２００８、２０１０が備わっている。さらに
、デジタルサイネージ２０００には、ほかにセンサを設けて、人が近くにいないときは画
像が表示されないなど他の構成を設けてもよい。
実施の形態８で説明した表示装置は、テレビジョン装置１０００における表示部１００２
、およびデジタルサイネージ２０００における表示部２００６に用いることができ、消費
電力が低減されている特徴を有することから、テレビジョン装置１０００およびデジタル
サイネージ２０００の消費電力を低減させることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
１００ トランジスタ
１０１ 基板
１０２ 下地絶縁膜
１０３ ゲート電極
１０４ ゲート絶縁膜
１０５ 酸化物半導体膜
１０６ａ ソース電極
１０６ｂ ドレイン電極
１０７ 保護絶縁膜
１０８ チャネル保護膜
１１０ａ 低抵抗膜
１１０ｂ 低抵抗膜
１１５ 第１の酸化物半導体膜
１１７ 第２の酸化物半導体膜
１１８ 導電膜
１１９ レジストマスク
１２０ 第３の酸化物半導体膜
１２１ 導電膜
１２２ａ レジストマスク
１２２ｂ レジストマスク
２００ トランジスタ
３００ 基板
３０１ａ 半透過層
３０１ｂ 遮光層
３０１ｃ 遮光層
３１０ トランジスタ
４００ 基板
４０１ 遮光部
４０２ 回折格子部
４０３ グレートーンマスク
４１１ 基板
４１２ 半透光部
４１３ 遮光部
４１４ ハーフトーンマスク
９１１ａ ゲート電極
９１１ｂ ゲート電極
９１３ 半導体膜
９１５ａ 第１の電極
９２５ａ コンタクトホール
９２５ｂ コンタクトホール
９２６ａ コンタクトホール
９２６ｂ コンタクトホール
９３０ａ 電極
９３０ｂ 電極
９４５ 第１の配線
９６０ 第２の配線
９７０ａ トランジスタ
９７０ｂ トランジスタ
９９７ 保護回路
１０００ テレビジョン装置
１００１ 筐体
１００２ 表示部
１００４ 筐体
１００３ スピーカ
１００５ 操作キー
１００６ 接続端子
１００７ センサ
１００９ 操作キー
１０１０ リモコン操作機
１０１１ 表示部
１１００ メモリセル
１１１１ 駆動回路
１１１２ 回路
１１１３ 駆動回路
１１２０ メモリセルアレイ
１１３０ メモリセル
１１３１ トランジスタ
１１３２ 容量素子
１１４０ メモリセルアレイ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１５０ メモリセル
１１５１ トランジスタ
１１５２ トランジスタ
１１５３ トランジスタ
１１５４ トランジスタ
１１５５ トランジスタ
１１５６ トランジスタ
１１６０ トランジスタ
１１６１ トランジスタ
１１６２ トランジスタ
１１６３ トランジスタ
１１６４ トランジスタ
１１７０ メモリセル
１１７１ トランジスタ
１１７２ トランジスタ
１１７３ 容量素子
１１８０ メモリセル
１１８１ トランジスタ
１１８２ トランジスタ
１１８３ 容量素子
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２０００ デジタルサイネージ
２００２ 筐体
２００４ 筐体
２００６ 表示部
２００８ スピーカ
２０１０ スピーカ
４０００ 液晶表示装置
４００１ 第１の基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 第２の基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２１ 絶縁膜
４１２０ 容量素子
４１２１ 容量電極
４０３０ 画素電極
４０３０ａ 画素電極
４０３０ｂ 画素電極
４０３０ｃ 画素電極
４０３１ 対向電極
４０３３ 絶縁膜
４０３２ 絶縁膜
４０３５ ギャップ保持部材
４１００ バックライト
４１０３ 第１の偏光板
４１０４ 第２の偏光板
４１１０ 液晶素子
４１５０ 電極
４１５０ａ 電極
４１５０ｂ 電極
４１５０ｃ 電極
４１５１ａ 電極
４１５１ｂ 電極
４１５１ｃ 電極
４１５１ 電極
４１５２ 絶縁膜
４１５８ 突起物
４１５９ 突起物
４２００ 画素

Claims (2)

  1. 基板上にゲート電極を形成し、
    前記ゲート電極上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に酸化物半導体膜を形成し、
    前記酸化物半導体膜を形成した後、第１の加熱処理を行い、
    前記第１の加熱処理後に、前記酸化物半導体膜上に第１の導電膜を形成し、
    前記第１の導電膜上に、第２の導電膜を形成し、
    前記第２の導電膜上に多階調マスクを形成し、
    前記多階調マスクは、第１の厚さを有する第１の領域と、第２の厚さを有する第２の領域と、第３の厚さを有する第３の領域と、を有し、
    前記第１の厚さは、前記第２の厚さ、及び前記第３の厚さよりも厚く、
    前記第２の厚さは、前記第３の厚さより厚く、
    前記多階調マスクを用いて、前記酸化物半導体膜、前記第１の導電膜、及び前記第２の導電膜をエッチングし、
    前記エッチング後に、前記エッチングされた前記酸化物半導体膜、前記第１の導電膜、及び前記第２の導電膜上に保護膜を形成し、
    前記保護膜を形成後に、第２の加熱処理を行うことを特徴とする半導体装置の作製方法。
  2. 基板上にゲート電極を形成し、
    前記ゲート電極上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に酸化物半導体膜を形成し、
    前記酸化物半導体膜上に第１の導電膜を形成し、
    前記第１の導電膜上に、第２の導電膜を形成し、
    前記第２の導電膜を形成した後、第１の加熱処理を行い、
    前記第１の加熱処理後に、前記第２の導電膜上に、多階調マスクを形成し、
    前記多階調マスクは、第１の厚さを有する第１の領域と、第２の厚さを有する第２の領域と、第３の厚さを有する第３の領域と、を有し、
    前記第１の厚さは、前記第２の厚さ、及び前記第３の厚さよりも厚く、
    前記第２の厚さは、前記第３の厚さより厚く、
    前記多階調マスクを用いて、前記酸化物半導体膜、前記第１の導電膜、及び前記第２の導電膜をエッチングし、
    前記エッチング後に、前記エッチングされた前記酸化物半導体膜、前記第１の導電膜、及び前記第２の導電膜上に保護膜を形成し、
    前記保護膜を形成後に、第２の加熱処理を行うことを特徴とする半導体装置の作製方法。
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