KR20140061341A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

전기 특성의 변동이 발생하기 어렵고, 또한 전기 특성이 양호한 반도체 장치의 제조 방법을 제공하는 것을 과제로 한다.
기판 위에 게이트 전극을 형성하고, 게이트 전극 위에 게이트 절연막을 형성하고, 산화물 반도체막을 형성하고, 제1 산화물 반도체막을 형성한 후, 열처리를 하여 제2 산화물 반도체막을 형성하고, 제1 도전막을 형성하고, 두께가 상이한 영역을 갖는 제1 레지스트 마스크를 형성하고, 제1 레지스트 마스크를 사용하여 제2 산화물 반도체막 및 제1 도전막을 에칭하여 제3 산화물 반도체막 및 제2 도전막을 형성하고, 제1 레지스트 마스크를 축소시켜서, 제2 레지스트 마스크를 형성하고, 제2 레지스트 마스크를 사용하여 제2 도전막의 일부를 선택적으로 제거함으로써 소스 전극 및 드레인 전극을 형성하는 반도체 장치의 제조 방법이다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
산화물 반도체를 사용하는 반도체 장치 및 상기 반도체 장치의 제조 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 본 명세서의 트랜지스터는 반도체 장치이며, 상기 트랜지스터를 포함하는 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치에 포함된다.
액정 표시 장치나 발광 표시 장치로 대표되는 플랫 패널 디스플레이의 대부분에 사용되고 있는 트랜지스터는 유리 기판 위에 형성된 아몰퍼스 실리콘, 단결정 실리콘 또는 다결정 실리콘 등의 실리콘 반도체로 구성되어 있다. 또한, 상기 실리콘 반도체를 사용한 트랜지스터는 집적 회로(IC) 등에도 이용되고 있다.
상기 실리콘 반도체를 대신하여 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목받고 있다. 또한, 본 명세서에서는 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부르기로 한다.
예를 들어, 산화물 반도체로서 산화아연, In-Ga-Zn계 금속 산화물을 사용하여 트랜지스터를 제조하고, 상기 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
일본 특허 공개 제2007-123861호 공보 일본 특허 공개 제2007-96055호 공보
산화물 반도체에 있어서의 산소 결손은 그 산소 결손의 일부가 도너가 되어, 캐리어인 전자를 생성한다. 그로 인해, 산화물 반도체를 사용한 트랜지스터에 있어서, 채널 형성 영역을 포함하는 산화물 반도체의 산소 결손은 상기 트랜지스터의 임계값 전압을 마이너스 방향으로 변동시키는 요인이라고 할 수 있다.
따라서, 본 발명의 일 형태는 전기 특성의 변동이 발생하기 어렵고, 또한 전기 특성이 양호한 반도체 장치 및 상기 반도체 장치의 제조 방법을 제공하는 것이다.
상기 과제를 해결하는 수단은 채널 형성 영역을 포함하는 산화물 반도체의 산소 결손이 저감되는 제조 공정으로 반도체 장치를 제조하는 것이다.
따라서, 본 발명의 일 형태는 기판 위에 게이트 전극을 형성하고, 게이트 전극 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 제1 산화물 반도체막을 형성하고, 제1 산화물 반도체막을 형성한 후, 열처리를 하여 제2 산화물 반도체막을 형성하고, 제2 산화물 반도체막 위에 제1 도전막을 형성하고, 제1 도전막 위에 두께가 상이한 영역을 갖는 제1 레지스트 마스크를 형성하고, 제1 레지스트 마스크를 사용하여 제2 산화물 반도체막 및 제1 도전막의 일부를 선택적으로 제거함으로써 제3 산화물 반도체막 및 제2 도전막을 형성하고, 제1 레지스트 마스크를 축소시킴으로써 적어도 제2 도전막의 제3 산화물 반도체막의 채널 형성 영역과 중첩하는 영역을 노출시키면서 제2 레지스트 마스크를 형성하고, 제2 레지스트 마스크를 사용하여 제2 도전막의 일부를 선택적으로 제거함으로써 소스 전극 및 드레인 전극을 형성하는 반도체 장치의 제조 방법이다.
상기 반도체 장치의 제조 방법에 있어서, 두께가 상이한 영역을 갖는 제1 레지스트 마스크는 다계조 마스크를 사용함으로써 형성된다. 다계조 마스크를 사용함으로써 1장의 포토마스크에서 제2 산화물 반도체막 및 제1 도전막을 제3 산화물 반도체막, 소스 전극 및 드레인 전극으로서 형성할 수 있다.
열처리는 게이트 절연막 위에 제1 산화물 반도체막을 형성한 후에 행해도 되고, 게이트 절연막 위에 형성된 제1 산화물 반도체막 위에 제1 도전막을 형성한 후에 행해도 된다.
소스 전극 및 드레인 전극을 형성한 후, 게이트 절연막, 제3 산화물 반도체막, 소스 전극 및 드레인 전극 위에 보호 절연막을 형성하고, 보호 절연막을 형성한 후에 새로운 열처리를 해도 된다.
게이트 절연막 및 보호 절연막 중 적어도 하나에 산화물 절연막을 사용할 수 있다. 게이트 절연막에 산화물 절연막을 사용하는 경우, 열처리에 의해 게이트 절연막의 산화물 절연막으로부터 탈리하는 산소를 게이트 절연막 위에 형성된 제1 산화물 반도체막에 확산시킬 수 있다.
게이트 절연막 및 보호 절연막에는 산화물 절연막뿐만아니라, 승온 이탈 가스 분광법 분석(Thermal Desorption Spectroscopy)에서, 산소 원자로 환산한 산소의 탈리량이 1.0×1018 atoms/㎤ 이상인 절연막으로 할 수도 있다.
게이트 절연막 및 보호 절연막 중 적어도 하나에 사용하는 산화물 절연막은 화학양론비보다 과잉의 산소를 포함하는 산화물 절연막인 것이 바람직하다. 화학양론비보다 과잉의 산소를 포함하는 산화물 절연막은 가열에 의해서 탈리하는 산소가 많기 때문에 게이트 절연막 위에 형성된 제1 산화물 반도체막 또는 제3 산화물 반도체막에 보다 많은 산소를 확산시킬 수 있다.
상기 반도체 장치의 제조 방법에 있어서, 열처리는 게이트 절연막 위에 형성한 제1 산화물 반도체막 내의 수소 또는 물을 탈리시킴과 함께, 게이트 절연막에 포함되는 산소를 제1 산화물 반도체막에 확산시키는 온도에서 가열하는 것이 바람직하다.
제2 산화물 반도체막 및 제3 산화물 반도체막의 수소 농도는 1×1020 atoms/㎤ 미만이 된다.
상기 반도체 장치의 제조 방법에 있어서의 산화물 반도체막은 In, Ga, Sn 및 Zn으로부터 선택된 2 이상의 원소를 포함하는 것으로 한다. 또한, 게이트 절연막 위에 형성한 산화물 반도체막은 비단결정이며, 또한 c축 배향의 결정 영역을 갖고 있다.
본 발명의 일 형태에 의해 전기 특성의 변동이 발생하기 어렵고, 또한 전기 특성이 양호한 반도체 장치 및 상기 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 형태인 반도체 장치의 일례를 도시하는 상면도 및 단면도.
도 2는 본 발명의 일 형태인 반도체 장치의 일례를 도시하는 상면도 및 단면도.
도 3은 본 발명의 일 형태인 반도체 장치의 일례를 도시하는 상면도 및 단면도.
도 4는 본 발명의 일 형태인 반도체 장치의 제조 방법의 일례를 도시하는 단면도.
도 5는 본 발명의 일 형태인 반도체 장치의 제조 방법의 일례를 도시하는 단면도.
도 6은 본 발명의 일 형태인 반도체 장치의 제조 방법의 일례를 도시하는 단면도.
도 7은 본 발명의 일 형태인 반도체 장치의 제조 방법의 일례를 도시하는 단면도.
도 8은 다계조 마스크를 설명하는 도면.
도 9는 본 발명의 일 형태를 도시하는 회로도의 일례.
도 10은 본 발명의 일 형태를 도시하는 회로도의 일례.
도 11은 본 발명의 일 형태를 도시하는 회로도의 일례.
도 12는 본 발명의 일 형태를 도시하는 회로도의 일례.
도 13은 CPU의 구체예를 도시하는 블록도 및 그의 일부의 회로도.
도 14는 본 발명의 일 형태를 나타내는 표시 장치의 일례를 도시하는 블록도 및 회로도.
도 15는 본 발명의 일 형태를 나타내는 표시 장치의 일례를 도시하는 상면도 및 단면도.
도 16은 본 발명의 일 형태를 나타내는 액정 표시 장치에 있어서의 동작 모드의 일례를 도시하는 단면도.
도 17은 본 발명의 일 형태를 나타내는 액정 표시 장치에 있어서의 동작 모드의 일례를 도시하는 단면도.
도 18은 본 발명의 일 형태를 나타내는 액정 표시 장치에 있어서의 동작 모드의 일례를 도시하는 단면도.
도 19는 본 발명의 일 형태를 나타내는 액정 표시 장치에 있어서의 전극의 배치예를 도시하는 상면도 및 단면도.
도 20은 본 발명의 일 형태를 나타내는 액정 표시 장치에 있어서의 전극의 배치예를 도시하는 상면도.
도 21은 본 발명의 일 형태를 나타내는 액정 표시 장치에 있어서의 전극의 배치예를 도시하는 상면도.
도 22는 본 발명의 일 형태인 반도체 장치의 일례를 도시하는 상면도 및 단면도.
도 23은 본 발명의 일 형태를 나타내는 보호 회로의 일례를 도시하는 회로도 및 상면도.
도 24는 본 발명의 일 형태인 반도체 장치를 사용한 전자 기기의 예를 도시하는 사시도.
도 25는 본 발명의 일 형태인 반도체 장치에 포함되는 산화물 반도체막에 관한 계산에 사용한 결정 구조를 도시하는 도면.
도 26은 본 발명의 일 형태인 반도체 장치에 포함되는 산화물 반도체막에 관한 계산에 사용한 결정 구조를 도시하는 도면.
본 발명의 실시 형태에 대해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그의 범위로부터 일탈하지 않고 그의 형태 및 상세 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 간에 공통되어서 사용하고, 그의 반복의 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그의 스케일에 한정되지 않는다.
또한, 본 명세서에 있어서, 반도체 장치의 제조 공정에 관한 처리를 행한 후의 것에 대해서도 막이라고 하는 용어를 사용하여 설명하는 경우가 있다.
또한, 본 명세서에서 사용하는 제1, 제2, 제3 등의 용어는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정하는 것이 아니다. 그로 인해, 예를 들어, 「제1」을 「제2」 또는 「제3」 등과 적절히 치환하여 설명할 수 있다.
또한, 본 명세서에 있어서, 「온 전류」란 트랜지스터가 도통 상태일 때에 소스와 드레인 사이에 흐르는 전류를 말한다. 예를 들어, n형의 박막 트랜지스터의 경우에는 게이트 전압이 트랜지스터의 임계값 전압보다도 클 때에 소스와 드레인 사이에 흐르는 전류가 온 전류이다. 또한 「오프 전류」란 트랜지스터가 비도통 상태일 때에 소스와 드레인 사이에 흐르는 전류를 말한다. 예를 들어, n형의 박막 트랜지스터의 경우에는 게이트 전압이 트랜지스터의 임계값 전압보다도 작을 때에 소스와 드레인 사이에 흐르는 전류가 온 전류이다. 또한, 「게이트 전압」이란 소스를 기준으로 한 게이트와 소스의 전위차를 말한다.
「소스」나 「드레인」의 기능은 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서에 있어서는 「소스」나 「드레인」의 용어는 교체하여 사용할 수 있는 것으로 한다.
(실시 형태 1)
본 실시 형태에서는 본 발명의 일 형태인 트랜지스터 및 상기 트랜지스터의 제조 방법에 대하여 도 1 내지 도 7을 사용하여 설명한다.
도 1의 (A)는 본 발명의 일 형태인 트랜지스터(100)의 구성을 설명하는 상면도이다. 도 1의 (A)의 일점쇄선 A-B 사이의 단면도는 도 1의 (B)에 상당하고, 도 1의 (A)의 일점쇄선 C-D 사이의 단면도는 도 1의 (C)에 상당한다. 또한, 도 1의 (A)에 있어서, 하지 절연막(102), 게이트 절연막(104) 및 보호 절연막(107)은 명료화를 위하여 도시하고 있지 않다.
도 1의 (B) 및 도 1의 (C)로부터, 트랜지스터(100)는 기판(101)과, 기판(101) 위에 설치된 하지 절연막(102)과, 하지 절연막(102) 위에 설치된 게이트 전극(103)과, 게이트 전극(103) 위에 게이트 절연막(104)과, 게이트 절연막(104) 위에 설치된 산화물 반도체막(105)과, 산화물 반도체막(105) 위에 설치된 소스 전극(106a) 및 드레인 전극(106b)과, 게이트 전극(103), 산화물 반도체막(105), 소스 전극(106a) 및 드레인 전극(106b) 위에 설치된 보호 절연막(107)을 갖는 구조이다.
또한, 트랜지스터(100)에 있어서, 소스 전극(106a) 및 드레인 전극(106b)의 단부는 산화물 반도체막(105)의 단부보다도 내측에 위치한다. 즉, 소스 전극(106a) 및 드레인 전극(106b)은 게이트 절연막(104)과 산화물 반도체막(105)으로 형성되는 단차를 덮지 않고, 산화물 반도체막(105)과 상면에서만 접하여 형성되어 있다.
도 2의 (A)는 본 발명의 일 형태인 트랜지스터(200)의 구성을 설명하는 상면도이다. 도 2의 (A)의 일점쇄선 E-F 사이의 단면도는 도 2의 (B)에 상당하고, 도 2의 (A)의 일점쇄선 G-H 사이의 단면도는 도 2의 (C)에 상당한다. 또한, 도 2의 (A)에 있어서, 하지 절연막(102), 게이트 절연막(104) 및 보호 절연막(107)은 명료화를 위해 도시하고 있지 않다.
트랜지스터(200)는 트랜지스터(100)와 동일한 적층 구성을 갖고 있으며, 트랜지스터(100)와는 다른 형상의 소스 전극(106a) 및 드레인 전극(106b)을 갖고 있다. 트랜지스터(200)에 있어서도, 소스 전극(106a) 및 드레인 전극(106b)의 단부는 산화물 반도체막(105)의 단부보다도 내측에 위치하고 있고, 산화물 반도체막(105)과 상면에서만 접하여 형성되어 있다. 그리고, 트랜지스터(200)는 U자형(C자형, 역ㄷ자형, 또는 말굽형)의 소스 전극(106a)으로 드레인 전극(106b)을 둘러싸는 형상으로 하고 있다. 이러한 형상으로 함으로써 트랜지스터의 점유 면적이 작아도 충분한 채널폭을 확보하는 것이 가능하게 되고, 트랜지스터의 온 전류의 양을 증가시키는 것이 가능하게 된다.
또한, 일반적으로 채널폭을 크게 하면 게이트 전극(103)과 소스 전극(106a) 사이, 및 게이트 전극(103)과 드레인 전극(106b) 사이에 발생하는 기생 용량도 커지지만, U자형의 소스 전극(106a)으로 드레인 전극(106b)을 둘러싸는 형상으로 함으로써 특히 게이트 전극(103)과 드레인 전극(106b) 사이에 발생하는 기생 용량의 증가를 억제하는 것이 가능하게 된다.
예를 들어, 액티브 매트릭스형 액정 표시 장치의 화소 트랜지스터에서는 화소 전극과 전기적으로 접속하는 드레인 전극 및 게이트 전극 사이에 발생하는 기생 용량이 크면 피드쓰루(feedthrough)의 영향을 받기 쉬워지기 때문에 화소에 공급된 전위(영상 정보)를 정확하게 유지할 수 없어, 표시 품위가 저하하는 요인이 된다. 본 발명의 일 형태인 트랜지스터(200)를 액티브 매트릭스형 액정 표시 장치의 화소 트랜지스터에 사용하면 충분한 채널폭을 확보하면서 드레인 전극(106b)과 게이트 전극(103)사이에 발생하는 기생 용량을 작게 할 수 있기 때문에 표시 장치의 표시 품위를 향상시키는 것이 가능하게 된다.
도 3의 (A)는 본 발명의 일 형태인 트랜지스터(310)의 구성을 설명하는 상면도이다. 도 3의 (A)의 일점쇄선 O-P 사이의 단면도는 도 3의 (B)에 상당하고, 도 3의 (A)의 일점쇄선 Q-R 사이의 단면도는 도 3의 (C)에 상당한다. 또한, 도 3의 (A)에 있어서, 하지 절연막(102), 게이트 절연막(104) 및 보호 절연막(107)은 명료화를 위해 도시하고 있지 않다.
트랜지스터(310)는 도 1을 사용하여 설명한 트랜지스터(100)에 채널 보호막(108)을 부가한 구성을 갖고 있다. 채널 보호막(108)은 산화물 반도체막(105) 위에 설치되어 있다. 트랜지스터(310)에 있어서도, 소스 전극(106a) 및 드레인 전극(106b)의 단부는 산화물 반도체막(105)의 단부보다도 내측에 위치하고 있고, 산화물 반도체막(105)과 상면에서만 접하여 형성되어 있다.
채널 보호막(108)을 설치함으로써 트랜지스터(100)와 비교하여 제조 공정이 증가해버리지만, 채널 보호막(108)을 형성한 후의 제조 공정에 있어서, 백 채널측에 발생하는 산소 결손의 증가를 억제할 수 있다. 이로 인해, 채널 보호막(108)을 형성한 후의 제조 공정에서의 처리 조건의 범위를 넓게 할 수 있고, 생산성이 높고, 신뢰성이 우수한 반도체 장치를 실현할 수 있다. 또한, 본 명세서에 있어서의 백 채널이란 산화물 반도체막에 있어서의 게이트 절연막과 반대측의 계면 근방을 말한다.
또한, 트랜지스터(100), 트랜지스터(200) 및 트랜지스터(310)는 보텀 게이트 구조의 트랜지스터의 일 형태이며, 역스태거형 트랜지스터이다. 또한, 트랜지스터(100) 및 트랜지스터(200)는 채널 에치형 트랜지스터라고도 말하여지고, 트랜지스터(310)는 채널 보호형(채널 스톱형) 트랜지스터라고도 말하여진다.
이어서, 도 1에 도시하는 트랜지스터(100)의 제조 방법에 대해서 도 4 내지 도 8을 사용하여 설명한다. 또한, 도 4 내지 도 7은 트랜지스터(100)의 제조 방법을 설명하는 단면도이며, 도 1의 (A)의 일점쇄선 A-B간 및 일점쇄선 C-D 사이의 단면에 상당한다. 또한, 트랜지스터(200)는 산화물 반도체막(105), 소스 전극(106a) 및 드레인 전극(106b)(소스 배선 및 드레인 배선을 포함함)의 형상이 트랜지스터(100)와 상이할 뿐이다. 그로 인해, 트랜지스터(200)의 제조 방법을 포함하여, 트랜지스터(100)의 제조 방법을 설명한다.
도 4의 (A)에 도시한 바와 같이 기판(101) 위에 하지 절연막(102)을 형성하고, 하지 절연막(102) 위에 게이트 전극(103)을 형성한다. 또한, 하지 절연막(102)을 형성하지 않는 구성으로 해도 된다.
기판(101)은 재질 등에 큰 제한은 없지만, 적어도 후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(101)으로서 사용해도 된다.
또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, 금속 또는 스테인리스 등의 도전체로 이루어지는 도전성 기판, 또는 이것들 반도체 기판 또는 도전성 기판의 표면을 절연 재료에서 피복한 기판 등을 사용할 수 있다. 또한, 이들 기판 위에 반도체 소자가 설치된 것을 기판(101)으로서 사용해도 된다.
또한, 기판(101)으로서 가요성을 갖는 유리 기판 또는 가요성을 갖는 플라스틱 기판을 사용할 수 있다. 플라스틱 기판으로서는 굴절률 이방성이 작은 기판을 사용하는 것이 바람직하고, 대표적으로는, 폴리에테르술폰(PES) 필름, 폴리이미드, 폴리에틸렌나프탈레이트(PEN) 필름, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름, 폴리카르보네이트(PC) 필름, 아크릴 수지 필름, 또는 반경화한 유기 수지 중에 섬유체를 포함하는 프리프레그 등을 사용할 수 있다.
하지 절연막(102)은 기판(101)으로부터의 불순물(예를 들어, Li나 Na 등의 알칼리 금속 등)의 확산을 방지하는 것 외에, 트랜지스터(100)의 제조 공정에서의 에칭 공정에 의해 기판(101)이 에칭되는 것을 방지한다. 그로 인해, 하지 절연막(102)의 두께는 특별히 한정은 없지만, 50nm 이상으로 하는 것이 바람직하다.
하지 절연막(102)은 후술하는 게이트 절연막(104)의 막종으로부터 적절히 선택하고, 게이트 절연막(104) 동일하게 하여 형성하면 된다. 또한, 알칼리 금속의 침입 방지를 위해서는 하지 절연막(102)으로서 후술하는 질화물 절연막을 사용하는 것이 바람직하다. 또한, 하지 절연막(102)에 열전도율이 높은 절연막을 사용함으로써 트랜지스터(100)의 방열성을 양호하게 할 수 있다. 상기 열전도율이 높은 절연막으로서는 질화알루미늄막, 질화산화알루미늄막 및 질화실리콘막이다. 또한, 하지 절연막(102)은 단층 구조이거나 적층 구조이어도 된다.
계속해서, 하지 절연막(102) 위에 게이트 전극(103)이 될 도전막을 형성한다. 또한, 게이트 전극(103)은 게이트 배선으로서도 기능한다.
상기 도전막으로서 사용할 수 있는 도전 재료는 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐으로 이루어지는 단체 금속, 또는 이것을 주성분으로 하는 합금, 상술한 금속 원소의 질화물이다.
게이트 전극(103)이 될 도전막은 상기 도전 재료를 단층 구조 또는 적층 구조로 하여 형성할 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 중첩하여 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 산화인듐, 산화주석 또는 산화아연을 포함하는 투명 도전 재료를 사용해도 된다.
게이트 전극(103)이 될 도전막은 하지 절연막(102) 위에 상기 도전 재료를 사용하여 스퍼터링법, 진공 증착법 또는 도금법에 의해 형성한다. 또한, 게이트 전극(103)이 될 도전막은 은, 금 또는 구리 등의 도전성 나노 페이스트를 잉크젯법에 의해 기판 위에 토출, 소성함으로써 형성할 수도 있다. 상기 도전막에 포토리소그래피법, 잉크젯법 또는 인쇄법 등에 의해 마스크를 형성하고, 상기 마스크를 사용하여 도전막의 일부를 선택적으로 제거(에칭)하여 형성할 수 있다. 여기에서는 티타늄 타깃을 사용한 DC 스퍼터링법으로 티타늄막을 형성하고, 포토리소그래피법으로 형성한 레지스트 마스크를 사용해서 에칭을 하여 게이트 전극(103)을 형성한다. 게이트 전극(103)을 형성하기 위한 에칭은 습식 에칭이거나 건식 에칭이어도 된다.
게이트 전극(103)의 두께는 특별히 한정은 없고, 상기 도전 재료의 전기 저항이나, 제조 공정에 걸리는 시간을 고려하여 적절히 정할 수 있다. 예를 들어, 10nm 이상 500nm 이하로 형성하면 된다.
후에 형성되는 게이트 절연막(104)의 피복성을 향상시키기 위해서, 게이트 전극(103)의 측면은 테이퍼 형상으로 하는 것이 바람직하다. 예를 들어, 건식 에칭을 사용하여 게이트 전극(103)의 측면을 테이퍼 형상으로 하기 위해서는 레지스트 마스크를 후퇴시키면서 에칭을 행하면 된다.
게이트 전극(103)과 기판(101)의 밀착성 향상시키기 위해서 상기 단체 금속의 질화물막을 기판(101)과 게이트 전극(103) 사이에 설치해도 된다.
또한, 게이트 전극(103)과 후술하는 게이트 절연막(104) 사이에 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, ZnN 등)을 설치하는 것이 바람직하다. 이들 막은 5 eV, 바람직하게는 5.5 eV 이상의 일함수를 갖고, 트랜지스터(100)의 전기 특성에 있어서, 임계값 전압을 플러스로 할 수 있고, 트랜지스터(100)를 소위 노멀리 오프의 트랜지스터로 할 수 있다. 예를 들어, 질소를 포함하는 In-Ga-Zn-O막을 사용하는 경우, 적어도 후술하는 제1 산화물 반도체막(115)보다 높은 질소 농도, 구체적으로는 7 원자％ 이상의 In-Ga-Zn-O막을 사용한다.
계속해서, 도 4의 (B)에 도시한 바와 같이 게이트 전극(103) 위에 게이트 절연막(104)을 형성한다. 게이트 절연막(104)의 두께는 1nm 이상 300nm 이하, 보다 바람직하게는 5nm 이상 50nm 이하로 하면 된다.
게이트 절연막(104)으로서는 산화실리콘막, 산화갈륨막, 또는 산화알루미늄막 등의 산화물 절연막, 또는 질화실리콘막, 또는 질화알루미늄막 등의 질화물 절연막, 또는 산화질화실리콘막, 산화질화알루미늄막, 또는 질화산화실리콘막으로부터 선택되는 절연막의 단층 구조, 또는 이것들의 적층 구조를 사용한다. 또한, 게이트 절연막(104)은 후술하는 제1 산화물 반도체막(115)과 접하는 부분에 있어서 산소를 포함하는 것이 바람직하다.
또한, 게이트 절연막(104)으로서 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0), 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 등의 high-k 재료를, 단층 구조 또는 상기한 절연막과의 적층 구조로 한 것을 사용할 수 있다.
high-k 재료는 유전율이 높기 때문에 예를 들어, 산화실리콘막을 게이트 절연막에 사용한 경우와 동일한 게이트 절연막 용량을 가진 채로 물리적인 게이트 절연막의 두께를 두껍게 할 수 있다. 그로 인해, 게이트 누설 전류를 저감시킬 수 있다.
여기서, 산화질화실리콘이란 그의 조성에 있어서 질소보다도 산소의 함유량이 많은 것을 말한다. 또한, 질화산화실리콘이란 그의 조성에 있어서 산소보다도 질소의 함유량이 많은 것을 말한다.
또한, 게이트 절연막(104)은 후술하는 제1 산화물 반도체막(115)과 접하는 부분에 있어서 산소를 포함하는 것이 바람직한 점에서, 게이트 절연막(104)으로서 열처리에 의해 산소 방출되는 절연막을 사용해도 된다. 또한, 「열처리에 의해 산소 방출되는」란 TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석에서 산소 원자로 환산한 산소의 방출량이 1.0×1018 atoms/㎤ 이상, 바람직하게는 3.0×1020 atoms/㎤ 이상인 것을 말한다.
이하, 산소의 방출량을 TDS 분석에서 산소 원자로 환산하여 정량하는 방법에 대하여 설명한다.
TDS 분석했을 때의 기체의 방출량은 스펙트럼의 적분값에 비례한다. 이로 인해, 절연막의 스펙트럼의 적분값과, 표준 시료의 기준값에 대한 비에 의해 기체의 방출량을 계산할 수 있다. 표준 시료의 기준값이란 소정의 원자를 포함하는 시료의 스펙트럼의 적분값에 대한 원자의 밀도의 비율이다.
예를 들어, 표준 시료인 소정의 밀도의 수소를 포함하는 실리콘 웨이퍼의 TDS 분석 결과, 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 방출량(NO2)은 수학식 1로 구할 수 있다. 여기서, TDS 분석으로 얻어지는 질량수 32로 검출되는 스펙트럼의 모두가 산소 분자에서 유래한다고 가정한다. 질량수 32의 것으로서 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함하는 산소 분자에 대해서도 자연계에 있어서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
Figure pat00001
NH2는 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석했을 때의 스펙트럼의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 절연막을 TDS 분석했을 때의 스펙트럼의 적분값이다. α는 TDS 분석에 있어서의 스펙트럼 강도에 영향을 미치는 계수이다. 수학식 1의 상세 사항에 대해서는 일본 특허 공개 평6-275697 공보를 참조할 수 있다. 또한, 상기한 산소의 방출량의 수치는 전자 과학 주식회사 제조의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서 1×1016 atoms/㎤ 의 수소 원자를 포함하는 실리콘 웨이퍼를 사용하여 측정한 수치이다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량에 대해서도 어림잡을 수 있다.
또한, NO2는 산소 분자의 방출량이다. 절연막에 있어서는, 산소 원자로 환산했을 때의 산소의 방출량은 산소 분자의 방출량의 2배가 된다.
열처리에 의해 산소 방출되는 절연막의 일례로서 화학양론비보다 과잉의 산소를 포함하는 산화물 절연막을 들 수 있고, 구체적으로는 산소가 과잉인 산화실리콘(SiOX(X>2))의 막이다. 산소가 과잉인 산화실리콘(SiOX(X>2))이란 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당에 포함하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는 러더포드 후방 산란법에 의해 측정한 값이다.
게이트 절연막(104)으로서 열처리에 의해 산소 방출되는 절연막을 사용함으로써 후술하는 제1 산화물 반도체막(115)에 산소를 공급되어, 게이트 절연막(104) 및 후술하는 제1 산화물 반도체막(115)의 계면 준위를 저감할 수 있다. 따라서, 트랜지스터(100)의 동작에 기인하여 발생할 수 있는 전하 등이 상기 계면 준위에 포획되는 것을 억제할 수 있고, 트랜지스터(100)를 전기 특성의 열화가 적은 트랜지스터로 할 수 있다.
게이트 절연막(104)은 스퍼터링법, CVD법 등에 의해 형성한다. 본 실시 형태에서는 게이트 절연막(104)을 스퍼터링법으로 형성하는 경우에 대하여 설명하는데, 게이트 절연막(104)의 형성을 CVD법으로 행하는 경우에는 열 CVD법, 플라즈마 CVD법 등 외에, μ파(예를 들어 주파수 2.45GHz)를 사용한 고밀도 플라즈마 CVD법 등을 적용할 수 있다.
게이트 절연막(104)을 스퍼터링법으로 형성하는 경우, 실리콘 타깃, 석영 타깃, 알루미늄 타깃 또는 산화알루미늄 타깃 등을 사용하여 산소를 포함하는 분위기 가스 내에서 형성하면 된다. 분위기 가스 내의 산소 가스의 비율은 분위기 가스 전체에 대하여 6 체적％ 이상으로 한다. 바람직하게는, 50 체적％ 이상으로 한다. 분위기 가스 내의 산소 가스의 비율을 높임으로써 열처리에 의해 산소 방출되는 절연막을 형성할 수 있다.
타깃 내의 수소도 최대한 제거되어 있으면 바람직하다. 구체적으로는, OH기가 100 ppm 이하, 바람직하게는 10 ppm 이하, 보다 바람직하게는 1 ppm 이하의 산화물 타깃을 사용함으로써 게이트 절연막(104)의 수소 농도를 저감하고, 트랜지스터(100)의 전기 특성 및 신뢰성을 높일 수 있다. 예를 들어, 용융 석영은 OH기가 10 ppm 이하로 하기 쉽고, 또한 비용이 낮기 때문에 바람직하다. 물론 OH기 농도가 낮은 합성 석영의 타깃을 사용해도 된다.
또한, 트랜지스터(100)의 제조에 있어서, Li나 Na 등의 알칼리 금속은 불순물이기 때문에 함유량을 적게 하는 것이 바람직하다. 기판(101)에 알칼리 금속 등의 불순물을 포함하는 유리 기판을 사용하는 경우, 알칼리 금속의 침입 방지를 위해 게이트 절연막(104)으로서 상기 질화물 절연막을 형성하는 것이 바람직하고, 또한 상기 질화물 절연막 위에는 상기한 산화물 절연막을 적층하는 것이 바람직하다.
계속해서, 도 4의 (C)에 도시한 바와 같이 게이트 절연막(104) 위에 제1 산화물 반도체막(115)을 형성한다. 게이트 절연막(104) 위에 스퍼터링법, 분자선 애피택시법, 원자층 퇴적법 또는 펄스 레이저 증착법에 의해 제1 산화물 반도체막(115)이 얻어진다. 여기에서는 스퍼터링법에 의해 제1 산화물 반도체막(115)을 형성한다. 제1 산화물 반도체막(115)은 두께 1nm 이상 50nm 이하로 형성하면 된다.
제1 산화물 반도체막(115)은 In, Ga, Sn 및 Zn으로부터 선택된 2 이상의 원소를 포함하는 금속 산화물을 사용할 수 있다. 또한, 상기 금속 산화물은 밴드 갭이 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상의 것을 사용한다. 이와 같이, 밴드 갭이 넓은 금속 산화물을 사용함으로써 트랜지스터(100)의 오프 전류를 저감할 수 있다.
예를 들어, 제1 산화물 반도체막(115)으로서 4원계 금속 산화물인 In-Sn-Ga-Zn계 금속 산화물, 3원계 금속 산화물인 In-Ga-Zn계 금속 산화물, In-Sn-Zn계 금속 산화물, In-Al-Zn계 금속 산화물, Sn-Ga-Zn계 금속 산화물, Al-Ga-Zn계 금속 산화물 또는 Sn-Al-Zn계 금속 산화물, 또는 2원계 금속 산화물인 In-Zn계 금속 산화물, Sn-Zn계 금속 산화물, Al-Zn계 금속 산화물, Zn-Mg계 금속 산화물, Sn-Mg계 금속 산화물, In-Mg계 금속 산화물 또는 In-Ga계 금속 산화물 등을 사용할 수 있다. 또는 In계 금속 산화물, Sn계 금속 산화물, Zn계 금속 산화물 등을 사용해도 된다. 또한, n원계 금속 산화물은 n 종류의 금속 산화물로 구성되는 것으로 한다. 여기서, 예를 들어, In-Ga-Zn계 금속 산화물은 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라고 하는 의미이며, 그의 조성비는 특별히 상관없다. 또한, In과 Ga과 Zn 이외의 원소를 포함하고 있어도 된다.
또한, 상기 금속 산화물에서는 이것들의 화학양론비에 대하여 산소(O)를 과잉으로 포함시키는 것이 바람직하다. 산소(O)를 과잉으로 포함시키면, 형성되는 제1 산화물 반도체막(115)의 산소 결손에 의한 캐리어의 생성을 억제할 수 있다.
또한, 일례로서 제1 산화물 반도체막(115)을 In-Zn계 금속 산화물에 의해 형성하는 경우에는 원자수 비율을 In/Zn=0.5 내지 50, 바람직하게는 In/Zn=1 내지 20, 더욱 바람직하게는 In/Zn=1.5 내지 15로 한다. Zn의 원자수 비율을 바람직한 상기 범위로 함으로써 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 산소(O)를 과잉으로 포함시키기 위해서는 화합물의 원자수 비율 In:Zn:O=X:Y:Z를, Z>1.5X+Y로 하는 것이 바람직하다.
또한, 제1 산화물 반도체막(115)은 비정질한 산화물 반도체막이어도, 결정 영역을 포함하는 산화물 반도체막이어도 된다.
여기서, 제1 산화물 반도체막(115)을 형성하는 스퍼터링 장치에 대해서 이하에 상세 사항을 설명한다.
제1 산화물 반도체막(115)을 형성하는 처리실은 누설률을 1×10-10 Pa·㎥/초 이하로 하는 것이 바람직하고, 그것에 의해 스퍼터링법에 의해 형성할 때, 막 내로의 불순물의 혼입을 저감할 수 있다.
누설률을 낮추기 위해서는 외부 누설뿐만아니라 내부 누설을 저감 할 필요가 있다. 외부 누설이란 미소한 구멍이나 밀봉 불량 등에 의해 진공계의 밖으로부터 기체가 유입되는 것이다. 내부 누설은 진공계 내의 밸브 등의 구획으로부터의 누설이나 내부의 부재로부터의 방출 가스에 기인한다. 누설률을 1×10-10 Pa·㎥/초 이하로 하기 위해서는 외부 누설 및 내부 누설의 양면으로부터 대책을 마련할 필요가 있다.
외부 누설을 저감시키기 위해서는 처리실의 개폐 부분은 메탈 가스킷으로 밀봉하면 된다. 메탈 가스킷은 불화철, 산화알루미늄, 또는 산화크롬에 의해 피복된 금속 재료를 사용하면 바람직하다. 메탈 가스킷은 O링과 비교하여 밀착성이 높아, 외부 누설을 저감할 수 있다. 또한, 불화철, 산화알루미늄, 산화크롬 등의 부동태인 물질에 의해 피복된 금속 재료를 사용함으로써 메탈 가스킷으로부터 발생하는 수소를 포함하는 방출 가스가 억제되고, 내부 누설도 저감할 수 있다.
처리실의 내벽으로서 사용하는 부재는 수소를 포함하는 방출 가스가 적은 알루미늄, 크롬, 티타늄, 지르코늄, 니켈 또는 바나듐 또는 이것들을 철, 크롬 및 니켈 등 중 적어도 하나를 포함하는 합금 재료에 피복한 것을 사용해도 된다. 철, 크롬 및 니켈 등 중 적어도 하나를 포함하는 합금 재료는 강성이 있고, 열에 강하고, 또한 가공에 적합하다. 여기서, 처리실의 내벽의 표면적을 작게 하기 위해서 상기 부재의 표면 요철을 연마 등에 의해 저감해 두면 방출 가스를 저감할 수 있다. 또는 상기 부재를 불화철, 산화알루미늄, 산화크롬 등의 부동태인 물질로 피복해도 된다.
또한, 분위기 가스를 처리실에 도입하기 직전에 분위기 가스의 정제기를 설치하는 것이 바람직하다. 이때, 정제기로부터 처리실까지의 배관의 길이를 5m 이하, 바람직하게는 1m 이하로 한다. 배관의 길이를 5m 이하 또는 1m 이하로 함으로써 배관으로부터의 방출 가스의 영향을 길이에 따라서 저감할 수 있다.
처리실의 배기는 드라이 펌프 등의 러프 진공 펌프와, 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 행하면 된다. 터보 분자 펌프는 큰 크기의 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 따라서, 물의 배기 능력이 높은 크라이오 펌프 및 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효하다.
처리실 내에 존재하는 흡착물은 내벽에 흡착하고 있기 때문에 처리실의 압력에 영향을 미치지 않지만, 처리실을 배기했을 때의 가스 방출의 원인이 된다. 그로 인해, 누설률과 배기 속도에 상관은 없지만, 배기 능력이 높은 펌프를 사용하여 처리실에 존재하는 흡착물을 가능한 한 탈리하고, 미리 배기해 두는 것이 중요하다. 또한, 흡착물의 탈리를 촉진하기 위해서 처리실을 베이킹해도 된다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 행하면 된다. 이때, 불활성 가스를 도입하면서 흡착물의 제거를 행하면 배기하는 만으로는 탈리하기 어려운 물 등의 탈리 속도를 더욱 빠르게 할 수 있다.
스퍼터링법에 있어서, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
제1 산화물 반도체막(115)을 스퍼터링법으로 형성할 때의 타깃으로서는 인듐, 갈륨, 주석 및 아연으로부터 선택된 2 이상의 원소를 포함하는 금속 산화물 타깃을 사용할 수 있다.
타깃의 일례로서 In, Ga 및 Zn을 포함하는 금속 산화물 타깃을, In2O3:Ga2O3:ZnO=1:1:1[mol수 비율]의 조성비로 한다. 또한, In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]의 조성비를 갖는 타깃, 또는 In2O3:Ga2O3:ZnO=1:1:4[mol수 비율]의 조성비를 갖는 타깃, In2O3:Ga2O3:ZnO=2:1:8[mol수 비율]의 조성비를 갖는 타깃을 사용할 수도 있다.
또한, 분위기 가스는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 분위기 가스에는 수소, 물, 수산기를 갖는 화합물 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
상기 스퍼터링 장치를 사용함으로써 수소의 혼입이 저감된 제1 산화물 반도체막(115)을 형성할 수 있다. 또한, 상기 스퍼터링 장치를 사용해도 제1 산화물 반도체막(115)은 적지 않게 질소를 포함하여 형성된다. 예를 들어, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)에서 측정되는 제1 산화물 반도체막(115)의 질소 농도는 5×1018 atoms/㎤ 미만이 된다.
또한, 게이트 절연막(104) 및 제1 산화물 반도체막(115)은 진공 하에서 연속하여 형성해도 된다. 예를 들어, 기판(101) 위의 하지 절연막(102) 및 게이트 전극(103)의 표면에 부착된 수소를 포함하는 불순물을 열처리 또는 플라즈마 처리로 제거한 후, 대기에 노출시키지 않고 게이트 절연막(104)을 형성하고, 계속하여 대기에 노출시키지 않고 제1 산화물 반도체막(115)을 형성해도 된다. 이렇게 함으로써 하지 절연막(102) 및 게이트 전극(103)의 표면에 부착된 수소를 포함하는 불순물을 저감하고, 또한 하지 절연막(102) 및 게이트 전극(103)과 게이트 절연막(104)과의 계면 및 게이트 절연막(104)과 제1 산화물 반도체막(115)과의 계면에 대기 성분이 부착되는 것을 억제할 수 있다. 그 결과, 전기 특성이 양호하고, 신뢰성이 높은 트랜지스터(100)를 제조할 수 있다.
또한, 제1 산화물 반도체막(115)을 형성할 때 또는 형성 후에 있어서, 제1 산화물 반도체막(115)의 산소 결손에 기인하여 전하가 발생하는 경우가 있다. 일반적으로 산화물 반도체에 있어서의 산소 결손은, 그 산소 결손의 일부가 도너가 되어 캐리어인 전자를 발생한다. 즉 트랜지스터(100)에 있어서도, 제1 산화물 반도체막(115)의 산소 결손의 일부는 도너가 되어 캐리어인 전자가 발생함으로써 트랜지스터(100)의 임계값 전압이 마이너스 방향에 변동해 버린다. 그리고, 제1 산화물 반도체막(115)에 있어서, 상기 전자의 생성은 제1 산화물 반도체막(115)과 게이트 절연막(104)과의 계면 근방에서 발생하는 산소 결손에 있어서 현저하다.
따라서, 제1 산화물 반도체막(115)을 형성한 후에 제1 열처리를 행하고, 제2 산화물 반도체막(117)을 형성한다(도 4의 (D) 참조).
제1 열처리는 제1 산화물 반도체막(115)으로부터 수소(물, 수산기 또는 수소화물을 포함함)을 방출시킴과 함께, 게이트 절연막(104)에 포함되는 산소의 일부를 방출하고, 제1 산화물 반도체막(115) 내 및 게이트 절연막(104)과 제1 산화물 반도체막(115)과의 계면 근방에 산소를 확산시킨다.
제1 열처리의 온도는 상기를 가능하게 하는 온도이며, 구체적으로는, 150℃ 이상 기판 변형점 온도 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 하고, 산화성 분위기 또는 불활성 분위기에서 행한다. 여기서, 산화성 분위기는 산소, 오존 또는 질화 산소 등의 산화성 가스를 10 ppm 이상 함유하는 분위기를 말한다. 또한, 불활성 분위기는 전술한 산화성 가스가 10 ppm 미만이고, 그 외, 질소 또는 희가스로 충전된 분위기를 말한다. 처리 시간은 3분 내지 24시간으로 한다. 24시간을 초과하는 열처리는 생산성의 저하를 초래하기 때문에 바람직하지 않다.
제1 열처리에 사용하는 열처리 장치에 특별한 한정은 없고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 열처리하는 장치를 구비하고 있어도 된다. 예를 들어, 전기로나, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 열처리하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 열처리를 행하는 장치이다.
제1 열처리는 게이트 절연막(104)에 포함되는 산소의 일부를 방출하고, 제1 산화물 반도체막(115) 내로 확산시키기 때문에 제1 산화물 반도체막(115)의 산소 결손을 보충한다. 즉, 게이트 절연막(104)으로부터 제1 산화물 반도체막(115)에 산소가 충분히 방출됨으로써 임계값 전압이 마이너스 방향으로 변동시키는 제1 산화물 반도체막(115)의 산소 결손을 보충할 수 있다.
또한, 제1 산화물 반도체막(115) 내의 수소는 도너가 되어 캐리어인 전자를 발생한다. 제1 열처리에 의해 제1 산화물 반도체막(115)은 막 내의 수소 농도가 저감되어, 고순도화된 제2 산화물 반도체막(117)이 된다. 제2 산화물 반도체막(117)의 수소 농도는 5×1018 atoms/㎤ 미만, 바람직하게는 1×1018 atoms/㎤ 이하, 보다 바람직하게는 5×1017 atoms/㎤ 이하, 더욱 바람직하게는 1×1016 atoms/㎤ 이하이다. 또한, 제2 산화물 반도체막(117) 내의 수소 농도는 2차 이온 질량 분석법(SIMS)에서 측정되는 것이다.
제1 열처리에 의해 수소 농도가 충분히 저감되어서 고순도화되고, 또한 충분한 산소를 공급되어서 산소 결손에 기인하는 에너지갭 내의 결함 준위가 저감된 제2 산화물 반도체막(117)에서는 수소 등의 도너에 기인하는 캐리어 밀도가 1×1013/㎤ 이하가 된다. 또한, 실온(25℃)에서의 오프 전류(여기서는, 단위 채널폭(1 ㎛)당의 값)은 100 zA(1 zA(젭토 암페어)은 1×10-21 A) 이하, 바람직하게는 10 zA 이하가 된다. 제2 산화물 반도체막(117)을 사용함으로써 지극히 우수한 오프 전류 특성의 트랜지스터(100)를 얻을 수 있다. 또한, Li나 Na 등의 알칼리 금속은 불순물이기 때문에 함유량을 적게 하는 것이 바람직하고, 또한 제2 산화물 반도체막(117) 내에 2×1016 cm-3 이하, 바람직하게는, 1×1015 cm-3 이하의 농도로 한다. 또한, 알칼리 토금속도 불순물이기 때문에 함유량을 적게 하는 것이 바람직하다.
따라서, 제1 열처리를 행하여 제조되는 트랜지스터(100)는 전기 특성이 양호한 트랜지스터이다.
계속해서, 제2 산화물 반도체막(117) 위에 소스 전극(106a) 및 드레인 전극(106b)이 될 도전막(118)을 형성한다(도 5의 (A) 참조).
도전막(118)은 게이트 전극(103)이 될 도전막과 동일하게 하여 형성할 수 있고, 게이트 전극(103)이 될 도전 재료를 적절히 선택하고, 단층 구조 또는 적층 구조로 하여 형성한다. 여기에서는 텅스텐막으로 한다.
또한, 본 실시 형태에서는 소스 전극(106a) 및 드레인 전극(106b)이 될 도전막(118)을 형성하기 전에 제1 열처리를 행하고 있는데, 제1 열처리는 제1 산화물 반도체막(115)을 형성하고, 제1 산화물 반도체막(115) 위에 도전막(118)을 형성한 후에 행해도 된다. 즉, 제1 열처리는 (1) 기판(101), 하지 절연막(102), 게이트 전극(103) 및 제1 산화물 반도체막(115)으로 구성된 것에 대하여 행해도 되고, (2) 기판(101), 하지 절연막(102), 게이트 전극(103), 제1 산화물 반도체막(115), 및 도전막(118)으로 구성된 것에 대하여 행해도 된다. (1)의 경우, 제1 열처리에 의해 제1 산화물 반도체막(115)은 제2 산화물 반도체막(117)이 되는데, 제2 산화물 반도체막(117) 위에 도전막(118)을 형성할 때, 제2 산화물 반도체막(117)에 결함이 발생할 가능성이 있다. (2)의 경우이면, 제2 산화물 반도체막(117)은 도전막(118)을 형성한 후에 형성되는 것이기 때문에 제2 산화물 반도체막(117)에 결함이 발생할 가능성을 저감할 수 있다.
계속해서, 도전막(118) 위에 포토리소그래피법에 의해 두께가 상이한 영역을 갖는 레지스트 마스크(119)를 형성한다(도 5의 (B) 참조).
두께가 상이한 영역을 갖는 레지스트 마스크(119)는 소스 전극(106a) 및 드레인 전극(106b)이 될 영역을 덮는 레지스트의 두께와, 트랜지스터(100)의 채널 형성 영역을 덮는 레지스트의 두께가 상이하도록 하여 형성한다. 구체적으로는, 트랜지스터(100)의 채널 형성 영역을 덮는 레지스트의 두께가 소스 전극(106a) 및 드레인 전극(106b)이 될 영역을 덮는 레지스트의 두께보다 얇아지게 형성한다.
두께가 상이한 영역을 갖는 레지스트 마스크(119)는 다계조 마스크를 사용함으로써 형성할 수 있다. 다계조 마스크를 사용함으로써 트랜지스터(100)의 제조에 있어서, 사용하는 포토마스크의 매수가 저감되어, 제조 공정이 감소하기 때문에 바람직하다. 다계조 마스크를 사용하지 않을 경우, 트랜지스터(100)를 제조하기 위해서 제2 산화물 반도체막(117)을 섬 형상으로 가공하는 공정과, 도전막(118)을 소스 전극(106a) 및 드레인 전극(106b)으로 가공하는 공정에서 2매의 포토마스크 및 2회의 포토리소그래피 공정을 필요로 하나, 다계조 마스크를 사용함으로써 1장의 포토마스크와 1회의 포토리소그래피 공정으로 할 수 있다.
다계조 마스크란 다단계의 광량으로 노광을 행하는 것이 가능한 마스크이며, 대표적으로는, 노광 영역, 반노광 영역 및 미노광 영역의 3단계의 광량으로 노광을 행한다. 다계조 마스크를 사용함으로써 일 회의 노광 및 현상 공정에 의해 복수(대표적으로는 2종류)의 두께를 갖는 레지스트 마스크를 형성할 수 있다. 그로 인해, 다계조 마스크를 사용함으로써 포토마스크의 매수를 삭감할 수 있다.
다계조 마스크에 대하여 도 8을 사용하여 설명한다. 도 8의 (A1) 및 도 8의 (B1)은 대표적인 다계조 마스크의 단면을 나타낸다. 도 8의 (A1)에는 그레이톤 마스크(403)을 나타내고, 도 8의 (B1)에는 하프톤 마스크(414)을 나타낸다.
도 8의 (A1)에 도시하는 그레이톤 마스크(403)는 투광성을 갖는 기판(400)에 차광층에 의해 형성된 차광부(401) 및 차광층의 패턴에 의해 설치된 회절 격자부(402)로 구성되어 있다.
회절 격자부(402)는 노광에 사용하는 광의 해상도 한계 이하의 간격으로 설치된 슬릿, 도트 또는 메쉬 등을 가짐으로써 광의 투과율을 제어한다. 또한, 회절 격자부(402)에 설치되는 슬릿, 도트 또는 메쉬는 주기적인 것이어도 되고, 비주기적인 것이어도 된다.
투광성을 갖는 기판(400)으로서는 석영 등을 사용할 수 있다. 차광부(401) 및 회절 격자부(402)를 구성하는 차광층은 금속막을 사용하여 형성하면 되고, 바람직하게는 크롬 또는 산화크롬 등에 의해 설치된다.
그레이톤 마스크(403)에 노광하기 위한 광을 조사한 경우, 도 8의 (A2)에 도시한 바와 같이 차광부(401)에 중첩하는 영역에서의 투광율은 0％가 되고, 차광부(401)도 회절 격자부(402)도 설치되어 있지 않은 영역에서의 투광율은 100％가 된다. 또한, 회절 격자부(402)에 있어서의 투광율은 대략 10％ 내지 70％의 범위이며, 회절 격자의 슬릿, 도트 또는 메쉬의 간격 등에 의해 조절가능하다.
도 8의 (B1)에 도시하는 하프톤 마스크(414)는 투광성을 갖는 기판(411) 위에 반투광층에 의해 형성된 반투광부(412) 및 차광층에 의해 형성된 차광부(413)로 구성되어 있다.
반투광부(412)는 MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 층을 사용하여 형성할 수 있다. 차광부(413)는 그레이톤 마스크의 차광층과 같은 금속막을 사용하여 형성하면 되고, 바람직하게는 크롬 또는 산화크롬 등에 의해 설치된다.
하프톤 마스크(414)에 노광하기 위한 광을 조사한 경우, 도 8의 (B2)에 도시한 바와 같이 차광부(413)에 중첩하는 영역에서의 투광율은 0％가 되고, 차광부(413)도 반투광부(412)도 설치되어 있지 않은 영역에서의 투광율은 100％가 된다. 또한, 반투광부(412)에 있어서의 투광율은 대략 10％ 내지 70％의 범위이며, 형성하는 재료의 종류 또는 형성하는 막두께 등에 의해 조정가능하다.
다계조 마스크를 사용함으로써 노광 부분, 중간 노광 부분, 및 미노광 부분의 3개의 노광 레벨의 마스크를 형성할 수 있고, 일 회의 노광 및 현상 공정에 의해 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 형성할 수 있다. 이로 인해, 다계조 마스크를 사용함으로써 트랜지스터(100)를 제조하는 공정에서의 포토마스크의 매수를 삭감할 수 있다.
도 5의 (B)에 도시하는 하프톤 마스크는 광을 투과하는 기판(300) 위에 반투과층(301a), 및 차광층(301b, 301c)으로 구성되어 있다. 따라서, 도전막(118) 위에, 후에 소스 전극(106a) 및 드레인 전극(106b)이 될 영역을 덮는 레지스트 마스크의 두께는 두껍게, 후에 채널 형성 영역을 덮는 레지스트 마스크의 두께는 얇게 형성된다(도 5의 (B) 참조). 후에 채널 형성 영역이 될 영역을 덮는 레지스트 마스크의 두께는 트랜지스터(100)의 채널 길이를 고려하여 정할 필요가 있다.
이어서, 레지스트 마스크(119)를 사용하여 제2 산화물 반도체막(117) 및 도전막(118)의 일부를 선택적으로 제거(에칭)한다. 이 에칭에 의해 섬 형상으로 가공된 제3 산화물 반도체막(120), 및 도전막(118)보다 작게 가공된 도전막(121)을 형성한다. 또한, 제3 산화물 반도체막(120)은 도 1의 (A) 내지 도 1의 (C)에 도시하는 산화물 반도체막(105)에 상당한다. 또한, 제3 산화물 반도체막(120)은 제2 산화물 반도체막(117)과 형상이 상이할 뿐이고, 제2 산화물 반도체막(117)과 마찬가지로, 수소 농도가 충분히 저감되어서 고순도화되고, 또한 충분한 산소가 공급되어서 산소 결손에 기인하는 에너지갭 내의 결함 준위가 저감된 산화물 반도체막이다. 또한, 제3 산화물 반도체막(120)은 트랜지스터(100)의 채널 형성 영역을 갖는다(도 6의 (A)를 참조).
이어서, 레지스트 마스크(119)를 축소(후퇴라고도 함)시켜서, 제3 산화물 반도체막(120)의 채널 형성 영역을 덮는 부분에 있어서 분리된 레지스트 마스크(122a, 122b)를 형성한다. 레지스트 마스크(119)의 축소는 적어도 제3 산화물 반도체막(120)의 채널 형성 영역을 덮는 부분에 있어서의 레지스트 마스크의 두께는 행할 필요가 있다. 즉, 레지스트 마스크(119)의 축소는 도전막(121)에 있어서 제3 산화물 반도체막(120)의 채널 형성 영역과 중첩하는 영역이 노출되도록 행할 필요가 있다. 레지스트 마스크(119)의 축소에는 산소 플라즈마에 의한 애싱을 사용하면 된다. 트랜지스터(100)의 게이트 전극(103) 위에서 분리하도록 레지스트 마스크(119)를 애싱함으로써 레지스트 마스크(122a, 122b)를 형성할 수 있다(도 6의 (B) 참조).
이어서, 레지스트 마스크(122a, 122b)를 사용하여 도전막(121)을 에칭하여 소스 전극(106a) 및 드레인 전극(106b)을 형성한다(도 7의 (A) 참조). 그리고, 상기 에칭 후에 레지스트 마스크(122a, 122b)를 제거한다. 또한, 이때, 제3 산화물 반도체막(120)도 일부 에칭되어, 오목부(depressed portion)를 갖는 형상이 되어도 된다. 또한, 소스 전극(106a) 및 드레인 전극(106b)은 소스 배선 및 드레인 배선으로서도 기능한다.
소스 전극(106a) 및 드레인 전극(106b)을 형성할 때에 레지스트 마스크(119)를 축소시켜서, 제3 산화물 반도체막(120)의 채널 형성 영역을 덮는 부분에 있어서 분리된 레지스트 마스크(122a, 122b)를 사용하고 있기 때문에 소스 전극(106a) 및 드레인 전극(106b)의 단부는 제3 산화물 반도체막(120)의 단부보다도 내측에 위치한다(도 1의 (A) 내지 도 1의 (C) 참조). 레지스트 마스크(122a, 122b)는 레지스트 마스크(119)와 비교하여 적어도 제3 산화물 반도체막(120)의 채널 형성 영역을 덮는 부분에 있어서의 레지스트 마스크의 두께 분만큼 축소되어 있다. 그로 인해, 소스 전극(106a) 및 드레인 전극(106b)의 단부는 적어도 제3 산화물 반도체막(120)의 채널 형성 영역을 덮는 부분에 있어서의 레지스트 마스크의 두께 분에 상당하는 거리만큼 내측에 위치한다. 상기로부터 소스 전극(106a) 및 드레인 전극(106b)은 게이트 절연막(104)과 제3 산화물 반도체막(120)으로 형성되는 단차를 타고넘어서 형성되는 경우가 없고, 제3 산화물 반도체막(120)과 상면에서만 접하여 설치된다.
또한, 후술하지만 제3 산화물 반도체막(120)의 단부는 캐리어인 전자가 생성되기 쉽다(제3 반도체층(120)의 단부는 n형화하기 쉽다). 그로 인해, 제3 산화물 반도체막(120)의 단부는 소스 전극(106a) 및 드레인 전극(106b)의 단부보다도 1 ㎛ 이상 10 ㎛ 이하의 범위로 외측에 형성되도록 레지스트 마스크(119)의 두께 및 레지스트 마스크(119)를 축소시키는 양을 정하는 것이 바람직하다. 이렇게 함으로써 제3 산화물 반도체막(120)의 측면(또는 측벽)을 개재하여 소스 전극(106a) 및 드레인 전극(106b) 간에 발생하는 누설 전류를 저감할 수 있다. 또한, 레지스트 마스크(119)를 축소시키는 양을 많게 하는 것은, 트랜지스터(100)의 채널 길이가 길어진다라고 하는 것이며, 트랜지스터(100)의 온 전류 및 전계 효과 이동도의 저하로 이어질 가능성이 있는 것을 고려할 필요가 있다.
여기서, 제3 산화물 반도체막(120)에 발생하는 산소 결손에 대하여 설명한다.
섬 형상으로 가공된 제3 산화물 반도체막(120)과 같이 원하는 형상으로 가공된 산화물 반도체막은 상기 산화물 반도체막의 측면(또는 측벽)이 활성이다. 또한, 활성이란 부대(不對) 결합손을 갖고, 불안정한 결합 상태를 말한다. 이것은 이하의 현상으로부터 발생한다.
산화물 반도체막을 원하는 형상으로 가공할 때, 예를 들어, 후술하는 조건으로 건식 에칭을 할 때, 산화물 반도체막의 측면이 염소 라디칼이나 불소 라디칼 등을 포함하는 플라즈마에 노출되면, 산화물 반도체막의 측면에 노출되는 금속 원자와, 염소 라디칼이나 불소 라디칼 등이 결합한다. 이때, 금속 원자와 염소 원자, 불소 원자가 결합하여 탈리하기 때문에 산화물 반도체막 내에 상기 금속 원자와 결합하고 있었던 산소 원자가 활성이 된다. 활성이 된 산소 원자는 용이하게 반응하여 탈리하기 쉽다. 그로 인해, 산화물 반도체막의 측면에는 산소 결손이 발생하기 쉽다.
그리고, 원하는 형상으로 가공된 산화물 반도체막의 측면이 활성이면 감압 분위기 또는 환원 분위기에서 산소가 인출되어, 상기 산화물 반도체막의 측면에서 산소 결손을 발생한다. 감압 분위기 또는 환원 분위기는 막의 형성, 열처리 또는 건식 에칭 등, 트랜지스터의 제조 공정에서 빈번히 사용되는 처리 분위기이며, 특히 열처리된 분위기에서는 상기 산화물 반도체막의 측면에서 산소 결손이 발생하기 쉽다. 또한, 그 산소 결손의 일부는 도너가 되어, 캐리어인 전자를 생성하기 때문에 상기 산화물 반도체막의 측면은 n형화한다.
트랜지스터의 소스 전극 및 드레인 전극이 n형화한 측면을 포함하는 산화물 반도체막의 측면과 접함으로써 산화물 반도체막의 측면을 개재하여, 소스 전극 및 드레인 전극 간에 누설 전류가 발생한다. 상기 누설 전류는 트랜지스터의 오프 전류를 증가시킨다. 또한, 산화물 반도체막의 측면을 개재하여 전류가 흐름으로써 경우에 따라 산화물 반도체막의 측면을 채널 영역으로 하는 트랜지스터가 형성될 가능성이 있다.
트랜지스터(100)에 있어서, 섬 형상으로 가공된 제3 산화물 반도체막(120)도 그의 측면에 있어서 활성인데, 소스 전극(106a) 및 드레인 전극(106b)은 제3 산화물 반도체막(120)의 측면과 접하고 있지 않고, 제3 산화물 반도체막(120)과 상면에서만 접하여 설치되는 것으로부터, 제3 산화물 반도체막(120)의 측면을 개재하여, 소스 전극(106a) 및 드레인 전극(106b) 간에 발생하는 누설 전류를 저감할 수 있다.
또한, 제2 산화물 반도체막(117), 도전막(118) 및 도전막(121)의 에칭은 건식 에칭 또는 습식 에칭이어도 되고, 이것들을 조합하여 행해도 된다.
건식 에칭에 사용하는 에칭 가스로서는 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 3염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 4불화탄소(CF4), 6불화 황(SF6), 3불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
건식 에칭으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 형상으로 가공할 수 있도록 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
도전막(118)으로서 형성한 텅스텐막을 건식 에칭하는 조건의 일례는 에칭 가스는 4불화탄소를 25 sccm, 염소를 25 sccm, 산소를 10 sccm, 건식 에칭 장치의 처리실 내의 압력을 1.0Pa, 전극 온도를 70℃, ICP 파워를 500W, 바이어스 파워를 150W로 하는 것이다.
또한, 제2 산화물 반도체막(117)을 건식 에칭하는 조건의 일례는 에칭 가스는 염화붕소를 60sccm, 염소를 20sccm, 건식 에칭 장치의 처리실 내의 압력을 1.9Pa, 전극 온도를 70℃로 하고, ICP 파워는 450W, 바이어스 파워는 100W로 하는 것이다. 또한, 제2 산화물 반도체막(117)의 건식 에칭은 상기한 조건에 산소를 도입하여 행해도 된다. 산소를 도입하여 건식 에칭을 행함으로써 본 건식 에칭 공정에 의해 발생하는 산소 결손을 저감할 수 있다.
또한, 도전막(118) 및 제2 산화물 반도체막(117)을 에칭한 후, 레지스트 마스크(119)를 축소시키기 위해서, 산소 플라즈마에 의한 애싱함으로써 미세하게 도전막(121)을 가공할 수 있지만, 도전막(118)을 건식 에칭하는 조건에서도, 적지 않게 레지스트 마스크(119)를 축소할 수 있기 때문에, 제2 산화물 반도체막(117) 및 도전막(118)을 에칭할 때, 산소 플라즈마에 의한 애싱을 사용하지 않고, 도전막(118)을 건식 에칭하는 조건에서, 레지스트 마스크(119)를 축소(후퇴)시키면서 도전막(118)을 에칭하여 소스 전극(106a) 및 드레인 전극(106b)을 형성해도 된다.
또한, 제2 산화물 반도체막(117)을 건식 에칭하면 상기 건식 에칭의 도중에 제거된 제2 산화물 반도체막(117)의 일부가 레지스트 마스크(119)에 부착되어, 제2 산화물 반도체막(117)을 원하는 형상으로 가공할 수 없게 될 가능성이 있다. 따라서, 제2 산화물 반도체막(117) 및 도전막(118)의 에칭 시에 도전막(118)을 건식 에칭하여 도전막(121)을 형성하고, 제2 산화물 반도체막(117)을 습식 에칭에 의해 제3 산화물 반도체막(120)을 형성해도 된다. 이렇게 제2 산화물 반도체막(117)을 습식 에칭함으로써 에칭의 도중에, 제거된 제2 산화물 반도체막(117)의 일부가 레지스트 마스크(119)에 부착되는 것을 억제할 수 있어, 제2 산화물 반도체막(117)을 원하는 형상으로 가공할 수 있다.
습식 에칭하는 에칭액으로서는 인산과 아세트산과 질산을 섞은 용액, 암모니아과수(31 중량％ 과산화수소수:28 중량％ 암모니아수:물=5:2:2(체적비)) 등을 사용할 수 있다. 또한, ITO07N(간또 가가꾸사제)을 사용해도 된다.
제3 산화물 반도체막(120), 소스 전극(106a) 및 드레인 전극(106b)을 형성한 후, 레지스트 마스크(122a, 122b)를 제거한다. 이때, 약액(박리액)을 사용하여 제거해도 되지만, 산소 플라즈마에 의한 애싱을 행하여 레지스트 마스크(122a, 122b)를 제거해도 된다. 레지스트 마스크(122a, 122b)의 제거를 산소 플라즈마에 의한 애싱으로 행함으로써 상기 약액에 의한 제3 산화물 반도체막(120) 표면의 오염을 억제할 수 있고, 산소 플라즈마에 의해 제3 산화물 반도체막(120)에 산소를 공급할 수 있다.
또한, 소스 전극(106a) 및 드레인 전극(106b)과, 산화물 반도체막(105)(도 6 및 도 7에 있어서의 제3 산화물 반도체막(120)) 사이에 소스 전극(106a) 및 드레인 전극(106b)보다도 저항률이 크고, 산화물 반도체막(105)보다도 저항률이 작은 도전막(110a, 110b)을 설치해도 된다(도 22의 (A) 내지 도 22의 (C) 참조). 또한, 본 명세서에서는 도전막(110a, 110b)을 저저항막(110a, 110b)이라고 부르기로 한다. 저저항막(110a, 110b)으로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 인듐주석산화물(In2O3-SnO2, ITO라고 약기함), 인듐아연산화물(In2O3-ZnO) 등의 도전성의 금속 산화물막을 적용할 수 있다. 또한, 저저항막(110a, 110b)으로서 질소를 포함하는 인듐갈륨아연산화물이나, 질소를 포함하는 인듐주석산화물이나, 질소를 포함하는 인듐갈륨산화물이나, 질소를 포함하는 인듐아연산화물이나, 질소를 포함하는 산화주석이나, 질소를 포함하는 인듐산화물이나, 금속 질화물(InN, ZnN 등)을 사용해도 된다. 또한, 저저항막(110a, 110b)을 1장 내지 10장의 그라핀 시트로 이루어지는 재료를 사용하여 형성해도 된다. 이렇게 소스 전극(106a) 및 드레인 전극(106b)과, 산화물 반도체막(105) 사이에 저저항막(110a, 110b)을 설치함으로써 소스 전극(106a) 및 드레인 전극(106b)과, 산화물 반도체막(105)의 접촉 저항을 저감하는 것이 가능하게 된다.
또한, 소스 전극(106a) 및 드레인 전극(106b)과, 산화물 반도체막(105) 사이에 저저항막(110a, 110b)을 설치하기 위해서는 제2 산화물 반도체막(117)을 형성한 후, 상기한 도전성의 금속 산화물막 또는 1장 내지 10장의 그라핀 시트로 이루어지는 재료를 형성하고, 그 위에 소스 전극(106a) 및 드레인 전극(106b)이 될 도전막(118)을 형성한다. 이어서, 두께가 상이한 영역을 갖는 레지스트 마스크(119)를 형성한다. 그 때, 레지스트 마스크(119)이 이하 3개의 조건을 만족하도록 하여 형성한다. (1) 도전막(118)의 소스 전극(106a) 및 드레인 전극(106b)이 될 영역을 덮는 개소가 가장 두껍다. (2) 제조될 트랜지스터의 채널 형성 영역을 덮는 개소가 가장 얇다. (3) 저저항막이 될 영역을 덮는 개소가 상기 (1)의 두께보다 얇고, 상기 (2)의 두께보다 두껍다.
그 후, 전술한 바와 같이 에칭과, 두께가 상이한 영역을 갖는 레지스트 마스크(119)를 축소시키는 처리를 반복함으로써 소스 전극(106a) 및 드레인 전극(106b)과, 산화물 반도체막(105) 사이에 저저항막(110a, 110b)을 형성할 수 있다. 또한, 저저항막(110a) 및 (110b)의 단부는 산화물 반도체막(105)의 단부보다 내측에, 소스 전극(106a) 및 드레인 전극(106b)의 단부는 각각 저저항막(110a, 110b)의 단부보다도 내측에 위치하도록 형성된다.
또한, 산화물 반도체막(105)의 단부는 저저항막(110a, 110b) 및 소스 전극(106a) 및 드레인 전극(106b)의 단부보다도 1 ㎛ 이상 10 ㎛ 이하의 범위로 외측에 형성되도록, 레지스트 마스크(119)의 두께 및 레지스트 마스크(119)를 축소(후퇴)시키는 양을 정하는 것이 바람직하다.
계속해서, 소스 전극(106a) 및 드레인 전극(106b)을 형성한 직후, 게이트 절연막(104), 제3 산화물 반도체막(120), 소스 전극(106a) 및 드레인 전극(106b) 위에 보호 절연막(107)을 형성한다(도 7의 (B) 참조).
보호 절연막(107)은 게이트 절연막(104)과 동일하게 하여 형성할 수 있고, 상기한 게이트 절연막(104)에 적용 가능한 재료를 적절히 선택하고, 단층 구조 또는 적층 구조로 하여 형성한다. 바람직하게는 제3 산화물 반도체막(120)과 접하는 부분에 있어서, 산소를 포함하는 절연막 또는 열처리에 의해 산소 방출되는 절연막으로 하는 것이다. 보호 절연막(107)의 두께에 대해서도 게이트 절연막(104)과 마찬가지로 1nm 이상 300nm 이하, 보다 바람직하게는 5nm 이상 50nm 이하로 하면 된다.
보호 절연막(107)을 형성한 후에 제2 열처리를 함으로써 보호 절연막(107)에 포함되는 산소의 일부가 방출하고, 제3 산화물 반도체막(120) 내 및 보호 절연막(107)과 제3 산화물 반도체막(120)과의 계면 근방에 산소가 확산된다. 특히, 제3 산화물 반도체막(120)의 측면에서 발생하는 산소 결손을 보충할 수 있고, 트랜지스터(100)의 전기 특성을 양호하게 할 수 있다.
또한, 제2 열처리는 보호 절연막(107)에 포함되는 산소의 일부를 방출시키는 것이 가능하면 되고, 가열 방법, 및 가열 장치는 제1 열처리를 참조하여 적절히 정하면 된다. 가열 온도는 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하의 온도에서 열처리를 행해도 된다. 또는 250℃부터 325℃까지 서서히 온도 상승시키면서 가열해도 된다.
필요에 따라, 게이트 절연막(104) 및 보호 절연막(107)의 일부를 제거하고, 게이트 배선, 소스 배선 및 드레인 배선의 일부를 노출시킨다.
이상의 공정에 의해 트랜지스터(100)를 제조할 수 있다. 또한, 트랜지스터(100)에 있어서, 산화물 반도체막(105)의 채널 형성 영역과 중첩하는 영역의 보호 절연막(107) 위에 전극을 설치하고, 트랜지스터(100)를 듀얼 게이트형 트랜지스터로서 기능시켜도 된다. 또한, 상기 전극은 게이트 전극(103)과 동일하게 하여 형성할 수 있다.
여기서, 트랜지스터(310)의 제조 방법에 대해서 트랜지스터(100)의 제조 방법과 상이한 점을 설명한다.
우선, 트랜지스터(100)의 제조 방법과 동일하게 제1 산화물 반도체막(115)까지 형성한다. 계속해서, 제1 산화물 반도체막(115) 위에 채널 보호막(108)이 될 절연막을 10nm 이상 500nm 이하, 보다 바람직하게는 20nm 이상 300nm 이하의 두께로 형성한다. 채널 보호막(108)이 될 절연막은 게이트 절연막(104)의 설명에서 열거한 막종 중에서 적절히 선택하고, 상기 설명한 방법으로 형성할 수 있다. 또한, 채널 보호막은 최종적으로 산화물 반도체막(105)과 접하는 점에서, 산소를 포함하는 절연막 또는 가열에 의해 산소 방출되는 절연막을 사용하는 것이 바람직하다. 여기에서는 스퍼터링법에 의해 두께 200nm의 산화실리콘막을 형성한다.
계속해서, 제1 열처리를 행하여 제2 산화물 반도체막(117)을 형성한다. 제1 산화물 반도체막(115)을 게이트 절연막(104)과 채널 보호막(108)이 될 절연막 사이에 끼운 상태에서 제1 열처리함으로써 게이트 절연막(104) 및 채널 보호막(108)이 될 절연막으로부터 산소가 제1 산화물 반도체막(115)에 공급되기 때문에 제1 산화물 반도체막(115)에 발생한 산소 결손을 보충하는 효과가 높아진다.
또한, 게이트 절연막(104), 제1 산화물 반도체막(115) 및 채널 보호막(108)이 될 절연막의 형성은 도중에 대기에 접촉하지 않고 연속하여 행하는 것이 바람직하다. 대기에 접촉하지 않고 연속하여 행함으로써 게이트 절연막(104)과 제1 산화물 반도체막(115)의 계면 및 채널 보호막(108)이 될 절연막과 제1 산화물 반도체막(115)의 계면에 수소를 포함하는 불순물 및 대기 성분이 부착되는 것을 억제할 수 있어, 제조하는 트랜지스터의 신뢰성을 높일 수 있다.
이어서, 채널 보호막(108)이 될 절연막 위에 인쇄법, 포토리소그래피법 또는 잉크젯법 등에 의해 레지스트 마스크를 형성하고, 상기 절연막의 일부를 선택적으로 제거(에칭)하여 채널 보호막(108)을 형성한다.
그 후, 레지스트 마스크를 제거하고, 제2 산화물 반도체막(117) 위에 소스 전극(106a) 및 드레인 전극(106b)이 될 도전막(118)을 형성한다. 이후의 공정은 트랜지스터(100)의 제조 공정과 마찬가지로 행할 수 있다.
이상의 공정에 의해 트랜지스터(310)를 제조할 수 있다. 또한, 트랜지스터(310)에 있어서, 산화물 반도체막(105)의 채널 형성 영역과 중첩하는 영역의 보호 절연막(107) 위에 전극을 설치하고, 트랜지스터(310)를 듀얼 게이트형 트랜지스터로서 기능시켜도 된다. 또한, 상기 전극은 게이트 전극(103)과 동일하게 하여 형성할 수 있다.
이상, 본 실시의 일 형태인 트랜지스터의 제조 방법에 의해 전기 특성의 변동이 발생하기 어렵고, 또한 전기 특성이 양호한 반도체 장치를 제조할 수 있다.
*또한, 본 실시 형태는 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 2)
본 실시 형태에서는 실시 형태 1의 트랜지스터(100), 트랜지스터(200), 및 트랜지스터(310)에 있어서의 산화물 반도체막(105)이 결정 영역을 갖는 산화물 반도체막인 형태에 대하여 설명한다. 상기 형태는 실시 형태 1에서 설명한 제조 공정과 일부 상이한 제조 공정에 의해 제조할 수 있다. 또한, 실시 형태 1과 동일한 개소에는 동일 부호를 사용하고, 동일 부호의 상세한 설명은 여기에서는 생략한다.
본 실시 형태에서 설명하는 결정 영역을 갖는 산화물 반도체막은 비단결정이며, 상세하게는, 상기 비단결정의 ab면에 수직인 방향으로부터 보아서 삼각형 또는 육각형, 또는 정삼각형, 정육각형의 원자 배열을 갖고 또한 c축에 수직인 방향으로부터 보아서 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열한 결정 부분을 포함한다. 또한, 본 명세서에서는 상기 결정 부분을 c축 배향 결정이라고 칭하기로 하고, 상기 c축 배향 결정을 포함하는 산화물 반도체를 CAAC 산화물 반도체(CAAC-OS: c-axis aligned crystaline oxide semiconductor)이라고 칭하기로 한다. 채널 형성 영역을 포함하는 산화물 반도체막(105)을 CAAC 산화물 반도체막으로 함으로써 가시광이나 자외광의 조사 전후 및 BT(게이트·열 바이어스) 스트레스 시험 전후에 있어서, 임계값 전압의 변동을 억제할 수 있어, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, CAAC 산화물 반도체는 단결정은 아니지만 또한 비정질만으로 형성되어 있는 것도 아니다. CAAC 산화물 반도체는 결정화한 부분(결정 부분)을 포함하는데, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다. 또한, CAAC 산화물 반도체를 구성하는 산소의 일부는 질소로 치환되어도 된다. 또한, CAAC 산화물 반도체를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC 산화물 반도체를 지지하는 기판면이나 CAAC 산화물 반도체의 표면 등에 수직인 방향)으로 정렬되어 있어도 된다. 또는 CAAC 산화물 반도체를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC 산화물 반도체를 지지하는 기판면이나 CAAC 산화물 반도체의 표면에 수직인 방향)을 향하고 있어도 된다. 또한, CAAC 산화물 반도체는 그의 조성 등에 따라 도체 또는 절연체가 될 수 있다. 그리고, CAAC 산화물 반도체는 그의 조성 등에 따라 가시광에 대하여 투명 또는 불투명이 된다. CAAC 산화물 반도체의 예로서 형성한 표면, 형성되어 있는 기판면 또는 계면에 수직인 방향으로부터 관찰하면 삼각형, 또는 육각형의 원자 배열이 보이고, 또한 그의 형성 단면을 관찰하면 금속 원자 또는 금속 원자와 산소 원자(또는 질소 원자)의 층상 배열이 보이는 재료를 들 수 있다. 또한, 비정질한 산화물 반도체에서는 인접하는 금속에 의해 금속 원자에 있어서의 산소 원자의 배위수가 상이하지만, CAAC 산화물 반도체에서는 금속 원자에 있어서의 산소 원자의 배위수는 거의 일정해진다.
CAAC 산화물 반도체막의 제조 방법으로서 2 종류의 방법이 있다.
1개의 방법은, 산화물 반도체막의 형성을, 기판을 가열하면서 1회 행하는 방법이며, 또 하나의 방법은 산화물 반도체막의 형성을 2회로 나누어서 행하고, 각각 산화물 반도체막을 형성한 후에 열처리를 행하는 방법이다.
처음에, 기판을 가열하면서 산화물 반도체막을 형성함으로써 CAAC 산화물 반도체막을 형성하여 트랜지스터(100)를 제조하는 방법에 대하여 설명한다.
우선, 실시 형태 1과 마찬가지로, 기판(101) 위에 하지 절연막(102)을 형성하고, 하지 절연막(102) 위에 게이트 전극(103)을 형성한다.
계속해서, 게이트 전극(103) 위에 게이트 절연막(104)을 형성한다. 게이트 절연막(104)은 실시 형태 1과 마찬가지로 형성하면 된다.
계속해서, 게이트 절연막(104) 위에 제1 산화물 반도체막(115)으로서 실시 형태 1에서 설명한 금속 산화물을 하지 절연막(102), 게이트 전극(103) 및 게이트 절연막(104)이 형성된 기판(101)을 가열하면서 형성한다. 여기에서는 실시 형태 1과 마찬가지로 스퍼터링법에 의해 형성한다. 기판(101)을 가열하는 온도는 150℃ 이상 450℃ 이하로 하면 되고, 바람직하게는 기판 온도가 200℃ 이상 350℃ 이하로 한다. 또한, 형성 시에 기판을 가열하는 온도를 높게 함으로써 비정질 영역에 대하여 결정 영역이 차지하는 비율이 많은 제1 산화물 반도체막(115)으로 할 수 있다. 또한, 제1 산화물 반도체막(115)은 두께 1nm 이상 50nm 이하로 형성하면 된다.
계속해서, 상기한 방법으로 형성한 제1 산화물 반도체막(115)에 실시 형태 1에서 설명한 제1 열처리를 행한다. 이에 의해 제1 산화물 반도체막(115)으로부터 수소(물, 수산기 또는 수소화물을 포함함)을 방출시킴과 함께, 게이트 절연막(104)에 포함되는 산소의 일부를 방출하고, 제1 산화물 반도체막(115) 내 및 게이트 절연막(104)과 제1 산화물 반도체막(115)과의 계면 근방에 산소를 확산시킬 수 있다.
이후의 공정은 실시 형태 1에서 설명한 제조 공정과 동일하게 행하면 된다.
또한, 산화물 반도체막의 형성을 2회로 나누고, 각각 산화물 반도체막을 형성한 후에 열처리를 행함으로써 CAAC 산화물 반도체막을 형성하여 트랜지스터(100)를 제조하는 방법에 대하여 설명한다.
기판(101)을 기판 온도는 200℃ 이상 400℃ 이하로 유지하면서 게이트 절연막(104) 위에 1층째의 산화물 반도체막을 형성하고, 질소, 산소, 희가스, 또는 건조 공기의 분위기 하에서 200℃ 이상 450℃ 이하의 열처리를 행한다. 상기 열처리에 의해 1층째의 산화물 반도체막의 표면을 포함하는 영역에 결정 영역이 형성된다. 그리고, 2층째의 산화물 반도체막을 1층째의 산화물 반도체막보다도 두껍게 형성한다. 그 후, 다시 200℃ 이상 450℃ 이하의 열처리를 행하고, 표면을 포함하는 영역에 결정 영역이 형성된 1층째의 산화물 반도체막을 결정 성장의 시드로서 상방에 결정 성장시키고, 2층째의 산화물 반도체막의 전체를 결정화시킨다. 또한, 1층째의 산화물 반도체막 및 2층째의 산화물 반도체막은 실시 형태 1에서 설명한 금속 산화물을 사용할 수 있다. 1층째의 산화물 반도체막은 1nm 이상 10nm 이하로 형성하는 것이 바람직하다. 예를 들어, 1층째의 산화물 반도체막은 금속 산화물 타깃(In-Ga-Zn계 금속 산화물 타깃(In2O3:Ga2O3:ZnO=1:1:2[mol수 비율])을 사용하고, 기판과 타깃 사이와의 거리를 170mm, 기판 온도(250℃, 압력 0.4Pa, 직류(DC) 전원 전력 0.5kW로 하고, 스퍼터링 가스를 산소만, 아르곤만 또는 아르곤 및 산소로서 두께 5nm로 형성하고, 2층째의 산화물 반도체막은 금속 산화물 타깃(In-Ga-Zn계 금속 산화물 타깃(In2O3:Ga2O3:ZnO=1:1:2[mol수 비율])을 사용하고, 기판과 타깃 사이와의 거리를 170mm, 기판 온도(400℃, 압력 0.4Pa, 직류(DC) 전원 전력 0.5kW로 하고, 스퍼터링 가스로서 산소만, 아르곤만 또는 아르곤 및 산소로서 두께 25nm로 형성한다. 또한, 이 방법의 열처리에 사용하는 열처리 장치는 실시 형태 1에서 설명한 제1 열처리에 사용하는 열처리 장치 중 어느 하나로 하면 된다.
실시 형태 1에서 설명한 바와 같이, 게이트 절연막(104) 및 제1 산화물 반도체막(115)은 진공 하에서 연속하여 형성해도 된다.
또한, 2층째의 산화물 반도체막을 형성한 후에 행하는 열처리에 의해 표면을 포함하는 영역에 결정 영역이 형성된 1층째의 산화물 반도체막 및 2층째의 산화물 반도체막으로부터 수소(물, 수산기 또는 수소화물을 포함함)를 방출시킴과 함께, 게이트 절연막(104)으로부터 산소를 공급하고, 표면을 포함하는 영역에 결정 영역이 형성된 1층째의 산화물 반도체막 및 2층째의 산화물 반도체막 내의 산소 결손을 저감시킬 수 있다.
따라서, 산화물 반도체막의 형성을 2회로 나누고, 각각 산화물 반도체막을 형성한 후에 열처리를 행하는 방법으로 CAAC 산화물 반도체막을 형성하는 방법의 경우에는 실시 형태 1에서 설명한 제1 열처리를 생략해도 되고, CAAC 산화물 반도체막을 형성한 후, 실시 형태 1에서 설명한 제조 방법과 같이 제1 열처리를 행하고, 게이트 절연막(104)으로부터 산소를 공급시켜도 된다.
이후의 공정은 실시 형태 1에서 설명한 제조 공정과 동일하게 행하면 된다.
또한, 본 실시 형태는 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 3)
본 실시 형태에서는 실시 형태 1 및 실시 형태 2에서 설명한 제조 방법으로 형성되는 트랜지스터에 포함되는 산화물 반도체막의 표면 및 측면에 있어서의 산소의 결손하기 쉬운 정도에 대해서 이하의 모델을 사용하여 계산을 행해 검증한 결과에 대하여 설명한다. 또한, 실시 형태 2에서 설명한 CAAC 산화물 반도체는 일측면에 복수의 결정면을 갖는 점에서, 계산의 한 모델로서 사용하면 상기 계산이 복잡해진다. 그로 인해, 본 실시 형태에서는 c축으로 배향한 섬유아연석 구조인 ZnO 단결정을 사용하여 행한 계산 결과를 나타낸다. 결정의 모델로서는 도 25에 도시한 바와 같이 c축에 평행한 면과 수직인면에서 각각 결정 구조를 절단하여 (001) 표면, (100) 표면, 및 (110) 표면을 제작하고 있다.
본 실시 형태의 계산 결과는 표면 구조를 제작한 후, 도 26의 (A) 내지 도 26의 (C)에 도시한 바와 같이(100) 표면, (110) 표면, 및 (001) 표면으로부터 산소가 빠지는 경우의 계산을 행하고, 그의 빠지기 쉬운 정도를 각 표면에서 비교한 것이다.
우선, 결정 구조를 (001)면이 표면이 되도록 절단한 모델을 제작한다. 단, 계산은 3차원 주기 구조로 행하기 때문에 (001) 표면이 2개 존재하는 진공 영역이 1nm의 슬래브 모델을 제작하고 있다. 마찬가지로 하여, 측면은 (001)면과 수직인면이라고 상정되기 때문에 측면의 일례로서 (100)면과 (110)면이 표면에 나온 슬래브 모델을 제작한다. 이 2개의 면을 계산함으로써 (001)에 수직인면에 있어서의 산소의 빠지기 쉬운 정도의 경향을 볼 수 있다. 이 경우에도 진공 영역은 1nm이다. 원자수는 (100) 표면 모델, (110) 표면 모델, (001) 표면 모델에서 각각, 64, 108, 108 원자로 하고 있다. 또한, 상기 3 구조의 표면으로부터 산소를 1 원자 뺀 구조를 제작하고 있다.
계산에는 밀도범함수법의 프로그램인 CASTEP을 사용하고 있다. 밀도범함수의 방법으로서 평면파 기저의 퍼텐셜법을 사용하고, 범함수는 GGAPBE를 사용하고 있다. 처음에 우르트 구조의4 원자의 유닛 셀에 있어서, 격자 정수를 포함한 구조 최적화를 행하고 있다. 이어서, 최적화된 구조를 바탕으로 하고, 표면 구조를 제작한다. 그 후, 제작한 표면 구조의 산소가 결손 있음의 구조와 결손 없음의 구조에 있어서, 격자 정수를 고정한 구조 최적화를 행한다. 에너지는 구조 최적화 후의 에너지를 사용하고 있다.
컷오프 에너지는 유닛 셀의 계산에서는 380 eV, 표면 구조의 계산에서는 300 eV를 사용하고 있다. k점으로서 유닛 셀의 계산에서는 9×9×6, (100) 표면 모델의 계산에서는 3×2×1, (110) 표면 모델의 계산에서는 1×2×2, (001) 표면 모델의 계산에서는 2×2×1을 사용하였다.
상기 표면 구조에 산소 결손 있음의 구조의 에너지와 산소 분자의 에너지의 절반을 더한 값으로부터, 산소 결손 없음의 구조의 에너지를 뺀 에너지차(여기서는 속박 에너지라고 부른다.)를 계산한 결과로부터 속박 에너지가 작은 표면에서 산소가 빠지기 쉽다고 할 수 있다.
Figure pat00002
수학식 2에 의해 얻어진 각 표면의 속박 에너지를 표 1에 나타내었다.
속박 에너지
(100) 표면 모델 2.89
(110) 표면 모델 2.64
(001) 표면 모델 3.38
표 1에 나타내는 결과로부터, (001) 표면과 비교하여, (100) 표면 및 (110) 표면은 속박 에너지가 작아, 산소가 빠지기 쉽다고 할 수 있다. 즉, 표면에 수직인 방향으로 c축을 갖고, 상기 c축으로 배향한 ZnO막은 표면보다도 측면의 쪽이 산소가 빠지기 쉬운 것이 확인된다. CAAC 산화물 반도체인 ZnO에 대해서도 여러가지 결정면이 서로 섞여 있는데, ZnO 단결정과 동종의 결정면을 측면에 갖고 있다. 그로 인해, CAAC 산화물 반도체인 ZnO도 ZnO 단결정에 있어서의 산소의 빠지기 쉬운 정도와 동일한 경향이 있다고 할 수 있다.
또한, 본 실시 형태는 다른 실시 형태와 적절히 조합하여 사용할 수 있다.
(실시 형태 4)
도 9의 (A)에 반도체 장치를 구성하는 기억 소자(이하, 메모리셀이라고도 기재함)의 회로도의 일례를 도시한다. 메모리셀은 산화물 반도체 이외의 재료(예를 들어, 실리콘, 게르마늄, 탄화실리콘, 갈륨비소, 질화갈륨, 유기 화합물 등)을 채널 형성 영역에 사용한 트랜지스터(1160)과 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(1162)로 구성된다.
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(1162)는 실시 형태 1 및 실시 형태 2에 따라서 제조할 수 있다.
도 9의 (A)에 도시한 바와 같이 트랜지스터(1160)의 게이트 전극과, 트랜지스터(1162)의 소스 전극 또는 드레인 전극 중 하나는 전기적으로 접속되어 있다. 또한, 제1 배선(SL)(1st Lin: 소스선이라고도 칭함)과 트랜지스터(1160)의 소스 전극은 전기적으로 접속되고, 제2 배선(BL)(2nd Line: 비트선이라고도 칭함)과 트랜지스터(1160)의 드레인 전극은 전기적으로 접속되어 있다. 그리고, 제3 배선(S1)(3rd Line: 제1 신호선이라고도 칭함)과 트랜지스터(1162)의 소스 전극 또는 드레인 전극 중 다른 하나는 전기적으로 접속되고, 제4 배선(S2)(4th Line: 제2 신호선이라고도 칭함)과, 트랜지스터(1162)의 게이트 전극은 전기적으로 접속되어 있다.
산화물 반도체 이외의 재료, 예를 들어 단결정 실리콘을 채널 형성 영역에 사용한 트랜지스터(1160)는 충분한 고속 동작이 가능하기 때문에 트랜지스터(1160)를 사용함으로써 기억 내용의 판독 등을 고속으로 행하는 것이 가능하다. 또한, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(1162)는 오프 전류가 지극히 작다는 특징을 갖고 있다. 이로 인해, 트랜지스터(1162)를 오프 상태로 함으로써 트랜지스터(1160)의 게이트 전극의 전위를 지극히 장시간에 걸쳐 유지하는 것이 가능하다.
트랜지스터(1160)의 게이트 전극의 전위가 유지 가능하다고 하는 특징을 살림으로써 다음과 같이 정보의 기입, 유지, 판독이 가능하다.
처음에, 정보의 기입 및 유지에 대하여 설명한다. 우선, 제4 배선(S2)의 전위를 트랜지스터(1162)가 온 상태로 되는 전위로 하여 트랜지스터(1162)를 온 상태로 한다. 이에 의해 제3 배선(S1)의 전위가 트랜지스터(1160)의 게이트 전극에 인가된다(기입). 그 후, 제4 배선(S2)의 전위를 트랜지스터(1162)가 오프 상태로 되는 전위로 하여 트랜지스터(1162)를 오프 상태로 함으로써 트랜지스터(1160)의 게이트 전극의 전위가 유지된다(유지).
트랜지스터(1162)의 오프 전류는 지극히 작기 때문에 트랜지스터(1160)의 게이트 전극의 전위는 장시간에 걸쳐 유지된다. 예를 들어, 트랜지스터(1160)의 게이트 전극의 전위가 트랜지스터(1160)를 온 상태로 하는 전위이면, 트랜지스터(1160)의 온 상태가 장시간에 걸쳐 유지되게 된다. 또한, 트랜지스터(1160)의 게이트 전극의 전위가 트랜지스터(1160)를 오프 상태로 하는 전위이면, 트랜지스터(1160)의 오프 상태가 장시간에 걸쳐 유지된다.
이어서, 정보의 판독에 대하여 설명한다. 상술한 바와 같이, 트랜지스터(1160)의 온 상태 또는 오프 상태가 유지된 상태에 있어서, 제1 배선(SL)에 소정의 전위(저전위)가 인가되면, 트랜지스터(1160)의 온 상태 또는 오프 상태에 따라 제2 배선(BL)의 전위는 상이한 값을 취한다. 예를 들어, 트랜지스터(1160)가 온 상태의 경우에는 제1 배선(SL)의 전위에 제2 배선(BL)의 전위가 접근하게 된다. 또한, 트랜지스터(1160)가 오프 상태의 경우에는 제2 배선(BL)의 전위는 변화하지 않는다.
이와 같이, 정보가 유지된 상태에 있어서, 제2 배선(BL)의 전위와, 소정의 전위를 비교함으로써 정보를 판독할 수 있다.
이어서, 정보의 재기입에 대하여 설명한다. 정보의 재기입은 상기 정보의 기입 및 유지와 마찬가지로 행해진다. 즉, 제4 배선(S2)의 전위를 트랜지스터(1162)가 온 상태로 되는 전위로 하여 트랜지스터(1162)를 온 상태로 한다. 이에 의해 제3 배선(S1)의 전위(새로운 정보에 관한 전위)가 트랜지스터(1160)의 게이트 전극에 인가된다. 그 후, 제4 배선(S2)의 전위를 트랜지스터(1162)가 오프 상태로 되는 전위로 하여 트랜지스터(1162)를 오프 상태로 함으로써 새로운 정보가 유지된 상태로 된다.
이와 같이, 개시하는 발명에 관한 메모리셀은 다시 정보의 기입에 의해 직접 정보를 재기입하는 것이 가능하다. 이것 때문에 플래시 메모리 등에 있어서 필요해지는 소거 동작이 불필요해서, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 메모리셀을 갖는 반도체 장치의 고속 동작이 실현된다.
또한, 도 9의 (A)의 메모리셀을 발전시킨 메모리셀의 회로도의 일례를 도 9의 (B)에 도시하였다.
도 9의 (B)에 도시하는 메모리셀(1100)은 제1 배선(SL)(소스선)과, 제2 배선(BL)(비트선)과, 제3 배선(S1)(제1 신호선)과, 제4 배선(S2)(제2 신호선)과, 제5 배선(WL)(워드선)과, 트랜지스터(1164)(제1 트랜지스터)와, 트랜지스터(1161)(제2 트랜지스터)와, 트랜지스터(1163)(제3 트랜지스터)로 구성되어 있다. 트랜지스터(1164) 및 트랜지스터(1163)는 산화물 반도체 이외의 재료를 채널 형성 영역에 사용하고 있고, 트랜지스터(1161)는 산화물 반도체를 채널 형성 영역에 사용하고 있다.
여기서, 트랜지스터(1164)의 게이트 전극과, 트랜지스터(1161)의 소스 전극 또는 드레인 전극 중 하나 전기적으로 접속되어 있다. 또한, 제1 배선(SL)과, 트랜지스터(1164)의 소스 전극은 전기적으로 접속되고, 트랜지스터(1164)의 드레인 전극과, 트랜지스터(1163)의 소스 전극은 전기적으로 접속되어 있다. 그리고, 제2 배선(BL)과, 트랜지스터(1163)의 드레인 전극은 전기적으로 접속되고, 제3 배선(S1)과, 트랜지스터(1161)의 소스 전극 또는 드레인 전극 중 다른 하나는 전기적으로 접속되고, 제4 배선(S2)와, 트랜지스터(1161)의 게이트 전극은 전기적으로 접속되고, 제5 배선(WL)과, 트랜지스터(1163)의 게이트 전극은 전기적으로 접속되어 있다.
이어서, 회로의 동작의 구체적인 예에 대하여 설명한다. 또한, 이하의 설명에서 예시하는 전위, 전압 등의 숫자는 적절히 변경해도 상관없다.
메모리셀(1100)에의 기입을 행하는 경우에는 제1 배선(SL)을 0V, 제5 배선(WL)을 0V, 제2 배선(BL)을 0V, 제4 배선(S2)을 2V로 한다. 데이터 "1"을 기입하는 경우에는 제3 배선(S1)을 2V, 데이터 "0"을 기입하는 경우에는 제3 배선(S1)을 0V로 한다. 이때, 트랜지스터(1163)는 오프 상태, 트랜지스터(1161)는 온 상태로 된다. 또한, 기입 종료 시에는 제3 배선(S1)의 전위를 변화시키기 전에 제4 배선(S2)을 0V로 하여 트랜지스터(1161)을 오프 상태로 한다.
그 결과, 데이터 "1" 기입 후에는 트랜지스터(1164)의 게이트 전극에 접속되는 노드(이하, 노드 A)의 전위가 약 2V, 데이터 "0" 기입 후에는 노드 A의 전위가 약 0V가 된다. 노드 A에는 제3 배선(S1)의 전위에 따른 전하가 축적되는데, 트랜지스터(1161)의 오프 전류는 지극히 작기 때문에 트랜지스터(1164)의 게이트 전극의 전위는 장시간에 걸쳐 유지된다.
이어서, 메모리셀의 판독을 행하는 경우에는 제1 배선(SL)을 0V, 제5 배선(WL)을 2V, 제4 배선(S2)을 0V, 제3 배선(S1)을 0V로 하고, 제2 배선(BL)에 접속되어 있는 판독 회로를 동작 상태로 한다. 이때, 트랜지스터(1163)는 온 상태, 트랜지스터(1161)는 오프 상태로 된다.
데이터 "0", 즉 노드 A가 약 0V의 상태이면 트랜지스터(1164)는 오프 상태이기 때문에 제2 배선(BL)과 제1 배선(SL) 간의 저항은 높은 상태가 된다. 한편, 데이터 "1", 즉 노드 A가 약 2V의 상태이면 트랜지스터(1164)가 온 상태이기 때문에 제2 배선(BL)과 제1 배선(SL) 간의 저항은 낮은 상태가 된다. 판독 회로는 메모리셀의 저항 상태의 차이로 데이터 "0", "1"을 판독할 수 있다. 또한, 기입 시의 제2 배선(BL)은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다. 판독 시의 제3 배선(S1)은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다.
또한, 데이터 "1"과 데이터 "0"은 편의상의 정의이며, 반대이어도 상관없다. 또한, 상술한 동작 전압은 일례이다. 동작 전압은 데이터 "0"의 경우에 트랜지스터(1164)가 오프 상태로 되고, 데이터 "1"의 경우에 트랜지스터(1164)가 온 상태로 되도록 또한 기입 시에 트랜지스터(1161)이 온 상태, 기입 시 이외에서는 오프 상태로 되도록 또한 판독 시에 트랜지스터(1163)이 온 상태로 되도록 선택하면 된다. 특히 2V 대신에 주변의 논리 회로의 전원 전위 VDD를 사용해도 된다.
본 실시 형태에서는 이해의 간단하게 하기 위해서 최소 기억 단위(1 비트)의 메모리셀에 대하여 설명했지만, 메모리셀의 구성은 이것에 한정되는 것은 아니다. 복수의 메모리셀을 적절히 접속하여 보다 고도의 반도체 장치를 구성할 수도 있다. 예를 들어, 상기 메모리셀을 복수 사용하여 NAND형이나 NOR형의 반도체 장치를 구성하는 것이 가능하다. 배선의 구성도 도 9의 (A)나 도 9의 (B)에 한정되지 않고, 적절히 변경할 수 있다.
도 10에 m×n 비트의 기억 용량을 갖는 본 발명의 일 형태에 관한 반도체 장치의 블록 회로도를 도시한다.
도 10에 도시하는 반도체 장치는 m개의 제5 배선(WL)(1) 내지 WL(m) 및 m개의 제4 배선(S2)(1) 내지 S2(m)과, n개의 제2 배선(BL)(1) 내지 BL(n) 및 n개의 제3 배선(S1)(1) 내지 S1(n)과, 세로 m개(행)×가로 n개(열)(m, n은 자연수)의 매트릭스 형상으로 배치된 복수의 메모리셀(1100)(1, 1) 내지 (1100)(m, n)과, 제2 배선(BL) 및 제3 배선(S1)과 접속하는 구동 회로(1111)나, 제4 배선(S2) 및 제5 배선(WL)과 접속하는 구동 회로(1113)나, 판독 회로(1112)와 같은 주변 회로로 구성되어 있다. 다른 주변 회로로서 리프레시 회로 등이 설치되어도 된다.
각 메모리셀의 대표로서 메모리셀(1100)(i, j)을 고려한다. 여기서, 메모리셀(1100)(i, j)(i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)은 제2 배선(BL)(j), 제3 배선(S1)(j), 제5 배선(WL)(i) 및 제4 배선(S2)(i), 및 제1 배선(SL)에 각각 접속되어 있다. 제1 배선(SL)에는 제1 배선(SL) 전위 Vs가 인가되어 있다. 또한, 제2 배선(BL)(1) 내지 BL(n) 및 제3 배선(S1)(1) 내지 S1(n)은 구동 회로(1111) 및 판독 회로(1112)에 제5 배선(WL)(1) 내지 WL(m) 및 제4 배선(S2)(1) 내지 S2(m)은 구동 회로(1113)에 각각 접속되어 있다.
도 10에 도시한 반도체 장치의 동작에 대하여 설명한다. 본 구성에서는 행마다의 기입 및 판독을 행한다.
제i행의 메모리셀(1100)(i, 1) 내지 (1100)(i, n)에 기입을 행하는 경우에는 제1 배선(SL) 전위 Vs를 0V, 제5 배선(WL)(i)을 0V, 제2 배선(BL)(1) 내지 BL(n)을 0V, 제4 배선(S2)(i)을 2V로 한다. 이때 트랜지스터(1161)는 온 상태로 된다. 제3 배선(S1)(1) 내지 S1(n)은 데이터 "1"을 기입하는 열은 2V, 데이터 "0"을 기입하는 열은 0V로 한다. 또한, 기입 종료 시에는 제3 배선(S1)(1) 내지 S1(n)의 전위를 변화시키기 전에 제4 배선(S2)(i)을 0V로 하여 트랜지스터(1161)을 오프 상태로 한다. 또한, 제5 배선(WL)(i) 이외의 제5 배선(WL)을 0V, 제4 배선(S2)(i) 이외의 제4 배선(S2)을 0V로 한다.
그 결과, 데이터 "1"의 기입을 행한 메모리셀의 트랜지스터(1164)의 게이트 전극에 접속되는 노드(이하, 노드 A)의 전위는 약 2V, 데이터 "0"의 기입을 행한 메모리셀의 노드 A의 전위는 약 0V가 된다. 또한, 비선택 메모리셀의 노드 A의 전위는 변함없다.
제i행의 메모리셀(1100)(i, 1) 내지 (1100)(i, n)의 판독을 행하는 경우에는 제1 배선(SL)의 전위 Vs를 0V, 제5 배선(WL)(i)을 2V, 제4 배선(S2)(i)을 0V, 제3 배선(S1)(1) 내지 S1(n)을 0V로 하고, 제2 배선(BL)(1) 내지 BL(n)에 접속되어 있는 판독 회로를 동작 상태로 한다. 판독 회로에서는 예를 들어, 메모리셀의 저항 상태의 차이로부터 데이터 "0", "1"을 판독할 수 있다. 또한, 제5 배선(WL)(i) 이외의 제5 배선(WL)을 0V, 제4 배선(S2)(i) 이외의 제4 배선(S2)을 0V로 한다. 또한, 기입 시의 제2 배선(BL)은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다. 판독 시의 제3 배선(S1)은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다.
또한, 데이터 "1"과 데이터 "0"은 편의상의 정의이며, 반대이어도 상관없다. 또한, 상술한 동작 전압은 일례이다. 동작 전압은 데이터 "0"의 경우에 트랜지스터(1164)가 오프 상태로 되고, 데이터 "1"의 경우에 트랜지스터(1164)가 온 상태로 되도록 또한 기입 시에 트랜지스터(1161)이 온 상태, 기입 시 이외에서는 오프 상태로 되도록 또한 판독 시에 트랜지스터(1163)이 온 상태로 되도록 선택하면 된다. 특히 2V 대신에 주변의 논리 회로의 전원 전위 VDD를 사용해도 된다.
본 실시 형태에 의해 산화물 반도체를 채널 영역에 사용한 트랜지스터와 접속하는 노드의 전위를 지극히 장시간에 걸쳐 유지하는 것이 가능하기 때문에 작은 소비 전력으로 정보의 기입, 유지, 판독이 가능한 기억 소자를 제조할 수 있다.
본 실시 형태에 나타내는 구성, 방법 등은 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 5)
본 실시 형태에서는 용량 소자를 갖는 메모리셀의 회로도의 일례를 도시한다. 도 11의 (A)에 도시하는 메모리셀(1170)은 제1 배선(SL), 제2 배선(BL), 제3 배선(S1), 제4 배선(S2)과, 제5 배선(WL)과, 트랜지스터(1171)(제1 트랜지스터)와, 트랜지스터(1172)(제2 트랜지스터)와, 용량 소자(1173)로 구성되어 있다. 트랜지스터(1171)는 산화물 반도체 이외의 재료를 채널 형성 영역에 사용하고 있고, 트랜지스터(1172)는 채널 형성 영역에 산화물 반도체를 사용하고 있다.
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(1172)는 실시 형태 1 및 실시 형태 2에 따라서 제조할 수 있다.
여기서, 트랜지스터(1171)의 게이트 전극과, 트랜지스터(1172)의 소스 전극 또는 드레인 전극 중 하나와, 용량 소자(1173)의 한쪽의 전극은 전기적으로 접속되어 있다. 또한, 제1 배선(SL)과, 트랜지스터(1171)의 소스 전극은 전기적으로 접속되고, 제2 배선(BL)과, 트랜지스터(1171)의 드레인 전극은 전기적으로 접속되고, 제3 배선(S1)과, 트랜지스터(1172)의 소스 전극 또는 드레인 전극 중 다른 하나는 전기적으로 접속되고, 제4 배선(S2)와, 트랜지스터(1172)의 게이트 전극은 전기적으로 접속되고, 제5 배선(WL)과, 용량 소자(1173)의 다른 쪽의 전극은 전기적으로 접속되어 있다.
이어서, 회로의 동작의 구체적인 예에 대하여 설명한다. 또한, 이하의 설명에서 예시하는 전위, 전압 등의 숫자는 적절히 변경해도 상관없다.
메모리셀(1170)에의 기입을 행하는 경우에는 제1 배선(SL)을 0V, 제5 배선(WL)을 0V, 제2 배선(BL)을 0V, 제4 배선(S2)을 2V로 한다. 데이터 "1"을 기입하는 경우에는 제3 배선(S1)을 2V, 데이터 "0"을 기입하는 경우에는 제3 배선(S1)을 0V로 한다. 이때, 트랜지스터(1172)는 온 상태로 된다. 또한, 기입 종료 시에는 제3 배선(S1)의 전위를 변화시키기 전에 제4 배선(S2)을 0V로 하여 트랜지스터(1172)를 오프 상태로 한다.
그 결과, 데이터 "1"의 기입 후에는 트랜지스터(1171)의 게이트 전극에 접속되는 노드(이하, 노드 A)의 전위가 약 2V, 데이터 "0"의 기입 후에는 노드 A의 전위가 약 0V가 된다.
메모리셀(1170)의 판독을 행하는 경우에는 제1 배선(SL)을 0V, 제5 배선(WL)을 2V, 제4 배선(S2)을 0V, 제3 배선(S1)을 0V로 하고, 제2 배선(BL)에 접속되어 있는 판독 회로를 동작 상태로 한다. 이때, 트랜지스터(1172)는 오프 상태로 된다.
제5 배선(WL)을 2V로 한 경우의 트랜지스터(1171)의 상태에 대하여 설명한다. 트랜지스터(1171)의 상태를 정하는 노드 A의 전위는 제5 배선(WL)-노드 A 간의 용량(C1)과, 트랜지스터(1171)의 게이트 전극-소스 전극 및 드레인 전극 사이의 용량(C2)에 의존한다.
또한, 판독 시의 제3 배선(S1)은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다. 데이터 "1"과 데이터 "0"은 편의상의 정의이며, 반대이어도 상관없다.
기입 시의 제3 배선(S1)의 전위는 기입 후에 트랜지스터(1172)가 오프 상태로 되고 또한 제5 배선(WL) 전위가 0V인 경우에 트랜지스터(1171)가 오프 상태인 범위에서 데이터 "0", "1"의 전위를 각각 선택하면 된다. 판독 시의 제5 배선(WL) 전위는 데이터 "0"의 경우에 트랜지스터(1171)가 오프 상태로 되고, 데이터 "1"의 경우에 트랜지스터(1171)가 온 상태로 되도록 선택하면 된다. 또한, 트랜지스터(1171)의 임계값 전압도 일례이다. 상술한 트랜지스터(1171)의 상태를 바꾸지 않는 범위이면 어떤 임계값 전압이어도 상관없다.
또한, 제1 게이트 전극, 및 제2 게이트 전극을 갖는 선택 트랜지스터와, 용량 소자를 갖는 메모리셀을 사용하는 NOR형의 반도체 기억 장치의 예에 대하여 도 11의 (B)를 사용하여 설명한다. 또한, 상기 선택 트랜지스터의 일례는 제1 게이트 전극 및 제2 게이트 전극을 갖는 점에서, 실시 형태 1에서 기재한 바와 같은 듀얼 게이트형 트랜지스터를 일례로서 들 수 있다.
도 11의 (B)에 도시하는 메모리셀 어레이는 i행(i는 3 이상의 자연수.) j열(j는 3 이상의 자연수.)로 매트릭스 형상으로 배열된 복수의 메모리셀(1180)과, i개의 워드선(WL)(워드선(WL_1 내지 WL_i))과, i개의 용량선(CL)(용량선(CL_1 내지 CL_i))과, i개의 게이트선(BGL)(게이트선(BGL_1 내지 BGL_i))과, j개의 비트선(BL)(비트선(BL_1 내지 BL_j))과, 소스선(SL)을 구비한다. 여기서, i 및 j는 편의상 3 이상의 자연수로 하고 있지만, 본 실시 형태에 나타내는 메모리셀 어레이의 행수 및 열수는 각각 3 이상에 한정되는 것은 아니다. 1줄 또는 1열의 메모리셀 어레이이어도 되고, 2줄 또는 2열의 메모리셀 어레이이어도 된다.
또한, 복수의 메모리셀(1180) 각각(메모리셀(1180)(M, N)(단, N은 1 이상 j 이하의 자연수, M은 1 이상 i 이하의 자연수.)라고도 함)은 트랜지스터(1181)(M, N)와, 용량 소자(1183)(M, N)와, 트랜지스터(1182)(M, N)를 구비한다.
또한, 반도체 기억 장치에 있어서, 용량 소자는 제1 용량 전극과, 제2 용량 전극과, 제1 용량 전극 및 제2 용량 전극에 중첩하는 유전체층으로 구성된다. 용량 소자는 제1 용량 전극 및 제2 용량 전극 사이에 인가되는 전압에 따라서 전하가 축적된다.
트랜지스터(1181)(M, N)은 ｎ채널형 트랜지스터이며, 소스 전극, 드레인 전극, 제1 게이트 전극, 및 제2 게이트 전극을 갖는다. 또한, 본 실시 형태의 반도체 기억 장치에 있어서, 반드시 트랜지스터(1181)을 ｎ채널형 트랜지스터로 하지 않아도 된다.
트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극 중 하나는 비트선(BL_N)에 접속되고, 트랜지스터(1181)(M, N)의 제1 게이트 전극은 워드선(WL_M)에 접속되고, 트랜지스터(1181)(M, N)의 제2 게이트 전극은 게이트선(BGL_M)에 접속된다. 트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극 중 하나가 비트선(BL_N)에 접속되는 구성으로 함으로써 메모리셀마다 선택적으로 데이터를 판독할 수 있다.
트랜지스터(1181)(M, N)은 메모리셀(1180)(M, N)에 있어서 선택 트랜지스터로서의 기능을 갖는다.
트랜지스터(1181)(M, N)로서는 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 사용할 수 있다.
트랜지스터(1182)(M, N)은 p 채널형 트랜지스터이다. 또한, 본 실시 형태의 반도체 기억 장치에 있어서, 반드시 트랜지스터(1182)를 p 채널형 트랜지스터로 하지 않아도 된다.
트랜지스터(1182)(M, N)의 소스 전극 및 드레인 전극 중 하나는 소스선(SL)에 접속되고, 트랜지스터(1182)(M, N)의 소스 전극 및 드레인 전극 중 다른 하나는 비트선(BL_N)에 접속되고, 트랜지스터(1182)(M, N)의 게이트 전극은 트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극 중 다른 하나에 접속된다.
트랜지스터(1182)(M, N)은 메모리셀(1180)(M, N)에 있어서, 출력 트랜지스터로서의 기능을 갖는다. 트랜지스터(1182)(M, N)로서는 예를 들어 단결정 실리콘을 채널 형성 영역에 사용하는 트랜지스터를 사용할 수 있다.
용량 소자(1183)(M, N)의 제1 용량 전극은 용량선(CL_M)에 접속되고, 용량 소자(1183)(M, N)의 제2 용량 전극은 트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극 중 다른 하나에 접속된다. 또한, 용량 소자(1183)(M, N)은 유지 용량으로서의 기능을 갖는다.
워드선(WL_1 내지 WL_i) 각각의 전압은 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다.
비트선(BL_1 내지 BL_j) 각각의 전압은 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다.
용량선(CL_1 내지 CL_i) 각각의 전압은 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다.
게이트선(BGL_1 내지 BGL_i) 각각의 전압은 예를 들어 게이트선 구동 회로를 사용하여 제어된다.
게이트선 구동 회로는 예를 들어 다이오드 및 제1 용량 전극이 다이오드의 애노드 및 게이트선(BGL)에 전기적으로 접속되는 용량 소자를 구비하는 회로로 구성된다.
트랜지스터(1181)의 제2 게이트 전극의 전압을 조정함으로써 트랜지스터(1181)의 임계값 전압을 조정할 수 있다. 따라서, 선택 트랜지스터로서 기능하는 트랜지스터(1181)의 임계값 전압을 조정하여, 오프 상태에 있어서의 트랜지스터(1181)의 소스 전극 및 드레인 전극 사이에 흐르는 전류를 최대한 작게 할 수 있다. 따라서, 기억 회로에 있어서의 데이터의 유지 기간을 길게 할 수 있다. 또한, 데이터의 기입 및 판독에 필요한 전압을 종래의 반도체 장치보다 낮게 할 수 있기 때문에 소비 전력을 저감할 수 있다.
본 실시 형태에 의해 산화물 반도체를 채널 영역에 사용한 트랜지스터에 접속하는 노드의 전위를 지극히 장시간에 걸쳐 유지하는 것이 가능하기 때문에 작은 소비 전력으로 정보의 기입, 유지, 판독이 가능한 기억 소자를 제조할 수 있다.
또한, 본 실시 형태는 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 6)
본 실시 형태에서는 실시 형태 1 또는 실시 형태 2에 나타내는 제조 방법으로 제조된 트랜지스터를 사용한 반도체 장치의 예에 대해서 도 12를 참조하여 설명한다.
도 12의 (A)에는 소위 DRAM(Dynamic Random Access Memory)에 상당하는 구성의 반도체 장치의 일례를 도시한다. 도 12의 (A)에 도시하는 메모리셀 어레이(1120)는 복수의 메모리셀(1130)이 매트릭스 형상으로 배열된 구성을 갖고 있다. 또한, 메모리셀 어레이(1120)는 m개의 제1 배선(BL), 및 n개의 제2 배선(WL)을 갖는다. 또한, 본 실시 형태에 있어서는, 제1 배선(BL)을 비트선(BL)이라고 칭하고, 제2 배선(WL)을 워드선(WL)이라고 칭한다.
메모리셀(1130)은 트랜지스터(1131)와, 용량 소자(1132)로 구성되어 있다. 트랜지스터(1131)의 게이트 전극은 제2 배선(WL)과 접속되어 있다. 또한, 트랜지스터(1131)의 소스 전극 또는 드레인 전극 중 하나는 제1 배선(BL)과 접속되어 있고, 트랜지스터(1131)의 소스 전극 또는 드레인 전극 중 다른 하나는 용량 소자(1132)의 전극의 한쪽과 접속되어 있다. 또한, 용량 소자(1132)의 전극의 다른 쪽은 용량선(CL)과 접속되고, 일정한 전위가 인가되고 있다. 트랜지스터(1131)에는 실시 형태 1 및 실시 형태 2에 나타내는 제조 방법으로 제조된 트랜지스터가 적용된다.
실시 형태 1 및 실시 형태 2에 나타내는 제조 방법으로 제조된 트랜지스터는 지극히 오프 전류가 작다는 특징을 갖는다. 이로 인해, 소위 DRAM으로서 인식되어 있는 도 12의 (A)에 도시하는 반도체 장치에 상기 트랜지스터를 적용하는 경우, 실질적인 불휘발성 메모리를 얻는 것이 가능하다.
도 12의 (B)에는 소위 SRAM(Static Random Access Memory)에 상당하는 구성의 반도체 장치의 일례를 도시한다. 도 12의 (B)에 도시하는 메모리셀 어레이(1140)는 복수의 메모리셀(1150)이 매트릭스 형상으로 배열된 구성으로 할 수 있다. 또한, 메모리셀 어레이(1140)는 제1 배선(BL), 제2 배선(BLB) 및 제3 배선(WL)을 각각 복수개 갖는다. 그리고, 소정의 위치가 전원 전위 VDD 및 접지 전위(GND)에 접속되어 있다.
메모리셀(1150)는 제1 트랜지스터(1151), 제2 트랜지스터(1152), 제3 트랜지스터(1153), 제4 트랜지스터(1154), 제5 트랜지스터(1155), 및 제6 트랜지스터(1156)를 갖고 있다. 제1 트랜지스터(1151)와 제2 트랜지스터(1152)는 선택 트랜지스터로서 기능한다. 또한, 제3 트랜지스터(1153)와 제4 트랜지스터(1154) 중 하나는 ｎ채널형 트랜지스터(여기서는, 제4 트랜지스터(1154))이며, 다른 하나는 p 채널형 트랜지스터(여기서는, 제3 트랜지스터(1153))이다. 즉, 제3 트랜지스터(1153)와 제4 트랜지스터(1154)에 의해 CMOS 회로가 구성되어 있다. 마찬가지로, 제5 트랜지스터(1155)과 제6 트랜지스터(1156)에 의해 CMOS 회로가 구성되어 있다.
제1 트랜지스터(1151), 제2 트랜지스터(1152), 제4 트랜지스터(1154), 제6 트랜지스터(1156)은 ｎ채널형 트랜지스터이며, 실시 형태 1 및 실시 형태 2에 있어서 나타낸 트랜지스터를 적용하면 된다. 제3 트랜지스터(1153)와 제5 트랜지스터(1155)는 p 채널형 트랜지스터이며, 산화물 반도체 이외의 재료를 채널 형성 영역에 사용하면 된다. 또한, 이에 한정하지 않고, 상기 제1 내지 제6 트랜지스터(1151) 내지 (1156) 중, p 채널형 트랜지스터에 실시 형태 1 또는 실시 형태 2의 트랜지스터를 적용해도 되고, ｎ채널형 트랜지스터에 산화물 반도체 이외의 재료를 채널 형성 영역에 사용한 트랜지스터를 적용해도 된다.
본 실시 형태에 나타내는 구성, 방법 등은 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 7)
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 적어도 일부에 사용하여 CPU(Central Processing Unit)을 구성할 수 있다.
도 13의 (A)는 CPU의 구체적인 구성을 도시하는 블록도이다. 도 13의 (A)에 도시하는 CPU는 기판(1190) 위에 연산 회로(ALU: Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)1198, 재기입 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 갖고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM I/F(1189)는 별개의 칩에 설치해도 된다. 물론, 도 13의 (A)에 도시하는 CPU는 그의 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그의 용도에 따라 다종다양한 구성을 갖고 있다.
Bus I/F(1198)을 개재하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어, 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)은 CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그의 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(1196)의 판독이나 기입을 행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호 CLK1을 바탕으로 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호 CLK2를 상기 각종 회로에 공급한다.
도 13의 (A)에 도시하는 CPU에서는 레지스터(1196)에 기억 소자가 설치되어 있다. 레지스터(1196)의 기억 소자에는 실시 형태 4 내지 실시 형태 6에 기재한 기억 소자 중의 어느 하나를 사용할 수 있다.
도 13의 (A)에 도시하는 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 기억 소자에 있어서, 위상 반전 소자에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 위상 반전 소자에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 기억 소자에의 전원 전압의 공급이 행해진다. 용량 소자에 있어서의 데이터의 유지가 선택되어 있는 경우, 용량 소자에의 데이터의 재기입이 행해지고, 레지스터(1196) 내의 기억 소자에의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 대해서는 도 13의 (B) 또는 도 13의 (C)에 도시한 바와 같이 기억 소자군과, 하이 레벨의 전원 전위 VDD 또는 로우 레벨의 전원 전위 VSS가 인가되어 있는 노드 사이에 스위칭 소자를 설치함으로써 행할 수 있다. 이하에 도 13의 (B) 및 도 13의 (C)의 회로의 설명을 행한다.
도 13의 (B) 및 도 13의 (C)에서는 기억 소자에의 전원 전위의 공급을 제어하는 스위칭 소자에 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 도시한다.
도 13의 (B)에 도시하는 기억 장치는 스위칭 소자(1141)와, 기억 소자(1142)를 복수 갖는 기억 소자군(1143)을 갖고 있다. 구체적으로, 각 기억 소자(1142)에는 실시 형태 4 내지 실시 형태 6에 기재한 기억 소자 중 어느 하나를 사용할 수 있다. 기억 소자군(1143)이 갖는 각 기억 소자(1142)에는 스위칭 소자(1141)를 개재하여 하이 레벨의 전원 전위 VDD가 공급되고 있다. 또한, 기억 소자군(1143)이 갖는 각 기억 소자(1142)에는 신호 IN의 전위와, 로우 레벨의 전원 전위 VSS의 전위가 인가되고 있다.
도 13의 (B)에서는 스위칭 소자(1141)로서 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터를 사용하고 있고, 상기 트랜지스터는 그의 게이트 전극에 인가되는 신호 SigA에 의해 스위칭이 제어된다.
또한, 도 13의 (B)에서는 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하고 있지만, 특별히 한정되지 않고 트랜지스터를 복수 가져도 된다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수 갖고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 되고, 직렬로 접속되어 있어도 되고, 직렬과 병렬이 조합되어서 접속되어 있어도 된다.
또한, 도 13의 (B)에서는 스위칭 소자(1141)에 의해 기억 소자군(1143)이 갖는 각 기억 소자(1142)에의, 하이 레벨의 전원 전위 VDD의 공급이 제어되고 있지만, 스위칭 소자(1141)에 의해 로우 레벨의 전원 전위 VSS의 공급이 제어되고 있어도 된다.
또한, 도 13의 (C)에는 기억 소자군(1143)이 갖는 각 기억 소자(1142)에 스위칭 소자(1141)를 개재하여 로우 레벨의 전원 전위 VSS가 공급되고 있는 기억 장치의 일례를 도시한다. 스위칭 소자(1141)에 의해 기억 소자군(1143)이 갖는 각 기억 소자(1142)에의 로우 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
기억 소자군과, 하이 레벨의 전원 전위 VDD 또는 로우 레벨의 전원 전위 VSS가 인가되고 있는 노드 사이에 스위칭 소자를 설치하고, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에 있어서도 데이터를 유지하는 것이 가능하여, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들어, 퍼스널 컴퓨터의 유저가 키보드 등의 입력 장치에의 정보의 입력을 정지하고 있는 동안에도 CPU의 동작을 정지할 수 있고, 그에 의해 소비 전력을 저감할 수 있다.
여기에서는 CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field ProgrammableGate Array) 등의 LSI에도 응용가능하다.
또한, 본 실시 형태는 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 8)
본 실시 형태에서는 실시 형태 1 및 실시 형태 2의 제조 공정에 의해 제조된 트랜지스터를, 화소부, 나아가 구동 회로에 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제조할 수 있다. 또한, 상기 트랜지스터를 사용한 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체 형성하여 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)가 있다. 또한, 전자 잉크 등 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체 소자도 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그의 범주에 포함하고 있고, 구체적으로는 유기 EL(Electro Luminescence), 무기 EL 등이 있다.
또한, 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등이 실장된 상태에 있는 모듈을 포함한다. 또한, 상기 표시 장치를 제조하는 과정에 있어서, 표시 소자를 형성하기 전의 일 형태에 상당하는 기판(소자 기판)에 관련하여, 상기 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 구체적인 소자 기판으로서는 표시 소자의 화소 전극만이 형성된 상태의 것이나, 화소 전극이 될 도전막을 형성한 후이며, 에칭하여 화소 전극을 형성하기 전의 상태의 것 등 모든 형태가 적합한다.
또한, 본 명세서 중에서의 표시 장치란 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 설치된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
여기서, 반도체 장치의 일 형태에 상당하는 액정 표시 장치에 대하여 설명한다.
우선, 도 14의 (A)는 액티브 매트릭스 표시의 액정 표시 장치(4000)의 구성을 도시하는 블록도이다. 도 14의 (A)에 있어서, 액정 표시 장치(4000)는 화소부(4002)를 포함하는 액정 표시 패널과, 신호선 구동 회로(4003), 주사선 구동 회로(4004)와, 백라이트(4100)를 포함한다. 또한, 도 14의 (A)에는 기재되어 있지 않지만, 액정 표시 장치(4000)의 구성으로서 백라이트 제어 회로, 화상 처리 회로(화상 엔진), 전원 회로 및 보호 회로 등 액정 표시 장치를 동작시키기 위하여 필요한 회로를 포함하여도 된다. 또한, 신호선 구동 회로(4003), 주사선 구동 회로(4004), 백라이트 제어 회로, 화상 처리 회로 및 전원 회로는 논리 회로부와, 스위치부 또는 버퍼부로 크게 구별된다. 또한, 상기한 회로의 일부 또는 전부를 IC 등의 반도체 장치에서 실장해도 된다.
액정 표시 패널에 포함되는 화소부(4002)는 매트릭스 형상으로 배치된 복수의 화소(4200)를 갖는다. 주사선 구동 회로(4004)는 화소(4200)를 구동하기 위한 회로이며, 펄스 신호인 복수의 표시 선택 신호를 출력하는 기능을 갖는다. 또한, 신호선 구동 회로(4003)는 입력된 화상 신호를 바탕으로 전기 신호(전위)를 생성하고, 상기 전기 신호를 후술하는 신호선에 입력하는 기능을 갖는다.
도 14의 (B)에 액정 표시 장치(4000)의 화소부(4002)에 있어서의 회로도를 도시한다. 액정 표시 장치(4000)는 액티브 매트릭스형으로 한다. 화소부(4002)는 신호선(SL_1 내지 SL_a)(a는 자연수.), 주사선(GL_1 내지 GL_b)(b은 자연수.) 및 복수의 화소(4200)를 갖는다. 화소(4200)는 트랜지스터(4010)와, 용량 소자(4120)와, 액정 소자(4110)를 포함한다. 또한, 화소부(4002)는 용량 소자(4120)를 설치하지 않는 구성으로 해도 된다. 또한, 간단히 신호선 또는 주사선을 가리킬 경우에는 신호선(SL) 또는 주사선(GL)이라고 기재한다.
트랜지스터(4010)는 실시 형태 1 또는 실시 형태 2에서 설명한 제조 방법으로 제조된 트랜지스터이며, 상기 트랜지스터를 사용함으로써 소비 전력이 작고, 전기 특성이 양호 또한 신뢰성이 높은 액정 표시 장치를 얻을 수 있다.
주사선(GL)은 트랜지스터(4010)의 게이트 전극과 접속하고, 신호선(SL)은 트랜지스터(4010)의 소스 전극과 접속하고, 트랜지스터(4010)의 드레인 전극은 용량 소자(4120)의 한쪽의 용량 전극 및 액정 소자(4110)의 한쪽의 화소 전극과 접속한다. 용량 소자(4120)의 다른 쪽의 용량 전극 및 액정 소자(4110)의 다른 쪽의 화소 전극(대향 전극이라고도 함)은 공통 전극과 접속한다. 또한, 공통 전극은 주사선(GL)과 동일한 재료로 함으로써 주사선(GL)을 형성하는 공정 시에 형성할 수 있다.
또한, 신호선(SL)은 신호선 구동 회로(4003)와 접속된다. 주사선(GL)은 주사선 구동 회로(4004)와 접속된다. 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)는 실시 형태 1 및 실시 형태 2에서 설명한 제조 방법으로 제조되는 트랜지스터를 포함하여도 된다.
또한, 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)는 화소부(4002)가 형성되는 기판에 형성할 수 있다. 또한, 신호선 구동 회로(4003) 및 주사선 구동 회로(4004) 중 어느 하나 또는 둘다를 별도 준비된 기판 위에 형성하고, COG(ChipOn Glass) 방식, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 사용하여 접속해도 된다.
또한, 정전기 등에 의해 트랜지스터(4010)가 파괴되는 것을 방지하기 위해서 화소부(4002)에 보호 회로를 설치하는 것이 바람직하다. 상기 보호 회로는 비선형 소자를 사용하는 구성으로 하면 된다.
주사선(GL)에 트랜지스터(4010)의 임계값 전압 이상이 되도록 전위를 인가하면 신호선(SL)로부터 입력된 전기 신호가 트랜지스터(4010)의 드레인 전류가 되고, 용량 소자(4120)에 전하가 축적된다. 1열분의 충전 후, 상기 1열에 있는 트랜지스터(4010)는 오프 상태로 되고, 소스선(SL)로부터 전기 신호가 입력되지 않게 되는데, 용량 소자(4120)에 축적된 전하에 의해 입력된 화상 신호를 표시하기 위하여 필요한 전압을 유지할 수 있다. 그 후, 다음 열의 용량 소자(4120)의 충전으로 옮겨진다. 이와 같이 하여 1열 내지 a열의 충전을 행한다.
또한, 트랜지스터(4010)는 오프 전류가 지극히 작은 트랜지스터이기 때문에 용량 소자(4120)에 유지된 전하가 빠지기 어려워, 용량 소자(4120)의 용량을 작게 하는 것이 가능하게 되기 때문에 충전에 필요한 소비 전력을 저감할 수 있다. 예를 들어, 각 화소(4200)에 있어서의 액정 용량에 대하여 1/3 이하 또는 1/5 이하의 용량의 크기를 갖는 유지 용량(4120)을 설치하면 충분하다.
또한, 용량 소자(4120)에 유지된 전하는 빠지기 어렵기 때문에 입력된 화상 신호를 표시하기 위하여 필요한 전압을 유지하는 기간을 길게 할 수 있다. 이에 의해 움직임이 적은 화상(정지 화상을 포함함)에서는 표시의 재기입 주파수를 저감할 수 있고, 새로운 소비 전력의 저감이 가능하게 된다.
이어서, 화소부(4002)를 포함하는 액정 표시 패널의 외관 및 단면에 대해서 도 15를 사용하여 설명한다. 여기에서의 액정 표시 패널은 화소부(4002) 이외에 주사선 구동 회로(4004)를 포함하는 것으로 하여 설명한다. 도 15의 (A1), (A2)는 상기 액정 표시 패널의 상면도이며, 도 15의 (B)은 도 15의 (A1), (A2)의 일점쇄선 M-N간에 있어서의 단면도에 상당한다.
도 15의 (A1), (A2)로부터 액정 표시 패널은 제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여 밀봉재(4005)가 설치되어 있다. 또한 화소부(4002)와, 주사선 구동 회로(4004) 위에 제2 기판(4006)이 설치되어 있다. 또한, 제1 기판(4001) 위의 밀봉재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에 별도 준비된 기판 위에 단결정 반도체층 또는 다결정 반도체층에서 형성된 신호선 구동 회로(4003)이 실장되어 있다.
또한, 별도 형성한 신호선 구동 회로(4003)의 접속 방법은 특별히 한정되는 것은 아니라, 도 15의 (A1)은 COG 방식에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 15의 (A2)는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동 회로(4004)는 트랜지스터를 복수 갖고 있으며, 도 15의 (B)에서는 화소부(4002)에 포함되는 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)가 액정 표시 패널에 포함되어 있는 일례를 나타내고 있다.
도 15의 (B)로부터 액정 표시 패널은 제1 기판(4001) 위에 형성된 트랜지스터(4010, 4011), 용량 소자(4120) 및 액정 소자(4110)가 제1 기판(4001), 제2 기판(4006)과, 밀봉재(4005)를 개재하여 밀봉되어 있다. 그리고, 트랜지스터(4010, 4011) 위에는 절연막(4021)이 설치되어 있다.
트랜지스터(4010) 및 트랜지스터(4011)는 실시 형태 1 또는 실시 형태 2에 나타낸 제조 방법에 의해 제조되는 트랜지스터를 적용할 수 있다.
액정 소자(4110)가 갖는 화소 전극(4030)은 용량 소자(4120)를 구성하는 용량 전극(4121)과 전기적으로 접속되어 있다. 그리고 액정 소자(4110)의 대향 전극(4031)은 제2 기판(4006)에 형성되어 있다. 화소 전극(4030)과 대향 전극(4031)과 액정층(4008)이 중첩되어 있는 부분이 액정 소자(4110)에 상당한다. 또한, 화소 전극(4030), 대향 전극(4031)에는 각각 배향막으로서 기능하는 절연막(4032, 4033)이 설치되고, 절연막(4032, 4033)을 개재하여 액정층(4008)을 협지하고 있다.
액정층(4008)로서는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다.
화소 전극(4030) 및 대향 전극(4031)은 투광성을 갖는 도전성 재료를 사용하여 형성하면 된다. 투광성을 갖는 도전성 재료로서는 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물, 인듐아연산화물, 또는 산화실리콘을 첨가한 인듐주석산화물 등이 있다. 또한, 화소 전극(4030) 및 대향 전극(4031)은 도전성 고분자(도전성 중합체라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수도 있다. 또한, 액정 표시 패널에 있어서, 적어도 시인측의 전극이 될 대향 전극(4031)은 투광성을 갖는 도전 재료에 의해 형성할 필요가 있는데, 대향 전극(4031)은 투광성을 갖는 도전성 재료 및 도전성 고분자(도전성 중합체라고도 함)을 포함하는 도전성 조성물 이외에, 티타늄, 몰리브덴, 알루미늄, 구리, 텅스텐 또는 탄탈 등의 금속막, 또는 상기 금속막으로 이루어지는 합금 또는 적층체를 사용할 수 있다. 또한, 화소 전극(4030) 및 대향 전극(4031)의 형성에는 스퍼터링법, 분자선 애피택시법, 원자층 퇴적법, 펄스 레이저 증착법 또는 진공 증착법을 사용할 수 있다.
또한, 제1 기판(4001), 제2 기판(4006)로서는 실시 형태 1 및 실시 형태 2에서 설명한 기판(101)에 적용할 수 있는 것을 적절히 선택하면 된다.
또한 갭 유지 부재(4035)은 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 화소 전극(4030)과 대향 전극(4031) 사이의 거리(셀 갭)을 제어하기 위하여 설치되어 있다. 또한 구 형상의 스페이서를 사용하고 있어도 된다. 또한, 대향 전극(4031)은 트랜지스터(4010)와 동일 기판 위에 설치되는 공통 전극과 전기적으로 접속된다. 대향 전극(4031)과 상기 공통 전극에 공통 접속부를 설치하고, 제1 기판(4001)과 제2 기판(4006) 사이에 배치되는 도전성 입자를 개재하여 대향 전극(4031)과 상기 공통 전극을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 밀봉재(4005)에 함유시킨다.
또한, 본 실시 형태에 나타내는 액정 표시 패널은 투과형 액정 표시 장치 이외에, 반사형 액정 표시 장치에서도 반투과형 액정 표시 장치에서도 적용할 수 있다.
또한, 본 실시 형태에 나타내는 액정 표시 패널은 트랜지스터의 표면 요철을 저감하기 위해서 및 트랜지스터의 신뢰성을 향상시키기 위해서, 화소부(4002) 및 주사선 구동 회로(4004)에 포함되는 트랜지스터(4010), 트랜지스터(4011)을 평탄화 절연막으로서 기능하는 절연막(4021)로 덮는 구성으로 되어 있다.
평탄화 절연막으로서 기능하는 절연막(4021)으로서는 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 글라스), BPSG(인 붕소 글라스) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써 절연막(4021)을 형성해도 된다.
또한 실록산계 수지란 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용해도 된다. 또한, 유기기는 플루오로기를 갖고 있어도 된다.
절연막(4021)의 형성법은 특별히 한정되지 않고 그의 재료에 따라 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
또한, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 인가되는 전기 신호(전위)는 FPC(4018)로부터 공급되고 있다.
접속 단자 전극(4015)이 액정 소자(4110)가 갖는 화소 전극(4030)과 동일한 도전막으로 형성되고, 단자 전극(4016)은 트랜지스터(4010, 4011)의 소스 전극 및 드레인 전극과 동일한 도전막으로 형성되어 있다.
접속 단자 전극(4015)은 FPC(4018)가 갖는 단자와, 이방성 도전막(4019)을 개재하여 전기적으로 접속되어 있다.
이어서, 본 실시 형태에 나타내는 액정 표시 패널을 사용한 액정 표시 장치(4000)의 대표적인 구동 방법에 대해서 몇가지의 동작 모드를 예로 들어 설명한다. 액정 표시 장치(4000)에는 액정의 구동 방법에 의해 기판에 대하여 직교로 전압을 인가하는 종전계 방식, 기판에 대하여 평행하게 전압을 인가하는 횡전계 방식이 있다.
우선, 도 16의 (A1) 및 (A2)에 TN 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 도시한다.
대향하도록 배치된 제1 기판(4001) 및 제2 기판(4006)에 액정 소자(4110)가 협지되고 있다. 또한, 제1 기판(4001)측에 제1 편광판(4103)이 형성되고, 제2 기판(4006)측에 제2 편광판(4104)이 형성되어 있다. 제1 편광판(4103)의 흡수축과, 제2 편광판(4104)의 흡수축은 크로스니콜의 상태에서 배치되어 있다.
또한, 도시하지 않지만, 백라이트 등은 제1 편광판(4103)의 외측에 배치된다. 제1 기판(4001), 및 제2 기판(4006) 위에는 각각 화소 전극(4030), 대향 전극(4031)이 설치되어 있다. 그리고, 백라이트와 반대측, 즉 시인측의 전극인 대향 전극(4031)은 투광성을 갖는 도전 재료로 형성한다.
이와 같은 구성을 갖는 액정 표시 장치(4000)에 있어서, 노멀리 화이트 모드의 경우, 화소 전극(4030) 및 대향 전극(4031) 간에 전압이 인가(종전계 방식이라고 칭함)되면, 도 16의 (A1)에 도시한 바와 같이 액정 분자(4105)는 세로로 배열한 상태가 된다. 그렇게 하면, 백라이트로부터의 광은 제2 편광판(4104)의 외측에 도달할 수 없어 흑색 표시가 된다.
그리고 도 16의 (A2)에 도시한 바와 같이 화소 전극(4030) 및 대향 전극(4031) 간에 전압이 인가되어 있지 않을 때는, 액정 분자(4105)는 가로로 배열하여, 평면 내에서 비틀어져 있는 상태로 된다. 그 결과, 백라이트로부터의 광은 제2 편광판(4104)의 외측에 도달할 수 있어 백색 표시가 된다. 또한, 화소 전극(4030) 및 대향 전극(4031) 간에 인가하는 전압을 조절함으로써 계조를 표현할 수 있다. 이와 같이 하여 소정의 영상 표시가 행해진다.
TN 모드에 사용되는 액정 재료는 공지된 것을 사용하면 된다.
도 16의 (B1) 및 (B2)에 VA 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 도시한다. VA 모드는 무전계 시에 액정 분자(4105)가 기판에 수직으로 되도록 배향되어 있는 모드이다.
도 16의 (A1) 및 (A2)와 마찬가지로, 제1 기판(4001), 및 제2 기판(4006) 위에는 각각 화소 전극(4030), 대향 전극(4031)이 설치되어 있다. 그리고, 백라이트와 반대측, 즉 시인측의 전극인 대향 전극(4031)은 투광성을 갖는 도전 재료로 형성한다. 그리고 제1 기판(4001)측에는 제1 편광판(4103)이 형성되고, 제2 기판(4006)측에 제2 편광판(4104)이 형성되어 있다. 또한, 제1 편광판(4103)의 흡수축과, 제2 편광판(4104)의 흡수축은 크로스니콜의 상태에서 배치되어 있다.
이와 같은 구성을 갖는 액정 표시 장치(4000)에 있어서, 화소 전극(4030) 및 대향 전극(4031) 간에 전압이 인가되면(종전계 방식) 도 16의 (B1)에 도시한 바와 같이 액정 분자(4105)는 가로로 배열한 상태로 된다. 그렇게 하면, 백라이트로부터의 광은 제2 편광판(4104)의 외측에 도달할 수 있어 백색 표시가 된다.
그리고 도 16의 (B2)에 도시한 바와 같이 화소 전극(4030) 및 대향 전극(4031) 간에 전압이 인가되어 있지 않을 때는, 액정 분자(4105)는 세로로 배열한 상태로 된다. 그 결과, 제1 편광판(4103)에 의해 편광된 백라이트로부터의 광은 액정 분자(4105)의 복굴절의 영향을 받지 않고 셀 내를 통과한다. 그렇게 하면, 편광된 백라이트로부터의 광은 제2 편광판(4104)의 외측에 도달할 수 없어 흑색 표시가 된다. 또한, 화소 전극(4030) 및 대향 전극(4031) 간에 인가하는 전압을 조절함으로써 계조를 표현할 수 있다. 이와 같이 하여 소정의 영상 표시가 행해진다.
도 16의 (C1) 및 (C2)에 MVA 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 도시한다. MVA 모드는 하나의 화소를 복수로 분할하고, 각각의 부분에 있어서의 액정 분자(4105)의 배향 방향을 상이하도록 하고, 시야각 의존성을 서로 보상하는 방법이다. 도 16의 (C1)에 도시한 바와 같이 MVA 모드에서는 화소 전극(4030) 및 대향 전극(4031) 위에 배향 제어용으로 단면 형상이 삼각인 돌기물(4158 및 4159)이 설치되어 있다. 또한, 다른 구성은 VA 모드와 동등하다.
화소 전극(4030) 및 대향 전극(4031) 간에 전압이 인가되면(종전계 방식) 도 16의 (C1)에 도시한 바와 같이 액정 분자(4105)는 삼각의 돌기물(4158 및 4159)의 면에 대하여 액정 분자(4105)의 장축이 대략 수직으로 되도록 배향한다. 그렇게 하면, 백라이트로부터의 광은 제2 편광판(4104)의 외측에 도달할 수 있어 백색 표시가 된다.
그리고 도 16의 (C2)에 도시한 바와 같이 화소 전극(4030) 및 대향 전극(4031) 간에 전압이 인가되어 있지 않을 때는, 액정 분자(4105)는 세로로 배열한 상태로 된다. 그 결과, 백라이트로부터의 광은 제2 편광판(4104)의 외측에 도달할 수 없어 흑색 표시가 된다. 또한, 화소 전극(4030) 및 대향 전극(4031) 간에 인가하는 전압을 조절함으로써 계조를 표현할 수 있다. 이와 같이 하여 소정의 영상 표시가 행해진다.
MVA 모드의 다른 예를 상면도 및 단면도를 도 19에 도시하였다. 도 19의 (A)에 있어서, 화소 전극은 연속하여 굴곡된 패턴(지그재그 형상)으로 형성되어 있고, 화소 전극(4030a), 화소 전극(4030b), 화소 전극(4030c)이 되어 있다. 도 19의 (B)에서 도시한 바와 같이 화소 전극(4030a, 4030b, 4030c) 위에 배향막인 절연막(4032)이 형성되어 있다. 대향 전극(4031)에는 삼각의 돌기물(4158)이 화소 전극(4030b)과 중첩하게 형성되어 있다. 또한, 대향 전극(4031) 및 삼각의 돌기물(4158) 위에는 배향막인 절연막(4033)이 형성되어 있다.
도 17의 (A1) 및 (A2)에 OCB 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 도시한다. OCB 모드는 액정층 내에서 액정 분자(4105)의 배열이 광학적으로 보상 상태를 형성하고 있고, 이것은 벤드 배향이라고 불린다.
도 16과 마찬가지로, 제1 기판(4001), 및 제2 기판(4006) 위에는 각각 화소 전극(4030), 대향 전극(4031)이 설치되어 있다. 그리고, 백라이트와 반대측, 즉 시인측의 전극인 대향 전극(4031)은 투광성을 갖도록 형성한다. 그리고 제1 기판(4001)측에는 제1 편광판(4103)이 형성되고, 제2 기판(4006)측에 제2 편광판(4104)이 형성되어 있다. 또한, 제1 편광판(4103)의 흡수축과, 제2 편광판(4104)의 흡수축은 크로스니콜의 상태에서 배치되어 있다.
이와 같은 구성을 갖는 액정 표시 장치에 있어서, 화소 전극(4030) 및 대향 전극(4031)에 일정한 전압이 인가되면(종전계 방식) 도 17의 (A1)에 도시한 바와 같이 흑색 표시가 행해진다. 이때 액정 분자(4105)는 세로로 배열한 상태로 되어 있고, 백라이트로부터의 광은 제2 편광판(4104)의 외측에 도달할 수 없어 흑색 표시가 된다.
그리고 도 17의 (A2)에 도시한 바와 같이 화소 전극(4030) 및 대향 전극(4031) 간에 전압이 인가되지 않으면, 액정 분자(4105)는 벤드 배향의 상태로 된다. 그 결과, 백라이트로부터의 광은 제2 편광판(4104)의 외측에 도달할 수 있어 백색 표시가 된다. 또한, 화소 전극(4030) 및 대향 전극(4031) 간에 인가하는 전압을 조절함으로써 계조를 표현할 수 있다. 이와 같이 하여 소정의 영상 표시가 행해진다.
이러한 OCB 모드에서는 액정층 내에서 액정 분자(4105)의 배열에 의해 시야각 의존성을 보상할 수 있다. 또한, 한 쌍이 적층된 편광자를 포함하는 층에 의해 콘트라스트비를 높일 수 있다.
도 17의 (B1) 및 (B2)에 FLC 모드 및 AFLC 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 도시한다.
도 16과 마찬가지로, 제1 기판(4001), 및 제2 기판(4006) 위에는 각각 화소 전극(4030), 대향 전극(4031)이 설치되어 있다. 그리고, 백라이트와 반대측, 즉 시인측의 전극인 대향 전극(4031)은 투광성을 갖는 도전 재료로 형성한다. 그리고 제1 기판(4001)측에는 제1 편광판(4103)이 형성되고, 제2 기판(4006)측에 제2 편광판(4104)이 형성되어 있다. 또한, 제1 편광판(4103)의 흡수축과, 제2 편광판(4104)의 흡수축은 크로스니콜의 상태에서 배치되어 있다.
이와 같은 구성을 갖는 액정 표시 장치(4000)에 있어서, 화소 전극(4030) 및 대향 전극(4031)에 전압이 인가(종전계 방식이라고 칭함)되면, 액정 분자(4105)는 러빙 방향으로부터 어긋난 방향에서 가로로 배열되어 있는 상태로 된다. 그 결과, 백라이트로부터의 광은 제2 편광판(4104)의 외측에 도달할 수 있어 백색 표시가 된다.
그리고 도 17의 (B2)에 도시한 바와 같이 화소 전극(4030) 및 대향 전극(4031) 간에 전압이 인가되어 있지 않을 때는, 액정 분자(4105)는 러빙 방향을 따라서 가로로 배열한 상태로 된다. 그렇게 하면, 백라이트로부터의 광은 제2 편광판(4104)의 외측에 도달할 수 없어 흑색 표시가 된다. 또한, 화소 전극(4030) 및 대향 전극(4031) 간에 인가하는 전압을 조절함으로써 계조를 표현할 수 있다. 이와 같이 하여 소정의 영상 표시가 행해진다.
FLC 모드 및 AFLC 모드에 사용되는 액정 재료는 공지된 것을 사용하면 된다.
도 18의 (A1) 및 (A2)에 IPS 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 도시한다. IPS 모드는 한쪽의 기판측에만 설치한 전극의 횡전계에 의해 액정 분자(4105)을 기판에 대하여 평면 내에서 회전시키는 모드이다.
IPS 모드는 한쪽의 기판에 설치된 한 쌍의 전극에 의해 액정을 제어하는 것을 특징으로 한다. 그로 인해, 제1 기판(4001) 위에 한 쌍의 전극(4150) 및 전극(4151)이 설치되어 있다. 한 쌍의 전극(4150), 전극(4151)은 각각 투광성을 가지면 된다. 그리고 제1 기판(4001)측에는 제1 편광판(4103)이 형성되고, 제2 기판(4006)측에 제2 편광판(4104)이 형성되어 있다. 또한, 제1 편광판(4103)의 흡수축과, 제2 편광판(4104)의 흡수축은 크로스니콜의 상태에서 배치되어 있다.
한 쌍의 전극(4150) 및 전극(4151)은 화소 전극(4030) 및 대향 전극(4031)과 마찬가지로 투광성을 갖는 도전 재료에 의해 형성할 수 있다. 또한, 투광성을 갖는 도전 재료 이외에 티타늄, 몰리브덴, 알루미늄, 구리, 텅스텐 또는 탄탈 등의 금속막, 또는 상기 금속막으로 이루어지는 합금 또는 적층체를 사용할 수 있다.
이와 같은 구성을 갖는 액정 표시 장치에 있어서, 한 쌍의 전극(4150) 및 전극(4151)에 전압이 인가되면, 도 18의 (A1)에 도시한 바와 같이 액정 분자(4105)는 러빙 방향으로부터 어긋난 전기력선을 따라 배향한다. 그렇게 하면, 백라이트로부터의 광은 제2 편광판(4104)의 외측에 도달할 수 있어 백색 표시가 된다.
그리고 도 18의 (A2)에 도시한 바와 같이 한 쌍의 전극(4150) 및 전극(4151) 간에 전압이 인가되어 있지 않을 때, 액정 분자(4105)는 러빙 방향을 따라서 가로로 배열한 상태로 된다. 그 결과, 백라이트로부터의 광은 제2 편광판(4104)의 외측에 도달할 수 없어 흑색 표시가 된다. 또한, 한 쌍의 전극(4150) 및 전극(4151) 간에 인가하는 전압을 조절함으로써 계조를 표현할 수 있다. 이와 같이 하여 소정의 영상 표시가 행해진다.
IPS 모드에서 사용할 수 있는 한 쌍의 전극(4150) 및 전극(4151)의 예를 도 20에 도시하였다. 도 20의 (A) 내지 의 (C)의 상면도에 도시한 바와 같이 한 쌍의 전극(4150) 및 전극(4151)이 서로 다르게 되도록 형성되어 있고, 도 20의 (A)에서는 전극(4150a) 및 전극(4151a)은 굴곡을 갖는 물결 형상 형상이며, 도 20의 (B)에서는 전극(4150b) 및 전극(4151b)은 빗살 모양, 또한 전극(4150b) 및 전극(4151b)의 일부가 중첩되어 있는 형상이며, 도 20의 (C)에서는 전극(4150c) 및 전극(4151c)은 빗살 모양이며, 또한 전극(4150c) 및 전극(4151c)이 맞물리는 형상이다.
도 18의 (B1) 및 (B2)에 FFS 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 도시한다. FFS 모드는 IPS 모드와 같은 횡전계 방식인데, 도 18의 (B1) 및 (B2)에 도시한 바와 같이 전극(4150) 위에 절연막(4152)을 개재하여 전극(4151)이 형성되는 구조이다. 즉, 전극(4150)과 전극(4151)은 절연막(4152)을 개재하여 쌍을 이루고 있다. 절연막(4152)은 도 15의 (B)의 배향막으로서 기능하는 절연막(4032)에 상당한다.
전극(4150) 및 전극(4151)은 각각 투광성을 가지면 된다. 그리고 제1 기판(4001)측에는 제1 편광판(4103)이 형성되고, 제2 기판(4006)측에 제2 편광판(4104)이 형성되어 있다. 또한, 제1 편광판(4103)의 흡수축과, 제2 편광판(4104)의 흡수축은 크로스니콜의 상태에서 배치되어 있다.
이와 같은 구성을 갖는 액정 표시 장치에 있어서, 전극(4150) 및 전극(4151)에 전압이 인가되면, 도 18의 (B1)에 도시한 바와 같이 액정 분자(4105)는 러빙 방향으로부터 어긋난 전기력선을 따라 배향한다. 그렇게 하면, 백라이트로부터의 광은 제2 편광판(4104)을 통과할 수 있어 백색 표시가 된다.
그리고, 도 18의 (B2)에 도시한 바와 같이 전극(4150) 및 전극(4151) 간에 전압이 인가되어 있지 않을 때, 액정 분자(4105)는 러빙 방향을 따라서 가로로 배열한 상태로 된다. 그 결과, 백라이트로부터의 광은 제2 편광판(4104)의 외측에 도달할 수 없어 흑색 표시가 된다. 또한, 전극(4150) 및 전극(4151) 간에 인가하는 전압을 조절함으로써 계조를 표현할 수 있다. 이와 같이 하여 소정의 영상 표시가 행해진다.
FFS 모드에서 사용할 수 있는 전극(4150) 및 (4151)의 예를 도 21에 도시하였다. 도 21의 (A) 내지 도 21의 (C)의 상면도에 도시한 바와 같이 전극(4150) 위에 여러가지 패턴으로 형성된 전극(4151)이 형성되어 있고, 도 21의 (A)에서는 전극(4150a) 위의 전극(4151a)은 굴곡된 형상이며, 도 21의 (B)에서는 전극(4150b) 위의 전극(4151b)은 빗살 모양, 또한 전극(4150b) 및 전극(4151b)이 맞물리는 형상이며, 도 21의 (C)에서는 전극(4150c) 위의 전극(4151c)은 빗살 모양의 형상이다.
IPS 모드 및 FFS 모드에 사용되는 액정 재료는 공지된 것을 사용하면 된다. 또한, IPS 모드 및 FFS 모드에 사용되는 액정 재료는 블루상을 나타내는 액정을 사용해도 된다. 블루상을 나타내는 액정 재료를 사용함으로써 배향막을 사용하지 않고 액정 표시 패널을 제조할 수 있다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서 밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해서 5 중량％ 이상의 키랄제를 혼합시킨 액정 조성물을 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 본 실시 형태에서 설명한 액정 표시 패널에는 구동 방법으로서 상기 동작 모드 이외에도, PVA 모드, ASM 모드, TBA 모드 등의 동작 모드를 적용하는 것이 가능하다.
이상 설명한 동작 모드에서, 컬러 필터를 설치함으로써 풀컬러 표시를 행할 수 있다. 컬러 필터는 제1 기판(4001)측, 또는 제2 기판(4006)측 중의 어느 쪽에 설치할 수도 있다.
또한, 백라이트로서 복수의 발광 다이오드(LED)을 사용하고, 시간 분할 표시 방식(필드 시퀀셜 구동 방식)을 행하는 것도 가능하다. 필드 시퀀셜 구동 방식을 적용함으로써 컬러 필터를 이용하지 않고 컬러 표시를 행할 수 있다.
또한, 본 발명의 일 형태는 액정 소자(4110) 대신에 발광 소자로 화소를 구성한 표시 장치로 할 수도 있다. 상기 발광 소자는, 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그의 범주에 포함하고 있고, 구체적으로는 유기 EL(Electro Luminescence) 소자, 무기 EL 소자가 있다. 또한, 어느 EL 소자에서도 액정 소자(4110) 대신에 화소를 구성할 수 있다.
예를 들어, 유기 EL 소자는 적어도 한 쌍의 전극 사이에 발광하는 유기 화합물층이 끼워져 있었던 소자이며, 상기 유기 화합물층은 통상 적층 구조로 되어 있다. 일례로서는 한 쌍의 전극 사이(화소 전극과 대향 전극 사이)에 정공 주입층/정공 수송층/발광층/전자 수송층, 또는 정공 주입층/정공 수송층/발광층/전자 수송층/전자 주입층을 적층한 구조이다. 또한, 발광층에 대하여 형광성 색소 등을 도핑해도 된다. EL 소자가 갖는 각 층은 저분자계의 재료를 사용하여 형성해도 되고, 고분자계의 재료를 사용하여 형성해도 된다.
또한, 액정 소자(4110)을 사용한 액티브 매트릭스형의 표시 장치는 1 화소에 있어서 1개의 트랜지스터에서 액정 소자(4110)을 제어하면 되지만, 발광 소자로 화소를 구성하는 경우, 1 화소에 있어서 트랜지스터를 2개 이상 사용하여 발광 소자에 흐르는 전류를 엄밀하게 제어하는 것이 바람직하다. 또한, 상기 트랜지스터는 실시 형태 1 또는 실시 형태 2에서 설명한 제조 방법으로 제조되는 트랜지스터를 사용할 수 있다.
이상과 같이, 본 발명의 일 형태인 제조 방법으로 제조된 트랜지스터 갖는 액정 표시 패널을 사용함으로써 표시 품위가 높고, 또한 신뢰성이 높고, 소비 전력이 작은 액정 표시 장치를 얻을 수 있다.
또한, 본 실시 형태는 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 9)
본 실시 형태에서는 본 발명의 일 형태의 제조 방법으로 제조되는 트랜지스터를 사용한 보호 회로에 대해서 도 23을 사용하여 설명한다.
보호 회로에 적용 가능한 회로의 일례를 도 23의 (A)에 도시하였다. 보호 회로(997)은 n형의 트랜지스터(970a 및 970b)로 구성되어 있고, 각각 다이오드와 같은 특성을 나타내도록, 게이트 전극과 드레인 전극이 단락(다이오드 접속)되어 있다. 또한, 트랜지스터(970a 및 970b)는 본 발명의 일 형태의 제조 방법으로 제조되는 트랜지스터를 사용할 수 있다.
트랜지스터(970a)의 제1 단자(게이트 전극)과 제3 단자(드레인 전극)는 제1 배선(945)에 전기적으로 접속되고, 제2 단자(소스 전극)는 제2 배선(960)에 전기적으로 접속되어 있다. 또한, 트랜지스터(970b)의 제1 단자(게이트 전극)와 제3 단자(드레인 전극)는 제2 배선(960)에 전기적으로 접속되고, 제2 단자(소스 전극)는 제1 배선(945)에 전기적으로 접속되어 있다. 즉, 도 23의 (A)에서 도시하는 보호 회로는 2개의 트랜지스터 각각이 정류 방향을 역방향으로 하여 제1 배선(945)과 제2 배선(960)을 접속하는 구성을 구비하고 있다. 바꾸어 말하면 정류 방향이 제1 배선(945)으로부터 제2 배선(960)을 향하는 트랜지스터와, 정류 방향이 제2 배선(960)으로부터 제1 배선(945)을 향하는 트랜지스터를, 제1 배선(945)과 제2 배선(960) 사이에 갖는 구성이다.
상기 보호 회로는 제2 배선(960)이 정전기 등에 의해 양 또는 음으로 대전한 경우, 그의 전하를 상쇄하는 방향으로 전류가 흐른다. 예를 들어, 제2 배선(960)이 양으로 대전한 경우에는 그의 양전하를 제1 배선(945)에 빠져나가게 하는 방향으로 전류가 흐른다. 이 동작에 의해 대전한 제2 배선(960)에 접속하고 있는 회로나 소자의 정전 파괴 또는 오동작을 방지할 수 있다. 또한, 대전한 제2 배선(960)과 다른 배선이 절연층을 개재하여 교차하는 구성에 있어서, 상기 절연층이 절연 파괴되는 현상을 방지할 수 있다.
또한, 보호 회로는 상기 구성에 한정되지 않는다. 예를 들어, 정류 방향이 제1 배선(945)으로부터 제2 배선(960)을 향하는 복수의 트랜지스터와, 정류 방향이 제2 배선(960)으로부터 제1 배선(945)을 향하는 복수의 트랜지스터를 갖는 구성이어도 된다. 또한, 홀수개의 트랜지스터를 사용하여 보호 회로를 구성할 수도 있다.
도 23의 (A)에 예시한 보호 회로는 여러가지 용도에 적용할 수 있다. 예를 들어, 제1 배선(945)을 표시 장치의 공통 배선으로 하고, 제2 배선(960)을 복수의 신호선의 하나로 하고, 그 사이에 상기 보호 회로를 적용할 수 있다. 보호 회로가 설치된 신호선에 접속되고, 화소의 스위칭 소자로서 기능하는 트랜지스터는 배선의 대전에 의한 정전 파괴나 임계값 전압의 시프트 등의 문제로부터 보호된다. 또한, 상기 보호 회로는 표시 장치 이외의 반도체 장치에도 적용할 수 있다.
이어서, 기판 위에 보호 회로(997)를 구성하는 예를 설명한다. 보호 회로(997)의 상면도의 일례를 도 23의 (B)에 도시하였다.
트랜지스터(970a)는 게이트 전극(911a)과, 게이트 전극(911a)과 중첩하는 반도체막(913)을 갖고, 게이트 전극(911a)은 제1 배선(945)과 전기적으로 접속하고 있다. 트랜지스터(970a)의 소스 전극은 제2 배선(960)과 전기적으로 접속되고, 드레인 전극은 콘택트홀(926a)을 개재하여 전극(930a)과 전기적으로 접속하고 있다. 또한, 전극(930a)은 콘택트홀(925a)을 개재하여 제1 배선(945)과 전기적으로 접속하고 있다. 즉, 트랜지스터(970a)의 게이트 전극(911a)과 드레인 전극은 전극(930a)을 개재하여 전기적으로 접속되어 있다.
트랜지스터(970b)는 게이트 전극(911b)과, 게이트 전극(911b)과 중첩하는 반도체막(913)을 갖고, 게이트 전극(911b)은 콘택트홀(925b)을 개재하여 전극(930b)과 전기적으로 접속하고 있다. 트랜지스터(970b)의 소스 전극은 제1 전극(915a) 및 전극(930a)을 개재하여 제1 배선(945)과 전기적으로 접속되어 있다. 트랜지스터(970b)의 드레인 전극은 제2 배선(960)과 전기적으로 접속되어 있다. 제2 배선(960)은 콘택트홀(926b)을 개재하여 전극(930b)과 전기적으로 접속하고 있다. 즉, 트랜지스터(970b)의 게이트 전극(911b)과 드레인 전극은 전극(930b)을 개재하여 전기적으로 접속되어 있다.
또한, 트랜지스터(970a) 및 트랜지스터(970b)는 본 발명의 일 형태의 제조 방법으로 제조되는 트랜지스터인 것으로부터, 반도체막(913)의 단부는 제2 배선(960) 및 제1 전극(915a)의 단부보다 외측에 위치한다. 즉, 제2 배선(960) 및 제1 전극(915a)은 반도체막(913)과 상면에서만 접하여 설치된다.
또한, 콘택트홀을 개재하여 접속되는 전극과 배선의 접촉 저항을 저감하기 위해서 콘택트홀(925a, 925b, 926a, 및 926b)은 최대한 큰 면적 또는 콘택트홀의 수를 복수로 하는 것이 바람직하다.
본 실시 형태에서 개시하는 보호 회로를 표시 장치에 적용하는 경우, 전극(930a) 및 전극(930b)은 표시 장치의 화소 전극을 형성할 때에 형성할 수 있다.
또한, 본 실시 형태는 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 10)
실시 형태 8에서 설명한 표시 장치는 다양한 전자 기기에 적용할 수 있다. 전자 기기로서는 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함) 등을 들 수 있다. 나아가, 옥내에서의 디지털 사이니지(Digital Signage: 전자 간판), PID(Public Information Display), 전철 등의 운송 수단의 차내 광고, 등에 적용할 수 있다. 특히, 본 발명의 일 형태인 표시 장치는 소비 전력이 저감되어 있기 때문에 장시간 화상을 표시시키는 상기 전자 기기로서 사용하는 것은 유용하다. 따라서, 본 발명의 일 형태인 표시 장치를 사용한 전자 기기의 일례를 도 24에 도시하였다.
도 24의 (A)는 텔레비전 장치의 일례를 도시하고 있다. 텔레비전 장치(1000)는 하우징(1001)에 표시부(1002)가 내장되어 있다. 표시부(1002)에 의해 영상을 표시하는 것이 가능하다. 또한, 여기에서는 하우징(1004)에 의해 하우징(1001)을 지지한 구성을 도시하고 있다. 또한, 텔레비전 장치(1000)는 스피커(1003), 조작 키(1005)(전원 스위치, 또는 조작 스위치를 포함함), 접속 단자(1006), 센서(1007)(힘, 위치, 거리, 광, 자기, 온도, 시간, 전기장, 전력, 습도, 경도, 진동, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(1008), 등이 내장되어 있다.
텔레비전 장치(1000)의 조작은 조작 스위치나, 별체의 리모콘 조작기(1010)에 의해 행할 수 있다. 리모콘 조작기(1010)가 구비하는 조작 키(1009)에 의해 채널이나 음량의 조작을 행할 수 있고, 표시부(1002)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(1010)에 리모콘 조작기(1010)로부터 출력하는 정보를 표시하는 표시부(1011)를 설치하는 구성으로 해도 된다.
또한, 텔레비전 장치(1000)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 개재하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 간, 또는 수신자 간끼리 등)의 정보 통신을 행하는 것도 가능하다.
도 24의 (B)은 디지털 사이니지의 일례를 도시하고 있다. 예를 들어, 디지털 사이니지(2000)는 2개의 하우징(2002) 및 하우징(2004)으로 구성되어 있다. 하우징(2002)에는 표시부(2006) 및 2개의 스피커(2008, 2010)가 구비되어 있다. 또한, 디지털 사이니지(2000)에는 그밖에 센서를 설치하여, 사람이 가까이 있지 않을 때는 화상이 표시되지 않는 등 다른 구성을 설치해도 된다.
실시 형태 8에서 설명한 표시 장치는 텔레비전 장치(1000)에 있어서의 표시부(1002), 및 디지털 사이니지(2000)에 있어서의 표시부(2006)에 사용할 수 있고, 소비 전력이 저감되어 있는 특징을 갖는 점에서, 텔레비전 장치(1000) 및 디지털 사이니지(2000)의 소비 전력을 저감시킬 수 있다.
본 실시 형태는 다른 실시 형태와 적절히 조합하여 사용할 수 있다.
100: 트랜지스터
101: 기판
102: 하지 절연막
103: 게이트 전극
104: 게이트 절연막
105: 산화물 반도체막
106a: 소스 전극
106b: 드레인 전극
107: 보호 절연막
108: 채널 보호막
110a: 저저항막
110b: 저저항막
115: 제1 산화물 반도체막
117: 제2 산화물 반도체막
118: 도전막
119: 레지스트 마스크
120: 제3 산화물 반도체막
121: 도전막
122a: 레지스트 마스크
122b: 레지스트 마스크
200: 트랜지스터
300: 기판
301a: 반투과층
301b: 차광층
301c: 차광층
310: 트랜지스터
400: 기판
401: 차광부
402: 회절 격자부
403: 그레이톤 마스크
411: 기판
412: 반투광부
413: 차광부
414: 하프톤 마스크
911a: 게이트 전극
911b: 게이트 전극
913: 반도체막
915a: 제1 전극
925a: 콘택트홀
925b: 콘택트홀
926a: 콘택트홀
926b: 콘택트홀
930a: 전극
930b: 전극
945: 제1 배선
960: 제2 배선
970a: 트랜지스터
970b: 트랜지스터
997: 보호 회로
1000: 텔레비전 장치
1001: 하우징
1002: 표시부
1004: 하우징
1003: 스피커
1005: 조작 키
1006: 접속 단자
1007: 센서
1009: 조작 키
1010: 리모콘 조작기
1011: 표시부
1100: 메모리셀
1110: 메모리셀 어레이
1111: 구동 회로
1112: 회로
1113: 구동 회로
1120: 메모리셀 어레이
1130: 메모리셀
1131: 트랜지스터
1132: 용량 소자
1140: 메모리셀 어레이
1141: 스위칭 소자
1142: 기억 소자
1143: 기억 소자군
1150: 메모리셀
1151: 트랜지스터
1152: 트랜지스터
1153: 트랜지스터
1154: 트랜지스터
1155: 트랜지스터
1156: 트랜지스터
1160: 트랜지스터
1161: 트랜지스터
1162: 트랜지스터
1163: 트랜지스터
1164: 트랜지스터
1170: 메모리셀
1171: 트랜지스터
1172: 트랜지스터
1173: 용량 소자
1180: 메모리셀
1181: 트랜지스터
1182: 트랜지스터
1183: 용량 소자
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
2000: 디지털 사이니지
2002: 하우징
2004: 하우징
2006: 표시부
2008: 스피커
2010: 스피커
4000: 액정 표시 장치
4001: 제1 기판
4002: 화소부
4003: 신호선 구동 회로
4004: 주사선 구동 회로
4005: 밀봉재
4006: 제2 기판
4008: 액정층
4010: 트랜지스터
4011: 트랜지스터
4015: 접속 단자 전극
4016: 단자 전극
4018: FPC
4019: 이방성 도전막
4021: 절연막
4120: 용량 소자
4121: 용량 전극
4030: 화소 전극
4030a: 화소 전극
4030b: 화소 전극
4030c: 화소 전극
4031: 대향 전극
4033: 절연막
4032: 절연막
4035: 갭 유지 부재
4100: 백라이트
4103: 제1 편광판
4104: 제2 편광판
4110: 액정 소자
4150: 전극
4150a: 전극
4150b: 전극
4150c: 전극
4151a: 전극
4151b: 전극
4151c: 전극
4151: 전극
4152: 절연막
4158: 돌기물
4159: 돌기물
4200: 화소

Claims (9)

  1. 반도체 장치의 제조 방법으로서,
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 절연막을 형성하는 단계;
    상기 절연막 위에 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 도전막을 형성하는 단계;
    상기 산화물 반도체막 및 상기 도전막을 동일한 단계에서 에칭하여, 상기 절연막 위에 산화물 반도체층, 및 상기 산화물 반도체층 위에 도전층을 형성하는 단계; 및
    상기 도전층을 에칭하여 상기 산화물 반도체층 위에 소스 전극 및 드레인 전극을 형성하는 단계
    를 포함하고,
    상기 산화물 반도체층의 외곽선은 상기 소스 전극의 외곽선 및 상기 드레인 전극의 외곽선의 외측에 위치하고,
    상기 절연막은 열처리에 의해 산소를 방출할 수 있는 절연막인, 반도체 장치의 제조 방법.
  2. 반도체 장치의 제조 방법으로서,
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 절연막을 형성하는 단계;
    상기 절연막 위에 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 제1 도전막을 형성하는 단계;
    상기 제1 도전막 위에 제2 도전막을 형성하는 단계;
    상기 산화물 반도체막, 상기 제1 도전막 및 상기 제2 도전막을 동일한 단계에서 에칭하여, 상기 절연막 위에 산화물 반도체층, 상기 산화물 반도체층 위에 제1 도전층, 및 상기 제1 도전층 위에 제2 도전층을 형성하는 단계; 및
    상기 제1 도전층 및 상기 제2 도전층을 에칭하여, 상기 산화물 반도체층 위에 소스 전극 및 드레인 전극, 상기 소스 전극과 상기 산화물 반도체층 사이에 제1 저저항막, 및 상기 드레인 전극과 상기 산화물 반도체층 사이에 제2 저저항막을 형성하는 단계
    를 포함하고,
    상기 산화물 반도체층의 외곽선은 상기 소스 전극의 외곽선 및 상기 드레인 전극의 외곽선의 외측에 위치하고,
    상기 절연막은 열처리에 의해 산소를 방출할 수 있는 절연막인, 반도체 장치의 제조 방법.
  3. 반도체 장치의 제조 방법으로서,
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 위에 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 도전막을 형성하는 단계;
    상기 산화물 반도체막 및 상기 도전막을 동일한 단계에서 에칭하여, 상기 제1 절연막 위에 산화물 반도체층, 및 상기 산화물 반도체층 위에 도전층을 형성하는 단계;
    상기 도전층을 에칭하여 상기 산화물 반도체층 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극 위에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 위에 전극을 형성하는 단계
    를 포함하고,
    상기 전극은 상기 게이트 전극과 중첩하고,
    상기 산화물 반도체층의 외곽선은 상기 소스 전극의 외곽선 및 상기 드레인 전극의 외곽선의 외측에 위치하고,
    상기 제1 절연막은 열처리에 의해 산소를 방출할 수 있는 절연막인, 반도체 장치의 제조 방법.
  4. 반도체 장치의 제조 방법으로서,
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 위에 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 제1 도전막을 형성하는 단계;
    상기 제1 도전막 위에 제2 도전막을 형성하는 단계;
    상기 산화물 반도체막, 상기 제1 도전막 및 상기 제2 도전막을 동일한 단계에서 에칭하여, 상기 제1 절연막 위에 산화물 반도체층, 상기 산화물 반도체층 위에 제1 도전층, 및 상기 제1 도전층 위에 제2 도전층을 형성하는 단계;
    상기 제1 도전층 및 상기 제2 도전층을 에칭하여, 상기 산화물 반도체층 위에 소스 전극 및 드레인 전극, 상기 소스 전극과 상기 산화물 반도체층 사이에 제1 저저항막, 및 상기 드레인 전극과 상기 산화물 반도체층 사이에 제2 저저항막을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극 위에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 위에 전극을 형성하는 단계
    를 포함하고,
    상기 전극은 상기 게이트 전극과 중첩하고,
    상기 산화물 반도체층의 외곽선은 상기 소스 전극의 외곽선 및 상기 드레인 전극의 외곽선의 외측에 위치하고,
    상기 제1 절연막은 열처리에 의해 산소를 방출할 수 있는 절연막인, 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 인듐, 갈륨 및 아연 중 적어도 하나를 포함하는, 반도체 장치의 제조 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    250℃ 이상 450℃ 이하의 온도에서 상기 산화물 반도체막을 열처리하는 단계를 더 포함하는, 반도체 장치의 제조 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 수소의 농도가 5 × 1018 atoms/cm3 이하인, 반도체 장치의 제조 방법.
  8. 제2항 또는 제4항 중 어느 한 항에 있어서,
    상기 제1 저저항막 및 상기 제2 저저항막은 상기 소스 전극 및 상기 드레인 전극보다 큰 저항률을 갖고, 상기 산화물 반도체층보다 작은 저항률을 갖는, 반도체 장치의 제조 방법.
  9. 제2항 또는 제4항 중 어느 한 항에 있어서,
    상기 제1 저저항막 및 상기 제2 저저항막은 도전성 금속 산화물을 포함하는, 반도체 장치의 제조 방법.
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