JPWO2015151337A1 - 薄膜トランジスタ、半導体装置及び薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ、半導体装置及び薄膜トランジスタの製造方法 Download PDF

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Abstract

実施形態によれば、薄膜トランジスタは、半導体層と、ソース電極と、ドレイン電極とを含む。半導体層は、第１領域と、第２領域と、第１領域と第２領域との間に設けられた第３領域と、第４領域であって第４領域と第３領域との間に第１領域が配置される第４領域と、第５領域であって第５領域と第３領域との間に第２領域が配置される第５領域と、を含む酸化物を含む。ソース電極は、第１領域と電気的に接続される。ドレイン電極は、第２領域と電気的に接続される。第１領域と第２領域とを結ぶ第１方向と交差し第１領域とソース電極とを結ぶ第２方向に沿う第１領域の第１厚さは、第３領域、第４領域及び第５領域のそれぞれの第２方向に沿う第３厚さよりも薄い。第２方向に沿う第２領域の第２厚さは、第３厚さよりも薄い。【選択図】図１

Description

本発明の実施形態は、薄膜トランジスタ、半導体装置及び薄膜トランジスタの製造方法に関する。
酸化物半導体を用いた薄膜トランジスタは、液晶表示装置や有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）表示装置等に用いられる。安定した薄膜トランジスタが望まれる。
特開２００４−１０３９５７号公報 特開２０１４−１３９１３号公報
本発明の実施形態は、特性が安定した薄膜トランジスタ、半導体装置及び薄膜トランジスタの製造方法を提供する。
本発明の実施形態によれば、薄膜トランジスタは、半導体層と、ソース電極と、ドレイン電極と、を含む。半導体層は、第１領域と、第２領域と、前記第１領域と前記第２領域との間に設けられた第３領域と、第４領域であって前記第４領域と前記第３領域との間に前記第１領域が配置される前記第４領域と、第５領域であって前記第５領域と前記第３領域との間に前記第２領域が配置される前記第５領域と、を含む酸化物を含む。ソース電極は、前記第１領域と電気的に接続される。ドレイン電極は、前記第２領域と電気的に接続される。前記第１領域と前記第２領域とを結ぶ第１方向と交差する前記第１領域と前記ソース電極とを結ぶ方向に沿う前記第１領域の第１厚さは、前記第３領域、前記第４領域及び前記第５領域のそれぞれの前記第２方向に沿う第３厚さよりも薄い。前記第２方向に沿う前記第２領域の第２厚さは、前記第３厚さよりも薄い。
第１の実施形態に係る薄膜トランジスタを例示する模式的断面図である。 第１の実施形態に係る薄膜トランジスタの製造方法を例示するフローチャート図である。 図３（ａ）〜図３（ｆ）は、第１の実施形態に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。 第１の実施形態に係る薄膜トランジスタの上面図である。 第２の実施形態に係る薄膜トランジスタを例示する模式的断面図である。 第２の実施形態に係る薄膜トランジスタの製造方法を例示するフローチャート図である。 図７（ａ）〜図７（ｇ）は、第２の実施形態に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。 第２の実施形態に係る薄膜トランジスタの上面図である。 第３の実施形態に係る薄膜トランジスタを例示する模式的断面図である。 第３の実施形態に係る薄膜トランジスタの製造方法を例示するフローチャート図である。 図１１（ａ）〜図１１（ｆ）は、第３の実施形態に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。 第３の実施形態に係る薄膜トランジスタの上面図である。 第４の実施形態に係る表示装置を例示する模式的断面図である。 第５の実施形態に係る半導体装置を例示する模式的図である。 第５の実施形態に係る別の半導体装置を示す模式的図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１は、第１の実施形態に係る薄膜トランジスタを例示する模式的断面図である。
図２は、第１の実施形態に係る薄膜トランジスタの製造方法を例示するフローチャート図である。
図３（ａ）〜図３（ｆ）は、第１の実施形態に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。
図４は、第１の実施形態に係る薄膜トランジスタの上面図である。
本実施形態では、ボトムゲート構造の薄膜トランジスタ１００の構造及びその製造方法の例について説明する。
図１に示すように、本実施形態に係る薄膜トランジスタ１００は、ゲート電極１０と、ゲート絶縁層２０と、半導体層３０と、層間絶縁層４０（例えばエッチングストッパ層という）と、ソース電極５０と、ドレイン電極６０と、を含む。
本例の場合、半導体層３０からソース電極５０に向かう方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向とする。
半導体層３０は、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかの酸化物を含む。半導体層３０には、例えばＩｎＧａＺｎＯが用いられる。半導体層３０には、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかと、Ｎとを含んでも良い。半導体層３０には、ＩｎＧａＺｎＯ：Ｎを用いても良い。半導体層３０には、ＩｎＺｎＯを用いても良い。半導体層３０には、ＩｎＧａＯを用いても良い。半導体層３０には、ＩｎＳｎＺｎＯを用いても良い。半導体層３０には、ＩｎＳｎＧａＺｎＯを用いても良い。半導体層３０には、ＩｎＳｎＯを用いても良い。
ゲート電極１０には、例えば、Ｗ、Ｍｏ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ａｌ、ＡｌＮｄ、Ｃｕ、ＩＴＯまたはＩＺＯのいずれかが用いられる。ゲート電極１０には、これらの合金、または、これらの材料の膜の積層構造を用いても良い。
ゲート絶縁層２０には、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈ ＯｘｙＳｉｌａｎｅ）、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化チタンのいずれかが用いられる。ゲート絶縁層２０には、これらの混合物、または、これらの材料の膜の積層構造を用いても良い。
エッチングストッパ層４０には、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、ＴＥＯＳ、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化チタンのいずれかが用いられる。エッチングストッパ層４０には、これらの混合物、または、これらの材料の膜の積層構造を用いても良い。より好ましくは、酸化シリコン、酸化アルミニウムが良い。
ソース電極５０及びドレイン電極６０には、例えば、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＭｏＮ、ＩＴＯ、ＩＺＯ、ＩｎＧａＺｎ、ＩｎＧａＺｎＯ:Ｎのいずれかが用いられる。ソース電極５０及びドレイン電極６０には、これらの合金、または、これらの材料の膜の積層構造を用いても良い。
図１において、半導体層３０は、第１領域７０ａと、第２領域７０ｂと、第３領域７０ｃと、第４領域７０ｄと、第５領域７０ｅと、を含む。第３領域７０ｃは、第１領域７０ａと第２領域７０ｂとの間に設けられる。第１領域７０ａは、第４領域７０ｄと第３領域７０ｃとの間に設けられる。第２領域７０ｂは、第５領域７０ｅと第３領域７０ｃとの間に設けられる。これらの領域は、半導体層３０からゲート電極１０に向かう方向に対して垂直な平面内（Ｘ−Ｙ平面内）に配置される。
ソース電極５０は、第１領域７０ａと電気的に接続される。ドレイン電極６０は、第２領域７０ｂと電気的に接続される。
第１方向は、第１領域７０ａと第２領域７０ｂとを結ぶ方向である。この例では、第１方向は、Ｘ軸方向である。第２方向は、第１方向と交差する方向である。第２方向は、第１領域７０ａとソース電極５０とを結ぶ方向である。第２方向は、例えば、第１方向と直交する方向である。第２方向は、例えば、Ｚ軸方向である。第３領域７０ｃと、第４領域７０ｄと、第５領域７０ｅとは、第２方向に沿う第３厚さＤ３を有する。つまり、これら第３領域７０ｃ、第４領域７０ｄ及び第５領域７０ｅは、同じ厚さを有する。
第２方向に沿う第１領域７０ａの第１厚さＤ１は、第２方向に沿う第３厚さＤ３よりも薄い。同様に、第２方向に沿う第２領域７０ｂの第２厚さＤ２は、第２方向に沿う第３厚さＤ３よりも薄い。
すなわち、後述の製造方法で説明するように、半導体層３０の第１部分８０ａの一部が除去される。ソース電極５０は、一部が除去されて残った第１領域７０ａに接続される。同様に、半導体層３０の第２部分８０ｂの一部が除去される。ドレイン電極６０は、一部が除去されて残った第２領域７０ｂに接続されている。
第３厚さＤ３と第１厚さＤ１との差、すなわち、第１部分８０ａの一部の除去厚Ｄ４は、３ナノメートル以上が好ましい。同様に、第３厚さＤ３と第２厚さＤ２との差、すなわち、第２部分８０ｂの一部の除去厚Ｄ５は、３ナノメートル以上が好ましい。除去厚Ｄ４と除去厚Ｄ５とはいずれも３ナノメートル以上であればよい。これら除去厚Ｄ４と除去厚Ｄ５とは必ずしも一致していなくてもよい。
半導体層３０は、第２方向と交差する第１面３０ａと、第２方向と交差し第１面３０ａとは反対の第２面３０ｂと、を有する。ソース電極５０は、第１面３０ａのうち第１領域７０ａの部分と電気的に接続される。ドレイン電極６０は、第１面３０ａのうち第２領域７０ｂの部分と電気的に接続される。ゲート絶縁層２０の少なくとも一部は、ゲート電極１０と第２面３０ｂとの間に配置される。より具体的には、ゲート絶縁層２０は、半導体層３０の第２面３０ｂと部分的に接している。このように、薄膜トランジスタ１００は、ボトムゲート構造を有する。
ここで、酸化物を含む半導体を活性層とする薄膜トランジスタにおいては、半導体層に接する絶縁膜に対して、半導体層に到達する２つの開口がドライエッチングによって形成される。これら２つの開口を介してソース電極とドレイン電極とがそれぞれ挿入される。これにより、ソース電極とドレイン電極とが半導体層に接続される。なお、半導体層において、ソース電極とドレイン電極とが接続される部分をコンタクト部（図１の第１部分８０ａ及び第２部分８０ｂに相当）という。半導体層において、キャリアが流れる部分をチャネル部という。
上記の開口が到達した半導体層の一部（コンタクト部の一部）は、ドライエッチングによりダメージを受ける。ダメージを受けたコンタクト部の一部は、その他の部分と比べ、酸素濃度が低くなる。つまり、半導体層は、コンタクト部と、チャネル部とで酸素濃度が異なる。これにより、チャネル長に対する薄膜トランジスタの電気的特性が変動してしまう。
これに対して、本実施形態によれば、開口の形成によりダメージを受けたコンタクト部の一部を除去する。これにより、コンタクト部の酸素濃度を、チャネル部の酸素濃度と実質的に同じにする。これにより、チャネル長に対する薄膜トランジスタの電気的特性の変動を抑えることができる。特性が安定した薄膜トランジスタを提供できる。
本実施形態は、例えば、ＬＳＩ(Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ)基板の配線層中に短いチャネル長でＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）形成するときに好適である。この例では、チャネル長Ｌｃは、第１領域７０ａと第２領域７０ｂとの間の距離Ｌに対応する。距離Ｌは、２マイクロメートル以下が好ましい。
図２において、図３（ａ）に示すように、ゲート電極１０となるゲート電極膜を形成する（ステップＳ１）。ゲート電極膜の形成には、例えば、ＤＣマグネトロンスパッタリング法が用いられる。この場合、Ａｒ雰囲気下で実施される。このときのゲート電極膜の材料は、例えば、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、ＡｌＮｄ、Ｃｕなどである。ゲート電極膜の形成には、ＤＣ反応性マグネトロンスパッタリング法を用いてもよい。なお、ＴａＮまたはＴｉＮを用いる場合、Ａｒ／Ｎ２雰囲気下とする。ＩＴＯまたはＩＺＯを用いる場合には、Ａｒ／Ｏ２雰囲気下とする。
ゲート電極膜をパターニングしてゲート電極１０を形成する（ステップＳ２）。パターニングには、例えば、反応性イオンエッチング法が用いられる。この場合、ゲート電極１０の材料は、例えば、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、ＡｌまたはＡｌＮｄなどである。ゲート電極１０のパターニングには、酸溶液ウェットエッチング法を用いても良い。この場合、ゲート電極１０の材料は、例えば、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、ＡｌＮｄまたはＣｕなどである。
図３（ｂ）に示すように、ゲート電極１０の上に、ゲート絶縁層２０を形成する（ステップＳ３）。ゲート絶縁層２０の形成には、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が用いられる。この場合、ゲート絶縁層２０の材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンまたはＴＥＯＳなどである。ゲート絶縁層２０の形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｏ２雰囲気下で実施される。このときのゲート絶縁層２０の材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンなどである。ゲート絶縁層２０の形成には、陽極酸化法を用いても良い。このときのゲート絶縁層２０の材料は、例えば、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンなどである。ゲート絶縁層２０の形成には、ＡＬＤ(Atomic Layer Deposition)法を用いてもよい。このときのゲート絶縁層２０の材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムなどである。
熱処理を行う（ステップＳ４）。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、Ｎ２雰囲気下で、温度は２００℃〜６００℃、好ましくは、３５０℃〜５００℃である。
図３（ｃ）に示すように、半導体層３０となる半導体膜３０ｆを形成する（ステップＳ５）。半導体膜３０ｆの形成には、ＤＣ反応性マグネトロンスパッタリング法が用いられる。この場合、Ａｒ／Ｏ２雰囲気下、または、Ａｒ／Ｏ２／Ｎ２雰囲気下で実施される。つまり、本工程において、第１部分８０ａと、第１部分８０ａと離間した第２部分８０ｂと、を含む酸化物を含む半導体膜３０ｆが形成される。
半導体膜３０ｆを加工（パターニング）する（ステップＳ６）。半導体膜３０ｆのパターニングには、例えば、酸溶液ウェットエッチングが用いられる。半導体膜３０ｆのパターニングには、反応性イオンエッチングを用いても良い。
熱処理を行う（ステップＳ７）。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、Ｎ２／Ｏ２雰囲気下で、温度が２００℃〜６００℃、好ましくは、３００℃〜５００℃である。
図３（ｄ）に示すように、層間絶縁層４０となる層間絶縁膜４０ｆを形成する（ステップＳ８）。層間絶縁膜４０ｆの形成には、例えばＰＥＣＶＤ法が用いられる。この場合、層間絶縁膜４０ｆの材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンまたはＴＥＯＳなどである。層間絶縁膜４０ｆの形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｏ２雰囲気下で実施される。層間絶縁膜４０ｆの材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンなどである。層間絶縁膜４０ｆの形成には、陽極酸化法を用いても良い。このときの層間絶縁膜４０ｆの材料は、例えば、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンなどである。つまり、本工程では、半導体層３０の上に層間絶縁膜４０ｆを形成する。
熱処理を行う（ステップＳ９）。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、熱処理は、Ｎ２雰囲気下で実施される。熱処理は、Ｎ２／Ｈ２雰囲気下で実施される。熱処理は、Ｎ２／Ｏ２雰囲気下（Ｏ２≧２０％）で実施される。温度は２００℃〜６００℃、好ましくは、３００℃〜５００℃である。
図３（ｅ）に示すように、層間絶縁膜４０ｆに開口を形成する（ステップＳ１０）。つまり、本工程では、層間絶縁膜４０ｆに、第１部分８０ａに到達する第１開口４０ａと、第２部分８０ｂに到達する第２開口４０ｂと、をドライエッチングにより形成する。具体的には、ドライエッチングの一例である反応性イオンエッチング(Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ)を用いる。本工程（ステップＳ１０）においては、エッチングガスにＣＦ４を用いる。この場合は、第１部分８０ａの表面部分の酸素濃度が低下する。そして第２部分８０ｂの表面部分の酸素濃度が低下する。
図３（ｆ）に示すように、半導体膜３０ｆの一部を除去する（ステップＳ１１）。凹部が形成される。これにより、半導体層３０が形成される。本工程では、第１開口４０ａを介して第１部分８０ａの一部（第１除去部分３３ａ）と、第２開口４０ｂを介して第２部分８０ｂの一部（第２除去部分３３ｂ）と、をウェットエッチングにより除去する。具体的には、ウェットエッチングの一例である酸溶液ウェットエッチングを用いる。第１除去部分３３ａにおける酸素濃度は、第１領域７０ａの酸素濃度よりも低い。同様に、第２除去部分３３ｂにおける酸素濃度は、第２領域７０ｂの酸素濃度よりも低い。例えば、第１除去部分３３ａが除去されて残った第１領域７０ａと、第２除去部分３３ｂが除去されて残った第２領域７０ｂとは、半導体層３０の他の領域と同じ酸素濃度、または、近い酸素濃度になる。
上記のステップＳ１０として、エッチングガスにＣｌ２、ＢＣｌ３及びＡｒの少なくともいずれかを用いてもよい。この場合は、第１部分８０ａの表面部分の酸素濃度が低下しない。このため、ステップＳ１１で述べた、ウェットエッチング処理による低酸素濃度層を除去する工程を省略でき、第１領域７０ａと第２領域７０ｂとは、半導体層３０の他の領域と実質的に同じ酸素濃度になる。
上記において、第１除去部分３３ａの厚さは、３ナノメートル以上であることが好ましい。同様に、第２除去部分３３ｂの厚さは、３ナノメートル以上であることが好ましい。
ソース電極５０及びドレイン電極６０となる導電膜を形成する（ステップＳ１２）。例えば、形成された凹部に導電膜を埋め込む。この導電膜の形成には、例えばＤＣマグネトロンスパッタリング法を用いることができる。この場合、Ａｒ雰囲気下で実施される。導電膜の材料は、例えば、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、ＴａまたはＷである。この導電膜の形成には、ＤＣ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｎ２雰囲気下で実施される。導電膜の材料は、例えば、ＴｉＮ、ＴａＮまたはＭｏＮである。ＩＴＯ、ＩＺＯまたはＩｎＧａＺｎＯを用いる場合には、Ａｒ／Ｏ２雰囲気下とする。ＩｎＧａＺｎＯ：Ｎを用いる場合には、Ａｒ／Ｏ２／Ｎ２雰囲気下とする。
導電膜をパターニングしてソース電極５０及びドレイン電極６０を形成する（ステップＳ１３）。パターニングには、反応性イオンエッチングが用いられる。パターニングには、酸溶液ウェットエッチングを用いてもよい。これにより、第１除去部分３３ａを除去して残った第１領域７０ａにソース電極５０が接続され、第２除去部分３３ｂを除去して残った第２領域７０ｂにドレイン電極６０が接続される。
半導体層３０に、ソース電極５０及びドレイン電極６０が接続された状態を図４に示す。チャネル長Ｌｃは、ゲート電極１１の第１方向（Ｘ軸方向）に沿う長さである。このとき、チャネル長Ｌｃは、２マイクロメートル以下であることが好ましい。第１領域７０ａと第２領域７０ｂとの間の距離Ｌは、２マイクロメートル以下であることが好ましい。
熱処理を行う（ステップＳ１４）。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、熱処理は、Ｎ２雰囲気下で実施される。熱処理は、Ｎ２／Ｈ２雰囲気下で実施される。熱処理は、Ｎ２／Ｏ２雰囲気下（Ｏ２≧２０％）で実施される。温度は２００℃〜６００℃、好ましくは、２５０℃〜３５０℃である。
本実施形態によれば、開口の形成によりダメージを受けたコンタクト部の一部（例えば、第１除去部分３３ａ及び第２除去部分３３ｂ）を除去する。一部が除去されたコンタクト部の酸素濃度は、その他の部分の酸素濃度と実質的に同じになる。これにより、チャネル長に対する薄膜トランジスタの電気的特性の変動を抑えることができる。特性が安定した薄膜トランジスタを提供できる。
なお、ソース電極及びドレイン電極が半導体層の上面と端面（側面）とに接している参考例がある。このように半導体層の端面（側面）にソース電極及びドレイン電極が接すると、特性が不安定になり易い。
これに対して、本実施形態によれば、ソース電極及びドレイン電極が半導体層の上面に接し、端面（側面）に接していない。このため、特性を安定化できる。
（第２の実施形態）
図５は、第２の実施形態に係る薄膜トランジスタを例示する模式的断面図である。
図６は、第２の実施形態に係る薄膜トランジスタの製造方法を例示するフローチャート図である。
図７（ａ）〜図７（ｇ）は、第２の実施形態に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。
図８は、第２の実施形態に係る薄膜トランジスタの上面図である。
本実施形態では、トップゲート構造の薄膜トランジスタ１１０の構造及びその製造方法の例について説明する。
図５に示すように、本実施形態に係る薄膜トランジスタ１１０は、ゲート電極１１と、ゲート絶縁層２１と、アンダーコート層２２と、半導体層３０と、層間絶縁層４１と、ソース電極５０と、ドレイン電極６０と、を含む。
アンダーコート層２２には、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、ＴＥＯＳ及び酸化アルミニウムのいずれかが用いられる。アンダーコート層２２には、これらの混合物、または、これらの材料の膜の積層構造を用いても良い。積層膜にする場合は、酸化シリコン、酸窒化シリコンが窒化シリコンより上側に配置されるようにする。ＴＥＯＳは、窒化シリコンより下側に配置されるようにする。
半導体層３０は、第２方向と交差する第１面３０ａと、第２方向と交差し第１面３０ａとは反対の第２面３０ｂと、を有する。ソース電極５０は、第１面３０ａのうち第１領域７０ａの部分と電気的に接続される。ドレイン電極６０は、第１面３０ａのうち第２領域７０ｂの部分と電気的に接続される。ゲート絶縁層２１は、ゲート電極１１と第１面３０ａとの間に配置される。より具体的には、ゲート絶縁層２１は、半導体層３０の第２面３０ｂと部分的に接している。すなわち、薄膜トランジスタ１１０は、トップゲート構造を有する。
図６において、図７（ａ）に示すように、アンダーコート層２２を形成する（ステップＳ２１）。アンダーコート層２２の形成は、ＰＥＣＶＤ法が用いられる。この場合、アンダーコート層２２の材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、ＴＥＯＳなどである。アンダーコート層２２の形成は、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｏ２雰囲気下で実施される。アンダーコート層２２の材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウムなどである。アンダーコート層２２の形成には、陽極酸化法を用いても良い。アンダーコート層２２の材料は、例えば、酸化アルミニウムなどである。
図７（ｂ）に示すように、半導体層３０となる半導体膜３０ｆを形成する（ステップＳ２２）。半導体膜３０ｆの形成には、例えば、ＤＣ反応性マグネトロンスパッタリング法が用いられる。この場合、Ａｒ／Ｏ２雰囲気下、または、Ａｒ／Ｏ２／Ｎ２雰囲気下で実施される。つまり、本工程において、第１部分８０ａと、第１部分８０ａと離間した第２部分８０ｂと、を含む酸化物を含む半導体膜３０ｆが形成される。
半導体膜３０ｆのパターニングを行う（ステップＳ２３）。パターニングには、酸溶液ウェットエッチングが用いられる。パターニングには、反応性イオンエッチングを用いても良い。
熱処理を行う（ステップＳ２４）。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、Ｎ２／Ｏ２雰囲気下で、温度が２００℃〜６００℃、好ましくは、３００℃〜５００℃である。
図７（ｃ）に示すように、ゲート絶縁層２１となるゲート絶縁膜２１ｆを形成する（ステップＳ２５）。ゲート絶縁膜２１ｆの形成には、ＰＥＣＶＤ法が用いられる。この場合、ゲート絶縁膜２１ｆの材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンまたはＴＥＯＳでなどある。ゲート絶縁膜２１ｆの形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｏ２雰囲気下で実施される。このときのゲート絶縁膜２１ｆの材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンなどである。ゲート絶縁膜２１ｆの形成には、陽極酸化法を用いても良い。このときのゲート絶縁膜２１ｆの材料は、例えば、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンなどである。ゲート絶縁膜２１ｆの形成には、ＡＬＤ法を用いても良い。ゲート絶縁膜２１ｆの材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムなどである。
図７（ｃ）に示すように、ゲート電極１１となるゲート絶縁膜１１ｆを形成する（ステップＳ２６）。ゲート電極膜１１１の形成には、例えば、ＤＣマグネトロンスパッタリング法が用いられる。この場合、Ａｒ雰囲気下で実施される。このときのゲート電極膜１１ｆの材料は、例えば、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、ＡｌＮｄまたはＣｕなどである。ゲート電極膜１１ｆの形成には、ＤＣ反応性マグネトロンスパッタリング法を用いてもよい。ＴａＮ、ＴｉＮを用いる場合、Ａｒ／Ｎ２雰囲気下とする。ＩＴＯまたはＩＺＯを用いる場合には、Ａｒ／Ｏ２雰囲気下とする。
図７（ｄ）に示すように、ゲート電極膜１１ｆをパターニングしてゲート電極１１を形成する（ステップＳ２７）。パターニングには、反応性イオンエッチング法が用いられる。この場合、ゲート電極膜１１ｆの材料は、例えば、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、ＡｌまたはＡｌＮｄなどである。
図７（ｅ）に示すように、層間絶縁層４１となる層間絶縁膜４１ｆを形成する（ステップＳ２８）。層間絶縁膜４１ｆの形成には、例えばＰＥＣＶＤ法が用いられる。この場合、層間絶縁膜４１ｆの材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンまたはＴＥＯＳなどである。層間絶縁膜４１ｆの形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｏ２雰囲気下で実施される。このときの層間絶縁膜４１ｆの材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンなどである。本工程では、半導体層３０ｆの上に層間絶縁膜４１ｆを形成する。
図７（ｆ）に示すように、層間絶縁膜４１ｆに開口の形成を行う（ステップＳ２９）。つまり、本工程では、層間絶縁膜４１ｆに、第１部分８０ａに到達する第１開口４１ａと、第２部分８０ｂに到達する第２開口４１ｂと、をドライエッチングにより形成する。具体的には、ドライエッチングの一例である反応性イオンエッチングを用いる。本工程（ステップＳ２９）では、エッチングガスにＣＦ４を用いる。この場合は、第１部分８０ａの表面部分の酸素濃度が低下する。そして、第２部分８０ｂの表面部分の酸素濃度が低下する。
図７（ｇ）に示すように、半導体膜３０ｆの一部を除去する（ステップＳ３０）。凹部が形成される。これにより半導体層３０が形成される。本工程では、第１開口４１ａを介して第１部分８０ａの一部の第１除去部分３３ａと、第２開口４１ｂを介して第２部分８０ｂの一部の第２除去部分３３ｂと、をウェットエッチングにより除去する。具体的には、ウェットエッチングの一例である酸溶液ウェットエッチングを用いる。第１除去部分３３ａにおける酸素濃度は、第１領域７０ａの酸素濃度よりも低い。同様に、第２除去部分３３ｂにおける酸素濃度は、第２領域７０ｂの酸素濃度よりも低い。つまり、第１除去部分３３ａが除去されて残った第１領域７０ａと、第２除去部分３３ｂが除去されて残った第２領域７０ｂとは、半導体層３０の他の領域と実質的に同じ酸素濃度になる。
上記のステップＳ２９として、エッチングガスにＣｌ２、ＢＣｌ３及びＡｒの少なくともいずれかを用いてもよい。この場合は、第１部分８０ａの表面部分の酸素濃度が低下しない。このため、ステップＳ３０で述べた、ウェットエッチング処理による低酸素濃度層を除去する工程を省略でき、第１領域７０ａと第２領域７０ｂとは、半導体層３０の他の領域と実質的に同じ酸素濃度になる。
ソース電極５０及びドレイン電極６０となる導電膜を形成する（ステップＳ３１）。導電膜の形成には、例えばＤＣマグネトロンスパッタリング法を用いることができる。この場合、Ａｒ雰囲気下で実施される。導電膜の材料は、例えば、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、ＴａまたはＷなどである。導電膜の形成には、ＤＣ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｎ２雰囲気下で実施される。導電膜の材料は、例えば、ＴｉＮ、ＴａＮ、ＭｏＮなどである。なお、ＩＴＯ、ＩＺＯまたはＩｎＧａＺｎＯを用いる場合には、Ａｒ／Ｏ２雰囲気下とする。ＩｎＧａＺｎＯ：Ｎを用いる場合には、Ａｒ／Ｏ２／Ｎ２雰囲気下とする。
導電膜をパターニングしてソース電極５０及びドレイン電極６０を形成する（ステップＳ３２）。パターニングには、例えば反応性イオンエッチングが用いられる。パターニングには、酸溶液ウェットエッチングを用いてもよい。これにより、第１除去部分３３ａを除去して残った第１領域７０ａにソース電極５０が接続され、第２除去部分３３ｂを除去して残った第２領域７０ｂにドレイン電極６０が接続される。
半導体層３０に、ソース電極５０及びドレイン電極６０が接続されている状態を図８に示す。この例では、チャネル長Ｌｃは、ゲート電極１１の第１方向（Ｘ軸方向）に沿った長さである。チャネル長Ｌｃは、２マイクロメートル以下であることが好ましい。
熱処理を行う（ステップＳ３３）。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、熱処理は、Ｎ２雰囲気下で実施される。熱処理は、Ｎ２／Ｈ２雰囲気下で実施される。熱処理は、Ｎ２／Ｏ２雰囲気下（Ｏ２≧２０％）で実施される。温度は２００℃〜６００℃、好ましくは、２５０℃〜３５０℃である。
本実施形態によれば、例えば、特性が安定した薄膜トランジスタを提供できる。さらに、トップゲート構造により、薄膜トランジスタの利用目的に応じた、柔軟な設計が可能となる。
（第３の実施形態）
図９は、第３の実施形態に係る薄膜トランジスタを例示する模式的断面図である。
図１０は、第３の実施形態に係る薄膜トランジスタの製造方法を例示するフローチャート図である。
図１１（ａ）〜図１１（ｆ）は、第３の実施形態に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。
図１２は、第３の実施形態に係る薄膜トランジスタの上面図である。
本実施形態では、ダブルゲート構造の薄膜トランジスタ１２０の構造及びその製造方法の例について説明する。
図９に示すように、本実施形態に係る薄膜トランジスタ１２０は、第１ゲート電極１０ａと、第２ゲート電極１０ｂと、ゲート絶縁層２０と、半導体層３０と、層間絶縁膜４０（例えばエッチングストッパ層）と、ソース電極５０と、ドレイン電極６０と、を含む。
半導体層３０は、第２方向と交差する第１面３０ａと、第２方向と交差し第１面３０ａとは反対の第２面３０ｂと、を有する。ソース電極５０は、第１面３０ａのうち第１領域７０ａの部分と電気的に接続される。ドレイン電極６０は、第１面３０ａのうち第２領域７０ｂの部分と電気的に接続される。ゲート絶縁層２０は、第１ゲート電極１０ａと第２面３０ｂとの間に配置される。より具体的には、ゲート絶縁層２０は、半導体層３０の第２面３０ｂと部分的に接している。すなわち、第１ゲート電極１０ａが、ボトムの位置に配置される。
層間絶縁層４０は、第２ゲート電極１０ｂと第１面３０ａとの間に配置される。より具体的には、層間絶縁層４０は、半導体層３０の第１面３０ａと部分的に接している。すなわち、第２ゲート電極１０ｂが、トップの位置に配置される。
図１０において、図１１（ａ）に示すように、第１ゲート電極１０ａとなる第１ゲート電極膜を形成する（ステップＳ４１）。第１ゲート電極膜の形成には、例えば、ＤＣマグネトロンスパッタリング法が用いられる。この場合、Ａｒ雰囲気下で実施される。このときの第１ゲート電極膜の材料は、例えば、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、ＡｌＮｄまたはＣｕなどである。第１ゲート電極膜１０ａの形成には、ＤＣ反応性マグネトロンスパッタリング法を用いてもよい。ＴａＮまたはＴｉＮを用いる場合、Ａｒ／Ｎ２雰囲気下とする。ＩＴＯ、ＩＺＯを用いる場合には、Ａｒ／Ｏ２雰囲気下とする。
第１ゲート電極膜をパターニングして第１ゲート電極１０ａを形成する（ステップＳ４２）。パターニングには、反応性イオンエッチング法が用いられる。この場合、第１ゲート電極膜の材料は、例えば、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、ＡｌまたはＡｌＮｄなどである。パターニングには、酸溶液ウェットエッチング法を用いても良い。この場合、第１ゲート電極膜の材料は、例えば、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、ＡｌＮｄまたはＣｕなどである。
図１１（ｂ）に示すように、第１ゲート電極１０ａの上に、ゲート絶縁層２０を形成する（ステップＳ４３）。ゲート絶縁層２０の形成には、ＰＥＣＶＤ法が用いられる。この場合、ゲート絶縁層２０の材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンまたはＴＥＯＳなどである。ゲート絶縁層２０の形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｏ２雰囲気下で実施される。このときのゲート絶縁層２０の材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンなどである。ゲート絶縁層２０の形成には、陽極酸化法を用いても良い。このときのゲート絶縁層２０の材料は、例えば、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンなどである。ゲート絶縁層２０の形成には、ＡＬＤ法を用いても良い。ゲート絶縁層２０の材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムなどである。
熱処理を行う（ステップＳ４４）。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、Ｎ２雰囲気下で、温度が２００℃〜６００℃、好ましくは、３５０℃〜５００℃である。
図１１（ｃ）に示すように、半導体層３０となる半導体膜３０ｆを形成する（ステップＳ４５）。半導体膜３０ｆの形成には、例えば、ＤＣ反応性マグネトロンスパッタリング法が用いられる。この場合、Ａｒ／Ｏ２雰囲気下、または、Ａｒ／Ｏ２／Ｎ２雰囲気下で実施される。つまり、本工程において、第１部分８０ａと、第１部分８０ａと離間した第２部分８０ｂと、を含む酸化物を含む半導体膜３０ｆが形成される。
半導体膜３０ｆを加工する（パターニング）する（ステップＳ４６）。半導体膜３０ｆのパターニングには、例えば、酸溶液ウェットエッチングが用いられる。半導体膜３０ｆのパターニングには、反応性イオンエッチングを用いても良い。
熱処理を行う（ステップＳ４７）。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、Ｎ２／Ｏ２雰囲気下で、温度が２００℃〜６００℃、好ましくは、３００℃〜５００℃である。
図１１（ｄ）に示すように、層間絶縁膜４０となる層間絶縁膜４０ｆを形成する（ステップＳ４８）。層間絶縁膜４０ｆの形成には、例えばＰＥＣＶＤ法が用いられる。この場合、層間絶縁膜４０ｆの材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンまたはＴＥＯＳなどである。層間絶縁膜４０ｆの形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｏ２雰囲気下で実施される。この場合の層間絶縁膜４０ｆの材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンなどである。層間絶縁膜４０ｆの形成には、陽極酸化法を用いても良い。この場合の層間絶縁膜４０ｆの材料は、例えば、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンなどである。つまり、本工程では、半導体層３０の上に層間絶縁膜４０ｆを形成する。ゲート絶縁層２０の形成には、ＡＬＤ法を用いても良い。ゲート絶縁層２０の材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムなどである。
熱処理を行う（ステップＳ４９）。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、熱処理は、Ｎ２雰囲気下で実施される。熱処理は、Ｎ２／Ｈ２雰囲気下で実施される。熱処理は、Ｎ２／Ｏ２雰囲気下（Ｏ２≧２０％）で実施される。温度は２００℃〜６００℃、好ましくは、３００℃〜５００℃である。
図１１（ｅ）に示すように、層間絶縁膜４０ｆに開口を形成をする（ステップＳ５０）。つまり、本工程では、層間絶縁膜４０ｆに、第１部分８０ａに到達する第１開口４０ａと、第２部分８０ｂに到達する第２開口４０ｂと、をドライエッチングにより形成する。具体的には、ドライエッチングの一例である反応性イオンエッチングを用いる。
本工程（ステップＳ５０）では、エッチングガスにＣＦ４を用いる。この場合は、第１部分８０ａの表面部分の酸素濃度が低下する。そして、第２部分８０ｂの表面部分の酸素濃度が低下する。
図１１（ｆ）に示すように、半導体膜３０ｆの一部を除去する（ステップＳ５１）。つまり、本工程では、第１開口４０ａを介して第１部分８０ａの一部の第１除去部分３３ａと、第２開口４０ｂを介して第２部分８０ｂの一部の第２除去部分３３ｂと、をウェットエッチングにより除去する。具体的には、ウェットエッチングの一例である酸溶液ウェットエッチングを用いる。第１除去部分３３ａにおける酸素濃度は、第１領域７０ａの酸素濃度よりも低い。第２除去部分３３ｂにおける酸素濃度は、第２領域７０ｂの酸素濃度よりも低い。除去部を除去した後において、第１除去部分３３ａが除去されて残った第１領域７０ａと、第２除去部分３３ｂが除去されて残った第２領域７０ｂとは、半導体層３０の他の領域と実質的に同じ酸素濃度になる。
上記のステップＳ５０として、エッチングガスにＣｌ２、ＢＣｌ３及びＡｒの少なくともいずれかを用いてもよい。この場合は、第１部分８０ａの表面部分の酸素濃度が低下しない。このため、ステップＳ５１で述べた、ウェットエッチング処理による低酸素濃度層を除去する工程を省略でき、第１領域７０ａと第２領域７０ｂとは、半導体層３０の他の領域と実質的に同じ酸素濃度になる。
ソース電極５０、ドレイン電極６０及び第２ゲート電極１０ｂとなる導電膜を形成する（ステップＳ５２）。導電膜の形成には、例えばＤＣマグネトロンスパッタリング法を用いることができる。この場合、Ａｒ雰囲気下で実施される。導電膜の材料は、例えば、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、ＴａまたはＷなどである。導電膜の形成には、ＤＣ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｎ２雰囲気下で実施される。このときの導電膜の材料は、例えば、ＴｉＮ、ＴａＮ、ＭｏＮなどである。なお、ＩＴＯ、ＩＺＯまたはＩｎＧａＺｎＯを用いる場合には、Ａｒ／Ｏ２雰囲気下とする。ＩｎＧａＺｎＯ：Ｎを用いる場合には、Ａｒ／Ｏ２／Ｎ２雰囲気下とする。
導電膜を加工して、ソース電極５０、ドレイン電極６０及び第２ゲート電極１０ｂ（トップ）を形成する（ステップＳ５３）。本工程では、第１除去部分３３ａを除去して残った第１領域７０ａにソース電極５０が接続され、第２除去部分３３ｂを除去して残った第２領域７０ｂにドレイン電極６０が接続される。
半導体層３０に、ソース電極５０及びドレイン電極６０が接続された状態を図１２に示す。この場合、第１領域７０ａと第２領域７０ｂとの間の距離Ｌが、チャネル長Ｌｃに実質的に対応する。長さＬは、２マイクロメートル以下であることが好ましい。
熱処理を行う（ステップＳ５４）。熱処理には、例えば、クリーンオーブン及び石英炉の少なくともいずれかが用いられる。この場合、熱処理は、Ｎ２雰囲気下で実施される。熱処理は、Ｎ２／Ｈ２雰囲気下で実施される。熱処理は、Ｎ２／Ｏ２雰囲気下（Ｏ２≧２０％）で実施される。温度は２００℃〜６００℃、好ましくは、２５０℃〜３５０℃である。
本実施形態によれば、特性が安定した薄膜トランジスタが提供できる。さらに、ダブルゲート構造により、薄膜トランジスタの利用目的に応じた柔軟な設計が可能となる。
（第４の実施形態）
本実施形態は、表示装置に係る。
図１３は、第４の実施形態に係る表示装置を例示する模式的断面図である。
本実施形態に係る表示装置１３０は、薄膜トランジスタと、基板９０と、アンダーコート層９１と、パッシベーション層９２と、画素電極９３と、を含む。この例では、薄膜トランジスタとして、薄膜トランジスタ１００が用いられる。薄膜トランジスタとして、上記の実施形態に係る薄膜トランジスタ及びその変形が用いられる。表示装置１３０は、例えば、液晶表示装置または有機ＥＬ表示装置である。
ボトムエミッション型の場合、画素電極９３には、例えば、ＩＴＯ、ＩＺＯまたはＩｎＧａＺｎＯなどが用いられる。トップエミッション型の場合、画素電極９３の下層に、反射電極としてＡｌが追加される。
パッシベーション層９２には、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、ＴＥＯＳ、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンなどが用いられる。パッシベーション層９２には、これらの混合物、または、これらの材料の膜の積層構造を用いても良い。
パッシベーション層９２の形成には、ＰＥＣＶＤ法が用いられる。パッシベーション層９２の材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンまたはＴＥＯＳなどである。パッシベーション層９２の形成には、ＲＦ反応性マグネトロンスパッタリング法を用いても良い。この場合、Ａｒ／Ｏ２雰囲気下で実施される。このときのパッシベーション層９２の材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンなどである。
パッシベーション層９２のパターニング（開口部の形成）には、例えば、反応性イオンエッチングが用いられる。
画素電極９３の形成には、例えば、ＤＣ反応性マグネトロンスパッタリングが用いられる。この場合、Ａｒ／Ｏ２雰囲気下で実施される。画素電極９３のパターニングには、例えば、酸溶液ウェットエッチングが用いられる。
（第５の実施形態）
図１４は、第５の実施形態に係る半導体装置を例示する模式的図である。
本実施形態に係る半導体装置２００は、半導体回路１５０と、配線層１５１ａ〜１５１ｄと、薄膜トランジスタ１４０と、を含む。薄膜トランジスタ１４０は、半導体回路１５０の配線層中に形成される。本例の場合、薄膜トランジスタ１４０が第１配線層１５１ａに形成されている。薄膜トランジスタ１４０は、第Ｎ配線層１５１ｂ〜１５１ｄに形成されていても良い。薄膜トランジスタ１４０には、上記の実施形態に係る薄膜トランジスタ及びその変形が用いられる。
例えば、配線層中のＣｕまたはＴａＮは、ゲート電極１０として用いられる。配線層中のＳｉＯｘまたはＳｉＮｘは、ゲート電極１０の絶縁層２３ａ及び絶縁層２３ｂとして用いられる。絶縁層２３ａは、例えば、ＳｉＯｘである。絶縁層２３ｂは、例えば、ＳｉＮｘである。このように、本実施形態の薄膜トランジスタは、半導体装置にも適用される。
上記において、薄膜トランジスタ１４０は、半導体層３０を含む。半導体層３０には、ソース電極５０と、ドレイン電極６０と、が接続されている。本例の場合、ゲート電極１０は、第１配線層１５１ａ中で平面方向に配線される。この例では、半導体層３０の上方の配線層（すなわち、第Ｎ配線層１５１ｃ及び１５１ｄ）には、配線が設けられていない。
図１５は、第５の実施形態に係る別の半導体装置を示す模式的図である。
本実施形態に係る半導体装置２００は、半導体回路１５０と、配線層１５１ａ〜１５１ｄと、薄膜トランジスタ１４１と、を含む。薄膜トランジスタ１４１は、半導体回路１５０の配線層中に形成される。本例の場合、薄膜トランジスタ１４１が第１配線層１５１ａに形成されている。薄膜トランジスタ１４１は、第Ｎ配線層１５１ｂ〜１５１ｄに形成されていても良い。薄膜トランジスタ１４１には、上記の実施形態に係る薄膜トランジスタ及びその変形が用いられる。
例えば、配線層中のＣｕまたはＴａＮは、ゲート電極１２として用いられる。配線層中のＳｉＯｘまたはＳｉＮｘは、ゲート電極１２の絶縁層２３ａ及び絶縁層２３ｂとして用いられる。絶縁層２３ａは、例えば、ＳｉＯｘである。絶縁層２３ｂは、例えば、ＳｉＮｘである。
本例の場合、ゲート電極１２は、下地の半導体回路１５０と直接接続される。薄膜トランジスタ１４１は、半導体層３０を含む。半導体層３０には、ソース電極６０と、ドレイン電極６０と、が接続されている。この例では、半導体層３０の上方の配線層（すなわち、第Ｎ配線層１５１ｃ、１５１ｄ）には配線が設けられていない。
実施形態によれば、特性が安定した薄膜トランジスタ、半導体装置及び薄膜トランジスタの製造方法が提供される。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体層、ソース電極及びドレイン電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例、及び修正例に想到し得るものであり、それら変更例、及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (13)

  1. 第１領域と、第２領域と、前記第１領域と前記第２領域との間に設けられた第３領域と、第４領域であって前記第４領域と前記第３領域との間に前記第１領域が配置される前記第４領域と、第５領域であって前記第５領域と前記第３領域との間に前記第２領域が配置される前記第５領域と、を含む酸化物を含む半導体層と、
    前記第１領域と電気的に接続されたソース電極と、
    前記第２領域と電気的に接続されたドレイン電極と、
    を備え、
    前記第１領域と前記第２領域とを結ぶ第１方向と交差し前記第１領域と前記ソース電極とを結ぶ第２方向に沿う前記第１領域の第１厚さは、前記第３領域、前記第４領域及び前記第５領域のそれぞれの前記第２方向に沿う第３厚さよりも薄く、
    前記第２方向に沿う前記第２領域の第２厚さは、前記第３厚さよりも薄い薄膜トランジスタ。
  2. 前記第３厚さと前記第１厚さとの差は、３ナノメートル以上であり、
    前記第３厚さと前記第２厚さとの差は、３ナノメートル以上である請求項１記載の薄膜トランジスタ。
  3. ゲート電極と、
    前記第３領域と前記ゲート電極との間に設けられたゲート絶縁層と、
    をさらに備えた請求項１または２に記載の薄膜トランジスタ。
  4. 前記半導体層は、
    前記第２方向と交差する第１面と、
    前記第２方向と交差し前記第１面とは反対の第２面と、
    を有し、
    前記ソース電極は、前記第１面のうちの前記第１領域の部分と電気的に接続され、
    前記ドレイン電極は、前記第１面のうちの前記第２領域の部分と電気的に接続され、
    前記ゲート絶縁層は、前記ゲート電極と前記第２面との間に配置される請求項３記載の薄膜トランジスタ。
  5. 前記第１領域と前記第２領域との間の距離は、２マイクロメートル以下である請求項４記載の薄膜トランジスタ。
  6. 前記半導体層は、
    前記第２方向と交差する第１面と、
    前記第２方向と交差し前記第１面とは反対の第２面と、
    を有し、
    前記ソース電極は、前記第１面のうちの前記第１領域の部分と電気的に接続され、
    前記ドレイン電極は、前記第１面のうちの前記第２領域の部分と電気的に接続され、
    前記ゲート絶縁層は、前記ゲート電極と前記第１面との間に配置される請求項３記載の薄膜トランジスタ。
  7. 前記第１方向に沿った前記ゲート電極の長さは、２マイクロメートル以下である請求項６記載の薄膜トランジスタ。
  8. 半導体回路と、
    前記半導体回路と接続された配線を含む配線層と、
    請求項１〜７のいずれか１つに記載の薄膜トランジスタと、
    を備え、
    前記薄膜トランジスタは、前記配線層中に設けられている半導体装置。
  9. 第１部分と、前記第１部分と離間した第２部分と、を含む酸化物を含む半導体膜を形成する工程と、
    前記半導体膜の上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、前記第１部分に到達する第１開口と、前記第２部分に到達する第２開口と、をドライエッチングにより形成する工程と、
    前記第１開口を介して前記第１部分の一部である第１除去部分と、前記第２開口を介して前記第２部分の一部である第２除去部分と、をウェットエッチングにより除去する工程と、
    前記第１除去部分が除去されて残った第１領域にソース電極を接続し、前記第２除去部分が除去されて残った前記第２領域にドレイン電極を接続する工程と、
    を含む薄膜トランジスタの製造方法。
  10. 前記第１開口及び前記第２開口を形成する工程は、前記第１部分の表面部分の酸素濃度を低下させ、前記第２部分の表面部分の酸素濃度を低下させることを含む請求項９記載の薄膜トランジスタの製造方法。
  11. 前記第１除去部分における酸素濃度は、前記第１領域の酸素濃度よりも低く、
    前記第２除去部分における酸素濃度は、前記第２領域の酸素濃度よりも低い請求項９または１０に記載の薄膜トランジスタの製造方法。
  12. 前記第１除去部分の厚さ及び前記第２除去部分の厚さのそれぞれは、３ナノメートル以上である請求項９〜１１のいずれか１つに記載の薄膜トランジスタの製造方法。
  13. 前記第１領域と前記第２領域との間の距離は、２マイクロメートル以下である請求項９〜１２のいずれか１つに記載の薄膜トランジスタの製造方法。
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