JP6235426B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
ＩｎＧａＺｎＯ等の酸化物半導体は、これまで主にディスプレイ向けのデバイスに適用されてきたが、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の配線層に形成する薄膜電界効果トランジスタへの適用も期待されている。ＬＳＩ向けに形成される薄膜電界効果トランジスタは、そのサイズを小さくすることが特に要求される。
このため、従来のシリコン基板上に形成されるようなセルフアラインが可能なトップゲート型構造が望ましい。しかし、従来のシリコントランジスタとは異なり、不純物注入による拡散層形成等が酸化物半導体トランジスタではできない。このため、トップゲート型構造にした場合、ソース・ドレイン領域の寄生抵抗が大きいことが問題となる。
Ｊ．Ｐａｒｋ ｅｔ ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９３ ０５３５０１（２００８）
本発明が解決しようとする課題は、ソース・ドレイン領域の寄生抵抗が低減された半導体装置を提供することにある。
実施形態の半導体装置は、チャネル領域と、前記チャネル領域を挟んで設けられ前記チャネル領域よりも膜厚が薄くインジウム（Ｉｎ）濃度の低いソース領域およびドレイン領域とを有し、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含有する酸化物半導体層と、前記チャネル領域上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極と、前記ソース領域下に設けられ、前記ソース領域に電気的に接続される第１の導電層と、前記ドレイン領域下に設けられ、前記ドレイン領域に電気的に接続される第２の導電層と、を備える。
第１の実施形態の半導体装置の模式図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の作用・効果の説明図。 第１の実施形態の作用・効果の説明図。 第２の実施形態の半導体装置の模式図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第３の実施形態の半導体装置の模式断面図。
本明細書中、同一または類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「上方」、「下方」、「上面」、「下面」は、あくまで各部品等の相対的位置関係を示し、必ずしも重力方向との関係を規定する用語ではない。
以下、図面を参照しつつ本発明の実施形態を説明する。
（第１の実施形態）
本実施形態の半導体装置は、チャネル領域と、チャネル領域を挟んで設けられチャネル領域よりも膜厚が薄くインジウム（Ｉｎ）濃度の低いソース領域およびドレイン領域とを有し、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含有する酸化物半導体層と、チャネル領域上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられるゲート電極と、ソース領域下に設けられ、ソース領域に電気的に接続される第１の導電層と、ドレイン領域下に設けられ、ドレイン領域に電気的に接続される第２の導電層と、を備える。
図１は、本実施形態の半導体装置の模式図である。図１（ａ）は断面図、図１（ｂ）は上面図である。図１（ａ）は、図１（ｂ）のＡＡ’断面図である。
本実施形態の半導体装置１００は、酸化物半導体層１０、ゲート絶縁膜１２、ゲート電極１４、第１の導電層１６、第２の導電層１８、層間絶縁膜２０を備える。半導体装置１００は、酸化物半導体層１０を用いた薄膜電界効果トランジスタである。
酸化物半導体層１０は、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を主成分として含有する。酸化物半導体層１０は、例えば、ＩｎＧａＺｎＯである。
酸化物半導体層１０は、例えば、インジウム、ガリウム、および、亜鉛が、酸素以外の構成元素の５０原子％以上を占める。酸化物半導体層１０には、ハフニウム（Ｈｆ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、リチウム（Ｌｉ）、スカンジウム（Ｓｃ）、窒素（Ｎ）の群から選ばれる少なくとも一つの元素が添加元素として含有されても構わない。
酸化物半導体層１０は、半導体装置１００を低温形成する観点から非晶質であることが望ましい。酸化物半導体層１０を結晶質とすることも可能である。
酸化物半導体層１０は、チャネル領域１０ａと、ゲート電極１４の両側にチャネル領域１０ａを挟んで設けられるソース領域１０ｂ、ドレイン領域１０ｃを含む。ソース領域１０ｂおよびドレイン領域１０ｃの膜厚は、チャネル領域１０ａの膜厚よりも薄い。ソース領域１０ｂおよびドレイン領域１０ｃは、いわゆるガウジング構造を備えている。
また、ソース領域１０ｂおよびドレイン領域１０ｃのインジウム濃度は、チャネル領域１０ａのインジウム濃度よりも低い。酸化物半導体層１０のインジウム濃度は、例えば、アトムプローブにより測定することが可能である。
ソース領域１０ｂおよびドレイン領域１０ｃの膜厚は、全域においてチャネル領域１０ａの膜厚よりも薄いことが望ましいが、一部領域において、チャネル領域１０ａの膜厚よりも薄ければ良い。特に、第１の導電層１６とソース領域１０ｂとが重なる領域、第２の導電層１８とドレイン領域１０ｃとが重なる領域で膜厚が薄いことが望ましい。
チャネル領域１０ａの膜厚は、キャリアの移動度を低下させない観点から、１０ｎｍ以上であることが望ましい。また、ソース領域１０ｂおよびドレイン領域１０ｃの膜厚は、寄生抵抗を低減する観点から５ｎｍ以下であることが望ましい。酸化物半導体層１０の膜厚は、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）の画像上で測長することが可能である。
ソース領域１０ｂおよびドレイン領域１０ｃのインジウム濃度は、例えば、膜厚方向の中心における濃度である。また、チャネル領域１０ａのインジウム濃度は、例えば、ゲート電極１４中心直下の膜厚方向の中心における濃度である。
ソース領域１０ｂおよびドレイン領域１０ｃのインジウム濃度は、全域においてチャネル領域よりも薄いことが望ましいが、一部領域において、チャネル領域１０ａの濃度よりも薄ければ良い。特に、第１の導電層１６とソース領域１０ｂとが重なる領域、および、第２の導電層１８とドレイン領域１０ｃとが重なる領域でインジウム濃度が低いことが望ましい。そして、特に、第１の導電層１６とソース領域１０ｂとの境界近傍、第２の導電層１８とドレイン領域１０ｃとの境界近傍でインジウム濃度が低いことが望ましい。
寄生抵抗を低減する観点から、ソース領域１０ｂおよびドレイン領域１０ｃのインジウム濃度が、チャネル領域１０ａのインジウム濃度の８０％以下であることが望ましい。
チャネル領域１０ａ上には、ゲート絶縁膜１２が設けられる。ゲート絶縁膜は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、Ｈｆを含むｈｉｇｈ−ｋ膜、及びそれらの積層膜等である。
ゲート酸化膜１２上には、ゲート電極１４が設けられる。ゲート電極１４は、例えば、金属である。ゲート電極１４の材料としては、例えば、銅（Ｃｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、タングステン（Ｗ）等の金属、または、これら金属の合金等が用いられる。
ソース領域１０ｂの下にソース領域１０ｂと接する第１の導電層１６、ドレイン領域１０ｃの下にドレイン領域１０ｃと接する第２の導電層１８が設けられる。第１の導電層１６はソース領域１０ｂに電気的に導通する。また、第２の導電層１８はドレイン領域１０ｃに電気的に導通する。ソース領域１０ｂと第１の導電層１６、または、ドレイン領域１０ｃと第２の導電層１８との間に、他の、導電材料が挟まる構成とすることも可能である。
第１の導電層１６と第２の導電層１８は、酸化物半導体層１０を介して接続される。第１の導電層１６と第２の導電層１８は、酸化物半導体層１０上のゲート電極１４とはオーバーラップしていないことが望ましい。
第１の導電層１６および第２の導電層１８は、例えば、多層配線を構成する配線層の一つである。第１の導電層１６および第２の導電層１８は、例えば、金属である。第１の導電層１６および第２の導電層１８の材料としては、例えば、銅（Ｃｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、タングステン（Ｗ）等の金属、または、これら金属の合金等が用いられる。
第１の導電層１６および第２の導電層１８は、層間絶縁膜２０上に形成される。層間絶縁膜２０は、例えば、シリコン酸化膜である。
次に、本実施形態の半導体装置の製造方法について説明する。図２〜図８は、本実施形態の半導体装置の製造方法を示す模式断面図である。図１（ｂ）のＡＡ’断面に相当する断面を示す。
層間絶縁膜２０上に、第１の導電層１６および第２の導電層１８を形成する（図２）。第１の導電層１６および第２の導電層１８は、例えば、層間絶縁膜２０表面に設けられた溝内に金属膜を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等により平坦化することで形成可能である。
次に、第１の導電層１６および第２の導電層１８を上に、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含有する酸化物半導体層１０、例えば、ＩｎＧａＺｎＯを形成する（図３）。酸化物半導体層１０は、例えば、スパッタ法により形成する。酸化物半導体層１０の膜厚は、１０ｎｍ以上であることが望ましい。
次に、マスク材３２をマスクに、酸化物半導体層１０をパターニングする（図４）。この際、酸化物半導体層１０の少なくとも一部が第１の導電層１６および第２の導電層１８上に残存するようにする。酸化物半導体層１０が、第１の導電層１６と第２の導電層１８の間に跨るようにパターニングする。
マスク材３２は、例えば、リソグラフィー法により形成されるレジストマスクである。また、酸化物半導体層１０のパターニングは、例えば、ドライエッチングまたはウェットエッチングにより行うことが可能である。酸化物半導体層１０のパターニング後、マスク材３２を除去する。
次に、酸化物半導体層１０上に、ゲート絶縁膜１２およびゲート電極１４を形成する（図５）。ゲート絶縁膜１２は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。また、ゲート電極１４は、例えば、ＣＶＤ法またはスパッタ法により形成される。
次に、マスク材３４を形成し、ゲート絶縁膜１２およびゲート電極１４をパターニングする（図６）。マスク材３４は、例えば、リソグラフィー法により形成されるレジストマスクである。また、ゲート絶縁膜１２およびゲート電極１４のパターニングは、例えば、ドライエッチングまたはウェットエッチングにより行うことが可能である。
次に、マスク材３４、ゲート電極１４をマスクに、ゲート電極１４両側の酸化物半導体層１０の一部をエッチングする（図７）。酸化物半導体層１０のエッチングは、例えば、ドライエッチングまたはウェットエッチングにより行うことが可能である。このエッチングの際、ゲート電極１４両側の酸化物半導体層１０のエッチング後の膜厚が５ｎｍ以下となることが望ましい。酸化物半導体層１０のパターニング後、マスク材３４を除去する。
次に、アルゴン（Ａｒ）プラズマ処理を行う。このアルゴンプラズマ処理により、表面が露出している酸化物半導体層１０のＩｎ濃度を低下させて抵抗を低減し、酸化物半導体層１０にチャネル領域１０ａを挟む低抵抗のソース領域１０ｂとドレイン領域１０ｃとが形成される（図８）。
なお、プラズマ処理は、必ずしも、アルゴンプラズマを用いた処理でなくとも、例えば、ヘリウムプラズマ、水素プラズマ等、その他のプラズマを用いた処理であってもかまわない。また、プラズマ処理にかえて、窒素アニールやアルゴンアニール等の非酸化性雰囲気による熱処理を行うことも可能である。
ゲート電極１４両側の酸化物半導体層１０、すなわち、ソース領域１０ｂとドレイン領域１０ｃのインジウム濃度が、ゲート電極１４直下の酸化物半導体層１０、すなわち、チャネル領域１０ａのインジウム濃度の８０％以下とすることが望ましい。
以上の製造方法により、図１に示す本実施形態の半導体装置１００が製造される。
次に、本実施形態の半導体装置およびその製造方法の作用・効果について説明する。
図９は、本実施形態の作用・効果の説明図である。膜厚が３０ｎｍのＩｎＧａＺｎＯ膜に対し、アルゴンプラズマ処理を行った場合のシート抵抗の低減効果を示す。
アルゴンプラズマ処理により、シート抵抗が二桁以上低減していることが分かる。シート抵抗の低減は、酸化物半導体中のキャリア密度が高くなることにより生じている。
図１０は、本実施形態の作用・効果の説明図である。図９のアルゴンプラズマ処理を行った試料と、処理を行っていない試料のインジウム（Ｉｎ）濃度の深さ方向のプロファイルを示す。Ｉｎ濃度は、ＳＴＥＭ−ＥＥＬＳ（Ｓｃａｎｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ−Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定している。
アルゴンプラズマ処理を行った試料では、試料表面から５ｎｍ以下の領域において、Ｉｎ濃度が低下していることがわかる。したがって、Ｉｎ濃度の低下により、ＩｎＧａＺｎＯ膜のシート抵抗が低減すると考えられる。アルゴンプラズマ処理を行った試料のインジウム濃度は、処理を行っていない試料のインジウム濃度の８０％以下となっている。
なお、プラズマ処理や熱処理の条件を変えても５ｎｍより深い領域においては、Ｉｎ濃度の顕著な低下は観察されない。
インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含有する酸化物半導体層の膜厚が薄くなると、キャリアの移動度が低下する。特に、１０ｎｍ未満の膜厚では、移動度の低下が顕著になる。移動度が低下すると電界効果型トランジスタのオン電流が低下し問題となる。
一方、ソース領域およびドレイン領域のシート抵抗が高すぎると、電界効果型トランジスタの寄生抵抗が増大することでオン電流が低下し問題となる。
本実施形態の薄膜電界効果型トランジスタ１００では、酸化物半導体層１０のソース領域１０ｂおよびドレイン領域１０ｃの膜厚をチャネル領域１０ａよりも薄くする。また、酸化物半導体層１０のソース領域１０ｂおよびドレイン領域１０ｃのＩｎ濃度をチャネル領域１０ａよりも低くする。この構成により、チャネル領域１０ａにおける移動度は確保した状態で、ソース領域１０ｂおよびドレイン領域１０ｃの低抵抗化が実現できる。したがって、オン電流の向上した薄膜電界効果型トランジスタ１００が実現できる。
さらに、ソース領域１０ｂおよびドレイン領域１０ｃは、薄膜化されていることにより表面側のみならず裏面側までＩｎ濃度が低く、低抵抗となっている。したがって、ソース領域１０ｂおよびドレイン領域１０ｃの裏面側（下側）に設けられる第１の導電層１６および第２の導電層１８とのコンタクト抵抗も低減する。したがって、寄生抵抗が低減し、オン電流の向上した薄膜電界効果型トランジスタ１００が実現できる。
特に、酸化物半導体層１０のソース領域１０ｂ、ドレイン領域１０ｃのプラズマ処理前の膜厚を５ｎｍ以下にすることにより、ソース領域１０ｂ、ドレイン領域１０ｃの全領域を低抵抗化することが可能となる。ソース領域１０ｂ、ドレイン領域１０ｃの全領域を低抵抗化できることで、トランジスタ毎の特性も安定するため、デバイス特性のばらつきが抑制される。
また、本実施形態の薄膜電界効果型トランジスタ１００は、ゲート電極１４がチャネル領域１０ａの上側に形成されるトップゲート型構造であり、ソース領域１０ｂおよびドレイン領域１０ｃを、ゲート電極１４に対してセルフアラインで形成することが可能である。したがって、ゲート電極１４とソース領域１０ｂおよびドレイン領域１０ｃとの、オーバーラップ容量を小さくすることが可能となる。したがって、寄生容量が低減し動作速度が向上する。
また、本実施形態の薄膜電界効果型トランジスタ１００は、ゲート絶縁膜１２とゲート電極１４との界面に対し、ソース領域１０ｂおよびドレイン領域１０ｃの表面が下側に下がっている。したがって、ゲート電極１４側面とソース領域１０ｂおよびドレイン領域１０ｃ間の容量も低減する。したがって、ゲート電極１４とソース領域１０ｂおよびドレイン領域１０ｃとの、寄生容量がさらに低減し動作速度が向上する。
また、本実施形態の薄膜電界効果型トランジスタ１００は、ソース領域１０ｂおよびドレイン領域１０ｃをゲート電極１４に対してセルフアラインで形成することが可能である。このため、例えば、ソース領域１０ｂおよびドレイン領域１０ｃとゲート電極１４との製造時の合わせ余裕が不要となる。したがって、本実施形態の薄膜電界効果型トランジスタ１００を適用することで、集積度の高い半導体装置が実現できる。
また、本実施形態の薄膜電界効果型トランジスタ１００は、ソース領域１０ｂおよびドレイン領域１０ｃの下面で配線層である第１の導電層１６および第２の導電層１８とコンタクトを形成する。したがって、ソース領域１０ｂおよびドレイン領域１０ｃ上に別途コンタクトプラグ等の接続部を設けることなく配線層との接続が可能である。よって、製造が容易で、かつ、集積度の高い半導体装置が実現できる。
（第２の実施形態）
本実施形態の半導体装置は、ゲート電極の両側に、ゲート側壁が設けられること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１１は、本実施形態の半導体装置の模式図である。図１１（ａ）は断面図、図１１（ｂ）は上面図である。図１１（ａ）は、図１１（ｂ）のＡＡ’断面図である。
本実施形態の半導体装置２００は、ゲート電極１４の両側にゲート側壁３６が設けられる。ゲート側壁３６は絶縁膜である。ゲート側壁３６は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等である。
次に、本実施形態の半導体装置の製造方法について説明する。図１２〜図１５は、本実施形態の半導体装置の製造方法を示す模式断面図である。図１１（ｂ）のＡＡ’断面に相当する断面を示す。
第１の実施形態同様、マスク材を形成し、ゲート絶縁膜１２およびゲート電極１４をパターニングする。ゲート絶縁膜１２およびゲート電極１４をパターニングした後、マスク材を除去する。その後、ゲート電極１４、酸化物半導体層１０上にゲート側壁膜３８を形成する（図１２）。ゲート側壁膜３８は、例えば、ＣＶＤ法により形成する。
次に、ゲート側壁膜３８をエッチングし、ゲート側壁３６を形成する（図１３）。ゲート側壁膜３８のエッチングは、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性の高いドライエッチングにより行う。
次に、ゲート電極１４およびゲート側壁３６をマスクに、ゲート電極１４両側の酸化物半導体層１０の一部をエッチングする（図１４）。酸化物半導体層１０のエッチングは、例えば、ドライエッチングまたはウェットエッチングにより行うことが可能である。このエッチングの際、ゲート電極１４両側の酸化物半導体層１０のエッチング後の膜厚が５ｎｍ以下となることが望ましい。
次に、アルゴン（Ａｒ）プラズマ処理を行う。このアルゴンプラズマ処理により、表面が露出している酸化物半導体層１０のＩｎ濃度を低下させて抵抗を低減し、酸化物半導体層１０にチャネル領域１０ａを挟む低抵抗のソース領域１０ｂとドレイン領域１０ｃとが形成される（図１５）。
以上の製造方法により、図１１に示す本実施形態の半導体装置２００が製造される。
本実施形態の薄膜電界効果型トランジスタ１００では、ゲート側壁３６を設けることにより、ゲート電極１４とソース領域１０ｂおよびドレイン領域１０ｃとが重なるオーバーラップ量が第１の実施形態と比較して小さくなる。したがって、ゲート電極１４とソース領域１０ｂおよびドレイン領域１０ｃとの、オーバーラップ容量を小さくすることが可能となる。よって、寄生容量が更に低減し動作速度が向上する。
（第３の実施形態）
本実施形態の半導体装置は、半導体層と、半導体層上に設けられる第１のゲート絶縁膜と、第１のゲート絶縁膜上に設けられる第１のゲート電極と、を有する第１のトランジスタと、チャネル領域と、チャネル領域を挟んで設けられチャネル領域よりも膜厚が薄くインジウム（Ｉｎ）濃度の低いソース領域およびドレイン領域とを有し、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含有する酸化物半導体層と、チャネル領域上に設けられる第２のゲート絶縁膜と、第２のゲート絶縁膜上に設けられる第２のゲート電極と、を有し、第１のトランジスタとの間に層間絶縁膜を挟んで設けられる第２のトランジスタと、ソース領域下に設けられ、ソース領域に電気的に接続される第１の導電層と、ドレイン領域下に設けられ、ドレイン領域に電気的に接続される第２の導電層と、を備える。
本実施形態の半導体装置は、半導体層をチャネル領域とする第１のトランジスタの上方に、層間絶縁膜を介して酸化物半導体層をチャネル領域とする第２のトランジスタが形成される。第２のトランジスタの構成は、第１の実施形態の薄膜電界効果型トランジスタと同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１６は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、第１のトランジスタ１１０と、第２のトランジスタ１２０とを備える。第１のトランジスタは、例えば、単結晶半導体基板（半導体層）をチャネル領域とする電界効果型トランジスタである。第２のトランジスタ１２０は、上述のように、第１の実施形態の薄膜電界効果型トランジスタ１００と同様の構成である。
本実施形態の半導体装置は、半導体基板（半導体層）５０に形成される。半導体基板５０は、単結晶の半導体である。半導体基板５０は、例えば、単結晶シリコン基板である。
第１のトランジスタ１１０は、半導体基板５０上に形成されるゲート絶縁膜（第１のゲート絶縁膜）５２、ゲート絶縁膜５２上に設けられるゲート電極（第１のゲート電極）５４を備える。また、ゲート電極５２の両側の半導体基板５０表面に、ソース領域５６およびドレイン領域５８が設けられる。ソース領域５６およびドレイン領域５８は、例えば、不純物の拡散層で形成される。ソース領域５６およびドレイン領域５８との間の半導体基板５０が第１のトランジスタ１１０のチャネル領域となる。
第２のトランジスタ１２０は、半導体基板５０上方に、第１のトランジスタ１１０との間に層間絶縁膜２０を間に挟んで設けられる。第２のトランジスタ１２０は、チャネル領域１０ａと、チャネル領域１０ａを挟んで設けられチャネル領域１０ａよりも膜厚が薄くインジウム（Ｉｎ）濃度の低いソース領域１０ｂおよびドレイン領域１０ｃとを有し、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含有する酸化物半導体層１０と、チャネル領域１０ａ上に設けられるゲート絶縁膜（第２のゲート絶縁膜）１２と、ゲート絶縁膜１２上に設けられるゲート電極（第２のゲート電極）１４を備える。
そして、第２のトランジスタ１２０のソース領域１０ｂ下に設けられ、ソース領域１０ｂに電気的に接続される第１の導電層１６と、ドレイン領域１０ｃ下に設けられ、ドレイン領域１０ｃに電気的に接続される第２の導電層１８を備える。
第１のトランジスタ１１０のゲート電極（第１のゲート電極）５４と、第１の導電層１６とが、導電性のコンタクトプラグ６０により接続される。コンタクトプラグ６０は、例えば、金属である。第１のトランジスタ１１０のゲート電極（第１のゲート電極）５４がコンタクトプラグ６０と第１の導電層１６を介して第２のトランジスタ１２０のソース領域１０ｂに電気的に接続される。
本実施形態の半導体装置によれば、半導体基板５０上に形成される第１のトランジスタ１１０の上方に、第２のトランジスタが形成される。この構成により、トランジスタを用いた電子回路が複数のレイヤで実現でき、半導体装置の集積度が向上する。
また、第２のトランジスタは、低いプロセス温度での形成が可能である。したがって、先に形成される第１のトランジスタ等の特性を劣化させることなく半導体装置が製造できる。
そして、第１の実施形態で詳述したように、本実施形態の第２のトランジスタ１２０は、セルフアライン構造であること、ソース領域１０ｂおよびドレイン領域１０ｃが、ソース領域１０ｂおよびドレイン領域１０ｃの下面で第１の導電層１６および第２の導電層１８とコンタクトする構造であること等、集積度の向上に適した構造である。したがって、更に、半導体装置の集積度を向上させることが可能である。
なお、例えば、第１のトランジスタをフローティングゲート型のメモリセルとし、第２のトランジスタをメモリセルアレイの周辺回路のトランジスタとして、不揮発性メモリを構成することも可能である。また、例えば、第１のトランジスタおよび第２のトランジスタを、いずれも、論理回路を構成するトランジスタとしてロジックＩＣを構成することも可能である。
本発明のいくつかの実施形態または実施例を説明したが、これらの実施形態または実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 酸化物半導体層
１０ａ チャネル領域
１０ｂ ソース領域
１０ｃ ドレイン領域
１２ ゲート絶縁膜（第２のゲート絶縁膜）
１４ ゲート電極（第２のゲート電極）
１６ 第１の導電層
１８ 第２の導電層
２０ 層間絶縁膜
３６ ゲート側壁
５０ 半導体基板（半導体層）
５２ ゲート絶縁膜（第１のゲート絶縁膜）
５４ ゲート電極（第１のゲート電極）
１００ 半導体装置
１１０ 第１のトランジスタ
１２０ 第２のトランジスタ
２００ 半導体装置

Claims (7)

  1. チャネル領域と、前記チャネル領域を挟んで設けられ前記チャネル領域よりも膜厚が薄くインジウム（Ｉｎ）濃度の低いソース領域およびドレイン領域とを有し、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含有する酸化物半導体層と、
    前記チャネル領域上に設けられるゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられるゲート電極と、
    前記ソース領域下に設けられ、前記ソース領域に電気的に接続される第１の導電層と、
    前記ドレイン領域下に設けられ、前記ドレイン領域に電気的に接続される第２の導電層と、
    を備える半導体装置。
  2. 前記チャネル領域の膜厚が１０ｎｍ以上であり、前記ソース領域および前記ドレイン領域の膜厚が５ｎｍ以下である請求項１記載の半導体装置。
  3. 前記酸化物半導体層に、ハフニウム（Ｈｆ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、リチウム（Ｌｉ）、スカンジウム（Ｓｃ）、窒素（Ｎ）の群から選ばれる少なくとも一つの元素が含有される請求項１または請求項２記載の半導体装置。
  4. 前記ソース領域および前記ドレイン領域のインジウム濃度が、前記チャネル領域のインジウム濃度の８０％以下である請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記ゲート電極の両側に、ゲート側壁が設けられる請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 第１の導電層および第２の導電層を形成し、
    前記第１の導電層および前記第２の導電層上に、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含有する酸化物半導体層を形成し、
    前記酸化物半導体層の一部が前記第１の導電層および前記第２の導電層上に残存するように前記酸化物半導体層をパターニングし、
    前記酸化物半導体層上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極をマスクに、前記ゲート電極両側の前記酸化物半導体層の一部をエッチングし、
    プラズマ処理または熱処理により前記ゲート電極両側の前記酸化物半導体層のＩｎ濃度を低下させる半導体装置の製造方法。
  7. 前記酸化物半導体層の膜厚が１０ｎｍ以上であり、前記ゲート電極両側の前記酸化物半導体層のエッチング後の膜厚が５ｎｍ以下である請求項６記載の半導体装置の製造方法。


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