WO2012173035A1 - 半導体装置およびその製造方法 - Google Patents

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metal
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oxide semiconductor
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一秀 冨安
中澤　淳
守口　正生
庸輔 神崎
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シャープ株式会社
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    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to a semiconductor device formed using an oxide semiconductor and a manufacturing method thereof.
  • An active matrix substrate used in a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • a source and drain electrodes are usually formed by etching a conductive layer formed on an oxide semiconductor layer (source / drain separation step). At this time, in order to suppress damage to the oxide semiconductor layer due to etching, the conductive layer can be etched with the channel portion of the oxide semiconductor layer covered with a protective film.
  • the TFT thus obtained is referred to as a “channel protection type (or etch stopper type)”.
  • a TFT obtained by etching a conductive layer without covering the channel portion with a protective film is referred to as a “channel etch type”.
  • Patent Document 1 discloses a method for manufacturing an oxide semiconductor TFT having a channel etch type bottom gate structure.
  • the source and drain electrodes are formed from the conductive layer, and part of the oxide semiconductor layer is removed. A recess is formed.
  • the conventional oxide semiconductor TFT has a problem that contact resistance between the source and drain electrodes made of a material different from that of the oxide semiconductor layer and the oxide semiconductor layer are high.
  • the present inventor has made various studies for the purpose of reducing contact resistance.
  • a reaction layer of the metal contained in the source and drain electrodes and the oxide semiconductor layer is formed between the source and drain electrodes and the oxide semiconductor layer, contact resistance between the source and drain electrodes and the oxide semiconductor layer is obtained.
  • the material of the source and drain electrodes may be any metal that can cause a redox reaction with an oxide semiconductor to form a reaction layer, such as titanium (Ti).
  • the conductive layer formed over the oxide semiconductor layer is etched to form source and drain electrodes.
  • a metal eg, Ti
  • this metal can cause a redox reaction with an oxide semiconductor. Therefore, when such a metal remains on the channel portion, the remaining metal (hereinafter referred to as “metal residue”) is oxidized. There is a possibility that oxygen deficiency may occur in the channel portion. For this reason, the initial characteristics of the TFT vary depending on the amount of metal remaining on the channel portion (hereinafter referred to as “metal residue amount”), which may reduce reliability.
  • metal residue amount the amount of metal residue on the channel portion is likely to be non-uniform depending on the etching conditions, and desired TFT characteristics may not be realized stably.
  • the channel portion of the oxide semiconductor layer is etched (overetch) as in the method disclosed in Patent Document 1, the amount of metal residue can be significantly reduced.
  • the channel portion becomes thin and desired TFT characteristics cannot be obtained.
  • oxygen vacancies are likely to be generated in the oxide semiconductor layer by etching, and the resistance of the oxide semiconductor layer may be reduced (off-state current may be increased).
  • wet etching can be performed instead of dry etching, but even in this case, overetching is required to sufficiently reduce the amount of metal residue, resulting in a large dimensional shift. For this reason, it is difficult to accurately control the channel length.
  • An embodiment of the present invention has been made in view of the above circumstances, and an object of the present invention is to perform etching on the oxide semiconductor layer after performing etching for forming source and drain electrodes in a channel-etch type oxide semiconductor TFT. This is to reduce the amount of metal residue present in the metal and suppress the decrease in reliability due to the metal residue.
  • a method of manufacturing a semiconductor device includes: (A) a step of forming a gate electrode on a substrate; (B) a step of forming a gate insulating layer so as to cover the gate electrode; A step of forming an oxide semiconductor layer containing a second metal on the gate insulating layer; and (D) forming a conductive film containing a first metal on the oxide semiconductor layer; Forming a reaction layer including a first metal and a second metal at an interface between the film and the oxide semiconductor layer; and (E) a channel region of the oxide semiconductor layer of the conductive film and the reaction layer.
  • a process of performing dry etching under such conditions (E It encompasses a), after the step (E1), by wet etching, and a step (E2) of removing at least a portion of the remaining residue on the channel region.
  • the step (E2) is performed under such a condition that the amount of the first metal remaining on the channel region is reduced to 1 ⁇ 10 15 pieces / cm 2 or less.
  • the step (D) forms a laminated film having a laminated structure including the conductive film and an upper conductive film formed on the conductive film on the oxide semiconductor layer.
  • the method further includes a step (F) of forming an insulating layer in contact with the surface of the channel region and performing a heat treatment at a temperature of 200 ° C. to 400 ° C. in that state after the step (E). .
  • the second metal has a standard electrode potential higher than the standard electrode potential of the first metal.
  • the first metal may be titanium.
  • the oxide semiconductor layer may be an IGZO layer, and the second metal may be indium.
  • a semiconductor device includes a substrate and a thin film transistor supported by the substrate, wherein the thin film transistor includes a channel region and source contact regions located on both sides of the channel region, respectively. And an oxide semiconductor layer containing a second metal and between the substrate and the oxide semiconductor layer so as to overlap with at least a channel region of the oxide semiconductor layer.
  • the channel region side end of the lower layer electrode is substantially aligned with the channel region side end of the upper layer electrode. Or located closer to the channel region than the end of the upper electrode on the channel region side, and the concentration of the first metal on the surface of the channel region is greater than 0 and 1 ⁇ 10 15 / cm 2 or less A.
  • the thickness of the channel region is equal to or greater than the thickness of the source contact region and the drain contact region.
  • the thin film transistor is covered with an insulating layer above the source electrode and the drain electrode, and the channel region is in contact with the insulating layer.
  • the end of the lower layer electrode on the channel region side when viewed from the normal direction of the substrate, is located closer to the channel region than the end of the upper layer electrode on the channel region side.
  • the distance between the end of the lower layer electrode on the channel region side and the end of the upper layer electrode on the channel region side is within 0.2 ⁇ m.
  • the lower electrode is a titanium layer, and the atomic ratio of titanium in the vicinity of the surface of the channel region is 5% or less.
  • the second metal has a standard electrode potential higher than a standard electrode potential of the first metal, and the source-side reaction layer and the drain-side reaction layer are formed of the first metal. Is a reaction layer formed by the oxidation of the second metal and the reduction of the second metal.
  • the second metal may be indium, and the first metal may be titanium.
  • the contact resistance is reduced, and the etching process for forming the source and drain electrodes increases the size shift due to overetching and the oxide semiconductor layer.
  • the amount of metal remaining on the oxide semiconductor layer without being etched (the amount of metal residue) can be reduced while suppressing the thinning of the channel portion. Therefore, variation in initial TFT characteristics due to metal residues can be suppressed, and a highly reliable oxide semiconductor TFT can be provided.
  • FIGS. 4A to 4E are process cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 100 according to the embodiment of the present invention.
  • FIGS. 4A to 4D are process cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 100 according to the embodiment of the present invention.
  • (A) is a figure which shows the result of having conducted the elemental analysis of the channel area
  • (b) is the surface state of the channel area
  • FIG. 1 is a figure which shows the result of having conducted the elemental analysis of the channel area
  • (b) is the surface state of the channel area
  • (C) is a schematic cross-sectional view of the oxide semiconductor TFT of Comparative Example 1-2.
  • (A) is a figure which shows the result of having conducted the elemental analysis of the channel area
  • (b) is the surface state of the channel area
  • FIG. 1 is a figure which shows the result of having conducted the elemental analysis of the channel area
  • (b) is the surface state of the channel area
  • C is a schematic cross-sectional view of the oxide semiconductor TFT of Comparative Example 2-2.
  • 6 is a schematic cross-sectional view illustrating an oxide semiconductor TFT 1000 of Comparative Example 1-1 and Comparative Example 2-1.
  • FIG. It is sectional drawing which illustrates the semiconductor device 200 of other embodiment by this invention. It is sectional drawing which illustrates the semiconductor device 300 of further another embodiment by this invention.
  • FIG. 6 is an enlarged view showing a metal residue 19 present on the surface of a channel region 7c after dry etching of a conductive film 9 in the manufacturing process of the semiconductor device 100 according to the embodiment of the present invention.
  • the semiconductor device of this embodiment includes a channel etch type oxide semiconductor TFT.
  • the semiconductor device of this embodiment should just be provided with the oxide semiconductor TFT, and includes an active matrix substrate, various display apparatuses, an electronic device, etc. widely.
  • a manufacturing method of the oxide semiconductor TFT in this embodiment will be described.
  • 1 and 2 are process cross-sectional views for explaining an example of a method for manufacturing an oxide semiconductor TFT according to the present embodiment.
  • a gate electrode 3 is formed on a substrate 1.
  • the gate electrode 3 can be formed, for example, by forming a conductive film (thickness: 50 nm to 300 nm) on the substrate 1 by sputtering or the like and then processing the conductive film into a desired shape.
  • a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • a plastic substrate a substrate such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic, or polyimide can be used.
  • a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or metal nitriding thereof
  • a film containing an object can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a conductive film (thickness: 300 nm) having a laminated structure in which aluminum (Al) is a lower layer and titanium (Ti) is an upper layer is formed by sputtering, and a photomask is used using a resist mask.
  • the conductive film is processed into a desired shape by lithography to obtain the gate electrode 3.
  • a gate insulating layer 5 is formed so as to cover the gate electrode 3.
  • the gate insulating layer 5 can be formed by a CVD method or the like.
  • a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used. it can.
  • the gate insulating layer 5 may have a stacked structure. For example, a silicon nitride layer, a silicon nitride oxide layer, or the like is formed on the substrate side (lower layer) to prevent diffusion of impurities and the like from the substrate 1, and the insulating layer is secured on the upper layer (upper layer).
  • a silicon oxide layer, a silicon oxynitride layer, or the like may be formed. Further, a rare gas element such as argon may be included in the reaction gas and mixed into the gate insulating layer 5 in order to form the dense gate insulating layer 5 with a low gate leakage current at a low film formation temperature.
  • SiH 4 and NH 3 are used as reaction gases, a silicon nitride layer having a thickness of 100 nm to 400 nm is used as a lower layer, and a silicon oxide layer having a thickness of 50 to 100 nm is used as an upper layer. 5 is formed.
  • an oxide semiconductor layer 7 is formed on the gate insulating layer 5. Specifically, an oxide semiconductor film having a thickness of 30 nm to 100 nm, for example, is formed on the gate insulating layer 5 by a sputtering method. Thereafter, the oxide semiconductor film is patterned by photolithography to obtain the oxide semiconductor layer 7. The oxide semiconductor layer 7 is disposed so as to overlap the gate electrode 3 with the gate insulating layer 5 interposed therebetween.
  • the oxide semiconductor layer 7 is formed by patterning an In—Ga—Zn—O-based amorphous oxide semiconductor film (IGZO film) containing In, Ga, and Zn at a ratio of 1: 1: 1. .
  • IGZO film In—Ga—Zn—O-based amorphous oxide semiconductor film
  • the ratio of In, Ga, and Zn is not limited to the above, and can be appropriately selected.
  • the oxide semiconductor layer 7 may be formed using another oxide semiconductor film instead of the IGZO film.
  • Other oxide semiconductor films include InGaO 3 (ZnO) 5 , magnesium zinc oxide (Mg x Zn 1-x O), cadmium zinc oxide (Cd x Zn 1-x O), cadmium oxide (CdO), and the like. Also good.
  • a ZnO film to which one or more impurity elements of Group 1 element, Group 13 element, Group 14 element, Group 15 element, or Group 17 element are added may be used.
  • Such a ZnO film may be in an amorphous state, a polycrystalline state, or a microcrystalline state in which an amorphous state and a polycrystalline state are mixed.
  • a conductive film 9 to be a source electrode and a drain electrode is formed on the oxide semiconductor layer 7.
  • the conductive film 9 contains a metal (referred to as “first metal”) that can cause an oxidation-reduction reaction with the oxide semiconductor layer 7.
  • first metal a metal having a lower standard electrode potential than a metal (eg, In) included in the oxide semiconductor can be used.
  • the first metal is preferably Ti.
  • the conductive film 9 having a two-layer structure in which the Ti layer is the lower layer 9A and the Cu layer or the Al layer is the upper layer 9B is formed by sputtering.
  • reaction layer 15 is formed between the oxide semiconductor layer 7 and the conductive film 9 as illustrated.
  • the reaction layer 15 is a layer obtained by an oxidation-reduction reaction between the first metal and the oxide semiconductor contained in the conductive film 9 (the lowermost layer 9A in the case where the conductive film 9 has a stacked structure). 1 metal and the 2nd metal contained in an oxide semiconductor.
  • Ti which is the first metal, diffuses from the lower layer 9 ⁇ / b> A of the conductive film 9 to the oxide semiconductor layer 7 side from the interface with the oxide semiconductor layer 7.
  • the reaction layer 15 is a low resistance layer having a lower resistance than the oxide semiconductor layer 7. Therefore, the contact resistance between the source and drain electrodes formed from the conductive film 9 and the oxide semiconductor layer 7 can be reduced by interposing the reaction layer 15.
  • the lower layer 9A of the conductive film 9 contains Ti, and the oxide semiconductor is IGZO.
  • Ti standard electrode potential: ⁇ 1.63 V
  • In standard electrode potential: ⁇ 0.34 V
  • a reaction layer 15 containing titanium oxide and metal indium is obtained.
  • the conductive film 9 a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), or an alloy thereof, or metal nitriding thereof A film containing an object can be used as appropriate.
  • the lowermost layer the layer located closest to the substrate 1 and in contact with the oxide semiconductor layer 7
  • the lowermost layer 9A may be a film containing the first metal
  • the other layers may be conductive oxide films.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ITSO indium tin oxide containing silicon oxide
  • ITO indium oxide
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ITO indium tin oxide containing silicon oxide
  • ITO indium oxide
  • ITO oxidation
  • ZnO zinc
  • TiN titanium nitride
  • a resist layer 17 having an opening on the portion of the oxide semiconductor layer 7 which becomes a channel is formed on the conductive film 9.
  • the upper layer 9B of the conductive film 9 is patterned using the resist layer 17 as a mask.
  • Either dry etching or wet etching may be employed.
  • nitric acid and hydrogen peroxide solution are used as the etching solution, and the portion of the upper layer 9B exposed from the resist layer 17 is removed by wet etching.
  • acetic acid, phosphoric acid, and nitric acid may be used as an etching solution.
  • the etchant is preferably selected so that the upper layer 9B is etched and the lower layer 9A is not etched. Thereby, the upper layer electrodes 11B and 13B are obtained.
  • wet etching as shown, the ends E B of the upper electrode 11B, 13B opening side of the can will be formed on the inner side than the position R defined by the resist layer 17.
  • portions of the lower layer 9A of the conductive film 9 and the reaction layer 15 exposed from the resist layer 17 are removed by dry etching using the resist layer 17 as a mask. Thereby, lower layer electrodes 11A and 13A are obtained from the lower layer 9A.
  • the dry etching is performed under the condition that the residue 19 containing the first metal (here, Ti) remains on the surface of the portion (channel region) 7c to be a channel in the oxide semiconductor layer 7. In other words, it is performed under conditions that do not cause over-etching. Therefore, the surface portion of the oxide semiconductor layer 7 is hardly etched.
  • the residue 19 generated on the surface of the channel region 7c is, for example, a part of the lower layer 9A or a part of the reaction layer 15.
  • fluorine gas such as CF 4 , NF 3 , SF 6 , CHF 3 , chlorine gas typified by Cl 2 , BCl 3 , SiCl 4, CCl 4, etc., or O 2 gas is used as the etching gas.
  • An inert gas such as He or Ar may be appropriately added to these gases.
  • the etching of the lower layer 9A is performed by dry etching, the horizontal etching does not occur unlike the wet etching. Accordingly, when viewed from above the substrate 1, the end portion EA on the opening side of the lower layer electrodes 11 ⁇ / b> A and 13 ⁇ / b> A is substantially aligned with the end portion R on the opening portion side of the resist layer 17.
  • the lower layer electrode 11A and the upper layer electrode 11B constitute the source electrode 11, and the lower layer electrode 13A and the upper layer electrode 13B constitute the drain electrode 13.
  • the source electrode 11 and the drain electrode 13 are electrically connected to the oxide semiconductor layer 7 through the reaction layer 15.
  • a region of the oxide semiconductor layer 7 that is not covered by any of the lower layer electrodes 11A and 13A and overlaps with the gate electrode 3 is a channel region 7c.
  • FIG. 12 is an enlarged view showing the residue 19 generated on the surface of the channel region 7c.
  • the Ti concentration in the residue 19 (hereinafter referred to as “Ti residue concentration”) is, for example, about 1 ⁇ 10 14 pieces / cm 2 to 6 ⁇ 10 14 pieces / cm 2 , for example, about 3 ⁇ 10 14 pieces / cm 2 . is there. If the Ti residue concentration after dry etching is too higher than the above range, the Ti residue concentration may not be sufficiently reduced by subsequent wet etching.
  • the Ti residue concentration can be measured by, for example, total reflection fluorescent X-ray. It is also possible to analyze the Ti ratio on the surface of the channel region 7c by AES (Auger electron spectroscopy) or XPS (X-ray photoelectron spectroscopy).
  • the residue 19 existing on the channel region 7c is removed by wet etching.
  • the reaction layer 15 is separated into the source side and the drain side, and becomes the source side reaction layer 15s and the drain side reaction layer 15d, respectively. In this way, the oxide semiconductor TFT 100 is obtained.
  • a solution that can etch the residue 19 (particularly the first metal) without etching the oxide semiconductor layer 7 may be selected.
  • the surface treatment of the channel region 7c is performed using ammonia perwater (NH 4 OH + H 2 O 2 ) and the etching time of, for example, 60 sec.
  • the residue 19 is significantly reduced, and the Ti residue concentration is, for example, less than 1 ⁇ 10 14 pieces / cm 2 , more preferably less than 5 ⁇ 10 13 pieces / cm 2 .
  • the in-plane distribution of the residue 19 becomes uniform.
  • “in-plane distribution” refers to a distribution in a plane parallel to the surface of the substrate 1.
  • this step it is preferable to perform wet etching on the amount of the residue 19 under conditions that do not cause over-etching. Thereby, the dimension shift of the lower layer electrodes 11A and 13A due to wet etching can be suppressed. Further, since wet etching is performed on the residue 19 after the lower layer 9A is removed by dry etching, the amount of the residue 19 can be sufficiently reduced even if etching is performed under such conditions.
  • over-etching can also be performed in this step.
  • the lower electrode 11A, 13A and the reaction layer 15s, 15d end E A ' is the, upper electrode 11B, 13B ends E slightly than B of It may be formed inside.
  • the distance t between the end E A ′ in the substrate surface and the end E B of the upper layer electrodes 11B and 13B is preferably, for example, not less than 0 ⁇ m and not more than 0.2 ⁇ m.
  • a first interlayer insulating layer (passivation film) 21A is formed as the interlayer insulating layer 21, and a second interlayer insulating layer 21B is further formed thereon.
  • a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like is formed by CVD. Can be used as appropriate.
  • the first interlayer insulating layer 21A may be formed using an insulating material having another film quality.
  • the second interlayer insulating layer 21B is preferably a layer made of an organic material, and may be, for example, a positive photosensitive resin film.
  • the first interlayer insulating layer 21A and before forming the second interlayer insulating layer 21B it is preferable to perform a heat treatment (annealing process) on the entire substrate at a temperature of about 350 ° C., for example. The reason for this will be described below.
  • the surface portion of the channel region 7c of the oxide semiconductor layer 7 is in contact with the conductive film 9, so that the oxide semiconductor in the channel region 7c is covered by the first metal. Due to partial reduction, oxygen vacancies are generated in the channel region 7c. For this reason, the conductivity of the channel region 7c is high. If the TFT is completed in this state, the off-leakage current is large, and desired characteristics may not be realized. On the other hand, when heat treatment is performed, the channel region 7c of the oxide semiconductor layer 7 is oxidized, so that oxygen vacancies in the channel region 7c can be reduced, and desired TFT characteristics can be realized.
  • the reaction between the source electrode 11 and the drain electrode 13 and the oxide semiconductor layer 7 further proceeds, and the reaction layers 15 s and 15 d formed therebetween become thick. Therefore, the resistance between the source electrode 11 and the drain electrode 13 and the oxide semiconductor layer 7 can be further reduced.
  • the temperature of the heat treatment is not particularly limited, but is, for example, 200 ° C. or higher and 400 ° C. or lower, preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heat treatment time is not particularly limited, but is, for example, 30 minutes or longer and 120 minutes or shorter.
  • the heat treatment may be performed after forming the second interlayer insulating layer 21B.
  • a source upper wiring may be formed on the interlayer insulating layer 21 so as to be connected to the source electrode 11 in the opening.
  • a pixel electrode may be formed on the interlayer insulating layer 21 so as to be connected to the drain electrode 13 in the opening.
  • the lower layer 9A and the reaction layer 15 of the conductive film 9 are dry-etched and then wet-etched. Therefore, since the amount of metal residue on the channel region 7c can be reduced, it is possible to suppress degradation and variations in TFT characteristics caused by the metal residue.
  • etching for separating a source electrode and a drain electrode has been performed by either dry etching or wet etching. For this reason, unless over-etching is performed, metal residues on the channel region cannot be sufficiently reduced (for example, Patent Document 1).
  • dry etching is performed under conditions that cause over-etching, the metal residue can be reduced, but the surface portion of the channel region 7c is removed, and desired TFT characteristics may not be obtained.
  • wet etching is performed under conditions that can sufficiently reduce metal residues, a dimensional shift increases. For example, the distance t shown in FIG. 3 is more than 0.2 ⁇ m.
  • the metal residue 19 on the channel region 7c can be reduced while avoiding the above problems. The above problem will be described in detail later by showing ⁇ Comparative Example>.
  • the oxide semiconductor layer 7 can suppress the process damage to 7.
  • the layer (lowermost layer) in contact with the upper surface of the oxide semiconductor layer 7 is preferably a metal film made of the first metal.
  • the first metal is preferably Ti. Since Ti easily reacts with the oxide semiconductor, the reaction layer 15 having a low resistance can be reliably formed at the interface between the oxide semiconductor layer 7 and the electrodes 11 and 13. On the other hand, the above method can reduce the Ti residue that easily causes oxygen vacancies in the channel region 7c, so that a more remarkable effect can be obtained.
  • the conductive film 9 for example, a laminated film having a Ti film as a lower layer and a film made of aluminum, molybdenum, tantalum, tungsten, copper, or an alloy thereof may be used thereon.
  • the thickness of the lower Ti film is, for example, 30 nm or more and 150 nm or less. If the Ti film is 30 nm or more, a reaction layer 15 having a predetermined thickness (thickness after heat treatment: for example, 5 nm or more and 20 nm or less) is formed between the source and drain electrodes 11 and 13 and the oxide semiconductor layer 7. Therefore, the on-resistance of the oxide semiconductor TFT can be more reliably reduced.
  • the oxide semiconductor TFT 100 includes a gate electrode 3 provided on the substrate 1, a gate insulating layer 5 covering the gate electrode 3, and an oxide semiconductor layer 7 formed on the gate insulating layer 5.
  • the oxide semiconductor layer 7 in this embodiment is, for example, an In—Ga—Zn—O-based semiconductor (IGZO) layer.
  • the oxide semiconductor layer 7 includes a channel region 7c and a source contact region 7s and a drain contact region 7d that are disposed on both sides of the channel region 7c.
  • the channel region 7 c overlaps with the gate electrode 3 through the gate insulating layer 5.
  • a source electrode 11 is provided on the source contact region 7 s of the oxide semiconductor layer 7.
  • a source side reaction layer 15 s is formed between the source contact region 7 s and the source electrode 11.
  • the source electrode 11 is electrically connected to the source contact region 7s through the source side reaction layer 15s.
  • a drain electrode 13 is provided on the drain contact region 7 d of the oxide semiconductor layer 7.
  • a drain side reaction layer 15 d is formed between the drain contact region 7 d and the drain electrode 13.
  • the drain electrode 13 is electrically connected to the drain contact region 7d through the drain side reaction layer 15d.
  • the source side reaction layer 15s and the drain side reaction layer 15d are separated.
  • the channel region 7c is not covered with the reaction layer.
  • the source electrode 11 and the drain electrode 13 contain the first metal.
  • the source and drain electrodes 11 and 13 have a laminated structure in which a layer made of a first metal (for example, a Ti layer) is used as the lower layer electrodes 11A and 13A.
  • the upper layer electrodes 11B and 13B are metal layers made of a metal other than the first metal, for example, copper or aluminum.
  • the concentration of the first metal on the surface of the channel region 7c of the oxide semiconductor layer 7 is, for example, greater than 0 and 1 ⁇ 10 15 atoms / cm 2 or less.
  • the lower electrode 11A of the source and drain electrodes 11, 13, 13A ends E A ' is the, upper electrode 11B, the end portion E B of 13B Is also located on the channel region 7c side.
  • the upper layer electrodes 11B and 13B are patterned by wet etching, and most of the lower layer electrodes 11A and 13A are patterned by dry etching.
  • the upper electrode 11B, the end portion E B and the lower electrode 11A of 13B, and the 13A end E A 'substantially aligned there is a case where the upper electrode 11B, the end portion E B and the lower electrode 11A of 13B, and the 13A end E A 'substantially aligned.
  • the ends of the upper electrode and the ends of the lower electrode are substantially aligned means that the distance t between these ends is within 0.2 ⁇ m.
  • the upper electrode 11B, the end portion E B is the lower electrode 11A of 13B, even if than 13A ends E A of the 'located in the channel region 7c side, the distance t between the ends 0 It is possible to keep it within 2 ⁇ m.
  • the oxide semiconductor TFT 100 is covered with an interlayer insulating layer 21.
  • the structure and material of the interlayer insulating layer 21 are not particularly limited.
  • the interlayer insulating layer 21 in the present embodiment includes a first interlayer insulating layer (passivation film) 21A and a second interlayer insulating layer 21B formed on the first interlayer insulating layer 21A.
  • the oxide semiconductor TFT 100 of this embodiment is a channel etch type and not a channel protection type (etch stopper type)
  • an insulating film is formed between the source and drain electrodes 11 and 13 and the oxide semiconductor layer 7. Does not have. Therefore, the channel region 7 c is in contact with the insulating layer formed above the source and drain electrodes 11 and 13. In the illustrated example, the channel region 7c is in contact with the first interlayer insulating layer 21A.
  • the thickness of the channel region 7c is equal to or greater than the thickness of the source contact region 7s and the drain contact region 7d. This is because the surface portion of the channel region 7c is not removed in the etching process for forming the source and drain electrodes.
  • reaction layers 15s and 15d are formed on the surface portions of the source contact region 7s and the drain contact region 7d, the thicknesses of these regions are slightly reduced. For this reason, in the cross-sectional structure shown in the drawing, the surface of the channel region 7c is above the interface between the source contact region 7s and drain contact region 7d and the reaction layers 15s and 15d. Further, when viewed from the normal direction of the substrate 1, the end portions of the reaction layers 15s and 15d are substantially aligned with the end portions of the lower layers.
  • composition of reaction layer 15 in the present embodiment will be described.
  • Ti was used as the material (metal material) of the lower layer 9A of the conductive film 9
  • IGZO was used as the oxide semiconductor.
  • the heat treatment temperature after the formation of the interlayer insulating layer 21 was set to 350 ° C.
  • the composition of the obtained reaction layer 15 was examined by Auger electron spectroscopy.
  • FIG. 4 is a diagram showing the result of analyzing the bonding state of Ti and indium (In) in the reaction layer 15 by Auger electron spectroscopy.
  • the horizontal axis in FIG. 4 represents the depth from the upper surface of the lower layer (Ti layer) 9A, and the vertical axis represents the detected intensity.
  • reaction layer 15 Ti is in an oxide bonding state and In is in a metallic bonding state.
  • This is a reaction layer formed when the reaction layer 15 undergoes a redox reaction between Ti as a wiring material and IGZO as an oxide semiconductor, and oxidation of Ti and reduction of In occur simultaneously. It is shown that.
  • the composition of the reaction layer 15 generated by this reaction is, for example, Ti 39%, In 7%, Ga 6%, Zn 1%, O 47%.
  • the ratio of metal indium (metal-bonding second metal) in the total amount of In (second metal) is higher than the ratio in the oxide semiconductor layer 7.
  • the ratio of oxide titanium (first metal constituting the oxide) to the total amount of Ti (first metal) is higher than the ratio in the conductive film 9.
  • Comparative Examples 1-1 and 1-2 when only dry etching was performed on the lower layer of the conductive film, and as Comparative Examples 2-1 and 2-2, only when wet etching was performed, The metal residue on the area will be described.
  • a Ti layer is used as the lower layer and an IGZO layer is used as the oxide semiconductor layer.
  • Comparative Example 1-1 the portion of the Ti layer located on the channel region was removed by dry etching under conditions that did not cause overetching. Thereafter, the elements in the channel region were analyzed.
  • Comparative Example 1-2 the portion of the titanium layer located on the channel region was removed by performing dry etching under the condition that the overetching rate was 30%.
  • FIG. 5A is a diagram showing the result of elemental analysis of the channel region after dry etching in Comparative Example 1-1
  • FIG. 5B is the channel after dry etching in Comparative Example 1-1. It is a figure which shows the surface state of an area
  • FIG. 6A is a diagram showing the result of elemental analysis of the channel region after dry etching in Comparative Example 1-2
  • FIG. 6B is the result after dry etching in Comparative Example 1-2. It is a figure which shows the surface state of the channel region of.
  • Comparative Examples 1-1 and 1-2 the oxide semiconductor layer formed in the central portion of the substrate is targeted, and analysis of the depth direction of each element is performed using Auger electron spectroscopy while using etching together. It was.
  • the etching time on the horizontal axis in the diagrams shown in FIGS. 5A and 6A corresponds to the depth from the surface of the channel region.
  • Comparative Example 1-1 a titanium residue is present at an atomic ratio close to 10% on the surface of the channel region. Further, since the titanium residue is mainly TiO 2 , it can be seen that it is an etching residue of the reaction layer. In contrast, in Comparative Example 1-2, the titanium residue is thinner than in Comparative Example 1-1, and it can be seen that the amount of titanium residue can be reduced by overetching. However, since about 10 to 15% (atomic ratio) of titanium exists in the vicinity of the surface of the channel region, it is difficult to sufficiently suppress the deterioration of TFT characteristics due to titanium. Further, since the depth distribution of titanium is non-uniform, the amount of titanium residue tends to be non-uniform within the substrate surface due to surface irregularities after etching, which may cause a decrease in TFT reliability. .
  • FIG. 6C is a schematic cross-sectional view of the oxide semiconductor TFT of Comparative Example 1-2.
  • the same referential mark is attached
  • the surface portion of the channel region 7c is also removed by overetching, and the thickness of the channel region 7c becomes smaller than the other portions of the oxide semiconductor layer 7 (source contact region 7s and drain contact region 7d). . For this reason, there is a possibility that desired TFT characteristics cannot be obtained.
  • Comparative Examples 2-1 and 2-2 the portion of the titanium layer located on the channel region 7c was removed by wet etching.
  • wet etching was performed for 10 seconds longer than the etching time during which no over-etching occurred, and in Comparative Example 2-2, wet etching was performed for 60 seconds longer. Thereafter, the elements in the channel region 7c of Comparative Examples 2-1 and 2-2 were analyzed by the same method as that used in Comparative Example 1.
  • FIG. 7A is a diagram showing the results of elemental analysis of the channel region after wet etching in Comparative Example 2-1
  • FIG. 7B is the channel after wet etching in Comparative Example 2-1. It is a figure which shows the surface state of an area
  • FIG. 8A is a diagram showing the result of elemental analysis of the channel region after wet etching in Comparative Example 2-2.
  • FIG. 8B is a diagram showing results after wet etching in Comparative Example 2-2. It is a figure which shows the surface state of the channel region of.
  • Comparative Example 7A shows that in Comparative Example 2-1, about 10% of titanium is present in the vicinity of the surface of the channel region in the atomic ratio.
  • Comparative Example 2-2 as shown in FIG. 8A, it can be seen that the atomic ratio of titanium is reduced to less than 2% in the vicinity of the surface of the channel region 7c.
  • the distribution of the titanium amount depending on the depth is substantially uniform.
  • Comparative Example 2-2 has a problem that the dimensional shift of the source and drain electrodes becomes large because wet etching is performed at a high overetching rate.
  • FIG. 8C is a schematic cross-sectional view of the oxide semiconductor TFT of Comparative Example 2-2.
  • the end portions of the lower layer electrodes 11A and 13A are formed inside the end portions of the upper layer electrodes 11B and 13B by overetching. If the etching conditions are set so that the titanium residue is sufficiently reduced, the distance t between these ends becomes larger than 0.2 ⁇ m. As a result, it becomes difficult to control the channel length to a predetermined length, and there is a possibility that desired TFT characteristics cannot be realized.
  • wet etching is performed to remove the titanium layer and the reaction layer.
  • overetching rate 20% or less, for example
  • the amount of titanium residue is equal to or less than the amount of titanium residue in Comparative Example 2-2 shown in FIG.
  • the atomic ratio of titanium on the surface of the channel region 7c is, for example, 5% or less, preferably 2% or less.
  • the “atomic ratio of titanium on the surface of the channel region” here means the ratio (atomic ratio) of the number of titanium atoms to the total number of atoms existing in the channel region 7 c in the vicinity of the surface of the channel region 7 c.
  • the TFT is manufactured in a state where the titanium residue on the channel region is not sufficiently removed, irregularities corresponding to the titanium residue are generated on the surface of the interlayer insulating layer.
  • FIG. 9 is a schematic cross-sectional view illustrating the oxide semiconductor TFTs of Comparative Example 1-1 and Comparative Example 2-1.
  • a predetermined amount or more of metal residue (here, titanium residue) 19 exists on the channel region 7c. Therefore, when an annealing process is performed after the first interlayer insulating layer (passivation film) 21A covering the oxide semiconductor TFT is formed, irregularities are formed on the surface of the first interlayer insulating layer 21A. As a result, the surface roughness of the portion S2 located on the channel region 7c in the surface of the first interlayer insulating layer 21A is larger than the surface roughness of the portion S1 located on the source and drain contact regions 7s and 7d.
  • the portion of the surface of the first interlayer insulating layer 21A located on the channel region 7c and the source and drain contact regions 7s and 7d are located.
  • the surface roughness is substantially the same as that of the portion.
  • the formation method and configuration of the oxide semiconductor TFT in the present embodiment are not limited to the method and configuration described above with reference to FIGS.
  • FIG. 10 is a diagram illustrating a cross-sectional structure of another oxide semiconductor TFT 200 in this embodiment.
  • a part of the first metal (here, titanium) is not only in the thickness direction but also in the lateral direction (direction parallel to the substrate 1) in the oxide semiconductor layer 7. May also spread.
  • the end of the source side reaction layer 15s on the channel region side extends a distance u closer to the drain electrode 13 than the end of the lower layer electrode 11A on the channel region side.
  • the end of the drain side reaction layer 15d on the channel region side extends a distance v closer to the source electrode 11 than the end of the lower layer electrode 13A on the channel region side.
  • the distances u and v vary depending on the annealing conditions (annealing temperature and time).
  • the channel region is a portion 7c 'located between the reaction layers 15s and 15d.
  • concentration of the first metal on the surface of the channel region indicates the concentration of the first metal on the surface of the channel region 7c ′ in the illustrated example.
  • the first metal contained in the reaction layers 15s and 15d that extend to the channel region side is not included in the metal residue.
  • FIG. 11 is a cross-sectional view illustrating still another oxide semiconductor TFT 300 in this embodiment.
  • the conductive film 9 having a laminated structure is formed, but the conductive film 9 may be a single layer (for example, a titanium layer) containing the first metal. If the conductive film 9 is a single layer, the same effect as the above method can be obtained by performing dry etching on the conductive film 9 and the reaction layer 15 and then performing wet etching.
  • the lower layer 9A and the upper layer 9B of the conductive film 9 are continuously formed by sputtering.
  • the amount of titanium (amount of titanium residue) remaining on the channel region 7c after dry etching can be reduced by forming with a high power. I found it. The reason is as follows.
  • the inventor found that the Ti layer was deposited. It was found that when the power is low (for example, 2 kW), the reaction layer is easily formed, and when the film formation power is high (for example, 7.5 kW), the reaction layer is hardly formed. That is, as the deposition power is lower, Ti diffuses and a thick reaction layer is formed. When the thick reaction layer is formed, Ti is not sufficiently removed in the dry etching process for the Ti layer and the reaction layer, and the amount of Ti residue increases.
  • Embodiments of the present invention can be widely applied to various semiconductor devices having an oxide semiconductor TFT and an oxide semiconductor TFT.
  • circuit boards such as active matrix substrates, liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as image sensor devices, image input devices, fingerprint readers, etc. It can also be applied to other electronic devices.
  • circuit boards such as active matrix substrates, liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as image sensor devices, image input devices, fingerprint readers, etc. It can also be applied to other electronic devices.
  • EL organic electroluminescence
  • imaging devices such as image sensor devices, image input devices, fingerprint readers, etc. It can also be applied to other electronic devices.
  • Gate electrode 5 Gate insulating layer 7 Oxide semiconductor layer (active layer) 7s Source contact region 7d Drain contact region 7c Channel region 9 Conductive film 11
  • Source electrode 13 Drain electrode 15 Reaction layer 15s Source side reaction layer 15d Drain side reaction layer 21
  • Interlayer insulation layer 21A First interlayer insulation layer (passivation film) 21B Second interlayer insulating layer 100, 200, 300, 1000 Oxide semiconductor TFT

Landscapes

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Abstract

　半導体装置の製造方法は、（Ｄ）第２の金属を含む酸化物半導体層（７）の上に第１の金属を含む導電膜（９）を形成するとともに、導電膜（９）と酸化物半導体層（７）との界面に第１の金属および第２の金属を含む反応層（１５）を形成する工程と、（Ｅ）導電膜（９）および反応層（１５）のうち酸化物半導体層（７）のチャネル領域となる領域（７ｃ）上に位置する部分を除去する工程とを包含し、工程（Ｅ）は、導電膜（９）および反応層（１５）に対して、チャネル領域（７ｃ）上に第１の金属を含む残渣が残るような条件で、ドライエッチングを行う工程（Ｅ１）と、工程（Ｅ１）の後に、ウェットエッチングにより、チャネル領域（７ｃ）上に残った残渣の少なくとも一部を除去する工程（Ｅ２）とを包含する。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」という）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」という）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」という）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
　ボトムゲート構造を有する酸化物半導体ＴＦＴでは、通常、酸化物半導体層上に形成された導電層をエッチングすることにより、ソースおよびドレイン電極を形成する（ソース・ドレイン分離工程）。このとき、エッチングによる酸化物半導体層へのダメージを抑制するために、酸化物半導体層のチャネル部分を保護膜で覆った状態で、導電層のエッチングを行うこともできる。このようにして得られるＴＦＴを「チャネル保護型（またはエッチストッパ型）」と称する。これに対し、チャネル部分を保護膜で覆わずに導電層のエッチングを行うことによって得られるＴＦＴを「チャネルエッチ型」と称する。
　特許文献１には、チャネルエッチ型のボトムゲート構造を有する酸化物半導体ＴＦＴの製造方法が開示されている。特許文献１に開示された方法では、導電層および酸化物半導体層に対してドライエッチングを行うことにより、導電層からソースおよびドレイン電極を形成するとともに、酸化物半導体層の一部を除去して凹部を形成する。
特開２０１０－１２３９２３号公報
　従来の酸化物半導体ＴＦＴでは、酸化物半導体層とは異なる材料からなるソースおよびドレイン電極と酸化物半導体層とを接触させることから、これらの間のコンタクト抵抗が高いという問題がある。
　これに対し、本発明者は、コンタクト抵抗を低減する目的で種々の検討を行った。その結果、ソースおよびドレイン電極と酸化物半導体層との間に、ソースおよびドレイン電極に含まれる金属と酸化物半導体との反応層を形成すると、ソースおよびドレイン電極と酸化物半導体層とのコンタクト抵抗を従来よりも低く抑えることが可能になることを見出した。ソースおよびドレイン電極の材料（配線材料）は、酸化物半導体と酸化還元反応を生じて反応層を形成し得る金属であればよく、例えばチタン（Ｔｉ）である。
　しかしながら、本発明者が検討したところ、チャネルエッチ型のＴＦＴに上記のコンタクト構造を適用すると、以下のような問題があることが分かった。
　チャネルエッチ型では、酸化物半導体層上に形成した導電層をエッチングして、ソースおよびドレイン電極を形成する。このとき、エッチング後も酸化物半導体層のチャネル部分上に、反応層や導電層に含まれる金属（例えばＴｉ）が残る場合がある。上述したように、この金属は酸化物半導体と酸化還元反応を生じ得ることから、チャネル部分上にそのような金属が残ると、残った金属（以下、「金属残渣」という。）が酸化されて、チャネル部分に酸素欠損を生じるおそれがある。このため、チャネル部分上に残った金属の量（以下、「金属残渣量」という。）により、ＴＦＴの初期特性にばらつきが生じ、信頼性が低下するおそれがある。また、導電層のエッチングをドライエッチングで行うと、エッチング条件により、チャネル部分上の金属残渣量が不均一となりやすく、所望のＴＦＴ特性を安定して実現できない場合がある。
　特に、配線材料としてＴｉを用いると、ＴｉはＭｏなどの他の金属よりも酸化物半導体と酸化還元反応を生じやすいことから、酸化物半導体層のチャネル部分に酸素欠損が発生しやすい。従って、キャリア濃度が増加し、オフリーク特性が低下するおそれがあり、金属残渣によるＴＦＴ特性の低下が特に顕著になることがわかった。
　上記問題に対し、特許文献１に開示された方法のように、酸化物半導体層のチャネル部分までエッチングすれば（オーバーエッチ）、金属残渣量を大幅に低減することが可能である。しかしながら、チャネル部分が薄くなり、所望のＴＦＴ特性が得られない可能性がある。また、エッチングによって酸化物半導体層に酸素欠損が生じやすくなり、酸化物半導体層の抵抗が低くなる（オフ電流が大きくなる）おそれもある。一方、ドライエッチングに代わってウェットエッチングを行うこともできるが、この場合でも、金属残渣量を十分に低減するためにはオーバーエッチを行う必要があり、寸法シフトが大きくなる。このため、チャネル長を正確に制御することが困難となる。
　このように、酸化物半導体と酸化還元反応を生じて反応層を形成し得る金属を配線材料として用いると、反応層の形成によりコンタクト抵抗を低減できるが、そのような金属が酸化物半導体層上に残渣として残りＴＦＴ特性を低下させるおそれがある。
　本発明の実施形態は上記事情に鑑みてなされたものであり、その目的は、チャネルエッチ型の酸化物半導体ＴＦＴにおいて、ソースおよびドレイン電極を形成するためのエッチングを行った後に酸化物半導体層上に存在する金属残渣量を低減し、金属残渣に起因する信頼性の低下を抑制することにある。
　本発明の実施形態の半導体装置の製造方法は、（Ａ）基板上にゲート電極を形成する工程と、（Ｂ）前記ゲート電極を覆うようにゲート絶縁層を形成する工程と、（Ｃ）前記ゲート絶縁層の上に、第２の金属を含む酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層の上に、第１の金属を含む導電膜を形成するとともに、前記導電膜と前記酸化物半導体層との界面に第１の金属および第２の金属を含む反応層を形成する工程と、（Ｅ）前記導電膜および前記反応層のうち前記酸化物半導体層のチャネル領域となる領域上に位置する部分を除去する工程とを包含し、前記工程（Ｅ）は、前記導電膜および前記反応層に対して、前記チャネル領域上に前記第１の金属を含む残渣が残るような条件で、ドライエッチングを行う工程（Ｅ１）と、前記工程（Ｅ１）の後に、ウェットエッチングにより、前記チャネル領域上に残った残渣の少なくとも一部を除去する工程（Ｅ２）とを包含する。
　ある好ましい実施形態において、前記工程（Ｅ２）は、前記チャネル領域上に残る第１の金属の量を１×１０15個／ｃｍ2以下に低減するような条件で行う。
　ある好ましい実施形態において、前記工程（Ｄ）は、前記酸化物半導体層の上に、前記導電膜と、前記導電膜の上に形成された上層導電膜とを含む積層構造を有する積層膜を形成する工程であり、前記工程（Ｄ）と前記工程（Ｅ）との間に、前記上層導電膜のうち前記酸化物半導体層のチャネル領域となる領域上に位置する部分をウェットエッチングにより除去する工程をさらに包含する。
　ある好ましい実施形態において、前記工程（Ｅ）の後に、前記チャネル領域の表面と接する絶縁層を形成し、その状態で２００℃以上４００℃以下の温度で熱処理を行う工程（Ｆ）をさらに包含する。
　ある好ましい実施形態において、前記第２の金属は、前記第１の金属の標準電極電位よりも高い標準電極電位を有する。
　前記第１の金属はチタンであってもよい。
　前記酸化物半導体層はＩＧＺＯ層であり、前記第２の金属はインジウムであってもよい。
　本発明の実施形態の半導体装置は、基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置であって、前記薄膜トランジスタは、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソースコンタクト領域およびドレインコンタクト領域とを有し、かつ、第２の金属を含む酸化物半導体層と、前記基板と前記酸化物半導体層との間に、前記酸化物半導体層の少なくともチャネル領域と重なるように配置されたゲート電極と、前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁層と、前記ソースコンタクト領域と電気的に接続されたソース電極と、前記ドレインコンタクト領域と電気的に接続されたドレイン電極と、前記ソースコンタクト領域と前記ソース電極との間に形成されたソース側反応層と、前記ドレインコンタクト領域と前記ドレイン電極との間に形成されたドレイン側反応層とを含み、前記ソース側反応層および前記ドレイン側反応層は、前記第１の金属および前記第２の金属を含み、かつ、前記酸化物半導体層よりも抵抗の低い層であり、前記ソース電極および前記ドレイン電極は、前記第１の金属を含む下層電極と、前記下層電極の上に形成され、前記第１の金属とは異なる金属を含む上層電極とを有し、前記基板の法線方向から見たとき、前記下層電極のチャネル領域側の端部は、前記上層電極のチャネル領域側の端部と略整合している、または、前記上層電極のチャネル領域側の端部よりもチャネル領域側に位置しており、前記チャネル領域の表面における前記第１の金属の濃度は０より大きく１×１０15個／ｃｍ2以下である。
　ある好ましい実施形態において、前記チャネル領域の厚さは前記ソースコンタクト領域および前記ドレインコンタクト領域の厚さ以上である。
　ある好ましい実施形態において、前記薄膜トランジスタは、前記ソース電極および前記ドレイン電極よりも上層にある絶縁層によって覆われており、前記チャネル領域は前記絶縁層と接している。
　ある好ましい実施形態において、前記基板の法線方向から見たとき、前記下層電極のチャネル領域側の端部は、前記上層電極のチャネル領域側の端部よりもチャネル領域側に位置している。
　ある好ましい実施形態において、前記基板の法線方向から見たとき、前記下層電極のチャネル領域側の端部と前記上層電極のチャネル領域側の端部との距離は０．２μｍ以内である。
　ある好ましい実施形態において、前記下層電極はチタン層であり、前記チャネル領域の表面近傍におけるチタンの原子比は５％以下である。
　ある好ましい実施形態において、前記第２の金属は、前記第１の金属の標準電極電位よりも高い標準電極電位を有し、前記ソース側反応層および前記ドレイン側反応層は、前記第１の金属の酸化と前記第２の金属の還元とが生じることによって形成された反応層である。
　前記第２の金属はインジウムであり、前記第１の金属はチタンであってもよい。
　本発明の実施形態によると、チャネルエッチ型の酸化物半導体ＴＦＴにおいて、コンタクト抵抗を低減するとともに、ソースおよびドレイン電極を形成するためのエッチング工程で、オーバーエッチによる寸法シフトの増大や酸化物半導体層のチャネル部分の薄膜化を抑えつつ、酸化物半導体層上にエッチングされずに残る金属の量（金属残渣量）を低減できる。従って、金属残渣に起因するＴＦＴ初期特性のばらつきを抑制できるので、信頼性の高い酸化物半導体ＴＦＴを提供できる。
（ａ）～（ｅ）は、それぞれ、本発明による実施形態の半導体装置１００の製造方法の一例を説明するための工程断面図である。 （ａ）～（ｄ）は、それぞれ、本発明による実施形態の半導体装置１００の製造方法の一例を説明するための工程断面図である。 本発明による実施形態の他の半導体装置を例示する断面図である。 本発明の実施形態における反応層の組成の一例を示す図である。 （ａ）は、比較例１－１におけるドライエッチング後のチャネル領域の元素分析を行った結果を示す図であり、（ｂ）は、比較例１－１におけるドライエッチング後のチャネル領域の表面状態を示す図である。 （ａ）は、比較例１－２におけるドライエッチング後のチャネル領域の元素分析を行った結果を示す図であり、（ｂ）は、比較例１－２におけるドライエッチング後のチャネル領域の表面状態を示す図であり、（ｃ）は、比較例１－２の酸化物半導体ＴＦＴの模式的な断面図である。 （ａ）は、比較例２－１におけるウェットエッチング後のチャネル領域の元素分析を行った結果を示す図であり、（ｂ）は、比較例２－１におけるウェットエッチング後のチャネル領域の表面状態を示す図である。 （ａ）は、比較例２－２におけるウェットエッチング後のチャネル領域の元素分析を行った結果を示す図であり、（ｂ）は、比較例２－２におけるウェットエッチング後のチャネル領域の表面状態を示す図であり、（ｃ）は、比較例２－２の酸化物半導体ＴＦＴの模式的な断面図である。 比較例１－１および比較例２－１の酸化物半導体ＴＦＴ１０００を例示する模式的な断面図である。 本発明による他の実施形態の半導体装置２００を例示する断面図である。 本発明によるさらに他の実施形態の半導体装置３００を例示する断面図である。 本発明による実施形態の半導体装置１００の製造工程において、導電膜９のドライエッチング後にチャネル領域７ｃの表面に存在する金属残渣１９を示す拡大図である。
　（第１の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、チャネルエッチ型の酸化物半導体ＴＦＴを備えている。なお、本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。ここでは、まず、本実施形態における酸化物半導体ＴＦＴの製造方法を説明する。
　図１および図２は、本実施形態における酸化物半導体ＴＦＴの製造方法の一例を説明するための工程断面図である。
　まず、図１（ａ）に示すように、基板１にゲート電極３を形成する。ゲート電極３は、例えば、スパッタ法等で基板１上に導電膜（厚さ：５０ｎｍ～３００ｎｍ）を形成した後、導電膜を所望の形状に加工することによって形成できる。
　基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等の基板を用いることができる。導電膜としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。本実施形態では、スパッタ法により、アルミニウム（Ａｌ）を下層とし、チタン（Ｔｉ）を上層とする積層構造を有する導電膜（厚さ：３００ｎｍ）を形成し、レジストからなるマスクを用いて、フォトリソグラフィにより、導電膜を所望の形状に加工してゲート電極３を得る。
　続いて、図１（ｂ）に示すように、ゲート電極３を覆うように、ゲート絶縁層５を形成する。ゲート絶縁層５は、ＣＶＤ法等によって形成され得る。
　ゲート絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。また、低い成膜温度でゲートリーク電流の少ない緻密なゲート絶縁層５を形成するために、アルゴンなどの希ガス元素を反応ガスに含ませてゲート絶縁層５中に混入させてもよい。本実施形態では、ＳｉＨ4およびＮＨ3を反応ガスとして、厚さが１００ｎｍ～４００ｎｍの窒化珪素層を下層とし、厚さが５０～１００ｎｍの酸化珪素層を上層とする２層構造のゲート絶縁層５を形成する。
　次いで、図１（ｃ）に示すように、ゲート絶縁層５上に酸化物半導体層７を形成する。具体的には、スパッタ法を用いて、例えば厚さが３０ｎｍ以上１００ｎｍ以下の酸化物半導体膜をゲート絶縁層５上に形成する。この後、フォトリソグラフィにより、酸化物半導体膜のパターニングを行い、酸化物半導体層７を得る。酸化物半導体層７は、ゲート絶縁層５を介してゲート電極３と重なるように配置される。
　ここでは、酸化物半導体層７として、Ｉｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体膜（ＩＧＺＯ膜）をパターニングすることによって形成する。なお、Ｉｎ、ＧａおよびＺｎの割合は上記に限定されず適宜選択され得る。ＩＧＺＯ膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層７を形成してもよい。他の酸化物半導体膜は、ＩｎＧａＯ3（ＺｎＯ）5、酸化マグネシウム亜鉛（ＭｇxＺｎ1－ｘＯ）又は酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）、酸化カドミウム（ＣｄＯ）などであってもよい。また、１族元素、１３族元素、１４族元素、１５族元素又は１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯ膜を用いてもよい。そのようなＺｎＯ膜は非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態であってもよい。
　次いで、図１（ｄ）に示すように、酸化物半導体層７の上に、ソース電極およびドレイン電極となる導電膜９を形成する。導電膜９は、酸化物半導体層７と酸化還元反応を生じ得る金属（「第１の金属」と称する。）を含んでいる。第１の金属としては酸化物半導体に含まれる金属（例えばＩｎ）よりも低い標準電極電位を有する金属を用いることができる。第１の金属は好ましくはＴｉである。これにより、後述するように、ソースおよびドレイン電極と酸化物半導体層７との間に、第１の金属と酸化物半導体層７との反応層を形成でき、両者の接触抵抗を大幅に低減することが可能になる。
　本実施形態では、スパッタ法により、Ｔｉ層を下層９Ａ、Ｃｕ層またはＡｌ層を上層９Ｂとする２層構造の導電膜９を形成する。
　この工程において、酸化物半導体層７と接するように導電膜９を形成すると、図示するように、酸化物半導体層７と導電膜９との間に反応層１５が形成される。反応層１５は、導電膜９（導電膜９が積層構造を有する場合にはその最下層９Ａ）に含まれる第１の金属と酸化物半導体との酸化還元反応によって得られる層であり、少なくとも第１の金属と、酸化物半導体に含まれる第２の金属とを含む。図示する例では、導電膜９の下層９Ａから第１の金属であるＴｉが、酸化物半導体層７との界面から酸化物半導体層７側に拡散する。この結果、拡散したＴｉと、酸化物半導体層７のＩＧＺＯとの間で酸化還元反応が生じ、反応層１５が形成される。この反応層１５は、酸化物半導体層７よりも抵抗の低い低抵抗層である。従って、反応層１５を介在させることにより、導電膜９から形成されるソースおよびドレイン電極と、酸化物半導体層７との間のコンタクト抵抗を低減できる。
　上述したように、本実施形態では、導電膜９の下層９ＡがＴｉを含み、酸化物半導体がＩＧＺＯである。この場合、第１の金属であるＴｉ（標準電極電位：－１．６３Ｖ）が酸化されて酸化チタンとなると同時に、ＩＧＺＯ中の第２の金属であるＩｎ（標準電極電位：－０．３４Ｖ）が還元されて金属インジウムとなる。この結果、酸化チタンおよび金属インジウムを含む反応層１５が得られる。
　導電膜９として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。導電膜９が積層構造を有する場合、最下層（最も基板１側に位置し、酸化物半導体層７と接する層）が第１の金属を含む金属膜であることが好ましい。積層構造を有する導電膜９を用いる場合、最下層９Ａが第１の金属を含む膜であればよく、それ以外の層は導電性酸化物膜であってもよい。導電性材料として、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ2Ｏ3）、酸化錫（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）、窒化チタン等の透光性を有する材料、あるいはこれらを適宜組み合わせて用いても良い。
　この後、図１（ｅ）に示すように、導電膜９の上に、酸化物半導体層７のうちチャネルとなる部分上に開口部を有するレジスト層１７を形成する。
　次に、図２（ａ）に示すように、レジスト層１７をマスクとして、導電膜９の上層９Ｂのパターニングを行う。ドライエッチングおよびウェットエッチングのどちらを採用してもよい。ここでは、エッチング液として例えば硝酸および過酸化水素水を用い、上層９Ｂのうちレジスト層１７から露出した部分をウェットエッチングによって除去する。なお、エッチング液として、酢酸、リン酸および硝酸を用いてもよい。エッチング液は、上層９Ｂがエッチングされ、かつ、下層９Ａがエッチングされないように、選択されることが好ましい。これにより、上層電極１１Ｂ、１３Ｂが得られる。ウェットエッチングを採用すると、図示するように、上層電極１１Ｂ、１３Ｂの開口部側の端部ＥBは、レジスト層１７によって規定される位置Ｒよりも内側に形成されることになる。
　続いて、図２（ｂ）に示すように、レジスト層１７をマスクとして、ドライエッチングにより、導電膜９の下層９Ａおよび反応層１５のうちレジスト層１７から露出している部分を除去する。これにより、下層９Ａから下層電極１１Ａ、１３Ａが得られる。
　ドライエッチングは、酸化物半導体層７のうちチャネルとなる部分（チャネル領域）７ｃの表面上に第１の金属（ここではＴｉ）を含む残渣１９が残るような条件で行う。言い換えると、オーバーエッチングが起こらない条件で行う。従って、酸化物半導体層７の表面部分はほとんどエッチングされない。チャネル領域７ｃの表面上に生じる残渣１９は、例えば下層９Ａの一部や反応層１５の一部である。
　本工程では、エッチングガスとして、ＣＦ4、ＮＦ3、ＳＦ6、ＣＨＦ3等のフッ素系又はＣｌ2、ＢＣｌ3、ＳｉＣｌ4もしくはＣＣｌ4等を代表とする塩素系ガス、あるいはＯ2のガスを用いることができる。これらのガスに、ＨｅやＡｒ等の不活性ガスを適宜加えてもよい。
　下層９Ａのエッチングはドライエッチングによって行われるため、ウェットエッチングのように横方向のエッチングは起こらない。従って、基板１の上方から見たとき、下層電極１１Ａ、１３Ａの開口部側の端部ＥAは、レジスト層１７の開口部側の端部Ｒに略整合する。
　この例では、下層電極１１Ａおよび上層電極１１Ｂはソース電極１１を構成し、下層電極１３Ａおよび上層電極１３Ｂはドレイン電極１３を構成する。ソース電極１１およびドレイン電極１３は、反応層１５を介して酸化物半導体層７と電気的に接続される。酸化物半導体層７のうち下層電極１１Ａ、１３Ａの何れにも覆われておらず、かつ、ゲート電極３と重なっている領域はチャネル領域７ｃとなる。
　図１２は、チャネル領域７ｃの表面に生じた残渣１９を示す拡大図である。残渣１９におけるＴｉ濃度（以下、「Ｔｉ残渣濃度」と称する。）は、例えば１×１０14個／ｃｍ2以上６×１０14個／ｃｍ2以下、例えば３×１０14個／ｃｍ2程度である。なお、ドライエッチング後のＴｉ残渣濃度が上記範囲よりも高すぎると、その後のウェットエッチングで十分にＴｉ残渣濃度を低減できない場合がある。Ｔｉ残渣濃度は、例えば全反射蛍光Ｘ線などによって測定され得る。また、ＡＥＳ（オージェ電子分光法）やＸＰＳ（Ｘ線光電子分光法）により、チャネル領域７ｃの表面におけるＴｉの比率を分析することも可能である。
　続いて、図２（ｃ）に示すように、チャネル領域７ｃ上に存在する残渣１９をウェットエッチングにより除去する。これにより反応層１５はソース側とドレイン側とに分離され、それぞれ、ソース側反応層１５ｓおよびドレイン側反応層１５ｄとなる。このようにして、酸化物半導体ＴＦＴ１００を得る。
　エッチング液としては、酸化物半導体層７をエッチングせず、残渣１９（特に第１の金属）をエッチングできるような液を選択すればよい。ここでは、アンモニア過水（ＮＨ4ＯＨ＋Ｈ2Ｏ2）を用い、エッチング時間を例えば６０ｓｅｃとして、チャネル領域７ｃの表面処理を行う。これにより、残渣１９が大幅に低減され、Ｔｉ残渣濃度は例えば１×１０14個／ｃｍ2未満、より好ましくは５×１０13個／ｃｍ2未満となる。また、残渣１９の面内分布も均一となる。なお、本明細書では、「面内分布」とは、基板１の表面に平行な面における分布をいう。
　本工程では、残渣１９の量に対して、オーバーエッチングが起こらない条件でウェットエッチングを行うことが好ましい。これにより、ウェットエッチングによる下層電極１１Ａ、１３Ａ寸法シフトを抑制できる。また、下層９Ａをドライエッチングで除去した後の残渣１９に対してウェットエッチングを行うので、そのような条件でエッチングを行っても残渣１９の量を十分に低減できる。
　なお、残渣１９をより確実に除去するために、本工程でオーバーエッチングを行うこともできる。この場合、オーバーエッチング率が大きいと、図３に例示するように、下層電極１１Ａ、１３Ａおよび反応層１５ｓ、１５ｄの端部ＥA’は、上層電極１１Ｂ、１３Ｂの端部ＥBよりも若干内側に形成されることもある。このときでも、基板面内における端部ＥA’と上層電極１１Ｂ、１３Ｂの端部ＥBとの距離ｔは、例えば０μｍ以上０．２μｍ以内であることが好ましい。これにより、残渣１９をより確実に除去するとともに、寸法シフトに起因する特性の低下を抑制できる。
　この後、レジスト層１７を除去して、図２（ｄ）に示すように、酸化物半導体ＴＦＴ１００を覆うように層間絶縁層２１を形成する。本実施形態では、層間絶縁層２１として、第１層間絶縁層（パッシベーション膜）２１Ａを形成し、さらに、その上に、第２層間絶縁層２１Ｂを形成する。第１層間絶縁層２１Ａとして、ＣＶＤ法により、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。なお、さらに他の膜質を有する絶縁性材料を用いて第１層間絶縁層２１Ａを形成してもよい。第２層間絶縁層２１Ｂは、有機材料からなる層であることが好ましく、例えばポジ型の感光性樹脂膜であってもよい。
　第１層間絶縁層２１Ａを形成した後、第２層間絶縁層２１Ｂを形成する前に、基板全体に例えば３５０℃程度の温度で熱処理（アニール処理）を行うことが好ましい。この理由を以下に説明する。
　図１（ｄ）を参照しながら前述した工程において、酸化物半導体層７のチャネル領域７ｃの表面部分が導電膜９と接していたので、チャネル領域７ｃの酸化物半導体は第１の金属によって一部還元され、チャネル領域７ｃ内に酸素欠損が生じている。このため、チャネル領域７ｃの導電率が高くなっており、このままの状態でＴＦＴを完成させると、オフリーク電流が大きく、所望の特性を実現できないおそれがある。これに対し、熱処理を行うと、酸化物半導体層７のチャネル領域７ｃが酸化される結果、チャネル領域７ｃ内の酸素欠損を低減でき、所望のＴＦＴ特性を実現できる。なお、同時に、ソース電極１１およびドレイン電極１３と酸化物半導体層７との反応がさらに進み、これらの間に形成されていた反応層１５ｓ、１５ｄが厚くなる。従って、ソース電極１１およびドレイン電極１３と酸化物半導体層７との間の抵抗をさらに低く抑えることができる。
　熱処理の温度は特に限定しないが、例えば２００℃以上４００℃以下、好ましくは３５０℃以上４００℃以下である。熱処理時間も特に限定しないが、例えば３０分以上１２０分以下である。熱処理は、第２層間絶縁層２１Ｂの材料によっては、第２層間絶縁層２１Ｂを形成した後に行われてもよい。
　次いで、図示しないが、フォトリソグラフィにより層間絶縁層２１にソースおよびドレイン電極１１、１３にそれぞれ達する開口部を設ける。この後、層間絶縁層２１の上に、ソース電極１１と開口部内で接続されるようにソース上部配線を形成してもよい。また、本実施形態の半導体装置がアクティブマトリクス基板の場合には、層間絶縁層２１の上に、ドレイン電極１３と開口部内で接続されるように画素電極を形成してもよい。
　上記方法によると、ソース電極とドレイン電極とを分離する工程において、導電膜９の下層９Ａおよび反応層１５に対し、ドライエッチングを行った後にウェットエッチングを行う。これにより、チャネル領域７ｃ上の金属残渣量を低減できるので、金属残渣に起因するＴＦＴ特性の低下やばらつきを抑制できる。
　従来は、ソース電極とドレイン電極とを分離するためのエッチングをドライエッチングまたはウェットエッチングのいずれか一方で行っていた。このため、オーバーエッチングを行わなければ、チャネル領域上の金属残渣を十分に低減できなかった（例えば特許文献１）。しかしながら、オーバーエッチングとなる条件でドライエッチングを行うと、金属残渣を少なくできるものの、チャネル領域７ｃの表面部分まで除去され、所望のＴＦＴ特性が得られない可能性があった。また、金属残渣を十分に低減できるような条件でウェットエッチングを行うと、寸法シフトが大きくなる。例えば図３に示す距離ｔが０．２μｍ超となる。これに対し、上記の方法によると、上記のような問題を回避しつつ、チャネル領域７ｃ上の金属残渣１９を低減できる。なお、上記問題については、後に＜比較例＞を示して詳述する。
　さらに、上記方法によると、酸化物半導体層７のチャネル領域７ｃ上に保護膜（エッチストップ）を設けることなく、ソース電極１１とドレイン電極１３とを分離するためのエッチング工程において、酸化物半導体層７に対するプロセスダメージを抑えることができる。
　導電膜９が積層構造を有する場合、酸化物半導体層７の上面と接する層（最下層）が第１の金属からなる金属膜であることが好ましい。また、第１の金属はＴｉであることが好ましい。Ｔｉは酸化物半導体と反応しやすいことから、酸化物半導体層７と電極１１、１３との界面により確実に低抵抗な反応層１５を形成できる。一方、上記方法により、チャネル領域７ｃに酸素欠損を生じさせやすいＴｉ残渣を低減できるので、より顕著な効果が得られる。
　導電膜９として、例えば、Ｔｉ膜を下層とし、その上に、アルミニウム、モリブデン、タンタル、タングステン、銅またはそれらの合金からなる膜を有する積層膜を用いてもよい。その場合、下層となるＴｉ膜の厚さは例えば３０ｎｍ以上１５０ｎｍ以下である。Ｔｉ膜が３０ｎｍ以上であれば、ソースおよびドレイン電極１１、１３と酸化物半導体層７との間に、所定の厚さ（熱処理後の厚さ：例えば５ｎｍ以上２０ｎｍ以下）の反応層１５を形成できるので、酸化物半導体ＴＦＴのオン抵抗をより確実に低下させることができる。
　＜酸化物半導体ＴＦＴ１００の構成＞
　再び図２（ｄ）を参照しながら、上記方法で得られた酸化物半導体ＴＦＴ１００の構成を説明する。酸化物半導体ＴＦＴ１００は、基板１の上に設けられたゲート電極３と、ゲート電極３を覆うゲート絶縁層５と、ゲート絶縁層５上に形成された酸化物半導体層７とを備えている。本実施形態における酸化物半導体層７は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）層である。酸化物半導体層７は、チャネル領域７ｃと、チャネル領域７ｃの両側にそれぞれ配置されたソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄを有している。チャネル領域７ｃは、ゲート絶縁層５を介してゲート電極３と重なっている。酸化物半導体層７のソースコンタクト領域７ｓの上には、ソース電極１１が設けられている。ソースコンタクト領域７ｓとソース電極１１との間にはソース側反応層１５ｓが形成されている。ソース電極１１はソース側反応層１５ｓを介してソースコンタクト領域７ｓと電気的に接続されている。また、酸化物半導体層７のドレインコンタクト領域７ｄの上にはドレイン電極１３が設けられている。ドレインコンタクト領域７ｄとドレイン電極１３との間にはドレイン側反応層１５ｄが形成されている。ドレイン電極１３はドレイン側反応層１５ｄを介してドレインコンタクト領域７ｄと電気的に接続されている。ソース側反応層１５ｓとドレイン側反応層１５ｄとは分離されている。チャネル領域７ｃは反応層で覆われていない。
　ソース電極１１およびドレイン電極１３は、第１の金属を含んでいる。図示する例では、ソースおよびドレイン電極１１、１３は、第１の金属からなる層（例えばＴｉ層）を下層電極１１Ａ、１３Ａとする積層構造を有している。上層電極１１Ｂ、１３Ｂは、第１の金属以外の金属、例えば銅またはアルミニウムからなる金属層である。
　酸化物半導体層７のチャネル領域７ｃの表面における第１の金属の濃度は、例えば０より大きく１×１０15個／ｃｍ2以下である。
　また、図示する例では、基板１の法線方向から見たとき、ソースおよびドレイン電極１１、１３の下層電極１１Ａ、１３Ａの端部ＥA’は、上層電極１１Ｂ、１３Ｂの端部ＥBよりもチャネル領域７ｃ側に位置している。これは、上層電極１１Ｂ、１３Ｂがウェットエッチング、下層電極１１Ａ、１３Ａの大部分がドライエッチングによってパターニングされたことに起因する。なお、図２（ｃ）に示す工程におけるウェットエッチングの条件によっては、上層電極１１Ｂ、１３Ｂの端部ＥBと下層電極１１Ａ、１３Ａの端部ＥA’とが略整合する場合もある。「上層電極の端部と下層電極の端部とが略整合する」とは、これらの端部間の距離ｔが０．２μｍ以内であることを意味する。本実施形態によると、上層電極１１Ｂ、１３Ｂの端部ＥBが下層電極１１Ａ、１３Ａの端部ＥA’よりもチャネル領域７ｃ側に位置する場合でも、これらの端部間の距離ｔを０．２μｍ以内に抑えることが可能である。
　酸化物半導体ＴＦＴ１００は、層間絶縁層２１で覆われている。層間絶縁層２１の構造および材料は特に限定しない。本実施形態における層間絶縁層２１は、第１層間絶縁層（パッシベーション膜）２１Ａと、第１層間絶縁層２１Ａの上に形成された第２層間絶縁層２１Ｂとを含んでいる。
　本実施形態の酸化物半導体ＴＦＴ１００はチャネルエッチ型であり、チャネル保護型（エッチストッパ型）ではないので、ソースおよびドレイン電極１１、１３と酸化物半導体層７との間に絶縁膜（エッチストッパ）を有していない。このため、チャネル領域７ｃは、ソースおよびドレイン電極１１、１３よりも上に形成された絶縁層と接する。図示する例では、チャネル領域７ｃは第１層間絶縁層２１Ａと接している。
　また、本実施形態では、チャネル領域７ｃの厚さはソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄの厚さ以上である。これは、ソースおよびドレイン電極を形成するためのエッチング工程において、チャネル領域７ｃの表面部分が除去されないからである。一方、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄの表面部分には反応層１５ｓ、１５ｄが形成されることから、これらの領域の厚さは若干小さくなる。このため、図示する断面構造では、チャネル領域７ｃの表面は、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄと反応層１５ｓ、１５ｄとの界面よりも上にある。また、基板１の法線方向から見たとき、反応層１５ｓ、１５ｄの端部は下層の端部と略整合している。
　＜反応層１５の組成＞
　次いで、本実施形態における反応層１５の組成の一例を説明する。ここでは、導電膜９の下層９Ａの材料（金属材料）としてＴｉ、酸化物半導体としてＩＧＺＯを用いた。また、層間絶縁層２１の形成後の熱処理温度を３５０℃に設定した。得られた反応層１５の組成をオージェ電子分光法により調べた。
　図４は、オージェ電子分光法により反応層１５中のＴｉおよびインジウム（Ｉｎ）の結合状態を解析した結果を示す図である。図４の横軸は、下層（Ｔｉ層）９Ａの上面からの深さ、縦軸は検出強度を表している。
　解析結果から、反応層１５内では、Ｔｉは酸化物性の結合状態となっており、Ｉｎは金属性の結合状態となっていることが確認できた。これは、反応層１５が、配線材料であるＴｉと酸化物半導体であるＩＧＺＯとの間で酸化還元反応が生じ、Ｔｉの酸化とＩｎの還元とが同時に起こることによって形成された反応層であることを示している。この反応により生じた反応層１５の組成は、例えばＴｉ３９％、Ｉｎ７％、Ｇａ６％、Ｚｎ１％、Ｏ４７％である。
　また、反応層１５において、Ｉｎ（第２の金属）のトータル量に占める金属インジウム（金属結合性の第２の金属）の割合は、酸化物半導体層７における上記割合よりも高い。また、反応層１５において、Ｔｉ（第１の金属）のトータル量に占める酸化物性のチタン（酸化物を構成している第１の金属）の割合は、導電膜９における上記割合よりも高い。
　＜比較例＞
　次いで、比較例１－１、１－２として、導電膜の下層に対してドライエッチングのみを行った場合、および、比較例２－１、２－２として、ウェットエッチングのみを行った場合のチャネル領域上の金属残渣を説明する。比較例では、何れも、下層としてＴｉ層、酸化物半導体層としてＩＧＺＯ層を用いる。
　比較例１－１では、Ｔｉ層のうちチャネル領域上に位置する部分を、オーバーエッチングが起こらない条件でドライエッチングを行うことにより除去した。この後、チャネル領域における元素を分析した。
　一方、比較例１－２では、チタン層のうちチャネル領域上に位置する部分を、オーバーエッチング率が３０％となる条件でドライエッチングを行うことにより除去した。
　図５（ａ）は、比較例１－１におけるドライエッチング後のチャネル領域の元素分析を行った結果を示す図であり、図５（ｂ）は、比較例１－１におけるドライエッチング後のチャネル領域の表面状態を示す図である。また、図６（ａ）は、比較例１－２におけるドライエッチング後のチャネル領域の元素分析を行った結果を示す図であり、図６（ｂ）は、比較例１－２におけるドライエッチング後のチャネル領域の表面状態を示す図である。
　比較例１－１および１－２では、基板の中央部分に形成した酸化物半導体層を対象とし、オージェ電子分光分析法を用いて、エッチングを併用しながら各元素の深さ方向の分析を行った。図５（ａ）および図６（ａ）に示す図の横軸のエッチング時間は、チャネル領域の表面からの深さに対応するものである。
　図５（ａ）に示す結果から、比較例１－１では、チャネル領域の表面上に１０％近い原子比でチタン残渣が存在することが確認できる。また、チタン残渣は主にＴｉＯ2であることから、反応層のエッチング残りであることが分かる。これに対し、比較例１－２では、比較例１－１と比べて、チタン残渣が薄くなっており、オーバーエッチングによりチタン残渣量が低減できることが分かる。しかしながら、チャネル領域の表面近傍でチタンが１０～１５％程度（原子比）も存在しているため、チタンによるＴＦＴ特性の低下を十分に抑制することは難しい。また、チタンの深さ分布が不均一であることから、エッチング後の表面凹凸により、チタン残渣量が基板面内で不均一になりやすく、ＴＦＴの信頼性を低下させる要因となる可能性がある。
　また、図６（ｃ）は、比較例１－２の酸化物半導体ＴＦＴの模式的な断面図である。図６（ｃ）では、図２（ｄ）と同様の構成要素には同じ参照符号を付している。図示するように、オーバーエッチングにより、チャネル領域７ｃの表面部分も除去され、チャネル領域７ｃの厚さが酸化物半導体層７の他の部分（ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄ）よりも小さくなる。このため、所望のＴＦＴ特性が得られなくなるおそれがある。
　一方、比較例２－１、２－２では、チタン層のうちチャネル領域７ｃ上に位置する部分をウェットエッチングにより除去した。比較例２－１では、オーバーエッチングが起こらないエッチング時間よりも１０秒長くウェットエッチングを行い、比較例２－２では６０秒長くウェットエッチングを行った。この後、比較例２－１、２－２のチャネル領域７ｃにおける元素を、比較例１で用いた方法と同じ方法で分析した。
　図７（ａ）は、比較例２－１におけるウェットエッチング後のチャネル領域の元素分析を行った結果を示す図であり、図７（ｂ）は、比較例２－１におけるウェットエッチング後のチャネル領域の表面状態を示す図である。また、図８（ａ）は、比較例２－２におけるウェットエッチング後のチャネル領域の元素分析を行った結果を示す図であり、図８（ｂ）は、比較例２－２におけるウェットエッチング後のチャネル領域の表面状態を示す図である。
　図７（ａ）に示す結果から、比較例２－１では、チャネル領域の表面近傍でチタンが原子比で１０％程度存在していることが分かる。これに対し、比較例２－２では、図８（ａ）に示すように、チャネル領域７ｃの表面近傍においてチタンの原子比は２％未満まで低減されていることが分かる。また、深さによるチタン量の分布も略均一である。しかしながら、比較例２－２では、高いオーバーエッチング率でウェットエッチングを行うため、ソースおよびドレイン電極の寸法シフトが大きくなるという問題がある。
　図８（ｃ）は、比較例２－２の酸化物半導体ＴＦＴの模式的な断面図である。図示するように、オーバーエッチングにより、下層電極１１Ａ、１３Ａの端部は、上層電極１１Ｂ、１３Ｂの端部よりも内側に形成される。チタン残渣が十分に低減されるようにエッチング条件が設定されていると、これらの端部の間の距離ｔは、０．２μｍよりも大きくなる。この結果、チャネル長を所定の長さに制御することが困難となり、所望のＴＦＴ特性を実現できないおそれがある。
　上述した比較例に対し、本実施形態では、ドライエッチングを行った後に、ウェットエッチングを行うことによって、チタン層および反応層を除去する。このとき、オーバーエッチングを行う必要がないので（オーバーエッチング率：例えば２０％以下）、オーバーエッチングによるチャネル領域の薄膜化や寸法シフトを抑制しつつ、チタン残渣を十分に低減できる。
　図示していないが、本実施形態では、チタン残渣の量は、図８（ａ）に示す比較例２－２におけるチタン残渣の量と同程度以下である。また、チャネル領域７ｃの表面におけるチタンの原子比は例えば５％以下、好ましくは２％以下である。ここでいう「チャネル領域の表面におけるチタンの原子比」は、チャネル領域７ｃの表面近傍において、チャネル領域７ｃに存在する総原子数に対するチタン原子数の割合（原子比）を意味する。
　なお、チャネル領域上のチタン残渣が十分に除去されない状態でＴＦＴが製造されると、層間絶縁層の表面に、チタン残渣に応じた凹凸が生じる。
　図９は、比較例１－１および比較例２－１の酸化物半導体ＴＦＴを例示する模式的な断面図である。上述したように、これらの比較例では、チャネル領域７ｃ上に所定量以上の金属残渣（ここではチタン残渣）１９が存在している。このため、酸化物半導体ＴＦＴを覆う第１層間絶縁層（パッシベーション膜）２１Ａを形成した後、アニール処理を行うと、第１層間絶縁層２１Ａの表面に凹凸が形成される。この結果、第１層間絶縁層２１Ａの表面のうちチャネル領域７ｃ上に位置する部分Ｓ２の表面粗さが、ソースおよびドレインコンタクト領域７ｓ、７ｄ上に位置する部分Ｓ１の表面粗さよりも大きくなる。これに対し、本実施形態では、チタン残渣が十分に低減されているので、第１層間絶縁層２１Ａの表面のうちチャネル領域７ｃ上に位置する部分とソースおよびドレインコンタクト領域７ｓ、７ｄ上に位置する部分との表面粗さは略同じになる。
　本実施形態における酸化物半導体ＴＦＴの形成方法および構成は、図１および図２を参照しながら前述した方法および構成に限定されない。
　図１０は、本実施形態における他の酸化物半導体ＴＦＴ２００の断面構造を例示する図である。
　層間絶縁層２１を形成した後の熱処理工程において、第１の金属（ここではチタン）の一部が酸化物半導体層７内を厚さ方向のみでなく横方向（基板１に平行な方向）にも拡散する場合がある。この場合、ソース側反応層１５ｓのチャネル領域側の端部は、下層電極１１Ａのチャネル領域側の端部よりもドレイン電極１３側に距離ｕだけ延びる。同様に、ドレイン側反応層１５ｄのチャネル領域側の端部は、下層電極１３Ａのチャネル領域側の端部よりもソース電極１１側に距離ｖだけ延びる。距離ｕ、ｖは、アニール条件（アニール温度および時間）によって変わる。この場合のチャネル領域は、反応層１５ｓ、１５ｄの間に位置する部分７ｃ’となる。なお、本明細書における「チャネル領域の表面における第１の金属の濃度」（すなわち金属残渣濃度）は、図示する例では、チャネル領域７ｃ’の表面における第１の金属の濃度を指す。反応層１５ｓ、１５ｄのうちチャネル領域側に延びた部分に含まれる第１の金属は金属残渣には含まれない。
　図１１は、本実施形態におけるさらに他の酸化物半導体ＴＦＴ３００を例示する断面図である。
　図１および図２を参照しながら前述した方法では、積層構造を有する導電膜９を形成したが、導電膜９は第１の金属を含む単層（例えばチタン層）であってもよい。導電膜９が単層であれば、導電膜９および反応層１５に対し、ドライエッチングを行った後、ウェットエッチングを行えば、上記方法と同様の効果が得られる。
　さらに、図１および図２を参照しながら前述した方法では、導電膜９の下層９Ａおよび上層９Ｂをスパッタ法で連続して形成している。本発明者が検討したところ、下層９ＡとしてＴｉ層をスパッタ法で形成する場合、ハイパワーで形成することにより、ドライエッチング後にチャネル領域７ｃ上に残るチタンの量（チタン残渣量）を低減できることを見出した。この理由は以下の通りである。
　発明者は、Ｔｉ層の成膜パワー（スパッタパワー）と、Ｔｉ層の堆積時にＴｉ層と酸化物半導体層との間に形成される反応層との関係を調べた結果、Ｔｉ層の成膜パワーが低いと（例えば２ｋＷ）、反応層が形成されやすく、成膜パワーが高くなると（例えば７．５ｋＷ）、反応層が形成され難くなることが分かった。すなわち、成膜パワーが低いほど、Ｔｉが拡散して厚い反応層が形成される。厚い反応層が形成されていると、Ｔｉ層および反応層に対するドライエッチング工程において、Ｔｉが十分に除去され難く、Ｔｉ残渣量が多くなる。これに対し、高いパワーで酸化物半導体層上にＴｉ層を堆積させると、より薄い反応層が形成されるので、ドライエッチングによるＴｉ残渣量を少なくできる。この結果、ドライエッチング後のウェットエッチングにおいて、より確実にチタン残渣量を十分に低減できるので、より顕著な効果を得ることができる。なお、ここでは、第１の金属としてＴｉを用いる場合を例に説明したが、酸化物半導体と反応層を形成し得る他の金属を用いても同様の効果が得られる。
　本発明の実施形態は、酸化物半導体ＴＦＴおよび酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などにも適用できる。
　１　　　基板
　３　　ゲート電極
　５　　　ゲート絶縁層
　７　　　酸化物半導体層（活性層）
　７ｓ　　ソースコンタクト領域
　７ｄ　　ドレインコンタクト領域
　７ｃ　　チャネル領域
　９　　　導電膜
　１１　　ソース電極
　１３　　ドレイン電極
　１５　　反応層
　１５ｓ　ソース側反応層
　１５ｄ　ドレイン側反応層
　２１　　層間絶縁層
　２１Ａ　第１層間絶縁層（パッシベーション膜）
　２１Ｂ　第２層間絶縁層
　１００、２００、３００、１０００　　酸化物半導体ＴＦＴ

Claims (15)

  1. 　（Ａ）基板上にゲート電極を形成する工程と、
    　（Ｂ）前記ゲート電極を覆うようにゲート絶縁層を形成する工程と、
    　（Ｃ）前記ゲート絶縁層の上に、第２の金属を含む酸化物半導体層を形成する工程と、
    　（Ｄ）前記酸化物半導体層の上に、第１の金属を含む導電膜を形成するとともに、前記導電膜と前記酸化物半導体層との界面に第１の金属および第２の金属を含む反応層を形成する工程と、
    　（Ｅ）前記導電膜および前記反応層のうち前記酸化物半導体層のチャネル領域となる領域上に位置する部分を除去する工程と
    を包含し、
    　前記工程（Ｅ）は、
    　　前記導電膜および前記反応層に対して、前記チャネル領域上に前記第１の金属を含む残渣が残るような条件で、ドライエッチングを行う工程（Ｅ１）と、
    　　前記工程（Ｅ１）の後に、ウェットエッチングにより、前記チャネル領域上に残った残渣の少なくとも一部を除去する工程（Ｅ２）と
    を包含する半導体装置の製造方法。
  2. 　前記工程（Ｅ２）は、前記チャネル領域上に残る第１の金属の量を１×１０15個／ｃｍ2以下に低減するような条件で行う請求項１に記載の半導体装置の製造方法。
  3. 　前記工程（Ｄ）は、前記酸化物半導体層の上に、前記導電膜と、前記導電膜の上に形成された上層導電膜とを含む積層構造を有する積層膜を形成する工程であり、
    　前記工程（Ｄ）と前記工程（Ｅ）との間に、前記上層導電膜のうち前記酸化物半導体層のチャネル領域となる領域上に位置する部分をウェットエッチングにより除去する工程をさらに包含する請求項１または２に記載の半導体装置の製造方法。
  4. 　前記工程（Ｅ）の後に、
    　　前記チャネル領域の表面と接する絶縁層を形成し、その状態で２００℃以上４００℃以下の温度で熱処理を行う工程（Ｆ）
    をさらに包含する請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. 　前記第２の金属は、前記第１の金属の標準電極電位よりも高い標準電極電位を有する請求項１から４のいずれかに記載の半導体装置の製造方法。
  6. 　前記第１の金属はチタンである請求項１から５のいずれかに記載の半導体装置の製造方法。
  7. 　前記酸化物半導体層はＩＧＺＯ層であり、前記第２の金属はインジウムである請求項１から６のいずれかに記載の半導体装置の製造方法。
  8. 　基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置であって、
    　前記薄膜トランジスタは、
    　　チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソースコンタクト領域およびドレインコンタクト領域とを有し、かつ、第２の金属を含む酸化物半導体層と、
    　　前記基板と前記酸化物半導体層との間に、前記酸化物半導体層の少なくともチャネル領域と重なるように配置されたゲート電極と、
    　　前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁層と、
    　　前記ソースコンタクト領域と電気的に接続されたソース電極と、
    　　前記ドレインコンタクト領域と電気的に接続されたドレイン電極と、
    　　前記ソースコンタクト領域と前記ソース電極との間に形成されたソース側反応層と、
    　　前記ドレインコンタクト領域と前記ドレイン電極との間に形成されたドレイン側反応層と
    を含み、
    　前記ソース側反応層および前記ドレイン側反応層は、前記第１の金属および前記第２の金属を含み、かつ、前記酸化物半導体層よりも抵抗の低い層であり、
    　前記ソース電極および前記ドレイン電極は、前記第１の金属を含む下層電極と、前記下層電極の上に形成され、前記第１の金属とは異なる金属を含む上層電極とを有し、前記基板の法線方向から見たとき、前記下層電極のチャネル領域側の端部は、前記上層電極のチャネル領域側の端部と略整合している、または、前記上層電極のチャネル領域側の端部よりもチャネル領域側に位置しており、
    　前記チャネル領域の表面における前記第１の金属の濃度は０より大きく１×１０15個／ｃｍ2以下である半導体装置。
  9. 　前記チャネル領域の厚さは前記ソースコンタクト領域および前記ドレインコンタクト領域の厚さ以上である請求項８に記載の半導体装置。
  10. 　前記薄膜トランジスタは、前記ソース電極および前記ドレイン電極よりも上層にある絶縁層によって覆われており、
    　前記チャネル領域は前記絶縁層と接している請求項８または９に記載の半導体装置。
  11. 　前記基板の法線方向から見たとき、前記下層電極のチャネル領域側の端部は、前記上層電極のチャネル領域側の端部よりもチャネル領域側に位置している請求項８から１０のいずれかに記載の半導体装置。
  12. 　前記基板の法線方向から見たとき、前記下層電極のチャネル領域側の端部と前記上層電極のチャネル領域側の端部との距離は０．２μｍ以内である請求項８から１１のいずれかに記載の半導体装置。
  13. 　前記下層電極はチタン層であり、
    　前記チャネル領域の表面近傍におけるチタンの原子比は５％以下である請求項８から１２のいずれかに記載の半導体装置。
  14. 　前記第２の金属は、前記第１の金属の標準電極電位よりも高い標準電極電位を有し、前記ソース側反応層および前記ドレイン側反応層は、前記第１の金属の酸化と前記第２の金属の還元とが生じることによって形成された反応層である請求項８から１３のいずれかに記載の半導体装置。
  15. 　前記第２の金属はインジウムであり、前記第１の金属はチタンである請求項１４に記載の半導体装置。
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