CN110246900B - 半导体装置及其制造方法 - Google Patents

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Abstract

提供具备能具有高迁移率和高可靠性的氧化物半导体TFT的半导体装置。半导体装置具备薄膜晶体管，薄膜晶体管的半导体层具有包括包含In、Ga、Zn及Sn的下部氧化物半导体层和配置于下部氧化物半导体层上且包含In、Ga及Zn的上部氧化物半导体层的层叠结构，下部氧化物半导体层的厚度是20nm以下，下部氧化物半导体层中的Sn相对于全部金属元素的原子数比是5％以上，上部氧化物半导体层不包含Sn，或者上部氧化物半导体层中的Sn相对于全部金属元素的原子数比小于下部氧化物半导体层中的Sn相对于全部金属元素的原子数比，下部氧化物半导体层的侧面与下表面之间的第1角度小于上部氧化物半导体层的侧面与下表面之间的第2角度。

Description

半导体装置及其制造方法
技术领域
本发明涉及使用氧化物半导体形成的半导体装置及其制造方法。
背景技术
液晶显示装置等所使用的有源矩阵基板按每一像素具备薄膜晶体管(Thin FilmTransistor；以下为“TFT”)等开关元件。作为这种TFT(以下为“像素TFT”)，以往以来广泛地使用以非晶硅膜为活性层的TFT(以下为“非晶硅TFT”)或以多晶硅膜为活性层的TFT(以下为“多晶硅TFT”)。
另一方面，已知将驱动电路等周边电路单片(一体)地设置于基板上的技术。通过单片地形成驱动电路，能实现非显示区域的窄小化、安装工序简化带来的成本下降。在本说明书中，将构成在有源矩阵基板上单片地形成的周边电路的TFT称为“电路TFT”。
作为TFT的活性层的材料，有时代替非晶硅或多晶硅而使用氧化物半导体。将这种TFT称为“氧化物半导体TFT”。氧化物半导体具有比非晶硅高的迁移率。因此，氧化物半导体TFT能按比非晶硅TFT快的速度动作。因而，氧化物半导体TFT不仅能适合用作像素TFT，还能适合用作电路TFT。
作为在氧化物半导体TFT的活性层中使用的氧化物材料，例如已知包含In(铟)、Ga(镓)以及Zn(锌)的3元系氧化物(In-Ga-Zn-O系半导体)。
近年来，为了实现有源矩阵基板的进一步的高清晰化、低功耗化、高频驱动(例如120Hz)等，而要求氧化物半导体TFT的沟道迁移率的进一步提高。因此，提出了使用能具有比In-Ga-Zn-O系半导体高的迁移率的氧化物半导体材料(以下简称为“高迁移率材料”。)。例如在专利文献1中，作为高迁移率材料，公开了包含In、Ga、Zn以及Sn(锡)的4元系氧化物(In-Ga-Zn-Sn-O系半导体)。另外，在非专利文献1中举出了In-Sn-Zn-O系半导体、Zn-Sn-O系半导体等高迁移率材料。
此外，在本说明书中，有时将氧化物半导体TFT的活性层(氧化物半导体层)中的成为沟道的部分的迁移率(沟道迁移率)称为“TFT迁移率”，以与氧化物半导体材料自身的迁移率进行区分。
现有技术文献
专利文献
专利文献1：特开2017-157813号公报
非专利文献
非专利文献1：神戸製鋼技報(神户制钢技术报告)Vol.65No.2(Sep.2015)、p67-p71
发明内容
发明要解决的问题
在氧化物半导体TFT中，有时会由于水分、氢等从周边侵入作为活性层的氧化物半导体层，而致使氧化物半导体的氧缺陷增加，发生电阻下降等劣化。因此，通常以覆盖氧化物半导体TFT的方式形成钝化膜等保护膜。
本发明的发明人进行研究后发现，越是迁移率高的氧化物半导体材料，越易于发生因水分、氢等的侵入所致的劣化。例如当将专利文献1等所公开的In-Ga-Zn-Sn-O系半导体等高迁移率材料用于氧化物半导体层时，容易由于水分、氢等侵入氧化物半导体层，而发生氧化物半导体层的低电阻化，致使氧化物半导体TFT的阈值电压Vth向负侧移位。其结果是，有可能截止漏电流增大或者源极-漏极之间导通或者发生耗尽化(常导通状态)。在使用氧化物半导体TFT作为像素TFT的情况下，这可能成为发生像素始终为最大像素值的亮点不良的原因。另外，在使用氧化物半导体TFT作为电路TFT的情况下，可能成为发生栅极驱动电路等电路的动作不良的原因。
这样，以往既不易抑制氧化物半导体TFT的可靠性的下降，并且不易提高沟道迁移率。
本发明的一实施方式是鉴于上述情况而完成的，其目的在于提供具备能具有高迁移率和高可靠性的氧化物半导体TFT的半导体装置。
用于解决问题的方案
本发明的一实施方式的半导体装置具备：基板；薄膜晶体管，其支撑于上述基板，包括半导体层、栅极电极、形成于上述栅极电极与上述半导体层之间的栅极绝缘层、以及与上述半导体层电连接的源极电极及漏极电极；以及绝缘层，其覆盖上述半导体层或上述薄膜晶体管，上述半导体层具有层叠结构，上述层叠结构包括：下部氧化物半导体层，其包含In、Ga、Zn以及Sn；以及上部氧化物半导体层，其配置于上述下部氧化物半导体层上，包含In、Ga以及Zn，上述下部氧化物半导体层的厚度是20nm以下，上述下部氧化物半导体层中的Sn相对于全部金属元素的原子数比为5％以上，上述上部氧化物半导体层不包含Sn，或者上述上部氧化物半导体层中的Sn相对于全部金属元素的原子数比小于上述下部氧化物半导体层中的Sn相对于全部金属元素的原子数比，上述下部氧化物半导体层的侧面与下表面之间的第1角度θ1小于上述上部氧化物半导体层的侧面与下表面之间的第2角度θ2。
在某实施方式中，上述下部氧化物半导体层的厚度小于上述上部氧化物半导体层的厚度。
在某实施方式中，上述上部氧化物半导体层实质上不包含Sn。
在某实施方式中，上述第1角度θ1是10°以下。
在某实施方式中，上述第2角度θ2大于10°且是70°以下。
在某实施方式中，在与上述基板垂直的截面中，将上述半导体层的上表面的周缘和下表面的周缘相连的虚拟面与上述半导体层的下表面之间的角度T大于10°且是30°以下。
在某实施方式中，上述上部氧化物半导体层包含组分比不同的多个层。
在某实施方式中，上述栅极电极隔着上述栅极绝缘层配置于上述半导体层的上述基板侧。
在某实施方式中，上述栅极电极隔着上述栅极绝缘层配置于上述半导体层的与上述基板相反的一侧。
在某实施方式中，上述源极电极和上述漏极电极具有包含钼层和配置于上述钼层上的铜层的层叠结构，上述钼层与上述栅极绝缘层的上表面和上述半导体层的上表面接触。
在某实施方式中，上述下部氧化物半导体层包含In-Ga-Zn-Sn-O系半导体。
在某实施方式中，上述上部氧化物半导体层包含In-Ga-Zn-O系半导体。
在某实施方式中，上述In-Ga-Zn-O系半导体包含结晶质部分。
本发明的一实施方式的半导体装置的制造方法是具备基板和支撑于上述基板的薄膜晶体管的半导体装置的制造方法，上述薄膜晶体管包括：半导体层、栅极电极、形成于上述栅极电极与上述半导体层之间的栅极绝缘层、以及与上述半导体层电连接的源极电极及漏极电极，上述制造方法包含：第1氧化物半导体膜形成工序(A)，形成包含In、Ga、Zn以及Sn的第1氧化物半导体膜，其中，上述第1氧化物半导体膜中的Sn相对于全部金属元素的原子数比为5％以上；第2氧化物半导体膜形成工序(B)，在上述第1氧化物半导体膜上形成包含In、Ga以及Zn的第2氧化物半导体膜，其中，上述第2氧化物半导体膜不包含Sn，或者上述第2氧化物半导体膜中的Sn相对于全部金属元素的原子数比小于上述第1氧化物半导体膜中的Sn相对于全部金属元素的原子数比；图案化工序(C)，进行包含上述第1氧化物半导体膜和上述第2氧化物半导体膜的层叠半导体膜的图案化，得到成为上述薄膜晶体管的活性层的氧化物半导体层；以及绝缘层形成工序(D)，以覆盖上述半导体层或上述薄膜晶体管的方式形成绝缘层，在上述图案化工序(C)中，通过使用混合了磷酸、硝酸、乙酸的PAN系蚀刻液的湿式蚀刻来进行上述第1氧化物半导体膜和上述第2氧化物半导体膜的图案化。
在某实施方式中，上述第1氧化物半导体膜的厚度是20nm以下。
在某实施方式中，上述图案化工序(C)是按照如下条件进行的：使得通过上述第1氧化物半导体膜的图案化而得到的下部氧化物半导体层的侧面与下表面之间的第1角度θ1小于通过上述第2氧化物半导体膜的图案化而得到的上部氧化物半导体层的侧面与下表面之间的第2角度θ2。
在某实施方式中，上述制造方法还包含如下工序：以覆盖上述半导体层和上述栅极绝缘层的方式形成包含钼膜和配置于上述钼膜上的铜膜的层叠导电膜，对上述层叠导电膜进行图案化，从而形成上述源极电极和上述漏极电极，在上述层叠导电膜的图案化中，使用过氧化氢系蚀刻液进行上述铜膜和上述钼膜的图案化。
在某实施方式中，上述第1氧化物半导体膜包含In-Ga-Zn-Sn-O系半导体，上述第2氧化物半导体膜包含In-Ga-Zn-O系半导体。
发明效果
根据本发明的一实施方式，能提供具备能具有高迁移率和高可靠性的氧化物半导体TFT的半导体装置。
附图说明
图1的(a)是第1实施方式的半导体装置的TFT101的示意性俯视图，(b)和(c)分别是沿着TFT101的A-A’线和B-B’线的示意性截面图。
图2的(a)和(b)分别是用于说明半导体层7的侧面的形状的放大截面图。
图3是表示In-Ga-Zn-Sn-O系半导体膜的厚度与蚀刻速率的关系的图。
图4是表示实施例的TFT的截面SEM像的图。
图5的(a)～(e)分别是用于说明TFT101的制造方法的工序截面图。
图6的(a)和(b)分别是用于说明TFT101的制造方法的工序截面图。
图7是表示实施例和比较例的液晶面板的TFT的阈值电压的移位量ΔVth的图。
图8是表示第1实施方式的有源矩阵基板1000的平面结构的一例的概略图。
图9的(a)是有源矩阵基板1000的1个像素区域P的俯视图，(b)和(c)分别是沿着C-C’线和D-D’线的截面图。
图10是第2实施方式的TFT102的示意性截面图。
图11是第2实施方式的另一TFT103的示意性截面图。
图12是用于说明现有的氧化物半导体TFT的问题的示意性截面图。
附图标记说明
1：基板
3：栅极电极
5：栅极绝缘层
7：半导体层
7c：沟道区域
7d：漏极接触区域
7s：源极接触区域
8：源极电极
9：漏极电极
11：无机绝缘层
12：有机绝缘层
13：层间绝缘层
15：下部透明电极
17：电介质层
19：上部透明电极
71：下部氧化物半导体层
71a：第1氧化物半导体膜
72：上部氧化物半导体层
72a：第2氧化物半导体膜
72A：第1上部层
72B：第2上部层
θ1：下部氧化物半导体层71的侧面的倾斜角(第1角度)
θ2：上部氧化物半导体层72的侧面的倾斜角(第2角度)
T：半导体层7的锥形角度
101、102、103：薄膜晶体管
1000：有源矩阵基板。
具体实施方式
(第1实施方式)
以下，一边参照附图，一边说明半导体装置的第1实施方式。本实施方式的半导体装置只要具备氧化物半导体TFT(以下为“TFT”)即可，广泛地包括有源矩阵基板等电路基板、各种显示装置、电子设备等。
图1的(a)是表示本实施方式的半导体装置的TFT101的一例的示意性俯视图，图1的(b)和图1的(c)分别是图1的(a)的沿着A-A’线和B-B’线的示意性截面图。
本实施方式的半导体装置具备基板1和支撑于基板1的氧化物半导体TFT(以下简称为“TFT”)101。
TFT101具备：栅极电极3，其支撑于基板1上；半导体层7，其包括氧化物半导体；栅极绝缘层5，其配置于半导体层7与栅极电极3之间；以及源极电极8及漏极电极9，其电连接到半导体层7。TFT101可以由无机绝缘层(钝化膜)11覆盖。
在该例中，TFT101是沟道蚀刻型的底栅结构TFT。栅极电极3配置于半导体层7的基板1侧。栅极绝缘层5覆盖栅极电极3。半导体层7以隔着栅极绝缘层5与栅极电极3重叠的方式配置在栅极绝缘层5上。另外，源极电极8和漏极电极9以分别与半导体层7的上表面的一部分接触的方式配置。将半导体层7中的、与源极电极8接触的部分称为源极接触区域7s、与漏极电极9接触的部分称为漏极接触区域7d。在从基板1的法线方向观看时，位于源极接触区域7s和漏极接触区域7d之间并且与栅极电极3重叠的区域成为“沟道区域7c”。
本实施方式的半导体层7具有层叠结构。半导体层7的层叠结构包括：下部氧化物半导体层71，其包含In、Ga、Zn以及Sn；以及上部氧化物半导体层72，其配置于下部氧化物半导体层71上，包含In、Ga以及Zn。下部氧化物半导体层71中的Sn相对于全部金属元素的原子数比为5％以上。上部氧化物半导体层72中的Sn相对于全部金属元素的原子数比小于下部氧化物半导体层71中的Sn相对于全部金属元素的原子数比。上部氧化物半导体层72也可以实质上不包含Sn。
下部氧化物半导体层71中的In相对于全部金属元素的原子数比例如可以高于上部氧化物半导体层72中的In相对于全部金属元素的原子数比。由此，能使下部氧化物半导体层71的迁移率高于上部氧化物半导体层72的迁移率。即，半导体层7中的下部氧化物半导体层71可以主要作为载流子所流动的层(以下为“载流子移动层”)发挥功能。
下部氧化物半导体层71也可以是半导体层7的最下层(位于最靠基板1侧的位置的层)。也可以是，上部氧化物半导体层72是半导体层7的最上层，其上表面与无机绝缘层11接触。下部氧化物半导体层71和上部氧化物半导体层72各自既可以是单层，也可以具有包括组分比不同的多个层的层叠结构。
在该例中，下部氧化物半导体层71包括In-Ga-Zn-Sn-O系半导体。下部氧化物半导体层71中的In、Ga、Zn以及Sn的原子数比In：Ga：Zn：Sn例如可以是4：1：4：1。另一方面，上部氧化物半导体层72包括In-Ga-Zn-O系半导体。上部氧化物半导体层72中的In、Ga以及Zn的原子数比In：Ga：Zn例如可以是1：3：6或1：1：1。
图2的(a)是用于说明半导体层7的锥形形状的放大截面图。在本实施方式的半导体层7中，下部氧化物半导体层71的侧面与下表面之间的角度(侧面的倾斜角)θ1小于上部氧化物半导体层72的侧面与下表面之间的角度(侧面的倾斜角)θ2。如后所述，这种结构可以通过在半导体层7的图案化工序中控制下部氧化物半导体层71和上部氧化物半导体层72所包含的氧化物半导体的蚀刻速率之比来形成。
在本实施方式中，TFT101的活性层具有包含高迁移率材料的下部氧化物半导体层71，因此能实现高TFT迁移率，能提高导通特性。另一方面，如上所述，与In-Ga-Zn-O系半导体相比，In-Ga-Zn-Sn-O系半导体等高迁移率材料更易于发生由水分、氢等导致的劣化。对此，在本实施方式中，半导体层7的侧面具有台阶。具体地说，作为下层的下部氧化物半导体层71的侧面的倾斜角θ1小于作为上层的上部氧化物半导体层72的侧面的倾斜角θ2。由此，半导体层7的侧面在基板1侧更平缓地倾斜，因此能提高覆盖TFT101的无机绝缘层11等保护膜的被覆性(覆盖范围)。
另外，通过设置侧面的倾斜角θ小的下部氧化物半导体层71，从而例如与仅包括In-Ga-Zn-O系半导体的单层的氧化物半导体层相比，能减小TFT101的半导体层7的锥形角度T。如图2的(a)所示，在此所说的“半导体层7的锥形角度T”是指在与基板1垂直的截面中将半导体层7的上表面周缘e1和半导体层7的下表面周缘e2相连的虚拟面S1与半导体层7的下表面S2之间的角度。通过减小半导体层7的锥形角度T，能更有效地改善无机绝缘层11等保护膜的覆盖范围。
在现有的在氧化物半导体TFT中，如图12所例示的，半导体层7的侧面的角度(锥形角度)变大，无机绝缘层11的被覆性(覆盖范围)有可能降低。因此，有可能在无机绝缘层11等保护膜中产生裂缝11P等而水分、氢等从外部经由裂缝11P侵入半导体层7。
而根据本实施方式，能提高保护膜的覆盖范围，因此能更有效地抑制水分、氢等从外部侵入TFT101的半导体层7(特别是下部氧化物半导体层71)。因而，即使使用容易由于水分等的侵入而发生特性劣化的高迁移率材料，也能抑制TFT特性的下降(耗尽化)，因此能兼顾高可靠性和高TFT迁移率。
半导体层7的下部氧化物半导体层71的侧面的倾斜角θ1没有特别限定，例如可以是大于0°且是10°以下。若是10°以下，则能进一步提高无机绝缘层11的被覆性。上部氧化物半导体层72的侧面的倾斜角θ2可以大于10°且是70°以下。优选是30°以上60°以下。若侧面的倾斜角θ2是30°以上，则能降低CD损耗(侧蚀刻长度)。另外，若是60°以下，则能更有效地提高无机绝缘层11的被覆性。
半导体层7的锥形角度T例如可以大于10°且是30°以下。若是30°以下，则能提高无机绝缘层11的被覆性，因此能抑制由于水分等侵入下部氧化物半导体层71而发生的TFT特性的下降。优选大于10°且是25°以下。
下部氧化物半导体层71的厚度t1可以小于上部氧化物半导体层72的厚度t2。由此，能通过上部氧化物半导体层72来保护下部氧化物半导体层71，并且能提高无机绝缘层11的覆盖范围。
下部氧化物半导体层71的厚度t1例如可以是20nm以下。由此，如后所述，能使用PAN系蚀刻液对成为下部氧化物半导体层71的第1氧化物半导体膜(例如In-Ga-Zn-Sn-O系半导体膜)进行图案化。厚度t1例如可以是小于20nm或者是15nm以下。另外，若厚度t1是5nm以上，则能更有效地改善无机绝缘层11的被覆性。
上部氧化物半导体层72的厚度t2没有特别限定，例如可以是20nm以上100nm以下。若是20nm以上，则能通过源极/漏极分离工序等工艺抑制作为载流子移动层的下部氧化物半导体层71受到损伤。另一方面，若是100nm以下，则能抑制无机绝缘层11的被覆性的下降。
下部氧化物半导体层71和上部氧化物半导体层72也可以分别具有层叠结构。例如如图2的(b)所示，上部氧化物半导体层72可以具有从下部氧化物半导体层71侧起按顺序包含第1上部层72A和第2上部层72B的双层结构。第1上部层72A和第2上部层72B也可以具有相互不同的组分或组分比。例如也可以是，第1上部层72A和第2上部层72B均包括In-Ga-Zn-O系半导体，第1上部层72A和第2上部层72B中的In、Ga以及Zn的原子数比In：Ga：Zn相互不同。
在上部氧化物半导体层72具有层叠结构的情况下，上部氧化物半导体层72的侧面的倾斜角θ2是指作为整个上部氧化物半导体层72的锥形角。在该例中，在与图2的(b)所示的基板1垂直的截面中，侧面的倾斜角θ2是将上部氧化物半导体层72的下表面周缘e3(在此为第1上部层72A的下表面周缘)和上部氧化物半导体层72的上表面周缘e1(在此为第2上部层72B的上表面周缘)相连的虚拟面S3与上部氧化物半导体层72的下表面S4之间的角度。
此外，也可以是，第1上部层72A的侧面的倾斜角θ21和第2上部层72B的侧面的倾斜角θ22均大于下部氧化物半导体层71的侧面的倾斜角θ1。例如倾斜角θ21、θ22可以均大于10°且是70°以下。这些倾斜角θ21、θ22既可以是相同程度，也可以相互不同。
＜半导体层7的形成方法＞
具有如上所述的锥形形状的半导体层7例如可以如下形成。
首先，例如使用溅射法在栅极绝缘层5上按顺序形成成为下部氧化物半导体层71的第1氧化物半导体膜(例如In-Ga-Zn-Sn-O系半导体膜)和成为上部氧化物半导体层72的第2氧化物半导体膜(例如In-Ga-Zn-O系半导体膜)，得到层叠膜。各氧化物半导体膜分别具有与下部氧化物半导体层71和上部氧化物半导体层72对应的组分和厚度。
接下来，进行上述的层叠膜的图案化，得到半导体层7。在此，层叠膜的图案化是使用将磷酸、硝酸、乙酸混合后的PAN系蚀刻液并通过湿式蚀刻进行的。第1氧化物半导体膜的相对于PAN系蚀刻液的蚀刻速率低于第2氧化物半导体膜的相对于PAN系蚀刻液的蚀刻速率，所以能得到上述的具有锥形形状的半导体层7。
在专利文献1中公开了利用草酸系蚀刻液(例如关东化学：ITO-07N)对In-Ga-Zn-Sn-O系半导体膜进行图案化。但是，本发明的发明人研究后的结果是，在使用草酸系蚀刻液进行In-Ga-Zn-Sn-O系半导体膜(或In-Ga-Zn-Sn-O系半导体膜和In-Ga-Zn-O系半导体膜的层叠膜)的蚀刻时，Zn相对于草酸的可溶浓度低，所以存在Zn易于析出的问题。
另一方面，以往，已知In-Ga-Zn-Sn-O系半导体是对PAN系蚀刻液具有耐蚀刻性的材料，在In-Ga-Zn-Sn-O系半导体膜的蚀刻中没有使用PAN系蚀刻液。例如非专利文献1的表3明示出In-Ga-Zn-Sn-O系半导体膜不溶于PAN系蚀刻液。专利文献1也完全没有提到使用PAN系蚀刻液作为In-Ga-Zn-Sn-O系半导体膜的蚀刻液。
本发明的发明人不拘泥于上述的先入之见，而着眼于将PAN系蚀刻液作为包含In-Ga-Zn-Sn-O系半导体膜的层叠膜的蚀刻液。本发明的发明人研究的结果是，发现了若In-Ga-Zn-Sn-O系半导体膜薄(厚度：例如20nm以下)，则能使用PAN系蚀刻液进行蚀刻。
以下，结合本发明的发明人的实验结果来具体说明。
本发明的发明人在基板上形成厚度不同的In-Ga-Zn-Sn-O系半导体膜(单层)，调查了能否进行基于PAN系蚀刻液的蚀刻。此外，在实验中，在蚀刻速率＜0.05nm/sec时，判断为“不能蚀刻”。
将结果在表1和图3中示出。图3是表示In-Ga-Zn-Sn-O系半导体膜的厚度与蚀刻速率的关系的图。
[表1]
Figure BDA0001987197910000121
根据表1和图3所示的结果可知，虽然In-Ga-Zn-Sn-O系半导体膜相对于PAN系蚀刻液的蚀刻速率低，但是若厚度是20nm以下，则是能进行蚀刻的。
另外，还确认了In-Ga-Zn-Sn-O系半导体膜相对于PAN系蚀刻液的蚀刻速率比In-Ga-Zn-O系半导体膜相对于PAN系蚀刻液的蚀刻速率(例如In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：3：6时的蚀刻速率为2.5nm/sec)低很多。
由此可知，通过使In-Ga-Zn-Sn-O系半导体膜薄，能用PAN系蚀刻液对In-Ga-Zn-Sn-O系半导体膜与In-Ga-Zn-O系半导体膜的层叠膜进行图案化，并且能形成具有图2所示的锥形形状(θ1＜θ2)的半导体层7。
下部氧化物半导体层71和上部氧化物半导体层72的氧化物半导体的组分和厚度例如可选择成：使得上部氧化物半导体层72相对于PAN系蚀刻液的蚀刻速率是下部氧化物半导体层71相对于PAN系蚀刻液的蚀刻速率的5倍以上50倍以下，优选是10倍以上30倍以下。若是5倍以上，则能更可靠地减小下部氧化物半导体层71的侧面的倾斜角θ1。若是50倍以下，则能降低CD损耗。
例如在下部氧化物半导体层71的蚀刻速率为0.08nm/sec以上且0.20nm/sec以下的情况下，为了实现上述的蚀刻速率比，优选上部氧化物半导体层72实质上不包含Sn。例如可以使用In：Ga：Zn＝1：1：1或1：3：6的氧化物半导体(蚀刻速率：约2.5nm/sec)。
图4是表示实施例的TFT的截面SEM像的图。在图4和之后的附图中，对与图1同样的构成要素附上相同的附图标记。
在图4所示的实施例中，半导体层7是通过使用PAN系蚀刻液进行In-Ga-Zn-Sn-O系半导体膜(In：Ga：Zn：Sn＝4：1：4：1、厚度：10nm)与In-Ga-Zn-O系半导体膜(In：Ga：Zn＝1：3：6、厚度：90nm)的层叠膜的图案化而形成的。如上所述，可知下部氧化物半导体层71的侧面的倾斜角θ1小于上部氧化物半导体层72的侧面的倾斜角θ2，半导体层7具有平缓的锥形形状。在图4所示的例子中，倾斜角θ1是4°，倾斜角θ2是37°，锥形角度T是20°。
＜半导体层7的各层的组分＞
以下，说明各层所优选的组分。在以下的说明中，将In相对于构成氧化物半导体的全部金属元素的原子数比(组分比)简称为“In比率”，将Zn相对于构成氧化物半导体的全部金属元素的原子数比简称为“Zn比率”。例如In-Ga-Zn-O系半导体层的In比率是In的原子数相对于In、Ga以及Zn的总原子数的比例。在将In的原子数标记为[In]、将Ga的原子数标记为[Ga]、将锌的原子数标记为[Zn]时，In比率用[In]/([In]+[Ga]+[Zn])表示。
如上所述，下部氧化物半导体层71包含In、Ga、Zn以及Sn。Sn比率是5％以上。下部氧化物半导体层71也可以是In-Ga-Zn-Sn-O系半导体。各金属元素的比率没有特别限定，例如下部氧化物半导体层71中的In比率可以是20％以上45％以下，优选是25％以上45％以下。下部氧化物半导体层71中的Ga比率可以是5％以上20％以下，Zn比率可以是30％以上60％以下，Sn比率可以是5％以上25％以下。In比率可以大于Ga比率的2.0倍([In]/[Ga]＞2.0)。由此，能实现更高的迁移率。另外，Zn比率也可以比Sn比率的2.4倍大([Zn]/[Sn]＞2.4)。由此，能抑制由于结晶性的Sn氧化物而使导电性变高。例如在专利文献1中记载有下部氧化物半导体层71的组分、形成方法、特性等。为了参照，将专利文献1(特开2017-157813号公报)的全部公开内容引用到本说明书中。
上部氧化物半导体层72只要包含In、Ga以及Zn即可，其组分没有特别限定。另外，也可以还包含In、Ga以及Zn以外的金属元素。在本实施方式中，在上部氧化物半导体层72中可以不形成沟道，因此，In比率可以不高。例如上部氧化物半导体层72中的In比率既可以是Zn比率以下，也可以小于Zn比率。另外，在上部氧化物半导体层72的Zn比率变高(例如[Zn]≥1/3)时，上部氧化物半导体层72能具有高结晶性，因此，耐蚀刻性或阻挡性优异。因而，能作为下部氧化物半导体层71的保护层和牺牲层而发挥功能。
而且，下部氧化物半导体层71的In比率可以大于上部氧化物半导体层72的In比率。由此，能使下部氧化物半导体层71的迁移率高于上部氧化物半导体层72的迁移率，因此能使下部氧化物半导体层71作为载流子移动层发挥功能。
也可以是，上部氧化物半导体层72实质上不包含Sn并且下部氧化物半导体层71中的Sn比率是5％以上(例如10％以上)。由此，能充分确保下部氧化物半导体层71与上部氧化物半导体层72的相对于PAN系蚀刻液的蚀刻速率之差而更可靠地形成具有希望的锥形形状的半导体层7。
在上部氧化物半导体层72具有双层结构的情况下(图2的(b))，成为上层的第2上部层72B可以是结晶性高的层。例如第2上部层72B中的In比率可以小于Zn比率。在第1上部层72A和第2上部层72B均包含In-Ga-Zn-O系半导体的情况下，第2上部层72B中的In比率可以小于第1上部层72A的In比率。
第1上部层72A也可以具有比第2上部层72B高的迁移率。由此，能抑制由于设置上部氧化物半导体层72而造成的TFT迁移率的下降。也可以是，下部氧化物半导体层71和第2上部层72B是结晶质，第1上部层72A是非晶质。由此，通过使非晶质的第1上部层72A介于之间，能抑制TFT特性的不匀。
在上部氧化物半导体层72使用In-Ga-Zn-O系半导体的情况下，原子数比In：Ga：Zn例如可以是(3：1：2)、(4：2：3)、(5：1：3)、(5：3：4)、(6：2：4)、(7：1：3)、(5：1：4)、(1：3：2)、(2：4：3)、(1：5：3)、(1：3：6)、(1：1：1)等。
整个半导体层7的厚度没有特别限定，例如可以是20nm以上130nm以下。
＜TFT101的制造方法＞
以下，一边参照图5的(a)～图5的(e)，一边说明TFT101的制造方法的一例。
首先，如图5的(a)所示，在基板1上形成栅极电极3。接下来，以覆盖栅极电极3的方式形成栅极绝缘层5。
作为基板1，例如能使用玻璃基板、硅基板、具有耐热性的塑料基板(树脂基板)等。
栅极电极3可以使用与后述的栅极总线GL相同的导电膜(以下为“栅极用导电膜”)来形成。在此，通过溅射法等在基板(例如玻璃基板)1上形成未图示的栅极用导电膜(厚度：例如50nm以上500nm以下)。接下来，通过对栅极用导电膜进行图案化而得到栅极电极3。作为栅极用导电膜，例如使用以Ti膜(厚度：30nm)或Mo膜为下层、以Cu膜(厚度：300nm)为上层的层叠膜。此外，栅极用导电膜的材料没有特别限定。能适当使用包含铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属或其合金、或者其金属氮化物的膜。
栅极绝缘层5可以通过CVD法等形成。作为栅极绝缘层5，能适当使用氧化硅(SiO2)层、氮化硅(SiNx)层、氧氮化硅(SiOxNy；x＞y)层、氮氧化硅(SiNxOy；x＞y)层等。栅极绝缘层5也可以具有层叠结构。例如可以是为了防止杂质等从基板1扩散而在基板侧(下层)形成氮化硅层、氮氧化硅层等，为了确保绝缘性而在其之上的层(上层)形成氧化硅层、氧氮化硅层等。在此，使用以厚度为50nm的SiO2膜为上层、以厚度300nm的SiNx膜为下层的层叠膜。这样，在作为栅极绝缘层5的最上层(即与氧化物半导体层接触的层)而使用包含氧的绝缘层(例如SiO2等的氧化物层)时，在半导体层7中发生了氧缺损的情况下，能通过氧化物层所包含的氧使氧缺损恢复，因此能降低半导体层7的氧缺损。
接下来，如图5的(b)所示，在栅极绝缘层5上使用例如溅射法从栅极绝缘层5侧起形成第1氧化物半导体膜71a和第2氧化物半导体膜72a，得到层叠膜7a。第1氧化物半导体膜71a例如是主要包含In-Ga-Zn-Sn-O系半导体(In：Ga：Zn：Sn＝4：1：4：1)的膜。第2氧化物半导体膜72a例如是主要包含In-Ga-Zn-O系半导体(In：Ga：Zn＝1：1：1或1：3：6)的膜。在该例中，第2氧化物半导体膜72a具有包含原子数比In：Ga：Zn为1：1：1的下层72Aa和原子数比In：Ga：Zn为1：3：6的上层72Ba的层叠结构。各氧化物半导体膜既可以是结晶质氧化物半导体膜，也可以是非晶质氧化物半导体膜。第1氧化物半导体膜71a的厚度例如可以是10nm，第2氧化物半导体膜72a的厚度例如可以是30nm。
第1氧化物半导体膜71a和第2氧化物半导体膜72a例如可以使用具有上述的组分的目标物通过溅射法形成。作为溅射气体(气氛)，能使用氩等稀有气体原子与氧化性气体的混合气体。氧化性气体可举出O2、CO2、O3、H2O、N2O等。在此，使用包含Ar气和氧气(O2)的混合气体。
接下来，进行层叠膜7a的退火处理。在此，在大气气氛中按照300℃以上500℃以下的温度进行热处理。热处理时间例如是30分钟以上2小时以下。
接下来，如图5的(c)所示，进行热处理后的层叠膜7a的图案化，得到半导体层7。在本实施方式中，层叠膜7a的图案化例如是通过使用了PAN系蚀刻液的湿式蚀刻进行的。由此，得到从栅极绝缘层5侧起按顺序包含下部氧化物半导体层71和上部氧化物半导体层72的半导体层7。半导体层7具有前面参照图2所描述的锥形形状。
接下来，如图5的(d)所示，以与半导体层7的上表面接触的方式形成源极电极8和漏极电极9。
源极电极8和漏极电极9既可以具有单层结构，也可以具有层叠结构。源极电极8和漏极电极9可以使用与后述的源极总线SL相同的导电膜(以下为“源极用导电膜”)形成。源极用导电膜例如能适当使用包含铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属或其合金、或者其金属氮化物的膜。
在该例中，作为源极用导电膜，形成从半导体层7侧起按顺序层叠有Ti膜(厚度：30nm)和Cu膜(厚度：300nm)的层叠膜。源极用导电膜例如是通过溅射法等形成的。接下来，在源极用导电膜上形成抗蚀剂掩模，对源极用导电膜进行图案化。由此，得到以Ti膜为下层8A、9A、以Cu膜为上层8B、9B的源极电极8和漏极电极9(源极/漏极分离)。在此，例如可以在使用过氧化氢系蚀刻液对上层的Cu膜通过湿式蚀刻进行了图案化后，通过干式蚀刻对下层的Ti膜进行图案化。在该情况下，如在图6的(a)中例示的，在图1所示的B-B’截面中，在进行Ti膜的干式蚀刻时栅极绝缘层5的表面部分(厚度：dx)有时也被蚀刻。其后，可以对半导体层7的沟道区域进行氧化处理、例如使用了N2O气体的等离子体处理。这样，得到TFT101。
接着，如图5的(e)所示，以与TFT101的沟道区域7c接触的方式形成无机绝缘层11。无机绝缘层11例如可以是氧化硅(SiO2)膜、氮化硅(SiNx)膜、氧氮化硅(SiOxNy；x＞y)膜、氮氧化硅(SiNxOy；x＞y)膜等。在此，作为无机绝缘层，通过CVD法形成厚度例如为300nm的SiO2层。无机绝缘层的形成温度例如可以是200℃以上450℃以下。虽未图示，但也可以在无机绝缘层11上形成有机绝缘层。作为有机绝缘层，例如可以形成厚度为2000nm的正型的感光性树脂膜。
此外，在上述方法中，作为源极用导电膜，使用了以Ti膜为下层的层叠膜，但也可以取而代之，使用以Mo膜为下层的层叠膜。例如作为源极用导电膜，也可以通过溅射法形成从半导体层7侧起按顺序层叠有Mo膜(厚度：30nm)、Cu膜(厚度：300nm)的双层的层叠膜。在该情况下，能通过使用了过氧化氢系蚀刻液的湿式蚀刻对Cu膜和Mo膜这两者进行图案化。由于无需在湿式蚀刻之后进行干式蚀刻，因此如在图6的(b)中例示的，在源极用导电膜的图案化工序中，栅极绝缘层5的表面部分未被蚀刻。其结果是，与进行干式蚀刻的情况相比，能减小栅极绝缘层5与半导体层7的高度差，因此能更有效地改善无机绝缘层11的覆盖范围。
＜半导体层的锥形形状与TFT的可靠性的关系＞
本发明的发明人通过制作并评价实施例和比较例的液晶面板而调查了半导体层的锥形形状与TFT的可靠性的关系。
首先，制作了实施例的液晶面板。在实施例的液晶面板中，使用前面参照图5所描述的方法形成了像素TFT。像素TFT的半导体层的图案化是使用PAN系蚀刻液进行的。像素TFT的半导体层具有包含In：Ga：Zn：Sn＝4：1：4：1的In-Ga-Zn-Sn-O系半导体层(厚度：10nm)作为下部氧化物半导体层71和包含In：Ga：Zn＝1：3：6的In-Ga-Zn-O系半导体层(厚度：90nm)作为上部氧化物半导体层72的层叠结构。下部氧化物半导体层71的侧面的倾斜角θ1(例如4°)小于上部氧化物半导体层72的侧面的倾斜角θ2(例如40°)。
比较例的液晶面板除了用草酸蚀刻液对像素TFT的半导体层进行了图案化这一点以外，使用与实施例同样的材料并通过与实施例同样的方法进行了制作。比较例的像素TFT除了半导体层的锥形形状(倾斜角)以外，具有与实施例的像素TFT同样的构成。在比较例中，下部氧化物半导体层(In-Ga-Zn-Sn-O系半导体层)和上部氧化物半导体层(In-Ga-Zn-O系半导体层)的侧面的倾斜角θ1、θ2均是40°。
接下来，针对实施例和比较例的液晶面板进行在高温高湿环境下(在此为温度50℃和湿度95％)使其动作1000小时的老化试验，调查了由老化试验导致的像素TFT的特性变化。
具体地说，针对分别位于各液晶面板的母玻璃面的中央附近的区域R1、周缘部附近的区域R3以及区域R1、R3的中央附近的区域R2的TFT，测定了由老化试验导致的阈值电压向负方向的移位量ΔVth。
图7是表示实施例和比较例的液晶面板的位于区域R1～R3的TFT的阈值电压的移位量ΔVth的测定结果的图。
从图7可知，实施例的像素TFT与比较例的像素TFT相比，阈值电压向负方向的移位量ΔVth减少了。可认为其原因是，在实施例中，由于控制像素TFT的半导体层的锥形形状，所以钝化膜的覆盖范围增大，其结果是，抑制了氧化物半导体的特性劣化。
＜有源矩阵基板的结构＞
本实施方式能应用于例如显示装置的有源矩阵基板。只要设置于有源矩阵基板的多个TFT中的至少一部分TFT是本实施方式的TFT即可。例如作为配置于各像素的像素TFT和/或构成单片驱动器的TFT(电路TFT)，可以应用上述的TFT101。
以下，一边参照附图，一边说明有源矩阵基板的构成。
图8是表示本实施方式的有源矩阵基板1000的平面结构的一例的概略图。
有源矩阵基板1000具有显示区域DR和显示区域DR以外的区域(非显示区域或边框区域)FR。显示区域DR包括按矩阵状排列的像素区域P。像素区域P是与显示装置的像素对应的区域，有时也简称为“像素”。各像素区域P具有作为像素TFT的薄膜晶体管Tp；以及像素电极PE。虽未图示，但在将有源矩阵基板1000应用于FFS(Fringe Field Switching：边缘场开关)模式等横向电场模式的显示装置的情况下，在有源矩阵基板1000中，以隔着绝缘层(电介质层)与像素电极PE相对的方式设置共用电极。
非显示区域FR是位于显示区域DR的周边且无助于显示的区域。非显示区域FR包括形成端子部的端子部形成区域、一体(单片)地设置驱动电路的驱动电路形成区域等。在驱动电路形成区域中，例如单片地设置有栅极驱动器GD、检查电路(未图示)等。源极驱动器SD例如安装于有源矩阵基板1000。在显示区域DR中形成有在行方向上延伸的多个栅极总线GL和在列方向上延伸的多个源极总线SL。各像素例如由栅极总线GL和源极总线SL规定。栅极总线GL分别连接到栅极驱动器GD的各端子。源极总线SL分别连接到安装于有源矩阵基板1000的源极驱动器SD的各端子。
·像素区域P的构成
接下来，说明有源矩阵基板1000的各像素区域P的构成。在此，以应用于FFS模式的LCD面板的有源矩阵基板为例进行说明。
图9的(a)是有源矩阵基板1000的1个像素区域P的俯视图，图9的(b)和(c)分别是图9的(a)的沿着C-C’线和D-D’线的截面图。
像素区域P是被源极总线SL和在与源极总线SL交叉的方向上延伸的栅极总线GL包围的区域。像素区域P具有基板1、支撑于基板1的薄膜晶体管(像素TFT)Tp、下部透明电极15、以及上部透明电极19。在该例中，下部透明电极15是共用电极CE，上部透明电极19是像素电极PE。此外，也可以下部透明电极15是像素电极PE，上部透明电极19是共用电极CE。
作为薄膜晶体管Tp，可以使用图1所示的TFT101或后述的TFT102。
薄膜晶体管Tp的栅极电极3连接到对应的栅极总线GL，源极电极8连接到对应的源极总线SL。漏极电极9与像素电极PE电连接。栅极电极3和栅极总线GL可以使用同一导电膜一体地形成。源极电极8、漏极电极9以及源极总线SL可以使用同一导电膜一体地形成。
层间绝缘层13没有特别限定，例如可以包括无机绝缘层(钝化膜)11和配置在无机绝缘层11上的有机绝缘层12。此外，层间绝缘层13也可以不包括有机绝缘层。
像素电极PE和共用电极CE以隔着电介质层17局部重叠的方式配置。像素电极PE按每一像素是分离的。共用电极CE也可以不按每一像素分离。在该例中，共用电极CE形成于层间绝缘层13上。像素电极PE形成于电介质层17上，并在设置于层间绝缘层13和电介质层17的接触孔CH内与漏极电极9电连接。在该例中，层间绝缘层13的开口部13p与电介质层17的开口部17p重叠的部分成为接触孔CH。虽未图示，但像素电极PE按每一像素具有至少1个狭缝或切口部。共用电极CE在形成有接触孔CH的区域中具有开口部15p。共用电极CE也可以形成于除该区域以外的整个像素区域P。
像素电极PE和共用电极CE可以分别由例如ITO(铟锡氧化物)膜、In-Zn-O系半导体(铟锌氧化物)膜、ZnO膜(氧化锌膜)等形成。像素电极PE和共用电极CE的厚度例如可以分别是50nm以上200nm以下。电介质层17例如可以是氮化硅(SiNx)膜、氧化硅(SiOx)膜、氧氮化硅(SiOxNy；x＞y)膜、氮氧化硅(SiNxOy；x＞y)膜等。电介质层17的厚度例如可以是70nm以上300nm以下。
这种有源矩阵基板1000例如可以应用于FFS模式的显示装置。FFS模式是在其中一个基板上设置一对电极(像素电极PE和共用电极CE)并对液晶分子在与基板面平行的方向(横向)上施加电场的横向电场方式的模式。
像素电极PE隔着电介质层17配置在共用电极CE上的电极结构例如已记载于国际公开第2012/086513号。共用电极CE隔着电介质层17配置于像素电极PE上的电极结构例如已记载于特开2008-032899号公报、特开2010-008758号公报。为了参照，将国际公开第2012/086513号、特开2008-032899号公报以及特开2010-008758号公报的全部公开内容引用到本说明书中。
(第2实施方式)
第2实施方式的半导体装置具有在半导体层的与基板相反的一侧配置有栅极电极的顶栅结构TFT。
图10是本实施方式的TFT102的截面图。
TFT102具有半导体层7、栅极绝缘层30、栅极电极32、源极电极28以及漏极电极29。
半导体层7形成于基板1上。半导体层7也可以配置于在基板1形成的下部绝缘层25上。
半导体层7具有与在前面描述的实施方式中说明的半导体层7同样的层叠结构。即，半导体层7具有下部氧化物半导体层71和配置在下部氧化物半导体层71上的上部氧化物半导体层72。下部氧化物半导体层71的侧面的倾斜角θ1小于上部氧化物半导体层72的侧面的倾斜角θ2。半导体层7可以用与上述的实施方式的半导体层7同样的方法形成。上部氧化物半导体层72可以与栅极绝缘层30接触。
在本实施方式中，优选上部氧化物半导体层72的厚度是5nm以上且小于15nm。更优选是5nm以上10nm以下。若是5nm以上，则能提高导通电流。若小于15nm，则能抑制在上部氧化物半导体层72中流动的电子的迁移率的下降。
此外，与上述的实施方式不同，上部氧化物半导体层72的厚度既可以大于下部氧化物半导体层71的厚度，也可以是下部氧化物半导体层71的厚度以下。下部氧化物半导体层71的厚度、下部氧化物半导体层71以及上部氧化物半导体层72的组分可以与上述的实施方式相同。
栅极绝缘层30设置于半导体层7的一部分上。栅极绝缘层30可以仅在与栅极电极32重叠的区域中按岛状形成。栅极电极32设置于栅极绝缘层30上。栅极电极32隔着栅极绝缘层30与半导体层7相对。
半导体层7、栅极绝缘层30以及栅极电极32被层间绝缘层35覆盖。源极电极28和漏极电极29配置在层间绝缘层35上，在与形成于层间绝缘层35的接触孔内连接到半导体层7。
在本实施方式中，也能减小半导体层7的锥形角度T，因此能提高层间绝缘层35的覆盖范围。因而，能抑制由水分等向半导体层7(特别是下部氧化物半导体层71)的侵入所致的TFT特性的劣化。
＜TFT102的制造方法＞
TFT102例如可以如下形成。首先，在绝缘层(例如SiO2层)25上用与TFT101的半导体层7同样的方法形成半导体层7。
接下来，以覆盖半导体层7的方式形成栅极绝缘膜和上部栅极用导电膜。作为栅极绝缘膜，能适当使用氧化硅(SiO2)层、氮化硅(SiNx)层、氧氮化硅(SiOxNy；x＞y)层、氮氧化硅(SiNxOy；x＞y)层、氧化铝层或氧化钽层等。在此，作为栅极绝缘膜，使用CVD法形成氧化硅(SiOx)层(厚度：80nm以上250nm以下、例如150nm)。作为上部栅极用导电膜，可以使用与TFT101的栅极电极3同样的导电膜。在此，作为上部栅极用导电膜，用溅射法形成以Ti膜为下层、以Cu膜为上层的层叠膜。
接下来，进行上部栅极用导电膜和栅极绝缘膜的蚀刻，得到栅极电极32和栅极绝缘层30。在此，在上部栅极用导电膜上形成抗蚀剂掩模，使用抗蚀剂掩模同时进行上部栅极用导电膜和栅极绝缘膜的蚀刻(在此为干式蚀刻)。因而，栅极绝缘膜中的未被栅极电极32覆盖的部分被除去。
之后，也可以从栅极电极32的上方对基板1的整个面实施等离子体处理。由此，仅半导体层7中的未被栅极电极32覆盖的区域通过等离子体处理而被低电阻化。
接下来，以覆盖半导体层7、栅极绝缘层30以及栅极电极32的方式形成层间绝缘层35(厚度：例如100nm以上500nm以下)。作为层间绝缘层35，能以单层形成氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜，或者使氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜层叠形成。在此，作为层间绝缘层35，用CVD法连续形成SiNx(厚度：100nm)和SiO2膜(厚度：300nm)。
此外，也可以在栅极电极32和栅极绝缘层30的图案化后，以与半导体层7的上表面中的从栅极电极32露出的部分接触的方式形成使氧化物半导体还原的绝缘膜(例如SiNx等氮化膜)。由此，半导体层7的露出部分被还原而低电阻化(自对准结构)。在该情况下，也可以不进行上述的等离子体处理。
之后，在层间绝缘层35中形成将半导体层7的一部分露出的接触孔。接下来，在层间绝缘层35上和接触孔内形成源极配线用导电膜。在此，使用与TFT101同样的源极配线用导电膜(以Ti膜为下层、以Al膜为上层的层叠膜)。接下来，通过进行源极配线用导电膜的图案化，从而得到源极电极28和漏极电极29。这样，制造TFT102。
＜变形例＞
图11是例示本实施方式的另一TFT106的截面图。
TFT106与图10所示的TFT102的不同之处在于，具有在基板1与下部绝缘层25之间配置有下部电极23的双栅结构。
下部电极23配置成在从基板1的法线方向观看时至少与沟道区域7c重叠。下部电极23可以是金属层。由此，下部电极23也能作为TFT106的遮光层发挥功能。例如下部电极23可以由与栅极总线GL(图1)相同的导电膜形成。
下部电极23可以被接地。由此，能确保TFT106的特性的稳定性。下部电极23也可以电连接到源极电极28。或者也可以是，下部电极23为了成为与栅极电极32相同的电位而电连接到栅极电极32(或栅极总线)。半导体层7在基板1侧具有成为载流子移动层的下部氧化物半导体层71，因此当在半导体层7的基板1侧也设置有作为栅极电极发挥功能的下部电极23时，能更有效地提高导通电流。
(关于TFT结构和氧化物半导体)
TFT结构不限于在第1～第3实施方式中例示的结构。例如图1所示的TFT101虽然具有源极电极和漏极电极与半导体层的上表面接触的顶部接触结构，但也可以具有源极电极和漏极电极与半导体层的下表面接触的底部接触结构。另外，顶栅结构和底栅结构TFT的构成也不限于上述的构成。
在上述的实施方式中，氧化物半导体层所包含的氧化物半导体既可以是非晶质氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。作为结晶质氧化物半导体，可举出多晶氧化物半导体、微晶氧化物半导体、c轴与层面大致垂直取向的结晶质氧化物半导体等。
氧化物半导体层可以具有包含非晶质氧化物半导体层和结晶质氧化物半导体层的层叠结构。或者，也可以包含结晶结构不同的多个结晶质氧化物。
非晶质氧化物半导体和上述的各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体层的构成等例如已记载于特开2014-007399号公报。为了参照，将特开2014-007399号公报的全部公开内容引用到本说明书中。
构成半导体层7的上部氧化物半导体层72包含In、Ga以及Zn。上部氧化物半导体层72例如包含In-Ga-Zn-O系的半导体(例如氧化铟镓锌)。其中，In-Ga-Zn-O系的半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga以及Zn的比例(组分比)没有特别限定，例如包含In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2、1：3：6等。这种氧化物半导体层可以由包含In-Ga-Zn-O系的半导体的氧化物半导体膜形成。
In-Ga-Zn-O系的半导体既可以是非晶质，也可以是结晶质。作为结晶质In-Ga-Zn-O系的半导体，优选c轴与层面大致垂直取向的结晶质In-Ga-Zn-O系的半导体。
此外，结晶质In-Ga-Zn-O系的半导体的结晶结构例如已公开于上述的特开2014-007399号公报、特开2012-134475号公报、特开2014-209727号公报等。为了参照，将特开2012-134475号公报和特开2014-209727号公报的全部公开内容引用到本说明书中。具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(与a-SiTFT相比超过20倍)和低漏电电流(与a-SiTFT相比不到百分之一)，因此适合用作驱动TFT(例如在包含多个像素的显示区域的周边设置于与显示区域相同的基板上的驱动电路所包含的TFT)和像素TFT(设置于像素的TFT)。
上述的实施方式适合应用于使用了氧化物半导体TFT的有源矩阵基板。有源矩阵基板可以用于液晶显示装置、有机EL显示装置、无机EL显示装置等各种显示装置和具备显示装置的电子设备等。在有源矩阵基板中，氧化物半导体TFT不仅能作为设置于各像素的开关元件使用，还能作为驱动器等周边电路的电路用元件使用(单片化)。在这种情况下，本发明的氧化物半导体TFT由于将具有高迁移率(例如10cm2/Vs以上)的氧化物半导体层作为活性层使用，因此也能适合用作电路用元件。
工业上的可利用性
本发明的实施方式能广泛地应用于具有氧化物半导体TFT的各种半导体装置。例如还能应用于有源矩阵基板等电路基板、液晶显示装置、有机电致发光(EL)显示装置和无机电致发光显示装置、MEMS显示装置等显示装置、图像传感器装置等摄像装置、图像输入装置、指纹读取装置、半导体存储器等各种电子装置。

Claims (14)

1.一种半导体装置，其特征在于，具备：
基板；
薄膜晶体管，其支撑于上述基板，包括半导体层、栅极电极、形成于上述栅极电极与上述半导体层之间的栅极绝缘层、以及与上述半导体层电连接的源极电极及漏极电极；以及
绝缘层，其覆盖上述半导体层或上述薄膜晶体管，
上述半导体层具有层叠结构，上述层叠结构包括：
下部氧化物半导体层，其包含4元系的In-Ga-Zn-Sn-O系半导体；以及
上部氧化物半导体层，其配置于上述下部氧化物半导体层上，包含3元系的In-Ga-Zn-O系半导体，
上述下部氧化物半导体层的厚度是20nm以下，
上述下部氧化物半导体层中的Sn相对于全部金属元素的原子数比为5％以上，
上述上部氧化物半导体层不包含Sn，或者上述上部氧化物半导体层中的Sn相对于全部金属元素的原子数比小于上述下部氧化物半导体层中的Sn相对于全部金属元素的原子数比，
上述下部氧化物半导体层的侧面与下表面之间的第1角度θ1小于上述上部氧化物半导体层的侧面与下表面之间的第2角度θ2。
2.根据权利要求1所述的半导体装置，
上述下部氧化物半导体层的厚度小于上述上部氧化物半导体层的厚度。
3.根据权利要求1或2所述的半导体装置，
上述上部氧化物半导体层实质上不包含Sn。
4.根据权利要求1或2所述的半导体装置，
上述第1角度θ1是10°以下。
5.根据权利要求1或2所述的半导体装置，
上述第2角度θ2大于10°且是70°以下。
6.根据权利要求1或2所述的半导体装置，
在与上述基板垂直的截面中，将上述半导体层的上表面的周缘和下表面的周缘相连的虚拟面与上述半导体层的下表面之间的角度T大于10°且是30°以下。
7.根据权利要求1或2所述的半导体装置，
上述上部氧化物半导体层包含组分比不同的多个层。
8.根据权利要求1或2所述的半导体装置，
上述栅极电极隔着上述栅极绝缘层配置于上述半导体层的上述基板侧。
9.根据权利要求1或2所述的半导体装置，
上述栅极电极隔着上述栅极绝缘层配置于上述半导体层的与上述基板相反的一侧。
10.根据权利要求8所述的半导体装置，
上述源极电极和上述漏极电极具有包含钼层和配置于上述钼层上的铜层的层叠结构，上述钼层与上述栅极绝缘层的上表面和上述半导体层的上表面接触。
11.根据权利要求1或2所述的半导体装置，
上述In-Ga-Zn-O系半导体包含结晶质部分。
12.一种半导体装置的制造方法，上述半导体装置具备基板和支撑于上述基板的薄膜晶体管，上述薄膜晶体管包括：半导体层、栅极电极、形成于上述栅极电极与上述半导体层之间的栅极绝缘层、以及与上述半导体层电连接的源极电极及漏极电极，上述半导体装置的制造方法的特征在于，
上述制造方法包含：
第1氧化物半导体膜形成工序(A)，形成包含4元系的In-Ga-Zn-Sn-O系半导体的第1氧化物半导体膜，其中，上述第1氧化物半导体膜中的Sn相对于全部金属元素的原子数比为5％以上；
第2氧化物半导体膜形成工序(B)，在上述第1氧化物半导体膜上形成包含3元系的In-Ga-Zn-O系半导体的第2氧化物半导体膜，其中，上述第2氧化物半导体膜不包含Sn，或者上述第2氧化物半导体膜中的Sn相对于全部金属元素的原子数比小于上述第1氧化物半导体膜中的Sn相对于全部金属元素的原子数比；
图案化工序(C)，进行包含上述第1氧化物半导体膜和上述第2氧化物半导体膜的层叠半导体膜的图案化，得到成为上述薄膜晶体管的活性层的氧化物半导体层；以及
绝缘层形成工序(D)，以覆盖上述半导体层或上述薄膜晶体管的方式形成绝缘层，
在上述图案化工序(C)中，上述第1氧化物半导体膜和上述第2氧化物半导体膜均通过使用混合了磷酸、硝酸、乙酸的PAN系蚀刻液的湿式蚀刻来图案化，在上述第1氧化物半导体膜和上述第2氧化物半导体膜的图案化中未使用草酸，
按照如下条件进行上述第1氧化物半导体膜和上述第2氧化物半导体膜的图案化：使得通过上述第1氧化物半导体膜的使用上述PAN系蚀刻液的图案化而得到的下部氧化物半导体层的侧面与下表面之间的第1角度θ1小于通过上述第2氧化物半导体膜的使用上述PAN系蚀刻液的图案化而得到的上部氧化物半导体层的侧面与下表面之间的第2角度θ2。
13.根据权利要求12所述的半导体装置的制造方法，
上述第1氧化物半导体膜的厚度是20nm以下。
14.根据权利要求12或13所述的半导体装置的制造方法，
还包含如下工序：以覆盖上述半导体层和上述栅极绝缘层的方式形成包含钼膜和配置于上述钼膜上的铜膜的层叠导电膜，对上述层叠导电膜进行图案化，从而形成上述源极电极和上述漏极电极，
在上述层叠导电膜的图案化中，使用过氧化氢系蚀刻液进行上述铜膜和上述钼膜的图案化。
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