WO2013105473A1 - 半導体装置、表示装置および半導体装置の製造方法 - Google Patents

半導体装置、表示装置および半導体装置の製造方法 Download PDF

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Abstract

　半導体装置（１００）は、基板（１）、ゲート電極（１１）、ゲート絶縁膜（１２）、酸化物半導体層（１３）、ソース電極（１４）、ドレイン電極（１５）および保護膜（１６）を備える。酸化物半導体層の上面および側面は、ソース電極、ドレイン電極および保護膜によって覆われており、基板面法線方向から見たとき、第１コンタクト領域（１３ｓ）の外縁からソース電極の外縁までの最短距離および第２コンタクト領域（１３ｄ）の外縁からドレイン電極の外縁までの最短距離は、それぞれ１．５μｍ以上４．５μｍ以下である。

Description

半導体装置、表示装置および半導体装置の製造方法
　本発明は、半導体装置に関し、特に、酸化物半導体ＴＦＴを備える半導体装置に関する。または、本発明は、そのような半導体装置を備える表示装置や、そのような半導体装置の製造方法にも関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素ごとに薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　多結晶シリコン膜における電子および正孔の移動度はアモルファスシリコン膜の移動度よりも高いので、多結晶シリコンＴＦＴでは、アモルファスシリコンＴＦＴよりもオン電流が高く、高速動作が可能である。そのため、多結晶シリコンＴＦＴを用いてアクティブマトリクス基板を形成すると、スイッチング素子としてのみでなく、ドライバなどの周辺回路にも多結晶シリコンＴＦＴを使用することができる。従って、ドライバなどの周辺回路の一部または全体と表示部とを同一基板上に一体形成することができるという利点が得られる。さらに、液晶表示装置等の画素容量をより短いスイッチング時間で充電できるという利点も得られる。
　しかしながら、多結晶シリコンＴＦＴを作製しようとすると、アモルファスシリコン膜を結晶化させるためのレーザーや熱による結晶化工程の他、熱アニール工程などの複雑な工程を行う必要があり、基板の単位面積あたりの製造コストが高くなるという問題がある。そのため、多結晶シリコンＴＦＴは、主に中型および小型の液晶表示装置に用いられている。
　一方、アモルファスシリコン膜は多結晶シリコン膜よりも容易に形成されるので大面積化に向いている。そのため、アモルファスシリコンＴＦＴは、大面積を必要とする装置のアクティブマトリクス基板に好適に使用される。多結晶シリコンＴＦＴよりも低いオン電流を有するにもかかわらず、液晶テレビのアクティブマトリクス基板の多くにはアモルファスシリコンＴＦＴが用いられている。
　しかしながら、アモルファスシリコンＴＦＴを用いると、アモルファスシリコン膜の移動度が低い（具体的には０．５ｃｍ2／Ｖｓ以下である）ことから、その高性能化に限界がある。液晶テレビ等の液晶表示装置には、大型化に加え、高画質化および低消費電力化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることが困難である。また、特に近年、液晶表示装置には、狭額縁化やコストダウンのためのドライバーモノリシック基板化や、タッチパネル機能の内蔵等の高性能化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることが困難である。
　そこで、製造工程数や製造コストを抑えつつ、より高性能なＴＦＴを実現するために、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いる試みがなされている。
　例えば特許文献１および２には、酸化亜鉛などの酸化物半導体膜を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴは、「酸化物半導体ＴＦＴ」と呼ばれる。酸化物半導体は、アモルファスシリコンよりも高い移動度（例えば１０ｃｍ2／Ｖｓ程度）を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるので、大面積が必要とされる装置にも適用できる。
　しかしながら、酸化物半導体ＴＦＴの構造によっては、製造プロセスにおいて酸化物半導体膜がダメージを受けやすく、トランジスタ特性が劣化することがある。例えば、ボトムゲート・トップコンタクト構造を有する酸化物半導体ＴＦＴでは、ソース・ドレイン電極をパターニングにより形成する際、フッ素ガスや塩素ガスなどのハロゲンガスを用いたドライエッチングを行うのが一般的である。ところが、その際、酸化物半導体膜がハロゲンのプラズマに曝されるので、酸化物半導体膜から酸素の離脱等が発生し、そのために特性の劣化（例えばチャネルの低抵抗化によるオフ特性の悪化）が生じてしまう。
　このような問題に対し、特許文献１および２には、酸化物半導体から形成された活性層のチャネル領域上に、エッチストップとして機能する絶縁膜（チャネル保護膜）を形成することが提案されている。
　図１３に、チャネル保護膜を有する従来の酸化物半導体ＴＦＴ１０Ａの断面構造を示す。酸化物半導体ＴＦＴ１０Ａは、基板１と、基板１上に設けられたゲート電極１１と、ゲート電極１１を覆うゲート絶縁膜１２と、ゲート絶縁膜１２上に形成された酸化物半導体層１３と、酸化物半導体層１３のチャネル領域上に形成されたチャネル保護膜１６と、酸化物半導体層１３上に設けられたソース電極１４およびドレイン電極１５とを備えている。ソース電極１４およびドレイン電極１５は、それぞれ、酸化物半導体層１３に電気的に接続されている。
　図１３に示すような酸化物半導体ＴＦＴ１０Ａを製造するプロセスでは、金属膜をパターニングすることによってソース電極１４およびドレイン電極１５を形成する際に、酸化物半導体層１３のチャネル領域はチャネル保護膜１６によって保護されている。そのため、酸化物半導体層１３のチャネル領域がダメージを受けることを防止できる。
　しかしながら、以下に説明する理由から、特許文献１および２に開示されているようなチャネル保護膜を設けるだけでは、酸化物半導体ＴＦＴの信頼性を十分に向上させることはできない。
　酸化物半導体膜は、水分の吸着によって膜中のキャリア濃度が大きく変化するという特性を有する。そのため、酸化物半導体ＴＦＴを高温高湿の環境に放置すると、水分がチャネル領域にまで拡散することにより、トランジスタ特性が大きく劣化してしまう。
　酸化物半導体ＴＦＴの酸化物半導体層への水分の吸着を抑制する技術が、特許文献３に提案されている。図１４（ａ）および（ｂ）に、特許文献３に開示されている酸化物半導体ＴＦＴ１０Ｂを示す。図１４（ａ）は、酸化物半導体ＴＦＴ１０Ｂを模式的に示す平面図であり、図１４（ｂ）は、図１４（ａ）中の１４Ｂ－１４Ｂ’線に沿った断面図である。
　酸化物半導体ＴＦＴ１０Ｂでは、ゲート絶縁膜１２は、シリコン窒化物層１２ｃと、シリコン窒化物層１２ｃ上に形成されたシリコン酸化物層１２ｄとを含む積層構造を有する。ただし、シリコン酸化物層１２ｄは、酸化物半導体層１３に対応する領域のみに選択的に形成されている。つまり、ゲート絶縁膜１２は、酸化物半導体層１３に対応する領域のみにおいて複層であり、他の領域においては単層である。
　ゲート絶縁膜１２のシリコン窒化物層１２ｃ上において、酸化物半導体層１３の上面および側面とゲート絶縁膜１２のシリコン酸化物層１２ｄの側面とが、ソース電極１４、ドレイン電極１５およびチャネル保護膜１６によって覆われている。
　チャネル保護膜１６は、第１層１６ｃ、第２層１６ｄおよび第３層１６ｅがこの順で積層された３層構造を有する。第１層１６ｃ、第２層１６ｄおよび第３層１６ｅは、それぞれ、酸化アルミニウム層、シリコン窒化物層またはシリコン酸窒化物層であり、第２層１６ｄおよび第３層１６ｅのうちの少なくとも１層は、酸化アルミニウム層またはシリコン窒化物層である。
　酸化物半導体ＴＦＴ１０Ｂでは、シリコン窒化物層１２ｃ上において、酸化物半導体層１３の上面および側面とシリコン酸化物層１２ｄの側面とが、ソース電極１４、ドレイン電極１５およびチャネル保護膜１６によって覆われていることにより、酸化物半導体層１３への水分の吸着が抑制される。また、酸化物半導体ＴＦＴ１０Ｂでは、酸化物半導体層１３に対応する領域にシリコン酸化物層１２ｄが形成されていることにより、シリコン酸化物層１２ｄと酸化物半導体層１３との間で良好なデバイス界面が形成され、酸化物半導体層１３における格子欠陥の形成を抑制することができる。
特開２００８－１６６７１６号公報 特開２００７－２５８６７５号公報 特開２０１０－１８２８１８号公報
　しかしながら、本願発明者の検討によれば、特許文献３に開示されている技術のように、酸化物半導体層１３の上面および側面を、ソース電極１４、ドレイン電極１５およびチャネル保護膜１６によって単純に覆うだけでは、酸化物半導体層１３への水分の吸着を十分に抑制できないことがわかった。
　また、特許文献３の技術では、チャネル保護膜１６が酸化アルミニウム層またはシリコン窒化物層を含む必要がある。酸化アルミニウムは、その加工が難しく、また、シリコン窒化物層は、それ自体が固定電荷（トランジスタ特性を劣化させる要因の１つである）の原因となり易い。
　さらに、特許文献３の技術では、ゲート絶縁膜１２を、酸化物半導体層１３に対応する領域のみにおいて複層（他の領域においては単層）とするために、シリコン酸化物層１２ｄをエッチングする余分な工程が必要となり、製造コストが増大してしまう。
　本発明は、上記問題に鑑みてなされたものであり、その目的は、酸化物半導体ＴＦＴを備える半導体装置の信頼性を比較的簡易な構成で向上させることにある。
　本発明の好適な実施形態における半導体装置は、基板と、前記基板上に設けられたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１コンタクト領域および第２コンタクト領域とを有する島状の酸化物半導体層と、前記第１コンタクト領域と電気的に接続されたソース電極と、前記第２コンタクト領域と電気的に接続されたドレイン電極と、前記酸化物半導体層上に接して設けられ、前記酸化物半導体層と前記ソース電極および前記ドレイン電極との間に形成された保護膜と、を備え、前記酸化物半導体層の上面および側面は、前記ソース電極、前記ドレイン電極および前記保護膜によって覆われており、基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの最短距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの最短距離は、それぞれ１．５μｍ以上４．５μｍ以下である。
　ある好適な実施形態において、基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの距離であって、チャネル長方向に沿って規定される距離は、それぞれ１．５μｍ以上４．５μｍ以下である。
　ある好適な実施形態において、基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの距離であって、チャネル幅方向に沿って規定される距離は、それぞれ１．５μｍ以上４．５μｍ以下である。
　ある好適な実施形態において、基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの最短距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの最短距離は、それぞれ２．０μｍ以上３．５μｍ以下である。
　ある好適な実施形態において、前記保護膜は、酸化物層を含む。
　ある好適な実施形態において、前記保護膜は、シリコン酸化物層を含む。
　ある好適な実施形態において、前記保護膜は、酸化アルミニウム層およびシリコン窒化物層を含まない。
　ある好適な実施形態において、前記ゲート絶縁膜は、単層または略全体にわたって複層である。
　ある好適な実施形態において、上述した半導体装置は、前記ソース電極および前記ドレイン電極を覆うように形成されたパッシベーション膜をさらに備え、前記パッシベーション膜は、シリコン酸化物層と、前記シリコン酸化物層上に形成されたシリコン窒化物層とを含む。
　ある好適な実施形態において、上述した半導体装置は、アクティブマトリクス基板である。
　本発明の好適な実施形態における表示装置は、上述した半導体装置を備える。
　本発明の好適な実施形態における半導体装置の製造方法は、（Ａ）基板上にゲート電極を形成する工程と、（Ｂ）前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、（Ｃ）前記ゲート絶縁膜上に島状の酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層上に、第１および第２開口部を有する保護膜を形成する工程と、（Ｅ）前記第１開口部を介して前記酸化物半導体層と電気的に接続されたソース電極と、前記第２開口部を介して前記酸化物半導体層と電気的に接続されたドレイン電極とを形成する工程と、を包含し、前記工程（Ｄ）および前記工程（Ｅ）は、前記酸化物半導体層の上面および側面が、前記ソース電極、前記ドレイン電極および前記保護膜によって覆われるように実行され、さらに、前記工程（Ｅ）は、基板面法線方向から見たとき、前記第１開口部の外縁から前記ソース電極の外縁までの最短距離および前記第２開口部の外縁から前記ドレイン電極の外縁までの最短距離が、それぞれ１．５μｍ以上４．５μｍ以下であるように実行される。
　本発明の実施形態によれば、酸化物半導体ＴＦＴを備える半導体装置の信頼性を比較的簡易な構成で向上させることができる。
本発明の好適な実施形態における半導体装置（ＴＦＴ基板）が備える薄膜トランジスタ１０を模式的に示す平面図である。 （ａ）および（ｂ）は、薄膜トランジスタ１０を模式的に示す図であり、それぞれ図１中の２Ａ－２Ａ’線および２Ｂ－２Ｂ’線に沿った断面図である。 （ａ）～（ｃ）は、薄膜トランジスタ１０の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、薄膜トランジスタ１０の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、図３および図４に示した工程のうちの一部の工程に対応する平面図である。 比較例の薄膜トランジスタ１０Ｃを模式的に示す平面図である。 （ａ）および（ｂ）は、薄膜トランジスタ１０Ｃを模式的に示す図であり、それぞれ図６中の７Ａ－７Ａ’線および７Ｂ－７Ｂ’線に沿った断面図である。 比較例の薄膜トランジスタ１０Ｃについての耐湿性評価試験の結果（試験前後でのＶｇ―Ｉｄ特性）を示すグラフである。 実施例の薄膜トランジスタ１０についての耐湿性評価試験の結果（試験前後でのＶｇ―Ｉｄ特性）を示すグラフである。 ソース電極１４およびドレイン電極１５についてのオーバーラップ長と、試験前後での閾値の変化量ΔＶｔｈとの関係を示すグラフである。 （ａ）および（ｂ）は、薄膜トランジスタ１０の他の構成を模式的に示す図であり、それぞれ図１中の２Ａ－２Ａ’線および２Ｂ－２Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、薄膜トランジスタ１０のさらに他の構成を模式的に示す図であり、それぞれ図１中の２Ａ－２Ａ’線および２Ｂ－２Ｂ’線に沿った断面図である。 チャネル保護膜を有する従来の酸化物半導体ＴＦＴ１０Ａを模式的に示す断面図である。 （ａ）は、特許文献３に開示されている酸化物半導体ＴＦＴ１０Ｂを模式的に示す平面図であり、（ｂ）は、（ａ）中の１４Ｂ－１４Ｂ’線に沿った断面図である。
　以下、図面を参照しながら本発明の実施形態を説明する。本発明による半導体装置は、酸化物半導体から形成された活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備えている。本発明による半導体装置は、少なくとも１つの酸化物半導体ＴＦＴを備えていればよく、そのようなＴＦＴを備える各種基板、各種表示装置、各種電子機器であってよい。以下では、表示装置（例えば液晶表示装置）用のアクティブマトリクス基板（ＴＦＴ基板）を例として説明を行う。
　図１および図２を参照しながら、本発明の好適な実施形態における半導体装置（ＴＦＴ基板）が備える薄膜トランジスタ１０の構造を説明する。図１は、薄膜トランジスタ１０を模式的に示す平面図である。図２（ａ）および（ｂ）は、それぞれ図１中の２Ａ－２Ａ’線および２Ｂ－２Ｂ’線に沿った断面図である。なお、図１では、一部の構成要素が省略されている。
　薄膜トランジスタ１０は、半導体装置の基板（典型的には透明基板）１上に設けられている。基板１は、絶縁性を有し、例えばガラス基板である。
　薄膜トランジスタ１０は、基板１上に設けられたゲート電極１１と、ゲート電極１１上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成された島状の酸化物半導体層１３と、酸化物半導体層１３に電気的に接続されたソース電極１４およびドレイン電極１５とを有する。また、薄膜トランジスタ１０は、酸化物半導体層１３上に接して設けられた保護膜１６であって、酸化物半導体層１３とソース電極１４およびドレイン電極１５との間に形成された保護膜（チャネル保護膜）１６を有する。薄膜トランジスタ１０を覆うように、パッシベーション膜１７が形成されている。
　ゲート絶縁膜１２は、図２（ａ）および（ｂ）に例示している構成では、互いに異なる絶縁材料から形成された第１絶縁層１２ａおよび第２絶縁層１２ｂを含む積層構造を有する。
　ソース電極１４およびドレイン電極１５は、それぞれ、酸化物半導体層１３の上面と接している。酸化物半導体層１３のうちソース電極１４と接する領域１３ｓは「第１コンタクト領域」あるいは「ソース領域」と呼ばれ、ドレイン電極１５と接する領域１３ｄは「第２コンタクト領域」あるいは「ドレイン領域」と呼ばれる。また、酸化物半導体層１３のうちゲート電極１１とオーバーラップし、かつ、ソース領域１３ｓとドレイン領域１３ｄとの間に位置する領域１３ｃは「チャネル領域」と呼ばれる。つまり、酸化物半導体層１３は、チャネル領域１３ｃと、チャネル領域１３ｃの両側にそれぞれ位置する第１コンタクト領域１３ｓおよび第２コンタクト領域１３ｄとを有しており、ソース電極１４およびドレイン電極１５はそれぞれ酸化物半導体層１３のソース領域１３ｓおよびドレイン領域１３ｄに電気的に接続されている。本願明細書では、基板１に平行な面内において、チャネル領域１３ｃを電流が流れる方向に平行な方向ＤＬを「チャネル長方向」と呼び、チャネル長方向に直交する方向ＤＷを「チャネル幅方向」と呼ぶ。
　本実施形態における薄膜トランジスタ１０では、図１、図２（ａ）および（ｂ）に示すように、酸化物半導体層１３の上面および側面は、ソース電極１４、ドレイン電極１５および保護膜１６によって覆われている。なお、図１では保護膜１６が省略されているが、酸化物半導体層１３の上面および側面のうち、ソース電極１４およびドレイン電極１５によって覆われていない部分は、保護膜１６によって覆われている。
　また、本実施形態の薄膜トランジスタ１０では、基板面法線方向から見たとき、第１コンタクト領域１３ｓの外縁からソース電極１４の外縁までの最短距離および第２コンタクト領域１３ｄの外縁からドレイン電極１５の外縁までの最短距離が、所定の範囲内に設定されている。具体的には、これらの最短距離は、それぞれ１．５μｍ以上４．５μｍ以下である。
　そのため、第１コンタクト領域１３ｓの外縁からソース電極１４の外縁までの距離であって、チャネル長方向ＤＬに沿って規定される距離（以下ではソース電極１４についての「チャネル長方向ＤＬにおけるオーバーラップ長」と呼ぶ）ＯＶＬ１は、１．５μｍ以上４．５μｍ以下である。また、第２コンタクト領域１３ｄの外縁からドレイン電極１５の外縁までの距離であって、チャネル長方向ＤＬに沿って規定される距離（以下ではドレイン電極１５についての「チャネル長方向ＤＬにおけるオーバーラップ長」と呼ぶ）ＯＶＬ２も、１．５μｍ以上４．５μｍ以下である。
　同様に、第１コンタクト領域１３ｓの外縁からソース電極１４の外縁までの距離であって、チャネル幅方向ＤＷに沿って規定される距離（以下ではソース電極１４についての「チャネル幅方向ＤＷにおけるオーバーラップ長」と呼ぶ）ＯＶＷ１は、１．５μｍ以上４．５μｍ以下である。また、第２コンタクト領域１３ｄの外縁からドレイン電極１５の外縁までの距離であって、チャネル幅方向ＤＷに沿って規定される距離（以下ではドレイン電極１５についての「チャネル幅方向ＤＷにおけるオーバーラップ長」と呼ぶ）ＯＶＷ２は、１．５μｍ以上４．５μｍ以下である。
　上述したように、本実施形態の薄膜トランジスタ１０では、酸化物半導体層１３の上面および側面が、ソース電極１４、ドレイン電極１５および保護膜１６によって覆われているだけでなく、ソース電極１４およびドレイン電極１５が、オーバーラップ長ＯＶＬ１、ＯＶＬ２、ＯＶＷ１、ＯＶＷ２が１．５μｍ以上４．５μｍ以下となるようにレイアウトされている。このことにより、後に検証結果を示すように、薄膜トランジスタ１０の耐湿性を十分に高くし、半導体装置の信頼性を向上させることができる。半導体装置の信頼性をいっそう向上させる観点からは、オーバーラップ長ＯＶＬ１、ＯＶＬ２、ＯＶＷ１、ＯＶＷ２は、２．０μｍ以上３．５μｍ以下であることが好ましい。つまり、基板面法線方向から見たとき、第１コンタクト領域１３ｓの外縁からソース電極１４の外縁までの最短距離および第２コンタクト領域１３ｄの外縁からドレイン電極１５の外縁までの最短距離は、それぞれ２．０μｍ以上３．５μｍ以下であることが好ましい。
　ここで、図３～図５を参照しながら、薄膜トランジスタ１０の製造方法の例を説明する。図３（ａ）～（ｃ）および図４（ａ）～（ｃ）は、薄膜トランジスタ１０の製造方法を説明するための工程断面図である。図５（ａ）～（ｃ）は、図３および図４に示した工程のうちの一部の工程に対応する平面図である。
　まず、図３（ａ）に示すように、透明な基板１上に、ゲート電極１１を形成する。ゲート電極１１は、スパッタ法などにより基板１上に金属膜（導電膜）を堆積した後、この金属膜をフォトリソグラフィによりパターニングすることによって形成することができる。ゲート電極１１となる導電膜として、ここでは、厚さ１０ｎｍ～１００ｎｍのＴｉ層、厚さ５０ｎｍ～５００ｎｍのＡｌ層および厚さ５０ｎｍ～３００ｎｍのＴｉ層がこの順で積層された積層膜を形成する。
　次に、図３（ｂ）に示すように、ゲート電極１１を覆うようにゲート絶縁膜１２を形成する。ゲート絶縁膜１２は、例えばＣＶＤ法を用いて形成することができる。ここでは、ゲート絶縁膜１２の第１絶縁層１２ａとして厚さ１００ｎｍ～５００ｎｍのＳｉＮｘ層を形成し、その上に、第２絶縁層１２ｂとして厚さ１０ｎｍ～１００ｎｍのＳｉＯｘ層を形成する。
　続いて、図３（ｃ）および図５（ａ）に示すように、ゲート絶縁膜１２上に島状の酸化物半導体層１３を形成する。酸化物半導体層１３の材料としては、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（以下、「ＩＧＺＯ系半導体」と略する。）を用いることができる。また、Ｚｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ）およびＺｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）を用いることもできる。ここでは、ＩＧＺＯ系半導体からなる酸化物半導体膜をスパッタ法を用いて２０ｎｍ～２００ｎｍの厚さで成膜した後、パターニングすることによって酸化物半導体層１３を形成する。ここで、ＩＧＺＯ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。ＩＧＺＯ系半導体は、アモルファスでもよいし、結晶質でもよい。結晶質ＩＧＺＯ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質ＩＧＺＯ系半導体が好ましい。このようなＩＧＺＯ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　次に、図４（ａ）に示すように、酸化物半導体層１３上に、エッチストップとして機能する保護膜１６を形成する。ここでは、まず、ＣＶＤ法を用いて厚さ３０ｎｍ～２００ｎｍの酸化物層（具体的にはＳｉＯｘ層）を形成する。次に、フォトリソグラフィにより、ＳｉＯｘ層の所定の領域を覆うレジストマスクを形成する。続いて、ＳｉＯｘ層のうちレジストマスクで覆われていない部分をエッチングにより除去し、その後、レジストマスクを剥離することにより、保護膜１６が得られる。
　得られた保護膜１６は、図４（ａ）に示すように、酸化物半導体層１３のうちチャネル領域１３ｃとなる領域の両側に位置する領域が露出した第１開口部１６ａおよび第２開口部１６ｂを有する。なお、図５（ｂ）にも、第１開口部１６ａおよび第２開口部１６ｂの位置を示している（図５（ｂ）には保護膜１６自体は示されていない）。第１開口部１６ａと第２開口部１６ｂとの距離（チャネル長となる）Ｌは、所望の値（典型的には６．０μｍ～２２．０μｍ）に設定される。
　続いて、図４（ｂ）および図５（ｃ）に示すように、第１開口部１６ａを介して酸化物半導体層１３と電気的に接続されたソース電極１４と、第２開口部１６ｂを介して酸化物半導体層１３と電気的に接続されたドレイン電極１５とを形成する。酸化物半導体層１３のうち第１開口部１６ａ内でソース電極１４と接する領域が第１コンタクト領域１３ｓとなり、第２開口部１６ｂ内でドレイン電極１５と接する領域が第２コンタクト領域１３ｄとなる。ソース電極１４およびドレイン電極１５は、例えばスパッタ法により金属膜（導電膜）を堆積し、この金属膜をパターニングすることによって形成できる。ここでは、ソース電極１４およびドレイン電極１５となる導電膜として、厚さ１０ｎｍ～１００ｎｍのＴｉ層、厚さ５０ｎｍ～４００ｎｍのＡｌ層および厚さ５０ｎｍ～３００ｎｍのＴｉ層がこの順で積層された積層膜を形成する。
　上述した保護膜１６を形成する工程と、ソース電極１４およびドレイン電極１５を形成する工程は、酸化物半導体層１３の上面および側面が、ソース電極１４、ドレイン電極１５および保護膜１６によって覆われるように実行される。
　また、ソース電極１４およびドレイン電極１５を形成する工程は、基板面法線方向から見たとき、第１開口部１６ａの外縁からソース電極１４の外縁までの最短距離および第２開口部１６ｂの外縁からドレイン電極１５の外縁までの最短距離が、それぞれ１．５μｍ以上４．５μｍ以下であるように実行される。つまり、この工程は、既に説明したオーバーラップ長ＯＶＬ１、ＯＶＬ２、ＯＶＷ１、ＯＶＷ２が１．５μｍ以上４．５μｍ以下となるように実行される。
　次に、図４（ｃ）に示すように、パッシベーション膜１７を形成し、その後、アニールを行う。ここでは、パッシベーション膜１７として、厚さ１００ｎｍ～５００ｎｍのＳｉＯｘ層を例えばＣＶＤ法により形成し、その後、大気雰囲気中で３５０℃、０．５～２時間のアニールを行う。このようにして、薄膜トランジスタ１０が得られる。
　ここで、本実施形態における薄膜トランジスタ１０を実際に作製し（実施例）、それに対して耐湿性評価試験を行った結果を説明する。説明に際しては、比較例の薄膜トランジスタ（もちろん酸化物半導体ＴＦＴである）に対して耐湿性評価試験を行った結果も併せて示す。
　比較例として、図６および図７に示す薄膜トランジスタ１０Ｃを作製した。図６は、比較例の薄膜トランジスタ１０Ｃを模式的に示す平面図であり、図７（ａ）および（ｂ）は、それぞれ図６中の７Ａ－７Ａ’線および７Ｂ－７Ｂ’線に沿った断面図である。
　比較例の薄膜トランジスタ１０Ｃは、ソース電極１４およびドレイン電極１５のレイアウトが、実施例の薄膜トランジスタ１０と異なる。実施例の薄膜トランジスタ１０では、図１などに示しているように、ソース電極１４およびドレイン電極１５のチャネル幅方向ＤＷに沿った幅が、酸化物半導体層１３のチャネル幅方向ＤＷに沿った幅よりも大きく、チャネル幅方向ＤＷにおいて、ソース電極１４およびドレイン電極１５が酸化物半導体層１３の形成されている領域よりもはみ出すように設けられている。これに対し、比較例の薄膜トランジスタ１０Ｃでは、ソース電極１４およびドレイン電極１５のチャネル幅方向ＤＷに沿った幅が、酸化物半導体層１３のチャネル幅方向ＤＷに沿った幅よりも小さく、チャネル幅方向ＤＷにおいて、ソース電極１４およびドレイン電極１５が酸化物半導体層１３の形成されている領域からはみ出さないように設けられている。
　また、比較例の薄膜トランジスタ１０Ｃでは、基板面法線方向から見たとき、第１コンタクト領域１３ｓの外縁からソース電極１４の外縁までの最短距離および第２コンタクト領域１３ｄの外縁からドレイン電極１５の外縁までの最短距離は、０．３μｍである。つまり、オーバーラップ長ＯＶＬ１、ＯＶＬ２、ＯＶＷ１、ＯＶＷ２が０．３μｍである。
　なお、実施例の薄膜トランジスタ１０と、比較例の薄膜トランジスタ１０Ｃとでは、ソース電極１４およびドレイン電極１５のサイズ・レイアウト以外の構成（各層の材料、厚さ、サイズ等）は同じとした。
　耐湿性評価試験は、実施例の薄膜トランジスタ１０および比較例の薄膜トランジスタ１０Ｃのそれぞれを、１３４℃、３ａｔｍ、ＲＨ１００％で１８時間放置後、６０℃、－３０Ｖで１時間ストレス印加を行った後に、ゲート電圧―ドレイン電流（Ｖｇ―Ｉｄ）特性を測定することにより行った（もちろん初期状態におけるＶｇ―Ｉｄ特性の測定も行った）。比較例の薄膜トランジスタ１０Ｃについての評価結果を図８に示す。また、実施例の薄膜トランジスタ１０についての評価結果を図９に示す。
　図８に示すように、比較例の薄膜トランジスタ１０Ｃでは、試験後のＶｇ―Ｉｄ特性が初期のＶｇ―Ｉｄ特性に比べてマイナス方向に大きくシフトしてしまっている。これは、薄膜トランジスタ１０Ｃが高温高湿環境に放置された結果、酸化物半導体層１３に水分が吸着したためと考えられる。これに対し、図９に示すように、実施例の薄膜トランジスタ１０では、試験の前後でＶｇ―Ｉｄ特性がほとんどシフトしない。
　また、図１０に、ソース電極１４およびドレイン電極１５についてのオーバーラップ長（図１などに示されている距離ＯＶＬ１、ＯＶＬ２、ＯＶＷ１、ＯＶＷ２）と、試験前後での閾値の変化量ΔＶｔｈとの関係を示す。
　図１０から、オーバーラップ長と閾値変化量ΔＶｔｈとの間に相関関係があり、オーバーラップ長を１．５μｍ以上４．５μｍ以下とすることにより、閾値変化量ΔＶｔｈの絶対値を３．０以下と十分に小さくできる（つまり十分に信頼性を高くできる）ことがわかる。また、オーバーラップ長を２．０μｍ以上３．５μｍ以下とすることにより、閾値変化量ΔＶｔｈの絶対値をいっそう小さく（ほぼゼロ（０．３以下）に）できることがわかる。なお、図９に示した評価結果は、オーバーラップ長が３．０μｍの場合についてのものである。
　このように、オーバーラップ長には十分に高い信頼性を実現し得る好適な範囲が存在する。この理由は、以下の通りである。
　図８に示されているような信頼性の低下は、酸化物半導体層１３にまで拡散して吸着した水分が、不純物準位や、固定電荷の原因となっているためと考えられる。ソース電極１４およびドレイン電極１５を大きくしていくと、つまり、オーバーラップ長を大きくしていくと、酸化物半導体層１３の、ソース電極１４およびドレイン電極１５によって覆われている部分が増加することによって、酸化物半導体層１３への水分の拡散が妨げられて水分の吸着量が減る。また、大きくしたソース電極１４およびドレイン電極１５に与えられる電位によって固定電荷の生成量が減少する。これらの効果が、オーバーラップ長を１．５μｍ以上にすることで十分に得られ、２．０μｍ以上にすることでより顕著に得られる。
　ただし、オーバーラップ長を大きくしすぎると、水分吸着量は減少するものの、ソース電極１４およびドレイン電極１５とゲート電極１１とが重なる面積が大きくなりすぎて水分以外の要因による固定電荷が増加してしまうので、信頼性が低下してしまう。このような信頼性の低下を抑制するためには、オーバーラップ長は、４．５μｍ以下であることが好ましく、３．５μｍ以下であることがより好ましい。
　なお、オーバーラップ長が大きくなると、ＴＦＴの寄生容量が大きくなる。そのため、一般的な酸化物半導体ＴＦＴでは、オーバーラップ長は、ソース電極およびドレイン電極と保護膜とのパターン重ねマージンを確保した上で、できるだけ小さく設定される。具体的には、オーバーラップ長は、０．５μｍ以上の範囲でできるだけ小さく（つまり１．５μｍよりも小さく）設定される。このように、本発明では、従来の技術常識とは異なる発想の下にオーバーラップ長が設定されており、そのことによって信頼性向上の効果が得られる。
　上述したように、酸化物半導体層１３の上面および側面が、ソース電極１４、ドレイン電極１５および保護膜１６によって覆われているだけでなく、ソース電極１４およびドレイン電極１５が、オーバーラップ長ＯＶＬ１、ＯＶＬ２、ＯＶＷ１、ＯＶＷ２が１．５μｍ以上４．５μｍ以下となるようにレイアウトされていることにより、薄膜トランジスタ１０の耐湿性を十分に高くし、半導体装置の信頼性を向上させることができる。
　また、本実施形態の薄膜トランジスタ１０では、特別な材料や、特別なプロセスを用いることなく、ソース電極１４およびドレイン電極１５のレイアウトを変更するだけで耐湿性の向上効果が得られるので、本発明によれば、安定したトランジスタ特性を有する信頼性の高い酸化物半導体ＴＦＴが歩留まり良く得られる。また、特別な材料や特別なプロセスに対応した新規な装置を追加して用意することなく製造できるので、製造コストの点でも有利である。
　なお、保護膜１６は、シリコン酸化物（ＳｉＯｘ）層などの酸化物層を含むことが好ましい。保護膜１６が酸化物層を含んでいることにより、酸化物半導体層１３に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層１３の酸素欠損を低減できる。
　また、保護膜１６は、酸化アルミニウム層やシリコン窒化物層を含まないことが好ましい。酸化アルミニウムは、その加工が難しく、また、シリコン窒化物層は、それ自体が固定電荷の原因となり易いからである。
　保護膜１６の厚さは、５０ｎｍ以上２００ｎｍ以下であることが好ましい。５０ｎｍ以上であることにより、ソース電極１４およびドレイン電極１５のパターニング工程などにおいて、酸化物半導体層１３の表面をより確実に保護できる。一方、２００ｎｍを超えると、ソース電極１４やドレイン電極１５により大きい段差が生じるので、断線などを引き起こすおそれがある。
　なお、図２などに例示した構造では、ゲート絶縁膜１２が積層構造を有しているが、図１１（ａ）および（ｂ）に示すように、ゲート絶縁膜１２は単層であってもよい。ゲート絶縁膜１２が単層である場合、ゲート絶縁膜１２は、ＳｉＯｘ層のような酸化物層であることが好ましい。酸化物層をゲート絶縁膜１２として用いることにより、酸化物半導体層１３の酸化欠損を低減できるという利点が得られる。また、ゲート絶縁膜１２が図２などに示したように積層構造を有する場合には、酸化物半導体層１３に接する絶縁層（図２などに例示している構造では第２絶縁層１２ｂ）が酸化物層であることによって、同じ利点が得られる。
　また、ゲート絶縁膜１２は、図１１に示すように単層であるか、または、図２などに示すように略全体にわたって複層であることが好ましい。図１４に示した酸化物半導体１０Ｃでは、ゲート絶縁膜１２は、酸化物半導体層１３に対応する領域のみにおいて複層であり、他の領域においては単層である。この構造は、上層のシリコン酸化物層１２ｄをエッチングすることにより形成される。そのため、シリコン酸化物層１２ｄをエッチングする余分な工程が必要となるので、製造コストの増大を招いてしまう。また、シリコン酸化物層１２ｄをエッチングする際、シリコン窒化物層１２ｃもエッチングされて段差が大きくなってしまう。そのため、ソース電極およびドレイン電極となる金属膜の被覆性が低下して断線が発生しやすくなってしまう。ゲート絶縁膜１２が、単層または略全体にわたって複層であることにより、このような問題の発生を抑制できる。
　なお、図２などには、ソース電極１４およびドレイン電極１５などを覆うパッシベーション膜１７として単層のものを例示したが、図１２（ａ）および（ｂ）に示すように、複層のパッシベーション膜１７を設けてもよい。図１２（ａ）および（ｂ）に示すパッシベーション膜１７は、シリコン酸化物層１７ａと、シリコン酸化物層１７ａ上に形成されたシリコン窒化物層１７ｂとを含む。水分をブロックする効果のあるシリコン窒化物層１７ｂを含む複層のパッシベーション膜１７を設けることにより、耐湿性のいっそうの向上を図ることができる。
　本発明の実施形態は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。特に、大型の液晶表示装置等に好適に適用され得る。
　１　　基板
　１０　　薄膜トランジスタ（酸化物半導体ＴＦＴ）
　１１　　ゲート電極
　１２　　ゲート絶縁膜
　１３　　酸化物半導体層
　１３ｓ　　第１コンタクト領域
　１３ｄ　　第２コンタクト領域
　１３ｃ　　チャネル領域
　１４　　ソース電極
　１５　　ドレイン電極
　１６　　保護膜（チャネル保護膜）
　１６ａ　　第１開口部
　１６ｂ　　第２開口部
　１７　　パッシベーション膜

Claims (12)

  1. 　基板と、
    　前記基板上に設けられたゲート電極と、
    　前記ゲート電極上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１コンタクト領域および第２コンタクト領域とを有する島状の酸化物半導体層と、
    　前記第１コンタクト領域と電気的に接続されたソース電極と、
    　前記第２コンタクト領域と電気的に接続されたドレイン電極と、
    　前記酸化物半導体層上に接して設けられ、前記酸化物半導体層と前記ソース電極および前記ドレイン電極との間に形成された保護膜と、
    を備え、
    　前記酸化物半導体層の上面および側面は、前記ソース電極、前記ドレイン電極および前記保護膜によって覆われており、
    　基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの最短距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの最短距離は、それぞれ１．５μｍ以上４．５μｍ以下である半導体装置。
  2. 　基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの距離であって、チャネル長方向に沿って規定される距離は、それぞれ１．５μｍ以上４．５μｍ以下である請求項１に記載の半導体装置。
  3. 　基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの距離であって、チャネル幅方向に沿って規定される距離は、それぞれ１．５μｍ以上４．５μｍ以下である請求項１または２に記載の半導体装置。
  4. 　基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの最短距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの最短距離は、それぞれ２．０μｍ以上３．５μｍ以下である請求項１から３のいずれかに記載の半導体装置。
  5. 　前記保護膜は、酸化物層を含む請求項１から４のいずれかに記載の半導体装置。
  6. 　前記保護膜は、シリコン酸化物層を含む請求項５に記載の半導体装置。
  7. 　前記保護膜は、酸化アルミニウム層およびシリコン窒化物層を含まない請求項５または６に記載の半導体装置。
  8. 　前記ゲート絶縁膜は、単層または略全体にわたって複層である請求項１から７のいずれかに記載の半導体装置。
  9. 　前記ソース電極および前記ドレイン電極を覆うように形成されたパッシベーション膜をさらに備え、
    　前記パッシベーション膜は、シリコン酸化物層と、前記シリコン酸化物層上に形成されたシリコン窒化物層とを含む請求項１から８のいずれかに記載の半導体装置。
  10. 　アクティブマトリクス基板である請求項１から９のいずれかに記載の半導体装置。
  11. 　請求項１０に記載の半導体装置を備える表示装置。
  12. 　（Ａ）基板上にゲート電極を形成する工程と、
    　（Ｂ）前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、
    　（Ｃ）前記ゲート絶縁膜上に島状の酸化物半導体層を形成する工程と、
    　（Ｄ）前記酸化物半導体層上に、第１および第２開口部を有する保護膜を形成する工程と、
    　（Ｅ）前記第１開口部を介して前記酸化物半導体層と電気的に接続されたソース電極と、前記第２開口部を介して前記酸化物半導体層と電気的に接続されたドレイン電極とを形成する工程と、
    を包含し、
    　前記工程（Ｄ）および前記工程（Ｅ）は、前記酸化物半導体層の上面および側面が、前記ソース電極、前記ドレイン電極および前記保護膜によって覆われるように実行され、
    　さらに、前記工程（Ｅ）は、基板面法線方向から見たとき、前記第１開口部の外縁から前記ソース電極の外縁までの最短距離および前記第２開口部の外縁から前記ドレイン電極の外縁までの最短距離が、それぞれ１．５μｍ以上４．５μｍ以下であるように実行される半導体装置の製造方法。
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