JP2009004582A - 半導体装置の製造方法、表示装置の製造方法、半導体装置及び表示装置 - Google Patents
半導体装置の製造方法、表示装置の製造方法、半導体装置及び表示装置 Download PDFInfo
- Publication number
- JP2009004582A JP2009004582A JP2007164298A JP2007164298A JP2009004582A JP 2009004582 A JP2009004582 A JP 2009004582A JP 2007164298 A JP2007164298 A JP 2007164298A JP 2007164298 A JP2007164298 A JP 2007164298A JP 2009004582 A JP2009004582 A JP 2009004582A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate insulating
- insulating film
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】ゲート絶縁膜の膜厚の異なる複数の薄膜トランジスタが同一基板上に形成されている場合において、該複数の薄膜トランジスタのゲート絶縁膜の膜質を良好な形で形成することができる半導体装置の製造方法を提供する。
【解決手段】半導体層を有し、ゲート絶縁膜の膜厚が互いに異なる第一及び第二薄膜トランジスタを基板上に備える半導体装置の製造方法であって、上記製造方法は、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング耐性を有する下側ゲート絶縁膜を形成する工程と、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング溶解性を有する上側ゲート絶縁膜を形成する工程と、第一及び第二薄膜トランジスタの形成領域のいずれか一方で、ウェットエッチングにより上側ゲート絶縁膜を除去する工程とを有する半導体装置の製造方法である。
【選択図】図1
【解決手段】半導体層を有し、ゲート絶縁膜の膜厚が互いに異なる第一及び第二薄膜トランジスタを基板上に備える半導体装置の製造方法であって、上記製造方法は、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング耐性を有する下側ゲート絶縁膜を形成する工程と、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング溶解性を有する上側ゲート絶縁膜を形成する工程と、第一及び第二薄膜トランジスタの形成領域のいずれか一方で、ウェットエッチングにより上側ゲート絶縁膜を除去する工程とを有する半導体装置の製造方法である。
【選択図】図1
Description
本発明は、半導体装置の製造方法、表示装置の製造方法、半導体装置及び表示装置に関する。より詳しくは、アクティブマトリクス駆動方式の液晶表示装置に好適に用いられる半導体装置の製造方法、表示装置の製造方法、半導体装置及び表示装置に関するものである。
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。中でも、薄膜トランジスタ(TFT;Thin Film Transistor)等の三端子能動素子を備える半導体装置は、ガラス等の基板上に半導体回路を備える形で、表示装置等の構成部材として多く利用されている。
表示装置等の半導体回路においては、各TFTで適正な駆動電圧が異なる場合がある。したがって、各TFTには、その駆動電圧に応じた絶縁耐圧性を付与することが好ましい。また、これらのTFTは、同一基板上に設けられることが好ましく、各TFTが同一基板上に形成される、いわゆるシステムオングラスの形態となることにより、半導体装置の小型化、低消費電力化及び高信頼化を実現することができる。
これらのいずれの条件も満たす方法としては、各TFTでゲート絶縁膜の膜厚を異ならせる方法が知られている。具体的には、例えば、半導体層とゲート電極との間にゲート絶縁膜及び層間絶縁膜の2層を有するマトリクス回路部TFT(画素スイッチング用TFT)と、ゲート絶縁膜のみを有する周辺回路部TFT(駆動回路用TFT)とが同一の基板上に形成された薄膜半導体装置が開示されている(例えば、特許文献1参照。)。また、ゲート絶縁膜を構成する絶縁膜を形成した後、該絶縁膜の所定の領域をエッチングで選択的に除去することでゲート絶縁膜の厚さが異なる第1及び第2の電界効果型トランジスタを形成する半導体装置の製造方法が開示されている(例えば、特許文献2参照。)。更に、エッチングで絶縁膜の一部を選択的に除去する方法として、マスクを用いて誘電体膜のエッチングと不純物導入とを行うことで、製造工程を短縮するものが開示されている(例えば、特許文献3参照。)。
しかしながら、半導体装置については更なる高性能化及び高効率化が求められており、このようにゲート絶縁膜の膜厚を選択的に変えることができ、かつ形成されるTFTの特性をより向上させることが可能な方法が求められていた。
特開平5−335573号公報
特開2005−72461号公報
特開2006−106076号公報
本発明は、上記現状に鑑みてなされたものであり、ゲート絶縁膜の膜厚の異なる複数の薄膜トランジスタが同一基板上に形成されている場合において、該複数の薄膜トランジスタのゲート絶縁膜の膜質を良好な形で形成することができる半導体装置の製造方法、表示装置の製造方法、半導体装置及び表示装置を提供することを目的とするものである。
本発明者らは、ゲート絶縁膜の膜厚を選択的に変えることができ、かつ形成されるTFTの特性を向上させることが可能な半導体装置の製造方法について種々検討したところ、ゲート絶縁膜の成膜条件及びエッチング条件に着目した。そして、膜厚を異ならせるためのエッチング条件としてドライエッチングを用いると、ゲート絶縁膜にダメージが生じ、TFTの閾値に変動が生じるおそれがあることを見いだすとともに、エッチング条件としてウェットエッチングを用いることにより、閾値電圧の変動が低減されることを見いだし、更に、エッチングされる絶縁膜(上側ゲート絶縁膜)の下に位置する絶縁膜(下側ゲート絶縁膜)の形成条件を一定の条件とすることにより、上側ゲート絶縁膜と下側ゲート絶縁膜とで、高いエッチング選択比を得ることができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、半導体層を有し、ゲート絶縁膜の膜厚が互いに異なる第一及び第二薄膜トランジスタを基板上に備える半導体装置の製造方法であって、上記製造方法は、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング耐性を有する下側ゲート絶縁膜を形成する工程と、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング溶解性を有する上側ゲート絶縁膜を形成する工程と、第一及び第二薄膜トランジスタの形成領域のいずれか一方で、ウェットエッチングにより上側ゲート絶縁膜を除去する工程とを有する半導体装置の製造方法である。
以下、本発明の半導体装置の製造方法について詳述する。
本発明の半導体装置の製造方法は、半導体層を有し、ゲート絶縁膜の膜厚が互いに異なる第一及び第二薄膜トランジスタを基板上に備える半導体装置の製造方法である。ゲート絶縁膜の膜厚が異なることで絶縁耐圧性が異なることになるので、駆動電圧を異ならせて用いる等の使用目的に応じて特性の異なるTFTを同一基板上に配置することができる。そして、このような半導体装置は、小型化、低消費電力化及び高信頼化を実現することができる。
本発明の半導体装置の製造方法は、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング耐性を有する下側ゲート絶縁膜を形成する工程を有する。本発明の製造方法においては、下記に示すように、ゲート絶縁膜の膜厚を第一TFTと第二TFTとで異ならせる方法としてウェットエッチングを用いている。また、ウェットエッチングによって絶縁膜が削られる度合いを調整するために、ウェットエッチングされる絶縁膜の下にウェットエッチング耐性を有する絶縁膜を設け、ウェットエッチングによって全ての絶縁膜が削られることのないようにしている。本発明において「ウェットエッチング耐性を有する」とは、エッチング選択比(ウェットエッチング溶解性を有する材料のエッチング速度/ウェットエッチング耐性を有する材料のエッチング速度)が1.5以上のものをいう。なお、本発明の製造方法において下側ゲート絶縁膜は、ウェットエッチング耐性を有していればよく、ドライエッチング耐性を有するかどうかは限定されない。
本発明の半導体装置の製造方法は、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング溶解性を有する上側ゲート絶縁膜を形成する工程を有する。上述のように、本発明の製造方法においては、ゲート絶縁膜の膜厚を各TFTで異ならせる方法としてウェットエッチングを用いているため、ウェットエッチングによって削られる絶縁膜は、ウェットエッチング溶解性を有する必要がある。なお、本発明の製造方法において上側ゲート絶縁膜は、ウェットエッチング溶解性を有していればよく、ドライエッチング溶解性を有するかどうかは限定されない。
本発明の半導体装置の製造方法は、第一及び第二薄膜トランジスタの形成領域のいずれか一方で、ウェットエッチングにより上側ゲート絶縁膜を除去する工程を有する。上述のように本発明の製造方法は、ゲート絶縁膜を複数層とし、ゲート絶縁膜の一部を除去するウェットエッチング工程を含んでいる。これにより、ゲート絶縁膜の膜厚が各TFTで異なることになるので、絶縁耐圧性を各TFTで異ならせることができる。本発明の製造方法ではエッチング法としてウェットエッチングを用いるので、一般的に、エッチングされる絶縁膜の下に位置する下側ゲート絶縁膜に対するダメージは、ドライエッチングの場合と比べて少ない。そのため、形成されるTFTの閾値に変動が生じにくく、高性能な半導体装置が得られることになる。
以下、本発明の半導体装置の製造方法の好ましい形態について詳述する。
上記下側ゲート絶縁膜は、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ジルコニウム膜又は酸化ハフニウム膜であることが好ましい。本発明の製造方法において下側ゲート絶縁膜は、ウェットエッチング耐性を有する必要がある。これらの材料は、特にウェットエッチング耐性に優れた材料である。下側ゲート絶縁膜がこれらの材料で形成されることで、よりエッチング選択比を大きくとることができ、より的確にTFTを形成することができる。なお、本形態において下側ゲート絶縁膜は、主成分がこれらの成分でできている限り、他の成分を微量含むものであってもよい。
上記上側ゲート絶縁膜は、酸化シリコン膜であることが好ましい。本発明の製造方法において上側ゲート絶縁膜は、第一及び第二TFTの形成領域のいずれか一方で除去されるものであり、第一TFTと第二TFTとの間の段差を形成するものである。酸化シリコンは、ウェットエッチング溶解性に優れた材料である。また、電荷注入部位(トラップサイト)を作りにくいため、絶縁膜材料としても優れている。なお、本形態において上側ゲート絶縁膜は、主成分が酸化シリコンでできている限り、他の成分を微量含むものであってもよい。
上記ウェットエッチングは、エッチャントとしてフッ化水素酸を用いるものであることが好ましい。本発明の製造方法では、エッチングによって絶縁膜が削られる度合いを調整する必要がある。フッ化水素酸(HF)は、ウェットエッチング時のエッチャントとして多く利用される物質であり、特に酸化シリコン膜と、上述の窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ジルコニウム膜又は酸化ハフニウム膜との間でエッチング選択比(酸化シリコンのエッチング速度/窒化シリコンのエッチング速度)を比較的とりやすいエッチャントである。なお、本形態においてエッチャントは、フッ化水素酸を含むものであれば特に限定されず、その他に例えば、フッ化水素酸とフッ化アンモニウム水溶液の緩衝溶液等を含むものであってもよい。
上記下側ゲート絶縁膜形成工程は、400℃以上で窒化シリコン膜を堆積させるものであり、上記上側ゲート絶縁膜形成工程は、酸化シリコン膜を形成するものであることが好ましい。下側ゲート絶縁膜の形成方法としては、CVD(Chemical Vapor Deposition)法やスパッタ法等の堆積法を用いることが好ましい。堆積(デポ)させる際の温度は、通常限定されないが、400℃以上で堆積させることで、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を飛躍的に大きくとることができる(図3参照。)。したがって、本形態によれば、下側ゲート絶縁膜である窒化シリコン膜に対するダメージを低減しつつ、ウェットエッチング後が均一な膜厚のゲート絶縁膜を形成することが可能となる。
上記製造方法は、上側ゲート絶縁膜を除去する工程の後に、第一及び第二薄膜トランジスタの形成領域に酸化シリコン膜を形成することが好ましい。すなわち、ゲート絶縁膜のゲート電極と接する面を酸化シリコン膜とすることが好ましく、そうすることでTFT特性を安定させることができる。これは、他のゲート絶縁膜材料、例えば、窒化シリコン、酸化アルミニウム等をゲート電極と接する面に配置すると、ゲート電極からゲート絶縁膜に向かって電荷注入が起こり、特性が変化してしまうことがあるからである。酸化シリコン膜は、特にこのような電荷注入を抑える効果を有するので、上側ゲート絶縁膜を除去することで露出される表面を再度酸化シリコン膜でカバーすることで、このような電荷注入を抑制することができる。
上記製造方法は、第一及び第二薄膜トランジスタを形成した後に、第一及び第二ゲート絶縁膜の一部を選択的に除去し、半導体層上の該除去した部分と重畳する領域に絶縁膜を形成することが好ましい。本形態において、「ゲート絶縁膜の一部」とは、半導体層のうち、ゲート電極と重畳するチャネル領域以外の領域を指し、一般的にソース領域及びドレイン領域となる領域である。半導体層に対しては、リン(P)、ボロン(B)等の不純物が注入されることになるが、これら不純物の半導体層への添加量は半導体層上のゲート絶縁膜の膜厚に依存する。そのため、半導体層のうち不純物が注入される領域上においてゲート絶縁膜を選択的に除去し、新たに絶縁膜を半導体層の不純物注入領域上に形成することで、ゲート絶縁膜が第一TFTと第二TFTとで異なる場合であっても、同じ濃度で不純物を注入することができ、各TFTで特性にばらつきが生じにくくなる。また、この新たな絶縁膜が半導体層、ゲート絶縁膜及びゲート電極を覆うように形成されることで、これらを他の電極や配線形成時の金属汚染等から防止することもできる。このような絶縁膜を、以下、「キャップ絶縁膜」ともいう。キャップ絶縁膜としては、例えば、酸化シリコン膜、窒化シリコン膜等を用いることができる。
本発明はまた、上記半導体装置の製造方法を含む表示装置の製造方法でもある。表示装置としては、液晶表示装置(LCD)、有機エレクトロルミネッセント(EL)表示装置、プラズマ表示装置(PDP)等が挙げられる。本発明の表示装置の製造方法は、本発明の半導体装置の製造方法を含むので、形成されるTFTの閾値に変動が生じにくく、表示特性に優れた表示装置が得られることになる。
本発明はまた、半導体層、第一ゲート絶縁膜及びゲート電極を積層して備える第一薄膜トランジスタ、並びに、半導体層、第二ゲート絶縁膜及びゲート電極を積層して備える第二薄膜トランジスタを基板上に備える半導体装置であって、上記第一ゲート絶縁膜は、第二ゲート絶縁膜と膜厚が異なり、上記第一及び第二ゲート絶縁膜は、ウェットエッチング耐性を有する下側ゲート絶縁膜と、ウェットエッチング溶解性を有する上側ゲート絶縁膜と、最上層に酸化シリコン膜とを有する複数膜で構成されている半導体装置でもある(以下、本発明の第一の半導体装置ともいう。)。本発明の第一の半導体装置は、トップゲート構造であれば、基板側から半導体層、第一ゲート絶縁膜及びゲート電極の順にこれらが積層されている形態を有する。一方、ボトムゲート構造であれば、基板側からゲート電極、第一ゲート絶縁膜及び半導体層の順にこれらが積層されている形態を有する。本発明の第一の半導体装置は、ゲート絶縁膜のゲート電極又は半導体層と接する面に酸化シリコン膜が形成されている。上述のように、酸化シリコン膜は、特に導電体からの電荷注入を抑える効果を有するので、このようにゲート電極又は半導体層と接するゲート絶縁膜表面を酸化シリコン膜とすることで、ゲート電極又は半導体層からゲート絶縁膜に向かって起こる電荷注入を抑制することができ、TFTの閾値の変動をより生じにくくさせることができる。また、本発明の第一の半導体装置は、上記本発明の製造方法によって好適に作製される半導体装置である。したがって、エッチングによって下側ゲート絶縁膜が受けるダメージは低減されており、閾値電圧の変動が生じにくい、高性能なTFTを有する。
上記下側ゲート絶縁膜は、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ジルコニウム膜又は酸化ハフニウム膜であることが好ましい。上述のように、これらの材料は、ウェットエッチング耐性に優れた材料である。下側ゲート絶縁膜がこれらの材料で形成されることで、よりエッチング選択比を大きくとることができ、より的確にパターニングされたTFTが得られることになる。なお、本形態において下側ゲート絶縁膜は、主成分がこれらの成分でできている限り、他の成分を微量含むものであってもよい。
上記上側ゲート絶縁膜は、酸化シリコン膜であることが好ましい。上述のように、酸化シリコンは、ウェットエッチング溶解性に優れた材料である。また、電荷注入部位(トラップサイト)を作りにくいため、絶縁膜材料としても優れている。なお、本形態において上側ゲート絶縁膜は、主成分が酸化シリコンでできている限り、他の成分を微量含むものであってもよい。
上記第一ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜及び第三酸化シリコン膜が積層された構成であり、上記第二ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜、第二酸化シリコン膜及び第三酸化シリコン膜が積層された構成であることが好ましい。上述のように、酸化シリコン膜は、特に導電体からの電荷注入を抑える効果を有する。そのため、本形態のように半導体層又はゲート電極と酸化シリコン膜とを接するように配置することで、更に、半導体層又はゲート電極からゲート絶縁膜に向かって起こる電荷注入を抑えることもできる。
本発明は更に、半導体層の一部と重畳して第一ゲート絶縁膜及びゲート電極を積層して備える第一薄膜トランジスタ、並びに、半導体層の一部と重畳して第二ゲート絶縁膜及びゲート電極を積層して備える第二薄膜トランジスタを基板上に備える半導体装置であって、上記第一ゲート絶縁膜は、第二ゲート絶縁膜と膜厚が異なり、上記第一薄膜トランジスタは、半導体層、第一ゲート絶縁膜及びゲート電極を覆う絶縁膜を有し、上記第二薄膜トランジスタは、半導体層、第二ゲート絶縁膜及びゲート電極を覆う絶縁膜を有する半導体装置でもある(以下、本発明の第二の半導体装置ともいう。)。このように半導体層、第一ゲート絶縁膜及びゲート電極を覆う絶縁膜(キャップ絶縁膜)としては、例えば、酸化シリコン膜、窒化シリコン膜等を用いることができる。キャップ絶縁膜を半導体層の不純物注入領域上に形成することで、ゲート絶縁膜が第一TFTと第二TFTとが異なる場合であっても、同じ濃度で不純物を注入することができ、各TFTで特性にばらつきが生じにくい半導体装置が得られることになる。また、キャップ絶縁膜は、半導体層、ゲート絶縁膜及びゲート電極を覆うように形成されているので、他の電極や配線形成時の金属汚染等から防止された半導体装置が得られることになる。
上記第一ゲート絶縁膜は、第一酸化シリコン膜及び窒化シリコン膜が積層された構成であり、上記第二ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜及び第二酸化シリコン膜が積層された構成であることが好ましい。このように、ゲート絶縁膜の材料として異なる複数の材料を用いてゲート絶縁膜を複数層形成することで、容易に第一TFTと第二TFTとで膜厚を異ならせることができる。また、本形態のように、半導体層と酸化シリコン膜とを接するように配置することで、半導体層からゲート絶縁膜に向かって起こる電荷注入を抑える効果を得ることができる。
上記第一ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜及び第三酸化シリコン膜が積層された構成であり、上記第二ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜、第二酸化シリコン膜及び第三酸化シリコン膜が積層された構成であることが好ましい。上述のように、酸化シリコン膜は、特に導電体からの電荷注入を抑える効果を有し、ゲート電極からゲート絶縁膜に向かって起こる電荷注入、及び、半導体層からゲート絶縁膜に向かって起こる電荷注入のいずれも抑制することができるので、本形態によれば、TFTの閾値の変動をより生じにくくさせることができる。
本発明はまた、上記半導体装置を含む表示装置でもある。表示装置としては、液晶表示装置(LCD)、有機エレクトロルミネッセント(EL)表示装置、プラズマ表示装置(PDP)等が挙げられる。本発明の表示装置は、本発明の半導体装置を含むので、形成されるTFTの閾値に変動が生じにくく、表示特性に優れた表示装置になる。
本発明の半導体装置の製造方法によれば、TFTのゲート絶縁膜に対するダメージを低減しつつ、膜厚の異なる複数のTFTを形成することができ、それによって閾値変動が抑制されたTFTを複数、同一基板上に備える半導体装置を作製することができる。
以下に実施形態を掲げ、本発明について、図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
(実施形態1)
図1は、実施形態1で作製される半導体装置の断面模式図である。実施形態1で作製される半導体装置は、本発明の第一の半導体装置である。図1に示すように、実施形態1の半導体装置は、ゲート絶縁膜の膜厚が互いに異なる第一TFT1及び第二TFT2を基板11上に備える。第一TFT1は、基板11側から半導体層12a、第一ゲート絶縁膜17a及びゲート電極18aが積層された構成となっている。第二TFT2は、基板11側から半導体層12b、第二ゲート絶縁膜17b及びゲート電極18bが積層された構成となっている。第二ゲート絶縁膜17bの膜厚は、第一ゲート絶縁膜17aの膜厚よりも大きい。そのため、第一TFT1は低電圧駆動用TFTとして、第二TFT2高電圧駆動用TFTとして用いることができる。
図1は、実施形態1で作製される半導体装置の断面模式図である。実施形態1で作製される半導体装置は、本発明の第一の半導体装置である。図1に示すように、実施形態1の半導体装置は、ゲート絶縁膜の膜厚が互いに異なる第一TFT1及び第二TFT2を基板11上に備える。第一TFT1は、基板11側から半導体層12a、第一ゲート絶縁膜17a及びゲート電極18aが積層された構成となっている。第二TFT2は、基板11側から半導体層12b、第二ゲート絶縁膜17b及びゲート電極18bが積層された構成となっている。第二ゲート絶縁膜17bの膜厚は、第一ゲート絶縁膜17aの膜厚よりも大きい。そのため、第一TFT1は低電圧駆動用TFTとして、第二TFT2高電圧駆動用TFTとして用いることができる。
第一ゲート絶縁膜17aは、第一酸化シリコン(SiO2)膜13、窒化シリコン(SiNx)膜(下側ゲート絶縁膜)14及び第三酸化シリコン(SiO2)膜16で構成されている。第二ゲート絶縁膜17bは、第一酸化シリコン(SiO2)膜13、窒化シリコン(SiNx)膜(下側ゲート絶縁膜)14、第二酸化シリコン(SiO2)膜(上側ゲート絶縁膜)15及び第三酸化シリコン(SiO2)膜16で構成されている。窒化シリコン(SiNx)膜はウェットエッチング耐性を有する膜であり、酸化シリコン(SiO2)膜はウェットエッチング溶解性を有する膜である。
実施形態1において、下側ゲート絶縁膜は窒化シリコン(SiNx)膜14を用いているが、他に、酸化アルミニウム(Al2O3)膜、窒化アルミニウム(AlNx)膜、酸化ジルコニウム(ZrOx)膜、又は、酸化ハフニウム(HfOx)膜であってもよい。これらはいずれもウェットエッチング耐性を有する膜である。
実施形態1の半導体装置によれば、特性の異なる複数のTFT1、2が同一基板11上に形成されることになるので、半導体装置の小型化、低消費電力化及び高信頼化を実現することができる。以下に、実施形態1の半導体装置の製造方法について詳述する。図2−1〜2−11は、実施形態1の半導体装置の製造工程を示す断面模式図である。
まず、図2−1に示すように、基板11上の第一TFTの形成領域3及び第二TFTの形成領域4において、アモルファスシリコン膜10aを形成する。基板11としては、例えば、ガラス基板、プラスチック基板等を用いることができる。アモルファスシリコン膜10aの膜厚は、30〜100nmとするのが好ましい。アモルファスシリコン膜10aは、常圧CVD法、プラズマCVD法、リモートプラズマCVD法等で形成することができる。次に、図2−2に示すように、アモルファスシリコン膜10aに対し、レーザー発射口111からレーザー光112を図中の矢印方向に照射し、アモルファスシリコン膜10aの溶融及び固化を繰り返して結晶化を行い、ポリシリコン膜10bを形成する。レーザー光としては、エキシマレーザー、固体レーザー等を用いることができる。次に、図2−3に示すように、ポリシリコン膜10bをTFTのサイズにパターニングし、第一TFTの形成領域3において半導体層12aを、第二TFTの形成領域4において半導体層12bを形成する。
次に、図2−4に示すように、第一TFTの形成領域3及び第二TFTの形成領域4において、第一SiO2膜13、SiNx膜(下側ゲート絶縁膜)14及び第二SiO2膜(上側ゲート絶縁膜)15を連続形成する。このとき、第一SiO2膜13の膜厚は20〜70nm、SiNx膜14の膜厚は20〜70nm、第二SiO2膜15の膜厚は20〜70nmとするのが好ましい。第一SiO2膜13、SiNx膜14及び第二SiO2膜15の形成方法としては、常圧CVD法、プラズマCVD法、リモートプラズマCVD法等が挙げられる。
実施形態1においてSiNx膜14は、常圧CVD法、プラズマCVD法、リモートプラズマCVD法等の堆積法を用いて400℃以上の温度で堆積させて形成している。こうすることで、後のエッチング工程におけるSiO2とSiNxとのエッチング選択比(酸化シリコンのエッチング速度/窒化シリコンのエッチング速度)を飛躍的に向上することができる。
実施形態1においては、下側ゲート絶縁膜として窒化シリコン(SiNx)膜を用いているが、他に、酸化アルミニウム(Al2O3)膜、窒化アルミニウム(AlNx)膜、酸化ジルコニウム(ZrOx)膜、酸化ハフニウム(HfOx)膜を用いることもできる。
図3は、実施形態1において、SiNx膜14を堆積(デポ)する際の温度と、SiO2とSiNxとのエッチング選択比との関係を示したグラフである。図3に示すように、200℃のデポ温度ではエッチング選択比が約1であり、効果的な選択エッチングを行うことができないが、400℃以上のデポ温度とすることで、エッチング選択比を約10とすることができ、ウェットエッチング後の膜厚が均一な膜厚のゲート絶縁膜17a、17bを形成することが可能となる。
次に、図2−5に示すように、第二TFTの形成領域4において、マスクを用いて第二SiO2膜15上にレジスト113を形成する。次に、図2−6に示すように、第一TFTの形成領域3において、フッ化水素酸(HF)を用いて、第一SiO2膜13及びSiNx膜14を残し、第二SiO2膜15をウェットエッチングして除去する。フッ化水素酸(HF)によれば、SiO2とSiNxとの選択比を比較的大きくとることができるため、実施形態1において好適に用いられるエッチャントといえる。実施形態1によれば、SiO2とSiNxとのエッチング選択比を大きくとることができるので、第一TFTの形成領域3においては、通常の条件でウェットエッチングを行うことで、SiNx膜14をストッパーとして、その上に形成されている第二SiO2膜15を選択的に除去することができる。一方、第二TFTの形成領域4においては、レジスト113が形成されているため、第二SiO2膜15の除去は行われない。ウェットエッチング後は、第二TFTの形成領域4に残っているレジスト113を除去する。
次に、図2−7に示すように、第一TFTの形成領域3及び第二TFTの形成領域4において、第三SiO2膜16を形成する。このとき、第三SiO2膜16の膜厚は20〜60nmとするのが好ましい。第三SiO2膜16の形成方法としては、常圧CVD法、プラズマCVD法、リモートプラズマCVD法等が挙げられる。
次に、図2−8に示すように、第一TFTの形成領域3において第三SiO2膜16上にゲート電極18aを、第二TFTの形成領域4において第三SiO2膜16上にゲート電極18bを形成する。ゲート電極18a、18bの材料としては、アルミニウム(Al)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、これらの窒化物等が挙げられる。ゲート電極18a、18bの形成方法としては、スパッタ法、CVD法等が挙げられる。
次に、図2−9に示すように、ゲート電極18a、18bをマスクとして、不純物114注入を行う。このとき、N型TFTであればリンイオンを、P型TFTであればホウ素イオンの注入を行う。不純物114注入の方法としては、まず、第一TFTの形成領域3に不純物114注入を行い、その後、エネルギー条件を変えて第二TFTの形成領域4に不純物114注入を行う方法と、第一TFTの形成領域3及び第二TFTの形成領域4全体に同じエネルギー条件で不純物114注入を行った後、ゲート絶縁膜の膜厚の大きい第二TFTの形成領域4においてエネルギー条件を変えて2度目の不純物114注入を行う方法とが挙げられる。不純物114濃度は、第一TFTの形成領域3では加速電圧30〜70keV、1×1015〜5×1015ion/cm2のドーズ量で、第二TFTの形成領域4では加速電圧50〜90keV、1×1015〜5×1015ion/cm2のドーズ量で行うことが好ましい。そして、650℃で10分間の熱処理を行い、不純物の活性化を行う。
こうして、第一TFTの形成領域3において、基板11側から半導体層12a、第一SiO2膜13、SiNx膜14、第三SiO2膜16及びゲート電極18aが積層された第一TFT1が形成され、第二TFTの形成領域4において、基板11側から半導体層12b、第一SiO2膜13、SiNx膜14、第二SiO2膜15、第三SiO2膜16及びゲート電極18bが積層された第二TFT2が形成されることになる。
次に、図2−10に示すように、第一TFTの形成領域3及び第二TFTの形成領域4において、層間絶縁膜19を形成する。層間絶縁膜19としては、酸化シリコン(SiO2)膜、窒化シリコン(SiNx)膜、これらの積層膜等が挙げられる。層間絶縁膜19の膜厚としては、300〜800nmとすることが好ましい。層間絶縁膜19は、常圧CVD法、プラズマCVD法、リモートプラズマCVD法等によって形成することができる。
次に、図2−11に示すように、半導体層12a、12bの不純物注入領域と重畳する第一ゲート絶縁膜17a、第二ゲート絶縁膜17b及び層間絶縁膜19に対して、ドライエッチング又はウェットエッチングでコンタクトホールを設ける。そして、コンタクトホールを形成した領域に、第一TFTの形成領域3に形成されるソース電極及びドレイン電極20a、第二TFTの形成領域4に形成されるソース電極及びドレイン電極20bとなる導電膜をパターニングする。ソース電極及びドレイン電極20a、20bの材料としては、アルミニウム(Al)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、これらの窒化物等が挙げられ、ソース電極及びドレイン電極20a、20bの形成方法としては、スパッタ法、CVD法等が挙げられる。
こうして、異なる膜厚の第一ゲート絶縁膜17a及び第二ゲート絶縁膜17bを有する複数のTFT1、2を同一基板11上に備える半導体装置を、閾値変動の少ない高性能な形で得られることになる。
(実施形態2)
図4は、実施形態2で作製される半導体装置の断面模式図である。実施形態2で作製される半導体装置は、本発明の第二の半導体装置である。図4に示すように、実施形態2の半導体装置は、ゲート絶縁膜の膜厚が互いに異なる第一TFT5及び第二TFT6を基板21上に備える。第一TFT5は、基板21側から半導体層22a、第一ゲート絶縁膜27a及びゲート電極28aが積層された構成となっている。第二TFT6は、基板21側から半導体層22b、第二ゲート絶縁膜27b及びゲート電極28bが積層された構成となっている。第二ゲート絶縁膜27bの膜厚は、第一ゲート絶縁膜27aの膜厚よりも大きい。そのため、第一TFT5は低電圧駆動用TFTとして、第二TFT6高電圧駆動用TFTとして用いることができる。
図4は、実施形態2で作製される半導体装置の断面模式図である。実施形態2で作製される半導体装置は、本発明の第二の半導体装置である。図4に示すように、実施形態2の半導体装置は、ゲート絶縁膜の膜厚が互いに異なる第一TFT5及び第二TFT6を基板21上に備える。第一TFT5は、基板21側から半導体層22a、第一ゲート絶縁膜27a及びゲート電極28aが積層された構成となっている。第二TFT6は、基板21側から半導体層22b、第二ゲート絶縁膜27b及びゲート電極28bが積層された構成となっている。第二ゲート絶縁膜27bの膜厚は、第一ゲート絶縁膜27aの膜厚よりも大きい。そのため、第一TFT5は低電圧駆動用TFTとして、第二TFT6高電圧駆動用TFTとして用いることができる。
第一ゲート絶縁膜27aは、第一酸化シリコン(SiO2)膜23、窒化シリコン(SiNx)膜(下側ゲート絶縁膜)24及び第三酸化シリコン(SiO2)膜26で構成されている。第二ゲート絶縁膜27bは、第一酸化シリコン(SiO2)膜23、窒化シリコン(SiNx)膜(下側ゲート絶縁膜)24、第二酸化シリコン(SiO2)膜(上側ゲート絶縁膜)25及び第三酸化シリコン(SiO2)膜26で構成されている。窒化シリコン(SiNx)膜はウェットエッチング耐性を有する膜であり、酸化シリコン(SiO2)膜はウェットエッチング溶解性を有する膜である。
実施形態2においては、下側ゲート絶縁膜として窒化シリコン(SiNx)膜を用いているが、他に、酸化アルミニウム(Al2O3)膜、窒化アルミニウム(AlNx)膜、酸化ジルコニウム(ZrOx)膜、酸化ハフニウム(HfOx)膜を用いることもできる。
実施形態2における半導体装置は、実施形態1と異なり、ゲート絶縁膜27a、27b及びゲート電極28a、28bが半導体層22a、22bの一部と重畳して形成されており、かつ、半導体層22a、22b、ゲート絶縁膜27a、27b及びゲート電極28a、28bの全体を覆うように、キャップ絶縁膜50が形成されている。このキャップ絶縁膜50が形成されることにより、第一TFT5及び第二TFT6が保護されることになる。なお、実施形態2の半導体装置によっても、特性の異なる複数のTFT5、6が同一基板21上に形成されることになるので、半導体装置の小型化、低消費電力化及び高信頼化を実現することができる。以下に、実施形態2の半導体装置の製造方法について詳述する。
実施形態2の半導体装置の製造方法は、ゲート電極28a、28bの形成までは実施形態1の半導体装置の製造方法と同じである。すなわち、図2−1〜2−8は、実施形態2の半導体装置の製造工程を示す断面模式図でもある。
図5−1〜5−5は、実施形態2の半導体装置のゲート電極形成後の製造工程を示す断面模式図である。ゲート電極形成後は、まず、図5−1に示すように、ゲート電極28a、28b形成領域と重畳する領域以外のゲート絶縁膜27a、27bを除去する。具体的には、ドライ又はウェットエッチングにより第一SiO2膜23、SiNx膜24、第二SiO2膜25及び第三SiO2膜26の一部を除去し、ゲート電極28a、28b下にのみ、これらの膜を残す。
次に、図5−2に示すように、半導体層22a、22b、ゲート絶縁膜27a、27b及びゲート電極28a、28b上にキャップ絶縁膜50を形成する。キャップ絶縁膜50としては、酸化シリコン(SiO2)膜、窒化シリコン(SiNx)膜等が挙げられる。キャップ絶縁膜50の膜厚としては、30〜200nmとすることが好ましい。キャップ絶縁膜50は、常圧CVD法、プラズマCVD法、リモートプラズマCVD法等によって形成することができる。
次に、図5−3に示すように、第一TFTの形成領域7及び第二TFTの形成領域8において、ゲート電極28a、28bをマスクとして、不純物124注入を行う。このとき、N型TFTであればリンイオンを、P型TFTであればホウ素イオンの注入を行う。実施形態2によれば、半導体層の不純物124注入領域と重畳する領域においては、キャップ絶縁膜50が形成されているのみであるので、一度の工程で、かつ均一に不純物124の注入を行うことができる。また、次に第一TFTの形成領域7及び第二TFTの形成領域8以外の領域において、ゲート配線、データ配線等の各種配線が形成されることになるが、キャップ絶縁膜50の存在により、これらの形成によって起こる半導体層22a、22b、ゲート絶縁膜27a、27b及びゲート電極28a、28bへの金属汚染から保護することができる。
次に、図5−4に示すように、第一TFTの形成領域7及び第二TFTの形成領域8において、層間絶縁膜29を形成する。層間絶縁膜29としては、酸化シリコン膜、窒化シリコン膜、これらの積層膜等が挙げられる。層間絶縁膜29の膜厚は、300〜800nmとすることが好ましい。層間絶縁膜29の形成方法としては、常圧CVD法、プラズマCVD法、リモートプラズマCVD法等が挙げられる。
次に、図5−5に示すように、半導体層22a、22bの不純物124注入領域と重畳するゲート絶縁膜27a、27b及び層間絶縁膜29に対して、ドライ又はウェットエッチングでコンタクトホールを設ける。そして、コンタクトホールを形成した領域に、第一TFTの形成領域7に形成されるソース電極及びドレイン電極30a、及び、第二TFTの形成領域8に形成されるソース電極及びドレイン電極30bとなる導電膜をパターニングする。ソース電極及びドレイン電極30a、30bの材料としては、アルミニウム(Al)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、これらの窒化物等が挙げられ、ソース電極及びドレイン電極30a、30bの形成方法としては、スパッタ法、CVD法等が挙げられる。
こうして、異なる膜厚のゲート絶縁膜を有する複数のTFT5、6を同一基板21上に備える半導体装置を、閾値変動の少ない高性能な形で、かつ、金属汚染等の影響を受けていない形で、また、各TFT5、6が均一な不純物124濃度を有する形で得られることになる。
(評価試験1)
実施形態1の半導体装置及び実施形態2の半導体装置の製造工程においては、いずれも第一TFTの形成領域3、7において、ドライエッチングではなくウェットエッチングによって第二SiO2膜15、25のエッチングを行っている。評価試験1においては、このウェットエッチングの効果を検証するために、ドライエッチングによってエッチングすることを除いて実施形態1と同様の方法で、比較例1の半導体装置を作製した。そして、実施形態1の半導体装置と比較例1の半導体装置とで、それぞれBTS(Bias Temperature Stress)試験を行い、閾値電圧(Vth)特性の変化を調べた。図6は、実施形態1の半導体装置と比較例1の半導体装置との、それぞれのゲート−ソース間の電圧(Vgs)の変化に対するドレイン−ソース間の電流(Ids)の変化を示すグラフである。図6に示すように、ウェットエッチングを行った場合(実施形態1)と、ドライエッチングを行った場合(比較例1)とでは、閾値電圧が異なる。具体的には、ドライエッチングを行った場合、ウェットエッチングを行った場合と比べて閾値電圧がプラス方向へシフトする。これは、ドライエッチングによるエッチングダメージがゲート絶縁膜に残っているためと考えられる。このような電圧シフトは、TFT特性のばらつきを発生させてしまう。
実施形態1の半導体装置及び実施形態2の半導体装置の製造工程においては、いずれも第一TFTの形成領域3、7において、ドライエッチングではなくウェットエッチングによって第二SiO2膜15、25のエッチングを行っている。評価試験1においては、このウェットエッチングの効果を検証するために、ドライエッチングによってエッチングすることを除いて実施形態1と同様の方法で、比較例1の半導体装置を作製した。そして、実施形態1の半導体装置と比較例1の半導体装置とで、それぞれBTS(Bias Temperature Stress)試験を行い、閾値電圧(Vth)特性の変化を調べた。図6は、実施形態1の半導体装置と比較例1の半導体装置との、それぞれのゲート−ソース間の電圧(Vgs)の変化に対するドレイン−ソース間の電流(Ids)の変化を示すグラフである。図6に示すように、ウェットエッチングを行った場合(実施形態1)と、ドライエッチングを行った場合(比較例1)とでは、閾値電圧が異なる。具体的には、ドライエッチングを行った場合、ウェットエッチングを行った場合と比べて閾値電圧がプラス方向へシフトする。これは、ドライエッチングによるエッチングダメージがゲート絶縁膜に残っているためと考えられる。このような電圧シフトは、TFT特性のばらつきを発生させてしまう。
以上のことから、実施形態1及び実施形態2によれば、TFT特性のばらつきを抑制することができることになる。
(評価試験2)
実施形態1の半導体装置と実施形態2の半導体装置とは、ともにゲート電極と接する面のゲート絶縁膜材料が酸化シリコン(SiO2)膜で形成されている。酸化シリコン(SiO2)膜をゲート電極と接するように配置する効果を検証するために、ゲート電極と接する面のゲート絶縁膜材料を、窒化シリコン膜(SiNx)で形成することを除いて実施形態1と同様の方法で、比較例2の半導体装置を作製した。そして、比較例2の半導体装置を用いてBTS試験を行い、閾値電圧(Vth)特性の変化を調べた。図7は、比較例2の半導体装置の、ゲート−ソース間の電圧(Vgs)の変化に対するドレイン−ソース間の電流(Ids)の変化を示すグラフである。図7に示すように、比較例2の半導体装置では、電圧をマイナス側からプラス側に変化させたときと、電圧をプラス側からマイナス側に変化させたときとで、閾値電圧が異なる結果となった。これは、ゲート電極と接する面のゲート絶縁膜材料を窒化シリコン膜(SiNx)とすると、窒化シリコン膜に向かって電荷注入が起こってしまうためと考えられる。一方、酸化シリコン(SiO2)膜によれば、このような現象は生じない。このような閾値電圧の変化は、TFT特性のばらつきを生じさせてしまう。
実施形態1の半導体装置と実施形態2の半導体装置とは、ともにゲート電極と接する面のゲート絶縁膜材料が酸化シリコン(SiO2)膜で形成されている。酸化シリコン(SiO2)膜をゲート電極と接するように配置する効果を検証するために、ゲート電極と接する面のゲート絶縁膜材料を、窒化シリコン膜(SiNx)で形成することを除いて実施形態1と同様の方法で、比較例2の半導体装置を作製した。そして、比較例2の半導体装置を用いてBTS試験を行い、閾値電圧(Vth)特性の変化を調べた。図7は、比較例2の半導体装置の、ゲート−ソース間の電圧(Vgs)の変化に対するドレイン−ソース間の電流(Ids)の変化を示すグラフである。図7に示すように、比較例2の半導体装置では、電圧をマイナス側からプラス側に変化させたときと、電圧をプラス側からマイナス側に変化させたときとで、閾値電圧が異なる結果となった。これは、ゲート電極と接する面のゲート絶縁膜材料を窒化シリコン膜(SiNx)とすると、窒化シリコン膜に向かって電荷注入が起こってしまうためと考えられる。一方、酸化シリコン(SiO2)膜によれば、このような現象は生じない。このような閾値電圧の変化は、TFT特性のばらつきを生じさせてしまう。
以上のことから、実施形態1及び実施形態2によれば、TFT特性のばらつきを抑制することができることになる。
1、2:第一TFT
3、4:第一TFTの形成領域
5、6:第二TFT
7、8:第二TFTの形成領域
10a:アモルファスシリコン膜
10b:ポリシリコン膜
11、21:基板
12a、12b、22a、22b:半導体層
13、23:第一酸化シリコン(SiO2)膜
14、24:窒化シリコン(SiNx)膜
15、25:第二酸化シリコン(SiO2)膜
16、26:第三酸化シリコン(SiO2)膜
17a、27a:第一ゲート絶縁膜
17b、27b:第二ゲート絶縁膜
18a、18b、28a、28b:ゲート電極
19、29:層間絶縁膜
20a、20b、30a、30b:ソース電極、ドレイン電極
50:キャップ絶縁膜
111:レーザー発射口
112:レーザー光
113:レジスト
114、124:不純物
3、4:第一TFTの形成領域
5、6:第二TFT
7、8:第二TFTの形成領域
10a:アモルファスシリコン膜
10b:ポリシリコン膜
11、21:基板
12a、12b、22a、22b:半導体層
13、23:第一酸化シリコン(SiO2)膜
14、24:窒化シリコン(SiNx)膜
15、25:第二酸化シリコン(SiO2)膜
16、26:第三酸化シリコン(SiO2)膜
17a、27a:第一ゲート絶縁膜
17b、27b:第二ゲート絶縁膜
18a、18b、28a、28b:ゲート電極
19、29:層間絶縁膜
20a、20b、30a、30b:ソース電極、ドレイン電極
50:キャップ絶縁膜
111:レーザー発射口
112:レーザー光
113:レジスト
114、124:不純物
Claims (16)
- 半導体層を有し、ゲート絶縁膜の膜厚が互いに異なる第一及び第二薄膜トランジスタを基板上に備える半導体装置の製造方法であって、
該製造方法は、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング耐性を有する下側ゲート絶縁膜を形成する工程と、
第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング溶解性を有する上側ゲート絶縁膜を形成する工程と、
第一及び第二薄膜トランジスタの形成領域のいずれか一方で、ウェットエッチングにより上側ゲート絶縁膜を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 前記下側ゲート絶縁膜は、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ジルコニウム膜又は酸化ハフニウム膜であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記上側ゲート絶縁膜は、酸化シリコン膜であることを特徴とする請求項1又は2記載の半導体装置の製造方法。
- 前記ウェットエッチングは、エッチャントとしてフッ化水素酸を用いるものであることを特徴とする請求項1〜3のいずれかに記載の半導体装置の製造方法。
- 前記下側ゲート絶縁膜形成工程は、400℃以上で窒化シリコン膜を堆積させるものであり、
前記上側ゲート絶縁膜形成工程は、酸化シリコン膜を形成するものである
ことを特徴とする請求項4記載の半導体装置の製造方法。 - 前記製造方法は、上側ゲート絶縁膜を除去する工程の後に、第一及び第二薄膜トランジスタの形成領域に酸化シリコン膜を形成することを特徴とする請求項1〜5のいずれかに記載の半導体装置の製造方法。
- 前記製造方法は、第一及び第二薄膜トランジスタを形成した後に、第一及び第二ゲート絶縁膜の一部を選択的に除去し、半導体層上の該除去した部分と重畳する領域に絶縁膜を形成することを特徴とする請求項1〜6のいずれかに記載の半導体装置の製造方法。
- 請求項1〜7のいずれかに記載の半導体装置の製造方法を含むことを特徴とする表示装置の製造方法。
- 半導体層、第一ゲート絶縁膜及びゲート電極を積層して備える第一薄膜トランジスタ、並びに、半導体層、第二ゲート絶縁膜及びゲート電極を積層して備える第二薄膜トランジスタを基板上に備える半導体装置であって、
該第一ゲート絶縁膜は、第二ゲート絶縁膜と膜厚が異なり、
該第一及び第二ゲート絶縁膜は、ウェットエッチング耐性を有する下側ゲート絶縁膜と、ウェットエッチング溶解性を有する上側ゲート絶縁膜と、最上層に酸化シリコン膜とを有する複数膜で構成されている
ことを特徴とする半導体装置。 - 前記下側ゲート絶縁膜は、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ジルコニウム膜又は酸化ハフニウム膜であることを特徴とする請求項9記載の半導体装置。
- 前記上側ゲート絶縁膜は、酸化シリコン膜であることを特徴とする請求項9又は10記載の半導体装置。
- 前記第一ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜及び第三酸化シリコン膜が積層された構成であり、
前記第二ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜、第二酸化シリコン膜及び第三酸化シリコン膜が積層された構成である
ことを特徴とする請求項9〜11のいずれかに記載の半導体装置。 - 半導体層の一部と重畳して第一ゲート絶縁膜及びゲート電極を積層して備える第一薄膜トランジスタ、並びに、半導体層の一部と重畳して第二ゲート絶縁膜及びゲート電極を積層して備える第二薄膜トランジスタを基板上に備える半導体装置であって、
該第一ゲート絶縁膜は、第二ゲート絶縁膜と膜厚が異なり、
該第一薄膜トランジスタは、半導体層、第一ゲート絶縁膜及びゲート電極を覆う絶縁膜を有し、
該第二薄膜トランジスタは、半導体層、第二ゲート絶縁膜及びゲート電極を覆う絶縁膜を有する
ことを特徴とする半導体装置。 - 前記第一ゲート絶縁膜は、第一酸化シリコン膜及び窒化シリコン膜が積層された構成であり、
前記第二ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜及び第二酸化シリコン膜が積層された構成である
ことを特徴とする請求項13記載の半導体装置。 - 前記第一ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜及び第三酸化シリコン膜が積層された構成であり、
前記第二ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜、第二酸化シリコン膜及び第三酸化シリコン膜が積層された構成である
ことを特徴とする請求項13記載の半導体装置。 - 請求項9〜15のいずれかに記載の半導体装置を備えることを特徴とする表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007164298A JP2009004582A (ja) | 2007-06-21 | 2007-06-21 | 半導体装置の製造方法、表示装置の製造方法、半導体装置及び表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007164298A JP2009004582A (ja) | 2007-06-21 | 2007-06-21 | 半導体装置の製造方法、表示装置の製造方法、半導体装置及び表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009004582A true JP2009004582A (ja) | 2009-01-08 |
Family
ID=40320640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007164298A Pending JP2009004582A (ja) | 2007-06-21 | 2007-06-21 | 半導体装置の製造方法、表示装置の製造方法、半導体装置及び表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009004582A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140117229A (ko) * | 2013-03-26 | 2014-10-07 | 엘지디스플레이 주식회사 | 폴리 실리콘 박막트랜지스터를 포함하는 유기발광 디스플레이 장치 및 이의 제조방법 |
-
2007
- 2007-06-21 JP JP2007164298A patent/JP2009004582A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140117229A (ko) * | 2013-03-26 | 2014-10-07 | 엘지디스플레이 주식회사 | 폴리 실리콘 박막트랜지스터를 포함하는 유기발광 디스플레이 장치 및 이의 제조방법 |
KR102034071B1 (ko) * | 2013-03-26 | 2019-10-18 | 엘지디스플레이 주식회사 | 폴리 실리콘 박막트랜지스터를 포함하는 유기발광 디스플레이 장치 및 이의 제조방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8466462B2 (en) | Thin film transistor and method of fabricating the same | |
JP5264197B2 (ja) | 薄膜トランジスタ | |
KR101233348B1 (ko) | 표시 장치 및 그 제조 방법 | |
CN107017287B (zh) | 薄膜晶体管、显示装置及薄膜晶体管的制造方法 | |
JP5015473B2 (ja) | 薄膜トランジスタアレイ及びその製法 | |
JP5015470B2 (ja) | 薄膜トランジスタ及びその製法 | |
US10615266B2 (en) | Thin-film transistor, manufacturing method thereof, and array substrate | |
US9570483B2 (en) | Flat panel display device with oxide thin film transistor and method of fabricating the same | |
TWI555200B (zh) | 偏移電極tft架構 | |
JP2007220818A (ja) | 薄膜トランジスタ及びその製法 | |
JP2007220817A (ja) | 薄膜トランジスタ及びその製法 | |
US10204973B2 (en) | Display device and thin-film transistors substrate | |
JP2011082487A (ja) | 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタを備える有機電界発光表示装置 | |
JP2007220819A (ja) | 薄膜トランジスタ及びその製法 | |
WO2012117718A1 (ja) | 薄膜半導体装置及びその製造方法 | |
WO2013118233A1 (ja) | 薄膜半導体装置の製造方法及び薄膜半導体装置 | |
US9893193B2 (en) | Thin-film transistor including a gate electrode with a side wall insulating layer and display device | |
JP2007073561A (ja) | 薄膜トランジスタ | |
JP5828911B2 (ja) | 半導体装置、表示装置および半導体装置の製造方法 | |
US20090075436A1 (en) | Method of manufacturing a thin-film transistor | |
KR100916921B1 (ko) | 유기전계발광 표시 장치 및 그의 제조 방법 | |
KR102086626B1 (ko) | 자기 정렬 박막 트랜지스터 및 그 제조 방법 | |
JP2009004582A (ja) | 半導体装置の製造方法、表示装置の製造方法、半導体装置及び表示装置 | |
US8759166B2 (en) | Method for manufacturing thin film transistor device | |
US10411132B2 (en) | Thin film transistor and method for manufacturing the same |