JP2007073561A - 薄膜トランジスタ - Google Patents
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Abstract
【解決手段】 絶縁基板上にソース・ドレイン電極が間隔を有して形成され、前記ソース・ドレイン電極の間にチャネルとして形成される酸化亜鉛ZnOを主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の上表面及び側面を被覆してシリコン系絶縁膜にて形成されるゲート絶縁膜を有し、前記ゲート絶縁膜は、前記酸化物半導体薄膜層の上表面を被覆する第一ゲート絶縁膜と、前記第一ゲート絶縁膜の全面及び酸化物半導体薄膜の少なくとも側面を被覆する第二ゲート絶縁膜からなることを特徴とする薄膜トランジスタ。
【選択図】 図1
Description
特に酸化亜鉛(ZnO)を半導体層として用いたTFTは、従来液晶ディスプレイに主に用いられているアモルファスシリコン(a-Si:H)を半導体層として用いたアモルファスシリコンTFTに比較して電子移動度が大きく優れたTFT特性を有する、並びに低温プロセスが可能である等の理由により積極的な開発が進められている。
薄膜トランジスタにおいて活性層として用いられる部分は、半導体層の中で、ゲート絶縁膜に近いごく薄い領域であり、この領域の結晶性が移動度等の薄膜トランジスタのTFT特性を大きく左右している。
ボトムゲート型の薄膜トランジスタにおいては、構造上、半導体層はゲート絶縁膜上に積層されているため、結晶性が不十分な成膜初期の領域を活性層として用いざるを得ず、十分な移動度が得られないという問題点を抱えていた。
このトップゲート構造は、基板115上にソース・ドレイン電極116、酸化亜鉛半導体薄膜117、ゲート絶縁膜118、ゲート電極119をこの順に積層して構成されている。
しかしながら、トップゲート型ZnO-TFTの形成過程で、活性層の形状にパターン加工したZnO半導体薄膜上にプラズマ化学気相成長(PCVD)法で上記基板温度にてSiNを形成する場合、昇温過程でのZnO成分の分解脱離あるいは還元性雰囲気によるZnO表面還元に起因すると思われるZnO表面層の低抵抗化が生じ、TFT素子におけるソース・ドレイン間の短絡あるいはリーク電流の増大といった課題がある。
特許文献3に開示されたトップゲート型のZnO-TFTにおいては、ゲート電極形成後にゲート絶縁膜と酸化亜鉛を一括してパターン加工することが可能となる。
小さく、かつソース・ドレイン配線抵抗の低い薄膜トランジスタとなる。
基板1の材料は、ガラスに限定されず、プラスチックや金属箔に絶縁物をコーティングしたもの等、絶縁物であれば使用可能である。
ソース・ドレイン電極2は、例えば、インジウムスズ酸化物(ITO)、n+ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により形成される。
ソース、ドレイン電極2に用いられる金属としては、Ti、Cr、Ta、Mo、W、Al、Cu、Niの単層もしくは積層体、或いは合金であってTi、Cr、Ta、Mo、W、Al、Cu、Si、Niのうち、少なくとも一種類以上を含有する合金、が用いられる。この合金の具体例としては、TiW、TaW、MoW、MoSi、AlCu、AlSi、NiSi等の合金が例示できる。
ソース・ドレイン電極2を前記導電性酸化物により少なくとも一部分を被覆された金属にて形成する例としては、後述する図1(b)に示されるような構造が考えられるが、金属あるいは導電性酸化物にて直接形成する構造も考えられる。
ソース・ドレイン電極2の厚みは、特に限定されないが、例えば30nm〜150nmに形成され、好ましくは、ソース・ドレイン電極2上に形成される半導体薄膜3の段差部での断線を防止するため、図1(b)の構造では導電性酸化物の膜厚を半導体薄膜3より薄く(例えば、約40nm)、また直接形成する構造では金属あるいは導電性酸化物の膜厚を半導体薄膜3より薄く(例えば、約40nm)形成することが望ましい。
半導体薄膜3は、ソース・ドレイン電極2の電極間のチャンネルを形成するように配置されており、ソース電極により電流が供給され、ドレイン電極により放出される。
半導体薄膜3は、酸化亜鉛(ZnO)を主成分とする酸化物半導体薄膜から形成されている。
この半導体薄膜3の厚みは、特に限定されないが、例えば約25〜200nmに形成され、好ましくは、50〜100nm程度に形成される。
図1(b)において、ソース・ドレイン電極2は、アルミニウム層10、チタン層11、インジウムスズ酸化物(ITO)層12から形成され、半導体薄膜3は符号13として示されている。
基板9上にアルミニウム層10が設けられ、その少なくとも上面がチタン層11により被覆され、チタン層11の一部と基板上の一部を被覆してインジウムスズ酸化物(ITO)層12が存在し、インジウムスズ酸化物(ITO)層12の一部にて半導体薄膜13とコンタクトしている。
この構造により、本来アルミニウム(Al)に酸化層が形成されることが原因で良好なオーミックコンタクトの得られないアルミニウム(Al)とインジウムスズ酸化物(ITO)との接触構造において、チタン合金層11を、アルミニウム層10とインジウムスズ酸化物(ITO)層12の間に介装することで、アルミニウム(Al)と酸化物半導体のコンタクト抵抗を低減でき、配線抵抗の小さいアルミニウム(Al)を電極として用いることができるようになる。
第二ゲート絶縁膜6の厚みは、例えば、200〜400nmに形成され、好ましくは、約300nmに形成されている。
第一ゲート絶縁膜4及び第二ゲート絶縁膜6は、後述する本発明の薄膜トランジスタ100の製法において説明する如く、例えばプラズマ化学気相成長(PCVD)法により形成される。このとき、プラズマ化学気相成長(PCVD)による成膜は酸化亜鉛半導体薄膜の還元もしくはZnO成分の脱離が生じない基板温度である250℃以下で実施することが望ましい。
ゲート電極7はCr、Tiといった金属膜からなり、その厚みは、例えば、50〜100nmに形成される。
表示電極8の厚みは、特に限定されないが、例えば50〜100nmに形成される。
第1の工程は、基板1上のソース・ドレイン電極2を被覆して設けられた酸化亜鉛(ZnO)を主成分とする酸化物からなる半導体薄膜3上に、第一ゲート絶縁膜4を形成する工程である。第2の工程は、半導体薄膜3をパターニング処理した後、上記第一ゲート絶縁膜4を含む基板全面に第二ゲート絶縁膜6を形成する工程である。第3の工程は、上記第二ゲート絶縁膜上に、ゲート電極7および表示電極8をこの順に形成する工程である。
第一ゲート絶縁膜4の形成方法の一例として、基板非加熱でN2希釈した1.5%SiH4ガスを用いた誘導結合方式プラズマ化学気相成長(ICP-CVD)法でSiNにN2Oを用いて酸素をドーピングした膜を20〜50nm厚で形成する方法を例示することができる。これにより第一ゲート絶縁膜4と半導体薄膜層3の間に良好な界面を形成することが出来る。また、前記誘導結合方式プラズマ化学気相成長(ICP-CVD)法に用いるガスとしては、SiH4ガスと同様に(CH3)4Si(テトラメチルシラン)ガスを用いることもできる。
第一ゲート絶縁膜4としては、酸化珪素(SiOx)膜、酸窒化珪素(SiON)膜、窒化珪素(SiN)膜あるいは窒化珪素(SiN)に酸素もしくは酸素を構成元素に含む化合物を用いて酸素をドーピングした膜等のシリコン系絶縁膜が用いられるが、誘電率が高く、酸化亜鉛を主成分とする酸化物からなる半導体薄膜3の保護の観点からも優れている、SiNに酸素あるいは酸素を構成元素として含む化合物、例えばN2O、を用いて酸素をドーピングした膜を形成することが望ましい。
第二ゲート絶縁膜6としては、SiOxやSiON膜に比較して誘電率が高く、酸化亜鉛半導体膜の側面を還元性雰囲気から保護の観点からも優れている、SiNに酸素あるいは酸素を構成元素として含む化合物、例えばN2O、を用いて酸素をドーピングした膜を形成することが望ましい。
以下の方法(図2参照)により、本発明に係るトランジスタ(図1(a)参照)を作成した。
SiO2とAl2O3を主成分とする無アルカリガラスからなる基板1上にインジウムスズ酸化物(ITO)からなるソース・ドレイン電極2を40nm厚で形成した。
前記基板1及びソース・ドレイン電極2上の全面に半導体薄膜3として酸化亜鉛(ZnO)半導体薄膜3をマグネトロンスパッタ法により、50nmの厚さで形成した。
酸化亜鉛半導体薄膜3の形成後、酸化亜鉛半導体薄膜3の上面全面にSiO2からなる第一ゲート絶縁膜4を50nmの厚さで形成した。この第一ゲート絶縁膜の形成は、225℃の条件下で、SiH4+N2Oガスを用いたプラズマ化学気相成長(PCVD)法により行った。さらに前記第一ゲート絶縁膜4上にフォトレジストをコーティングし、パターニングされたフォトレジスト4aをマスクとして、前記第一ゲート絶縁膜4をCF4+O2のガスを用いてドライエッチングした。
第一ゲート絶縁膜4のエッチングを行った後、0.2%HNO3溶液を用いて半導体薄膜(ZnO)に対しウェットエッチングを行い、フォトレジストを除去し、前記基板1、ソース・ドレイン電極2、半導体薄膜3、及び第一ゲート絶縁膜4上全面に亘ってSiNxからなる第二ゲート絶縁膜6を300nm厚で形成した。
この第二ゲート絶縁膜6の形成は、SiH4+NH3+N2ガスを用いたプラズマ化学気相成長(PCVD)法を用い、250℃にて行った。
第二ゲート絶縁膜6の形成後、ソース・ドレイン電極2の上部に、フォトリソグラフィー及びCF4+O2のガスを用いてドライエッチングによりコンタクトホール5を開口した。
最後に、Crからなるゲート電極7を第二ゲート絶縁膜6上に100nm厚で形成し、同一材料にて、コンタクトホール5を充填するようにコンタクト部5aを形成し、インジウムスズ酸化物(ITO)からなる表示電極8を第二ゲート絶縁膜6の一部上に100nm厚で形成してトランジスタを作成した。
比較例として、上記した方法において、酸化亜鉛半導体薄膜の積層工程までは試験例と同様に行った後、第一ゲート絶縁膜を形成せずに酸化亜鉛を活性層の形状に加工し、第二ゲート絶縁膜、ゲート電極部、表示電極部を同様に積層してトランジスタを作成した。
試験例及び比較例のトランジスタを用い、ゲート電圧の変化に伴うドレイン電流の大きさを測定することにより、その伝達特性の評価を行った。
その結果を図3に示す。
2 ソース・ドレイン電極
3 半導体薄膜
4 第一ゲート絶縁膜
4a フォトレジスト
5 コンタクトホール
5a コンタクト部
6 第二ゲート絶縁膜
7 ゲート電極
8 表示電極
9 基板
10 アルミニウム層
11 チタン層
12 インジウムスズ酸化物(ITO)層
13 半導体薄膜
100 薄膜トランジスタ
Claims (6)
- 絶縁基板上にソース・ドレイン電極が間隔を有して形成され、前記ソース・ドレイン電極の間にチャネルとして形成される酸化亜鉛ZnOを主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の上表面及び側面を被覆してシリコン系絶縁膜にて形成されるゲート絶縁膜を有し、前記ゲート絶縁膜は、前記酸化物半導体薄膜層の上表面を被覆する第一ゲート絶縁膜と、前記第一ゲート絶縁膜の全面及び酸化物半導体薄膜の少なくとも側面を被覆する第二ゲート絶縁膜からなることを特徴とする薄膜トランジスタ。
- 前記ソース・ドレイン電極が、金属、導電性酸化物、もしくは導電性酸化物により少なくとも一部を被覆された金属のいずれかからなることを特徴とする請求項1記載の薄膜トランジスタ。
- 前記金属が、Ti、Cr、Ta、Mo、W、Al、Cu、Niの金属単層もしくは積層体からなることを特徴とする請求項2記載の薄膜トランジスタ。
- 前記金属が合金であってTi、Cr、Ta、Mo、W、Al、Cu、Si、Niのうち、少なくとも一種類以上を含有する合金であることを特徴とする請求項2記載の薄膜トランジスタ。
- 前記シリコン系絶縁膜が、酸化珪素(SiOx)膜、酸窒化珪素(SiON)膜、窒化珪素(SiN)膜あるいは窒化珪素(SiN)に酸素もしくは酸素を構成元素に含む化合物を用いて酸素をドーピングした膜のいずれかであることを特徴とする請求項1乃至4のいずれかに記載の薄膜トランジスタ。
- 前記酸素を構成元素に含む化合物が、亜酸化窒素(N2O)であることを特徴とする請求項5に記載の薄膜トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005255735A JP2007073561A (ja) | 2005-09-02 | 2005-09-02 | 薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005255735A JP2007073561A (ja) | 2005-09-02 | 2005-09-02 | 薄膜トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007073561A true JP2007073561A (ja) | 2007-03-22 |
Family
ID=37934790
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005255735A Pending JP2007073561A (ja) | 2005-09-02 | 2005-09-02 | 薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007073561A (ja) |
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---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080328 |
|
RD02 | Notification of acceptance of power of attorney |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110818 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110818 |
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A02 | Decision of refusal |
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