JPH11121760A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

Info

Publication number
JPH11121760A
JPH11121760A JP30352797A JP30352797A JPH11121760A JP H11121760 A JPH11121760 A JP H11121760A JP 30352797 A JP30352797 A JP 30352797A JP 30352797 A JP30352797 A JP 30352797A JP H11121760 A JPH11121760 A JP H11121760A
Authority
JP
Japan
Prior art keywords
film
substrate
thin film
semiconductor thin
glass substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP30352797A
Other languages
English (en)
Other versions
JP4183786B2 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Hisashi Otani
久 大谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP30352797A priority Critical patent/JP4183786B2/ja
Priority to TW087117206A priority patent/TW408351B/zh
Priority to US09/173,567 priority patent/US6605497B2/en
Priority to KR10-1998-0043423A priority patent/KR100517394B1/ko
Publication of JPH11121760A publication Critical patent/JPH11121760A/ja
Priority to US10/422,778 priority patent/US6890805B2/en
Priority to US11/118,444 priority patent/US20050189592A1/en
Application granted granted Critical
Publication of JP4183786B2 publication Critical patent/JP4183786B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Abstract

(57)【要約】 【課題】 高性能な電気光学装置や半導体回路、さらに
はそれらを搭載した電子機器を低価格で提供する。 【解決手段】 高温アニール処理を経て形成される結晶
性半導体薄膜を安価で耐熱性の高い結晶化ガラス基板上
に形成する。その際、結晶化ガラスの少なくとも表面及
び裏面を絶縁性珪素膜で保護し、ガラス成分の流出を防
止する。この様な構成によって高性能な半導体装置を低
価格で提供することができる。

Description

【発明の詳細な説明】
【0001】
【発明が属する技術分野】本明細書で開示する発明は、
絶縁表面を有する基板上に形成された結晶性半導体薄膜
を利用した半導体装置に関する。
【0002】なお、本明細書中では薄膜トランジスタ
(以下、TFT)、半導体回路、電気光学装置および電
子機器を全て「半導体装置」に範疇に含めて扱う。即
ち、半導体特性を利用して機能しうる装置全てを半導体
装置と呼ぶ。
【0003】従って、上記特許請求の範囲に記載された
半導体装置は、薄膜トランジスタ等の単体素子だけでな
く、それを集積化した半導体回路や電気光学装置および
それらを部品として搭載した電子機器をも包含する。
【0004】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜(厚さ数十〜数百nm程度)を用いて薄膜
トランジスタ(TFT)を構成する技術が注目されてい
る。TFTは特に画像表示装置(例えば液晶表示装置:
LCD)のスイッチング素子としての開発が急がれてい
る。
【0005】例えば、液晶表示装置においてはマトリク
ス状に配列された画素領域を個々に制御する画素マトリ
クス回路、画素マトリクス回路を制御する駆動回路とを
同一基板上に一体形成したアクティブマトリクス型液晶
表示装置の研究が著しい勢いで進んでいる。
【0006】その場合、駆動回路は数百KHz以上の駆
動周波数を要するため、駆動回路を構成するためには活
性層として多結晶珪素膜(ポリシリコン膜)を利用した
TFTが必要とされる。
【0007】従来から結晶性の高い多結晶珪素膜を作製
するためには高温アニールが必要とされていた。この様
な多結晶珪素膜は高温ポリシリコンと一般的に呼ばれて
いる。高温ポリシリコン膜を形成するためには1000℃近
いプロセス温度に耐えうる高い耐熱性を有する基板が必
要であり、そういった理由から現状では石英基板(場合
によってはシリコン基板)が用いられている。
【0008】しかしながら、石英基板は単価が高く、製
造コストの増加、延いては製品コストの増加という問題
を抱えている。そのため、最近では安価なガラス基板上
に形成される低温ポリシリコン膜が注目され、高温ポリ
シリコン膜の研究は徐々に衰退してきている。
【0009】また、石英基板の熱膨張係数は約0.48×10
-6-1であり、珪素の熱膨張係数(約4.15×10-6-1
の1/10程度と小さい。即ち、珪素との間に応力を発生し
やすく、加熱処理の際に珪素のピーリング(膜剥がれ)
などを引き起こしやすい。
【0010】また、石英基板の大版化は困難であるた
め、高温ポリシリコンを用いたTFTの用途は投射型プ
ロジェクタ用など対角1〜2インチ程度の液晶表示装置
に限られてしまう。即ち、ノートパソコン用ディスプレ
イの様な数十インチクラスには対応できないという問題
がある。
【0011】
【発明が解決しようとする課題】上述の様に、高温ポリ
シリコン膜を用いたTFTは製造コストの高さと用途の
限定が問題となって、結晶性の高さという利点が生かさ
れていない。本願発明はこの様な問題を鑑みてなされた
ものであり、高温ポリシリコン膜を効果的に利用するた
めの技術を提供することを課題とする。
【0012】具体的には、高温ポリシリコン膜を利用し
たTFTを安価で、且つ、大版化の可能な基板上に形成
するための技術を提供することを課題とする。
【0013】
【課題を解決するための手段】本明細書で開示する発明
の構成は、歪点が750℃以上であるガラス基板と、前
記ガラス基板の少なくとも表面及び裏面に対して形成さ
れた絶縁性珪素膜と、前記絶縁性珪素膜上に形成された
結晶性半導体薄膜をチャネル形成領域とするTFTと、
を構成に含むことを特徴とする。
【0014】また、他の発明の構成は、歪点が750℃
以上であるガラス基板と、前記ガラス基板の少なくとも
表面及び裏面に対して形成された絶縁性珪素膜と、前記
絶縁性珪素膜上に形成された高温ポリシリコン膜をチャ
ネル形成領域とするTFTと、を構成に含むことを特徴
とする。
【0015】また、他の発明の構成は、歪点が750℃
以上であるガラス基板の全面に対して非晶質半導体薄膜
を形成する工程と、第1の加熱処理により前記非晶質半
導体薄膜を酸化し、完全に熱酸化膜に変成させる工程
と、前記ガラス基板の表面側に形成された熱酸化膜上に
再び非晶質半導体薄膜を形成する工程と、第2の加熱処
理により前記非晶質半導体薄膜を結晶化させ、結晶性半
導体薄膜に変成させる工程と、前記結晶性半導体薄膜を
パターニングして活性層を形成し、当該活性層表面に熱
酸化膜を形成する工程と、を含むことを特徴とする。
【0016】また、他の発明の構成は、歪点が750℃
以上であるガラス基板の全面に対して減圧熱CVD法に
より絶縁性珪素膜を形成する工程と、前記ガラス基板の
表面側に形成された絶縁性珪素膜上に非晶質半導体薄膜
を形成する工程と、加熱処理により前記非晶質半導体薄
膜を結晶化させ、結晶性半導体薄膜に変成させる工程
と、前結晶性半導体薄膜をパターニングして活性層を形
成し、当該活性層表面に熱酸化膜を形成する工程と、を
含むことを特徴とする。
【0017】本願発明の重要な構成要件としては、 (1)基板として 750℃以上の温度に耐えうる耐熱性を
有するガラス基板(歪点が 750℃以上であるガラス基
板)を用いる。 (2)上記高耐熱性ガラス基板の外周面(少なくとも表
面及び裏面、好ましくは全面)を絶縁性珪素膜で保護す
る。 (3)絶縁性珪素膜で包まれた上記高耐熱性ガラス基板
上に、結晶性半導体薄膜(好ましくは高温ポリシリコン
膜)を設ける。 という3点が挙げられる。
【0018】高温ポリシリコン膜を形成するためには少
なくとも 750℃以上(好ましくは 900〜1100℃)の熱ア
ニール工程が必要である。そのため、基板としては歪点
が少なくとも 750℃以上である基板を用いる必要があ
る。
【0019】そこで、本願発明では歪点が 750℃以上
(代表的には 950〜1100℃、好ましくは1000〜1050℃)
である耐熱性の高い結晶化ガラスを基板として用いる。
結晶化ガラスは石英よりも薄くできるため、液晶表示装
置等の製造コストを安く抑えられる。また、ガラス基板
であるため大版化が可能であり、大画面化及び多面取り
によるコストダウンが図れる。
【0020】さらに、熱膨張係数は結晶化ガラスを構成
する成分組成を適切なものとすることで容易に変えるこ
とができる。そのため、結晶性半導体薄膜の熱膨張係数
に近いものを選択するのも容易である。
【0021】ただし、結晶化ガラスは様々な成分組成を
持つため、半導体装置の製造過程における成分物質の流
出が懸念される。そのため、結晶化ガラスを絶縁膜(結
晶性珪素膜との相性を考慮すると絶縁性珪素膜が好まし
い)で保護することが重要となる。そのためには、全プ
ロセス過程において結晶化ガラスの少なくとも表面(素
子が形成される側)及び裏面を絶縁膜で保護する必要が
ある。
【0022】なお、結晶化ガラスの側面は全体から見る
と非常に小さい面積であるので露出していてもさほど問
題とはならない。しかし、表面、側面及び裏面を絶縁膜
で完全に包み込んでしまい、成分物質の流出を完全に防
ぐことが最も好ましいことは言うまでもない。
【0023】ただし、絶縁膜を成膜する際の基板支持部
(プッシャーピン等)の部分には成膜されない部分がで
きる。しかしながら、全体の面積と比較すると非常に微
小な領域なので問題とはならない。
【0024】以上の点を考慮して、本願発明者らは絶縁
性珪素膜で外周面(好ましくは全面)を保護された高耐
熱性ガラス基板上に、高温ポリシリコン膜を設ける、と
いう本願発明の構成に至ったのである。
【0025】
【発明の実施の形態】ここでは、高温ポリシリコン膜を
形成する所までの工程について図1を用いて説明する。
まず、基板として 0.5〜1.1mm 厚(代表的には 0.7mm
厚)の結晶化ガラス101を用意する。結晶化ガラスは
ガラスセラミクスとも呼ばれ、ガラス生成の段階で微小
な結晶を均一に成長させて得られたガラス基板と定義さ
れる。この様な結晶化ガラスは耐熱性が高く、熱膨張係
数が小さいという特徴がある。
【0026】本願発明で用いるガラス基板には 750℃以
上、好ましくは 950〜1100の歪点温度を有する高い耐熱
性が要求される。現状ではその様な耐熱性を実現するガ
ラス材料は結晶化ガラスしかないが、結晶化ガラスの定
義に入らないガラス基板(例えば非晶質状態の高耐熱性
ガラス基板等)であっても上記耐熱性を有する基板であ
れば本願発明に利用することができる。
【0027】なお、結晶化ガラスに関する詳細は「ガラ
スハンドブック;作花済夫 他,pp.197〜217 ,朝倉書
店,1975」を参考にすると良い。
【0028】結晶化ガラスの種類も様々であるが、基本
的には石英(SiO2)、アルミナ(Al2O3 )を中心とした
アルミノケイ酸塩ガラス、ホウケイ酸塩ガラス(B2O3
含まれる)などが実用的と言える。しかしながら、半導
体装置用の基板として用いることを考慮すれば無アルカ
リガラスであることが望ましく、そういった意味で、Mg
O-Al2O3-SiO2系、PbO-ZnO-B2O3系、Al2O3-B2O3-SiO2
系、ZnO-B2O3-SiO2 系などが好ましい。
【0029】MgO-Al2O3-SiO2系の高絶縁結晶化ガラス
は、核形成剤として、TiO2、SnO2、ZrO2などを含み、コ
ージュライト(2MgO・2Al2O3・5SiO2 )を主結晶相とす
る結晶化ガラスである。このタイプの結晶化ガラスは耐
熱性が高く、電気絶縁性が高周波域でも優れている点に
特徴がある。コージュライト系結晶化ガラスの組成例及
び熱膨張係数を表1に示す。
【0030】
【表1】
【0031】熱膨張係数は小さいほど熱によるシュリン
ケージ(熱による縮み)の影響が小さくなるため、微細
パターン加工を行う半導体用基板としては好ましい。し
かし、半導体薄膜の熱膨張係数との差が大きいと膜剥が
れなどを起こしやすくなるため、なるべく半導体薄膜の
熱膨張係数に近いものを用いることが望ましい。この様
なことを考慮すると、SiO2が45〜57% 、Al2O3 が20〜27
% 、MgO が11〜18% 、TiO2が 9〜12% のコージュライト
系結晶化ガラスが好ましいと言える。
【0032】また、例えば透過型LCDを作製する場合
には結晶化ガラスには透光性が要求される。その様な場
合には無アルカリの透明結晶化ガラスを用いると良い。
例えば、結晶相が充填β−石英固溶体で、熱膨張係数が
1.1〜3.0 ×10-6℃の結晶化ガラスとして、表2に示す
様な結晶化ガラスがある。
【0033】
【表2】
【0034】本願発明の構成要件の第1は、以上の様な
結晶化ガラスを基板として用いることである。勿論、適
切な工夫(本願発明の様に絶縁膜で完全に保護する等)
を施せばアルカリ系結晶化ガラス(Na2O-Al2O3-SiO2
系、Li2O-Al2O3-SiO2 系等)を用いることもできる。ま
た、熱膨張係数が非常に小さい(またはゼロに近い)結
晶化ガラスでも、 2.0〜3.0 ×10-6℃の熱膨張係数を有
するガラスをコーティングして、半導体薄膜との熱膨張
係数の差を緩和することも可能である。
【0035】以上の様な構成の結晶化ガラス101を用
意したら、結晶化ガラス101に対して非晶質珪素膜1
02を成膜する。成膜は減圧熱CVD法で行い、成膜ガ
スとしてはシラン(SiH4)又はジシラン(Si2H6 )を用
いる。なお、膜厚は50〜250nm(代表的には 100〜150 n
m)とすれば良い。(図1(A))
【0036】この様に減圧熱CVD法で成膜すると基板
101を包み込む様にして表面、裏面及び側面に対して
非晶質珪素膜102を成膜することができる。なお、厳
密には基板を保持するためのプッシャーピンが接する部
分に非晶質珪素膜102は成膜されない。しかし、全体
の面積から見れば微々たるものである。
【0037】次に、加熱処理を行い、非晶質珪素膜10
2を完全に熱酸化することで熱酸化膜103を形成す
る。この場合、非晶質珪素膜102は完全に熱酸化して
熱酸化膜103に変化するため、熱酸化膜103の膜厚
は 100〜500 nm(代表的には 200〜300 nm)となる。
【0038】また、加熱処理の条件は公知のドライO2
酸化、ウェットO2 酸化、スチーム酸化、パイロジェニ
ック酸化、酸素分圧酸化、塩酸(HCl)酸化のいずれ
の手段によっても構わない。処理温度及び処理時間はプ
ロセスを考慮した上で適切な条件を設定すれば良い。
【0039】なお、この加熱処理は結晶化ガラスの歪点
以上、徐冷点以下の温度で行い、その温度で保持した
後、徐冷するといった処理を行うことが好ましい。この
様な処理を行うと熱酸化膜の形成と同時にガラスのシュ
リンケージ対策を行うことができる。即ち、上述の処理
によって予め基板を十分に縮ませておくことでその後の
加熱処理による基板のシュリンケージ量を低減すること
ができる。これに関連した技術は特開平8-250744号公報
に記載されている。
【0040】以上の様にして、熱酸化膜(酸化珪素膜)
103が形成されるが、前述の様に非晶質珪素膜102
は基板101を包み込む様にして形成されているので、
熱酸化膜103も基板101を包み込む様にして形成さ
れる。即ち、結晶化ガラス基板101は完全に絶縁性珪
素膜で包まれるので、成分物質の流出を防止することが
可能となる。
【0041】なお、ここではSixOy で表される酸化珪素
膜を絶縁性珪素膜として用いているが、他にもSixNy で
表される窒化珪素膜やSiOxNyで表される酸化窒化珪素膜
などの絶縁性珪素膜を用いることも可能である。
【0042】こうして、本願発明の重要な構成のうちの
二つ、結晶化ガラスを用いる点と結晶化ガラスを絶縁性
珪素膜で包み込む点とが達成される。
【0043】次に、高温ポリシリコン膜を形成するため
の技術について説明する。図1(B)に示す状態が得ら
れたら、非晶質珪素膜104を減圧熱CVD法、プラズ
マCVD法またはスパッタ法により形成する。(図1
(C))
【0044】なお、非晶質珪素膜104の代わりにSix
Ge1-x (0<X<1)で示される珪素とゲルマニウムの化合物
を利用することも可能である。非晶質珪素膜104の膜
厚は25〜150nm (好ましくは50〜100nm )とする。
【0045】なお、成膜中に混入する炭素、酸素、窒素
等の不純物は後の結晶化を阻害する恐れがあるので徹底
的に低減することが好ましい。具体的には炭素及び窒素
の濃度はいずれも 5×1018atoms/cm3 未満(代表的には
5×1017atoms/cm3 以下)とし、酸素の濃度は 1.5×10
19atoms/cm3 未満(代表的には 1×1018atoms/cm3
下)とするこのが望ましい。成膜時に上記濃度としてお
けば、完成したTFTにおける上記不純物の濃度も上述
の範囲に収まる。
【0046】なお、成膜時にTFTのしきい値電圧(V
th)を制御するための不純物元素(13族元素、代表的
にはボロン又は15族元素、代表的にはリン)を添加す
ることは有効である。添加量は上記Vth制御用不純物を
添加しない場合のVthを鑑みて決定する必要がある。
【0047】次に、非晶質半導体薄膜104の結晶化工
程を行う。この工程は非晶質珪素膜104を洗浄した
後、ファーネスアニールによって行われる。具体的には
不活性雰囲気(代表的には窒素雰囲気)の電熱炉内で 6
00℃24時間の加熱処理を行い、自然核発生による結晶化
を行わせる。必要に応じて、結晶化後に 700〜900 ℃の
酸素アニール工程や窒素アニール工程を入れても良い。
こうして結晶化が行われ、高温ポリシリコン膜105が
得られる。(図1(D))
【0048】こうして形成された高温ポリシリコン膜は
針状結晶が不規則に集合して構成されている。また、配
向性も不規則であり、{111}面及び{110}面の
配向比率はいずれも0.6以下となり、主たる配向面が
存在しない。この事は電子回折パターンに見られる回折
斑点が不規則であることからも判る。なお、配向比率は
本発明者らによる特開平7-321339号公報記載の定義によ
り求められる。
【0049】また、高温ポリシリコン膜は少なくとも 8
00℃を超える温度での加熱処理を経て形成されるので結
晶粒内の欠陥密度が非常に小さい。即ち、ESR法で測
定されるスピン密度が非常に小さい。
【0050】少なくとも 800℃以下の温度範囲で形成さ
れた他のポリシリコン膜(レーザー結晶化を用いた膜も
含む)よりも小さいスピン密度を示すことは確かであ
り、そのため高温ポリシリコン膜を用いたTFTの電気
特性は良いのである。
【0051】なお、本願発明では高温ポリシリコン膜を
用いた半導体装置を安価に製造することを目的としてい
るが、結晶化ガラス上に形成しうる半導体薄膜が高温ポ
リシリコン膜だけでないことは言うまでもない。
【0052】本願発明で最も重要構成は、結晶化ガラス
の少なくとも表面及び裏面(好ましくは全面)を絶縁性
珪素膜で保護する点にあり、その上に形成される半導体
薄膜はプロセス温度が結晶化ガラスの歪点以下の温度範
囲に収まるのであれば、如何なる半導体薄膜であっても
良い。
【0053】本願発明では、従来用いられていたガラス
基板(歪点は 600〜700 ℃)では形成できなかった半導
体薄膜(代表的には高温ポリシリコン膜)に対して、本
願発明の構成が特に有効である点を主張しているのであ
る。
【0054】以上の構成からなる本願発明について、以
下に示す実施例でもってさらに詳細な説明を行うことと
する。
【0055】
【実施例】
〔実施例1〕本実施例では、本願発明の構成を有する半
導体装置の作製工程について図2を用いて説明する。具
体的にはNTFT(Nチャネル型TFT)とPTFT
(Pチャネル型TFT)とを相補的に組み合わせたCM
OS回路で構成される駆動回路と、NTFTで構成され
る画素マトリクス回路とを同一基板上に一体形成する例
を示す。
【0056】まず、図1を用いて説明した作製工程に従
って、結晶性珪素膜(代表的には多結晶珪素膜)105
を形成する。そして、多結晶珪素膜105をパターニン
グして活性層203〜505を形成する。この時、結晶
化ガラス201の側面に形成されている多結晶珪素膜は
除去されるが、裏面にはそのまま残存する。
【0057】また、203はCMOS回路のPTFTの
活性層、204はCMOS回路のNTFTの活性層、2
05は画素マトリクス回路の活性層であり、それぞれの
膜厚は50nmである。
【0058】なお、本実施例では用いる結晶化ガラス2
01はSiO2:65%、Al2O3:25% 、MgO:10% 、ZrO2:10%とい
う組成を有する。この結晶化ガラス201は透明である
点に特徴がある。また、202は非晶質珪素膜を熱酸化
させて得た酸化珪素膜であり、膜厚は 400nmである。
【0059】こうして図2(A)の状態が得られる。次
に、1000℃の温度で熱酸化工程を行って50nm厚の熱酸化
膜からなるゲイト絶縁膜206〜208を形成する。処
理雰囲気はドライO2 雰囲気でもウェットO2 雰囲気で
も良い。また、熱酸化膜上に酸化窒化珪素膜や窒化珪素
膜等を形成してゲイト絶縁膜を積層構造としても構わな
い。
【0060】また、成膜ガスとしてシラン(SiH4)と亜
酸化窒素(N2O)とを用いた減圧熱CVD法により酸化窒
化珪素膜を形成して、それをゲイト絶縁膜として活用す
ることも可能である。成膜温度は 800〜900 ℃とすれば
良い。
【0061】さらに、プラズマCVD法、スパッタ法ま
たは減圧熱CVD法により酸化珪素膜、窒化珪素膜また
は酸化窒化珪素膜を成膜し、その後で熱酸化工程を行う
ことも有効である。この場合、熱酸化反応は活性層と成
膜した前述の絶縁膜との界面で進行する。この構成はエ
ッジシニング現象(活性層端部で熱酸化膜が極端に薄く
なる現象)によるゲイト絶縁膜の絶縁破壊を抑える上で
効果的である。
【0062】こうしてゲイト絶縁膜206〜208を形
成したら、N型導電性を呈する多結晶珪素膜を形成し、
レジストマスク209〜211をマスクとしてパターニ
ングしてゲイト電極212〜214を形成する。この
時、パターン形成後にオーバーエッチングを行い、ゲイ
ト電極の側面を 500nm〜 1.5μm(代表的には 800nm〜
1μm)ほどエッチングする。
【0063】そして、図2(B)に示す様にレジストマ
スク209〜211が傘になる様な状態でリン(又は砒
素でも良い)の添加工程を行う。この添加工程はイオン
インプランテーション法又はプラズマドーピング法で行
う。こうして 1×1020〜 1×1021atoms/cm3 のリンを含
んだリン添加領域215〜220が形成される。
【0064】次に、PTFTとなる領域のみが露出する
様にレジストマスク221をレジストマスク209〜2
11に重ねて形成する。なお、レジストマスク209〜
211はリンの添加工程によって硬質化してしまってい
るので、レジストマスク221の現像時に除去されてし
まうことはない。
【0065】こうして図2(C)の状態が得られたら、
リンと同様の方法でボロンの添加工程を行う。この工程
はリン添加領域215、216をP型に反転させる必要
があるため、先程のリン濃度の少なくとも3倍の濃度を
添加することが好ましい。こうしてボロン添加領域22
2、223が形成される。
【0066】以上のドーピング工程が全て終了したら、
600〜900 ℃の温度範囲で 0.5〜8時間のファーネスア
ニールを行い、添加した不純物の活性化を行う。この工
程はレーザーアニールやランプアニールで行っても良い
し、これらをファーネスアニールと併用しても良い。
【0067】以上の工程で形成された217、218は
それぞれCMOS回路を構成するNTFTのドレイン領
域、ソース領域となる。また、219、220はそれぞ
れ画素マトリクス回路を構成するNTFTのソース領
域、ドレイン領域となる。また、222、223はそれ
ぞれCMOS回路を構成するPTFTのソース領域、ド
レイン領域となる。
【0068】また、不純物が添加されなかった領域(ア
ンドープ領域)224〜226は真性または実質的に真
性な領域となる。ここで実質的に真性であるとは、N型
又はP型を付与する不純物濃度がスピン密度以下である
こと、或いは同不純物濃度が1×1014〜 1×1017atoms/c
m3 の範囲に収まっていることを指す。
【0069】このアンドープ領域224〜226は、ゲ
イト電圧が印加される部分がチャネル形成領域として機
能し、ゲイト電圧が印加されない部分がオフセット領域
として機能する。
【0070】次に、25nm厚の窒化珪素膜と 900nm厚の酸
化珪素膜との積層膜からなる第1の層間絶縁膜272を
形成する。そして、Ti/Al/Ti(膜厚は順に100/500/100
nm)からなる積層膜で構成されるソース電極228〜2
30、ドレイン電極231、232を形成する。
【0071】次に、50nm厚の窒化珪素膜233、20nm厚
の酸化珪素膜(図示せず)、1μm厚のポリイミド膜2
34の積層構造からなる第2の層間絶縁膜を形成する。
なお、ポリイミド以外にもアクリル、ポリアミド等の他
の有機性樹脂膜を用いることができる。また、この場合
の20nm厚の酸化珪素膜はポリイミド膜234をドライエ
ッチングする際のエッチングストッパーとして機能す
る。
【0072】第2の層間絶縁膜を形成したら、後に補助
容量を形成する領域においてポリイミド膜234をエッ
チングして開口部235を設ける。この時、開口部23
5の底部には窒化珪素膜233のみ残すか、窒化珪素膜
233と酸化珪素膜(図示せず)を残すかのいずれかの
状態とする。(図3(A))
【0073】そして、300 nm厚のチタン膜を成膜し、パ
ターニングによりブラックマスク236を形成する。こ
のブラックマスク236は画素マトリクス回路上におい
て、TFTや配線部など遮光を要する部分に配置され
る。(図3(B))
【0074】この時、前述の開口部235では画素マト
リクス回路のドレイン電極232とブラックマスク23
6とが窒化珪素膜233(又は窒化珪素膜と酸化珪素膜
との積層膜)を挟んで近接した状態となる。本実施例で
はブラックマスク236を固定電位に保持して、ドレイ
ン電極232を下部電極、ブラックマスク236を上部
電極とする補助容量237を構成する。この場合、誘電
体が非常に薄く比誘電率が高いため、大きな容量を確保
することが可能である。
【0075】こうしてブラックマスク236及び補助容
量237を形成したら、1μm厚のポリイミド膜を形成
して第3の層間絶縁膜238とする。そして、第3の層
間絶縁膜238をエッチングしてコンタクトホール(図
示せず)を形成する。
【0076】この時、コンタクトホール形成用のレジス
トマスクを形成した時点で基板の裏面に残存する多結晶
珪素膜をドライエッチング法により除去する。レジスト
マスクで保護されるので基板の表面側を下にしてチャン
バー内に設置しても素子形成面に傷がつくことはない。
【0077】次に、第3の層間絶縁膜238の上に透明
導電膜(代表的にはITO)で構成される画素電極23
9を 120nmの厚さに形成する。(図3(C))
【0078】最後に、水素雰囲気中で 350℃2時間程度
の加熱処理を行い、素子全体の水素化を行う。こうして
図3(C)に示す様なアクティブマトリクス基板が完成
する。後は、公知のセル組み工程によって対向基板との
間に液晶層を挟持すればアクティブマトリクス型の液晶
表示装置(透過型)が完成する。
【0079】なお、アクティブマトリクス基板の構造は
本実施例に限定されず、あらゆる構造とすることができ
る。即ち、本願発明の構成要件を満たしうる構造であれ
ば、TFT構造や回路配置等は実施者が自由に設計する
ことができる。
【0080】例えば、本実施例では画素電極として透明
導電膜を用いているが、これをアルミニウム合金膜など
反射性の高い材料に変えれば容易に反射型のアクティブ
マトリクス型液晶表示装置を実現することができる。ま
た、この場合、アクティブマトリクス基板の母体となる
結晶化ガラスは透明である必要はなく、遮光性の基板を
用いても構わない。
【0081】〔実施例2〕本実施例では実施例1の構成
において結晶化ガラスを保護するための絶縁性珪素膜を
減圧熱CVD法により形成する場合の例について説明す
る。
【0082】まず、基板としてSiO2: 52.5、Al2O3:26.
5、MgO:11.9、TiO2:11.4 を組成成分とする結晶化ガラ
スを用意する。これは核形成剤としてTiO2を利用した無
アルカリのコージュライト系結晶化ガラスである。
【0083】次に、結晶化ガラスの表面、裏面及び側面
に対して酸化窒化珪素膜を形成する。本実施例では成膜
ガスとしてシラン(SiH4) と亜酸化窒素(N2O)を用いた
減圧熱CVD法により酸化窒化珪素膜を形成する。
【0084】この場合、成膜温度は 800〜850 ℃(本実
施例では850 ℃)で行い、それぞれの成膜ガスの流量は
SiH4:10〜30sccm、N2O : 300〜900sccm とする。ま
た、反応圧力は 0.5〜1.0torr とすれば良い。
【0085】また、成膜ガスとしてシランと二酸化窒素
(N2O)又は一酸化窒素(NO)を用いれば 600〜650 ℃の温
度で酸化窒化珪素膜を形成することもできる。その場
合、反応圧力は 0.1〜1.0torr とし、それぞれのガス流
量はSiH4:10〜30sccm、NO2 又はNO: 300〜900sccm と
すれば良い。
【0086】本実施例の場合、減圧熱CVD法により酸
化窒化珪素膜を形成するため、結晶化ガラスの全面が絶
縁膜で包まれる形となる。また、結晶化ガラスの歪点が
850℃以下であればシュリンケージ対策も成膜と同時に
行うことが可能である。
【0087】また、成膜ガスを異なるものとすることで
結晶化ガラスの保護膜として窒化珪素膜を形成すること
もできる。その場合、成膜ガスとして40〜50sccmのジク
ロールシラン(SiH2Cl2)と 200〜250sccm のアンモニア
(NH3)とを用い、成膜温度を750〜800 ℃、反応圧力を
0.1〜0.5torr とすれば良い。
【0088】窒化珪素膜はガラス成分の流出を阻止する
には最適な絶縁膜であるが応力が強いのでTFTの下地
膜としては不向きであった。しかしながら、本願発明で
は結晶化ガラスの少なくとも表面及び裏面に窒化珪素膜
が形成されるので窒化珪素膜の応力が基板の裏表で相殺
され、基板の反り等は発生しない。
【0089】〔実施例3〕本実施例では、実施例1また
は実施例2においてゲイト絶縁膜として減圧熱CVD法
により成膜した絶縁性珪素膜を用いる場合の例を示す。
説明には図4を用いる。図4に示す状態はゲイト電極の
形成が終了した時点での状態である。
【0090】図4において、401は結晶化ガラス、4
02は結晶化ガラスからの成分物質の流出を阻止するた
めの保護膜(下地膜)となる酸化窒化珪素膜である。結
晶化ガラス401の表面側には活性層403〜405が
形成され、ゲイト絶縁膜406を成膜した後、ゲイト電
極407〜409が形成される。
【0091】本実施例の最も重要な構成は、ゲイト絶縁
膜として減圧熱CVD法により成膜した絶縁性珪素膜
(本実施例では酸化窒化珪素膜)を用いる点にある。即
ち、ゲイト絶縁膜も結晶化ガラス401の表面、裏面及
び側面側の全ての面に成膜される点が特徴である。
【0092】本実施例の構成を用いれば、結晶化ガラス
からの成分物質の流出をさらに効果的に防止することが
可能である。
【0093】〔実施例4〕実施例1ではゲイト電極とし
てN型導電性を呈する結晶性珪素膜を利用しているが、
導電性を有する材料であればあらゆる材料を用いること
ができる。特に、直視用の液晶表示装置を作製する場合
には、画素マトリクス回路の面積が大きくなるため配線
抵抗の小さい材料を用いることが好ましい。
【0094】その様な場合には、ゲイト電極としてアル
ミニウムまたはアルミニウムを主成分とする材料を用い
ることが望ましい。本実施例ではゲイト電極として2wt
% のスカンジウムを含有したアルミニウム膜を用いる。
【0095】アルミニウムを主成分とする材料をゲイト
電極として利用する場合には、本発明者らによる特開平
7-135318号公報に記載された技術を利用すると良い。同
公報では実施例1で用いたサイドウォールの代わりにゲ
イト電極を陽極酸化して得られる陽極酸化膜を利用して
いる。
【0096】本実施例の様にゲイト電極としてアルミニ
ウムまたはアルミニウムを主成分とする材料を用いるこ
とで配線抵抗の小さいゲイト配線を形成することが可能
となり、応答速度の速いアクティブマトリクス基板を作
製することができる。
【0097】なお、本実施例は実施例1〜3の構成と組
み合わせることが可能である。
【0098】〔実施例5〕実施例1において、活性層中
にTFTのしきい値電圧(Vth)を制御するための不純
物元素を添加することは有効である。非晶質半導体薄膜
の成膜時に添加しうることは既に述べたが、少なくとも
チャネル形成領域にさえ添加されていれば良いので、ゲ
イト電極の形成前であれば何時添加しても良い。
【0099】成膜時以外に添加する場合には、イオンイ
ンプランテーション法またはプラズマドーピング法によ
る添加、気相中からの拡散による添加、固相中からの拡
散による添加などの手段を用いることができる。これら
の手段は、例えばNTFTとPTFTとで添加する不純
物を異ならせるといった具合に選択的な添加が可能であ
るため有効である。
【0100】また、添加する不純物元素としては、Vth
をプラス側に移動させるのであれば13族元素(ボロ
ン、ガリウム又はインジウム)を用い、マイナス側に移
動させるのであれば15元素(リン、砒素又はアンチモ
ン)を用いる。
【0101】なお、本実施例は実施例1〜4の構成と組
み合わせることが可能である。
【0102】〔実施例6〕実施例1〜5はトップゲイト
型TFT(プレーナ型TFT)を例にとって説明してき
たが、本願発明の構成はボトムゲイト型TFT(代表的
には逆スタガ型TFT)に適用することもできる。本実
施例では、本願発明の構成を逆スタガ型TFTに対して
適用した場合の例を図5に示す。
【0103】図6において、501は結晶化ガラス、5
02は非晶質珪素膜を熱酸化して得られた酸化珪素膜で
あり、基板全面を包む様にして形成される。また、50
3はタンタル(Ta) と窒化タンタル(TaN)とを積層した
ゲイト電極である。
【0104】本実施例の場合、ゲイト電極503として
は少なくとも750 ℃(好ましくは1000℃)を超える加熱
処理に耐えうるだけの耐熱性を有する材料を用いる。そ
の様な材料としては、タンタル以外にもクロム、タング
ステン、モリブデン、導電性を呈する結晶性珪素膜が挙
げられる。
【0105】次に、ゲイト電極503の上にはゲイト絶
縁膜504が形成される。本実施例では減圧熱CVD法
により酸化窒化珪素膜を成膜してゲイト絶縁膜としてい
る。そのため、基板の表面側のみならず裏面及び側面に
もゲイト絶縁膜504が形成され、基板全体を包み込ん
でいる。
【0106】ゲイト絶縁膜504の上にはソース領域5
05、ドレイン領域506、低濃度不純物領域(LDD
領域)507、チャネル形成領域508で構成される活
性層が形成されている。本実施例の場合、ソース/ドレ
イン領域はイオンインプランテーション法またはプラズ
マドーピング法により形成している。勿論、気相法や固
相法を用いた拡散による添加を行ってもよい。
【0107】また、509で示されるのはチャネル保護
膜であるが、これは絶縁性珪素膜で構成される。本実施
例の場合、チャネル保護膜509はチャネル形成領域5
08を保護するだけでなく、ソース/ドレイン領域と低
濃度不純物領域とを形成するためのドーピングマスクと
しても活用する。
【0108】具体的には、最初、低濃度不純物領域及び
チャネル形成領域となる部分の上にチャネル保護膜を形
成し、そのチャネル保護膜をマスクとして不純物を添加
することによりソース/ドレイン領域を形成する。その
後、チャネル保護膜をチャネル形成領域となる部分の上
のみ残して除去し、次の不純物添加によって低濃度不純
物領域を形成する。
【0109】そして、活性層への不純物添加が終了した
ら、ファーネスアニール、レーザーアニール、ランプア
ニールのいずれかの手段を用いるか、それらを併用して
熱アニール工程を行い、不純物の活性化を行う。その
際、不純物添加工程の後もそのまま残されたチャネル保
護膜509は、ソース/ドレイン領域または低濃度不純
物領域からチャネル形成領域へと不純物が拡散するのを
防ぐ効果を持つ。
【0110】次に、層間絶縁膜510として、2μm厚
のアクリル膜が形成される。勿論、ポリイミド等の他の
有機性樹脂膜であっても良い。この場合、チャネル保護
膜509はアクリル膜でなる層間絶縁膜510とチャネ
ル形成領域508とが直接接触するのを防ぎ、有機汚染
によるTFT特性の変化を阻止することができる。
【0111】そして、層間絶縁膜510に対してコンタ
クトホールを形成してアルミニウムを主成分とする材料
からなるソース電極511とドレイン電極512とを形
成し、最後に水素化を行って図6に示す様な逆スタガ型
TFTが完成する。
【0112】なお、本実施例では単体の逆スタガ型TF
Tの作製工程しか説明していないが、本実施例の構造の
逆スタガ型TFTでCMOS回路を構成したり、画素マ
トリクス回路を構成したりすることは実施例1の作製工
程を参考にすれば容易であるので説明は省略する。
【0113】従って、本実施例に示した様な構造の逆ス
タガ型TFTを用いてアクティブマトリクス基板を完成
させ、アクティブマトリクス型液晶表示装置を実現する
ことは容易である。
【0114】〔実施例7〕実施例1では、オフセット構
造を有するプレーナ型TFTの作製工程について説明し
たが、LDD構造を有するプレーナ型TFTとしても良
い。その場合、例えば特開平6-265940号公報に記載され
た技術を用いても良いし、他の公知の方法を用いて形成
するのであっても良い。
【0115】なお、本実施例の構成は実施例1〜3又は
5の全ての構成と組み合わせることが可能である。
【0116】〔実施例8〕実施例1〜7に示した構成を
有するアクティブマトリクス基板を用い、液晶表示装置
を構成した例を図6に示す。図6は液晶表示装置の本体
に相当する部位であり、液晶モジュールとも呼ばれる。
【0117】図6(A)において、601は結晶化ガラ
ス、602は結晶化ガラスの全面に形成された絶縁性珪
素膜である。大版基板から多面取りによって複数枚のア
クティブマトリクス基板を切り出す場合には切断面とな
る側面には絶縁性珪素膜が存在しないが、それ以外の側
面には絶縁性珪素膜が残るというのが本願発明の特徴で
ある。勿論、アクティブマトリクス基板として完成して
しまっているので絶縁性珪素膜で保護されていなくても
成分物質が流出する心配はない。
【0118】そして、この様な構成の基板上に高温アニ
ールを用いて形成された多結晶珪素膜(高温ポリシリコ
ン膜)でもって複数のTFTが形成されている。これら
のTFTは基板上に画素マトリクス回路603、ゲイト
側駆動回路604、ソース側駆動回路605を構成す
る。その様なアクティブマトリクス基板に対して対向基
板606が貼り合わされる。アクティブマトリクス基板
と対向基板606との間には液晶層(図示せず)が挟持
される。
【0119】また、図6(A)に示す構成では、アクテ
ィブマトリクス基板の側面と対向基板の側面とをある一
辺を除いて全て揃えることが望ましい。こうすることで
大版基板からの多面取り数を効率良く増やすことができ
る。また、前述の一辺では、対向基板の一部を除去して
アクティブマトリクス基板の一部を露出させ、そこにF
PC(フレキシブル・プリント・サーキット)607を
取り付ける。
【0120】また、図6(A)ではFPC607を取り
付けるスペースを有効に活用してICチップ(単結晶シ
リコン上に形成されたMOSFETで構成される半導体回路)
608、609を搭載している。このICチップ60
8、609で液晶モジュールを駆動するのに必要な信号
処理(デジタル/アナログ変換、情報の記憶、γ補正な
ど)を行う。
【0121】また、図6(B)に示す様に、図6(A)
においてICチップ608、609が行う様な信号処理
を、同一基板上にTFTでもって形成したロジック回路
610で行うことも可能である。高温ポリシリコン膜は
非常に結晶性に優れるため、ロジック回路の様な動作速
度の高い回路を構成しうる。即ち、図6(B)に示した
液晶モジュールはシステム・オン・パネルを具現化した
ものである。
【0122】なお、本実施例では本願発明を液晶表示装
置に適用した場合について記載しているが、アクティブ
マトリクス型EL(エレクトロルミネッセンス)表示装
置などを構成することも可能である。また、光電変換層
を具備したイメージセンサ等を同一基板上に形成するこ
とも可能である。
【0123】なお、上述の液晶表示装置、EL表示装置
及びイメージセンサの様に光学信号を電気信号に変換す
る、又は電気信号を光学信号に変換する機能を有する装
置を電気光学装置と定義する。本願発明は絶縁表面を有
する基板上に半導体薄膜を利用して形成しうる電気光学
装置ならば全てに適用することができる。
【0124】〔実施例9〕本願発明は実施例8に示した
様な電気光学装置だけでなく、薄膜を用いるTFTの利
点を生かして三次元構造の半導体回路を構成することも
可能である。なお、本明細書中において、半導体回路と
は半導体特性を利用して電気信号の制御、変換を行う電
気回路と定義する。
【0125】〔実施例10〕本実施例では、実施例8や
実施例9に示された電気光学装置や半導体回路を搭載し
た電子機器(応用製品)の一例を図7に示す。なお、電
子機器とは半導体回路および/または電気光学装置を搭
載した製品と定義する。
【0126】本願発明を適用しうる電子機器としてはビ
デオカメラ、電子スチルカメラ、プロジェクター、ヘッ
ドマウントディスプレイ、カーナビゲーション、パーソ
ナルコンピュータ、携帯情報端末(モバイルコンピュー
タ、携帯電話、PHS等)などが挙げられる。
【0127】図7(A)は携帯電話であり、本体200
1、音声出力部2002、音声入力部2003、表示装
置2004、操作スイッチ2005、アンテナ2006
で構成される。本願発明は表示装置2004等に適用す
ることができる。
【0128】図7(B)はビデオカメラであり、本体2
101、表示装置2102、音声入力部2103、操作
スイッチ2104、バッテリー2105、受像部210
6で構成される。本願発明は表示装置2102に適用す
ることができる。
【0129】図7(C)はモバイルコンピュータ(モー
ビルコンピュータ)であり、本体2201、カメラ部2
202、受像部2203、操作スイッチ2204、表示
装置2205で構成される。本願発明はカメラ部220
2、受像部2203、表示装置2205等に適用でき
る。
【0130】図7(D)はヘッドマウントディスプレイ
であり、本体2301、表示装置2302、バンド部2
303で構成される。本発明は表示装置2302に適用
することができる。
【0131】図7(E)はリア型プロジェクターであ
り、本体2401、光源2402、表示装置2403、
偏光ビームスプリッタ2404、リフレクター240
5、2406、スクリーン2407で構成される。本発
明は表示装置2403に適用することができる。
【0132】図7(F)はフロント型プロジェクターで
あり、本体2501、光源2502、表示装置250
3、光学系2504、スクリーン2505で構成され
る。本発明は表示装置2503に適用することができ
る。
【0133】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、電気光学装置や半導体回路を必要とする製
品であれば全てに適用できる。
【0134】
【発明の効果】本願発明では高温アニールを必要とする
結晶性半導体薄膜を形成するための母体基板として安価
で大版化の可能な結晶化ガラスを使用し、且つ、結晶化
ガラスを安全に(汚染の心配なく)活用するためにガラ
スの少なくとも表面及び裏面(好ましくは全面)を絶縁
性珪素膜で保護するといった構成を採用している。
【0135】その結果、高性能な電気光学装置や半導体
回路、さらにはそれらを搭載した電子機器を低価格で提
供することができる。また、液晶表示装置に代表される
電気光学装置は大画面化が可能となる。
【図面の簡単な説明】
【図1】 半導体薄膜の作製工程を示す図。
【図2】 薄膜トランジスタの作製工程を示す図。
【図3】 薄膜トランジスタの作製工程を示す図。
【図4】 薄膜トランジスタの構成を示す図。
【図5】 薄膜トランジスタの構成を示す図。
【図6】 液晶モジュールの構成を示す図。
【図7】 電子機器の構成を示す図。

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】歪点が750℃以上であるガラス基板と、 前記ガラス基板の少なくとも表面及び裏面に対して形成
    された絶縁性珪素膜と、 前記絶縁性珪素膜上に形成された結晶性半導体薄膜をチ
    ャネル形成領域とするTFTと、 を構成に含むことを特徴とする半導体装置。
  2. 【請求項2】請求項1において、前記結晶性半導体薄膜
    とは結晶粒界を有する珪素膜であることを特徴とする半
    導体装置。
  3. 【請求項3】歪点が750℃以上であるガラス基板と、 前記ガラス基板の少なくとも表面及び裏面に対して形成
    された絶縁性珪素膜と、 前記絶縁性珪素膜上に形成された高温ポリシリコン膜を
    チャネル形成領域とするTFTと、 を構成に含むことを特徴とする半導体装置。
  4. 【請求項4】請求項1乃至請求項3において、前記ガラ
    ス基板は結晶化ガラスであることを特徴とする半導体装
    置。
  5. 【請求項5】請求項1乃至請求項4において、前記ガラ
    ス基板の歪点は 950〜1100℃であることを特徴とする半
    導体装置。
  6. 【請求項6】歪点が750℃以上であるガラス基板の全
    面に対して非晶質半導体薄膜を形成する工程と、 第1の加熱処理により前記非晶質半導体薄膜を酸化し、
    完全に熱酸化膜に変成させる工程と、 前記ガラス基板の表面側に形成された熱酸化膜上に再び
    非晶質半導体薄膜を形成する工程と、 第2の加熱処理により前記非晶質半導体薄膜を結晶化さ
    せ、結晶性半導体薄膜に変成させる工程と、 前記結晶性半導体薄膜をパターニングして活性層を形成
    し、当該活性層表面に熱酸化膜を形成する工程と、 を含むことを特徴とする半導体装置の作製方法。
  7. 【請求項7】歪点が750℃以上であるガラス基板の全
    面に対して減圧熱CVD法により絶縁性珪素膜を形成す
    る工程と、 前記ガラス基板の表面側に形成された絶縁性珪素膜上に
    非晶質半導体薄膜を形成する工程と、 加熱処理により前記非晶質半導体薄膜を結晶化させ、結
    晶性半導体薄膜に変成させる工程と、 前結晶性半導体薄膜をパターニングして活性層を形成
    し、当該活性層表面に熱酸化膜を形成する工程と、 を含むことを特徴とする半導体装置の作製方法。
  8. 【請求項8】請求項6または請求項7において、前記ガ
    ラス基板とは結晶化ガラスであることを特徴とする半導
    体装置の作製方法。
  9. 【請求項9】請求項6乃至請求項8において、前記ガラ
    ス基板の歪点は 950〜1100℃であることを特徴とする半
    導体装置の作製方法。
  10. 【請求項10】請求項6乃至請求項9において、前記非
    晶質半導体薄膜とは非晶質珪素膜であり、前記結晶性半
    導体薄膜とは結晶粒界を有する珪素膜であることを特徴
    とする半導体装置の作製方法。
JP30352797A 1997-10-17 1997-10-17 半導体装置の作製方法 Expired - Fee Related JP4183786B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP30352797A JP4183786B2 (ja) 1997-10-17 1997-10-17 半導体装置の作製方法
TW087117206A TW408351B (en) 1997-10-17 1998-10-15 Semiconductor device and method of manufacturing the same
US09/173,567 US6605497B2 (en) 1997-10-17 1998-10-16 Method of manufacturing semiconductor device over glass substrate having heat resistance
KR10-1998-0043423A KR100517394B1 (ko) 1997-10-17 1998-10-17 반도체장치및그제조방법
US10/422,778 US6890805B2 (en) 1997-10-17 2003-04-25 Method of manufacturing semiconductor device including thin film transistor over thermal oxidation film over a glass substrate having distortion point of not lower than 750° C
US11/118,444 US20050189592A1 (en) 1997-10-17 2005-05-02 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30352797A JP4183786B2 (ja) 1997-10-17 1997-10-17 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JPH11121760A true JPH11121760A (ja) 1999-04-30
JP4183786B2 JP4183786B2 (ja) 2008-11-19

Family

ID=17922070

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30352797A Expired - Fee Related JP4183786B2 (ja) 1997-10-17 1997-10-17 半導体装置の作製方法

Country Status (1)

Country Link
JP (1) JP4183786B2 (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003121812A (ja) * 2001-10-11 2003-04-23 Semiconductor Energy Lab Co Ltd 半導体表示装置の設計方法、半導体表示装置の作製方法及び半導体表示装置
KR100623686B1 (ko) 2004-05-12 2006-09-19 삼성에스디아이 주식회사 박막 트랜지스터의 제조방법
JP2007048758A (ja) * 1999-06-04 2007-02-22 Semiconductor Energy Lab Co Ltd 電気光学装置の作製方法
JP2007066912A (ja) * 1999-06-04 2007-03-15 Semiconductor Energy Lab Co Ltd 電気光学装置の作製方法
JP2007073561A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2007073563A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2008141179A (ja) * 2006-11-07 2008-06-19 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7515125B2 (en) * 2000-06-12 2009-04-07 Semiconductor Energy Laboratory Co., Ltd. Light emitting module and method of driving the same, and optical sensor
US7830370B2 (en) 2000-06-06 2010-11-09 Semiconductor Energy Laboratory Co., Ltd. Display device and method of manufacturing the same
US8890172B2 (en) 1999-06-04 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an electro-optical device
JP2015122538A (ja) * 2015-03-09 2015-07-02 株式会社半導体エネルギー研究所 半導体装置
US9362273B2 (en) 2001-04-27 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR20200009420A (ko) 2018-07-19 2020-01-30 신에쓰 가가꾸 고교 가부시끼가이샤 반도체용 기판 및 그의 제조 방법
TWI744539B (zh) * 2018-07-12 2021-11-01 日商信越化學工業股份有限公司 半導體用基板及其製造方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9293726B2 (en) 1999-06-04 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an electro-optical device
US8890172B2 (en) 1999-06-04 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an electro-optical device
JP2007048758A (ja) * 1999-06-04 2007-02-22 Semiconductor Energy Lab Co Ltd 電気光学装置の作製方法
JP2007066912A (ja) * 1999-06-04 2007-03-15 Semiconductor Energy Lab Co Ltd 電気光学装置の作製方法
JP4532452B2 (ja) * 1999-06-04 2010-08-25 株式会社半導体エネルギー研究所 電気光学装置
US7830370B2 (en) 2000-06-06 2010-11-09 Semiconductor Energy Laboratory Co., Ltd. Display device and method of manufacturing the same
US7515125B2 (en) * 2000-06-12 2009-04-07 Semiconductor Energy Laboratory Co., Ltd. Light emitting module and method of driving the same, and optical sensor
US9362273B2 (en) 2001-04-27 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US9997543B2 (en) 2001-04-27 2018-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US7498206B2 (en) 2001-10-11 2009-03-03 Semiconductor Energy Laboratory Co., Ltd. Order receiving process for manufacturing a semiconductor display device
US6946330B2 (en) 2001-10-11 2005-09-20 Semiconductor Energy Laboratory Co., Ltd. Designing method and manufacturing method for semiconductor display device
JP2003121812A (ja) * 2001-10-11 2003-04-23 Semiconductor Energy Lab Co Ltd 半導体表示装置の設計方法、半導体表示装置の作製方法及び半導体表示装置
KR100623686B1 (ko) 2004-05-12 2006-09-19 삼성에스디아이 주식회사 박막 트랜지스터의 제조방법
JP2007073563A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2007073561A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2008141179A (ja) * 2006-11-07 2008-06-19 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2015122538A (ja) * 2015-03-09 2015-07-02 株式会社半導体エネルギー研究所 半導体装置
TWI744539B (zh) * 2018-07-12 2021-11-01 日商信越化學工業股份有限公司 半導體用基板及其製造方法
KR20200009420A (ko) 2018-07-19 2020-01-30 신에쓰 가가꾸 고교 가부시끼가이샤 반도체용 기판 및 그의 제조 방법
KR20220030233A (ko) 2018-07-19 2022-03-10 신에쓰 가가꾸 고교 가부시끼가이샤 반도체용 기판 및 그의 제조 방법

Also Published As

Publication number Publication date
JP4183786B2 (ja) 2008-11-19

Similar Documents

Publication Publication Date Title
KR100517394B1 (ko) 반도체장치및그제조방법
US6424012B1 (en) Semiconductor device having a tantalum oxide blocking film
JP4940368B2 (ja) 半導体装置
US6362507B1 (en) Electro-optical devices in which pixel section and the driver circuit are disposed over the same substrate
EP1041641B1 (en) A method for manufacturing an electrooptical device
US7242449B1 (en) Semiconductor device and integral image recognition/display apparatus
US6563174B2 (en) Thin film transistor and matrix display device
JP4068219B2 (ja) 半導体装置の作製方法
JPH11163363A (ja) 半導体装置およびその作製方法
JP2001257359A (ja) 半導体装置およびその作製方法
US6888160B1 (en) Semiconductor device and fabrication method thereof
JP4183786B2 (ja) 半導体装置の作製方法
JP2001255560A (ja) 半導体装置及びその作製方法
US7184106B2 (en) Dielectric reflector for amorphous silicon crystallization
US20070231974A1 (en) Thin film transistor having copper line and fabricating method thereof
TW200421618A (en) Low temperature poly silicon thin film transistor and method of forming poly silicon layer of the same
JP2007201502A (ja) 半導体装置およびその作製方法
JP4115589B2 (ja) 半導体装置の作製方法
JPH11271807A (ja) アクティブマトリックス基板及び液晶表示装置
JP2000200763A (ja) 半導体装置及びその作製方法
JP2003208111A (ja) 有機el表示装置と液晶表示装置及び表示装置用半導体装置
JP3428321B2 (ja) 液晶表示パネル及びそれを用いた電子機器
JP3463005B2 (ja) 液晶表示装置およびその製造方法
JPS6144467A (ja) 薄膜トランジスタ
JP4489823B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041008

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041008

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080422

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080708

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080714

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080902

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080903

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110912

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110912

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110912

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120912

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120912

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130912

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees