JP4183786B2 - 半導体装置の作製方法 - Google Patents
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Description
【発明が属する技術分野】
本明細書で開示する発明は、絶縁表面を有する基板上に形成された結晶性半導体薄膜を利用した半導体装置に関する。
【0002】
なお、本明細書中では薄膜トランジスタ(以下、TFT)、半導体回路、電気光学装置および電子機器を全て「半導体装置」に範疇に含めて扱う。即ち、半導体特性を利用して機能しうる装置全てを半導体装置と呼ぶ。
【0003】
従って、上記特許請求の範囲に記載された半導体装置は、薄膜トランジスタ等の単体素子だけでなく、それを集積化した半導体回路や電気光学装置およびそれらを部品として搭載した電子機器をも包含する。
【0004】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数十〜数百nm程度)を用いて薄膜トランジスタ(TFT)を構成する技術が注目されている。TFTは特に画像表示装置(例えば液晶表示装置:LCD)のスイッチング素子としての開発が急がれている。
【0005】
例えば、液晶表示装置においてはマトリクス状に配列された画素領域を個々に制御する画素マトリクス回路、画素マトリクス回路を制御する駆動回路とを同一基板上に一体形成したアクティブマトリクス型液晶表示装置の研究が著しい勢いで進んでいる。
【0006】
その場合、駆動回路は数百KHz以上の駆動周波数を要するため、駆動回路を構成するためには活性層として多結晶珪素膜(ポリシリコン膜)を利用したTFTが必要とされる。
【0007】
従来から結晶性の高い多結晶珪素膜を作製するためには高温アニールが必要とされていた。この様な多結晶珪素膜は高温ポリシリコンと一般的に呼ばれている。高温ポリシリコン膜を形成するためには1000℃近いプロセス温度に耐えうる高い耐熱性を有する基板が必要であり、そういった理由から現状では石英基板(場合によってはシリコン基板)が用いられている。
【0008】
しかしながら、石英基板は単価が高く、製造コストの増加、延いては製品コストの増加という問題を抱えている。そのため、最近では安価なガラス基板上に形成される低温ポリシリコン膜が注目され、高温ポリシリコン膜の研究は徐々に衰退してきている。
【0009】
また、石英基板の熱膨張係数は約0.48×10-6℃-1であり、珪素の熱膨張係数(約4.15×10-6℃-1)の1/10程度と小さい。即ち、珪素との間に応力を発生しやすく、加熱処理の際に珪素のピーリング(膜剥がれ)などを引き起こしやすい。
【0010】
また、石英基板の大版化は困難であるため、高温ポリシリコンを用いたTFTの用途は投射型プロジェクタ用など対角1〜2インチ程度の液晶表示装置に限られてしまう。即ち、ノートパソコン用ディスプレイの様な数十インチクラスには対応できないという問題がある。
【0011】
【発明が解決しようとする課題】
上述の様に、高温ポリシリコン膜を用いたTFTは製造コストの高さと用途の限定が問題となって、結晶性の高さという利点が生かされていない。本願発明はこの様な問題を鑑みてなされたものであり、高温ポリシリコン膜を効果的に利用するための技術を提供することを課題とする。
【0012】
具体的には、高温ポリシリコン膜を利用したTFTを安価で、且つ、大版化の可能な基板上に形成するための技術を提供することを課題とする。
【0013】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
歪点が750℃以上であるガラス基板と、
前記ガラス基板の少なくとも表面及び裏面に対して形成された絶縁性珪素膜と、
前記絶縁性珪素膜上に形成された結晶性半導体薄膜をチャネル形成領域とするTFTと、
を構成に含むことを特徴とする。
【0014】
また、他の発明の構成は、
歪点が750℃以上であるガラス基板と、
前記ガラス基板の少なくとも表面及び裏面に対して形成された絶縁性珪素膜と、
前記絶縁性珪素膜上に形成された高温ポリシリコン膜をチャネル形成領域とするTFTと、
を構成に含むことを特徴とする。
【0015】
また、他の発明の構成は、
歪点が750℃以上であるガラス基板の全面に対して非晶質半導体薄膜を形成する工程と、
第1の加熱処理により前記非晶質半導体薄膜を酸化し、完全に熱酸化膜に変成させる工程と、
前記ガラス基板の表面側に形成された熱酸化膜上に再び非晶質半導体薄膜を形成する工程と、
第2の加熱処理により前記非晶質半導体薄膜を結晶化させ、結晶性半導体薄膜に変成させる工程と、
前記結晶性半導体薄膜をパターニングして活性層を形成し、当該活性層表面に熱酸化膜を形成する工程と、
を含むことを特徴とする。
【0016】
また、他の発明の構成は、
歪点が750℃以上であるガラス基板の全面に対して減圧熱CVD法により絶縁性珪素膜を形成する工程と、
前記ガラス基板の表面側に形成された絶縁性珪素膜上に非晶質半導体薄膜を形成する工程と、
加熱処理により前記非晶質半導体薄膜を結晶化させ、結晶性半導体薄膜に変成させる工程と、
前結晶性半導体薄膜をパターニングして活性層を形成し、当該活性層表面に熱酸化膜を形成する工程と、
を含むことを特徴とする。
【0017】
本願発明の重要な構成要件としては、
(1)基板として 750℃以上の温度に耐えうる耐熱性を有するガラス基板(歪点が 750℃以上であるガラス基板)を用いる。
(2)上記高耐熱性ガラス基板の外周面(少なくとも表面及び裏面、好ましくは全面)を絶縁性珪素膜で保護する。
(3)絶縁性珪素膜で包まれた上記高耐熱性ガラス基板上に、結晶性半導体薄膜(好ましくは高温ポリシリコン膜)を設ける。
という3点が挙げられる。
【0018】
高温ポリシリコン膜を形成するためには少なくとも 750℃以上(好ましくは 900〜1100℃)の熱アニール工程が必要である。そのため、基板としては歪点が少なくとも 750℃以上である基板を用いる必要がある。
【0019】
そこで、本願発明では歪点が 750℃以上(代表的には 950〜1100℃、好ましくは1000〜1050℃)である耐熱性の高い結晶化ガラスを基板として用いる。結晶化ガラスは石英よりも薄くできるため、液晶表示装置等の製造コストを安く抑えられる。また、ガラス基板であるため大版化が可能であり、大画面化及び多面取りによるコストダウンが図れる。
【0020】
さらに、熱膨張係数は結晶化ガラスを構成する成分組成を適切なものとすることで容易に変えることができる。そのため、結晶性半導体薄膜の熱膨張係数に近いものを選択するのも容易である。
【0021】
ただし、結晶化ガラスは様々な成分組成を持つため、半導体装置の製造過程における成分物質の流出が懸念される。そのため、結晶化ガラスを絶縁膜(結晶性珪素膜との相性を考慮すると絶縁性珪素膜が好ましい)で保護することが重要となる。そのためには、全プロセス過程において結晶化ガラスの少なくとも表面(素子が形成される側)及び裏面を絶縁膜で保護する必要がある。
【0022】
なお、結晶化ガラスの側面は全体から見ると非常に小さい面積であるので露出していてもさほど問題とはならない。しかし、表面、側面及び裏面を絶縁膜で完全に包み込んでしまい、成分物質の流出を完全に防ぐことが最も好ましいことは言うまでもない。
【0023】
ただし、絶縁膜を成膜する際の基板支持部(プッシャーピン等)の部分には成膜されない部分ができる。しかしながら、全体の面積と比較すると非常に微小な領域なので問題とはならない。
【0024】
以上の点を考慮して、本願発明者らは絶縁性珪素膜で外周面(好ましくは全面)を保護された高耐熱性ガラス基板上に、高温ポリシリコン膜を設ける、という本願発明の構成に至ったのである。
【0025】
【発明の実施の形態】
ここでは、高温ポリシリコン膜を形成する所までの工程について図1を用いて説明する。まず、基板として 0.5〜1.1mm 厚(代表的には 0.7mm厚)の結晶化ガラス101を用意する。結晶化ガラスはガラスセラミクスとも呼ばれ、ガラス生成の段階で微小な結晶を均一に成長させて得られたガラス基板と定義される。この様な結晶化ガラスは耐熱性が高く、熱膨張係数が小さいという特徴がある。
【0026】
本願発明で用いるガラス基板には 750℃以上、好ましくは 950〜1100の歪点温度を有する高い耐熱性が要求される。現状ではその様な耐熱性を実現するガラス材料は結晶化ガラスしかないが、結晶化ガラスの定義に入らないガラス基板(例えば非晶質状態の高耐熱性ガラス基板等)であっても上記耐熱性を有する基板であれば本願発明に利用することができる。
【0027】
なお、結晶化ガラスに関する詳細は「ガラスハンドブック;作花済夫 他,pp.197〜217 ,朝倉書店,1975」を参考にすると良い。
【0028】
結晶化ガラスの種類も様々であるが、基本的には石英(SiO2)、アルミナ(Al2O3 )を中心としたアルミノケイ酸塩ガラス、ホウケイ酸塩ガラス(B2O3が含まれる)などが実用的と言える。しかしながら、半導体装置用の基板として用いることを考慮すれば無アルカリガラスであることが望ましく、そういった意味で、MgO-Al2O3-SiO2系、PbO-ZnO-B2O3系、Al2O3-B2O3-SiO2 系、ZnO-B2O3-SiO2 系などが好ましい。
【0029】
MgO-Al2O3-SiO2系の高絶縁結晶化ガラスは、核形成剤として、TiO2、SnO2、ZrO2などを含み、コージュライト(2MgO・2Al2O3・5SiO2 )を主結晶相とする結晶化ガラスである。このタイプの結晶化ガラスは耐熱性が高く、電気絶縁性が高周波域でも優れている点に特徴がある。コージュライト系結晶化ガラスの組成例及び熱膨張係数を表1に示す。
【0030】
【表1】
【0031】
熱膨張係数は小さいほど熱によるシュリンケージ(熱による縮み)の影響が小さくなるため、微細パターン加工を行う半導体用基板としては好ましい。しかし、半導体薄膜の熱膨張係数との差が大きいと膜剥がれなどを起こしやすくなるため、なるべく半導体薄膜の熱膨張係数に近いものを用いることが望ましい。この様なことを考慮すると、SiO2が45〜57% 、Al2O3 が20〜27% 、MgO が11〜18% 、TiO2が 9〜12% のコージュライト系結晶化ガラスが好ましいと言える。
【0032】
また、例えば透過型LCDを作製する場合には結晶化ガラスには透光性が要求される。その様な場合には無アルカリの透明結晶化ガラスを用いると良い。例えば、結晶相が充填β−石英固溶体で、熱膨張係数が 1.1〜3.0 ×10-6℃の結晶化ガラスとして、表2に示す様な結晶化ガラスがある。
【0033】
【表2】
【0034】
本願発明の構成要件の第1は、以上の様な結晶化ガラスを基板として用いることである。勿論、適切な工夫(本願発明の様に絶縁膜で完全に保護する等)を施せばアルカリ系結晶化ガラス(Na2O-Al2O3-SiO2 系、Li2O-Al2O3-SiO2 系等)を用いることもできる。また、熱膨張係数が非常に小さい(またはゼロに近い)結晶化ガラスでも、 2.0〜3.0 ×10-6℃の熱膨張係数を有するガラスをコーティングして、半導体薄膜との熱膨張係数の差を緩和することも可能である。
【0035】
以上の様な構成の結晶化ガラス101を用意したら、結晶化ガラス101に対して非晶質珪素膜102を成膜する。成膜は減圧熱CVD法で行い、成膜ガスとしてはシラン(SiH4)又はジシラン(Si2H6 )を用いる。なお、膜厚は50〜250 nm(代表的には 100〜150 nm)とすれば良い。(図1(A))
【0036】
この様に減圧熱CVD法で成膜すると基板101を包み込む様にして表面、裏面及び側面に対して非晶質珪素膜102を成膜することができる。なお、厳密には基板を保持するためのプッシャーピンが接する部分に非晶質珪素膜102は成膜されない。しかし、全体の面積から見れば微々たるものである。
【0037】
次に、加熱処理を行い、非晶質珪素膜102を完全に熱酸化することで熱酸化膜103を形成する。この場合、非晶質珪素膜102は完全に熱酸化して熱酸化膜103に変化するため、熱酸化膜103の膜厚は 100〜500 nm(代表的には 200〜300 nm)となる。
【0038】
また、加熱処理の条件は公知のドライO2 酸化、ウェットO2 酸化、スチーム酸化、パイロジェニック酸化、酸素分圧酸化、塩酸(HCl)酸化のいずれの手段によっても構わない。処理温度及び処理時間はプロセスを考慮した上で適切な条件を設定すれば良い。
【0039】
なお、この加熱処理は結晶化ガラスの歪点以上、徐冷点以下の温度で行い、その温度で保持した後、徐冷するといった処理を行うことが好ましい。この様な処理を行うと熱酸化膜の形成と同時にガラスのシュリンケージ対策を行うことができる。即ち、上述の処理によって予め基板を十分に縮ませておくことでその後の加熱処理による基板のシュリンケージ量を低減することができる。これに関連した技術は特開平8-250744号公報に記載されている。
【0040】
以上の様にして、熱酸化膜(酸化珪素膜)103が形成されるが、前述の様に非晶質珪素膜102は基板101を包み込む様にして形成されているので、熱酸化膜103も基板101を包み込む様にして形成される。即ち、結晶化ガラス基板101は完全に絶縁性珪素膜で包まれるので、成分物質の流出を防止することが可能となる。
【0041】
なお、ここではSixOy で表される酸化珪素膜を絶縁性珪素膜として用いているが、他にもSixNy で表される窒化珪素膜やSiOxNyで表される酸化窒化珪素膜などの絶縁性珪素膜を用いることも可能である。
【0042】
こうして、本願発明の重要な構成のうちの二つ、結晶化ガラスを用いる点と結晶化ガラスを絶縁性珪素膜で包み込む点とが達成される。
【0043】
次に、高温ポリシリコン膜を形成するための技術について説明する。図1(B)に示す状態が得られたら、非晶質珪素膜104を減圧熱CVD法、プラズマCVD法またはスパッタ法により形成する。(図1(C))
【0044】
なお、非晶質珪素膜104の代わりにSix Ge1-x (0<X<1)で示される珪素とゲルマニウムの化合物を利用することも可能である。非晶質珪素膜104の膜厚は25〜150nm (好ましくは50〜100nm )とする。
【0045】
なお、成膜中に混入する炭素、酸素、窒素等の不純物は後の結晶化を阻害する恐れがあるので徹底的に低減することが好ましい。具体的には炭素及び窒素の濃度はいずれも 5×1018atoms/cm3 未満(代表的には 5×1017atoms/cm3 以下)とし、酸素の濃度は 1.5×1019atoms/cm3 未満(代表的には 1×1018atoms/cm3 以下)とするこのが望ましい。成膜時に上記濃度としておけば、完成したTFTにおける上記不純物の濃度も上述の範囲に収まる。
【0046】
なお、成膜時にTFTのしきい値電圧(Vth)を制御するための不純物元素(13族元素、代表的にはボロン又は15族元素、代表的にはリン)を添加することは有効である。添加量は上記Vth制御用不純物を添加しない場合のVthを鑑みて決定する必要がある。
【0047】
次に、非晶質半導体薄膜104の結晶化工程を行う。この工程は非晶質珪素膜104を洗浄した後、ファーネスアニールによって行われる。具体的には不活性雰囲気(代表的には窒素雰囲気)の電熱炉内で 600℃24時間の加熱処理を行い、自然核発生による結晶化を行わせる。必要に応じて、結晶化後に 700〜900 ℃の酸素アニール工程や窒素アニール工程を入れても良い。こうして結晶化が行われ、高温ポリシリコン膜105が得られる。(図1(D))
【0048】
こうして形成された高温ポリシリコン膜は針状結晶が不規則に集合して構成されている。また、配向性も不規則であり、{111}面及び{110}面の配向比率はいずれも0.6以下となり、主たる配向面が存在しない。この事は電子回折パターンに見られる回折斑点が不規則であることからも判る。なお、配向比率は本発明者らによる特開平7-321339号公報記載の定義により求められる。
【0049】
また、高温ポリシリコン膜は少なくとも 800℃を超える温度での加熱処理を経て形成されるので結晶粒内の欠陥密度が非常に小さい。即ち、ESR法で測定されるスピン密度が非常に小さい。
【0050】
少なくとも 800℃以下の温度範囲で形成された他のポリシリコン膜(レーザー結晶化を用いた膜も含む)よりも小さいスピン密度を示すことは確かであり、そのため高温ポリシリコン膜を用いたTFTの電気特性は良いのである。
【0051】
なお、本願発明では高温ポリシリコン膜を用いた半導体装置を安価に製造することを目的としているが、結晶化ガラス上に形成しうる半導体薄膜が高温ポリシリコン膜だけでないことは言うまでもない。
【0052】
本願発明で最も重要構成は、結晶化ガラスの少なくとも表面及び裏面(好ましくは全面)を絶縁性珪素膜で保護する点にあり、その上に形成される半導体薄膜はプロセス温度が結晶化ガラスの歪点以下の温度範囲に収まるのであれば、如何なる半導体薄膜であっても良い。
【0053】
本願発明では、従来用いられていたガラス基板(歪点は 600〜700 ℃)では形成できなかった半導体薄膜(代表的には高温ポリシリコン膜)に対して、本願発明の構成が特に有効である点を主張しているのである。
【0054】
以上の構成からなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【0055】
【実施例】
〔実施例1〕
本実施例では、本願発明の構成を有する半導体装置の作製工程について図2を用いて説明する。具体的にはNTFT(Nチャネル型TFT)とPTFT(Pチャネル型TFT)とを相補的に組み合わせたCMOS回路で構成される駆動回路と、NTFTで構成される画素マトリクス回路とを同一基板上に一体形成する例を示す。
【0056】
まず、図1を用いて説明した作製工程に従って、結晶性珪素膜(代表的には多結晶珪素膜)105を形成する。そして、多結晶珪素膜105をパターニングして活性層203〜505を形成する。この時、結晶化ガラス201の側面に形成されている多結晶珪素膜は除去されるが、裏面にはそのまま残存する。
【0057】
また、203はCMOS回路のPTFTの活性層、204はCMOS回路のNTFTの活性層、205は画素マトリクス回路の活性層であり、それぞれの膜厚は50nmである。
【0058】
なお、本実施例では用いる結晶化ガラス201はSiO2:65%、Al2O3:25% 、MgO:10% 、ZrO2:10%という組成を有する。この結晶化ガラス201は透明である点に特徴がある。また、202は非晶質珪素膜を熱酸化させて得た酸化珪素膜であり、膜厚は 400nmである。
【0059】
こうして図2(A)の状態が得られる。次に、1000℃の温度で熱酸化工程を行って50nm厚の熱酸化膜からなるゲイト絶縁膜206〜208を形成する。処理雰囲気はドライO2 雰囲気でもウェットO2 雰囲気でも良い。また、熱酸化膜上に酸化窒化珪素膜や窒化珪素膜等を形成してゲイト絶縁膜を積層構造としても構わない。
【0060】
また、成膜ガスとしてシラン(SiH4)と亜酸化窒素(N2O)とを用いた減圧熱CVD法により酸化窒化珪素膜を形成して、それをゲイト絶縁膜として活用することも可能である。成膜温度は 800〜900 ℃とすれば良い。
【0061】
さらに、プラズマCVD法、スパッタ法または減圧熱CVD法により酸化珪素膜、窒化珪素膜または酸化窒化珪素膜を成膜し、その後で熱酸化工程を行うことも有効である。この場合、熱酸化反応は活性層と成膜した前述の絶縁膜との界面で進行する。この構成はエッジシニング現象(活性層端部で熱酸化膜が極端に薄くなる現象)によるゲイト絶縁膜の絶縁破壊を抑える上で効果的である。
【0062】
こうしてゲイト絶縁膜206〜208を形成したら、N型導電性を呈する多結晶珪素膜を形成し、レジストマスク209〜211をマスクとしてパターニングしてゲイト電極212〜214を形成する。この時、パターン形成後にオーバーエッチングを行い、ゲイト電極の側面を 500nm〜 1.5μm(代表的には 800nm〜1μm)ほどエッチングする。
【0063】
そして、図2(B)に示す様にレジストマスク209〜211が傘になる様な状態でリン(又は砒素でも良い)の添加工程を行う。この添加工程はイオンインプランテーション法又はプラズマドーピング法で行う。こうして 1×1020〜 1×1021atoms/cm3 のリンを含んだリン添加領域215〜220が形成される。
【0064】
次に、PTFTとなる領域のみが露出する様にレジストマスク221をレジストマスク209〜211に重ねて形成する。なお、レジストマスク209〜211はリンの添加工程によって硬質化してしまっているので、レジストマスク221の現像時に除去されてしまうことはない。
【0065】
こうして図2(C)の状態が得られたら、リンと同様の方法でボロンの添加工程を行う。この工程はリン添加領域215、216をP型に反転させる必要があるため、先程のリン濃度の少なくとも3倍の濃度を添加することが好ましい。こうしてボロン添加領域222、223が形成される。
【0066】
以上のドーピング工程が全て終了したら、 600〜900 ℃の温度範囲で 0.5〜8 時間のファーネスアニールを行い、添加した不純物の活性化を行う。この工程はレーザーアニールやランプアニールで行っても良いし、これらをファーネスアニールと併用しても良い。
【0067】
以上の工程で形成された217、218はそれぞれCMOS回路を構成するNTFTのドレイン領域、ソース領域となる。また、219、220はそれぞれ画素マトリクス回路を構成するNTFTのソース領域、ドレイン領域となる。また、222、223はそれぞれCMOS回路を構成するPTFTのソース領域、ドレイン領域となる。
【0068】
また、不純物が添加されなかった領域(アンドープ領域)224〜226は真性または実質的に真性な領域となる。ここで実質的に真性であるとは、N型又はP型を付与する不純物濃度がスピン密度以下であること、或いは同不純物濃度が
1×1014〜 1×1017atoms/cm3 の範囲に収まっていることを指す。
【0069】
このアンドープ領域224〜226は、ゲイト電圧が印加される部分がチャネル形成領域として機能し、ゲイト電圧が印加されない部分がオフセット領域として機能する。
【0070】
次に、25nm厚の窒化珪素膜と 900nm厚の酸化珪素膜との積層膜からなる第1の層間絶縁膜272を形成する。そして、Ti/Al/Ti(膜厚は順に100/500/100 nm)からなる積層膜で構成されるソース電極228〜230、ドレイン電極231、232を形成する。
【0071】
次に、50nm厚の窒化珪素膜233、20nm厚の酸化珪素膜(図示せず)、1μm厚のポリイミド膜234の積層構造からなる第2の層間絶縁膜を形成する。なお、ポリイミド以外にもアクリル、ポリアミド等の他の有機性樹脂膜を用いることができる。また、この場合の20nm厚の酸化珪素膜はポリイミド膜234をドライエッチングする際のエッチングストッパーとして機能する。
【0072】
第2の層間絶縁膜を形成したら、後に補助容量を形成する領域においてポリイミド膜234をエッチングして開口部235を設ける。この時、開口部235の底部には窒化珪素膜233のみ残すか、窒化珪素膜233と酸化珪素膜(図示せず)を残すかのいずれかの状態とする。(図3(A))
【0073】
そして、300 nm厚のチタン膜を成膜し、パターニングによりブラックマスク236を形成する。このブラックマスク236は画素マトリクス回路上において、TFTや配線部など遮光を要する部分に配置される。(図3(B))
【0074】
この時、前述の開口部235では画素マトリクス回路のドレイン電極232とブラックマスク236とが窒化珪素膜233(又は窒化珪素膜と酸化珪素膜との積層膜)を挟んで近接した状態となる。本実施例ではブラックマスク236を固定電位に保持して、ドレイン電極232を下部電極、ブラックマスク236を上部電極とする補助容量237を構成する。この場合、誘電体が非常に薄く比誘電率が高いため、大きな容量を確保することが可能である。
【0075】
こうしてブラックマスク236及び補助容量237を形成したら、1μm厚のポリイミド膜を形成して第3の層間絶縁膜238とする。そして、第3の層間絶縁膜238をエッチングしてコンタクトホール(図示せず)を形成する。
【0076】
この時、コンタクトホール形成用のレジストマスクを形成した時点で基板の裏面に残存する多結晶珪素膜をドライエッチング法により除去する。レジストマスクで保護されるので基板の表面側を下にしてチャンバー内に設置しても素子形成面に傷がつくことはない。
【0077】
次に、第3の層間絶縁膜238の上に透明導電膜(代表的にはITO)で構成される画素電極239を 120nmの厚さに形成する。(図3(C))
【0078】
最後に、水素雰囲気中で 350℃2時間程度の加熱処理を行い、素子全体の水素化を行う。こうして図3(C)に示す様なアクティブマトリクス基板が完成する。後は、公知のセル組み工程によって対向基板との間に液晶層を挟持すればアクティブマトリクス型の液晶表示装置(透過型)が完成する。
【0079】
なお、アクティブマトリクス基板の構造は本実施例に限定されず、あらゆる構造とすることができる。即ち、本願発明の構成要件を満たしうる構造であれば、TFT構造や回路配置等は実施者が自由に設計することができる。
【0080】
例えば、本実施例では画素電極として透明導電膜を用いているが、これをアルミニウム合金膜など反射性の高い材料に変えれば容易に反射型のアクティブマトリクス型液晶表示装置を実現することができる。また、この場合、アクティブマトリクス基板の母体となる結晶化ガラスは透明である必要はなく、遮光性の基板を用いても構わない。
【0081】
〔実施例2〕
本実施例では実施例1の構成において結晶化ガラスを保護するための絶縁性珪素膜を減圧熱CVD法により形成する場合の例について説明する。
【0082】
まず、基板としてSiO2: 52.5、Al2O3:26.5、MgO:11.9、TiO2:11.4 を組成成分とする結晶化ガラスを用意する。これは核形成剤としてTiO2を利用した無アルカリのコージュライト系結晶化ガラスである。
【0083】
次に、結晶化ガラスの表面、裏面及び側面に対して酸化窒化珪素膜を形成する。本実施例では成膜ガスとしてシラン(SiH4) と亜酸化窒素(N2O)を用いた減圧熱CVD法により酸化窒化珪素膜を形成する。
【0084】
この場合、成膜温度は 800〜850 ℃(本実施例では850 ℃)で行い、それぞれの成膜ガスの流量はSiH4:10〜30sccm、N2O : 300〜900sccm とする。また、反応圧力は 0.5〜1.0torr とすれば良い。
【0085】
また、成膜ガスとしてシランと二酸化窒素(N2O)又は一酸化窒素(NO)を用いれば 600〜650 ℃の温度で酸化窒化珪素膜を形成することもできる。その場合、反応圧力は 0.1〜1.0torr とし、それぞれのガス流量はSiH4:10〜30sccm、NO2 又はNO: 300〜900sccm とすれば良い。
【0086】
本実施例の場合、減圧熱CVD法により酸化窒化珪素膜を形成するため、結晶化ガラスの全面が絶縁膜で包まれる形となる。また、結晶化ガラスの歪点が850 ℃以下であればシュリンケージ対策も成膜と同時に行うことが可能である。
【0087】
また、成膜ガスを異なるものとすることで結晶化ガラスの保護膜として窒化珪素膜を形成することもできる。その場合、成膜ガスとして40〜50sccmのジクロールシラン(SiH2Cl2)と 200〜250sccm のアンモニア(NH3)とを用い、成膜温度を
750〜800 ℃、反応圧力を 0.1〜0.5torr とすれば良い。
【0088】
窒化珪素膜はガラス成分の流出を阻止するには最適な絶縁膜であるが応力が強いのでTFTの下地膜としては不向きであった。しかしながら、本願発明では結晶化ガラスの少なくとも表面及び裏面に窒化珪素膜が形成されるので窒化珪素膜の応力が基板の裏表で相殺され、基板の反り等は発生しない。
【0089】
〔実施例3〕
本実施例では、実施例1または実施例2においてゲイト絶縁膜として減圧熱CVD法により成膜した絶縁性珪素膜を用いる場合の例を示す。説明には図4を用いる。図4に示す状態はゲイト電極の形成が終了した時点での状態である。
【0090】
図4において、401は結晶化ガラス、402は結晶化ガラスからの成分物質の流出を阻止するための保護膜(下地膜)となる酸化窒化珪素膜である。結晶化ガラス401の表面側には活性層403〜405が形成され、ゲイト絶縁膜406を成膜した後、ゲイト電極407〜409が形成される。
【0091】
本実施例の最も重要な構成は、ゲイト絶縁膜として減圧熱CVD法により成膜した絶縁性珪素膜(本実施例では酸化窒化珪素膜)を用いる点にある。即ち、ゲイト絶縁膜も結晶化ガラス401の表面、裏面及び側面側の全ての面に成膜される点が特徴である。
【0092】
本実施例の構成を用いれば、結晶化ガラスからの成分物質の流出をさらに効果的に防止することが可能である。
【0093】
〔実施例4〕
実施例1ではゲイト電極としてN型導電性を呈する結晶性珪素膜を利用しているが、導電性を有する材料であればあらゆる材料を用いることができる。特に、直視用の液晶表示装置を作製する場合には、画素マトリクス回路の面積が大きくなるため配線抵抗の小さい材料を用いることが好ましい。
【0094】
その様な場合には、ゲイト電極としてアルミニウムまたはアルミニウムを主成分とする材料を用いることが望ましい。本実施例ではゲイト電極として2wt% のスカンジウムを含有したアルミニウム膜を用いる。
【0095】
アルミニウムを主成分とする材料をゲイト電極として利用する場合には、本発明者らによる特開平7-135318号公報に記載された技術を利用すると良い。同公報では実施例1で用いたサイドウォールの代わりにゲイト電極を陽極酸化して得られる陽極酸化膜を利用している。
【0096】
本実施例の様にゲイト電極としてアルミニウムまたはアルミニウムを主成分とする材料を用いることで配線抵抗の小さいゲイト配線を形成することが可能となり、応答速度の速いアクティブマトリクス基板を作製することができる。
【0097】
なお、本実施例は実施例1〜3の構成と組み合わせることが可能である。
【0098】
〔実施例5〕
実施例1において、活性層中にTFTのしきい値電圧(Vth)を制御するための不純物元素を添加することは有効である。非晶質半導体薄膜の成膜時に添加しうることは既に述べたが、少なくともチャネル形成領域にさえ添加されていれば良いので、ゲイト電極の形成前であれば何時添加しても良い。
【0099】
成膜時以外に添加する場合には、イオンインプランテーション法またはプラズマドーピング法による添加、気相中からの拡散による添加、固相中からの拡散による添加などの手段を用いることができる。これらの手段は、例えばNTFTとPTFTとで添加する不純物を異ならせるといった具合に選択的な添加が可能であるため有効である。
【0100】
また、添加する不純物元素としては、Vthをプラス側に移動させるのであれば13族元素(ボロン、ガリウム又はインジウム)を用い、マイナス側に移動させるのであれば15元素(リン、砒素又はアンチモン)を用いる。
【0101】
なお、本実施例は実施例1〜4の構成と組み合わせることが可能である。
【0102】
〔実施例6〕
実施例1〜5はトップゲイト型TFT(プレーナ型TFT)を例にとって説明してきたが、本願発明の構成はボトムゲイト型TFT(代表的には逆スタガ型TFT)に適用することもできる。本実施例では、本願発明の構成を逆スタガ型TFTに対して適用した場合の例を図5に示す。
【0103】
図6において、501は結晶化ガラス、502は非晶質珪素膜を熱酸化して得られた酸化珪素膜であり、基板全面を包む様にして形成される。また、503はタンタル(Ta) と窒化タンタル(TaN)とを積層したゲイト電極である。
【0104】
本実施例の場合、ゲイト電極503としては少なくとも750 ℃(好ましくは1000℃)を超える加熱処理に耐えうるだけの耐熱性を有する材料を用いる。その様な材料としては、タンタル以外にもクロム、タングステン、モリブデン、導電性を呈する結晶性珪素膜が挙げられる。
【0105】
次に、ゲイト電極503の上にはゲイト絶縁膜504が形成される。本実施例では減圧熱CVD法により酸化窒化珪素膜を成膜してゲイト絶縁膜としている。そのため、基板の表面側のみならず裏面及び側面にもゲイト絶縁膜504が形成され、基板全体を包み込んでいる。
【0106】
ゲイト絶縁膜504の上にはソース領域505、ドレイン領域506、低濃度不純物領域(LDD領域)507、チャネル形成領域508で構成される活性層が形成されている。本実施例の場合、ソース/ドレイン領域はイオンインプランテーション法またはプラズマドーピング法により形成している。勿論、気相法や固相法を用いた拡散による添加を行ってもよい。
【0107】
また、509で示されるのはチャネル保護膜であるが、これは絶縁性珪素膜で構成される。本実施例の場合、チャネル保護膜509はチャネル形成領域508を保護するだけでなく、ソース/ドレイン領域と低濃度不純物領域とを形成するためのドーピングマスクとしても活用する。
【0108】
具体的には、最初、低濃度不純物領域及びチャネル形成領域となる部分の上にチャネル保護膜を形成し、そのチャネル保護膜をマスクとして不純物を添加することによりソース/ドレイン領域を形成する。その後、チャネル保護膜をチャネル形成領域となる部分の上のみ残して除去し、次の不純物添加によって低濃度不純物領域を形成する。
【0109】
そして、活性層への不純物添加が終了したら、ファーネスアニール、レーザーアニール、ランプアニールのいずれかの手段を用いるか、それらを併用して熱アニール工程を行い、不純物の活性化を行う。その際、不純物添加工程の後もそのまま残されたチャネル保護膜509は、ソース/ドレイン領域または低濃度不純物領域からチャネル形成領域へと不純物が拡散するのを防ぐ効果を持つ。
【0110】
次に、層間絶縁膜510として、2μm厚のアクリル膜が形成される。勿論、ポリイミド等の他の有機性樹脂膜であっても良い。この場合、チャネル保護膜509はアクリル膜でなる層間絶縁膜510とチャネル形成領域508とが直接接触するのを防ぎ、有機汚染によるTFT特性の変化を阻止することができる。
【0111】
そして、層間絶縁膜510に対してコンタクトホールを形成してアルミニウムを主成分とする材料からなるソース電極511とドレイン電極512とを形成し、最後に水素化を行って図6に示す様な逆スタガ型TFTが完成する。
【0112】
なお、本実施例では単体の逆スタガ型TFTの作製工程しか説明していないが、本実施例の構造の逆スタガ型TFTでCMOS回路を構成したり、画素マトリクス回路を構成したりすることは実施例1の作製工程を参考にすれば容易であるので説明は省略する。
【0113】
従って、本実施例に示した様な構造の逆スタガ型TFTを用いてアクティブマトリクス基板を完成させ、アクティブマトリクス型液晶表示装置を実現することは容易である。
【0114】
〔実施例7〕
実施例1では、オフセット構造を有するプレーナ型TFTの作製工程について説明したが、LDD構造を有するプレーナ型TFTとしても良い。その場合、例えば特開平6-265940号公報に記載された技術を用いても良いし、他の公知の方法を用いて形成するのであっても良い。
【0115】
なお、本実施例の構成は実施例1〜3又は5の全ての構成と組み合わせることが可能である。
【0116】
〔実施例8〕
実施例1〜7に示した構成を有するアクティブマトリクス基板を用い、液晶表示装置を構成した例を図6に示す。図6は液晶表示装置の本体に相当する部位であり、液晶モジュールとも呼ばれる。
【0117】
図6(A)において、601は結晶化ガラス、602は結晶化ガラスの全面に形成された絶縁性珪素膜である。大版基板から多面取りによって複数枚のアクティブマトリクス基板を切り出す場合には切断面となる側面には絶縁性珪素膜が存在しないが、それ以外の側面には絶縁性珪素膜が残るというのが本願発明の特徴である。勿論、アクティブマトリクス基板として完成してしまっているので絶縁性珪素膜で保護されていなくても成分物質が流出する心配はない。
【0118】
そして、この様な構成の基板上に高温アニールを用いて形成された多結晶珪素膜(高温ポリシリコン膜)でもって複数のTFTが形成されている。これらのTFTは基板上に画素マトリクス回路603、ゲイト側駆動回路604、ソース側駆動回路605を構成する。その様なアクティブマトリクス基板に対して対向基板606が貼り合わされる。アクティブマトリクス基板と対向基板606との間には液晶層(図示せず)が挟持される。
【0119】
また、図6(A)に示す構成では、アクティブマトリクス基板の側面と対向基板の側面とをある一辺を除いて全て揃えることが望ましい。こうすることで大版基板からの多面取り数を効率良く増やすことができる。また、前述の一辺では、対向基板の一部を除去してアクティブマトリクス基板の一部を露出させ、そこにFPC(フレキシブル・プリント・サーキット)607を取り付ける。
【0120】
また、図6(A)ではFPC607を取り付けるスペースを有効に活用してICチップ(単結晶シリコン上に形成されたMOSFETで構成される半導体回路)608、609を搭載している。このICチップ608、609で液晶モジュールを駆動するのに必要な信号処理(デジタル/アナログ変換、情報の記憶、γ補正など)を行う。
【0121】
また、図6(B)に示す様に、図6(A)においてICチップ608、609が行う様な信号処理を、同一基板上にTFTでもって形成したロジック回路610で行うことも可能である。高温ポリシリコン膜は非常に結晶性に優れるため、ロジック回路の様な動作速度の高い回路を構成しうる。即ち、図6(B)に示した液晶モジュールはシステム・オン・パネルを具現化したものである。
【0122】
なお、本実施例では本願発明を液晶表示装置に適用した場合について記載しているが、アクティブマトリクス型EL(エレクトロルミネッセンス)表示装置などを構成することも可能である。また、光電変換層を具備したイメージセンサ等を同一基板上に形成することも可能である。
【0123】
なお、上述の液晶表示装置、EL表示装置及びイメージセンサの様に光学信号を電気信号に変換する、又は電気信号を光学信号に変換する機能を有する装置を電気光学装置と定義する。本願発明は絶縁表面を有する基板上に半導体薄膜を利用して形成しうる電気光学装置ならば全てに適用することができる。
【0124】
〔実施例9〕
本願発明は実施例8に示した様な電気光学装置だけでなく、薄膜を用いるTFTの利点を生かして三次元構造の半導体回路を構成することも可能である。なお、本明細書中において、半導体回路とは半導体特性を利用して電気信号の制御、変換を行う電気回路と定義する。
【0125】
〔実施例10〕
本実施例では、実施例8や実施例9に示された電気光学装置や半導体回路を搭載した電子機器(応用製品)の一例を図7に示す。なお、電子機器とは半導体回路および/または電気光学装置を搭載した製品と定義する。
【0126】
本願発明を適用しうる電子機器としてはビデオカメラ、電子スチルカメラ、プロジェクター、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話、PHS等)などが挙げられる。
【0127】
図7(A)は携帯電話であり、本体2001、音声出力部2002、音声入力部2003、表示装置2004、操作スイッチ2005、アンテナ2006で構成される。本願発明は表示装置2004等に適用することができる。
【0128】
図7(B)はビデオカメラであり、本体2101、表示装置2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106で構成される。本願発明は表示装置2102に適用することができる。
【0129】
図7(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示装置2205で構成される。本願発明はカメラ部2202、受像部2203、表示装置2205等に適用できる。
【0130】
図7(D)はヘッドマウントディスプレイであり、本体2301、表示装置2302、バンド部2303で構成される。本発明は表示装置2302に適用することができる。
【0131】
図7(E)はリア型プロジェクターであり、本体2401、光源2402、表示装置2403、偏光ビームスプリッタ2404、リフレクター2405、2406、スクリーン2407で構成される。本発明は表示装置2403に適用することができる。
【0132】
図7(F)はフロント型プロジェクターであり、本体2501、光源2502、表示装置2503、光学系2504、スクリーン2505で構成される。本発明は表示装置2503に適用することができる。
【0133】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、電気光学装置や半導体回路を必要とする製品であれば全てに適用できる。
【0134】
【発明の効果】
本願発明では高温アニールを必要とする結晶性半導体薄膜を形成するための母体基板として安価で大版化の可能な結晶化ガラスを使用し、且つ、結晶化ガラスを安全に(汚染の心配なく)活用するためにガラスの少なくとも表面及び裏面(好ましくは全面)を絶縁性珪素膜で保護するといった構成を採用している。
【0135】
その結果、高性能な電気光学装置や半導体回路、さらにはそれらを搭載した電子機器を低価格で提供することができる。また、液晶表示装置に代表される電気光学装置は大画面化が可能となる。
【図面の簡単な説明】
【図1】 半導体薄膜の作製工程を示す図。
【図2】 薄膜トランジスタの作製工程を示す図。
【図3】 薄膜トランジスタの作製工程を示す図。
【図4】 薄膜トランジスタの構成を示す図。
【図5】 薄膜トランジスタの構成を示す図。
【図6】 液晶モジュールの構成を示す図。
【図7】 電子機器の構成を示す図。
Claims (7)
- 減圧熱CVD法によって、ガラス基板の表面及び裏面に非晶質珪素膜を形成し、
加熱処理により前記非晶質珪素膜を熱酸化して酸化珪素膜を形成し、
前記酸化珪素膜上に活性層を形成し、
減圧熱CVD法によって、前記活性層上に絶縁性珪素膜からなるゲイト絶縁膜を形成すると同時に、前記ガラス基板の裏面に絶縁性珪素膜からなる絶縁膜を形成することを特徴とする半導体装置の作製方法。 - 請求項1において、
前記加熱処理を、前記ガラス基板の歪点以上、徐冷点以下の温度で行うことを特徴とする半導体装置の作製方法。 - 請求項1又は請求項2において、
前記ガラス基板の歪点は750℃以上であることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項3のいずれか一項において、
前記ガラス基板の歪点は950〜1100℃であることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項4のいずれか一項において、
前記ガラス基板として結晶化ガラス基板を用いることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項5のいずれか一項において、
前記活性層は結晶性珪素膜をパターニングして形成することを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項6のいずれか一項において、
前記ゲイト絶縁膜は、酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜であることを特徴とする半導体装置の作製方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30352797A JP4183786B2 (ja) | 1997-10-17 | 1997-10-17 | 半導体装置の作製方法 |
TW087117206A TW408351B (en) | 1997-10-17 | 1998-10-15 | Semiconductor device and method of manufacturing the same |
US09/173,567 US6605497B2 (en) | 1997-10-17 | 1998-10-16 | Method of manufacturing semiconductor device over glass substrate having heat resistance |
KR10-1998-0043423A KR100517394B1 (ko) | 1997-10-17 | 1998-10-17 | 반도체장치및그제조방법 |
US10/422,778 US6890805B2 (en) | 1997-10-17 | 2003-04-25 | Method of manufacturing semiconductor device including thin film transistor over thermal oxidation film over a glass substrate having distortion point of not lower than 750° C |
US11/118,444 US20050189592A1 (en) | 1997-10-17 | 2005-05-02 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30352797A JP4183786B2 (ja) | 1997-10-17 | 1997-10-17 | 半導体装置の作製方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11121760A JPH11121760A (ja) | 1999-04-30 |
JP4183786B2 true JP4183786B2 (ja) | 2008-11-19 |
Family
ID=17922070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30352797A Expired - Fee Related JP4183786B2 (ja) | 1997-10-17 | 1997-10-17 | 半導体装置の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4183786B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4532453B2 (ja) * | 1999-06-04 | 2010-08-25 | 株式会社半導体エネルギー研究所 | 電気光学装置の作製方法 |
JP4532452B2 (ja) * | 1999-06-04 | 2010-08-25 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
US7288420B1 (en) | 1999-06-04 | 2007-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing an electro-optical device |
US6995753B2 (en) | 2000-06-06 | 2006-02-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of manufacturing the same |
JP2002072963A (ja) * | 2000-06-12 | 2002-03-12 | Semiconductor Energy Lab Co Ltd | 発光モジュールおよびその駆動方法並びに光センサ |
JP4831885B2 (ja) | 2001-04-27 | 2011-12-07 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP3643067B2 (ja) | 2001-10-11 | 2005-04-27 | 株式会社半導体エネルギー研究所 | 半導体表示装置の設計方法 |
KR100623686B1 (ko) | 2004-05-12 | 2006-09-19 | 삼성에스디아이 주식회사 | 박막 트랜지스터의 제조방법 |
JP2007073561A (ja) * | 2005-09-02 | 2007-03-22 | Kochi Prefecture Sangyo Shinko Center | 薄膜トランジスタ |
JP4958253B2 (ja) * | 2005-09-02 | 2012-06-20 | 財団法人高知県産業振興センター | 薄膜トランジスタ |
JP5252877B2 (ja) * | 2006-11-07 | 2013-07-31 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP2015122538A (ja) * | 2015-03-09 | 2015-07-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
TWI744539B (zh) * | 2018-07-12 | 2021-11-01 | 日商信越化學工業股份有限公司 | 半導體用基板及其製造方法 |
KR102400898B1 (ko) | 2018-07-19 | 2022-05-23 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 반도체용 기판 및 그의 제조 방법 |
-
1997
- 1997-10-17 JP JP30352797A patent/JP4183786B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11121760A (ja) | 1999-04-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041008 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041008 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061031 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080422 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080514 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080708 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080714 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080902 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080903 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
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